JP3291728B2 - 半導体スタティックメモリ - Google Patents
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Description
ルを用いたスタティックRAM(SRAM)に係り、よ
り詳細には、SRAMにおいて高速動作や安定動作を得
るための構造に関するものである。
れる領域には、従来からSRAMが使用されて来た。近
年の半導体装置の高集積化や低消費電力化に対応するた
め、4素子によるCMOS構造のメモリセルを用いたS
RAMが使用されている。
子のCMOS構造を有するメモリセルに関する技術が記
載されている。図8は、該公報に記載の4素子によるC
MOS構造のメモリセルの回路図である。メモリセル
は、1対のトランスファ用P型MOSFET(以下、ト
ランジスタと呼ぶ)Mt1、Mt2と、1対のドライバ
用N型トランジスタMd1、Md2とで構成される。
スタMt1を介してデジット線Dに、ドライバトランジ
スタMd1を介して接地GNDに、また、直接にドライ
バトランジスタMd2のゲートに夫々接続する。記憶ノ
ードP2は、トランスファトランジスタMt2を介して
デジット線DBに、ドライバトランジスタMd2を介し
てGNDに、また、直接にドライバトランジスタMd1
のゲートに夫々接続する。ワード線WLは、トランスフ
ァトランジスタMt1、Mt2のゲートに接続する。
ルにして、トランスファトランジスタMt1、Mt2を
オンにし、書込みデータに対応した、デジット線DとD
Bとの間の電位差で、ドライバトランジスタMd1及び
Md2の一方をオンに、他方をオフにする。
ルにして、トランスファトランジスタMt1、Mt2を
オンにし、ドライバトランジスタMd1、Md2が保持
するデータに対応してデジット線DとDBとこの間に出
力される電位差を検出する。
スタMt1、Mt2をオフにし、デジット線D及びDB
を通常電源VCCに接続して、トランジスタMt1、M
t2のサブスレッショルドリークによる負荷抵抗でドラ
イバトランジスタMd1、Md2をプリチャージする。
ランジスタMt1、Mt2にP型MOSFETを用いる
ことで、書込み後のドライバ用N型MOSFETのHレ
ベル側のノードはVCCに達するため、低電圧動作が可
能となる。また、負荷抵抗を兼用するトランスファトラ
ンジスタをドライバトランジスタの上に形成すること
で、回路パターンの面積を減少させている。
は、メモリセルの回路パターン面積を小さくすることに
は有効であるが、以下のような問題があった。
Mt2は、データ保持の場合には、ドライバトランジス
タMd1、Md2が記憶を保持するためのオフリーク電
流を供給し、読出しの場合には、一方がオンとなるドラ
イバトランジスタのソース・ドレイン間電圧を0.3v
以下に保つオン電流を供給する必要がある。従って、4
素子メモリセルのトランスファトランジスタとドライバ
トランジスタのオフ抵抗とオン抵抗の比(以下、セルレ
シオと呼ぶ)を最適値にすることが重要である。しか
し、トランスファ用とドライバ用の各トランジスタは、
製造に基づく抵抗特性の誤差が独立にばらつくため、製
造上の対策のみではセルレシオを最適にすることは困難
である。
方がトランスファトランジスタMt1、Mt2を介し
て、VCCレベルからGNDレベルに反転する書込み動
作時に、ゲート電圧のしきい値付近である約1vでトラ
ンスファトランジスタのオン抵抗が増え、動作速度が遅
くなる問題がある。
DBをVCCに接続して、次の読出しサイクルに備える
リカバリー動作が長いという問題がある。この場合、P
型MOSFETはN型MOSFETより電流能力が低い
ので、リカバリー動作を短縮するには、トランジスタ・
サイズを大きくする必要がある。このため、メモリセル
面積の縮小に伴ってデジット線間も近づくので、デジッ
ト線間容量が増加する。
する問題点を解決するためになされたものであり、製造
ばらつきによるセルレシオの誤差を補償し、高速動作が
可能な半導体スタティックメモリを提供することを目的
とする。
め、本発明の半導体スタティックメモリは、夫々が一対
のPチャネル型トランスファトランジスタ及び一対のN
チャネル型ドライバトランジスタを有し、前記一対のト
ランスファトランジスタを介して列方向に延びる一対の
デジット線に接続される複数のメモリセルと、行方向に
配列されるメモリセルの前記一対のトランスファトラン
ジスタを駆動するワード線に信号電圧を供給するワード
線ドライバとを備え、前記デジット線から流れる前記一
対のトランスファトランジスタのオフ電流によって前記
メモリセルの一対の記憶ノードの電位を保持する型式の
半導体メモリ装置において、前記トランスファトランジ
スタ及び前記ドライバトランジスタと夫々、同じ導電型
で同じトランジスタ特性を有する第1トランジスタ及び
第2トランジスタが電源ライン間に相互に直列に接続さ
れた直列回路を有する基準電圧発生回路を備え、該基準
電圧発生回路は、前記直列回路の直列接続ノードによっ
て、前記トランスファトランジスタと前記ドライバトラ
ンジスタとの間のセルレシオを定めることを特徴とす
る。
基準電圧発生回路がワード線の電位を所定に保つこと
で、製造ばらつきによるセルレシオの誤差を抑えること
ができる。
書込み時に一対のデジット線の一方を接地電位に他方を
電源電位にするライトアンプにおいて、前記ライトアン
プが書込み時に他方を電源電位より高い高電位にするこ
とが好ましい。
カバリーの動作速度が早くなる。
アンプとワード線ドライバを介してワード線に電位を出
力することも本発明の好ましい態様である。この場合、
的確に所定の電位に保つことができる。
ランジスタのウェルを所定の電位に保つことも本発明の
好ましい態様である。この場合、電源配線のレイアウト
が容易になる。
低電位を所定の電位に保つことも本発明の好ましい態様
である。この場合、データ保持状態のセルレシオ設計で
メモリセルを製造できる。
体スタティックメモリについて図面を参照して説明す
る。図1は、本発明の第1実施形態例の半導体スタティ
ックメモリの回路図である。
は、ワード線ドライバ21、メモリセル22、VR電圧
発生回路23、デジット線ドライバ24、ライトアンプ
25、及び、センスアンプ26で構成されている。本半
導体スタティックメモリには、メモリセル22が複数あ
るが、特定のメモリセル22と、それに接続された各構
成要素のみを図示している。
タMp6及びN型トランジスタMn3から成るCMOS
構造として構成される。トランジスタMp6及びMn3
は、入力を構成する双方のゲートをワード線制御信号X
に接続し、双方のドレインをワード線WLに接続する。
トランジスタMp6のソースは、可変電位線VR1に接
続し、トランジスタMn3のソースは、GNDに接続す
る。
1レベルとするインバータ機能を有し、ワード線制御信
号XのHレベル又はLレベルに応答して、ワード線WL
をLレベル又はHレベルに設定する。
P型トランジスタMt1、Mt2、及び、1対のドライ
バ用N型トランジスタMd1、Md2の4素子で構成さ
れる。
スタMt1を介してデジット線Dに、ドライバトランジ
スタMd1を介して接地GNDに、また、直接にドライ
バトランジスタMd2のゲートに夫々接続する。記憶ノ
ードP2は、トランスファトランジスタMt2を介して
デジット線DBに、ドライバトランジスタMd2を介し
てGNDに、また、直接にドライバトランジスタMd1
のゲートに接続する。ワード線WLは、トランスファト
ランジスタMt1、Mt2の双方のゲートに接続する。
がLレベル(GNDレベル)で選択され、ワード線WL
がHレベル(VR1レベル)で非選択となる。選択時に
は、トランスファトランジスタMt1、Mt2がオン
し、記憶ノードP1とデジット線Dとが導通し、記憶ノ
ードP2とデジット線DBとが導通して、ドライバトラ
ンジスタMd1及びMd2の一方がオンし他方がオフす
る、書込みデータに対応する状態になる。非選択時に
は、トランスファトランジスタMt1及びMt2はオフ
に移行し、VR1レベルのゲートに対応したオフリーク
電流で、ドライバトランジスタMd1、Md2の状態を
保持する。
スタMp1〜Mp5及びN型トランジスタMn1、Mn
2で構成される。トランジスタMp1〜Mp3及びMn
1、Mn2のゲートには、全てデジット制御信号Yを入
力し、トランジスタMp4及びMp5の双方のゲートに
は、デジット制御信号YBを入力する。データ線WDT
は、トランジスタMp4及びMn1を介してデジット線
Dに接続し、データ線WDBは、トランジスタMp5及
びMn2を介してデジット線DBに接続する。デジット
線DはトランジスタMp1を介して、デジット線DBは
トランジスタMp2を介して、夫々VCCに接続する。
デジット線DとDBとの間は、イコライズトランジスタ
Mp3を介して接続する。ここで、デジット制御信号Y
Bは、デジット制御信号Yの反転信号である。
信号YがHレベルで、書込み又は読出し動作になり、L
レベルでプリチャージ(データ保持)動作になる。書込
み及び読出し動作は、トランジスタMp1〜Mp3がオ
フし、トランジスタMn1、Mn2及びMp4、Mp5
がオンすることで、デジット線Dとデータ線WDTとを
接続し、デジット線DBとデータ線WDBとを接続する
ことによって行われる。プリチャージ動作は、トランジ
スタMp1〜Mp3がオンし、トランジスタMn1、M
n2及びMp4、Mp5がオフすることで、デジット線
D及びDBをVCCに接続することによって行われる。
プ25及びセンスアンプ26の一対の入力に夫々接続さ
れる。
及び基準電圧発生回路27で構成される。オペアンプO
Pは、反転入力と出力とを接続し、基準電圧発生回路2
7からの基準電圧Vrefを非反転入力に接続する。
路図である。基準電圧発生回路27は、トランスファト
ランジスタと同じトランジスタ特性を有するP型トラン
ジスタMp10、及び、ドライバトランジスタと同じト
ランジスタ特性を有するN型トランジスタMn7の直列
回路で構成される。トランジスタMp10は、ソースを
直接VCCに接続し、ゲートを基準電圧Vref1を出
力する直列接続ノードであるトランジスタMp10とM
n7のドレインに接続する。トランジスタMn7は、ゲ
ート及びソースを直接GNDに接続する。
アンプOPから成るボルテージホロワとして構成され、
基準電圧発生回路27からの基準電圧Vref1を、ワ
ード線WLのための可変電位VR1として出力する。
示す回路図である。ライトアンプ25は、1対のレベル
シフト・インバータ28、1対のデータ線駆動回路2
9、1対の2入力ANDa1〜a2、及び、インバータ
i1で構成される。
では、書込み電圧として通常電源VCCよりも高い電圧
の正電源VBBを供給している。レベルシフト・インバ
ータ28は、P型トランジスタMp7、Mp8、N型ト
ランジスタMn4、Mn5、インバータi2で構成され
る。トランジスタMp7は、ソースをVBBに直接接続
し、ゲートをMp8のドレインとMn5のドレインとに
接続し、ドレインをレベルシフト・インバータ28の出
力を成すMn4のドレインとMp8のゲートとに接続す
る。トランジスタMn4は、ソースをGNDに直接接続
し、レベルシフト・インバータ28の入力を成すゲート
をインバータi2を介してMn5のゲートに接続され
る。トランジスタMp8は、ソースをVBBに直接接続
し、トランジスタMn5は、ソースをGNDに直接接続
する。レベルシフト・インバータ28は、HレベルがV
BBレベルを成すインバータ機能を有する。
タMp9及びN型トランジスタMn6で構成される。ト
ランジスタMp9は、ソースをVBBに直接接続し、ゲ
ートをデータ線駆動回路29の第1入力とし、ドレイン
をデータ線駆動回路29の出力を成すMn6のドレイン
に接続する。トランジスタMn6は、ソースをGNDに
直接接続し、ゲートをデータ線駆動回路29の第2入力
とする。
るHレベル、GND電位であるLレベル、及び、フロー
ティングレベルの3つの出力レベルを有し、第1入力及
び第2入力が、夫々Hレベル及びLレベル、Hレベル及
びHレベル、又は、Lレベル及びLレベルの夫々の場合
に、その出力がフローティングレベル、Lレベル、又
は、Hレベルになる。
in及びライトイネーブル信号WEの2つの入力と、デ
ータ線WDT及びデータ線WDBの2つの出力を有す
る。ライトイネーブル信号WEは、ANDa1及びa2
の第1入力に夫々入力される。書込みデータ信号Din
は、ANDa1の第2入力に、インバータi1を介して
ANDa2の第2入力に接続する。ANDa1の出力
は、ノードWD1に接続し、ANDa2の出力は、ノー
ドWD2に接続する。ノードWD1は、第1のレベルシ
フト・インバータ28を介して、第1のデータ線駆動回
路29の第1入力に接続すると共に、第2のデータ線駆
動回路29の第2入力に接続する。ノードWD2は、第
1のデータ線駆動回路29の第2入力に接続し、第2の
レベルシフト・インバータ28を介して、第2のデータ
線駆動回路29の第1入力に接続する。
号WEがLレベルの時にデータ線WDT及びWDBをフ
ローティングレベルにし、ライトイネーブル信号WEが
Hレベルの時に書込み動作を行う。書込み動作は、書込
みデータ信号DinのHレベルをVBB電位に、Lレベ
ルをGND電位に夫々変換してデータ線WDTに出力す
ることで行われる。データ線WDBは、データ線WDT
の反転信号である。
いVBBレベルをHレベルとしてメモリセル22の書込
み動作に用いるので、デジット線DとDB間、及び、記
憶ノードP1とP2間の電位差は、大きくなる。
の各ノードの電位変化を示すタイムチャートである。同
図を参照して本実施形態例の半導体スタティックメモリ
が行う書込み(時刻t0〜t1)、データ保持(時刻t
1〜t3)、及び、読出し(時刻t3〜t4)の3つの
動作について説明する。メモリセル22は、記憶ノード
P1がHレベルで且つ記憶ノードP2がLレベルである
初期状態から、書込み動作によって状態が反転する。
ジット線制御信号Y、及び、ライトイネーブル信号WE
をHレベルにし、リードイネーブル信号REをLレベル
にする。メモリセル22は、記憶ノードP1がHレベル
で記憶ノードP2がLレベルの初期状態から、時刻t0
〜t1の書込み動作で状態が反転する。ライトアンプ2
5は、デジット線DとDBとの電位差をVCCより高い
VBBレベルとしているので、記憶ノードP1の立下
り、及び、記憶ノードP2の立上りが早くなる。
X、ライトイネーブル信号WE、及び、リードイネーブ
ル信号REをLレベルにし、デジット線制御信号YをH
レベルにする。デジット線ドライバ24は、デジット線
D及びDBをVCCに接続し、ワード線ドライバ21
は、ワード線WLをVR1レベルにする。
安定に保つためには、トランスファトランジスタのオフ
抵抗を少し小さくしてMt2側のオフリーク電流をドラ
イバトランジスタMd1、Md2より1〜2桁大きくす
れば良い。しかし、この場合には、Lレベルである記憶
ノードP1に流れるMt1側のリーク電流も大きくなり
消費電力が増加することになる。
に、セルレシオを最適にすることが重要である。基準電
圧発生回路27は、トランジスタMn7がオフし、トラ
ンジスタMp10がオンしているので、ワード線WLが
VR1レベルでデータ保持状態にあるメモリセル22の
記憶ノードP2と同じ電位を維持するオフリーク電流が
流れ、この電位を基準電圧Vref1として出力してい
る。データ保持動作のワード線ドライバ21は、可変電
位VR1をワード線WLに出力するので、基準電圧発生
回路27の基準電圧Vref1は、メモリセル22のト
ランスファトランジスタMt1及びMt2のゲートに出
力される。基準電圧発生回路27のトランジスタMp1
0とメモリセル22のトランスファトランジスタMt1
及びMt2とがカレントミラー構成となるので、基準電
圧発生回路27のトランジスタMn7のオフリーク電流
を基準として、メモリセル22のドライバトランジスタ
Md1及びMd2には、一定比率の定電流が流れる。V
R電圧発生回路23は、製造ばらつきに基づくセルレシ
オの誤差が基準電圧発生回路27及びメモリセル22の
双方で同様に発生することで、その誤差を抑えてトラン
スファトランジスタのオフ抵抗が最適となるように可変
電位VR1を調整する。
のイコライズ動作に伴って発生する問題点について説明
する。デジット線ドライバ24は、メモリセル22をプ
リチャージするため、時刻t1にデジット線D及びDB
の双方をVCCに接続する。VCCレベルにあるデジッ
ト線DBは、GNDレベルにあるデジット線Dが負荷と
して作用し、電源インピーダンス等の影響も加わること
で、このイコライズ動作は、デジット線DBの電位を下
げながらデジット線Dの電位を上げるように働く。従っ
て、書込み時にデジット線DBの電位がVCCレベルで
あると、デジット線DBの電位が一時的にVCCレベル
より低くなる。
をVCCレベルより高電位のVBBレベルにしたこと、
及び、デジット線ドライバ24のトランジスタMp1〜
Mp3がオンし電源インピーダンスを低くすることで、
デジット線DBの電位がVCCレベルに移行し安定する
時刻t2が、従来の時刻t2Rより早くなった。
X、デジット線制御信号Y、及び、リードイネーブル信
号REを夫々Hレベルにし、ライトイネーブル信号WE
をLレベルにする。センスアンプ26は、デジット線D
及びDBの電位差を検出することで、メモリセル22の
書き込まれた値を読み出す。
ャージによってVCCレベルにあるデジット線Dの影響
で電位が上がり、データ破壊を起こすことも考えられ
る。トランスファトランジスタMt1のオン抵抗を小さ
くすれば、この影響は抑えられるが、読出し時のデジッ
ト線DとDBとの電位差の立上り時間が遅くなる。この
ため、最適なセルレシオに製造することが望まれる。
リカバリー動作を早くし、データ保持動作を安定にする
ことができる。
スタティックメモリを示す回路図である。本実施形態例
の半導体スタティックメモリは、セルレシオを調整する
際に、トランスファ用P型トランジスタのゲート電位の
可変範囲を拡大した点において、先の実施形態例とは異
なる。
スタMp6a及びN型トランジスタMn3で構成され
る。トランジスタMp6a及びMn3の両方のゲートは
入力としてワード線制御信号Xに接続し、両方のドレイ
ンは出力としてワード線WLに接続する。トランジスタ
Mp6aのソース及びNウェルは、ワード線WLの可変
電位VR2に接続し、トランジスタMn3のソースは、
GNDに接続する。
同電位にして、ソース・Nウェル間のPN接合をオフ状
態のまま維持するのて、可変電位VR2の最高電位をV
CCレベルからVBBレベルに高めることができる。
P及び基準電圧発生回路27Aで構成される。オペアン
プOPの非反転入力は、抵抗R1を介してVCCに接続
し、抵抗R2を介してGNDに接続する。OPの出力を
基準電圧発生回路27Aの入力に接続し、OPの反転入
力を基準電圧発生回路27Aからの基準電圧Vref2
に接続し、OPの電源をVBBに接続する。
トランジスタと同じトランジスタ特性を有するP型トラ
ンジスタMp10、及び、ドライバトランジスタと同じ
トランジスタ特性を有するN型トランジスタMn7の直
列回路で構成される。トランジスタMp10は、ソース
をVCCに接続し、基準電圧Vref2の出力ノードを
成すドレインをMn7のドレインに接続し、ゲートを入
力とする。トランジスタMn7は、ゲート及びソースを
GNDに接続する。
がVR2レベルであるデータ保持動作のメモリセル22
において、Hレベルにある記憶ノードP2を保持するセ
ルレシオと同じ状態と成る。基準電圧Vref2は、こ
の状態のノードP2の電位として出力される。VR電圧
発生回路23Aは、Vref2の電位、及び、抵抗R1
とR2との分圧比から得られる電位から可変電位VR2
を発生する。
される可変電位VR2の調整電圧範囲が広がるので、製
造ばらつきに基づくセルレシオの誤差を更によく補償す
ることができる。
スタティックメモリを示す回路図である。本実施形態例
の半導体スタティックメモリは、セルレシオを調整する
ために、トランスファ用P型トランジスタのゲート電位
に代えて、Nウェル電位を変化させる点において、先の
実施形態例と異なる。
用P型トランジスタMt1a、Mt2a、及び、1対の
ドライバ用N型トランジスタMd1、Md2の4素子で
構成される。
スタMt1aを介してデジット線Dに接続し、ドライバ
トランジスタMd1を介してGNDに、また、ドライバ
トランジスタMd2のゲートに接続する。記憶ノードP
2は、トランスファトランジスタMt2aを介してデジ
ット線DBに接続し、ドライバトランジスタMd2を介
してGNDに、また、ドライバトランジスタMd1のゲ
ートに接続する。ワード線WLは、トランジスタMt1
a、Mt2aの双方のゲートに接続する。可変電位VR
3は、トランジスタMt1a、Mt2aのNウェルに接
続する。
P及び基準電圧発生回路27Bで構成される。オペアン
プOPの非反転入力は、抵抗R1を介してVCCに接続
し、抵抗R2を介してGNDに接続する。オペアンプO
Pは、出力を基準電圧発生回路27Bの入力に接続し、
反転入力を基準電圧発生回路27Aからの基準電圧Vr
ef3に接続し、電源をVBBに接続する。
トランジスタと同じ特性のP型トランジスタMp10
a、及び、ドライバトランジスタと同じ特性のN型トラ
ンジスタMn7の直列回路で構成される。トランジスタ
Mp10aは、ソース及びゲートをVCCに接続し、基
準電圧VrefでもあるドレインをMn7のドレインに
接続し、Nウェルを基準電圧発生回路27Bの入力にす
る。トランジスタMn7は、ゲート及びソースをGND
に接続する。
がVCCレベルであるデータ保持動作のメモリセル22
において、Hレベルにある記憶ノードP2を保持するセ
ルレシオと同じ状態となる。基準電圧Vref3は、こ
の状態のノードP2の電位として出力される。VR電圧
発生回路23Bは、Vref3の電位、及び、抵抗R1
とR2との分圧比から得られる電位から可変電位VR3
を発生する。
ことは、そのオン抵抗をも高める方向に作用し、ゲート
電位を高める場合と同様の効果を有する。VR電圧発生
回路23Bは、トランスファトランジスタのNウェル電
位であるVR3を調整して、第2実施形態例と同様に最
適なセルレシオにする。
供給する電源を通常のVCCとすることができるため、
レイアウト上の面積増加やワード線WL上のタイミング
変動が生じない。
スタティックメモリを示す回路図である。本実施形態例
の半導体スタティックメモリは、ワード線WL上での電
位を変化させるレベルをLレベル側とする構成、つま
り、ワード線ドライバのLレベル側電源を可変電圧とす
る点において、先の実施形態例とは異なる。
スタMp6及びN型トランジスタMn3aで構成され
る。トランジスタMp6及びMn3aの両方のゲートは
入力としワード線制御信号Xを入力し、両方のドレイン
は出力としてワード線WLに接続する。トランジスタM
p6のソースは、VCCに接続し、トランジスタMn3
aのソース及びPウェルは、VR電圧発生回路23Cか
らの可変電位VR4に接続する。
電位にして、ソース・Pウェル間のPN接合をオフ状態
のまま維持するのて、可変電位VR4の最低電位をGN
DレベルからVGGレベルに下げることができる。
P及び基準電圧発生回路27Bで構成される。オペアン
プOPの反転入力は、抵抗R1を介してVCCに接続
し、抵抗R2を介してGNDに接続する。オペアンプO
Pの出力を基準電圧発生回路27Cの入力に接続し、オ
ペアンプOPの非反転入力を基準電圧発生回路27Cか
らの基準電圧Vref4に接続する。
トランジスタと同じトランジスタ特性のP型トランジス
タMp10、及び、ドライバトランジスタと同じトラン
ジスタ特性のN型トランジスタMn7の直列回路で構成
される。トランジスタMp10は、ソースをVCCに接
続し、基準電圧Vref4でもあるドレインをMn7の
ドレインに接続し、ゲートを基準電圧発生回路27Cの
入力にする。トランジスタMn7は、ゲートをVCCに
接続し、ソースをGNDに接続する。
がVR4レベルである読出し動作のメモリセル22にお
いて、Hレベルにある記憶ノードP2を保持するセルレ
シオと同じ状態と成り、基準電圧Vref4は、この状
態のノードP2の電位として出力される。VR電圧発生
回路23Cは、Vref4の電位、及び、抵抗R1とR
2との分圧比から得られる電位から可変電位VR4を発
生する。
イバ21Bに供給する電源の接地電位であるVR4を調
整して、読出し動作におけるメモリセル22のセルレシ
オを最適にする。
3Cが読出し動作のセルレシオを最適にするので、デバ
イス製造上のセルレシオは、データ保持動作の場合だけ
を考慮する。
導体スタティックメモリは、書込み動作からデータ保持
動作に移行する場合、デジット線をデータ線から切り離
す以前に、メモリセルを非選択にする制御を行ってい
る。この制御は、イコライズ動作によってメモリセルが
受ける影響を更に軽減することができる。
づいて説明したが、本発明の半導体スタティックメモリ
は、上記実施形態例の構成にのみ限定されるものでな
く、上記実施形態例の構成から種々の修正及び変更を施
した半導体スタティックメモリも、本発明の範囲に含ま
れる。
タティックメモリによると、製造上のばらつきに基づく
セルレシオの誤差を補償しデータ保持動作を安定にし、
書込み及びリカバリー動作を早くすることができる。
モリを示す回路図である。
電位変化を示すタイムチャートである。
メモリを示す回路図である。
メモリを示す回路図である。
メモリを示す回路図である。
セルの回路図である。
Claims (5)
- 【請求項1】 夫々が一対のPチャネル型トランスファ
トランジスタ及び一対のNチャネル型ドライバトランジ
スタを有し、前記一対のトランスファトランジスタを介
して列方向に延びる一対のデジット線に接続される複数
のメモリセルと、行方向に配列されるメモリセルの前記
一対のトランスファトランジスタを駆動するワード線に
信号電圧を供給するワード線ドライバとを備え、前記デ
ジット線から流れる前記一対のトランスファトランジス
タのオフ電流によって前記メモリセルの一対の記憶ノー
ドの電位を保持する型式の半導体メモリ装置において、 前記トランスファトランジスタ及び前記ドライバトラン
ジスタと夫々、同じ導電型で且つ同じトランジスタ特性
を有する第1トランジスタ及び第2トランジスタが直列
接続ノードで相互に直列に接続された直列回路から成
り、前記第1トランジスタのゲートが前記直列接続ノー
ドに接続され、前記第2トランジスタのゲートがソース
に接続され、前記直列回路が2つの電源ラインの間に接
続された基準電圧発生回路を備え、 前記メモリセルのデータ保持期間には、前記直列接続ノ
ードの電位を前記ワード線の信号電圧として与え、該直
列接続ノードによって前記トランスファトランジスタと
前記ドライバトランジスタとの間のセルレシオを定める
ことを特徴とする半導体メモリ装置。 - 【請求項2】 前記基準電圧発生回路に後続して、前記
直列接続ノードが非反転端子に、出力が反転端子に接続
される出力側のオペレーションアンプを更に備える、請
求項1に記載の半導体メモリ装置。 - 【請求項3】 前記デジット線を経由して供給されるハ
イレベル側の書込み電圧が、記憶ノードに保持される電
圧よりも高いことを特徴とする、請求項1又は2に記載
の半導体メモリ装置。 - 【請求項4】 夫々が一対のPチャネル型トランスファ
トランジスタ及び一対のNチャネル型ドライバトランジ
スタを有し、前記一対のトランスファトランジスタを介
して列方向に延びる一対のデジット線に接続される複数
のメモリセルと、行方向に配列されるメモリセルの前記
一対のトランスファトランジスタを駆動するワード線に
信号電圧を供給するワード線ドライバとを備え、前記デ
ジット線から流れる前記一対のトランスファトランジス
タのオフ電流によって前記メモリセルの一対の記憶ノー
ドの電位を保持する型式の半導体メモリ装置において、 前記トランスファトランジスタ及び前記ドライバトラン
ジスタと夫々、同じ導電型で同じトランジスタ特性を有
する第1トランジスタ及び第2トランジスタが電源ライ
ン間に相互に直列に接続された直列回路を有する基準電
圧発生回路と、前記直列接続ノードが反転端子に、所定
の電圧が非反転端子に、出力が前記第1トランジスタの
ウエルに接続される出力側のオペレーションアンプとを
有するVR電圧発生回路を備え、前記基準電圧発生回路
は、前記直列回路の直列接続ノードによって、前記トラ
ンスファトランジスタと前記ドライバトランジスタとの
間のセルレシオを定めることを特徴とする半導体メモリ
装置。 - 【請求項5】 夫々が一対のPチャネル型トランスファ
トランジスタ及び一対のNチャネル型ドライバトランジ
スタを有し、前記一対のトランスファトランジスタを介
して列方向に延びる一対のデジット線に接続される複数
のメモリセルと、行方向に配列されるメモリセルの前記
一対のトランスファトランジスタを駆動するワード線に
信号電圧を供給するワード線ドライバとを備え、前記デ
ジット線から流れる前記一対のトランスファトランジス
タのオフ電流によって前記メモリセルの一対の記憶ノー
ドの電位を保持する型式の半導体メモリ装置において、 前記ワード線ドライバの出力段はP型トランジスタとN
型トランジスタで構成され、 前記トランスファトランジスタ及び前記ドライバトラン
ジスタと夫々、同じ導電型で同じトランジスタ特性を有
する第1トランジスタ及び第2トランジスタが電源ライ
ン間に相互に直列に接続された直列回路を有する基準電
圧発生回路と、前記直列接続ノードが反転端子に、所定
の電圧が非反転端子に、出力が前記ワード線ドライバの
N型トランジスタのソースと、ウエルとに接続される出
力側のオペレーションアンプとを有するVR電圧発生回
路を備え、前記直列接続ノードの電位がワード線の最低
電位を定めることによって、前記トランスファトランジ
スタと前記ドライバトランジスタとの間のセルレシオを
定めることを特徴とする半導体メモリ装置。
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