JP3290702B2 - Imaging device - Google Patents
Imaging deviceInfo
- Publication number
- JP3290702B2 JP3290702B2 JP18735992A JP18735992A JP3290702B2 JP 3290702 B2 JP3290702 B2 JP 3290702B2 JP 18735992 A JP18735992 A JP 18735992A JP 18735992 A JP18735992 A JP 18735992A JP 3290702 B2 JP3290702 B2 JP 3290702B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- analog
- output
- signal
- optical black
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】[0001]
【産業上の利用分野】本発明は、撮像装置、特に、デジ
タル信号処理を行なう撮像装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image pickup apparatus, and more particularly to an image pickup apparatus for performing digital signal processing.
【０００２】[0002]
【従来の技術】撮像装置は、近年の電子技術の進歩と共
に、小型、軽量化が進んできている。その中において、
半導体技術の進歩に伴って、高速のアナログ−デジタル
変換器（以下ＡＤコンバータ）デジタル−アナログ変換
器（以下ＤＡコンバータ）が実用化され、これを用い
て、デジタル信号化されたビデオ信号をデジタル信号処
理する方式も提案されている。これらは、撮像信号をＡ
Ｄ変換して、デジタル処理を行ない、ＤＡ変換して出力
するものである。これらの装置に用いられているＡＤコ
ンバータは、変換時間０．１μｓあるいはそれ以下の高
速動作が必要とされ、入力信号を、分解能分のコンパレ
ータにより、それぞれに加えられた基準電圧と比較して
デジタル化するフラッシュ型ＡＤコンバータが従来提案
されている。例えば、８ビットの分解能を持つもので
は、１２７個のコンパレータが用いられる。2. Description of the Related Art Image pickup apparatuses have been reduced in size and weight with the recent progress in electronic technology. In that,
With the progress of semiconductor technology, high-speed analog-to-digital converters (hereinafter, AD converters) and digital-to-analog converters (hereinafter, DA converters) have been put into practical use. Processing methods have also been proposed. These convert the imaging signal to A
D-conversion, digital processing, D / A conversion and output. The AD converters used in these devices require high-speed operation with a conversion time of 0.1 μs or less, and compare the input signal with a reference voltage applied to each by a comparator for resolution. 2. Description of the Related Art A flash-type AD converter has been proposed. For example, for a device having an 8-bit resolution, 127 comparators are used.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来提
案されているこれらの撮像装置においては、分解能の増
加と共に、ＡＤコンバータの回路規模が非常に大きくな
ってしまう欠点があった。However, these conventional imaging devices have the disadvantage that the circuit scale of the AD converter becomes very large with the increase in resolution.
【０００４】[0004]
【課題を解決するための手段】本発明の撮像装置は、請
求項１において、撮像素子と、前記撮像素子の出力を基
準レベルに固定するクランプ回路と、前記クランプ回路
の出力をアナログデジタル変換するアナログ−デジタル
コンバータと、このアナログ−デジタルコンバータの出
力をデジタル信号処理するプロセス回路と、前記アナロ
グ−デジタルコンバータの出力のうち、前記撮像素子の
撮像面上に構成された光学黒部分の信号に基いて前記ク
ランプ回路の基準レベルを生成するオプティカルブラッ
ク制御回路とを有する撮像装置であって、前記アナログ
−デジタルコンバータの分解能は、前記クランプ回路の
基準レベル付近においては、最小値であって、前記クラ
ンプ回路の基準値電圧より所定値小さいレベル、および
所定値大きいレベルにおいては、前記最小値より大きく
なるよう構成したことを特徴とする撮像装置であり、請
求項２において、前記アナログ−デジタルコンバータの
出力のうち、前記撮像素子の撮像面上に構成された光学
黒部分の信号を取り出し積分するオプティカルブラック
積分回路を有することを特徴とする請求項１に記載の撮
像装置であり、請求項３において、前記オプティカルブ
ラック制御は、前記オプティカルブラック積分回路から
の出力を所定の基準値と比較し前記クランプ回路の基準
レベルを生成することを特徴とする請求項２に記載の撮
像装置である。According to a first aspect of the present invention, there is provided an image pickup apparatus, comprising: an image pickup device; a clamp circuit for fixing an output of the image pickup device to a reference level; and an analog-to-digital conversion of an output of the clamp circuit. An analog-to-digital converter, a process circuit for performing digital signal processing on the output of the analog-to-digital converter, and an output of the analog-to-digital converter based on a signal of an optical black portion formed on an imaging surface of the imaging device. An optical black control circuit for generating a reference level of the clamp circuit, wherein the resolution of the analog-to-digital converter is a minimum value near the reference level of the clamp circuit, and Level lower than the reference voltage of the circuit by a predetermined value and level higher than the predetermined value 3. The image pickup apparatus according to claim 2, wherein the output value of the analog-to-digital converter is larger than the minimum value. 4. The image pickup apparatus according to claim 1, further comprising an optical black integration circuit that extracts and integrates a signal of a part, wherein the optical black control according to claim 3, controls an output from the optical black integration circuit to a predetermined value. 3. The imaging apparatus according to claim 2, wherein a reference level of the clamp circuit is generated by comparing the reference level with a reference value of the control signal.
【０００５】[0005]
【作用】本発明の構成により、ＡＤコンバータの分解能
は、上述クランプの基準電圧付近においては、最小値で
あって、上述クランプの基準電荷より所定値小さい電
圧、および、所定値大きい電圧に於ては、前述最小値よ
り大きくなるよう構成したことにより、回路規模を非常
に小さくすることが可能である。According to the structure of the present invention, the resolution of the AD converter is the minimum value near the reference voltage of the clamp, and is smaller than the reference charge of the clamp by a predetermined value and a voltage larger by the predetermined value. Is configured to be larger than the aforementioned minimum value, so that the circuit scale can be made very small.
【０００６】[0006]
【実施例】図１は、本発明の撮像装置の一実施例のブロ
ック図である。図１において、１は撮像光学系、２は絞
り、３は固体撮像素子であるＣＣＤ、４は、ＣＣＤの出
力信号を連続信号に変換するサンプルアンドホールド回
路、５は、可変ゲインアンプと、出力レベルを積分し
て、可変ゲインアンプを制御する制御系を有し、入力信
号の変化によらず出力信号を一定に保つＡＧＣ、６は入
力信号の黒レベルを、基準入力電圧に固定するクラン
プ、７は入力信号をアナログデジタル変換するＡＤコン
バータ（ＡＤＣ）、８はデジタル信号処理により、色分
離、ガンマ、ホワイトクリップ、黒クリップ、色変調、
同期付加を行なうプロセス回路、９はデジタルアナログ
変換を行なうＤＡコンバータ（ＤＡＣ）、１０は出力端
子、１１は入力信号の積分値を一定に保つように絞り２
を制御する自動露出（ＡＥ）回路、１３は入力されるＯ
Ｂ信号レベルと基準電圧レベルを比較し、ＯＢ信号レベ
ルを一定になる様に制御するＯＢ制御回路、１４はＤＡ
コンバータである。FIG. 1 is a block diagram showing an embodiment of an image pickup apparatus according to the present invention. In FIG. 1, 1 is an imaging optical system, 2 is an aperture, 3 is a CCD which is a solid-state imaging device, 4 is a sample-and-hold circuit for converting a CCD output signal into a continuous signal, 5 is a variable gain amplifier, An AGC that has a control system that integrates the level and controls the variable gain amplifier, and keeps the output signal constant irrespective of changes in the input signal; 6, a clamp that fixes the black level of the input signal to a reference input voltage; Reference numeral 7 denotes an AD converter (ADC) that converts an input signal from analog to digital, and 8 denotes digital signal processing for color separation, gamma, white clip, black clip, color modulation,
A process circuit for adding synchronization, 9 a DA converter (DAC) for performing digital-to-analog conversion, 10 an output terminal, and 11 a diaphragm 2 for keeping the integrated value of the input signal constant.
An automatic exposure (AE) circuit 13 controls the input O
An OB control circuit that compares the B signal level with the reference voltage level and controls the OB signal level to be constant.
It is a converter.
【０００７】不図示の被写体像は、撮像光学系１、絞り
２を通り、撮像素子３の受光面上に結像され、光電変換
され、サンプルアンドホールド回路４により連続した撮
像信号になり、ＡＧＣ５により、所定のレベルに増幅さ
れ、クランプ回路６により、後述する基準電圧にクラン
プされ、ＡＤＣ７で、アナログデジタル変換され、少な
くともガンマ補正回路を含むプロセス回路８で、デジタ
ル処理されてデジタルビデオ信号になり、ＤＡＣ９でデ
ジタルアナログ変換され、出力端子１０から不図示の外
部機器にビデオ信号として出力される。一方、ＡＤＣ７
の出力の内、ＣＣＤ上の、光学的に遮蔽された画素部分
（ＯＢ）は、ＯＢ積分回路１２で積分され、ＯＢ制御回
路１３で基準値と比較され、ＯＢ信号レベルが一定にな
る様に制御する電圧が発生され、ＤＡＣ１４でデジタル
アナログ変換され、クランプ回路６に基準電圧として入
力される。[0007] A subject image (not shown) passes through the image pickup optical system 1 and the diaphragm 2, is formed on the light receiving surface of the image pickup device 3, is photoelectrically converted, and becomes a continuous image pickup signal by the sample-and-hold circuit 4. Thus, the signal is amplified to a predetermined level, clamped to a reference voltage described later by the clamp circuit 6, analog-to-digital converted by the ADC 7, and digitally processed by the process circuit 8 including at least the gamma correction circuit to become a digital video signal. , DAC 9, and output as a video signal from an output terminal 10 to an external device (not shown). On the other hand, ADC7
Of the output, the pixel portion (OB) optically shielded on the CCD is integrated by the OB integration circuit 12 and compared with the reference value by the OB control circuit 13 so that the OB signal level becomes constant. A voltage to be controlled is generated, digital-to-analog converted by the DAC 14, and input to the clamp circuit 6 as a reference voltage.
【０００８】また一方、サンプルアンドホールド４の出
力は、ＡＥ回路１１により積分され、基準電圧と比較さ
れる。ＡＥ回路１１はこの比較結果に従い、絞り駆動信
号を発生し、絞り２を制御する。これによって、ＣＣＤ
３への入射光量が一定値になる。On the other hand, the output of the sample and hold 4 is integrated by the AE circuit 11 and compared with a reference voltage. The AE circuit 11 generates an aperture drive signal according to the comparison result, and controls the aperture 2. With this, CCD
3, the amount of light incident on the lens 3 becomes constant.
【０００９】図２は本発明の第１の実施例のうち、ＡＤ
Ｃ７の詳細図である。FIG. 2 shows the first embodiment of the present invention.
It is a detailed view of C7.
【００１０】１０１は入力信号を入力する入力端子、１
０２〜１１２は抵抗器、１１３〜１２２は夫々コンパレ
ータ、１２３は論理回路、１２４は出力端子である。入
力端子１０１より入力されたアナログ信号の電圧は、コ
ンパレータ１１３〜１２２の１つの入力端子に接続され
る。Reference numeral 101 denotes an input terminal for inputting an input signal;
02 to 112 are resistors, 113 to 122 are comparators, 123 is a logic circuit, and 124 is an output terminal. The voltage of the analog signal input from the input terminal 101 is connected to one input terminal of the comparators 113 to 122.
【００１１】コンパレータ１１３〜１２２の他の入力端
子には、所定の基準電圧ＶＲＥＦ１，ＶＲＥＦ２を分割
する抵抗器１０２〜１１２間の電圧がそれぞれ接続され
ている。所定抵抗値をＲとした時、抵抗器１０２〜１１
２のうち、１０２〜１０４は４Ｒの値、１０５〜１０７
は２Ｒの値、１０８〜１１０はＲの値、１１１〜１１２
は２Ｒの値を持つ。コンパレータ１１３〜１２２には、
これらによって分圧された各々の電圧が入力される。The other input terminals of the comparators 113 to 122 are connected to voltages between the resistors 102 to 112 for dividing predetermined reference voltages VREF1 and VREF2, respectively. When the predetermined resistance value is R, the resistors 102 to 11
Of the two, 102 to 104 are 4R values, 105 to 107
Is the value of 2R, 108 to 110 are the values of R, 111 to 112
Has a value of 2R. Comparators 113 to 122 include:
Each voltage divided by these is input.
【００１２】論理回路１２３では、入力される各コンパ
レータの出力に応じて、出力データを生成する。この
時、接続されているコンパレータの入力端子に接続され
ている抵抗器のうち、下側に（ＶＲＥＦ２側）に接続さ
れている抵抗器の値がＲの時は、そのコンパレータが反
転することにより出力が１増加するように、また、２Ｒ
の時は２、４Ｒの時は４増加するように構成されてい
る。この出力は、出力端子１２４より前述のプロセス８
およびＯＢ積分１２に接続される。The logic circuit 123 generates output data according to the output of each comparator that is input. At this time, if the value of the resistor connected to the lower side (VREF2 side) of the resistors connected to the input terminal of the connected comparator is R, the comparator is inverted. So that the output increases by 1 and 2R
It is configured to increase by 2 for 4R and 4 for 4R. This output is sent from output terminal 124 to process 8 described above.
And OB integral 12.
【００１３】なお、このＡＤＣでは、入力信号の見かけ
の全分割数は、各抵抗値の合計値で表される。図２では
説明の簡略化のため、２５となっているが、実際の応用
では、分圧抵抗器、コンパレータは、必要分解能が取れ
るような組み合わせ、例えば１０ｂｉｔ分解能であれば
各抵抗値の合計値を１０２３Ｒになるように構成する。In this ADC, the apparent total number of divisions of the input signal is represented by the sum of the resistance values. In FIG. 2, for simplicity of explanation, the value is 25. However, in actual application, the voltage dividing resistor and the comparator are a combination that can obtain a required resolution, for example, a total value of each resistance value when the resolution is 10 bits. Is configured to be 1023R.
【００１４】図３は、本発明の動作説明図である。FIG. 3 is a diagram for explaining the operation of the present invention.
【００１５】図３（イ）は、通常動作時のＡＤＣ７の入
力波形である。縦軸は入力電圧で、下端が上述したＡＤ
Ｃ７の基準電圧ＶＲＥＦ２、上端がＡＤＣ７の基準電圧
ＶＲＥＦ１を示している。ここでＡの区間は分解能が２
（２Ｒ）、Ｂの区間は分解能が１（Ｒ）、Ｃの区間は分
解能が２（２Ｒ）、Ｄの区間は分解能が４（４Ｒ）であ
る。Ａ，Ｂ，Ｃ，Ｄの各区間は図２上で、抵抗１１２〜
１１１、１１０〜１０８、１０７〜１０５、１０４〜１
０２に対応する。FIG. 3A shows the input waveform of the ADC 7 during normal operation. The vertical axis is the input voltage, and the lower end is the AD voltage described above.
The reference voltage VREF2 of C7, and the upper end shows the reference voltage VREF1 of ADC7. Here, the section A has a resolution of 2
The (2R) and B sections have a resolution of 1 (R), the C section has a resolution of 2 (2R), and the D section has a resolution of 4 (4R). Each section of A, B, C and D is shown in FIG.
111, 110-108, 107-105, 104-1
02.
【００１６】また、Ｅは、クランプ基準電圧である。横
軸は時間軸で、ａは１水平区間、ｂはＯＢ区間、ｃはＣ
ＣＤの非動作区間、ｄは映像区間、ｅは画面上の高輝度
区間を示す。前述のように、ＯＢ制御１３により、ＯＢ
区間はＥの基準電圧に固定されており、映像区間ｄのう
ち高輝度のｅを除く期間は、Ｂの範囲に入っており、分
解能１でＡＤ変換される。E is a clamp reference voltage. The horizontal axis is the time axis, a is one horizontal section, b is OB section, c is C
A non-operating section of the CD, d indicates a video section, and e indicates a high luminance section on the screen. As described above, the OB control 13
The section is fixed to the reference voltage of E, and the period of the video section d excluding the high-brightness e falls within the range of B, and is AD-converted with a resolution of 1.
【００１７】また、ｅの高輝度区間は、高輝度の被写体
を撮影した期に対応しており後のプロセス回路８によ
り、ガンマ処理され、圧縮されるため、分解能として、
Ｃ区間の２あるいはＤ区間の４でＡＤ変換される。ま
た、図示のように、通常状態では映像区間ｄ、ＯＢ区間
ｂのノイズはＢ区間の範囲を越えることはない。The high-luminance section of e corresponds to the period when a high-luminance object is photographed, and is subjected to gamma processing and compression by the process circuit 8 later.
AD conversion is performed in 2 of C section or 4 of D section. As shown in the figure, in the normal state, the noise in the video section d and the OB section b does not exceed the range of the B section.
【００１８】図３（ロ）は、入射光量が減少して、ＡＥ
１１により絞り２が開放にされ、さらにＡＧＣ５のゲイ
ンが増加したときのＡＤＣ７の入力波形である。図示の
様に、ＯＢ区間ｂのノイズが増幅されてＢの区間を越え
てＡにまで達している。しかしこの部分の電圧は、後の
ＯＢ積分１２により積分されるため、分解能２でも充分
な精度が保たれる。FIG. 3B shows that AE is reduced when the amount of incident light is reduced.
11 is an input waveform of the ADC 7 when the aperture 2 is opened by 11 and the gain of the AGC 5 further increases. As shown in the figure, the noise in the OB section b is amplified and reaches the point A over the section B. However, since the voltage in this portion is integrated by the OB integration 12 later, sufficient accuracy is maintained even at the resolution 2.
【００１９】図３（ハ）は、ＡＤＣの変換特性を示す。
この例では、分解能１０ｂｉｔの例を示している。図示
のように、出力コードにおいて０〜９６は分解能２のＡ
区間、９６〜５１２は分解能１のＢ区間、５１２〜７６
８は分解能２のＣ区間、７６８〜１０２０は分解能４の
Ｄ区間に設定されている。この時、分解能２の場合は、
出力コードは２おきに例えば５１２，５１４，５１６・
・・の様になる。FIG. 3C shows the conversion characteristics of the ADC.
In this example, an example of a resolution of 10 bits is shown. As shown in FIG.
Sections, 96 to 512 are B sections of resolution 1, 512 to 76
8 is set to C section of resolution 2 and 768 to 1020 is set to D section of resolution 4. At this time, when the resolution is 2,
The output code is, for example, every 512, 514, 516
・ ・
【００２０】[0020]
【発明の効果】以上説明した様に本発明によれば、少な
い数のコンパレータを内蔵したＡＤＣを用いても、通常
撮像時には最大の分解能が得られ、高輝度やノイズ増加
時においても必要な情報を得ることができるため、撮像
信号のダイナミックレンジが増加され、また、回路規模
が減少される。従って、性能の向上、コストダウン、装
置の小型化に大きな効果がある。As described above, according to the present invention, the maximum resolution can be obtained at the time of normal imaging even if an ADC having a small number of comparators is used, and the necessary information can be obtained even at the time of high luminance or increased noise. Can be obtained, the dynamic range of the imaging signal is increased, and the circuit size is reduced. Therefore, there is a great effect on improvement of performance, cost reduction, and downsizing of the device.
【図１】本発明の一実施例としての撮像装置の構成を示
す図である。FIG. 1 is a diagram illustrating a configuration of an imaging apparatus as one embodiment of the present invention.
【図２】図１の撮像装置中のＡＤＣの詳細な構成を示す
図である。FIG. 2 is a diagram illustrating a detailed configuration of an ADC in the imaging device in FIG. 1;
【図３】図１の撮像装置の動作を説明するため図であ
る。FIG. 3 is a diagram for explaining an operation of the imaging device of FIG. 1;
３ ＣＣＤ ５ ＡＧＣ ６ クランプ回路 ７ ＡＤＣ ８ プロセス回路 １２ ＯＢ積分回路 １３ ＯＢ制御回路 １４ ＤＡＣ 3 CCD 5 AGC 6 Clamp circuit 7 ADC 8 Process circuit 12 OB integration circuit 13 OB control circuit 14 DAC
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/225 - 5/247 Continuation of front page (58) Field surveyed (Int.Cl. 7 , DB name) H04N 5/225-5/247
Claims (3)
レベルに固定するクランプ回路と、前記クランプ回路の
出力をアナログデジタル変換するアナログ−デジタルコ
ンバータと、このアナログ−デジタルコンバータの出力
をデジタル信号処理するプロセス回路と、前記アナログ
−デジタルコンバータの出力のうち、前記撮像素子の撮
像面上に構成された光学黒部分の信号に基いて前記クラ
ンプ回路の基準レベルを生成するオプティカルブラック
制御回路とを有する撮像装置であって、 前記アナログ−デジタルコンバータの分解能は、前記ク
ランプ回路の基準レベル付近においては、最小値であっ
て、前記クランプ回路の基準値電圧より所定値小さいレ
ベル、および所定値大きいレベルにおいては、前記最小
値より大きくなるよう構成したことを特徴とする撮像装
置。An image pickup device, a clamp circuit for fixing an output of the image pickup device to a reference level, an analog-to-digital converter for converting the output of the clamp circuit from analog to digital, and a digital signal for converting the output of the analog-to-digital converter A process circuit for processing, and an optical black control circuit for generating a reference level of the clamp circuit based on a signal of an optical black portion formed on an imaging surface of the imaging device among outputs of the analog-digital converter. The resolution of the analog-to-digital converter is a minimum value near a reference level of the clamp circuit, a level lower than a reference value voltage of the clamp circuit by a predetermined value, and a level higher than the reference value by a predetermined value. In the above, it is configured so that it becomes larger than the minimum value. Imaging device according to claim.
力のうち、前記撮像素子の撮像面上に構成された光学黒
部分の信号を取り出し積分するオプティカルブラック積
分回路を有することを特徴とする請求項１に記載の撮像
装置。2. An optical black integration circuit for extracting and integrating a signal of an optical black portion formed on an imaging surface of the imaging device from an output of the analog-digital converter. An imaging device according to any one of the preceding claims.
オプティカルブラック積分回路からの出力を所定の基準
値と比較し前記クランプ回路の基準レベルを生成するこ
とを特徴とする請求項２に記載の撮像装置。3. The imaging device according to claim 2, wherein the optical black control generates a reference level of the clamp circuit by comparing an output from the optical black integration circuit with a predetermined reference value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735992A JP3290702B2 (en) | 1992-06-23 | 1992-06-23 | Imaging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735992A JP3290702B2 (en) | 1992-06-23 | 1992-06-23 | Imaging device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH066674A JPH066674A (en) | 1994-01-14 |
| JP3290702B2 true JP3290702B2 (en) | 2002-06-10 |
Family
ID=16204619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18735992A Expired - Fee Related JP3290702B2 (en) | 1992-06-23 | 1992-06-23 | Imaging device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3290702B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4384747B2 (en) * | 1998-08-24 | 2009-12-16 | マグナチップセミコンダクター有限会社 | Black level adjustment device for video camera |
| JP2003005023A (en) * | 2001-06-25 | 2003-01-08 | Sony Corp | Image pickup device |
| JP6399749B2 (en) * | 2013-12-19 | 2018-10-03 | キヤノン株式会社 | Imaging apparatus and imaging system |
-
1992
- 1992-06-23 JP JP18735992A patent/JP3290702B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH066674A (en) | 1994-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6137533A (en) | System and method for enhancing dynamic range in images | |
| US9088741B2 (en) | Method of controlling semiconductor device, signal processing method, semiconductor device, and electronic apparatus | |
| AU643394B2 (en) | Self calibrating dual range A/D converter | |
| KR101590643B1 (en) | - digital-analog converter circuit solid-state imaging device and imaging apparatus | |
| US6141047A (en) | Image signal processing apparatus and image pickup device | |
| US7728888B2 (en) | Clamping circuit and digital camera system having the clamping circuit | |
| JP3290702B2 (en) | Imaging device | |
| US7515310B2 (en) | Programmable gain amplifier with hybrid digital/analog architecture | |
| JPH06284431A (en) | Video camera | |
| US7466352B2 (en) | Gamma correction device in image capturing apparatus | |
| JP2974323B2 (en) | Imaging device | |
| US6806901B1 (en) | Controlling the range and resolution of offset correction applied to the output of a charge coupled device | |
| JP3091084B2 (en) | Signal processing circuit | |
| EP1248458B1 (en) | System and method for correcting erroneous image signals from defective photosensitive pixels during analog-to-digital conversion | |
| JP2650969B2 (en) | Digital television camera device | |
| JP3487041B2 (en) | Video camera signal processor | |
| JPH05153428A (en) | Clamping circuit | |
| JPH10285432A (en) | Clamp device for video signal | |
| JP6759387B2 (en) | AD converter, AD converter, photoelectric converter, imaging system, and AD conversion method | |
| JP3845860B2 (en) | Imaging apparatus, imaging result processing method, and imaging result processing program | |
| JP2005159583A (en) | Ad conversion circuit and solid-state imaging apparatus | |
| JPH06303461A (en) | Clamping circuit for video camera | |
| JP3279583B2 (en) | Video camera | |
| JPH05252419A (en) | Video signal processor | |
| JPH06303458A (en) | Clamping circuit for video camera |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080322 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090322 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100322 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |