JP3290082B2 - 画像読取装置 - Google Patents
画像読取装置Info
- Publication number
- JP3290082B2 JP3290082B2 JP31949196A JP31949196A JP3290082B2 JP 3290082 B2 JP3290082 B2 JP 3290082B2 JP 31949196 A JP31949196 A JP 31949196A JP 31949196 A JP31949196 A JP 31949196A JP 3290082 B2 JP3290082 B2 JP 3290082B2
- Authority
- JP
- Japan
- Prior art keywords
- reference data
- bits
- data
- black
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/407—Control or modification of tonal gradation or of extreme levels, e.g. background level
- H04N1/4076—Control or modification of tonal gradation or of extreme levels, e.g. background level dependent on references outside the picture
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
- Character Input (AREA)
- Image Input (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、ディジタル複写機
やファクシミリなどに適用される画像読取装置に関する
ものである。
やファクシミリなどに適用される画像読取装置に関する
ものである。
【0002】
【従来の技術】一般に、高密度に配置された多数のCC
Dなどの光電変換素子からなるラインセンサを用いて原
稿画像を読み取るイメージスキャナなどの画像読取装置
は、光源により照明された原稿からの反射光を光学系に
よってラインセンサに導いて受光データを得るようにし
ているが、光電変換素子毎の感度ばらつきや照明むらを
補正するために、シェーディング補正を行っている。
Dなどの光電変換素子からなるラインセンサを用いて原
稿画像を読み取るイメージスキャナなどの画像読取装置
は、光源により照明された原稿からの反射光を光学系に
よってラインセンサに導いて受光データを得るようにし
ているが、光電変換素子毎の感度ばらつきや照明むらを
補正するために、シェーディング補正を行っている。
【0003】このシェーディング補正は、原稿読取前
に、照明された白色基準板からの反射光を各光電変換素
子により受光して得られる白基準データと、ラインセン
サを遮光した状態で各光電変換素子により得られる黒基
準データとを用いて上記受光データを補正するものであ
る。
に、照明された白色基準板からの反射光を各光電変換素
子により受光して得られる白基準データと、ラインセン
サを遮光した状態で各光電変換素子により得られる黒基
準データとを用いて上記受光データを補正するものであ
る。
【0004】ところが、白色基準板が汚れていたり、電
気的ノイズの影響を受けると、正確な白基準データ及び
黒基準データが得られないため、的確なシェーディング
補正ができない。そこで、従来、白色基準板を複数ライ
ンに亘って読み取ることによって、白色基準板の汚れに
よる影響を軽減するようにした画像読取装置が提案され
ている(特許第2505906号公報)。
気的ノイズの影響を受けると、正確な白基準データ及び
黒基準データが得られないため、的確なシェーディング
補正ができない。そこで、従来、白色基準板を複数ライ
ンに亘って読み取ることによって、白色基準板の汚れに
よる影響を軽減するようにした画像読取装置が提案され
ている(特許第2505906号公報)。
【0005】この特許第2505906号公報記載の画
像読取装置は、白色基準板を1ライン読み取る毎に、前
回までに読み取って記憶したデータとの平均値を算出し
てメモリに記憶するようにしたものである。これによっ
て、複数ライン読み取って得られるデータの総和を算出
して平均するために大きいメモリ容量を必要とする従来
の画像読取装置の問題点を解決している。
像読取装置は、白色基準板を1ライン読み取る毎に、前
回までに読み取って記憶したデータとの平均値を算出し
てメモリに記憶するようにしたものである。これによっ
て、複数ライン読み取って得られるデータの総和を算出
して平均するために大きいメモリ容量を必要とする従来
の画像読取装置の問題点を解決している。
【0006】
【発明が解決しようとする課題】ところが、上記特許第
2505906号公報記載の画像読取装置は、複数ライ
ンに亘って読み取った白色基準板のデータを加重平均す
ることになるので、最初のラインで読み取ったデータに
含まれるばらつきに対する影響よりも、後のラインにな
るほど、読み取ったデータに含まれるばらつきに対する
影響の方が大きくなる。このため、後で読み取った白色
基準板の領域が汚れている場合には、白基準データの誤
差が大きくなってしまう。
2505906号公報記載の画像読取装置は、複数ライ
ンに亘って読み取った白色基準板のデータを加重平均す
ることになるので、最初のラインで読み取ったデータに
含まれるばらつきに対する影響よりも、後のラインにな
るほど、読み取ったデータに含まれるばらつきに対する
影響の方が大きくなる。このため、後で読み取った白色
基準板の領域が汚れている場合には、白基準データの誤
差が大きくなってしまう。
【0007】本発明は、上記問題を解決するもので、白
色基準板を複数ラインに亘って読み取って単純平均値を
求めるものでありながら、メモリ容量の増大を抑制し得
る画像読取装置を提供することを目的とする。
色基準板を複数ラインに亘って読み取って単純平均値を
求めるものでありながら、メモリ容量の増大を抑制し得
る画像読取装置を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明は、ライン状に配
列された複数の光電変換素子から出力されるアナログ受
光データをn(nは正の整数)ビットのディジタル受光デ
ータに変換して出力する変換手段と、原稿からの反射光
を上記各光電変換素子により受光したときに出力される
上記ディジタル受光データを補正するシェーディング補
正手段とを備えた画像読取装置において、原稿読取前に
照明された白色基準板からの反射光を上記各光電変換素
子により少なくとも2m(mは正の整数かつm<n)ライ
ン受光させる白基準データ受光制御手段と、原稿読取前
に上記各光電変換素子を遮光した状態で上記各光電変換
素子により少なくとも2mライン受光させる黒基準デー
タ受光制御手段と、上記白基準データ受光制御手段が動
作したときに出力される上記ディジタルデータである白
基準データを格納するためのnビットの白基準データ用
メモリと、上記黒基準データ受光制御手段が動作したと
きに出力される上記ディジタルデータである黒基準デー
タを格納するためのnビットの黒基準データ用メモリ
と、上記白基準データ及び黒基準データの一方の基準デ
ータが出力されるときは、上記白基準データ用メモリ及
び黒基準データ用メモリの対応する一方の基準データ用
メモリのnビットを上位nビットとし、上記白基準デー
タ用メモリ及び黒基準データ用メモリの他方の基準デー
タ用メモリの所定のmビットを下位mビットとして構成
される(n+m)ビットの領域を用いて、上記一方の基準
データを2mライン順次積算するとともに、上記白基準
データ及び黒基準データの他方の基準データが出力され
るときは、上記他方の基準データ用メモリの上記所定の
mビットを下位mビットとし、上記他方の基準データ用
メモリの残りの(n−m)ビットを上位(n−m)ビットと
して構成されるnビットの領域を用いて、上記他方の基
準データを2mライン順次積算する基準データ処理回路
とを備え、上記シェーディング補正手段は、2mライン
積算されたときの上記一方の基準データ用メモリのnビ
ット領域に格納された上記一方の基準データ及び2mラ
イン積算されたときの上記他方の基準データ用メモリの
上記(n−m)ビット領域に格納された上記他方の基準デ
ータを用いて原稿からの上記ディジタル受光データを補
正するものである(請求項1)。
列された複数の光電変換素子から出力されるアナログ受
光データをn(nは正の整数)ビットのディジタル受光デ
ータに変換して出力する変換手段と、原稿からの反射光
を上記各光電変換素子により受光したときに出力される
上記ディジタル受光データを補正するシェーディング補
正手段とを備えた画像読取装置において、原稿読取前に
照明された白色基準板からの反射光を上記各光電変換素
子により少なくとも2m(mは正の整数かつm<n)ライ
ン受光させる白基準データ受光制御手段と、原稿読取前
に上記各光電変換素子を遮光した状態で上記各光電変換
素子により少なくとも2mライン受光させる黒基準デー
タ受光制御手段と、上記白基準データ受光制御手段が動
作したときに出力される上記ディジタルデータである白
基準データを格納するためのnビットの白基準データ用
メモリと、上記黒基準データ受光制御手段が動作したと
きに出力される上記ディジタルデータである黒基準デー
タを格納するためのnビットの黒基準データ用メモリ
と、上記白基準データ及び黒基準データの一方の基準デ
ータが出力されるときは、上記白基準データ用メモリ及
び黒基準データ用メモリの対応する一方の基準データ用
メモリのnビットを上位nビットとし、上記白基準デー
タ用メモリ及び黒基準データ用メモリの他方の基準デー
タ用メモリの所定のmビットを下位mビットとして構成
される(n+m)ビットの領域を用いて、上記一方の基準
データを2mライン順次積算するとともに、上記白基準
データ及び黒基準データの他方の基準データが出力され
るときは、上記他方の基準データ用メモリの上記所定の
mビットを下位mビットとし、上記他方の基準データ用
メモリの残りの(n−m)ビットを上位(n−m)ビットと
して構成されるnビットの領域を用いて、上記他方の基
準データを2mライン順次積算する基準データ処理回路
とを備え、上記シェーディング補正手段は、2mライン
積算されたときの上記一方の基準データ用メモリのnビ
ット領域に格納された上記一方の基準データ及び2mラ
イン積算されたときの上記他方の基準データ用メモリの
上記(n−m)ビット領域に格納された上記他方の基準デ
ータを用いて原稿からの上記ディジタル受光データを補
正するものである(請求項1)。
【0009】この構成によれば、原稿読取前に、照明さ
れた白色基準板からの反射光がライン状に配列された複
数の光電変換素子により少なくとも2mライン受光され
て白基準データが得られ、更に原稿読取前に、各光電変
換素子を遮光した状態で各光電変換素子により少なくと
も2mライン受光されて黒基準データが得られる。そし
て、一方の基準データ用メモリのnビットを上位nビッ
トとし、他方の基準データ用メモリの所定のmビットを
下位mビットとして構成される(n+m)ビットの領域を
用いて、一方の基準データが2mライン順次積算され、
他方の基準データ用メモリの上記所定のmビットを下位
mビットとし、他方の基準データ用メモリの残りの(n
−m)ビットを上位(n−m)ビットとして構成されるn
ビットの領域を用いて、他方の基準データが2mライン
順次積算される。
れた白色基準板からの反射光がライン状に配列された複
数の光電変換素子により少なくとも2mライン受光され
て白基準データが得られ、更に原稿読取前に、各光電変
換素子を遮光した状態で各光電変換素子により少なくと
も2mライン受光されて黒基準データが得られる。そし
て、一方の基準データ用メモリのnビットを上位nビッ
トとし、他方の基準データ用メモリの所定のmビットを
下位mビットとして構成される(n+m)ビットの領域を
用いて、一方の基準データが2mライン順次積算され、
他方の基準データ用メモリの上記所定のmビットを下位
mビットとし、他方の基準データ用メモリの残りの(n
−m)ビットを上位(n−m)ビットとして構成されるn
ビットの領域を用いて、他方の基準データが2mライン
順次積算される。
【0010】これによって、2mライン積算されたとき
の一方の基準データ用メモリのnビットに格納された基
準データは、(n+m)ビットの積算結果をmビットだけ
右にシフトした値であるので、積算結果の1/2m、すな
わち一方の基準データの2mラインの平均値になる。ま
た、2mライン積算されたときの他方の基準データ用メ
モリの上記残りの(n−m)ビットに格納された基準デー
タは、nビットの積算結果をmビットだけ右にシフトし
た値であるので、積算結果の1/2m、すなわち他方の基
準データの2mラインの平均値になる。
の一方の基準データ用メモリのnビットに格納された基
準データは、(n+m)ビットの積算結果をmビットだけ
右にシフトした値であるので、積算結果の1/2m、すな
わち一方の基準データの2mラインの平均値になる。ま
た、2mライン積算されたときの他方の基準データ用メ
モリの上記残りの(n−m)ビットに格納された基準デー
タは、nビットの積算結果をmビットだけ右にシフトし
た値であるので、積算結果の1/2m、すなわち他方の基
準データの2mラインの平均値になる。
【0011】ここで、一方の基準データの全てのデータ
がnビットにおける最大値、すなわち(2n−1)の場合
であっても、この2m倍は、(2(n+m)−1)より小さい値
になるので、オーバーフローすることなく(n+m)ビッ
トで表され、2mラインの積算が正常に行われる。
がnビットにおける最大値、すなわち(2n−1)の場合
であっても、この2m倍は、(2(n+m)−1)より小さい値
になるので、オーバーフローすることなく(n+m)ビッ
トで表され、2mラインの積算が正常に行われる。
【0012】従って、除算やビットのシフト操作を行う
ことなく、白基準データ及び黒基準データの2mライン
の平均値を用いて原稿からのディジタル受光データが補
正されることとなり、的確なシェーディング補正が行わ
れる。
ことなく、白基準データ及び黒基準データの2mライン
の平均値を用いて原稿からのディジタル受光データが補
正されることとなり、的確なシェーディング補正が行わ
れる。
【0013】なお、上記請求項1記載の構成において、
上記所定のmビットは、上記他方の基準データ用メモリ
のnビットの上位mビットを用いても、下位mビットを
用いてもよい。この場合でも請求項1記載の構成と同様
の作用が行われる。
上記所定のmビットは、上記他方の基準データ用メモリ
のnビットの上位mビットを用いても、下位mビットを
用いてもよい。この場合でも請求項1記載の構成と同様
の作用が行われる。
【0014】また、請求項1記載の画像読取装置におい
て、上記変換手段は、アナログ受光データをnビットの
ディジタル受光データに変換する際に、白基準データは
(2n−1)に近い値、かつ、黒基準データは0に近い値
となるように変換するもので、上記一方の基準データは
白基準データで、上記他方の基準データは黒基準データ
で、上記一方の基準データ用メモリは白基準データ用メ
モリで、上記他方の基準データ用メモリは黒基準データ
用メモリである(請求項2)。
て、上記変換手段は、アナログ受光データをnビットの
ディジタル受光データに変換する際に、白基準データは
(2n−1)に近い値、かつ、黒基準データは0に近い値
となるように変換するもので、上記一方の基準データは
白基準データで、上記他方の基準データは黒基準データ
で、上記一方の基準データ用メモリは白基準データ用メ
モリで、上記他方の基準データ用メモリは黒基準データ
用メモリである(請求項2)。
【0015】この構成によれば、アナログ受光データを
nビットのディジタル受光データに変換する際に、白基
準データは(2n−1)に近い値、黒基準データは0に近
い値となるように変換され、白基準データ用メモリのn
ビットを上位nビットとし、黒基準データ用メモリの所
定のmビットを下位mビットとして構成される(n+m)
ビットの領域を用いて、白基準データが2mライン順次
積算され、更に、黒基準データ用メモリの上記所定のm
ビットを下位mビットとし、黒基準データ用メモリの残
りの(n−m)ビットを上位(n−m)ビットとして構成さ
れるnビットの領域を用いて、黒基準データが2mライ
ン順次積算される。
nビットのディジタル受光データに変換する際に、白基
準データは(2n−1)に近い値、黒基準データは0に近
い値となるように変換され、白基準データ用メモリのn
ビットを上位nビットとし、黒基準データ用メモリの所
定のmビットを下位mビットとして構成される(n+m)
ビットの領域を用いて、白基準データが2mライン順次
積算され、更に、黒基準データ用メモリの上記所定のm
ビットを下位mビットとし、黒基準データ用メモリの残
りの(n−m)ビットを上位(n−m)ビットとして構成さ
れるnビットの領域を用いて、黒基準データが2mライ
ン順次積算される。
【0016】これによって、2mライン積算されたとき
の白基準データ用メモリのnビットに格納された白基準
データは、2mラインの白基準データの平均値になり、
2mライン積算されたときの黒基準データ用メモリの上
記残りの(n−m)ビットに格納された黒基準データは、
2mラインの黒基準データの平均値になる。
の白基準データ用メモリのnビットに格納された白基準
データは、2mラインの白基準データの平均値になり、
2mライン積算されたときの黒基準データ用メモリの上
記残りの(n−m)ビットに格納された黒基準データは、
2mラインの黒基準データの平均値になる。
【0017】ここで、全ての白基準データがnビットに
おける最大値、すなわち(2n−1)の場合であっても、
この2m倍は、(2(n+m)−1)より小さい値になるので、
オーバーフローすることなく(n+m)ビットで表され、
2mラインの積算が正常に行われる。従って、除算やビ
ットのシフト操作を行うことなく、白基準データ及び黒
基準データの2mラインの平均値を用いて原稿からのデ
ィジタル受光データが補正されることとなり、的確なシ
ェーディング補正が行われる。
おける最大値、すなわち(2n−1)の場合であっても、
この2m倍は、(2(n+m)−1)より小さい値になるので、
オーバーフローすることなく(n+m)ビットで表され、
2mラインの積算が正常に行われる。従って、除算やビ
ットのシフト操作を行うことなく、白基準データ及び黒
基準データの2mラインの平均値を用いて原稿からのデ
ィジタル受光データが補正されることとなり、的確なシ
ェーディング補正が行われる。
【0018】また、請求項1記載の画像読取装置におい
て、上記変換手段は、アナログ受光データをnビットの
ディジタル受光データに変換する際に、黒基準データは
(2n-1)に近い値、かつ、白基準データは0に近い値と
なるように変換するもので、上記一方の基準データは黒
基準データで、上記他方の基準データは白基準データ
で、上記一方の基準データ用メモリは黒基準データ用メ
モリで、上記他方の基準データ用メモリは白基準データ
用メモリである(請求項3)。
て、上記変換手段は、アナログ受光データをnビットの
ディジタル受光データに変換する際に、黒基準データは
(2n-1)に近い値、かつ、白基準データは0に近い値と
なるように変換するもので、上記一方の基準データは黒
基準データで、上記他方の基準データは白基準データ
で、上記一方の基準データ用メモリは黒基準データ用メ
モリで、上記他方の基準データ用メモリは白基準データ
用メモリである(請求項3)。
【0019】この構成によれば、アナログ受光データを
nビットのディジタル受光データに変換する際に、黒基
準データは(2n−1)に近い値、白基準データは0に近
い値となるように変換され、黒基準データ用メモリのn
ビットを上位nビットとし、白基準データ用メモリの所
定のmビットを下位mビットとして構成される(n+m)
ビットの領域を用いて、黒基準データが2mライン順次
積算され、更に、白基準データ用メモリの上記所定のm
ビットを下位mビットとし、白基準データ用メモリの残
りの(n−m)ビットを上位(n−m)ビットとして構成さ
れるnビットの領域を用いて、白基準データが2mライ
ン順次積算される。
nビットのディジタル受光データに変換する際に、黒基
準データは(2n−1)に近い値、白基準データは0に近
い値となるように変換され、黒基準データ用メモリのn
ビットを上位nビットとし、白基準データ用メモリの所
定のmビットを下位mビットとして構成される(n+m)
ビットの領域を用いて、黒基準データが2mライン順次
積算され、更に、白基準データ用メモリの上記所定のm
ビットを下位mビットとし、白基準データ用メモリの残
りの(n−m)ビットを上位(n−m)ビットとして構成さ
れるnビットの領域を用いて、白基準データが2mライ
ン順次積算される。
【0020】これによって、2mライン積算されたとき
の黒基準データ用メモリのnビットに格納された白基準
データは、2mラインの黒基準データの平均値になり、
2mライン積算されたときの白基準データ用メモリの上
記残りの(n−m)ビットに格納された白基準データは、
2mラインの白基準データの平均値になる。
の黒基準データ用メモリのnビットに格納された白基準
データは、2mラインの黒基準データの平均値になり、
2mライン積算されたときの白基準データ用メモリの上
記残りの(n−m)ビットに格納された白基準データは、
2mラインの白基準データの平均値になる。
【0021】ここで、全ての黒基準データがnビットに
おける最大値、すなわち(2n−1)の場合であっても、
この2m倍は、(2(n+m)−1)より小さい値になるので、
オーバーフローすることなく(n+m)ビットで表され、
2mラインの積算が正常に行われる。従って、除算やビ
ットのシフト操作を行うことなく、白基準データ及び黒
基準データの2mラインの平均値を用いて原稿からのデ
ィジタル受光データが補正されることとなり、的確なシ
ェーディング補正が行われる。
おける最大値、すなわち(2n−1)の場合であっても、
この2m倍は、(2(n+m)−1)より小さい値になるので、
オーバーフローすることなく(n+m)ビットで表され、
2mラインの積算が正常に行われる。従って、除算やビ
ットのシフト操作を行うことなく、白基準データ及び黒
基準データの2mラインの平均値を用いて原稿からのデ
ィジタル受光データが補正されることとなり、的確なシ
ェーディング補正が行われる。
【0022】また、請求項1〜3のいずれかに記載の画
像読取装置において、上記基準データ処理回路は、出力
された上記一方の基準データと上記(n+m)ビットの領
域に格納されたデータとをライン毎に加算して上記(n
+m)ビットの領域に格納するとともに、出力された上
記他方の基準データと上記nビットの領域に格納された
データとをライン毎に加算して上記nビットの領域に格
納する加算器と、出力された上記一方の基準データが最
初のラインのときは上記(n+m)ビットの領域に格納さ
れたデータに代えて0を加算させるとともに、出力され
た上記他方の基準データが最初のラインのときは上記n
ビットの領域に格納されたデータに代えて0を加算させ
る先頭ライン信号出力回路とを備えたものである(請求
項4)。
像読取装置において、上記基準データ処理回路は、出力
された上記一方の基準データと上記(n+m)ビットの領
域に格納されたデータとをライン毎に加算して上記(n
+m)ビットの領域に格納するとともに、出力された上
記他方の基準データと上記nビットの領域に格納された
データとをライン毎に加算して上記nビットの領域に格
納する加算器と、出力された上記一方の基準データが最
初のラインのときは上記(n+m)ビットの領域に格納さ
れたデータに代えて0を加算させるとともに、出力され
た上記他方の基準データが最初のラインのときは上記n
ビットの領域に格納されたデータに代えて0を加算させ
る先頭ライン信号出力回路とを備えたものである(請求
項4)。
【0023】この構成によれば、基準データ処理回路に
おける2mラインの積算は、出力された一方の基準デー
タと上記(n+m)ビットの領域に格納されたデータとを
ライン毎に加算して上記(n+m)ビットの領域に格納す
ることによって行われるとともに、出力された他方の基
準データと上記nビットの領域に格納されたデータとを
ライン毎に加算して上記nビットの領域に格納すること
によって行われる。
おける2mラインの積算は、出力された一方の基準デー
タと上記(n+m)ビットの領域に格納されたデータとを
ライン毎に加算して上記(n+m)ビットの領域に格納す
ることによって行われるとともに、出力された他方の基
準データと上記nビットの領域に格納されたデータとを
ライン毎に加算して上記nビットの領域に格納すること
によって行われる。
【0024】なお、出力された一方の基準データが最初
のラインのときは、上記(n+m)ビットの領域に格納さ
れたデータに代えて0と一方の基準データとが加算さ
れ、出力された他方の基準データが最初のラインのとき
は上記nビットの領域に格納されたデータに代えて0と
他方の基準データとが加算されることによって、2mラ
インの各基準データの積算が正確に行われる。
のラインのときは、上記(n+m)ビットの領域に格納さ
れたデータに代えて0と一方の基準データとが加算さ
れ、出力された他方の基準データが最初のラインのとき
は上記nビットの領域に格納されたデータに代えて0と
他方の基準データとが加算されることによって、2mラ
インの各基準データの積算が正確に行われる。
【0025】また、請求項1〜4のいずれかに記載の画
像読取装置において、上記基準データ処理回路は、上記
加算器による加算結果と予め設定された基準値とを比較
し、上記加算結果が上記基準値を超えると上記基準値を
加算結果とするオーバーフロー処理回路を備え、このオ
ーバーフロー処理回路は、上記一方の基準データの積算
時には上記基準値を(2n+m−1)とし、上記他方の基準
データの積算時には上記基準値を(2n−1)に切り換え
るものである(請求項5)。
像読取装置において、上記基準データ処理回路は、上記
加算器による加算結果と予め設定された基準値とを比較
し、上記加算結果が上記基準値を超えると上記基準値を
加算結果とするオーバーフロー処理回路を備え、このオ
ーバーフロー処理回路は、上記一方の基準データの積算
時には上記基準値を(2n+m−1)とし、上記他方の基準
データの積算時には上記基準値を(2n−1)に切り換え
るものである(請求項5)。
【0026】この構成によれば、一方の基準データの積
算時には加算結果が(2n+m−1)を超えると(2n+m−1)
を加算結果とし、他方の基準データの積算時には加算結
果が(2n−1)を超えると(2n−1)を加算結果とするこ
とにより、所定数のビット領域における加算において、
加算結果が当該ビット領域の最大値を超えたときのオー
バーフロー処理が好適に行われる。
算時には加算結果が(2n+m−1)を超えると(2n+m−1)
を加算結果とし、他方の基準データの積算時には加算結
果が(2n−1)を超えると(2n−1)を加算結果とするこ
とにより、所定数のビット領域における加算において、
加算結果が当該ビット領域の最大値を超えたときのオー
バーフロー処理が好適に行われる。
【0027】また、請求項1〜5のいずれかに記載の画
像読取装置において、n≧2mとしたものである(請求
項6)。
像読取装置において、n≧2mとしたものである(請求
項6)。
【0028】この構成によれば、例えばn=8,m=2
とすると、一方の基準データ用メモリの8ビットを上位
8ビットとし、他方の基準データ用メモリの例えば上位
2ビットを下位2ビットとして構成される10ビットの
領域を用いて、一方の基準データが4ライン順次積算さ
れる。また、他方の基準データ用メモリの下位6ビット
を上位6ビットとし、他方の基準データ用メモリの上位
2ビットを下位2ビットとして構成される8ビットの領
域を用いて、他方の基準データが4ライン順次積算され
る。
とすると、一方の基準データ用メモリの8ビットを上位
8ビットとし、他方の基準データ用メモリの例えば上位
2ビットを下位2ビットとして構成される10ビットの
領域を用いて、一方の基準データが4ライン順次積算さ
れる。また、他方の基準データ用メモリの下位6ビット
を上位6ビットとし、他方の基準データ用メモリの上位
2ビットを下位2ビットとして構成される8ビットの領
域を用いて、他方の基準データが4ライン順次積算され
る。
【0029】これによって、4ライン積算されたときの
一方の基準データ用メモリの8ビットに格納された基準
データは、10ビットの積算結果を2ビットだけ右にシ
フトした値であるので、積算結果の1/4、すなわち一方
の基準データの4ラインの平均値になる。また、4ライ
ン積算されたときの他方の基準データ用メモリの下位6
ビットに格納された基準データは、8ビットの積算結果
を2ビットだけ右にシフトした値であるので、積算結果
の1/4、すなわち他方の基準データの4ラインの平均値
になる。
一方の基準データ用メモリの8ビットに格納された基準
データは、10ビットの積算結果を2ビットだけ右にシ
フトした値であるので、積算結果の1/4、すなわち一方
の基準データの4ラインの平均値になる。また、4ライ
ン積算されたときの他方の基準データ用メモリの下位6
ビットに格納された基準データは、8ビットの積算結果
を2ビットだけ右にシフトした値であるので、積算結果
の1/4、すなわち他方の基準データの4ラインの平均値
になる。
【0030】従って、除算やビットのシフト操作を行う
ことなく、白基準データ及び黒基準データの4ラインの
平均値を用いて原稿からのディジタル受光データが補正
されることとなり、的確なシェーディング補正が行われ
る。
ことなく、白基準データ及び黒基準データの4ラインの
平均値を用いて原稿からのディジタル受光データが補正
されることとなり、的確なシェーディング補正が行われ
る。
【0031】また、請求項6記載の画像読取装置におい
て、n=8,m=3としたものである(請求項7)。
て、n=8,m=3としたものである(請求項7)。
【0032】この構成によれば、一方の基準データ用メ
モリの8ビットを上位8ビットとし、他方の基準データ
用メモリの所定の3ビットを下位3ビットとして構成さ
れる11ビットの領域を用いて、一方の基準データが8
ライン順次積算される。更に、他方の基準データ用メモ
リの残りの5ビットを上位5ビットとし、他方の基準デ
ータ用メモリの上記所定の3ビットを下位3ビットとし
て構成される8ビットの領域を用いて、他方の基準デー
タが8ライン順次積算される。
モリの8ビットを上位8ビットとし、他方の基準データ
用メモリの所定の3ビットを下位3ビットとして構成さ
れる11ビットの領域を用いて、一方の基準データが8
ライン順次積算される。更に、他方の基準データ用メモ
リの残りの5ビットを上位5ビットとし、他方の基準デ
ータ用メモリの上記所定の3ビットを下位3ビットとし
て構成される8ビットの領域を用いて、他方の基準デー
タが8ライン順次積算される。
【0033】これによって、8ライン積算されたときの
一方の基準データ用メモリの8ビットに格納された一方
の基準データは、11ビットの積算結果を3ビットだけ
右にシフトした値であるので、積算結果の1/8、すなわ
ち8ラインの基準データの平均値になる。また、8ライ
ン積算されたときの他方の基準データ用メモリの上記残
りの5ビットに格納された他方の基準データは、8ビッ
トの積算結果を3ビットだけ右にシフトした値であるの
で、積算結果の1/8、すなわち8ラインの基準データの
平均値になる。従って、白基準データ及び黒基準データ
の8ラインの平均値を用いて原稿からのディジタル受光
データが補正されることとなり、的確なシェーディング
補正が行われる。
一方の基準データ用メモリの8ビットに格納された一方
の基準データは、11ビットの積算結果を3ビットだけ
右にシフトした値であるので、積算結果の1/8、すなわ
ち8ラインの基準データの平均値になる。また、8ライ
ン積算されたときの他方の基準データ用メモリの上記残
りの5ビットに格納された他方の基準データは、8ビッ
トの積算結果を3ビットだけ右にシフトした値であるの
で、積算結果の1/8、すなわち8ラインの基準データの
平均値になる。従って、白基準データ及び黒基準データ
の8ラインの平均値を用いて原稿からのディジタル受光
データが補正されることとなり、的確なシェーディング
補正が行われる。
【0034】また、請求項1〜7のいずれかに記載の画
像読取装置において、上記白基準データ受光制御手段及
び黒基準データ受光制御手段により受光させるときのラ
イン間隔を設定するライン間隔設定手段を備えたもので
ある(請求項8)。
像読取装置において、上記白基準データ受光制御手段及
び黒基準データ受光制御手段により受光させるときのラ
イン間隔を設定するライン間隔設定手段を備えたもので
ある(請求項8)。
【0035】この構成によれば、白基準データ受光制御
手段及び黒基準データ受光制御手段により受光させると
きのライン間隔を設定可能にすることにより、ライン間
隔が0ラインに設定されると各基準データが短時間で得
られ、ライン間隔が複数ラインに設定されると白色基準
板の汚れによる影響が低減されることとなる。
手段及び黒基準データ受光制御手段により受光させると
きのライン間隔を設定可能にすることにより、ライン間
隔が0ラインに設定されると各基準データが短時間で得
られ、ライン間隔が複数ラインに設定されると白色基準
板の汚れによる影響が低減されることとなる。
【0036】
【発明の実施の形態】図10は本発明に係る画像読取装
置の一実施形態の構成を示すブロック図、図11は同実
施形態の原稿走査部の概略構成図である。
置の一実施形態の構成を示すブロック図、図11は同実
施形態の原稿走査部の概略構成図である。
【0037】この画像読取装置は、図10に示すよう
に、クロック信号発生回路1、CPU2、原稿走査部
3、CCDラインセンサ4、A/D変換器5、基準デー
タ処理回路6、補正係数設定回路7及び乗算器8を備え
ている。
に、クロック信号発生回路1、CPU2、原稿走査部
3、CCDラインセンサ4、A/D変換器5、基準デー
タ処理回路6、補正係数設定回路7及び乗算器8を備え
ている。
【0038】クロック信号発生回路1は、水晶発振子又
はセラミック発振子を備え、各部の動作を同期して行わ
せるための一定周波数のクロック信号を発生するもの
で、このクロック信号を一定比率だけ分周した水平同期
信号OHSYNCなどの各周波数のクロック信号を基準クロッ
ク信号CLKとして出力するものである。CPU2は、後
述するように、白基準データや黒基準データの読取開始
又は読取終了の制御信号を出力したり、サンプリングラ
イン間隔を設定するなど、この画像読取装置の各部の動
作を制御するものである。
はセラミック発振子を備え、各部の動作を同期して行わ
せるための一定周波数のクロック信号を発生するもの
で、このクロック信号を一定比率だけ分周した水平同期
信号OHSYNCなどの各周波数のクロック信号を基準クロッ
ク信号CLKとして出力するものである。CPU2は、後
述するように、白基準データや黒基準データの読取開始
又は読取終了の制御信号を出力したり、サンプリングラ
イン間隔を設定するなど、この画像読取装置の各部の動
作を制御するものである。
【0039】原稿走査部3は、白色基準板30、露光ラ
ンプ31、ランプ駆動部32、光学系33、遮光板3
4、遮光板駆動部35及び原稿G(図11)を載置する
ための図略のコンタクトガラスなどを備えている。
ンプ31、ランプ駆動部32、光学系33、遮光板3
4、遮光板駆動部35及び原稿G(図11)を載置する
ための図略のコンタクトガラスなどを備えている。
【0040】白色基準板30は、シェーディング補正に
用いる白基準データを得るためのもので、図11に示す
ように、コンタクトガラス(図略)上の原稿Gに隣接す
るように配置されている。露光ランプ31は、蛍光灯や
ハロゲンランプなどからなり、白色基準板30及び原稿
Gを照明するものである。ランプ駆動部32は、露光ラ
ンプ31を発光させるとともに、図11中、矢印A方向
に移動させて、原稿Gを全面に亘って照明するためのも
のである。光学系33は、反射ミラー331〜333及
び集束レンズ334からなり、照明された原稿Gからの
反射光をCCDラインセンサ4に導いて、その受光面に
結像させるものである。
用いる白基準データを得るためのもので、図11に示す
ように、コンタクトガラス(図略)上の原稿Gに隣接す
るように配置されている。露光ランプ31は、蛍光灯や
ハロゲンランプなどからなり、白色基準板30及び原稿
Gを照明するものである。ランプ駆動部32は、露光ラ
ンプ31を発光させるとともに、図11中、矢印A方向
に移動させて、原稿Gを全面に亘って照明するためのも
のである。光学系33は、反射ミラー331〜333及
び集束レンズ334からなり、照明された原稿Gからの
反射光をCCDラインセンサ4に導いて、その受光面に
結像させるものである。
【0041】遮光板34は、CCDラインセンサ4の受
光面を遮光するためのもので、シェーディング補正に用
いる黒基準データを得るときに、遮光板駆動部35によ
って移動してCCDラインセンサ4の受光面を覆うよう
に構成されている。遮光板駆動部35の動作は、CPU
2によって制御される。
光面を遮光するためのもので、シェーディング補正に用
いる黒基準データを得るときに、遮光板駆動部35によ
って移動してCCDラインセンサ4の受光面を覆うよう
に構成されている。遮光板駆動部35の動作は、CPU
2によって制御される。
【0042】CCDラインセンサ4は、多数のCCD
(光電変換素子)が一列に並べられて構成され、受光面
に入射する受光光量に比例するアナログ電圧信号を出力
するものである。
(光電変換素子)が一列に並べられて構成され、受光面
に入射する受光光量に比例するアナログ電圧信号を出力
するものである。
【0043】A/D変換器5は、上記アナログ電圧信号
を8ビットのディジタル値に変換するものである。な
お、アナログ受光データを8ビットのディジタル受光デ
ータに変換する際に、後述する白基準データは(28−
1)に近い値、後述する黒基準データは0に近い値とな
るように変換している。
を8ビットのディジタル値に変換するものである。な
お、アナログ受光データを8ビットのディジタル受光デ
ータに変換する際に、後述する白基準データは(28−
1)に近い値、後述する黒基準データは0に近い値とな
るように変換している。
【0044】基準データ処理回路6、補正係数設定回路
7及び乗算器8は、CCD毎の感度のばらつきや露光ラ
ンプ31の照明むらを補正するシェーディング補正を行
うためのものである。
7及び乗算器8は、CCD毎の感度のばらつきや露光ラ
ンプ31の照明むらを補正するシェーディング補正を行
うためのものである。
【0045】基準データ処理回路6は、白基準データ用
FIFOメモリM1や黒基準データ用FIFOメモリM
2等を備え、白色基準板30の反射光によるCCDライ
ンセンサ4の出力電圧信号を用いて後述する手順により
白基準データを求め、白基準データ用FIFOメモリM
1に格納するものである。
FIFOメモリM1や黒基準データ用FIFOメモリM
2等を備え、白色基準板30の反射光によるCCDライ
ンセンサ4の出力電圧信号を用いて後述する手順により
白基準データを求め、白基準データ用FIFOメモリM
1に格納するものである。
【0046】また、基準データ処理回路6は、CCDラ
インセンサ4の受光面を遮光板34により遮光した状態
におけるCCDラインセンサ4の出力電圧信号を用いて
後述する手順により黒基準データを求め、黒基準データ
用メモリM2に格納するものである。基準データ処理回
路6の詳細構成については後述する。
インセンサ4の受光面を遮光板34により遮光した状態
におけるCCDラインセンサ4の出力電圧信号を用いて
後述する手順により黒基準データを求め、黒基準データ
用メモリM2に格納するものである。基準データ処理回
路6の詳細構成については後述する。
【0047】補正係数設定回路7は、基準データ処理回
路6において求められた白基準データ及び黒基準データ
を用いて、原稿Gの反射光によるCCDラインセンサ4
の出力電圧信号を補正するための補正係数を設定するも
のである。乗算器8は、補正係数設定回路7により、設
定された補正係数を原稿Gの反射光によるCCDライン
センサ4の出力電圧信号に乗算するもので、これによっ
てCCD毎の感度のばらつきや露光ランプ31の照明む
らが補正される。
路6において求められた白基準データ及び黒基準データ
を用いて、原稿Gの反射光によるCCDラインセンサ4
の出力電圧信号を補正するための補正係数を設定するも
のである。乗算器8は、補正係数設定回路7により、設
定された補正係数を原稿Gの反射光によるCCDライン
センサ4の出力電圧信号に乗算するもので、これによっ
てCCD毎の感度のばらつきや露光ランプ31の照明む
らが補正される。
【0048】図1は基準データ処理回路6の回路ブロッ
ク図である。基準データ処理回路6は、セレクタ等の出
力信号を選択するための選択信号を出力する回路とし
て、白/黒選択信号出力回路C1、白/黒基準データサ
ンプリングイネーブル信号出力回路C2及び先頭ライン
サンプル信号出力回路C3を備えている。
ク図である。基準データ処理回路6は、セレクタ等の出
力信号を選択するための選択信号を出力する回路とし
て、白/黒選択信号出力回路C1、白/黒基準データサ
ンプリングイネーブル信号出力回路C2及び先頭ライン
サンプル信号出力回路C3を備えている。
【0049】また、基準データ処理回路6は、データの
流れに沿って上流から順に、白基準データ用FIFOメ
モリM1、黒基準データ用FIFOメモリM2、“0”
出力回路C4、合成回路G1,G2、セレクタS1、加
算器C5、オーバーフロー処理回路C6、セレクタS2
〜S4及び合成回路G3を備えるとともに、所定の位置
に配設されたDフリップフロップD1〜D5を備えてい
る。
流れに沿って上流から順に、白基準データ用FIFOメ
モリM1、黒基準データ用FIFOメモリM2、“0”
出力回路C4、合成回路G1,G2、セレクタS1、加
算器C5、オーバーフロー処理回路C6、セレクタS2
〜S4及び合成回路G3を備えるとともに、所定の位置
に配設されたDフリップフロップD1〜D5を備えてい
る。
【0050】DフリップフロップD1〜D5は、それぞ
れ入力データをラッチし、クロック信号発生回路1から
の基準クロック信号CLKに同期して出力することによ
り、データ出力のタイミングを調整するものである。
れ入力データをラッチし、クロック信号発生回路1から
の基準クロック信号CLKに同期して出力することによ
り、データ出力のタイミングを調整するものである。
【0051】白/黒選択信号出力回路C1は、CPU2
の設定に従って白基準データ又は黒基準データのいずれ
の読取であるかを示す選択信号BWSELを出力するもの
で、CPU2において白基準データの読取が設定された
ときは選択信号BWSEL=1、黒基準データの読取が設定
されたときは選択信号BWSEL=0を出力する。
の設定に従って白基準データ又は黒基準データのいずれ
の読取であるかを示す選択信号BWSELを出力するもの
で、CPU2において白基準データの読取が設定された
ときは選択信号BWSEL=1、黒基準データの読取が設定
されたときは選択信号BWSEL=0を出力する。
【0052】白/黒基準データサンプリングイネーブル
信号出力回路C2は、CPU2で設定されるサンプリン
グライン間隔に従って、クロック信号発生回路1からの
水平同期信号OHSYNCに同期して基準データサンプリング
イネーブル信号SPLENを出力するものである。本実施形
態では、CPU2によってサンプリングライン間隔が1
に設定されており、後述する図4、図8に示すように、
水平同期信号OHSYNCL1,L3,L5,…に同期して、
基準データサンプリングイネーブル信号SPLENが出力さ
れている。
信号出力回路C2は、CPU2で設定されるサンプリン
グライン間隔に従って、クロック信号発生回路1からの
水平同期信号OHSYNCに同期して基準データサンプリング
イネーブル信号SPLENを出力するものである。本実施形
態では、CPU2によってサンプリングライン間隔が1
に設定されており、後述する図4、図8に示すように、
水平同期信号OHSYNCL1,L3,L5,…に同期して、
基準データサンプリングイネーブル信号SPLENが出力さ
れている。
【0053】また、白/黒基準データサンプリングイネ
ーブル信号出力回路C2は、白/黒選択信号出力回路C
1から選択信号BWSEL=1が出力されているときは、基
準データサンプリングイネーブル信号SPLENに同期して
白基準データサンプリングイネーブル信号WSPLENを出力
し、選択信号BWSEL=0が出力されているときは、基準
データサンプリングイネーブル信号SPLENに同期して黒
基準データサンプリングイネーブル信号BSPLENを出力す
る。
ーブル信号出力回路C2は、白/黒選択信号出力回路C
1から選択信号BWSEL=1が出力されているときは、基
準データサンプリングイネーブル信号SPLENに同期して
白基準データサンプリングイネーブル信号WSPLENを出力
し、選択信号BWSEL=0が出力されているときは、基準
データサンプリングイネーブル信号SPLENに同期して黒
基準データサンプリングイネーブル信号BSPLENを出力す
る。
【0054】先頭ラインサンプル信号出力回路C3は、
CPU2により白基準データ又は黒基準データの読取開
始信号が出力されると、サンプリングラインが先頭ライ
ンのときに、水平同期信号OHSYNCに同期してハイレベル
信号を出力する。“0”出力回路C4は、3ビットの0
データを出力するものである。
CPU2により白基準データ又は黒基準データの読取開
始信号が出力されると、サンプリングラインが先頭ライ
ンのときに、水平同期信号OHSYNCに同期してハイレベル
信号を出力する。“0”出力回路C4は、3ビットの0
データを出力するものである。
【0055】合成回路G1は、白基準データ用FIFO
メモリM1に格納されている8ビットデータWRD(7:0)を
上位8ビットとし、黒基準データ用FIFOメモリM2
に格納されている8ビットデータBRDの上位3ビットBRD
(7:5)を下位3ビットとして構成される11ビットデー
タに合成して出力するものである。
メモリM1に格納されている8ビットデータWRD(7:0)を
上位8ビットとし、黒基準データ用FIFOメモリM2
に格納されている8ビットデータBRDの上位3ビットBRD
(7:5)を下位3ビットとして構成される11ビットデー
タに合成して出力するものである。
【0056】合成回路G2は、“0”出力回路C4から
出力される3ビットの0データを上位3ビットとし、黒
基準データ用FIFOメモリM2に格納されている8ビ
ットデータBRDの下位5ビットBRD(4:0)を中位5ビット
とし、黒基準データ用FIFOメモリM2に格納されて
いる8ビットデータBRDの上位3ビットBRD(7:5)を下位
3ビットとして構成される11ビットデータに合成して
出力するものである。
出力される3ビットの0データを上位3ビットとし、黒
基準データ用FIFOメモリM2に格納されている8ビ
ットデータBRDの下位5ビットBRD(4:0)を中位5ビット
とし、黒基準データ用FIFOメモリM2に格納されて
いる8ビットデータBRDの上位3ビットBRD(7:5)を下位
3ビットとして構成される11ビットデータに合成して
出力するものである。
【0057】セレクタS1は、白/黒選択信号出力回路
C1から選択信号BWSEL=1が出力されているときは合
成回路G1からのデータを出力データBWINとし、選択信
号BWSEL=0が出力されているときは合成回路G2から
のデータを出力データBWINとするものである。また、セ
レクタS1は、先頭ラインサンプル信号出力回路C3か
らハイレベル信号が出力されているときは、出力データ
BWIN=0とする。
C1から選択信号BWSEL=1が出力されているときは合
成回路G1からのデータを出力データBWINとし、選択信
号BWSEL=0が出力されているときは合成回路G2から
のデータを出力データBWINとするものである。また、セ
レクタS1は、先頭ラインサンプル信号出力回路C3か
らハイレベル信号が出力されているときは、出力データ
BWIN=0とする。
【0058】加算器C5は、CCDラインセンサ4で読
み取られ、A/D変換器5でディジタルデータに変換さ
れた白基準データ又は黒基準データWBsと、セレクタS
1の出力データBWINとを加算するもので、LSUM=WBs+B
WINとなる加算データLSUMを出力するものである。
み取られ、A/D変換器5でディジタルデータに変換さ
れた白基準データ又は黒基準データWBsと、セレクタS
1の出力データBWINとを加算するもので、LSUM=WBs+B
WINとなる加算データLSUMを出力するものである。
【0059】オーバーフロー処理回路C6は、白/黒選
択信号出力回路C1から選択信号BWSEL=1が出力され
ているときは、LSUM>2047になるとLSUM=2047とし、選
択信号BWSEL=0が出力されているときは、LSUM>255に
なるとLSUM=255とするものである。
択信号出力回路C1から選択信号BWSEL=1が出力され
ているときは、LSUM>2047になるとLSUM=2047とし、選
択信号BWSEL=0が出力されているときは、LSUM>255に
なるとLSUM=255とするものである。
【0060】セレクタS2は、白/黒基準データサンプ
リングイネーブル信号出力回路C2から白基準データサ
ンプリングイネーブル信号WSPLENが出力されているとき
は、11ビットデータである加算データLSUMの上位8ビ
ットLSUM(10:3)を出力して白基準データ用FIFOメモ
リM1に格納するものである。
リングイネーブル信号出力回路C2から白基準データサ
ンプリングイネーブル信号WSPLENが出力されているとき
は、11ビットデータである加算データLSUMの上位8ビ
ットLSUM(10:3)を出力して白基準データ用FIFOメモ
リM1に格納するものである。
【0061】一方、白/黒基準データサンプリングイネ
ーブル信号出力回路C2から白基準データサンプリング
イネーブル信号WSPLENが出力されていないときには、セ
レクタS2は、白基準データ用FIFOメモリM1に格
納されている8ビットデータWRD(7:0)を出力して白基準
データ用FIFOメモリM1に格納する。これによっ
て、CCDラインセンサ4で白基準データが読み取られ
ていないときに、白基準データ用FIFOメモリM1の
データがリフレッシュされるので、白基準データ用FI
FOメモリM1としてDRAMを用いることができる。
ーブル信号出力回路C2から白基準データサンプリング
イネーブル信号WSPLENが出力されていないときには、セ
レクタS2は、白基準データ用FIFOメモリM1に格
納されている8ビットデータWRD(7:0)を出力して白基準
データ用FIFOメモリM1に格納する。これによっ
て、CCDラインセンサ4で白基準データが読み取られ
ていないときに、白基準データ用FIFOメモリM1の
データがリフレッシュされるので、白基準データ用FI
FOメモリM1としてDRAMを用いることができる。
【0062】セレクタS3は、白/黒基準データサンプ
リングイネーブル信号出力回路C2から黒基準データサ
ンプリングイネーブル信号BSPLENが出力されているとき
は、11ビットデータである加算データLSUMの上位3ビ
ット及び下位3ビットを除く中位5ビットLSUM(7:3)を
出力するものである。
リングイネーブル信号出力回路C2から黒基準データサ
ンプリングイネーブル信号BSPLENが出力されているとき
は、11ビットデータである加算データLSUMの上位3ビ
ット及び下位3ビットを除く中位5ビットLSUM(7:3)を
出力するものである。
【0063】また、セレクタS3は、白/黒基準データ
サンプリングイネーブル信号出力回路C2から黒基準デ
ータサンプリングイネーブル信号BSPLENが出力されてい
ないときは、黒基準データ用FIFOメモリM2に格納
されている8ビットデータBRDの下位5ビットBRD(4:0)
を出力する。
サンプリングイネーブル信号出力回路C2から黒基準デ
ータサンプリングイネーブル信号BSPLENが出力されてい
ないときは、黒基準データ用FIFOメモリM2に格納
されている8ビットデータBRDの下位5ビットBRD(4:0)
を出力する。
【0064】セレクタS4は、白/黒基準データサンプ
リングイネーブル信号出力回路C2から基準データサン
プリングイネーブル信号SPLENが出力されているとき
は、11ビットデータである加算データLSUMの下位3ビ
ットLSUM(2:0)を出力するものである。
リングイネーブル信号出力回路C2から基準データサン
プリングイネーブル信号SPLENが出力されているとき
は、11ビットデータである加算データLSUMの下位3ビ
ットLSUM(2:0)を出力するものである。
【0065】また、セレクタS4は、白/黒基準データ
サンプリングイネーブル信号出力回路C2から基準デー
タサンプリングイネーブル信号SPLENが出力されていな
いときは、黒基準データ用FIFOメモリM2に格納さ
れている8ビットデータBRDの上位3ビットBRD(7:5)を
出力するものである。
サンプリングイネーブル信号出力回路C2から基準デー
タサンプリングイネーブル信号SPLENが出力されていな
いときは、黒基準データ用FIFOメモリM2に格納さ
れている8ビットデータBRDの上位3ビットBRD(7:5)を
出力するものである。
【0066】このセレクタS3,S4によって、CCD
ラインセンサ4で黒基準データが読み取られていないと
きには、黒基準データ用FIFOメモリM2のデータが
リフレッシュされるので、黒基準データ用FIFOメモ
リM2としてDRAMを用いることができる。
ラインセンサ4で黒基準データが読み取られていないと
きには、黒基準データ用FIFOメモリM2のデータが
リフレッシュされるので、黒基準データ用FIFOメモ
リM2としてDRAMを用いることができる。
【0067】合成回路G3は、セレクタS3から出力さ
れる5ビットデータを下位5ビットとし、セレクタS4
から出力される3ビットデータを上位3ビットとする8
ビットデータに合成して黒基準データ用FIFOメモリ
M2に格納するものである。
れる5ビットデータを下位5ビットとし、セレクタS4
から出力される3ビットデータを上位3ビットとする8
ビットデータに合成して黒基準データ用FIFOメモリ
M2に格納するものである。
【0068】次に、図1〜図5を用いて、白基準データ
を求めるときの動作について説明する。図2は白基準デ
ータの積算時のビット構成を説明する図、図3はFIF
OメモリM1,M2周辺におけるデータの流れを説明す
る図、図4は各信号状態を示すタイミングチャート、図
5は白基準データのサンプリングラインを示す図であ
る。
を求めるときの動作について説明する。図2は白基準デ
ータの積算時のビット構成を説明する図、図3はFIF
OメモリM1,M2周辺におけるデータの流れを説明す
る図、図4は各信号状態を示すタイミングチャート、図
5は白基準データのサンプリングラインを示す図であ
る。
【0069】CPU2から白基準データの読取開始信号
が出力されると、図4に示すように、白/黒選択信号出
力回路C1から選択信号BWSEL=1が出力されて、次の
ラインL1から、水平同期信号OHSYNCに同期して、白/
黒基準データサンプリングイネーブル信号出力回路C2
から基準データサンプリングイネーブル信号SPLEN及び
白基準データサンプリングイネーブル信号WSPLENが出力
されて、データのサンプリングが開始される。
が出力されると、図4に示すように、白/黒選択信号出
力回路C1から選択信号BWSEL=1が出力されて、次の
ラインL1から、水平同期信号OHSYNCに同期して、白/
黒基準データサンプリングイネーブル信号出力回路C2
から基準データサンプリングイネーブル信号SPLEN及び
白基準データサンプリングイネーブル信号WSPLENが出力
されて、データのサンプリングが開始される。
【0070】そして、図5に示すように、設定されたラ
イン間隔(本実施形態では、1ライン)を空けて、8ラ
イン分のサンプリングが繰り返される。
イン間隔(本実施形態では、1ライン)を空けて、8ラ
イン分のサンプリングが繰り返される。
【0071】各サンプリングラインで取り込んだ白基準
データWBsは、白基準データ用FIFOメモリM1から
読み出されたデータBWINと加算器C5で加算され、再度
白基準データ用FIFOメモリM1に格納することによ
って積算が行われる。
データWBsは、白基準データ用FIFOメモリM1から
読み出されたデータBWINと加算器C5で加算され、再度
白基準データ用FIFOメモリM1に格納することによ
って積算が行われる。
【0072】なお、サンプリング開始時点では、白基準
データ用FIFOメモリM1に格納されているデータが
0とは限らないので、先頭ラインサンプル信号出力回路
C3からの出力信号SPL0によって、最初の1ラインL1
のサンプリング時のみは、セレクタS1の出力信号BWIN
=0にされ、加算器C5において、取り込んだ白基準デ
ータBWsとBWIN=0が加算される。
データ用FIFOメモリM1に格納されているデータが
0とは限らないので、先頭ラインサンプル信号出力回路
C3からの出力信号SPL0によって、最初の1ラインL1
のサンプリング時のみは、セレクタS1の出力信号BWIN
=0にされ、加算器C5において、取り込んだ白基準デ
ータBWsとBWIN=0が加算される。
【0073】白基準データの8ライン分の積算は、図2
に示すように、白基準データ用FIFOメモリM1の8
ビットを上位8ビット、黒基準データ用FIFOメモリ
M2の上位3ビットを下位3ビットとして構成される1
1ビットの領域で行われる。白基準データは一般に大き
い値になるが、11ビットの領域で積算を行うことによ
って、8ビットデータを8ライン積算した場合でも、オ
ーバーフローすることなく演算を行うことができる。
に示すように、白基準データ用FIFOメモリM1の8
ビットを上位8ビット、黒基準データ用FIFOメモリ
M2の上位3ビットを下位3ビットとして構成される1
1ビットの領域で行われる。白基準データは一般に大き
い値になるが、11ビットの領域で積算を行うことによ
って、8ビットデータを8ライン積算した場合でも、オ
ーバーフローすることなく演算を行うことができる。
【0074】そして、8ラインの白基準データが積算さ
れるとサンプリングが終了する。なお、この積算は11
ビットで行われるので、積算途中で加算器C5の加算結
果LSUMが2047を超えると、オーバーフロー処理回路C6
によってLSUM=2047にされるようになっている。
れるとサンプリングが終了する。なお、この積算は11
ビットで行われるので、積算途中で加算器C5の加算結
果LSUMが2047を超えると、オーバーフロー処理回路C6
によってLSUM=2047にされるようになっている。
【0075】この積算結果は11ビットで表されてお
り、その上位8ビットが白基準データ用FIFOメモリ
M1に格納されている。従って、白基準データ用FIF
OメモリM1に格納された8ビットデータは、11ビッ
トの積算結果を右に3ビットシフトした値、すなわち積
算結果の1/8に等しいので、図2に示すように、白基準
データ用FIFOメモリM1に格納された8ビットデー
タが、8ライン分のサンプリングデータの平均値とな
る。
り、その上位8ビットが白基準データ用FIFOメモリ
M1に格納されている。従って、白基準データ用FIF
OメモリM1に格納された8ビットデータは、11ビッ
トの積算結果を右に3ビットシフトした値、すなわち積
算結果の1/8に等しいので、図2に示すように、白基準
データ用FIFOメモリM1に格納された8ビットデー
タが、8ライン分のサンプリングデータの平均値とな
る。
【0076】従って、図3に示すように、白基準データ
用FIFOメモリM1には、加算器C5からの上位8ビ
ットのデータが入力され、その8ビットデータがセレク
タS1の上位8ビットに出力される。
用FIFOメモリM1には、加算器C5からの上位8ビ
ットのデータが入力され、その8ビットデータがセレク
タS1の上位8ビットに出力される。
【0077】一方、図1において、白基準データのサン
プリングが行われている間は、黒基準データサンプリン
グイネーブル信号BSPLENが出力されないので、セレクタ
S3,S4から黒基準データ用FIFOメモリM2に格
納されたデータBRDが出力され、この出力データが黒基
準データ用FIFOメモリM2にそのまま格納される。
従って、図3に示すようにデータが流れて、同一データ
が保持される。
プリングが行われている間は、黒基準データサンプリン
グイネーブル信号BSPLENが出力されないので、セレクタ
S3,S4から黒基準データ用FIFOメモリM2に格
納されたデータBRDが出力され、この出力データが黒基
準データ用FIFOメモリM2にそのまま格納される。
従って、図3に示すようにデータが流れて、同一データ
が保持される。
【0078】次に、図1、図6〜図9を用いて、黒基準
データを求めるときの動作について説明する。図6は黒
基準データの積算時のビット構成を説明する図、図7は
FIFOメモリM1,M2周辺におけるデータの流れを
説明する図、図8は各信号状態を示すタイミングチャー
ト、図9は黒基準データのサンプリングラインを示す図
である。
データを求めるときの動作について説明する。図6は黒
基準データの積算時のビット構成を説明する図、図7は
FIFOメモリM1,M2周辺におけるデータの流れを
説明する図、図8は各信号状態を示すタイミングチャー
ト、図9は黒基準データのサンプリングラインを示す図
である。
【0079】CPU2から黒基準データの読取開始信号
が出力されると、図8に示すように、白/黒選択信号出
力回路C1から選択信号BWSEL=0が出力されて、次の
ラインL1から、水平同期信号OHSYNCに同期して、白/
黒基準データサンプリングイネーブル信号出力回路C2
から基準データサンプリングイネーブル信号SPLEN及び
黒基準データサンプリングイネーブル信号BSPLENが出力
されて、データのサンプリングが開始される。
が出力されると、図8に示すように、白/黒選択信号出
力回路C1から選択信号BWSEL=0が出力されて、次の
ラインL1から、水平同期信号OHSYNCに同期して、白/
黒基準データサンプリングイネーブル信号出力回路C2
から基準データサンプリングイネーブル信号SPLEN及び
黒基準データサンプリングイネーブル信号BSPLENが出力
されて、データのサンプリングが開始される。
【0080】そして、図9に示すように、設定されたラ
イン間隔(本実施形態では、1ライン)を空けて、8ラ
イン分のサンプリングが繰り返される。
イン間隔(本実施形態では、1ライン)を空けて、8ラ
イン分のサンプリングが繰り返される。
【0081】各サンプリングラインで取り込んだ黒基準
データWBsは、黒基準データ用FIFOメモリM2から
読み出されたデータBRDと加算器C5で加算され、再度
黒基準データ用FIFOメモリM2に格納することによ
って積算が行われる。
データWBsは、黒基準データ用FIFOメモリM2から
読み出されたデータBRDと加算器C5で加算され、再度
黒基準データ用FIFOメモリM2に格納することによ
って積算が行われる。
【0082】なお、サンプリング開始時点では、黒基準
データ用FIFOメモリM2に格納されているデータが
0とは限らないので、先頭ラインサンプル信号出力回路
C3からの出力信号SPL0によって、最初の1ラインL1
のサンプリング時のみは、セレクタS1の出力信号BWIN
=0にされ、加算器C5において、取り込んだ1ライン
目の黒基準データBWsとBWIN=0が加算される。
データ用FIFOメモリM2に格納されているデータが
0とは限らないので、先頭ラインサンプル信号出力回路
C3からの出力信号SPL0によって、最初の1ラインL1
のサンプリング時のみは、セレクタS1の出力信号BWIN
=0にされ、加算器C5において、取り込んだ1ライン
目の黒基準データBWsとBWIN=0が加算される。
【0083】黒基準データの8ライン分の積算は、図6
に示すように、黒基準データ用FIFOメモリM2の下
位5ビットを上位5ビットとし、黒基準データ用FIF
OメモリM2の上位3ビットを下位3ビットとして構成
される8ビットの領域で行われる。黒基準データは一般
に0に近い値になるので、8ビットデータを8ライン分
積算しているが、オーバーフローすることなく演算を行
うことができる。
に示すように、黒基準データ用FIFOメモリM2の下
位5ビットを上位5ビットとし、黒基準データ用FIF
OメモリM2の上位3ビットを下位3ビットとして構成
される8ビットの領域で行われる。黒基準データは一般
に0に近い値になるので、8ビットデータを8ライン分
積算しているが、オーバーフローすることなく演算を行
うことができる。
【0084】そして、8ラインの黒基準データが積算さ
れるとサンプリングが終了する。なお、この積算は8ビ
ットで行われるので、積算途中で加算器C5の加算結果
LSUMが255を超えると、オーバーフロー処理回路
C6によってLSUM=255にされるようになっている。
れるとサンプリングが終了する。なお、この積算は8ビ
ットで行われるので、積算途中で加算器C5の加算結果
LSUMが255を超えると、オーバーフロー処理回路
C6によってLSUM=255にされるようになっている。
【0085】この積算結果は8ビットで表されており、
その上位5ビットが黒基準データ用FIFOメモリM2
に下位5ビットとして格納されている。従って、黒基準
データ用FIFOメモリM2に格納された下位の5ビッ
トデータは、8ビットの積算結果を右に3ビットシフト
した値、すなわち積算結果の1/8に等しいので、図6に
示すように、黒基準データ用FIFOメモリM2に格納
された5ビットデータが、8ライン分のサンプリングデ
ータの平均値となる。なお、上述したように黒基準デー
タは0に近い値をとるので、黒基準データの平均値を5
ビットで表すことができる。
その上位5ビットが黒基準データ用FIFOメモリM2
に下位5ビットとして格納されている。従って、黒基準
データ用FIFOメモリM2に格納された下位の5ビッ
トデータは、8ビットの積算結果を右に3ビットシフト
した値、すなわち積算結果の1/8に等しいので、図6に
示すように、黒基準データ用FIFOメモリM2に格納
された5ビットデータが、8ライン分のサンプリングデ
ータの平均値となる。なお、上述したように黒基準デー
タは0に近い値をとるので、黒基準データの平均値を5
ビットで表すことができる。
【0086】従って、図7に示すように、黒基準データ
用FIFOメモリM2には、加算器C5から上位5ビッ
トのデータが下位5ビットに入力されるとともに、加算
器C5から下位3ビットのデータが上位3ビットに入力
される。更に、黒基準データ用FIFOメモリM2の上
位3ビットがセレクタS1の下位3ビットに、FIFO
メモリM2の下位5ビットがセレクタS1の上位5ビッ
トに出力される。
用FIFOメモリM2には、加算器C5から上位5ビッ
トのデータが下位5ビットに入力されるとともに、加算
器C5から下位3ビットのデータが上位3ビットに入力
される。更に、黒基準データ用FIFOメモリM2の上
位3ビットがセレクタS1の下位3ビットに、FIFO
メモリM2の下位5ビットがセレクタS1の上位5ビッ
トに出力される。
【0087】一方、図1において、黒基準データのサン
プリングが行われている間は、白基準データサンプリン
グイネーブル信号WSPLENが出力されないので、セレクタ
S3,S4から白基準データ用FIFOメモリM1に格
納されたデータWRDが出力され、この出力データが白基
準データ用FIFOメモリM1にそのまま格納される。
従って、図7に示すようにデータが流れて、同一データ
が保持される。
プリングが行われている間は、白基準データサンプリン
グイネーブル信号WSPLENが出力されないので、セレクタ
S3,S4から白基準データ用FIFOメモリM1に格
納されたデータWRDが出力され、この出力データが白基
準データ用FIFOメモリM1にそのまま格納される。
従って、図7に示すようにデータが流れて、同一データ
が保持される。
【0088】このように、白基準データ用FIFOメモ
リM1及び黒基準データ用FIFOメモリM2として、
8ビットの汎用メモリを用いるようにしたので、簡素な
構成で、かつ低コストで画像読取装置を得ることができ
る。
リM1及び黒基準データ用FIFOメモリM2として、
8ビットの汎用メモリを用いるようにしたので、簡素な
構成で、かつ低コストで画像読取装置を得ることができ
る。
【0089】また、白基準データ用FIFOメモリM1
の8ビットを上位8ビットとし、黒基準データ用FIF
OメモリM2の上位3ビットを下位3ビットとして構成
される11ビットの領域で白基準データの8ライン分の
積算を行うようにしたので、下位5ビットのみ使用する
黒基準データ用FIFOメモリM2の上位3ビットを有
効に利用するとともに、大きい値をとる白基準データの
8ビットデータを8ライン積算した場合でも、オーバー
フローすることなく演算を行うことができ、白基準デー
タ用FIFOメモリM1及び黒基準データ用FIFOメ
モリM2として、8ビットの汎用メモリを用いることが
できる。
の8ビットを上位8ビットとし、黒基準データ用FIF
OメモリM2の上位3ビットを下位3ビットとして構成
される11ビットの領域で白基準データの8ライン分の
積算を行うようにしたので、下位5ビットのみ使用する
黒基準データ用FIFOメモリM2の上位3ビットを有
効に利用するとともに、大きい値をとる白基準データの
8ビットデータを8ライン積算した場合でも、オーバー
フローすることなく演算を行うことができ、白基準デー
タ用FIFOメモリM1及び黒基準データ用FIFOメ
モリM2として、8ビットの汎用メモリを用いることが
できる。
【0090】また、黒基準データの8ビットの積算にお
いて、黒基準データ用FIFOメモリM2の下位5ビッ
トを上位5ビットとして8ライン積算し、積算結果を元
の下位5ビットに格納するようにしたので、8ラインの
積算後に1/8の除算、すなわち3ビット右へシフトする
過程を不要にすることができ、構成を簡易にすることが
できる。
いて、黒基準データ用FIFOメモリM2の下位5ビッ
トを上位5ビットとして8ライン積算し、積算結果を元
の下位5ビットに格納するようにしたので、8ラインの
積算後に1/8の除算、すなわち3ビット右へシフトする
過程を不要にすることができ、構成を簡易にすることが
できる。
【0091】また、白基準データの11ビットの積算に
おいて、白基準データ用FIFOメモリM1の8ビット
を上位8ビットとして8ライン積算し、積算結果を元の
8ビットに格納するようにしたので、8ラインの積算後
に1/8の除算、すなわち3ビット右へシフトする過程を
不要にすることができ、構成を簡易にすることができ
る。
おいて、白基準データ用FIFOメモリM1の8ビット
を上位8ビットとして8ライン積算し、積算結果を元の
8ビットに格納するようにしたので、8ラインの積算後
に1/8の除算、すなわち3ビット右へシフトする過程を
不要にすることができ、構成を簡易にすることができ
る。
【0092】また、白/黒基準データの演算を行ってい
ないときに、白基準データ用FIFOメモリM1及び黒
基準データ用FIFOメモリM2に格納されたデータを
読み出すとともに、読み出したデータをそのまま書き込
むようにしているので、基準データ用FIFOメモリM
1,M2として、SRAMだけでなく、DRAMも用い
ることができる。
ないときに、白基準データ用FIFOメモリM1及び黒
基準データ用FIFOメモリM2に格納されたデータを
読み出すとともに、読み出したデータをそのまま書き込
むようにしているので、基準データ用FIFOメモリM
1,M2として、SRAMだけでなく、DRAMも用い
ることができる。
【0093】また、CCDラインセンサ4により白基準
データ及び黒基準データを受光させるときのライン間隔
をCPU2によって設定するようにしたので、ライン間
隔を0ラインに設定すると各基準データを短時間で得る
ことができ、ライン間隔を例えば4ラインなどの複数ラ
インに設定すると、白色基準板30の汚れによる影響を
低減することができる。
データ及び黒基準データを受光させるときのライン間隔
をCPU2によって設定するようにしたので、ライン間
隔を0ラインに設定すると各基準データを短時間で得る
ことができ、ライン間隔を例えば4ラインなどの複数ラ
インに設定すると、白色基準板30の汚れによる影響を
低減することができる。
【0094】なお、本発明は、上記実施形態に限られ
ず、以下の変形形態(1)〜(5)を採用することがで
きる。 (1)A/D変換器5は、アナログ受光データを8ビッ
トのディジタル受光データに変換する際に、上記実施形
態と逆に、白基準データは0に近い値、黒基準データは
(28−1)に近い値となるように変換してもよい。この
場合には、白基準データ用FIFOメモリM1と黒基準
データ用FIFOメモリM2の処理を上記実施形態と逆
に、すなわち黒基準データを11ビットの領域で積算
し、白基準データを8ビットの領域で積算すれば、上記
実施形態と同様の作用効果が得られる。
ず、以下の変形形態(1)〜(5)を採用することがで
きる。 (1)A/D変換器5は、アナログ受光データを8ビッ
トのディジタル受光データに変換する際に、上記実施形
態と逆に、白基準データは0に近い値、黒基準データは
(28−1)に近い値となるように変換してもよい。この
場合には、白基準データ用FIFOメモリM1と黒基準
データ用FIFOメモリM2の処理を上記実施形態と逆
に、すなわち黒基準データを11ビットの領域で積算
し、白基準データを8ビットの領域で積算すれば、上記
実施形態と同様の作用効果が得られる。
【0095】(2)A/D変換器5は、アナログ電圧信
号をn(nは正の整数)ビットのディジタル値に変換する
ものとし、白、黒基準データ用FIFOメモリM1,M
2としてそれぞれnビットのメモリを用いて2m(mは正
の整数かつm<n)ラインのサンプリングを行う。
号をn(nは正の整数)ビットのディジタル値に変換する
ものとし、白、黒基準データ用FIFOメモリM1,M
2としてそれぞれnビットのメモリを用いて2m(mは正
の整数かつm<n)ラインのサンプリングを行う。
【0096】基準データ処理回路6は、白基準データが
出力されるときは、白基準データ用メモリM1のnビッ
トを上位nビットとし、黒基準データ用メモリM2の上
位mビットを下位mビットとして構成される(n+m)ビ
ットの領域を用いて、白基準データを2mライン順次積
算する。また、基準データ処理回路6は、黒基準データ
が出力されるときは、黒基準データ用メモリM2の下位
(n−m)ビットを上位(n−m)ビットとし、黒基準デー
タ用メモリM2の上位mビットを下位mビットとして構
成されるnビットの領域を用いて、黒基準データを2m
ライン順次積算する。
出力されるときは、白基準データ用メモリM1のnビッ
トを上位nビットとし、黒基準データ用メモリM2の上
位mビットを下位mビットとして構成される(n+m)ビ
ットの領域を用いて、白基準データを2mライン順次積
算する。また、基準データ処理回路6は、黒基準データ
が出力されるときは、黒基準データ用メモリM2の下位
(n−m)ビットを上位(n−m)ビットとし、黒基準デー
タ用メモリM2の上位mビットを下位mビットとして構
成されるnビットの領域を用いて、黒基準データを2m
ライン順次積算する。
【0097】オーバーフロー処理回路C6は、白/黒選
択信号出力回路C1から選択信号BWSEL=1が出力され
ているときは、LSUM>(2(n+m)−1)になるとLSUM=(2
(n+m)-1)とし、選択信号BWSEL=0が出力されていると
きは、LSUM>(2n−1)になるとLSUM=(2n−1)とす
る。
択信号出力回路C1から選択信号BWSEL=1が出力され
ているときは、LSUM>(2(n+m)−1)になるとLSUM=(2
(n+m)-1)とし、選択信号BWSEL=0が出力されていると
きは、LSUM>(2n−1)になるとLSUM=(2n−1)とす
る。
【0098】この場合には、全ての白基準データがnビ
ットにおける最大値、すなわち(2n−1)の場合であっ
ても、この2m倍は、下記数1に示すように、(2(n+m)
−1)より小さい値になるので、オーバーフローするこ
となく(n+m)ビットで表され、2mラインの積算を正
常に行うことができる。
ットにおける最大値、すなわち(2n−1)の場合であっ
ても、この2m倍は、下記数1に示すように、(2(n+m)
−1)より小さい値になるので、オーバーフローするこ
となく(n+m)ビットで表され、2mラインの積算を正
常に行うことができる。
【0099】
【数1】(2n−1)×2m=2(n+m)−2m<2(n+m)−1 これによって、2mライン積算されたときの白基準デー
タ用メモリM1のnビットに格納された白基準データ
は、(n+m)ビットの積算結果をmビットだけ右にシフ
トした値であるので、積算結果の1/2m、すなわち2m
ラインの白基準データの平均値になる。
タ用メモリM1のnビットに格納された白基準データ
は、(n+m)ビットの積算結果をmビットだけ右にシフ
トした値であるので、積算結果の1/2m、すなわち2m
ラインの白基準データの平均値になる。
【0100】また、2mライン積算されたときの黒基準
データ用メモリM2の下位(n−m)ビットに格納された
黒基準データは、nビットの積算結果をmビットだけ右
にシフトした値であるので、積算結果の1/2m、すなわ
ち2mラインの黒基準データの平均値になる。
データ用メモリM2の下位(n−m)ビットに格納された
黒基準データは、nビットの積算結果をmビットだけ右
にシフトした値であるので、積算結果の1/2m、すなわ
ち2mラインの黒基準データの平均値になる。
【0101】従って、除算やビットのシフト操作を行う
ことなく、白基準データ及び黒基準データの2mライン
の平均値を用いて原稿からのディジタル受光データが補
正されることとなり、的確なシェーディング補正を行う
ことができる。
ことなく、白基準データ及び黒基準データの2mライン
の平均値を用いて原稿からのディジタル受光データが補
正されることとなり、的確なシェーディング補正を行う
ことができる。
【0102】(3)上記変形形態(2)において、n≧
2mとする。例えばn=8,m=2とする。この場合に
は、基準データ処理回路6は、白基準データが出力され
るときは、白基準データ用メモリM1の8ビットを上位
8ビットとし、黒基準データ用メモリM2の上位2ビッ
トを下位2ビットとして構成される10ビットの領域を
用いて、白基準データを4ライン順次積算する。
2mとする。例えばn=8,m=2とする。この場合に
は、基準データ処理回路6は、白基準データが出力され
るときは、白基準データ用メモリM1の8ビットを上位
8ビットとし、黒基準データ用メモリM2の上位2ビッ
トを下位2ビットとして構成される10ビットの領域を
用いて、白基準データを4ライン順次積算する。
【0103】また、基準データ処理回路6は、黒基準デ
ータが出力されるときは、黒基準データ用メモリM2の
下位6ビットを上位6ビットとし、黒基準データ用メモ
リM2の上位2ビットを下位2ビットとして構成される
8ビットの領域を用いて、黒基準データを4ライン順次
積算する。
ータが出力されるときは、黒基準データ用メモリM2の
下位6ビットを上位6ビットとし、黒基準データ用メモ
リM2の上位2ビットを下位2ビットとして構成される
8ビットの領域を用いて、黒基準データを4ライン順次
積算する。
【0104】これによって、4ライン積算されたときの
白基準データ用メモリM1の8ビットに格納された白基
準データは、10ビットの積算結果を2ビットだけ右に
シフトした値であるので、積算結果の1/4、すなわち4
ラインの白基準データの平均値になる。
白基準データ用メモリM1の8ビットに格納された白基
準データは、10ビットの積算結果を2ビットだけ右に
シフトした値であるので、積算結果の1/4、すなわち4
ラインの白基準データの平均値になる。
【0105】また、4ライン積算されたときの黒基準デ
ータ用メモリM2の下位6ビットに格納された黒基準デ
ータは、8ビットの積算結果を2ビットだけ右にシフト
した値であるので、積算結果の1/4、すなわち4ライン
の黒基準データの平均値になる。
ータ用メモリM2の下位6ビットに格納された黒基準デ
ータは、8ビットの積算結果を2ビットだけ右にシフト
した値であるので、積算結果の1/4、すなわち4ライン
の黒基準データの平均値になる。
【0106】従って、除算やビットのシフト操作を行う
ことなく、白基準データ及び黒基準データの4ラインの
平均値を用いて原稿からのディジタル受光データが補正
されることとなり、的確なシェーディング補正を行うこ
とができる。
ことなく、白基準データ及び黒基準データの4ラインの
平均値を用いて原稿からのディジタル受光データが補正
されることとなり、的確なシェーディング補正を行うこ
とができる。
【0107】(4)上記変形形態(2)において、基準
データ処理回路6は、白基準データが出力されるとき
は、白基準データ用メモリM1のnビットを上位nビッ
トとし、黒基準データ用メモリM2の下位mビットを下
位mビットとして構成される(n+m)ビットの領域を用
いて、白基準データを2mライン順次積算するととも
に、黒基準データが出力されるときは、黒基準データ用
メモリM2の上位(n−m)ビットを上位(n−m)ビット
とし、黒基準データ用メモリM2の下位mビットを下位
mビットとして構成されるnビットの領域を用いて、黒
基準データを2mライン順次積算するものとする。
データ処理回路6は、白基準データが出力されるとき
は、白基準データ用メモリM1のnビットを上位nビッ
トとし、黒基準データ用メモリM2の下位mビットを下
位mビットとして構成される(n+m)ビットの領域を用
いて、白基準データを2mライン順次積算するととも
に、黒基準データが出力されるときは、黒基準データ用
メモリM2の上位(n−m)ビットを上位(n−m)ビット
とし、黒基準データ用メモリM2の下位mビットを下位
mビットとして構成されるnビットの領域を用いて、黒
基準データを2mライン順次積算するものとする。
【0108】このように、積算値の下位mビット、すな
わち加算器C5における下位mビットとして、黒基準デ
ータ用メモリM2の任意のmビットを用いて構成した場
合でも、同様の作用効果を得ることができる。
わち加算器C5における下位mビットとして、黒基準デ
ータ用メモリM2の任意のmビットを用いて構成した場
合でも、同様の作用効果を得ることができる。
【0109】(5)上記実施形態は、図11に示すよう
に、遮光板34を用いる形態であるが、図12に示すよ
うな形態でもよい。図12において、図11と同一構成
要素には、同一符号を付している。この形態は、原稿G
を載置するための透明なコンタクトガラス36に隣接し
て並設された不透明な遮光部材からなるカバー37を備
えており、白色基準板30は、このカバー37に配設さ
れている。
に、遮光板34を用いる形態であるが、図12に示すよ
うな形態でもよい。図12において、図11と同一構成
要素には、同一符号を付している。この形態は、原稿G
を載置するための透明なコンタクトガラス36に隣接し
て並設された不透明な遮光部材からなるカバー37を備
えており、白色基準板30は、このカバー37に配設さ
れている。
【0110】また、露光ランプ31及び反射ミラー33
1〜333は、図12(a)に示すように、そのホーム
ポジションにおいてカバー37に対向するように構成さ
れており、これによって、露光ランプ31及び反射ミラ
ー331〜333のホームポジションにおいて露光ラン
プ31が消灯状態のときには、CCDラインセンサ4に
光が入射しないように構成されている。
1〜333は、図12(a)に示すように、そのホーム
ポジションにおいてカバー37に対向するように構成さ
れており、これによって、露光ランプ31及び反射ミラ
ー331〜333のホームポジションにおいて露光ラン
プ31が消灯状態のときには、CCDラインセンサ4に
光が入射しないように構成されている。
【0111】この形態の動作について説明すると、露光
ランプ31及び反射ミラー331〜333は、非動作時
には図12(a)に示すようにホームポジションに配置
されており、動作が開始されると、まず、露光ランプ3
1及び反射ミラー331〜333がホームポジションに
位置し、かつ露光ランプ31が消灯したままの状態で黒
基準データを得る。
ランプ31及び反射ミラー331〜333は、非動作時
には図12(a)に示すようにホームポジションに配置
されており、動作が開始されると、まず、露光ランプ3
1及び反射ミラー331〜333がホームポジションに
位置し、かつ露光ランプ31が消灯したままの状態で黒
基準データを得る。
【0112】次いで、露光ランプ31及び反射ミラー3
31〜333を移動させ、白色基準板30の対向位置で
露光ランプ31を点灯させて白基準データを得る。その
後、図12(b)に示すように、露光ランプ31及び反
射ミラー331〜333を更に移動させて原稿Gを読み
取る。
31〜333を移動させ、白色基準板30の対向位置で
露光ランプ31を点灯させて白基準データを得る。その
後、図12(b)に示すように、露光ランプ31及び反
射ミラー331〜333を更に移動させて原稿Gを読み
取る。
【0113】この構成によれば、遮光板34及び遮光板
駆動部35が不要になり、より簡素な構成で上記実施形
態と同様の作用効果を得ることができる。
駆動部35が不要になり、より簡素な構成で上記実施形
態と同様の作用効果を得ることができる。
【0114】
【発明の効果】以上説明したように、本発明によれば、
原稿読取前に、照明された白色基準板からの反射光をラ
イン状に配列された複数の光電変換素子により少なくと
も2mライン受光し、更に、原稿読取前に、各光電変換
素子を遮光した状態で各光電変換素子により少なくとも
2mライン受光して、一方の基準データ用メモリのnビ
ットを上位nビットとし、他方の基準データ用メモリの
所定のmビットを下位mビットとして構成される(n+
m)ビットの領域を用いて、一方の基準データを2mライ
ン順次積算し、他方の基準データ用メモリの上記所定の
mビットを下位mビットとし、他方の基準データ用メモ
リの残りの(n−m)ビットを上位(n−m)ビットとして
構成されるnビットの領域を用いて、他方の基準データ
を2mライン順次積算するようにしたので、2mライン積
算されたときの一方の基準データ用メモリのnビットに
格納された基準データを一方の基準データの2mライン
の平均値とし、2mライン積算されたときの他方の基準
データ用メモリの上記残りの(n−m)ビットに格納され
た基準データを他方の基準データの2mラインの平均値
とすることができる。
原稿読取前に、照明された白色基準板からの反射光をラ
イン状に配列された複数の光電変換素子により少なくと
も2mライン受光し、更に、原稿読取前に、各光電変換
素子を遮光した状態で各光電変換素子により少なくとも
2mライン受光して、一方の基準データ用メモリのnビ
ットを上位nビットとし、他方の基準データ用メモリの
所定のmビットを下位mビットとして構成される(n+
m)ビットの領域を用いて、一方の基準データを2mライ
ン順次積算し、他方の基準データ用メモリの上記所定の
mビットを下位mビットとし、他方の基準データ用メモ
リの残りの(n−m)ビットを上位(n−m)ビットとして
構成されるnビットの領域を用いて、他方の基準データ
を2mライン順次積算するようにしたので、2mライン積
算されたときの一方の基準データ用メモリのnビットに
格納された基準データを一方の基準データの2mライン
の平均値とし、2mライン積算されたときの他方の基準
データ用メモリの上記残りの(n−m)ビットに格納され
た基準データを他方の基準データの2mラインの平均値
とすることができる。
【0115】従って、除算やビットのシフト操作を不要
にすることができ、これによって構成の簡素化を図るこ
とができる。また、白基準データ及び黒基準データの2
mラインの平均値を用いて原稿からのディジタル受光デ
ータを補正することにより、的確なシェーディング補正
を行うことができる。
にすることができ、これによって構成の簡素化を図るこ
とができる。また、白基準データ及び黒基準データの2
mラインの平均値を用いて原稿からのディジタル受光デ
ータを補正することにより、的確なシェーディング補正
を行うことができる。
【0116】また、アナログ受光データをnビットのデ
ィジタル受光データに変換する際に、白基準データを
(2n−1)に近い値、かつ、黒基準データを0に近い値
となるように変換し、一方の基準データを白基準デー
タ、他方の基準データを黒基準データ、一方の基準デー
タ用メモリを白基準データ用メモリ、他方の基準データ
用メモリを黒基準データ用メモリとすることにより、2
mライン積算されたときの白基準データ用メモリのnビ
ットに格納された基準データを白基準データの2mライ
ンの平均値とし、2mライン積算されたときの黒基準デ
ータ用メモリの上記残りの(n−m)ビットに格納された
基準データを黒基準データの2mラインの平均値とする
ことができる。
ィジタル受光データに変換する際に、白基準データを
(2n−1)に近い値、かつ、黒基準データを0に近い値
となるように変換し、一方の基準データを白基準デー
タ、他方の基準データを黒基準データ、一方の基準デー
タ用メモリを白基準データ用メモリ、他方の基準データ
用メモリを黒基準データ用メモリとすることにより、2
mライン積算されたときの白基準データ用メモリのnビ
ットに格納された基準データを白基準データの2mライ
ンの平均値とし、2mライン積算されたときの黒基準デ
ータ用メモリの上記残りの(n−m)ビットに格納された
基準データを黒基準データの2mラインの平均値とする
ことができる。
【0117】従って、除算やビットのシフト操作を不要
にすることができ、これによって構成の簡素化を図るこ
とができる。また、白基準データ及び黒基準データの2
mラインの平均値を用いて原稿からのディジタル受光デ
ータを補正することにより、的確なシェーディング補正
を行うことができる。
にすることができ、これによって構成の簡素化を図るこ
とができる。また、白基準データ及び黒基準データの2
mラインの平均値を用いて原稿からのディジタル受光デ
ータを補正することにより、的確なシェーディング補正
を行うことができる。
【0118】また、アナログ受光データをnビットのデ
ィジタル受光データに変換する際に、黒基準データを
(2n−1)に近い値、かつ、白基準データを0に近い値
となるように変換し、一方の基準データを黒基準デー
タ、他方の基準データを白基準データ、一方の基準デー
タ用メモリを黒基準データ用メモリ、他方の基準データ
用メモリを白基準データ用メモリとすることにより、2
mライン積算されたときの黒基準データ用メモリのnビ
ットに格納された基準データを黒基準データの2mライ
ンの平均値とし、2mライン積算されたときの白基準デ
ータ用メモリの上記残りの(n−m)ビットに格納された
基準データを白基準データの2mラインの平均値とする
ことができる。
ィジタル受光データに変換する際に、黒基準データを
(2n−1)に近い値、かつ、白基準データを0に近い値
となるように変換し、一方の基準データを黒基準デー
タ、他方の基準データを白基準データ、一方の基準デー
タ用メモリを黒基準データ用メモリ、他方の基準データ
用メモリを白基準データ用メモリとすることにより、2
mライン積算されたときの黒基準データ用メモリのnビ
ットに格納された基準データを黒基準データの2mライ
ンの平均値とし、2mライン積算されたときの白基準デ
ータ用メモリの上記残りの(n−m)ビットに格納された
基準データを白基準データの2mラインの平均値とする
ことができる。
【0119】従って、除算やビットのシフト操作を不要
にすることができ、これによって構成の簡素化を図るこ
とができる。また、白基準データ及び黒基準データの2
mラインの平均値を用いて原稿からのディジタル受光デ
ータを補正することにより、的確なシェーディング補正
を行うことができる。
にすることができ、これによって構成の簡素化を図るこ
とができる。また、白基準データ及び黒基準データの2
mラインの平均値を用いて原稿からのディジタル受光デ
ータを補正することにより、的確なシェーディング補正
を行うことができる。
【0120】また、基準データ処理回路における2mラ
インの積算を、出力された一方の基準データと上記(n
+m)ビットの領域に格納されたデータとをライン毎に
加算して上記(n+m)ビットの領域に格納することによ
って行うとともに、出力された他方の基準データと上記
nビットの領域に格納されたデータとをライン毎に加算
して上記nビットの領域に格納することによって行い、
出力された一方の基準データが最初のラインのときは、
上記(n+m)ビットの領域に格納されたデータに代えて
0と一方の基準データとを加算し、出力された他方の基
準データが最初のラインのときは上記nビットの領域に
格納されたデータに代えて0と他方の基準データとを加
算することにより、2mラインの各基準データの積算を
正確に行うことができる。
インの積算を、出力された一方の基準データと上記(n
+m)ビットの領域に格納されたデータとをライン毎に
加算して上記(n+m)ビットの領域に格納することによ
って行うとともに、出力された他方の基準データと上記
nビットの領域に格納されたデータとをライン毎に加算
して上記nビットの領域に格納することによって行い、
出力された一方の基準データが最初のラインのときは、
上記(n+m)ビットの領域に格納されたデータに代えて
0と一方の基準データとを加算し、出力された他方の基
準データが最初のラインのときは上記nビットの領域に
格納されたデータに代えて0と他方の基準データとを加
算することにより、2mラインの各基準データの積算を
正確に行うことができる。
【0121】また、一方の基準データの積算時には加算
結果が(2n+m−1)を超えると(2n+m−1)を加算結果と
し、他方の基準データの積算時には加算結果が(2n−
1)を超えると(2n−1)を加算結果とすることにより、
所定数のビット領域における加算において、加算結果が
当該ビット領域の最大値を超えたときのオーバーフロー
処理を好適に行うことができる。
結果が(2n+m−1)を超えると(2n+m−1)を加算結果と
し、他方の基準データの積算時には加算結果が(2n−
1)を超えると(2n−1)を加算結果とすることにより、
所定数のビット領域における加算において、加算結果が
当該ビット領域の最大値を超えたときのオーバーフロー
処理を好適に行うことができる。
【0122】また、n≧2mとすることにより、一方の
基準データの2mラインの積算を(n+m)ビットの領域
において正常に行うことができ、2mラインの平均値を
一方の基準データ用メモリのnビットに格納することが
できる。また、他方の基準データの2mラインの積算を
nビットの領域において正常に行うことができ、2mラ
インの平均値を他方の基準データ用メモリの残りの(n
−m)ビットに格納することができる。
基準データの2mラインの積算を(n+m)ビットの領域
において正常に行うことができ、2mラインの平均値を
一方の基準データ用メモリのnビットに格納することが
できる。また、他方の基準データの2mラインの積算を
nビットの領域において正常に行うことができ、2mラ
インの平均値を他方の基準データ用メモリの残りの(n
−m)ビットに格納することができる。
【0123】また、n=8,m=3とすることにより、
一方の基準データ用メモリの8ビットを上位8ビットと
し、他方の基準データ用メモリの所定の3ビットを下位
3ビットとして構成される11ビットの領域を用いて、
一方の基準データを8ライン順次積算し、他方の基準デ
ータ用メモリの上記所定の3ビットを下位3ビットと
し、他方の基準データ用メモリの残りの5ビットを上位
5ビットとして構成される8ビットの領域を用いて、他
方の基準データを8ライン順次積算することとなり、8
ライン積算されたときの一方の基準データ用メモリの8
ビットに格納された基準データを、一方の基準データの
8ラインの平均値とすることができ、8ライン積算され
たときの他方の基準データ用メモリの残りの5ビットに
格納された基準データを、他方の基準データの8ライン
の平均値とすることができる。従って、除算やビットの
シフト操作を不要にすることができ、これによって構成
の簡素化を図ることができる。また、白基準データ及び
黒基準データの8ラインの平均値を用いて原稿からのデ
ィジタル受光データが補正されることとなり、的確なシ
ェーディング補正を行うことができる。また、白基準デ
ータ用メモリ及び黒基準データ用メモリとして、8ビッ
トの汎用メモリを用いることができ、容易にかつ低コス
トで構成することができる。
一方の基準データ用メモリの8ビットを上位8ビットと
し、他方の基準データ用メモリの所定の3ビットを下位
3ビットとして構成される11ビットの領域を用いて、
一方の基準データを8ライン順次積算し、他方の基準デ
ータ用メモリの上記所定の3ビットを下位3ビットと
し、他方の基準データ用メモリの残りの5ビットを上位
5ビットとして構成される8ビットの領域を用いて、他
方の基準データを8ライン順次積算することとなり、8
ライン積算されたときの一方の基準データ用メモリの8
ビットに格納された基準データを、一方の基準データの
8ラインの平均値とすることができ、8ライン積算され
たときの他方の基準データ用メモリの残りの5ビットに
格納された基準データを、他方の基準データの8ライン
の平均値とすることができる。従って、除算やビットの
シフト操作を不要にすることができ、これによって構成
の簡素化を図ることができる。また、白基準データ及び
黒基準データの8ラインの平均値を用いて原稿からのデ
ィジタル受光データが補正されることとなり、的確なシ
ェーディング補正を行うことができる。また、白基準デ
ータ用メモリ及び黒基準データ用メモリとして、8ビッ
トの汎用メモリを用いることができ、容易にかつ低コス
トで構成することができる。
【0124】また、白基準データ受光制御手段及び黒基
準データ受光制御手段により受光させるときのライン間
隔を設定可能にすることにより、ライン間隔を0ライン
に設定すると各基準データを短時間で得ることができ、
ライン間隔を複数ラインに設定すると白色基準板の汚れ
による影響を低減することができる。
準データ受光制御手段により受光させるときのライン間
隔を設定可能にすることにより、ライン間隔を0ライン
に設定すると各基準データを短時間で得ることができ、
ライン間隔を複数ラインに設定すると白色基準板の汚れ
による影響を低減することができる。
【図1】基準データ処理回路の回路ブロック図である。
【図2】白基準データ積算時のビット構成を説明する図
である。
である。
【図3】白基準データ積算時のFIFOメモリM1,M
2周辺におけるデータの流れを説明する図である。
2周辺におけるデータの流れを説明する図である。
【図4】白基準データ積算時の各信号状態を示すタイミ
ングチャートである。
ングチャートである。
【図5】白基準データのサンプリングラインを示す図で
ある。
ある。
【図6】黒基準データ積算時のビット構成を説明する図
である。
である。
【図7】黒基準データ積算時のFIFOメモリM1,M
2周辺におけるデータの流れを説明する図である。
2周辺におけるデータの流れを説明する図である。
【図8】黒基準データ積算時の各信号状態を示すタイミ
ングチャートである。
ングチャートである。
【図9】黒基準データのサンプリングラインを示す図で
ある。
ある。
【図10】本発明に係る画像読取装置の一実施形態の構
成を示すブロック図である。
成を示すブロック図である。
【図11】同実施形態の原稿走査部の概略構成図であ
る。
る。
【図12】(a)(b)は原稿走査部の変形形態を示す
概略構成図である。
概略構成図である。
1 クロック信号発生回路 2 CPU 3 原稿走査部 30 白色基準板 31 露光ランプ 32 ランプ駆動部 33 光学系 34 遮光板 35 遮光板駆動部 36 コンタクトガラス 37 カバー 4 CCDラインセンサ 5 A/D変換器 6 基準データ処理回路 7 補正係数設定回路 8 乗算器 M1 白基準データ用FIFOメモリ M2 黒基準データ用FIFOメモリ C1 白/黒選択信号出力回路 C2 白/黒基準データサンプリングイネーブル信号出
力回路 C3 先頭ラインサンプル信号出力回路 C4 “0”出力回路 C5 加算器 C6 オーバーフロー処理回路 G1〜G3 合成回路 S1〜S4 セレクタ
力回路 C3 先頭ラインサンプル信号出力回路 C4 “0”出力回路 C5 加算器 C6 オーバーフロー処理回路 G1〜G3 合成回路 S1〜S4 セレクタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04N 1/40 - 1/409 H04N 1/46 H04N 1/60
Claims (8)
- 【請求項1】 ライン状に配列された複数の光電変換素
子から出力されるアナログ受光データをn(nは正の整
数)ビットのディジタル受光データに変換して出力する
変換手段と、原稿からの反射光を上記各光電変換素子に
より受光したときに出力される上記ディジタル受光デー
タを補正するシェーディング補正手段とを備えた画像読
取装置において、原稿読取前に照明された白色基準板か
らの反射光を上記各光電変換素子により少なくとも2
m(mは正の整数かつm<n)ライン受光させる白基準デ
ータ受光制御手段と、原稿読取前に上記各光電変換素子
を遮光した状態で上記各光電変換素子により少なくとも
2mライン受光させる黒基準データ受光制御手段と、上
記白基準データ受光制御手段が動作したときに出力され
る上記ディジタルデータである白基準データを格納する
ためのnビットの白基準データ用メモリと、上記黒基準
データ受光制御手段が動作したときに出力される上記デ
ィジタルデータである黒基準データを格納するためのn
ビットの黒基準データ用メモリと、上記白基準データ及
び黒基準データの一方の基準データが出力されるとき
は、上記白基準データ用メモリ及び黒基準データ用メモ
リの対応する一方の基準データ用メモリのnビットを上
位nビットとし、上記白基準データ用メモリ及び黒基準
データ用メモリの他方の基準データ用メモリの所定のm
ビットを下位mビットとして構成される(n+m)ビット
の領域を用いて、上記一方の基準データを2mライン順
次積算するとともに、上記白基準データ及び黒基準デー
タの他方の基準データが出力されるときは、上記他方の
基準データ用メモリの上記所定のmビットを下位mビッ
トとし、上記他方の基準データ用メモリの残りの(n−
m)ビットを上位(n−m)ビットとして構成されるnビ
ットの領域を用いて、上記他方の基準データを2mライ
ン順次積算する基準データ処理回路とを備え、上記シェ
ーディング補正手段は、2mライン積算されたときの上
記一方の基準データ用メモリのnビット領域に格納され
た上記一方の基準データ及び2mライン積算されたとき
の上記他方の基準データ用メモリの上記(n−m)ビット
領域に格納された上記他方の基準データを用いて原稿か
らの上記ディジタル受光データを補正するものであるこ
とを特徴とする画像読取装置。 - 【請求項2】 請求項1記載の画像読取装置において、
上記変換手段は、アナログ受光データをnビットのディ
ジタル受光データに変換する際に、白基準データは(2n
−1)に近い値、かつ、黒基準データは0に近い値とな
るように変換するもので、上記一方の基準データは白基
準データで、上記他方の基準データは黒基準データで、
上記一方の基準データ用メモリは白基準データ用メモリ
で、上記他方の基準データ用メモリは黒基準データ用メ
モリであることを特徴とする画像読取装置。 - 【請求項3】 請求項1記載の画像読取装置において、
上記変換手段は、アナログ受光データをnビットのディ
ジタル受光データに変換する際に、黒基準データは(2n
−1)に近い値、かつ、白基準データは0に近い値とな
るように変換するもので、上記一方の基準データは黒基
準データで、上記他方の基準データは白基準データで、
上記一方の基準データ用メモリは黒基準データ用メモリ
で、上記他方の基準データ用メモリは白基準データ用メ
モリであることを特徴とする画像読取装置。 - 【請求項4】 請求項1〜3のいずれかに記載の画像読
取装置において、上記基準データ処理回路は、出力され
た上記一方の基準データと上記(n+m)ビットの領域に
格納されたデータとをライン毎に加算して上記(n+m)
ビットの領域に格納するとともに、出力された上記他方
の基準データと上記nビットの領域に格納されたデータ
とをライン毎に加算して上記nビットの領域に格納する
加算器と、出力された上記一方の基準データが最初のラ
インのときは上記(n+m)ビットの領域に格納されたデ
ータに代えて0を加算させるとともに、出力された上記
他方の基準データが最初のラインのときは上記nビット
の領域に格納されたデータに代えて0を加算させる先頭
ライン信号出力回路とを備えたものであることを特徴と
する画像読取装置。 - 【請求項5】 請求項1〜4のいずれかに記載の画像読
取装置において、上記基準データ処理回路は、上記加算
器による加算結果と予め設定された基準値とを比較し、
上記加算結果が上記基準値を超えると上記基準値を加算
結果とするオーバーフロー処理回路を備え、このオーバ
ーフロー処理回路は、上記一方の基準データの積算時に
は上記基準値を(2n+m−1)とし、上記他方の基準デー
タの積算時には上記基準値を(2n−1)に切り換えるも
のであることを特徴とする画像読取装置。 - 【請求項6】 請求項1〜5のいずれかに記載の画像読
取装置において、n≧2mとしたことを特徴とする画像
読取装置。 - 【請求項7】 請求項6記載の画像読取装置において、
n=8,m=3としたことを特徴とする画像読取装置。 - 【請求項8】 請求項1〜7のいずれかに記載の画像読
取装置において、上記白基準データ受光制御手段及び黒
基準データ受光制御手段により受光させるときのライン
間隔を設定するライン間隔設定手段を備えたことを特徴
とする画像読取装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31949196A JP3290082B2 (ja) | 1996-11-29 | 1996-11-29 | 画像読取装置 |
US08/974,868 US5943141A (en) | 1996-11-29 | 1997-11-20 | Image reading apparatus having shading correction means using a reference data processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31949196A JP3290082B2 (ja) | 1996-11-29 | 1996-11-29 | 画像読取装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10164362A JPH10164362A (ja) | 1998-06-19 |
JP3290082B2 true JP3290082B2 (ja) | 2002-06-10 |
Family
ID=18110813
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31949196A Expired - Fee Related JP3290082B2 (ja) | 1996-11-29 | 1996-11-29 | 画像読取装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5943141A (ja) |
JP (1) | JP3290082B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3753584B2 (ja) | 2000-02-15 | 2006-03-08 | 富士通株式会社 | 画像処理装置 |
JP3885987B2 (ja) * | 2000-05-18 | 2007-02-28 | 株式会社リコー | 画像読取装置および画像形成装置 |
JP2003037718A (ja) * | 2001-07-23 | 2003-02-07 | Ricoh Co Ltd | 画像読み取り装置及び画像形成装置 |
FR2829605B1 (fr) * | 2001-09-13 | 2003-11-14 | Commissariat Energie Atomique | Procede de determination d'image de reference de capteur d'images |
US6922263B2 (en) | 2001-10-01 | 2005-07-26 | Kabushiki Kaisha Toshiba | Image scanner for use in image forming apparatus |
US7421145B2 (en) * | 2002-07-31 | 2008-09-02 | Transpacific Ip Ltd. | Image correction method, apparatus, article and image |
US7961361B2 (en) * | 2007-10-01 | 2011-06-14 | Kabushiki Kaisha Toshiba | Image reading apparatus, image reading method and image reading program |
JP5712555B2 (ja) * | 2010-10-21 | 2015-05-07 | 富士ゼロックス株式会社 | 画像読み取り装置および画像形成装置 |
KR101925387B1 (ko) * | 2012-03-20 | 2018-12-05 | 삼성전자주식회사 | 이미지 촬영 장치 및 이미지 촬영 장치의 신호 보정 방법 |
JP6197412B2 (ja) * | 2013-07-01 | 2017-09-20 | 株式会社リコー | 撮像装置、画像読取装置、画像形成装置、および撮像装置の駆動方法 |
CN103646387B (zh) * | 2013-12-16 | 2017-06-06 | 威海华菱光电股份有限公司 | 图像修正方法和装置 |
US9501830B2 (en) * | 2015-03-18 | 2016-11-22 | Intel Corporation | Blob detection in noisy images |
JP2017225094A (ja) * | 2016-06-17 | 2017-12-21 | 富士ゼロックス株式会社 | 画像読取装置及び画像読取プログラム |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5146351A (en) * | 1988-08-22 | 1992-09-08 | Matsushita Electric Industrial Co., Ltd. | Image reader |
JPH03270567A (ja) * | 1990-03-20 | 1991-12-02 | Fuji Photo Film Co Ltd | 画像信号補正方法 |
EP0451845B1 (en) * | 1990-04-12 | 1995-11-29 | Canon Kabushiki Kaisha | An image reading apparatus |
US5644409A (en) * | 1994-01-13 | 1997-07-01 | Mita Industrial Co., Ltd. | Shading correcting method and shading correcting apparatus for use in image forming apparatuses |
JP3433551B2 (ja) * | 1994-03-25 | 2003-08-04 | セイコーエプソン株式会社 | 画像読取システム |
-
1996
- 1996-11-29 JP JP31949196A patent/JP3290082B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-20 US US08/974,868 patent/US5943141A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10164362A (ja) | 1998-06-19 |
US5943141A (en) | 1999-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3290082B2 (ja) | 画像読取装置 | |
JPH09326930A (ja) | リニアイメージセンサの出力画像信号の補正方法 | |
JP3130593B2 (ja) | 原稿読取り装置 | |
US4814877A (en) | Image reading apparatus provided with correction for shadings in image data | |
JP2002325168A (ja) | ウォームアップ時のランプの色と強度の補償機能を備えた光学イメージスキャナ | |
JPH09298647A (ja) | リニアイメージセンサのオフセットレベル補正方法およびその装置 | |
JP3112325B2 (ja) | 画像入力方法及び装置 | |
JPH0732447B2 (ja) | 読取装置 | |
JPH0249589B2 (ja) | ||
JPH0354509B2 (ja) | ||
JP2005323103A (ja) | 画像読取装置 | |
US5251272A (en) | Image signal processing method and apparatus with correction for a secondary light source effect | |
JP2793093B2 (ja) | 画像読取装置 | |
JPH114326A (ja) | 撮像装置 | |
JPH0354510B2 (ja) | ||
JPH02177665A (ja) | 画像読取方法およびその装置 | |
FR2540319A1 (fr) | Analyseur d'images fixes | |
JPH0324827B2 (ja) | ||
JPH07154597A (ja) | 画像読み取り装置の画像データ調整方法 | |
JP3003183B2 (ja) | 画像読み取り装置 | |
JPS59223060A (ja) | 原稿読取装置 | |
JP2003125162A (ja) | 画像読取装置 | |
JPH07162681A (ja) | 画像入力装置 | |
JP2627219B2 (ja) | 画像読取装置 | |
JP2000232555A (ja) | イメージセンサとその出力補正方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090322 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |