JP3285910B2 - ビットサーチ回路 - Google Patents
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- 230000000644 propagated effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えばファクシミリ
装置等に使用され、所要のビットをサーチするビットサ
ーチ回路に関する。
装置等に使用され、所要のビットをサーチするビットサ
ーチ回路に関する。
【０００２】
【従来の技術】図１は、従来のビットサーチ回路を示す
ものである。このビットサーチ回路は、例えば８ビット
のビット列に含まれる“１”信号を、ビット列のＬＳＢ
（右）側から、あるいはＭＳＢ（左）側からサーチし、
最初に“１”データとなっているビット番号を３ビット
のデータにエンコードするものである。
ものである。このビットサーチ回路は、例えば８ビット
のビット列に含まれる“１”信号を、ビット列のＬＳＢ
（右）側から、あるいはＭＳＢ（左）側からサーチし、
最初に“１”データとなっているビット番号を３ビット
のデータにエンコードするものである。
【０００３】すなわち、８ビットのデータＤ７，Ｄ６，
Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０はそれぞれサーチ
部Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２，Ａ１，Ａ０に
供給される。これらサーチ部Ａ７〜Ａ０は、それぞれオ
ア回路１１、１２、１３アンド回路１４、１５によって
構成されている。これらサーチ部Ａ７〜Ａ０は、それぞ
れほぼ同一構成であるため、サーチ部Ａ７，Ａ６につい
てのみ説明する。
Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０はそれぞれサーチ
部Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２，Ａ１，Ａ０に
供給される。これらサーチ部Ａ７〜Ａ０は、それぞれオ
ア回路１１、１２、１３アンド回路１４、１５によって
構成されている。これらサーチ部Ａ７〜Ａ０は、それぞ
れほぼ同一構成であるため、サーチ部Ａ７，Ａ６につい
てのみ説明する。
【０００４】サーチ部Ａ７、Ａ６において、前記データ
Ｄ７，Ｄ６は、それぞれオア回路１１、１２の一方入力
端に供給されている。これらオア回路１１、１２の出力
端はアンド回路１４、１５の一方入力端に接続されてい
る。アンド回路１４の他方入力端はサーチ方向を示す信
号Ｌを供給するための第１の信号線１６に接続され、ア
ンド回路１５の他方入力端はサーチ方向を示す信号Ｒを
供給するための第２の信号線１７に接続されている。こ
れらアンド回路１４、１５の出力端は、それぞれオア回
路１３の入力端に接続されている。
Ｄ７，Ｄ６は、それぞれオア回路１１、１２の一方入力
端に供給されている。これらオア回路１１、１２の出力
端はアンド回路１４、１５の一方入力端に接続されてい
る。アンド回路１４の他方入力端はサーチ方向を示す信
号Ｌを供給するための第１の信号線１６に接続され、ア
ンド回路１５の他方入力端はサーチ方向を示す信号Ｒを
供給するための第２の信号線１７に接続されている。こ
れらアンド回路１４、１５の出力端は、それぞれオア回
路１３の入力端に接続されている。
【０００５】また、前記サーチ部Ａ７のオア回路１１の
他方入力端には接地電位が供給され、オア回路１２の他
方入力端は、サーチ部Ａ６のオア回路１３の出力端に接
続されている。さらに、サーチ部Ａ７のオア回路１３の
出力端は、サーチ部Ａ６のオア回路１１の他方入力端に
接続されている。
他方入力端には接地電位が供給され、オア回路１２の他
方入力端は、サーチ部Ａ６のオア回路１３の出力端に接
続されている。さらに、サーチ部Ａ７のオア回路１３の
出力端は、サーチ部Ａ６のオア回路１１の他方入力端に
接続されている。
【０００６】上記サーチ部Ａ７〜Ａ０の各オア回路１３
の出力端は、エンコーダ回路ＥＣに接続されている。こ
のエンコーダ回路ＥＣは、排他的オア回路２０〜２８、
２つのアンド回路と１つのオア回路によって構成された
アンド・オア回路３０〜３７、およびこれらアンド・オ
ア回路３０〜３７の出力端が適宜接続されたアンド回路
４０、４１、４２によって構成されている。
の出力端は、エンコーダ回路ＥＣに接続されている。こ
のエンコーダ回路ＥＣは、排他的オア回路２０〜２８、
２つのアンド回路と１つのオア回路によって構成された
アンド・オア回路３０〜３７、およびこれらアンド・オ
ア回路３０〜３７の出力端が適宜接続されたアンド回路
４０、４１、４２によって構成されている。
【０００７】上記構成において、８ビットのデータＤ
７，Ｄ６，Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０＝“０
０１００１００”がサーチ部Ａ７〜Ａ０に入力され、こ
のビット列に含まれる“１”をＬＳＢ（右側）側からＭ
ＳＢ（左）側にサーチする場合、前記サーチ方向を示す
信号Ｒが“１”とされ、信号Ｌが“０”とされる。する
と、サーチ部Ａ７〜Ａ０の出力データＴ７，Ｔ６，Ｔ
５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０は“１１１１１１０
０”となる。
７，Ｄ６，Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０＝“０
０１００１００”がサーチ部Ａ７〜Ａ０に入力され、こ
のビット列に含まれる“１”をＬＳＢ（右側）側からＭ
ＳＢ（左）側にサーチする場合、前記サーチ方向を示す
信号Ｒが“１”とされ、信号Ｌが“０”とされる。する
と、サーチ部Ａ７〜Ａ０の出力データＴ７，Ｔ６，Ｔ
５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０は“１１１１１１０
０”となる。
【０００８】すなわち、この場合、サーチ部Ａ０、Ａ１
からはそれぞれ“０”データが出力され、サーチ部Ａ２
からは、入力データに従って、“１”データが出力され
る。この“１”データはサーチ方向に従って、順次サー
チ部Ａ３、Ａ４〜Ａ７に伝搬され、サーチ部Ａ３〜Ａ７
の出力データＴ３〜Ｔ７が全て“１”となる。この出力
データＴ７〜Ｔ０はエンコーダ回路ＥＣによってエンコ
ードされ、このエンコーダ回路ＥＣの出力データＳ２，
Ｓ１，Ｓ０は、“０１１”となる。
からはそれぞれ“０”データが出力され、サーチ部Ａ２
からは、入力データに従って、“１”データが出力され
る。この“１”データはサーチ方向に従って、順次サー
チ部Ａ３、Ａ４〜Ａ７に伝搬され、サーチ部Ａ３〜Ａ７
の出力データＴ３〜Ｔ７が全て“１”となる。この出力
データＴ７〜Ｔ０はエンコーダ回路ＥＣによってエンコ
ードされ、このエンコーダ回路ＥＣの出力データＳ２，
Ｓ１，Ｓ０は、“０１１”となる。
【０００９】また、上記ビット列をＭＳＢ（左）側から
ＬＳＢ（右側）側にサーチする場合、前記サーチ方向を
示す信号Ｒが“０”とされ、信号Ｌが“１”とされる。
すると、サーチ部Ａ７〜Ａ０の出力データＴ７，Ｔ６，
Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０は“００１１１１
１１”となる。
ＬＳＢ（右側）側にサーチする場合、前記サーチ方向を
示す信号Ｒが“０”とされ、信号Ｌが“１”とされる。
すると、サーチ部Ａ７〜Ａ０の出力データＴ７，Ｔ６，
Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０は“００１１１１
１１”となる。
【００１０】すなわち、この場合、サーチ部Ａ７、Ａ６
からはそれぞれ“０”データが出力され、サーチ部Ａ５
からは、入力データに従って、“１”データが出力され
る。この“１”データはサーチ方向に従って、順次サー
チ部Ａ４、Ａ３〜Ａ０に伝搬され、サーチ部Ａ４〜Ａ０
の出力データＴ４〜Ｔ０が全て“１”となる。この出力
データＴ７〜Ｔ０はエンコーダ回路ＥＣによってエンコ
ードされ、このエンコーダ回路ＥＣの出力データＳ２，
Ｓ１，Ｓ０は、“１０１”となる。
からはそれぞれ“０”データが出力され、サーチ部Ａ５
からは、入力データに従って、“１”データが出力され
る。この“１”データはサーチ方向に従って、順次サー
チ部Ａ４、Ａ３〜Ａ０に伝搬され、サーチ部Ａ４〜Ａ０
の出力データＴ４〜Ｔ０が全て“１”となる。この出力
データＴ７〜Ｔ０はエンコーダ回路ＥＣによってエンコ
ードされ、このエンコーダ回路ＥＣの出力データＳ２，
Ｓ１，Ｓ０は、“１０１”となる。
【００１１】
【発明が解決しようとする課題】ところで、上記従来の
ビットサーチ回路は、サーチ方向に従って最初に“１”
データをサーチしたサーチ部の出力データが、隣接する
サーチ部に伝搬されるため、データが伝搬している間
は、サーチ部の出力が確定しない。したがって、ビット
サーチ部の動作速度は、データの伝搬時間に依存する。
ビットサーチ回路は、サーチ方向に従って最初に“１”
データをサーチしたサーチ部の出力データが、隣接する
サーチ部に伝搬されるため、データが伝搬している間
は、サーチ部の出力が確定しない。したがって、ビット
サーチ部の動作速度は、データの伝搬時間に依存する。
【００１２】上記８ビットのビットサーチ回路の場合、
出力データが確定するまでに最も時間がかかるのは、入
力データＤ７，Ｄ６〜Ｄ０＝“０００００００１”を、
ＬＳＢ（右側）側からＭＳＢ（左）側にサーチする場合
であり、“１”データを伝搬するために１６ゲート分の
遅延時間が必要となる。この遅延時間は、サーチするデ
ータのビット長が１６ビット、３２ビットと長くなるに
従って長くなるため、ビットサーチの高速化が困難なも
のであった。
出力データが確定するまでに最も時間がかかるのは、入
力データＤ７，Ｄ６〜Ｄ０＝“０００００００１”を、
ＬＳＢ（右側）側からＭＳＢ（左）側にサーチする場合
であり、“１”データを伝搬するために１６ゲート分の
遅延時間が必要となる。この遅延時間は、サーチするデ
ータのビット長が１６ビット、３２ビットと長くなるに
従って長くなるため、ビットサーチの高速化が困難なも
のであった。
【００１３】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、ビット長
が長い場合においても、サーチ時間を短縮化することが
可能なビットサーチ回路を提供しようとするものであ
る。
されたものであり、その目的とするところは、ビット長
が長い場合においても、サーチ時間を短縮化することが
可能なビットサーチ回路を提供しようとするものであ
る。
【００１４】
【課題を解決するための手段】この発明は、上記課題を
解決するため、入力データを構成する各ビットごとに設
けられ、それぞれ第１、第２、第３の入力端及び出力端
を有し、この出力端は隣接するものの第１の入力端に接
続され、前記第２の入力端にビットのサーチ方向を指定
する指定信号が供給され、前記第３の入力端に前記入力
データを構成する各ビットが供給され、前記第１の入力
端から供給されたビットのサーチ方向前段のサーチ結果
に応じて、第３の入力端から供給されたビットデータの
内容をサーチし、このサーチ結果を前記出力端から出力
する複数のサーチ部と、前記入力データをビットのサー
チ方向に沿って複数のビットによって構成された第１、
第２のビットグループに分け、前記第１のビットグルー
プの各ビットの論理和をとり、これらの中にサーチすべ
きビットが存在する場合、前記第２のビットグループに
対応する前記各サーチ部にサーチすべきビットの存在を
示す第１のデータを供給する第１のオア回路と、前記各
サーチ部の出力信号を符号化する符号化回路とを具備
し、前記各サーチ部の出力信号は前記第１のオア回路か
ら供給される第１のデータにより確定されることを特徴
とする。 前記第２のビットグループの各ビットの論理和
をとり、これらの中にサーチすべきビットが存在する場
合、前記第１のビットグループに対応する前記各サーチ
部にサーチすべきビットの存在を示す第２のデータを供
給する第２のオア回路をさらに具備する。 また、この発
明は、入力データを構成する各ビットごとに設けられ、
それぞれ第１、第２、第３の入力端及び出力端を有し、
この出力端は隣接するものの第１の入力端に接続され、
前記第２の入力端にビットのサーチ方向を指定する指定
信号が供給され、前記第３の入力端に前記入力データを
構成する各ビットが供給され、前記第１の入力端から供
給されたビットのサーチ方向前段のサーチ結果に応じ
て、第３の入力端から供給されたビットデータの内容を
サーチし、このサーチ結果を前記出力端から出力する複
数のサーチ部と、前記入力データをビットのサーチ方向
に沿って複数のビットによって構成された第１、第２、
第３、第４のビットグループに分け、前記第１のビット
グループの各ビットの論理和をとり、こ れらの中にサー
チすべきビットが存在する場合、前記第２、第３、第４
のビットグループに対応する前記各サーチ部にサーチす
べきビットの存在を示す第１のデータを供給する第１の
オア回路と、前記第２のビットグループの各ビットの論
理和をとり、これらの中にサーチすべきビットが存在す
る場合、前記第３、第４のビットグループに対応する前
記各サーチ部にサーチすべきビットの存在を示す第２の
データを供給する第２のオア回路と、前記第３のビット
グループの各ビットの論理和をとり、これらの中にサー
チすべきビットが存在する場合、前記第４のビットグル
ープに対応する前記各サーチ部にサーチすべきビットの
存在を示す第３のデータを供給する第３のオア回路と、
前記各サーチ部の出力信号を符号化する符号化回路とを
具備し、前記各サーチ部の出力信号は前記第１乃至第３
のオア回路から供給される第１乃至第３のデータにより
確定されることを特徴とする。 前記第４のビットグルー
プの各ビットの論理和をとり、これらの中にサーチすべ
きビットが存在する場合、前記第３、第２、第１のビッ
トグループに対応する前記各サーチ部にサーチすべきビ
ットの存在を示す第４のデータを供給する第４のオア回
路と、前記第３のビットグループの各ビットの論理和を
とり、これらの中にサーチすべきビットが存在する場
合、前記第２、第１のビットグループに対応する前記各
サーチ部にサーチすべきビットの存在を示す第５のデー
タを供給する第２のオア回路と、前記第２のビットグル
ープの各ビットの論理和をとり、これらの中にサーチす
べきビットが存在する場合、前記第１のビットグループ
に対応する前記各サーチ部にサーチすべきビットの存在
を示す第６のデータを供給する第６のオア回路とをさら
に具備する。
解決するため、入力データを構成する各ビットごとに設
けられ、それぞれ第１、第２、第３の入力端及び出力端
を有し、この出力端は隣接するものの第１の入力端に接
続され、前記第２の入力端にビットのサーチ方向を指定
する指定信号が供給され、前記第３の入力端に前記入力
データを構成する各ビットが供給され、前記第１の入力
端から供給されたビットのサーチ方向前段のサーチ結果
に応じて、第３の入力端から供給されたビットデータの
内容をサーチし、このサーチ結果を前記出力端から出力
する複数のサーチ部と、前記入力データをビットのサー
チ方向に沿って複数のビットによって構成された第１、
第２のビットグループに分け、前記第１のビットグルー
プの各ビットの論理和をとり、これらの中にサーチすべ
きビットが存在する場合、前記第２のビットグループに
対応する前記各サーチ部にサーチすべきビットの存在を
示す第１のデータを供給する第１のオア回路と、前記各
サーチ部の出力信号を符号化する符号化回路とを具備
し、前記各サーチ部の出力信号は前記第１のオア回路か
ら供給される第１のデータにより確定されることを特徴
とする。 前記第２のビットグループの各ビットの論理和
をとり、これらの中にサーチすべきビットが存在する場
合、前記第１のビットグループに対応する前記各サーチ
部にサーチすべきビットの存在を示す第２のデータを供
給する第２のオア回路をさらに具備する。 また、この発
明は、入力データを構成する各ビットごとに設けられ、
それぞれ第１、第２、第３の入力端及び出力端を有し、
この出力端は隣接するものの第１の入力端に接続され、
前記第２の入力端にビットのサーチ方向を指定する指定
信号が供給され、前記第３の入力端に前記入力データを
構成する各ビットが供給され、前記第１の入力端から供
給されたビットのサーチ方向前段のサーチ結果に応じ
て、第３の入力端から供給されたビットデータの内容を
サーチし、このサーチ結果を前記出力端から出力する複
数のサーチ部と、前記入力データをビットのサーチ方向
に沿って複数のビットによって構成された第１、第２、
第３、第４のビットグループに分け、前記第１のビット
グループの各ビットの論理和をとり、こ れらの中にサー
チすべきビットが存在する場合、前記第２、第３、第４
のビットグループに対応する前記各サーチ部にサーチす
べきビットの存在を示す第１のデータを供給する第１の
オア回路と、前記第２のビットグループの各ビットの論
理和をとり、これらの中にサーチすべきビットが存在す
る場合、前記第３、第４のビットグループに対応する前
記各サーチ部にサーチすべきビットの存在を示す第２の
データを供給する第２のオア回路と、前記第３のビット
グループの各ビットの論理和をとり、これらの中にサー
チすべきビットが存在する場合、前記第４のビットグル
ープに対応する前記各サーチ部にサーチすべきビットの
存在を示す第３のデータを供給する第３のオア回路と、
前記各サーチ部の出力信号を符号化する符号化回路とを
具備し、前記各サーチ部の出力信号は前記第１乃至第３
のオア回路から供給される第１乃至第３のデータにより
確定されることを特徴とする。 前記第４のビットグルー
プの各ビットの論理和をとり、これらの中にサーチすべ
きビットが存在する場合、前記第３、第２、第１のビッ
トグループに対応する前記各サーチ部にサーチすべきビ
ットの存在を示す第４のデータを供給する第４のオア回
路と、前記第３のビットグループの各ビットの論理和を
とり、これらの中にサーチすべきビットが存在する場
合、前記第２、第１のビットグループに対応する前記各
サーチ部にサーチすべきビットの存在を示す第５のデー
タを供給する第２のオア回路と、前記第２のビットグル
ープの各ビットの論理和をとり、これらの中にサーチす
べきビットが存在する場合、前記第１のビットグループ
に対応する前記各サーチ部にサーチすべきビットの存在
を示す第６のデータを供給する第６のオア回路とをさら
に具備する。
【００１５】さらに、この発明は、入力データを受け、
前記入力データのビットの論理和からなる第１の出力信
号を出力する入力手段と、前記入力データの各ビットに
対応して設けられ、前記入力データの対応するビットを
受けるとともに、入力データの対応するビットのサーチ
すべき方向を指定する指定信号を受ける複数のサーチ部
を含み、各サーチ部は、隣接するサーチ部からのサーチ
結果に基づいて、それに入力された対応する入力ビット
が所定の値かサーチし、このサーチ結果に対応する第２
の出力信号を隣接するまだサーチ処理を行っていないサ
ーチ部に供給するとともに、前記入力手段からの第１の
出力信号により前記第２の出力信号が確定されるサーチ
手段と、前記複数のサーチ部からの前記第２の出力信号
に応答して、処理順序方向に初めて所定値が存在するビ
ットポジションをバイナリコードで出力する出力手段と
を具備する。 前記入力手段は、前記入力データをビット
のサーチ方向に沿って複数のビットによって構成された
第１、第２のビットグループに分け、前記第１のビット
グループの各ビットの論理和をとり、これらの中にサー
チすべきビットが存在する場合、前記第２のビットグル
ープに対応する前記各サーチ部にサーチすべきビットの
存在を示す第１のデータを供給する第１のオア回路と、
前記第２のビットグループの各ビットの論理和をとり、
これらの中にサーチすべきビットが存在する場合、前記
第１のビットグループに対応する前記各サーチ部にサー
チすべきビットの存在を示す第２のデータを供給する第
２のオア回路をさらに具備する。
前記入力データのビットの論理和からなる第１の出力信
号を出力する入力手段と、前記入力データの各ビットに
対応して設けられ、前記入力データの対応するビットを
受けるとともに、入力データの対応するビットのサーチ
すべき方向を指定する指定信号を受ける複数のサーチ部
を含み、各サーチ部は、隣接するサーチ部からのサーチ
結果に基づいて、それに入力された対応する入力ビット
が所定の値かサーチし、このサーチ結果に対応する第２
の出力信号を隣接するまだサーチ処理を行っていないサ
ーチ部に供給するとともに、前記入力手段からの第１の
出力信号により前記第２の出力信号が確定されるサーチ
手段と、前記複数のサーチ部からの前記第２の出力信号
に応答して、処理順序方向に初めて所定値が存在するビ
ットポジションをバイナリコードで出力する出力手段と
を具備する。 前記入力手段は、前記入力データをビット
のサーチ方向に沿って複数のビットによって構成された
第１、第２のビットグループに分け、前記第１のビット
グループの各ビットの論理和をとり、これらの中にサー
チすべきビットが存在する場合、前記第２のビットグル
ープに対応する前記各サーチ部にサーチすべきビットの
存在を示す第１のデータを供給する第１のオア回路と、
前記第２のビットグループの各ビットの論理和をとり、
これらの中にサーチすべきビットが存在する場合、前記
第１のビットグループに対応する前記各サーチ部にサー
チすべきビットの存在を示す第２のデータを供給する第
２のオア回路をさらに具備する。
【００１６】
【作用】すなわち、この発明は、第１のビットグループ
にサーチすべきビットが存在する場合、第２のビットグ
ループに対応する全サーチ部に、第１のオア回路からサ
ーチすべきビットの存在を示すデータを供給し、第２の
ビットグループにサーチすべきビットが存在する場合、
前記第１のビットグループに対応する前記全サーチ部
に、第２のオア回路からサーチすべきビットの存在を示
すデータを供給している。したがって、サーチ部から出
力されるサーチ結果を、ビットのサーチ方向後段のサー
チ部に、転送する回数を減少することができるため、高
速動作が可能である。
にサーチすべきビットが存在する場合、第２のビットグ
ループに対応する全サーチ部に、第１のオア回路からサ
ーチすべきビットの存在を示すデータを供給し、第２の
ビットグループにサーチすべきビットが存在する場合、
前記第１のビットグループに対応する前記全サーチ部
に、第２のオア回路からサーチすべきビットの存在を示
すデータを供給している。したがって、サーチ部から出
力されるサーチ結果を、ビットのサーチ方向後段のサー
チ部に、転送する回数を減少することができるため、高
速動作が可能である。
【００１７】
【実施例】以下、この発明の一実施例について、図面を
参照して説明する。
参照して説明する。
【００１８】図２は、例えば８ビット長の入力データに
含まれる“１”信号をサーチするものである。すなわ
ち、８ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３，
Ｄ２，Ｄ１，Ｄ０はそれぞれサーチ部Ａ７，Ａ６，Ａ
５，Ａ４，Ａ３，Ａ２，Ａ１，Ａ０に供給される。ま
た、データＤ７〜Ｄ０のうち、下位４ビットのデータＤ
３，Ｄ２，Ｄ１，Ｄ０は、オア回路５１に供給され、上
位４ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４は、オア回
路５２に供給される。前記オア回路５１の出力信号は、
前記サーチ部Ａ７，Ａ６，Ａ５，Ａ４に供給され、前記
オア回路５２の出力信号は、前記サーチ部Ａ３，Ａ２，
Ａ１，Ａ０に供給される。
含まれる“１”信号をサーチするものである。すなわ
ち、８ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３，
Ｄ２，Ｄ１，Ｄ０はそれぞれサーチ部Ａ７，Ａ６，Ａ
５，Ａ４，Ａ３，Ａ２，Ａ１，Ａ０に供給される。ま
た、データＤ７〜Ｄ０のうち、下位４ビットのデータＤ
３，Ｄ２，Ｄ１，Ｄ０は、オア回路５１に供給され、上
位４ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４は、オア回
路５２に供給される。前記オア回路５１の出力信号は、
前記サーチ部Ａ７，Ａ６，Ａ５，Ａ４に供給され、前記
オア回路５２の出力信号は、前記サーチ部Ａ３，Ａ２，
Ａ１，Ａ０に供給される。
【００１９】前記サーチ部Ａ７〜Ａ０は、それぞれオア
回路６１、６２、６３アンド回路６４、６５によって構
成されている。これらサーチ部Ａ７〜Ａ０は、ほぼ同一
構成であるため、オア回路５１の出力信号が供給される
サーチ部Ａ７〜Ａ４については、サーチ部Ａ７，Ａ６の
み説明し、オア回路５２の出力信号が供給されるサーチ
部Ａ３〜Ａ０については、サーチ部Ａ１，Ａ０のみ説明
する。
回路６１、６２、６３アンド回路６４、６５によって構
成されている。これらサーチ部Ａ７〜Ａ０は、ほぼ同一
構成であるため、オア回路５１の出力信号が供給される
サーチ部Ａ７〜Ａ４については、サーチ部Ａ７，Ａ６の
み説明し、オア回路５２の出力信号が供給されるサーチ
部Ａ３〜Ａ０については、サーチ部Ａ１，Ａ０のみ説明
する。
【００２０】先ず、サーチ部Ａ７、Ａ６において、前記
データＤ７，Ｄ６は、それぞれオア回路６１、６２の第
１の入力端に供給され、前記オア回路５１の出力信号は
オア回路６２の第２の入力端にそれぞれ供給されてい
る。また、オア回路６１の第２の入力端には、接地電位
が供給されている。これらオア回路６１、６２の出力端
はアンド回路６４、６５の一方入力端に接続されてい
る。アンド回路６４の他方入力端はサーチ方向を示す信
号Ｌを供給するための第１の信号線６６に接続され、ア
ンド回路６５の他方入力端はサーチ方向を示す信号Ｒを
供給するための第２の信号線６７に接続されている。こ
れらアンド回路６４、６５の出力端は、それぞれオア回
路６３の入力端に接続されている。
データＤ７，Ｄ６は、それぞれオア回路６１、６２の第
１の入力端に供給され、前記オア回路５１の出力信号は
オア回路６２の第２の入力端にそれぞれ供給されてい
る。また、オア回路６１の第２の入力端には、接地電位
が供給されている。これらオア回路６１、６２の出力端
はアンド回路６４、６５の一方入力端に接続されてい
る。アンド回路６４の他方入力端はサーチ方向を示す信
号Ｌを供給するための第１の信号線６６に接続され、ア
ンド回路６５の他方入力端はサーチ方向を示す信号Ｒを
供給するための第２の信号線６７に接続されている。こ
れらアンド回路６４、６５の出力端は、それぞれオア回
路６３の入力端に接続されている。
【００２１】また、前記サーチ部Ａ７のオア回路６１の
第３の入力端には接地電位が供給され、オア回路６２の
第３の入力端は、サーチ部Ａ６のオア回路６３の出力端
に接続されている。さらに、サーチ部Ａ７のオア回路６
３の出力端は、サーチ部Ａ６のオア回路６１の第３の入
力端に接続されている。
第３の入力端には接地電位が供給され、オア回路６２の
第３の入力端は、サーチ部Ａ６のオア回路６３の出力端
に接続されている。さらに、サーチ部Ａ７のオア回路６
３の出力端は、サーチ部Ａ６のオア回路６１の第３の入
力端に接続されている。
【００２２】次に、サーチ部Ａ１、Ａ０において、前記
データＤ１，Ｄ０は、それぞれオア回路６１、６２の第
１の入力端に供給され、前記オア回路５２の出力信号は
オア回路６１の第２の入力端にそれぞれ供給されてい
る。また、各オア回路６２の第２の入力端には、接地電
位が供給されている。これらオア回路６１、６２の出力
端はアンド回路６４、６５の一方入力端に接続されてい
る。アンド回路６４の他方入力端はサーチ方向を示す信
号Ｌを供給するための第１の信号線６６に接続され、ア
ンド回路６５の他方入力端はサーチ方向を示す信号Ｒを
供給するための第２の信号線６７に接続されている。こ
れらアンド回路６４、６５の出力端は、それぞれオア回
路６３の入力端に接続されている。
データＤ１，Ｄ０は、それぞれオア回路６１、６２の第
１の入力端に供給され、前記オア回路５２の出力信号は
オア回路６１の第２の入力端にそれぞれ供給されてい
る。また、各オア回路６２の第２の入力端には、接地電
位が供給されている。これらオア回路６１、６２の出力
端はアンド回路６４、６５の一方入力端に接続されてい
る。アンド回路６４の他方入力端はサーチ方向を示す信
号Ｌを供給するための第１の信号線６６に接続され、ア
ンド回路６５の他方入力端はサーチ方向を示す信号Ｒを
供給するための第２の信号線６７に接続されている。こ
れらアンド回路６４、６５の出力端は、それぞれオア回
路６３の入力端に接続されている。
【００２３】また、前記サーチ部Ａ０のオア回路６２の
第３の入力端には接地電位が供給され、オア回路６１の
第３の入力端は、サーチ部Ａ１のオア回路６３の出力端
に接続されている。さらに、サーチ部Ａ０のオア回路６
３の出力端は、サーチ部Ａ１のオア回路６２の第３の入
力端に接続されている。
第３の入力端には接地電位が供給され、オア回路６１の
第３の入力端は、サーチ部Ａ１のオア回路６３の出力端
に接続されている。さらに、サーチ部Ａ０のオア回路６
３の出力端は、サーチ部Ａ１のオア回路６２の第３の入
力端に接続されている。
【００２４】上記サーチ部Ａ７〜Ａ０の各オア回路６３
の出力端は、エンコーダ回路ＥＣに接続されている。こ
のエンコーダ回路ＥＣは、排他的オア回路７０〜７８、
２つのアンド回路と１つのオア回路によって構成された
アンド・オア回路８０〜８７、およびこれらアンド・オ
ア回路８０〜８７の出力端が適宜接続されたアンド回路
９０、９１、９２によって構成されている。
の出力端は、エンコーダ回路ＥＣに接続されている。こ
のエンコーダ回路ＥＣは、排他的オア回路７０〜７８、
２つのアンド回路と１つのオア回路によって構成された
アンド・オア回路８０〜８７、およびこれらアンド・オ
ア回路８０〜８７の出力端が適宜接続されたアンド回路
９０、９１、９２によって構成されている。
【００２５】上記構成において、８ビットのデータＤ
７，Ｄ６，Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０＝“０
０１００１００”がサーチ部Ａ７〜Ａ０に入力され、こ
のビット列に含まれる“１”をＬＳＢ（右）側からＭＳ
Ｂ（左）側にサーチする場合、前記サーチ方向を示す信
号Ｒが“１”とされ、信号Ｌが“０”とされる。する
と、サーチ部Ａ７〜Ａ０の出力データＴ７，Ｔ６，Ｔ
５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０は“１１１１１１０
０”となる。
７，Ｄ６，Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０＝“０
０１００１００”がサーチ部Ａ７〜Ａ０に入力され、こ
のビット列に含まれる“１”をＬＳＢ（右）側からＭＳ
Ｂ（左）側にサーチする場合、前記サーチ方向を示す信
号Ｒが“１”とされ、信号Ｌが“０”とされる。する
と、サーチ部Ａ７〜Ａ０の出力データＴ７，Ｔ６，Ｔ
５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０は“１１１１１１０
０”となる。
【００２６】すなわち、この場合、データ“０１００”
が供給されるオア回路５１からは、“１”データが出力
され、この“１”データはサーチ部Ｄ７，Ｄ６，Ｄ５，
Ｄ４に供給される。このため、サーチ部Ｄ７〜Ｄ４の出
力データＴ７，Ｔ６，Ｔ５，Ｔ４は“１”と確定され
る。
が供給されるオア回路５１からは、“１”データが出力
され、この“１”データはサーチ部Ｄ７，Ｄ６，Ｄ５，
Ｄ４に供給される。このため、サーチ部Ｄ７〜Ｄ４の出
力データＴ７，Ｔ６，Ｔ５，Ｔ４は“１”と確定され
る。
【００２７】一方、サーチ部Ａ０、Ａ１からはそれぞれ
“０”データが出力され、サーチ部Ａ２からは、入力デ
ータに従って、“１”データが出力される。この“１”
データはサーチ方向に従って、サーチ部Ａ３に伝搬さ
れ、サーチ部Ａ３の出力データＴ３が“１”とされる。
サーチ部Ａ４〜Ａ７は既に出力データが確定しているた
め、サーチ部Ａ３の出力データが確定した時点で、サー
チ部Ａ０〜Ａ７の全ての出力データが確定する。これら
サーチ部Ａ０〜Ａ７の出力データＴ７〜Ｔ０はエンコー
ダ回路ＥＣによってエンコードされ、このエンコーダ回
路ＥＣの出力データＳ２，Ｓ１，Ｓ０は、“０１１”と
なる。
“０”データが出力され、サーチ部Ａ２からは、入力デ
ータに従って、“１”データが出力される。この“１”
データはサーチ方向に従って、サーチ部Ａ３に伝搬さ
れ、サーチ部Ａ３の出力データＴ３が“１”とされる。
サーチ部Ａ４〜Ａ７は既に出力データが確定しているた
め、サーチ部Ａ３の出力データが確定した時点で、サー
チ部Ａ０〜Ａ７の全ての出力データが確定する。これら
サーチ部Ａ０〜Ａ７の出力データＴ７〜Ｔ０はエンコー
ダ回路ＥＣによってエンコードされ、このエンコーダ回
路ＥＣの出力データＳ２，Ｓ１，Ｓ０は、“０１１”と
なる。
【００２８】また、上記ビット列をＭＳＢ（左）側から
ＬＳＢ（右）側にサーチする場合、前記サーチ方向を示
す信号Ｒが“０”とされ、信号Ｌが“１”とされる。す
ると、サーチ部Ａ７〜Ａ０の出力データＴ７，Ｔ６，Ｔ
５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０は“００１１１１１
１”となる。
ＬＳＢ（右）側にサーチする場合、前記サーチ方向を示
す信号Ｒが“０”とされ、信号Ｌが“１”とされる。す
ると、サーチ部Ａ７〜Ａ０の出力データＴ７，Ｔ６，Ｔ
５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０は“００１１１１１
１”となる。
【００２９】すなわち、この場合、データ“００１０”
が供給されるオア回路５２からは、“１”データが出力
され、この“１”データはサーチ部Ｄ３，Ｄ２，Ｄ１，
Ｄ０に供給される。このため、サーチ部Ｄ３〜Ｄ０の出
力データＴ３，Ｔ２，Ｔ１，Ｔ０は“１”と確定され
る。
が供給されるオア回路５２からは、“１”データが出力
され、この“１”データはサーチ部Ｄ３，Ｄ２，Ｄ１，
Ｄ０に供給される。このため、サーチ部Ｄ３〜Ｄ０の出
力データＴ３，Ｔ２，Ｔ１，Ｔ０は“１”と確定され
る。
【００３０】一方、サーチ部Ａ７、Ａ６からはそれぞれ
“０”データが出力され、サーチ部Ａ５からは、入力デ
ータに従って、“１”データが出力される。この“１”
データはサーチ方向に従って、サーチ部Ａ４に伝搬さ
れ、サーチ部Ａ４の出力データＴ４が“１”とされる。
サーチ部Ａ３〜Ａ０は既に出力データが確定しているた
め、サーチ部Ａ４の出力データが確定した時点で、サー
チ部Ａ０〜Ａ７の全ての出力データが確定する。これら
サーチ部Ａ０〜Ａ７の出力データＴ７〜Ｔ０はエンコー
ダ回路ＥＣによってエンコードされ、このエンコーダ回
路ＥＣの出力データＳ２，Ｓ１，Ｓ０は、“１０１”と
なる。
“０”データが出力され、サーチ部Ａ５からは、入力デ
ータに従って、“１”データが出力される。この“１”
データはサーチ方向に従って、サーチ部Ａ４に伝搬さ
れ、サーチ部Ａ４の出力データＴ４が“１”とされる。
サーチ部Ａ３〜Ａ０は既に出力データが確定しているた
め、サーチ部Ａ４の出力データが確定した時点で、サー
チ部Ａ０〜Ａ７の全ての出力データが確定する。これら
サーチ部Ａ０〜Ａ７の出力データＴ７〜Ｔ０はエンコー
ダ回路ＥＣによってエンコードされ、このエンコーダ回
路ＥＣの出力データＳ２，Ｓ１，Ｓ０は、“１０１”と
なる。
【００３１】上記実施例によれば、８ビットのデータ列
のうち、下位４ビットのデータが供給されるオア回路５
１の出力データを、上位４ビットをサーチするサーチ部
Ａ７〜Ａ４に供給し、８ビットのデータ列のうち、上位
４ビットのデータが供給されるオア回路５２の出力デー
タを、下位４ビットをサーチするサーチ部Ａ３〜Ａ０に
供給することにより、オア回路５１、５２に供給される
データ中に“１”が存在すれば、オア回路５１、５２の
出力データによって、サーチ部Ａ７〜Ａ４あるいはサー
チ部Ａ３〜Ａ０の出力データを並列的に確定している。
したがって、“１”データを伝搬するサーチ部の数、す
なわち、ゲート数を減少することができるため、高速動
作が可能となる。図３は、この発明の第２の実施例を示
すものである。
のうち、下位４ビットのデータが供給されるオア回路５
１の出力データを、上位４ビットをサーチするサーチ部
Ａ７〜Ａ４に供給し、８ビットのデータ列のうち、上位
４ビットのデータが供給されるオア回路５２の出力デー
タを、下位４ビットをサーチするサーチ部Ａ３〜Ａ０に
供給することにより、オア回路５１、５２に供給される
データ中に“１”が存在すれば、オア回路５１、５２の
出力データによって、サーチ部Ａ７〜Ａ４あるいはサー
チ部Ａ３〜Ａ０の出力データを並列的に確定している。
したがって、“１”データを伝搬するサーチ部の数、す
なわち、ゲート数を減少することができるため、高速動
作が可能となる。図３は、この発明の第２の実施例を示
すものである。
【００３２】この実施例は、入力データが１６ビット長
の場合を示すものである。１６ビットのデータＤ１５〜
Ｄ０のうち、データＤ０〜Ｄ３は、サーチ部Ａ０〜Ａ３
に供給されるとともに、オア回路１０１に供給されてい
る。このオア回路１０１の出力データは、データＤ４〜
Ｄ７とともにサーチ部Ａ４〜Ａ７に供給され、さらに、
データＤ４〜Ｄ７とともにオア回路１０２に供給され
る。このオア回路１０２の出力データは、データＤ８〜
Ｄ１１とともにサーチ部Ａ８〜Ａ１１に供給され、さら
に、データＤ８〜Ｄ１１とともにオア回路１０３に供給
される。このオア回路１０３の出力データは、データＤ
１２〜Ｄ１５とともにサーチ部Ａ１２〜Ａ１５に供給さ
れている。
の場合を示すものである。１６ビットのデータＤ１５〜
Ｄ０のうち、データＤ０〜Ｄ３は、サーチ部Ａ０〜Ａ３
に供給されるとともに、オア回路１０１に供給されてい
る。このオア回路１０１の出力データは、データＤ４〜
Ｄ７とともにサーチ部Ａ４〜Ａ７に供給され、さらに、
データＤ４〜Ｄ７とともにオア回路１０２に供給され
る。このオア回路１０２の出力データは、データＤ８〜
Ｄ１１とともにサーチ部Ａ８〜Ａ１１に供給され、さら
に、データＤ８〜Ｄ１１とともにオア回路１０３に供給
される。このオア回路１０３の出力データは、データＤ
１２〜Ｄ１５とともにサーチ部Ａ１２〜Ａ１５に供給さ
れている。
【００３３】さらに、前記データＤ１２〜Ｄ１５はオア
回路１０４に供給されている。このオア回路１０４の出
力データは、前記サーチ部Ａ８〜Ａ１１に供給され、さ
らに、前記データＤ８〜Ｄ１１とともにオア回路１０５
に供給されている。このオア回路１０５の出力データ
は、前記サーチ部Ａ７〜Ａ４に供給され、さらに、前記
データＤ７〜Ｄ４とともに、オア回路１０６に供給され
る。このオア回路１０６の出力データは、前記サーチ部
Ａ０〜Ａ３に供給されている。
回路１０４に供給されている。このオア回路１０４の出
力データは、前記サーチ部Ａ８〜Ａ１１に供給され、さ
らに、前記データＤ８〜Ｄ１１とともにオア回路１０５
に供給されている。このオア回路１０５の出力データ
は、前記サーチ部Ａ７〜Ａ４に供給され、さらに、前記
データＤ７〜Ｄ４とともに、オア回路１０６に供給され
る。このオア回路１０６の出力データは、前記サーチ部
Ａ０〜Ａ３に供給されている。
【００３４】前記サーチ部Ａ１５〜Ａ０は、第１の実施
例と同様である。これらサーチ部Ａ１５〜Ａ０の出力デ
ータＴ１５〜Ｔ０はエンコーダＥＣに供給される。この
エンコーダＥＣの構成は、この発明の要旨ではないため
省略する。
例と同様である。これらサーチ部Ａ１５〜Ａ０の出力デ
ータＴ１５〜Ｔ０はエンコーダＥＣに供給される。この
エンコーダＥＣの構成は、この発明の要旨ではないため
省略する。
【００３５】図３に示す構成において、オア回路１０１
の出力データはサーチ部Ａ４〜Ａ７に供給されるととも
にオア回路１０２に供給され、オア回路１０２の出力デ
ータはサーチ部Ａ８〜Ａ１１に供給されるとともにオア
回路１０３に供給され、オア回路１０３の出力データは
サーチ部Ａ１２〜Ａ１５に供給されている。さらに、オ
ア回路１０４の出力データはサーチ部Ａ１１〜Ａ８に供
給されるとともにオア回路１０５に供給され、オア回路
１０５の出力データはサーチ部Ａ７〜Ａ４に供給される
とともにオア回路１０６に供給され、オア回路１０６の
出力データはサーチ部Ａ３〜Ａ０に供給されている。し
たがって、１６ビットのデータＤ１５〜Ｄ０をＬＳＢ側
からＭＳＢ側にサーチする際、あるいはＭＳＢ側からＬ
ＳＢ側にサーチする際に、あるオア回路に供給されるデ
ータに“１”が含まれている場合、そのオア回路以降の
サーチ部の出力データを同時に確定することができる。
このため、“１”データの伝搬は、“１”データが供給
されるサーチ部からその“１”データが供給されるオア
回路の手前まででよい。よって、この実施例のようにビ
ット長が長い場合においても、伝搬遅延は前記実施例と
同様であり、高速動作が可能である。
の出力データはサーチ部Ａ４〜Ａ７に供給されるととも
にオア回路１０２に供給され、オア回路１０２の出力デ
ータはサーチ部Ａ８〜Ａ１１に供給されるとともにオア
回路１０３に供給され、オア回路１０３の出力データは
サーチ部Ａ１２〜Ａ１５に供給されている。さらに、オ
ア回路１０４の出力データはサーチ部Ａ１１〜Ａ８に供
給されるとともにオア回路１０５に供給され、オア回路
１０５の出力データはサーチ部Ａ７〜Ａ４に供給される
とともにオア回路１０６に供給され、オア回路１０６の
出力データはサーチ部Ａ３〜Ａ０に供給されている。し
たがって、１６ビットのデータＤ１５〜Ｄ０をＬＳＢ側
からＭＳＢ側にサーチする際、あるいはＭＳＢ側からＬ
ＳＢ側にサーチする際に、あるオア回路に供給されるデ
ータに“１”が含まれている場合、そのオア回路以降の
サーチ部の出力データを同時に確定することができる。
このため、“１”データの伝搬は、“１”データが供給
されるサーチ部からその“１”データが供給されるオア
回路の手前まででよい。よって、この実施例のようにビ
ット長が長い場合においても、伝搬遅延は前記実施例と
同様であり、高速動作が可能である。
【００３６】この発明の場合、入力データのビット長が
長くなるに従って、その効果が顕著となる。すなわち、
入力データが８ビット長の場合、図１に示す従来例にお
いては、最大１６ゲート分の伝搬遅延が生じたが、図２
に示す実施例においては、最大８ゲート分の伝搬遅延で
すむ。また、入力データが１６ビット長の場合、従来の
構成においては、理論上３２ゲート分の伝搬遅延が生じ
るが、図３に示す実施例においては、１０ゲート分です
む。さらに、入力データが３２ビット長の場合、従来の
構成においては、理論上６４ゲート分の伝搬遅延が生じ
るが、この発明においては、理論上１４ゲート分ですむ
ものである。尚、この発明は上記実施例に限定されるも
のではなく、発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
長くなるに従って、その効果が顕著となる。すなわち、
入力データが８ビット長の場合、図１に示す従来例にお
いては、最大１６ゲート分の伝搬遅延が生じたが、図２
に示す実施例においては、最大８ゲート分の伝搬遅延で
すむ。また、入力データが１６ビット長の場合、従来の
構成においては、理論上３２ゲート分の伝搬遅延が生じ
るが、図３に示す実施例においては、１０ゲート分です
む。さらに、入力データが３２ビット長の場合、従来の
構成においては、理論上６４ゲート分の伝搬遅延が生じ
るが、この発明においては、理論上１４ゲート分ですむ
ものである。尚、この発明は上記実施例に限定されるも
のではなく、発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
【００３７】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ビット長が長い場合においても、サーチ時間を短縮
化することが可能なビットサーチ回路を提供できる。
ば、ビット長が長い場合においても、サーチ時間を短縮
化することが可能なビットサーチ回路を提供できる。
【図１】従来のビットサーチ回路を示す回路図。
【図２】この発明の第１の実施例を示す回路図。
【図３】この発明の第２の実施例を示す回路図。
Ｄ７〜Ｄ０…データ、Ａ１５〜Ａ８、Ａ７〜Ａ０…サー
チ部、５１、５２、１０１〜１０６…オア回路、ＥＣ…
エンコーダ。
チ部、５１、５２、１０１〜１０６…オア回路、ＥＣ…
エンコーダ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 花谷 真吾 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 北川 信孝 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平２−282820（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/00 H04N 1/413
Claims (6)
- 【請求項１】 入力データを構成する各ビットごとに設
けられ、それぞれ第１、第２、第３の入力端及び出力端
を有し、この出力端は隣接するものの第１の入力端に接
続され、前記第２の入力端にビットのサーチ方向を指定
する指定信号が供給され、前記第３の入力端に前記入力
データを構成する各ビットが供給され、前記第１の入力
端から供給されたビットのサーチ方向前段のサーチ結果
に応じて、第３の入力端から供給されたビットデータの
内容をサーチし、このサーチ結果を前記出力端から出力
する複数のサーチ部と、 前記入力データをビットのサーチ方向に沿って複数のビ
ットによって構成された第１、第２のビットグループに
分け、前記第１のビットグループの各ビットの論理和を
とり、これらの中にサーチすべきビットが存在する場
合、前記第２のビットグループに対応する前記各サーチ
部にサーチすべきビットの存在を示す第１のデータを供
給する第１のオア回路と、前記各サーチ部の出力信号を符号化する符号化回路とを
具備し、 前記各サーチ部の出力信号は前記第１のオア回路から供
給される第１のデータにより確定される ことを特徴とす
るビットサーチ回路。 - 【請求項２】 前記第２のビットグループの各ビットの
論理和をとり、これらの中にサーチすべきビットが存在
する場合、前記第１のビットグループに対応する前記各
サーチ部にサーチすべきビットの存在を示す第２のデー
タを供給する第２のオア回路をさらに具備することを特
徴とする請求項１記載のビットサーチ回路。 - 【請求項３】 入力データを構成する各ビットごとに設
けられ、それぞれ第１、第２、第３の入力端及び出力端
を有し、この出力端は隣接するものの第１の入力端に接
続され、前記第２の入力端にビットのサーチ方向を指定
する指定信号が供給され、前記第３の入力端に前記入力
データを構成する各ビットが供給され、前記第１の入力
端から供給されたビットのサーチ方向前段のサーチ結果
に応じて、第３の入力端から供給されたビットデータの
内容をサーチし、このサーチ結果を前記出力端から出力
する複数のサーチ部と、 前記入力データをビットのサーチ方向に沿って複数のビ
ットによって構成された第１、第２、第３、第４のビッ
トグループに分け、前記第１のビットグループの各ビッ
トの論理和をとり、これらの中にサーチすべきビットが
存在する場合、前記第２、第３、第４のビットグループ
に対応する前記各サーチ部にサーチすべきビットの存在
を示す第１のデータを供給する第１のオア回路と、 前記第２のビットグループの各ビットの論理和をとり、
これらの中にサーチすべきビットが存在する場合、前記
第３、第４のビットグループに対応する前記各サーチ部
にサーチすべきビットの存在を示す第２のデータを供給
する第２のオア回路と、 前記第３のビットグループの各ビットの論理和をとり、
これらの中にサーチすべきビットが存在する場合、前記
第４のビットグループに対応する前記各サーチ部にサー
チすべきビットの存在を示す第３のデータを供給する第
３のオア回路と、前記各サーチ部の出力信号を符号化する符号化回路とを
具備し、 前記各サーチ部の出力信号は前記第１乃至第３のオア回
路から供給される第１乃至第３のデータにより確定され
る ことを特徴とするビットサーチ回路。 - 【請求項４】 前記第４のビットグループの各ビットの
論理和をとり、これらの中にサーチすべきビットが存在
する場合、前記第３、第２、第１のビットグループに対
応する前記各サーチ部にサーチすべきビットの存在を示
す第４のデータを供給する第４のオア回路と、 前記第３のビットグループの各ビットの論理和をとり、
これらの中にサーチすべきビットが存在する場合、前記
第２、第１のビットグループに対応する前記各サーチ部
にサーチすべきビットの存在を示す第５のデータを供給
する第５のオア回路と、 前記第２のビットグループの各ビットの論理和をとり、
これらの中にサーチすべきビットが存在する場合、前記
第１のビットグループに対応する前記各サーチ部にサー
チすべきビットの存在を示す第６のデータを供給する第
６のオア回路と をさらに具備することを特徴とする請求
項４記載のビットサーチ回路。 - 【請求項５】 入力データを受け、前記入力データのビ
ットの論理和からなる第１の出力信号を出力する入力手
段と、 前記入力データの各ビットに対応して設けられ、前記入
力データの対応するビットを受けるとともに、入力デー
タの対応するビットのサーチすべき方向を指定する指定
信号を受ける複数のサーチ部を含み、各サーチ部は、隣
接するサーチ部からのサーチ結果に基づいて、それに入
力された対応する入力ビットが所定の値かサーチし、こ
のサーチ結果に対応する第２の出力信号を隣接するまだ
サーチ処理を行っていないサーチ部に供給するととも
に、前記入力手段からの第１の出力信号により前記第２
の出力信号が確定されるサーチ手段と、 前記複数のサーチ部からの前記第２の出力信号に応答し
て、処理順序方向に初めて所定値が存在するビットポジ
ションをバイナリコードで出力する出力手段と を具備す
ることを特徴とするビットサーチ回路。 - 【請求項６】 前記入力手段は、前記入力データをビッ
トのサーチ方向に沿って複数のビットによって構成され
た第１、第２のビットグループに分け、前記第１のビッ
トグループの各ビットの論理和をとり、これらの中にサ
ーチすべきビットが存在する場合、前記第２のビットグ
ループに対応する前記各サーチ部にサーチすべきビット
の存在を示す第１のデータを供給する第１のオア回路
と、 前記第２のビットグループの各ビットの論理和をとり、
これらの中にサーチすべきビットが存在する場合、前記
第１のビットグループに対応する前記各サーチ部にサー
チすべきビットの存在を示す第２のデータを供給する第
２のオア回路をさらに具備することを特徴とする請求項
５記載のビットサーチ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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