KR960042416A - 최대값 선택회로 - Google Patents

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Abstract

본 발명은 최대값 선택회로에 관한 것으로, 특히 다수의 입력신호를 동시에 비교 처리하여 지연시간의 단축과 고속데이터 처리에 적당하도록 한 최대값 선택회로에 관한 것이다.
이를 위한 본 발명의 최대값 선택회로는 n배트로 된 m개의 2진수 중 최대값을 선택하는 최대값 선택회로에 있어서, m개의 2진수의 단위비트와 캐리신호를 각각 비트단위로 비교하여 얻은 최대값 지성신호를 그 다음 하위비트의 캐리신호로 출력하도록 직렬접속되는 n개의 단위비트 병렬비교기와, 상기 최하위 비트의 단위비트 병렬비교기(7n)에서 출력되는 최대값 지성신호에 따라 입력되는 m개의 2진수 중에 최대값을 최종적으로 출력하는 멀티플렉서를 포함하여 구성된 것이다.

Description

최대값 선택회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 최대값 선택회로의 구성블럭도, 제4도는 본 발명에 따른 단위비트 병렬비교기를 나타낸 회로도.

Claims (5)

  1. n비트로된 m개의 12진수 중 최대값을 선택하는 최대값 선택회로에 있어서, m개의 2진수의 단위비트와 캐리신호를 각각 비트단위로 비교하여 얻은 최대값 지성신호를 그 다음 하위비트의 캐리신호로 출력하도록 직렬접속되는 n개의 단위비트 병렬비교기와, 상기 최하위 비트의 단위비트 병렬비교기(7n)에서 출력되는 최대값 지성신호에 따라 입력되는 m개의 2진수 중에 최대값을 최종적으로 출력하는 멀티플렉서를 포함하여 구성됨을 특징으로 하는 최대값 선택회로.
  2. 제1항에 있어서, 각 단위비트 병렬비교기는 m개의 n비트 2진수의 각 단위비트 입력값을 논리합 연산하여 출력하는 제1노아 게이트와, 상기 입력되는 캐리값을 논리합 연산하여 출력하는 제2노아 게이트와, 상기 제1, 제2노아 게이트의 출력신호와 2진수의 단위비트 및 해당 캐리신호를 1차 논리연산하고 그 결과와 그밖의 다른 m-1개의 단위비트와 캐리신호들을 2차 논리연산하여 단위비트중 최대값임을 지정하여 출력하는 m개의 논리 연산부로 구성됨을 특징으로 하는 최대값 선택회로.
  3. 제2항에 있어서, 제1, 제2노아 게이트 및 각 논리연산부는 해당 단위비트와 해당 캐리신호가 동시에 "1"이면 다른 입력단에 입력되는 단위비트 및 캐리신호에 관계없이 최대값 지성신호(Am)로 "1"를 출력하고, 해당 단위비트가 "1"이고, 해당 캐리신호가 "0"일때는 다른 입력단에 입력되는 캐리 입력이 하나라도 "1"이면 최대값 지성신호로 "0"를 출력하고, 다른 입력단의 캐리 입력이 모두 "0"이면 최대값 지성신호로 "1"를 출력하며, 해당 단위비트가 "0"이고 해당 캐리신호가 "1"일때는 다른 단위비트 이벽값과 캐리 입력이 동시에 "1"일 경우 최대값 선택신호로 "0"를 출력하고, 다른 단위비트 입력값과 캐리 입력이 동시에 "1"이 되지 않으면 최대값 지성신호로 "1"를 출력하고, 해당 단위비트가 "0"이고 해당 캐리신호가 "0"일때는 다른 모든 단위비트는 입력값과 캐리 입력이 "0"일 경우에만 최대값 지성신호로 "1"를 출력하고, 다른 모든 단위비트 입력값과 캐리 입력 중 하나라도 "1"인 경우에는 최대값 지성신호로 "0"를 출력하도록 구성됨을 특징으로 하는 최대값 선택회로.
  4. 제3항에 있어서, 5개의 n비트 2진수의 단위비트를 A, B, C, D, E라 하고, 해당 캐리값을 Ac, Bc, Cc, Dc, Ec라 할 때, 제1, 제2노아게이트 및 각 논리연산부는 의 논리값을 갖도록 구성됨을 특징으로 하는 최대값 선택회로.
  5. 제2항에 있어서, 각 논리연산부는 상기 제1노아 게이트의 출력과 일 단위비트의 입력값을 논리 연산하여 출력하는 제1오아 게이트와, 상기 제1오아 게이트의 출력신호와 상기 제2노아 게이트의 출력신호를 논리 연산하여 출력하는 제1앤드 게이트와, 상기 일 단위비트 입력값과 해당 캐리값을 논리 연산하여 출력하는 제1낸드 게이트와, 상기 제1낸드 게이트의 출력을 반전시키는 인버터와, 상기 해당 논리연산부의 제1낸드 게이트의 출력신호를 제외한 다른 논리연산부의 제1낸드 게이트의 출력신호와 상기 해당 논리연산부의 캐리입력 신호를 논리연산하는 제2앤드 게이트와, 상기 제1앤드 게이트, 상기 인버터 및 상기 제2앤드 게이트의 출력신호를 논리 연산하여 출력하는 제2오아 게이트로 구성됨을 특징으로 하는 최대값 선택회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950011778A 1995-05-12 1995-05-12 최대값 선택회로 KR0156152B1 (ko)

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