JP3283137B2 - 可変利得増幅回路 - Google Patents
可変利得増幅回路Info
- Publication number
- JP3283137B2 JP3283137B2 JP11290794A JP11290794A JP3283137B2 JP 3283137 B2 JP3283137 B2 JP 3283137B2 JP 11290794 A JP11290794 A JP 11290794A JP 11290794 A JP11290794 A JP 11290794A JP 3283137 B2 JP3283137 B2 JP 3283137B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gain
- exp
- circuit
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【0001】
【産業上の利用分野】本発明は外部から設定される情報
をもとに、利得を段階的に変えることのできる可変利得
増幅回路に関する。
をもとに、利得を段階的に変えることのできる可変利得
増幅回路に関する。
【0002】
【従来の技術】従来、演算増幅器を反転増幅器として用
い、その帰還抵抗と入力抵抗との比を変えることにより
電圧利得を変える方法は一般に知られている。すなわ
ち、演算増幅器が理想的であるとして、その入力バイア
ス電流やオフセット等が無視できるとすると、反転増幅
器の電圧利得Gvは,演算増幅器の電圧利得をA、入力
抵抗の価をRi(Ω),帰還抵抗の価をRf(Ω)とす
ると、 Gv=Rf/(Ri+(Rf+Ri)/A) で与えられ、ここで、 A>>Rf/Ri+1であれば、 Gv=Rf/Ri となり、入力抵抗Riと帰還抵抗Rfとの比を変えるこ
とでこの反転増幅器の電圧利得を変えることができる。
い、その帰還抵抗と入力抵抗との比を変えることにより
電圧利得を変える方法は一般に知られている。すなわ
ち、演算増幅器が理想的であるとして、その入力バイア
ス電流やオフセット等が無視できるとすると、反転増幅
器の電圧利得Gvは,演算増幅器の電圧利得をA、入力
抵抗の価をRi(Ω),帰還抵抗の価をRf(Ω)とす
ると、 Gv=Rf/(Ri+(Rf+Ri)/A) で与えられ、ここで、 A>>Rf/Ri+1であれば、 Gv=Rf/Ri となり、入力抵抗Riと帰還抵抗Rfとの比を変えるこ
とでこの反転増幅器の電圧利得を変えることができる。
【0003】図17は従来のこの種の回路を示したもの
である。図17において、21は演算増幅器、22はバ
イアス端子、23は信号入力端子、24は信号出力端
子、25−1〜25−4はトランジスタスイッチ、27
−1〜27−4は利得制御端子、28−1〜28−6は
抵抗である。
である。図17において、21は演算増幅器、22はバ
イアス端子、23は信号入力端子、24は信号出力端
子、25−1〜25−4はトランジスタスイッチ、27
−1〜27−4は利得制御端子、28−1〜28−6は
抵抗である。
【0004】演算増幅器21の正相入力端子はバイアス
電位22に接続されている。抵抗28−1は入力抵抗で
あり、入力端子23と演算増幅器21の逆相入力端子と
の間に接続され、その価はRi(Ω)である。抵抗28
−2から抵抗28−6までは帰還抵抗を構成し、演算増
幅器21の出力端子24と逆相入力端子との間に直列に
接続されている。また、トランジスタスイッチ25−
1,25−2,25−3,25−4はそれぞれ抵抗28
−2,28−3,28−4,28−5の両端に並列に接
続されている。トランジスタスイッチ25−1〜25−
4はそれぞれ制御端子27−1〜27−4の電圧に応じ
てON/OFFされる。
電位22に接続されている。抵抗28−1は入力抵抗で
あり、入力端子23と演算増幅器21の逆相入力端子と
の間に接続され、その価はRi(Ω)である。抵抗28
−2から抵抗28−6までは帰還抵抗を構成し、演算増
幅器21の出力端子24と逆相入力端子との間に直列に
接続されている。また、トランジスタスイッチ25−
1,25−2,25−3,25−4はそれぞれ抵抗28
−2,28−3,28−4,28−5の両端に並列に接
続されている。トランジスタスイッチ25−1〜25−
4はそれぞれ制御端子27−1〜27−4の電圧に応じ
てON/OFFされる。
【0005】この回路においては、入力抵抗28−1を
固定にし、トランジスタスイッチ25−1,25−2,
25−3,25−4を制御端子27−1〜27−4の電
圧に応じてON/OFF制御することにより、帰還抵
抗、すなわち、抵抗28−2〜28−6の呈する抵抗を
可変にして、この反転増幅器の電圧利得を5段階に可変
する。
固定にし、トランジスタスイッチ25−1,25−2,
25−3,25−4を制御端子27−1〜27−4の電
圧に応じてON/OFF制御することにより、帰還抵
抗、すなわち、抵抗28−2〜28−6の呈する抵抗を
可変にして、この反転増幅器の電圧利得を5段階に可変
する。
【0006】しかしながら、上記従来の回路において
は、トランジスタスイッチ25−1〜25−4の導通時
の抵抗(ON抵抗)は割合に高く、帰還抵抗28−2〜
28−5の抵抗値と比べて無視できない。したがって、
トランジスタスイッチ25−1〜25−4がONしてい
る状態でも、抵抗28−2〜28−5とトランジスタス
イッチ25−1〜25−4のON抵抗との合成抵抗とな
り、設定利得に誤差が生じることになる。
は、トランジスタスイッチ25−1〜25−4の導通時
の抵抗(ON抵抗)は割合に高く、帰還抵抗28−2〜
28−5の抵抗値と比べて無視できない。したがって、
トランジスタスイッチ25−1〜25−4がONしてい
る状態でも、抵抗28−2〜28−5とトランジスタス
イッチ25−1〜25−4のON抵抗との合成抵抗とな
り、設定利得に誤差が生じることになる。
【0007】また、モノシリックICでこの回路を実現
しようとした場合、抵抗28−2〜28−5の値とトラ
ンジスタスイッチ25−1〜25−4のON抵抗値とは
独立にばらつき、変動するので、さらに設定利得に誤
差、変動が生じやすい。
しようとした場合、抵抗28−2〜28−5の値とトラ
ンジスタスイッチ25−1〜25−4のON抵抗値とは
独立にばらつき、変動するので、さらに設定利得に誤
差、変動が生じやすい。
【0008】そこで、このトランジスタスイッチ25−
1〜25−4のON抵抗による設定誤差を軽減するに
は、トランジスタスイッチ25−1〜25−4のON抵
抗を極力小さくし、各抵抗28−2〜28−5の値をで
きるだけ大きくしなければならない。
1〜25−4のON抵抗による設定誤差を軽減するに
は、トランジスタスイッチ25−1〜25−4のON抵
抗を極力小さくし、各抵抗28−2〜28−5の値をで
きるだけ大きくしなければならない。
【0009】しかし、トランジスタスイッチ25−1〜
25−4のON抵抗を小さくするために、例えばトラン
ジスタスイッチ25−1〜25−4の形状を大きくする
などの手法をとる必要があり、こうすると同時に寄生容
量も大きくなって、この寄生容量のため高い周波数で利
得が取れなくなってしまう。
25−4のON抵抗を小さくするために、例えばトラン
ジスタスイッチ25−1〜25−4の形状を大きくする
などの手法をとる必要があり、こうすると同時に寄生容
量も大きくなって、この寄生容量のため高い周波数で利
得が取れなくなってしまう。
【0010】また、各抵抗28−2〜28−5の抵抗値
を大きくすると、抵抗から発生する熱雑音が大きくなっ
て、この可変利得増幅回路の入力換算雑音が悪くなって
しまうという不具合がある。
を大きくすると、抵抗から発生する熱雑音が大きくなっ
て、この可変利得増幅回路の入力換算雑音が悪くなって
しまうという不具合がある。
【0011】図18は可変利得増幅回路の他の従来例で
ある。この図に添って回路の動作を説明する。
ある。この図に添って回路の動作を説明する。
【0012】図中101、102、103、104、2
22、223はNPNトランジスタ、105、106は
負荷抵抗、221は定電流源、224はデジタル/アナ
ログ変換回路である。NPNトランジスタ101、10
2、103、104、222、223はいわゆるギルバ
ート・セル乗算回路を構成している。
22、223はNPNトランジスタ、105、106は
負荷抵抗、221は定電流源、224はデジタル/アナ
ログ変換回路である。NPNトランジスタ101、10
2、103、104、222、223はいわゆるギルバ
ート・セル乗算回路を構成している。
【0013】ここで仮に各トランジスタは理想的な動作
を行うものと仮定して説明を進めることにする。つま
り、通常の導通状態においては、エミッタ接地順方向電
流増幅率は無限大であり、べース電流は流れず、コレク
タ電流とエミッタ電流は等しいものとする。また、べー
ス・エミッタ間電圧(Vbe)とエミッタ電流(Ie)と
の間には次の式で表される関係があるものとする。
を行うものと仮定して説明を進めることにする。つま
り、通常の導通状態においては、エミッタ接地順方向電
流増幅率は無限大であり、べース電流は流れず、コレク
タ電流とエミッタ電流は等しいものとする。また、べー
ス・エミッタ間電圧(Vbe)とエミッタ電流(Ie)と
の間には次の式で表される関係があるものとする。
【0014】Vbe=Vt・ln(Ie/Is) ただしVtは熱電圧で、絶対温度をT[k]、ボルツマ
ン定数をK[J/k]、単位電子電荷をq[c]とする
と Vt=K・T/q[V] で表される電圧である。
ン定数をK[J/k]、単位電子電荷をq[c]とする
と Vt=K・T/q[V] で表される電圧である。
【0015】またIsは逆方向飽和電流であり、トラン
ジスタの特性を表す変数の一つである。Isの値は各ト
ランジスタによって異なってくる。しかし、一般に集積
回路内においては同一形状のトランジスタを作ってIs
のばらつきを非常に小さくする事ができる。ここでは、
各トランジスタのIsは等しいものと仮定する。
ジスタの特性を表す変数の一つである。Isの値は各ト
ランジスタによって異なってくる。しかし、一般に集積
回路内においては同一形状のトランジスタを作ってIs
のばらつきを非常に小さくする事ができる。ここでは、
各トランジスタのIsは等しいものと仮定する。
【0016】トランジスタ101、102、103、1
04のエミッタ電流をそれぞれI1、I2、I3、I4
とし、トランジスタ222、223のエミッタ電流をそ
れぞれI22、I23とする。またトランジスタ10
1、102、103、104、222、223のベース
・エミッタ間の電圧をそれぞれ、Vbe1,Vbe2,Vbe
3,Vbe4,Vbe22、Vbe23とする。
04のエミッタ電流をそれぞれI1、I2、I3、I4
とし、トランジスタ222、223のエミッタ電流をそ
れぞれI22、I23とする。またトランジスタ10
1、102、103、104、222、223のベース
・エミッタ間の電圧をそれぞれ、Vbe1,Vbe2,Vbe
3,Vbe4,Vbe22、Vbe23とする。
【0017】この回路で、トランジスタ101、104
のベースとトランジスタ102、103のベースとの間
に入力電圧Viを印加する。
のベースとトランジスタ102、103のベースとの間
に入力電圧Viを印加する。
【0018】I1+I2=I22 を用いて、トランジスタ101、102の関係からI2
を求める。
を求める。
【0019】Vi=Vbe1−Vbe2 =Vt・ln(I1/Is)−Vt・ln(I2/I
s) =Vt・ln(I1/I2) =Vt・ln((I22−I2)/I2) =Vt・ln(I22/I2−1) したがって I2=I22/(1+exp (Vi/Vt)) (1) となる。またI1について解くと、 I1=I22−I2 =I22−I22/(1+exp (Vi/Vt)) =I22・exp (Vi/Vt)/(1+exp (Vi/Vt)) =I22・/(1+exp (−Vi/Vt)) (2) となる。同様にトランジスタ103、104の関係から
I3、I4を求めると I3=I23/(1+exp (Vi/Vt)) (3) I4=I23/(1+exp (−Vi/Vt)) (4) となる。
s) =Vt・ln(I1/I2) =Vt・ln((I22−I2)/I2) =Vt・ln(I22/I2−1) したがって I2=I22/(1+exp (Vi/Vt)) (1) となる。またI1について解くと、 I1=I22−I2 =I22−I22/(1+exp (Vi/Vt)) =I22・exp (Vi/Vt)/(1+exp (Vi/Vt)) =I22・/(1+exp (−Vi/Vt)) (2) となる。同様にトランジスタ103、104の関係から
I3、I4を求めると I3=I23/(1+exp (Vi/Vt)) (3) I4=I23/(1+exp (−Vi/Vt)) (4) となる。
【0020】次に定電流源221の電流をI21とし、
トランジスタ222のベースとトランジスタ223のベ
ースとの間の電圧をVcnt として、同様の方法をI2
2、I23に適用すると、 I22=I21/(1+exp (−Vcnt /Vt)) (5) I23=I21/(1+exp (Vcnt /Vt)) (6) となる。
トランジスタ222のベースとトランジスタ223のベ
ースとの間の電圧をVcnt として、同様の方法をI2
2、I23に適用すると、 I22=I21/(1+exp (−Vcnt /Vt)) (5) I23=I21/(1+exp (Vcnt /Vt)) (6) となる。
【0021】この式(5)、(6)のI22とI23を
式(1)、(2)、(3)、(4)に代入する。
式(1)、(2)、(3)、(4)に代入する。
【0022】 I1=I21/{(1+exp (−Vcnt /Vt))・ (1+exp (−Vi/Vt))} =I21 ・exp(Vi/(2Vt)) ・exp(Vcnt/(2Vt)) /{exp(Vi/(2Vt)) +exp(-Vi/(2Vt))}・{exp(Vcnt/(2Vt))+exp(-Vcnt/(2Vt))} (7) I2=I21/{(1+exp (−Vcnt /Vt))・ (1+exp (Vi/Vt))} =I21 ・exp(-Vi/(2Vt))・exp(Vcnt/(2Vt)) /{exp(Vi/(2Vt)) +exp(-Vi/(2Vt))}・{exp(Vcnt/(2Vt))+exp(-Vcnt/(2Vt))} (8) I3=I21/{(1+exp (Vcnt /Vt))・ (1+exp (Vi/Vt))} =I21 ・exp(-Vi/(2Vt))・exp(-Vcnt/(2Vt))/{exp(Vi/(2Vt)) +exp(-Vi/(2Vt))}・{exp(Vcnt/(2Vt))+exp(-Vcnt/(2Vt))} (9) I4=I21/{(1+exp (Vcnt /Vt))・ (1+exp (−Vi/Vt))} =I21 ・exp(Vi/(2Vt)) ・exp(-Vcnt/(2Vt))/{exp(Vi/(2Vt)) +exp(-Vi/(2Vt))}・{exp(Vcnt/(2Vt))+exp(-Vcnt/(2Vt))} (10) ところで図18の抵抗105、106は負荷抵抗であ
り、電流I1とI3の和が抵抗105に流れ、電流I2
とI4の和が抵抗106に流れる。抵抗105および抵
抗106の値が等しくRであるとすると出力電圧Vout
は、 Vout =R(I1+I3)−R(I2+I4) =R(I1−I2+I3−I4) ={exp(Vi/(2Vt))-exp(-Vi/(2Vt))}/{exp(Vi/(2Vt))+exp(-Vi/(2Vt))}・ {exp(Vcnt/(2Vt))-exp(-Vcnt/(2Vt))}/{exp(Vcnt/(2Vt))+exp(-Vcnt/(2Vt))} =R・I21 ・tanh(Vi/(2Vt))・tanh(Vcnt/(2Vt)) (11) 式(11)から、出力電圧Vout と入力電圧Viおよび
利得制御電圧Vcnt の関係が求まる。
り、電流I1とI3の和が抵抗105に流れ、電流I2
とI4の和が抵抗106に流れる。抵抗105および抵
抗106の値が等しくRであるとすると出力電圧Vout
は、 Vout =R(I1+I3)−R(I2+I4) =R(I1−I2+I3−I4) ={exp(Vi/(2Vt))-exp(-Vi/(2Vt))}/{exp(Vi/(2Vt))+exp(-Vi/(2Vt))}・ {exp(Vcnt/(2Vt))-exp(-Vcnt/(2Vt))}/{exp(Vcnt/(2Vt))+exp(-Vcnt/(2Vt))} =R・I21 ・tanh(Vi/(2Vt))・tanh(Vcnt/(2Vt)) (11) 式(11)から、出力電圧Vout と入力電圧Viおよび
利得制御電圧Vcnt の関係が求まる。
【0023】次にtanh関数を級数展開しより簡単な近似
式でVout を表すことを考える。
式でVout を表すことを考える。
【0024】 tanh(x/(2Vt)) = (1/2)・(x/Vt)−(1/24)・(x/Vt)3 +(1/24)・(x/Vt)5 … (12) ここで x/Vt<<1であれば3乗、5乗以上の項は非常に
小さくなるので無視できるものとして、 Vout =R・I21 ・(Vi/(2Vt))・(Vcnt/(2Vt)) =(R・I21/ (2Vt)2 )Vi・Vcnt =Gv・Vi (13) したがって、利得Gvは Gv=(R・I21/ (2Vt)2 )・Vcnt (14) 式13で出力電圧Vout はViとVcntの積に比例してい
る。したがって、この例では、D/A変換回路224を
用いて設定すべき利得Gvに関するデジタル情報をもと
にVcntを作り出し、段階的に利得を可変するようにして
いた。
小さくなるので無視できるものとして、 Vout =R・I21 ・(Vi/(2Vt))・(Vcnt/(2Vt)) =(R・I21/ (2Vt)2 )Vi・Vcnt =Gv・Vi (13) したがって、利得Gvは Gv=(R・I21/ (2Vt)2 )・Vcnt (14) 式13で出力電圧Vout はViとVcntの積に比例してい
る。したがって、この例では、D/A変換回路224を
用いて設定すべき利得Gvに関するデジタル情報をもと
にVcntを作り出し、段階的に利得を可変するようにして
いた。
【0025】図19はI21 等を作り出す一般的な定電流
源回路の例である。
源回路の例である。
【0026】図19で31は抵抗、32、33、36、
37はNPNトランジスタ、34、35、38、39は
PNPトランジスタである。トランジスタ33のエミッ
タ面積は、トランジスタ32のエミッタ面積のP倍にし
てあるので、トランジスタ33のIsはトランジスタ3
2のIsのP倍になる。また、トランジスタ34と35
はカレントミラーを構成するので、そのコレクタ電流値
は等しい。
37はNPNトランジスタ、34、35、38、39は
PNPトランジスタである。トランジスタ33のエミッ
タ面積は、トランジスタ32のエミッタ面積のP倍にし
てあるので、トランジスタ33のIsはトランジスタ3
2のIsのP倍になる。また、トランジスタ34と35
はカレントミラーを構成するので、そのコレクタ電流値
は等しい。
【0027】トランジスタ32および33のベース、エ
ミッタ間電圧をそれぞれVbe32,Vbe33、抵抗31
の抵抗値をR31とするとこの回路に流れる電流、すな
わちトランジスタ35からトランジスタ32へ流れる電
流、或るいはトランジスタ34からトランジスタ33へ
流れる電流をIとすると、 Vbe32=Vbe33+R31・I Vt・ln(I/Is)=Vt・ln(I/(P・Is))+R31・I Vt{ln(I/Is)−ln(I/(P・Is))}=R31・I Vt・ln(P)=R31・I I=Vt・ln(P)/R31 (15) トランジスタ36、37…はトランジスタ32とカレン
トミラーを構成し、電流Iを各回路に分配する。同様
に、トランジスタ38、39…はトランジスタ34、3
5とカレントミラーを構成し、電流Iを各回路に分配す
る。
ミッタ間電圧をそれぞれVbe32,Vbe33、抵抗31
の抵抗値をR31とするとこの回路に流れる電流、すな
わちトランジスタ35からトランジスタ32へ流れる電
流、或るいはトランジスタ34からトランジスタ33へ
流れる電流をIとすると、 Vbe32=Vbe33+R31・I Vt・ln(I/Is)=Vt・ln(I/(P・Is))+R31・I Vt{ln(I/Is)−ln(I/(P・Is))}=R31・I Vt・ln(P)=R31・I I=Vt・ln(P)/R31 (15) トランジスタ36、37…はトランジスタ32とカレン
トミラーを構成し、電流Iを各回路に分配する。同様
に、トランジスタ38、39…はトランジスタ34、3
5とカレントミラーを構成し、電流Iを各回路に分配す
る。
【0028】式(14)において、I21=Iであると
すると、電圧利得(Gv)は次のように書き直すことが
できる。
すると、電圧利得(Gv)は次のように書き直すことが
できる。
【0029】 Gv=Vcnt ((R・Vt・ln(P)/R31)/(2Vt)2 ) =Vcnt ・(R/R31)・ln(P)/(4Vt) (16) 式(16)から電圧利得Gvは、負荷抵抗105、10
6と定電流源の抵抗31の値の比(R/R31)と、定
電流源のトランジスタ32、33のエミッタの面積比P
と、D/A変換器224の出力である制御電圧Vcnt
と、熱電圧Vtで決まる。
6と定電流源の抵抗31の値の比(R/R31)と、定
電流源のトランジスタ32、33のエミッタの面積比P
と、D/A変換器224の出力である制御電圧Vcnt
と、熱電圧Vtで決まる。
【0030】集積回路内にこれらの回路を実現しようと
した場合、各素子の相対的な精度は充分高くとることが
できるので、R/R31やln(P)は高い精度で実現
できる。また、Vcnt も使用するD/A変換器224の
基準となる電圧源の精度や制御ビット数などによって変
わるが、制御信号に対してほぼ一定の値を保ち一定の精
度を得ることができる。
した場合、各素子の相対的な精度は充分高くとることが
できるので、R/R31やln(P)は高い精度で実現
できる。また、Vcnt も使用するD/A変換器224の
基準となる電圧源の精度や制御ビット数などによって変
わるが、制御信号に対してほぼ一定の値を保ち一定の精
度を得ることができる。
【0031】しかし、熱電圧Vtは温度の関数であるた
め、温度条件が変われば値が変わってしまい、結果とし
て電圧利得Gvは温度に反比例したものになってしま
う。
め、温度条件が変われば値が変わってしまい、結果とし
て電圧利得Gvは温度に反比例したものになってしま
う。
【0032】 Gv=Vcnt ・(R/R31)・ln(P)・q/(4KT) =Q/(4KT) (17) 例えば、T=300[k]を基準温度として温度が60
[k]変化した場合には、 20・log(300/(300−60))=1.9
[dB] で、約2[dB]程利得が変わってしまう。もしこの可
変利得増幅器を従属接続すると各段の利得がそれぞれ同
方向に変動し、全体として大きな変動になってしまう。
例えば、4段の従属接続では全体の利得変動が7.8d
Bにもなってしまう。
[k]変化した場合には、 20・log(300/(300−60))=1.9
[dB] で、約2[dB]程利得が変わってしまう。もしこの可
変利得増幅器を従属接続すると各段の利得がそれぞれ同
方向に変動し、全体として大きな変動になってしまう。
例えば、4段の従属接続では全体の利得変動が7.8d
Bにもなってしまう。
【0033】これを補償するため、温度によってVcnt
の値を変える等の方法も考えられるが、温度を検出した
り変換用のデータを多数用意しなければならないなどの
問題があった。
の値を変える等の方法も考えられるが、温度を検出した
り変換用のデータを多数用意しなければならないなどの
問題があった。
【0034】
【発明が解決しようとする課題】上述のごとく、従来の
可変利得増幅回路の第一の例では、設定利得に誤差が生
じやすいという不具合があり、また、この不具合を軽減
するためにスイッチの形状を大きくし、抵抗値を大きく
する必要があるが、この場合、高周波での利得が取れな
くなったり、雑音が多くなるなどの問題が生じた。
可変利得増幅回路の第一の例では、設定利得に誤差が生
じやすいという不具合があり、また、この不具合を軽減
するためにスイッチの形状を大きくし、抵抗値を大きく
する必要があるが、この場合、高周波での利得が取れな
くなったり、雑音が多くなるなどの問題が生じた。
【0035】また、従来の可変利得増幅回路の第二の例
では、温度によって利得が大きく変動するという不都合
があり、もし、それを回路などを用いて補償しようとす
ると回路規模が増大してしまうという問題があった。
では、温度によって利得が大きく変動するという不都合
があり、もし、それを回路などを用いて補償しようとす
ると回路規模が増大してしまうという問題があった。
【0036】そこで、本発明は、利得の設定誤差が少な
く、周波数特性が良好で、雑音が少なく、かつ、特別な
補償回路を用いることなく温度変化による利得の変動の
少ない可変利得増幅回路を提供することを目的とする。
く、周波数特性が良好で、雑音が少なく、かつ、特別な
補償回路を用いることなく温度変化による利得の変動の
少ない可変利得増幅回路を提供することを目的とする。
【0037】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、入力を共通にする第1の差動増幅器およ
び第2の差動増幅器とを有し、前記第1の差動増幅器の
出力と前記第2の差動増幅器の出力とを互いに位相を反
転して合成出力する可変利得増幅回路であって、前記第
1の差動増幅器の利得を制御する第1の電流と前記第2
の差動増幅器の利得を制御する第2の電流との和に対す
る前記第1の電流若しくは前記第2の電流の比を段階的
に変化させることにより利得を可変することを特徴とす
る。
め、本発明は、入力を共通にする第1の差動増幅器およ
び第2の差動増幅器とを有し、前記第1の差動増幅器の
出力と前記第2の差動増幅器の出力とを互いに位相を反
転して合成出力する可変利得増幅回路であって、前記第
1の差動増幅器の利得を制御する第1の電流と前記第2
の差動増幅器の利得を制御する第2の電流との和に対す
る前記第1の電流若しくは前記第2の電流の比を段階的
に変化させることにより利得を可変することを特徴とす
る。
【0038】ここで、前記第1の増幅器は、第1の差動
増幅回路を含み、前記第2の増幅器は、第2の差動増幅
回路を含み、前記第1の差動増幅回路の正相出力と前記
第2の差動増幅回路の逆相出力とを合成し、前記第1の
差動増幅回路の逆相出力と前記第2の差動増幅回路の正
相出力とを合成して出力することを特徴とする。また、
前記第1の差動増幅回路は、エミッタが互いに接続され
た第1のトランジスタと第2のトランジスタとを含み、
前記第2の差動増幅回路は、エミッタが互いに接続され
た第3のトランジスタと第4のトランジスタとを含み、
前記第1のトランジスタのベースと前記第4のトランジ
スタのベースとが接続され、前記第2のトランジスタの
ベースと前記第3のトランジスタのベースとが接続さ
れ、前記第1のトランジスタおよび前記第4のトランジ
スタのベースと前記第2のトランジスタおよび前記第3
のトランジスタのベースとの間に差動の入力電圧を加
え、前記第1のトランジスタのコレクタと前記第3のト
ランジスタのコレクタに第1の負荷素子を接続し、前記
第2のトランジスタのコレクタと前記第4のトランジス
タのコレクタに第2の負荷素子を接続し、前記第1のト
ランジスタおよび前記第3のトランジスタのコレクタと
前記第2のトランジスタおよび前記第4のトランジスタ
のコレクタとの間に生じる電圧を出力電圧とし、前記第
1のトランジスタおよび前記第2のトランジスタのエミ
ッタに流れる電流の和と前記第3のトランジスタおよび
前記第4のトランジスタのエミッタに流れる電流の和と
の比を段階的に可変させることを特徴とする。
増幅回路を含み、前記第2の増幅器は、第2の差動増幅
回路を含み、前記第1の差動増幅回路の正相出力と前記
第2の差動増幅回路の逆相出力とを合成し、前記第1の
差動増幅回路の逆相出力と前記第2の差動増幅回路の正
相出力とを合成して出力することを特徴とする。また、
前記第1の差動増幅回路は、エミッタが互いに接続され
た第1のトランジスタと第2のトランジスタとを含み、
前記第2の差動増幅回路は、エミッタが互いに接続され
た第3のトランジスタと第4のトランジスタとを含み、
前記第1のトランジスタのベースと前記第4のトランジ
スタのベースとが接続され、前記第2のトランジスタの
ベースと前記第3のトランジスタのベースとが接続さ
れ、前記第1のトランジスタおよび前記第4のトランジ
スタのベースと前記第2のトランジスタおよび前記第3
のトランジスタのベースとの間に差動の入力電圧を加
え、前記第1のトランジスタのコレクタと前記第3のト
ランジスタのコレクタに第1の負荷素子を接続し、前記
第2のトランジスタのコレクタと前記第4のトランジス
タのコレクタに第2の負荷素子を接続し、前記第1のト
ランジスタおよび前記第3のトランジスタのコレクタと
前記第2のトランジスタおよび前記第4のトランジスタ
のコレクタとの間に生じる電圧を出力電圧とし、前記第
1のトランジスタおよび前記第2のトランジスタのエミ
ッタに流れる電流の和と前記第3のトランジスタおよび
前記第4のトランジスタのエミッタに流れる電流の和と
の比を段階的に可変させることを特徴とする。
【0039】
【作用】本発明では、以上のように構成したので、トラ
ンジスタスイッチ導通抵抗の絶対値にばらつきがあって
も、相対的なばらつきが小さければ、利得の設定誤差を
少なくすることができる。また、この回路をモノリシッ
クICで実現する場合、トランジスタスイッチ導通抵抗
の素子間の相対的なばらつきが比較的小さいので、利得
の設定誤差が少なく、周波数特性が良好で、雑音が少な
い可変利得増幅器を実現できる。また、第二の発明で
は、特別な補償回路なしに、温度変化による利得の変動
を少なくする。
ンジスタスイッチ導通抵抗の絶対値にばらつきがあって
も、相対的なばらつきが小さければ、利得の設定誤差を
少なくすることができる。また、この回路をモノリシッ
クICで実現する場合、トランジスタスイッチ導通抵抗
の素子間の相対的なばらつきが比較的小さいので、利得
の設定誤差が少なく、周波数特性が良好で、雑音が少な
い可変利得増幅器を実現できる。また、第二の発明で
は、特別な補償回路なしに、温度変化による利得の変動
を少なくする。
【0040】
【実施例】以下、本発明の可変利得増幅回路を添付図面
に添って詳細に説明する。
に添って詳細に説明する。
【0041】図1は、制御信号によって入力抵抗を変
え、5段階に利得を設定できる可変利得増幅器を示して
いる。図1において、1は演算増幅器、2はバイアス端
子、3は信号入力端子、4は信号出力端子、5−1〜5
−6はトランジスタスイッチ、6はトランジスタスイッ
チ5−1および5−6をONさせる電圧信号が入力され
る入力端子、7−1〜7−4はトランジスタスイッチ5
−2〜5−5を選択的にON/OFFさせる電圧信号が
入力される制御端子である。ここで、トランジスタスイ
ッチ5−1〜5−6の形状はすべて同じとする。
え、5段階に利得を設定できる可変利得増幅器を示して
いる。図1において、1は演算増幅器、2はバイアス端
子、3は信号入力端子、4は信号出力端子、5−1〜5
−6はトランジスタスイッチ、6はトランジスタスイッ
チ5−1および5−6をONさせる電圧信号が入力され
る入力端子、7−1〜7−4はトランジスタスイッチ5
−2〜5−5を選択的にON/OFFさせる電圧信号が
入力される制御端子である。ここで、トランジスタスイ
ッチ5−1〜5−6の形状はすべて同じとする。
【0042】演算増幅器1の正相入力端子は、バイアス
電位2に接続されている。トランジスタスイッチ5−1
〜5−5は信号入力端子3と演算増幅器1の逆相入力端
子との間に接続され、入力抵抗を構成する。トランジス
タスイッチ5−6は帰還抵抗として用いられている。こ
れらトランジスタスイッチ5−1〜5−6のうち、トラ
ンジスタスイッチ5−1と5−6は入力端子6から加え
られる電圧信号により常時導通状態にあり、トランジス
タスイッチ5−2,5−3,5−4,5−5は制御端子
7−1,7−2,7−3,7−4から加えられる電圧信
号により選択的にON/OFF制御される。
電位2に接続されている。トランジスタスイッチ5−1
〜5−5は信号入力端子3と演算増幅器1の逆相入力端
子との間に接続され、入力抵抗を構成する。トランジス
タスイッチ5−6は帰還抵抗として用いられている。こ
れらトランジスタスイッチ5−1〜5−6のうち、トラ
ンジスタスイッチ5−1と5−6は入力端子6から加え
られる電圧信号により常時導通状態にあり、トランジス
タスイッチ5−2,5−3,5−4,5−5は制御端子
7−1,7−2,7−3,7−4から加えられる電圧信
号により選択的にON/OFF制御される。
【0043】例えば、トランジスタスイッチ5−2,5
−3,5−4,5−5がすべてOFFの時には、この可
変利得増幅器の利得はトランジスタスイッチ5−1と5
−6の導通抵抗の比だけできまり、利得は1倍(0d
B)となる。
−3,5−4,5−5がすべてOFFの時には、この可
変利得増幅器の利得はトランジスタスイッチ5−1と5
−6の導通抵抗の比だけできまり、利得は1倍(0d
B)となる。
【0044】また、トランジスタスイッチ5−2,5−
3,5−4,5−5のうち、どれか1つがONしている
時は2倍(6.0dB),2つがONしている時は3倍
(9.5dB),3つがONしている時は4倍(12.
0dB),4つがONしている時は5倍(14.0d
B)になる。
3,5−4,5−5のうち、どれか1つがONしている
時は2倍(6.0dB),2つがONしている時は3倍
(9.5dB),3つがONしている時は4倍(12.
0dB),4つがONしている時は5倍(14.0d
B)になる。
【0045】図1ではトランジスタスイッチ5−6から
なる帰還抵抗を固定にし、トランジスタスイッチ5−1
〜5−5からなる入力抵抗を可変としたが、帰還抵抗を
可変にし、入力抵抗を固定にした回路も同様に実現でき
る。これらの場合に、固定側の抵抗には、トランジスタ
スイッチを用いず他の固定抵抗を用いても良い。
なる帰還抵抗を固定にし、トランジスタスイッチ5−1
〜5−5からなる入力抵抗を可変としたが、帰還抵抗を
可変にし、入力抵抗を固定にした回路も同様に実現でき
る。これらの場合に、固定側の抵抗には、トランジスタ
スイッチを用いず他の固定抵抗を用いても良い。
【0046】図2は、トランジスタスイッチ5−1〜5
−5を信号入力端子3と演算増幅器1の逆相入力端子と
の間に並列に接続して入力抵抗を構成し、トランジスタ
スイッチ5−6〜5−10を演算増幅器1の逆相入力端
子と出力端子の間に並列に接続して帰還抵抗を構成し、
入力抵抗、帰還抵抗共に可変にした場合を示す。
−5を信号入力端子3と演算増幅器1の逆相入力端子と
の間に並列に接続して入力抵抗を構成し、トランジスタ
スイッチ5−6〜5−10を演算増幅器1の逆相入力端
子と出力端子の間に並列に接続して帰還抵抗を構成し、
入力抵抗、帰還抵抗共に可変にした場合を示す。
【0047】これらトランジスタスイッチ5−1〜5−
10のうち、トランジスタスイッチ5−1と5−6は常
時導通状態にあり、トランジスタスイッチ5−2〜5−
5、5−7〜5−10は制御端子7−1〜7−8に加え
られる電圧信号によりそれぞれ選択的にON/OFF制
御される。
10のうち、トランジスタスイッチ5−1と5−6は常
時導通状態にあり、トランジスタスイッチ5−2〜5−
5、5−7〜5−10は制御端子7−1〜7−8に加え
られる電圧信号によりそれぞれ選択的にON/OFF制
御される。
【0048】ここで、これら2組のトランジスタスイッ
チ、すなわちトランジスタスイッチ5−1〜5−5およ
びトランジスタスイッチ5−6〜5−10のうち導通状
態にあるものの個数と、この可変利得増幅器の利得との
関係を示すと図3のようになる。すなわち、この実施例
では、0.2〜5倍の広い範囲で可変利得増幅器の利得
を変えることが可能になる。
チ、すなわちトランジスタスイッチ5−1〜5−5およ
びトランジスタスイッチ5−6〜5−10のうち導通状
態にあるものの個数と、この可変利得増幅器の利得との
関係を示すと図3のようになる。すなわち、この実施例
では、0.2〜5倍の広い範囲で可変利得増幅器の利得
を変えることが可能になる。
【0049】図4〜図6は、MOSトランジスタを使っ
て図1、図2のトランジスタスイッチ5−1〜5−10
を実現した場合の回路例を示したものでるである。
て図1、図2のトランジスタスイッチ5−1〜5−10
を実現した場合の回路例を示したものでるである。
【0050】図4ではNチャネルMOSトランジスタ、
図5ではPチャネルMOSトランジスタ、図6ではCM
OSトランジスタを用いてそれぞれトランジスタスイッ
チを実現している。
図5ではPチャネルMOSトランジスタ、図6ではCM
OSトランジスタを用いてそれぞれトランジスタスイッ
チを実現している。
【0051】ここで、図4の51−3,51−4,図5
の52−3,52−4,図6の53−6,53−7は信
号入出力端子であり、図4の51−5,図5の52−
5,図6の53−5はトランジスタスイッチのON/O
FF制御端子である。
の52−3,52−4,図6の53−6,53−7は信
号入出力端子であり、図4の51−5,図5の52−
5,図6の53−5はトランジスタスイッチのON/O
FF制御端子である。
【0052】図4ではON/OFF制御端子51−5を
ハイレベルにしたとき、図5ではON/OFF制御端子
52−5をローレベルにしたとき、図6ではON/OF
F制御端子53−5をハイレベルにしたとき、それぞれ
このトランジスタスイッチスイッチはONになりる。
ハイレベルにしたとき、図5ではON/OFF制御端子
52−5をローレベルにしたとき、図6ではON/OF
F制御端子53−5をハイレベルにしたとき、それぞれ
このトランジスタスイッチスイッチはONになりる。
【0053】ところで、MOSトランジスタスイッチの
導通抵抗は、バイアス電位(ソース・ゲート間電圧)に
よって変化する。この導通抵抗とバイアス電位の関係を
PチャネルMOSを例にして図7に示す。このようにM
OSトランジスタスイッチはバイアス電位によってその
導通抵抗値が変わるため、入力信号の振幅が大きくなる
と出力信号の歪率が悪くなるが、図7のAに示したよう
な範囲のなるべく抵抗変化が少ないようなバイアス点で
このMOSトランジスタスイッチを動作させるようにす
ると、さほど歪率が悪くなることがない。
導通抵抗は、バイアス電位(ソース・ゲート間電圧)に
よって変化する。この導通抵抗とバイアス電位の関係を
PチャネルMOSを例にして図7に示す。このようにM
OSトランジスタスイッチはバイアス電位によってその
導通抵抗値が変わるため、入力信号の振幅が大きくなる
と出力信号の歪率が悪くなるが、図7のAに示したよう
な範囲のなるべく抵抗変化が少ないようなバイアス点で
このMOSトランジスタスイッチを動作させるようにす
ると、さほど歪率が悪くなることがない。
【0054】図8に、演算増幅器1の回路例を示す。こ
の回路では抵抗14−1〜14−6を負荷としたNPN
トランジスタ11−1〜11−6で構成した差動増幅器
を3段従属接続し、出力段はNPNトランジスタ11−
7のエミッタフォロア段とPNPトランジスタ11−8
のエミッタフォロア段から成り立っている。図8におい
て、12−1は正相入力端子、12−2は逆相入力端
子、12−3は出力端子、12−4は電源端子、13−
1〜13−4は定電流源で、容量15−1,15−2は
位相補償用の容量である。この演算増幅器1はバイアス
電位を比較的、導通抵抗の変化の少ない電源電圧付近で
使用することができる。また、周波数特性も広域化でき
る。
の回路では抵抗14−1〜14−6を負荷としたNPN
トランジスタ11−1〜11−6で構成した差動増幅器
を3段従属接続し、出力段はNPNトランジスタ11−
7のエミッタフォロア段とPNPトランジスタ11−8
のエミッタフォロア段から成り立っている。図8におい
て、12−1は正相入力端子、12−2は逆相入力端
子、12−3は出力端子、12−4は電源端子、13−
1〜13−4は定電流源で、容量15−1,15−2は
位相補償用の容量である。この演算増幅器1はバイアス
電位を比較的、導通抵抗の変化の少ない電源電圧付近で
使用することができる。また、周波数特性も広域化でき
る。
【0055】図7に示した抵抗特性を持つ図5に示した
構成のPチャネルMOSスイッチと、図8に示した演算
増幅器1を使って図1の回路を構成した場合の入出力特
性を、回路解析プログラムでシミュレイションした結果
を、図9に示す。図では利得が1倍(0dB)の場合と
5倍(14.0dB)の場合について、それぞれ出力レ
ベルv0 と高周波歪率ηを図示した。出力振幅が−25
dBv以下のところでは−40dB以下の歪率を実現で
きる。
構成のPチャネルMOSスイッチと、図8に示した演算
増幅器1を使って図1の回路を構成した場合の入出力特
性を、回路解析プログラムでシミュレイションした結果
を、図9に示す。図では利得が1倍(0dB)の場合と
5倍(14.0dB)の場合について、それぞれ出力レ
ベルv0 と高周波歪率ηを図示した。出力振幅が−25
dBv以下のところでは−40dB以下の歪率を実現で
きる。
【0056】図10は本発明に係る可変利得増幅回路の
一実施例を示す回路図である。
一実施例を示す回路図である。
【0057】図10で101、102、103、104
はNPNトランジスタ、105、106は抵抗、10
7、108、109は定電流源、110、111はスイ
ッチ、112は入力端子、113は出力端子である。N
PNトランジスタ101、102、103、104と抵
抗105、106は図18に示した従来例と同じ構成に
なっている。
はNPNトランジスタ、105、106は抵抗、10
7、108、109は定電流源、110、111はスイ
ッチ、112は入力端子、113は出力端子である。N
PNトランジスタ101、102、103、104と抵
抗105、106は図18に示した従来例と同じ構成に
なっている。
【0058】この回路で、入力端子112に印加される
電圧をVi,出力端子113からの出力電圧をVout と
する。更に、トランジスタ101、102、103、1
04のコレクタ電流をそれぞれI1、I2、I3、I4
とし、またトランジスタ101、102のエミッタ電流
の和をIe12 、トランジスタ103、104のエミッタ
電流の和をIe34 とすれば、式(1)〜(4)と同じ様
な次の関係が成り立つ。
電圧をVi,出力端子113からの出力電圧をVout と
する。更に、トランジスタ101、102、103、1
04のコレクタ電流をそれぞれI1、I2、I3、I4
とし、またトランジスタ101、102のエミッタ電流
の和をIe12 、トランジスタ103、104のエミッタ
電流の和をIe34 とすれば、式(1)〜(4)と同じ様
な次の関係が成り立つ。
【0059】 I1=Ie12 /(1+exp (−Vi/Vt)) (18) I2=Ie12 /(1+exp (Vi/Vt)) (19) I3=Ie34 /(1+exp (Vi/Vt)) (20) I4=Ie34 /(1+exp (−Vi/Vt)) (21) また、Ie12 とIe34 の和は定電流源107、108、
109の電流の和であり一定である。この電流をIeeと
すると、 Iee=Ie12 +Ie34 (22) 抵抗105、106の抵抗値をRという同じ値とする
と、Vout は Vout =R(I1+I3)−R(I2+I4) =R(I1−I2+I3−I4) =R{Ie12/(1+exp(-Vi/Vt))-Ie12/(1+exp(Vi/Vt)) Ie34/(1+exp(Vi/Vt))- Ie34/(1+exp(-Vi/Vt)) } =R{Ie12/exp(Vi/(2Vt))-Ie12/exp(-Vi/(2Vt))+Ie34/exp(-Vi/(2Vt)) -Ie34/exp(Vi/(2Vt))}/{exp(Vi/(2Vt))+exp(-Vi/(2Vt)} =R{(Ie12-Ie34)exp(Vi/(2Vt)-(Ie12-Ie34)exp(-Vi/(2Vt)}/ {exp(Vi/(2Vt))+exp(-Vi/(2Vt)} =R(Ie12-Ie34){exp(Vi/(2Vt))-exp(-Vi/(2Vt)}/ {exp(Vi/(2Vt))+exp(-Vi/(2Vt)} =R(Ie12-Ie34) ・tanh(Vi/(2Vt)) (23) ここでtanh(Vi/(2Vt))を級数展開すると、 Vout=R(Ie12-Ie34){(1/2)(Vi/Vt)-(1/24)(Vi/Vt)3 + (1
/240)(Vi/Vt)5 …} もしViがVtに比べて充分小さいならば、すなわちV
i<<Vtならば、 Vout =(R/2){(Ie12−Ie34)/Vt} Vi (24) しかるに Vout =Gv・Vi であるから、電圧利得Gvは、 Gv=(R/2)(Ie12 −Ie34 )/Vt (25) トータルの電流Ieeに対するIe34 の割合をCとする
と、 Gv=(R/2)(Ie12 −Ie34 )/Vt =(R/2)(Ie12 −Ie34 +Ie34 −Ie34 )/Vt =(R/2)((Ie12 +Ie34 )−2Ie34 )/Vt =(R/2)(1-2Ie34/(Ie12+Ie34))(Ie12+Ie34)/Vt =(R/2)(1-2Ie34/Iee)Iee/Vt =(R/2)(1−2C)Iee/ Vt (26) 電流源としては、図19に示したようなものを用いる
と、Ieeは式(15)で表されるので、電圧利得Gvは
次のようになる。
109の電流の和であり一定である。この電流をIeeと
すると、 Iee=Ie12 +Ie34 (22) 抵抗105、106の抵抗値をRという同じ値とする
と、Vout は Vout =R(I1+I3)−R(I2+I4) =R(I1−I2+I3−I4) =R{Ie12/(1+exp(-Vi/Vt))-Ie12/(1+exp(Vi/Vt)) Ie34/(1+exp(Vi/Vt))- Ie34/(1+exp(-Vi/Vt)) } =R{Ie12/exp(Vi/(2Vt))-Ie12/exp(-Vi/(2Vt))+Ie34/exp(-Vi/(2Vt)) -Ie34/exp(Vi/(2Vt))}/{exp(Vi/(2Vt))+exp(-Vi/(2Vt)} =R{(Ie12-Ie34)exp(Vi/(2Vt)-(Ie12-Ie34)exp(-Vi/(2Vt)}/ {exp(Vi/(2Vt))+exp(-Vi/(2Vt)} =R(Ie12-Ie34){exp(Vi/(2Vt))-exp(-Vi/(2Vt)}/ {exp(Vi/(2Vt))+exp(-Vi/(2Vt)} =R(Ie12-Ie34) ・tanh(Vi/(2Vt)) (23) ここでtanh(Vi/(2Vt))を級数展開すると、 Vout=R(Ie12-Ie34){(1/2)(Vi/Vt)-(1/24)(Vi/Vt)3 + (1
/240)(Vi/Vt)5 …} もしViがVtに比べて充分小さいならば、すなわちV
i<<Vtならば、 Vout =(R/2){(Ie12−Ie34)/Vt} Vi (24) しかるに Vout =Gv・Vi であるから、電圧利得Gvは、 Gv=(R/2)(Ie12 −Ie34 )/Vt (25) トータルの電流Ieeに対するIe34 の割合をCとする
と、 Gv=(R/2)(Ie12 −Ie34 )/Vt =(R/2)(Ie12 −Ie34 +Ie34 −Ie34 )/Vt =(R/2)((Ie12 +Ie34 )−2Ie34 )/Vt =(R/2)(1-2Ie34/(Ie12+Ie34))(Ie12+Ie34)/Vt =(R/2)(1-2Ie34/Iee)Iee/Vt =(R/2)(1−2C)Iee/ Vt (26) 電流源としては、図19に示したようなものを用いる
と、Ieeは式(15)で表されるので、電圧利得Gvは
次のようになる。
【0060】 Gv=(R/2)(1−2C)(Vt・ln(P)/R31)/Vt =(R/R31)・ln(P)・(1−2C)/2 (27) この式には温度に依存する項はないので、この回路では
電圧利得Gvが温度に無関係であることが分かる。
電圧利得Gvが温度に無関係であることが分かる。
【0061】例として、利得を0[dB]、10[d
B]、20[dB]の三段階に変える場合を考える。
B]、20[dB]の三段階に変える場合を考える。
【0062】定電流源107、108、109の電流値
をそれぞれI7、I8、I9とし、P=2.7183
…、R/R31=20.0、I7=0.108113
[A]、I8=0.341866[A]、I9=0.5
50000[A]とすれば、 Iee=I7+I8+I9=1.0[A] である。
をそれぞれI7、I8、I9とし、P=2.7183
…、R/R31=20.0、I7=0.108113
[A]、I8=0.341866[A]、I9=0.5
50000[A]とすれば、 Iee=I7+I8+I9=1.0[A] である。
【0063】図10でスイッチ110、111が共に右
に倒れている場合、I7+I8=Ie34 、I9=Ie12
となるので、 C=(0.108113+0.341866)/1.0
=0.45 このCを式(27)に代入すると Gv=20×1×(1−2×0.45)÷2=1.0 従って、電圧利得Gvは0dBとなる。
に倒れている場合、I7+I8=Ie34 、I9=Ie12
となるので、 C=(0.108113+0.341866)/1.0
=0.45 このCを式(27)に代入すると Gv=20×1×(1−2×0.45)÷2=1.0 従って、電圧利得Gvは0dBとなる。
【0064】図10でスイッチ110が左に、スイッチ
111が右に倒れている場合、I8=Ie34 、I7+I
9=Ie12 となりC=0.341866であるから、 Gv=20×1×(1−2×0.341866)÷2=
3.1638 従って、電圧利得Gvは10dBとなる。
111が右に倒れている場合、I8=Ie34 、I7+I
9=Ie12 となりC=0.341866であるから、 Gv=20×1×(1−2×0.341866)÷2=
3.1638 従って、電圧利得Gvは10dBとなる。
【0065】図10でスイッチ110、スイッチ111
が共に左に倒れている場合、I7+I8+I9=Ie12
、Ie34 =0となりC=0であるから、 Gv=20×1×(1−2×0.0)÷2=10.0 従って、電圧利得Gvは20dBとなる。このようにス
イッチ110、111を切り替えることにより、3段階
の利得の切り替えができる。
が共に左に倒れている場合、I7+I8+I9=Ie12
、Ie34 =0となりC=0であるから、 Gv=20×1×(1−2×0.0)÷2=10.0 従って、電圧利得Gvは20dBとなる。このようにス
イッチ110、111を切り替えることにより、3段階
の利得の切り替えができる。
【0066】図11は図10のスイッチ110、111
の部分をより実際の実現手段で表した回路図である。こ
こでNPNトランジスタ121、122からなる差動対
がスイッチ110と等化であり、NPNトランジスタ1
23、124からなる差動対がスイッチ111と等化で
ある。端子127にはスイッチの閾値電圧を加える。N
PNトランジスタ121、122からなる差動対の制御
は制御端子125で行われる。制御端子125に加わる
電圧が端子127の閾値電圧よりも充分高ければ、トラ
ンジスタ121はONし、電流源107の電流I7がI
e12 の一部として流れる。また、制御端子125の電圧
が端子127の閾値電圧よりも充分に低ければ、トラン
ジスタ122がONし、電流源107の電流I7はIe3
4 の一部として流れる。NPNトランジスタ123、1
24からなる差動対についても同様であり、この場合は
制御端子126に加わる電圧によって電流が制御され
る。
の部分をより実際の実現手段で表した回路図である。こ
こでNPNトランジスタ121、122からなる差動対
がスイッチ110と等化であり、NPNトランジスタ1
23、124からなる差動対がスイッチ111と等化で
ある。端子127にはスイッチの閾値電圧を加える。N
PNトランジスタ121、122からなる差動対の制御
は制御端子125で行われる。制御端子125に加わる
電圧が端子127の閾値電圧よりも充分高ければ、トラ
ンジスタ121はONし、電流源107の電流I7がI
e12 の一部として流れる。また、制御端子125の電圧
が端子127の閾値電圧よりも充分に低ければ、トラン
ジスタ122がONし、電流源107の電流I7はIe3
4 の一部として流れる。NPNトランジスタ123、1
24からなる差動対についても同様であり、この場合は
制御端子126に加わる電圧によって電流が制御され
る。
【0067】図12は、電流比の切り替えを別の実際的
な実現手段で表した回路の例である。この例の図11の
場合との相違点は、スイッチをPNPトランジスタで構
成し、カレントミラー回路で電流を折り返している点で
ある。図12のPNPトランジスタ131、132、1
33、134が図11のNPNトランジスタ121、1
22、123、124にそれぞれ対応した形に成ってお
り、電流源147、148、149はそれぞれ図11の
107、108、109に対応している。また、NPN
トランジスタ151と152、153と154、155
と156、157と158、159と160はそれぞれ
カレントミラー回路を構成し、対を成しているトランジ
スタ同士に同量の電流が流れ、電流の向きを折り返す役
割を果たしている。
な実現手段で表した回路の例である。この例の図11の
場合との相違点は、スイッチをPNPトランジスタで構
成し、カレントミラー回路で電流を折り返している点で
ある。図12のPNPトランジスタ131、132、1
33、134が図11のNPNトランジスタ121、1
22、123、124にそれぞれ対応した形に成ってお
り、電流源147、148、149はそれぞれ図11の
107、108、109に対応している。また、NPN
トランジスタ151と152、153と154、155
と156、157と158、159と160はそれぞれ
カレントミラー回路を構成し、対を成しているトランジ
スタ同士に同量の電流が流れ、電流の向きを折り返す役
割を果たしている。
【0068】図13は図10、図11あるいは、図12
に示した様な本発明の実施例の可変利得増幅回路を縦続
接続する場合のブロック構成を示したものである。図
中、60−1、60−2、60−3、60−4のブロッ
クで示された中味が実施例の可変利得増幅回路に相当す
る。この例では、各段の出力を直接次段の入力に接続
し、4段の構成を作っている。
に示した様な本発明の実施例の可変利得増幅回路を縦続
接続する場合のブロック構成を示したものである。図
中、60−1、60−2、60−3、60−4のブロッ
クで示された中味が実施例の可変利得増幅回路に相当す
る。この例では、各段の出力を直接次段の入力に接続
し、4段の構成を作っている。
【0069】図14も縦続接続の例であるが、各段間を
直流レベルシフト手段を介して次増幅段と接続するよう
にした例である。61−1〜61−4が可変利得増幅回
路で62−1、62−2、62−3は直流レベルシフト
段である。直流レベルシフト段62−1、62−2、6
2−3の内部回路の一例を図15に示す。図15で16
1、162はNPNトランジスタ、163、164は定
電流源、165は入力端子、166は出力端子である。
各トランジスタはエミッタホロワを構成し、ベースエミ
ッタ間電圧Vbeだけ直流レベルを下げている。
直流レベルシフト手段を介して次増幅段と接続するよう
にした例である。61−1〜61−4が可変利得増幅回
路で62−1、62−2、62−3は直流レベルシフト
段である。直流レベルシフト段62−1、62−2、6
2−3の内部回路の一例を図15に示す。図15で16
1、162はNPNトランジスタ、163、164は定
電流源、165は入力端子、166は出力端子である。
各トランジスタはエミッタホロワを構成し、ベースエミ
ッタ間電圧Vbeだけ直流レベルを下げている。
【0070】図16は、図12に示した可変増幅回路を
図14に示した構成で4段縦続接続し、各段の利得を
(0/18[dB])、(0/9/18[dB])、
(0/3/6[dB])、(18/19/20[d
B])と7組のスイッチ回路で可変出来るようにして、
全体の利得が18[dB]から62[dB]まで1[d
B]ステップで可変出来るような回路を構成した場合の
実際の利得と設定利得との関係を、回路シュミレイショ
ンプログラム「SPICE」でシュミレイションした結
果を示したものである。この図で実線171がT=30
0[k]の場合の、点線172がT=240[k]の場
合のもので有る。この範囲の温度変化では利得にそれ程
の変動がないことが分かる。
図14に示した構成で4段縦続接続し、各段の利得を
(0/18[dB])、(0/9/18[dB])、
(0/3/6[dB])、(18/19/20[d
B])と7組のスイッチ回路で可変出来るようにして、
全体の利得が18[dB]から62[dB]まで1[d
B]ステップで可変出来るような回路を構成した場合の
実際の利得と設定利得との関係を、回路シュミレイショ
ンプログラム「SPICE」でシュミレイションした結
果を示したものである。この図で実線171がT=30
0[k]の場合の、点線172がT=240[k]の場
合のもので有る。この範囲の温度変化では利得にそれ程
の変動がないことが分かる。
【0071】
【発明の効果】以上説明したように本発明によれば、入
力を共通にする第1の差動増幅器および第2の差動増幅
器とを有し、前記第1の差動増幅器の出力と前記第2の
差動増幅器の出力とを互いに位相を反転して合成出力す
る可変利得増幅回路であって、前記第1の差動増幅器の
利得を制御する第1の電流と前記第2の差動増幅器の利
得を制御する第2の電流との和に対する前記第1の電流
若しくは前記第2の電流の比を段階的に変化させること
により利得を可変するように構成したので、利得の設定
誤差が少なく、周波数特性が良好で、雑音が少なく、か
つ、特別な補償回路を用いることなく温度変化による利
得の変動の少ない可変利得増幅回路を提供することがで
きるという効果を奏する。
力を共通にする第1の差動増幅器および第2の差動増幅
器とを有し、前記第1の差動増幅器の出力と前記第2の
差動増幅器の出力とを互いに位相を反転して合成出力す
る可変利得増幅回路であって、前記第1の差動増幅器の
利得を制御する第1の電流と前記第2の差動増幅器の利
得を制御する第2の電流との和に対する前記第1の電流
若しくは前記第2の電流の比を段階的に変化させること
により利得を可変するように構成したので、利得の設定
誤差が少なく、周波数特性が良好で、雑音が少なく、か
つ、特別な補償回路を用いることなく温度変化による利
得の変動の少ない可変利得増幅回路を提供することがで
きるという効果を奏する。
【0072】
【図1】可変利得増幅回路の一例を示す回路図。
【図2】可変利得増幅回路の他の例を示す回路図。
【図3】図2で示した可変利得増幅回路の利得を示した
表。
表。
【図4】NチャネルMOSトランジスタを用いたトラン
ジスタスイッチの構成例を示す回路図。
ジスタスイッチの構成例を示す回路図。
【図5】PチャネルMOSトランジスタを用いたトラン
ジスタスイッチの構成例を示す回路図。
ジスタスイッチの構成例を示す回路図。
【図6】CMOSトランジスタを用いたトランジスタス
イッチの構成例を示す回路図。
イッチの構成例を示す回路図。
【図7】図5に示したトランジスタスイッチの導通抵抗
とバイアス電位との関係を示す特性図。
とバイアス電位との関係を示す特性図。
【図8】図1及び図2で用いられる演算増幅器の一例を
示す回路図。
示す回路図。
【図9】図5に示したトランジスタスイッチと図8に示
した演算増幅器で図1に示す可変利得増幅回路を実現し
た場合の入出力特性のシミュレイション結果を示す図。
した演算増幅器で図1に示す可変利得増幅回路を実現し
た場合の入出力特性のシミュレイション結果を示す図。
【図10】本発明に係る可変利得増幅回路の一実施例を
示す回路図。
示す回路図。
【図11】本発明に係る可変利得増幅回路の他の実施例
を示す回路図。
を示す回路図。
【図12】本発明に係る可変利得増幅回路の更に他の実
施例を示す回路図。
施例を示す回路図。
【図13】図10、図11或いは図12に示される可変
利得増幅回路の縦続接続回路の一構成例を示す図。
利得増幅回路の縦続接続回路の一構成例を示す図。
【図14】図10、図11或いは図12に示される可変
利得増幅回路の縦続接続回路の他の構成例を示す図。
利得増幅回路の縦続接続回路の他の構成例を示す図。
【図15】図14で用いられるレベルシフトブロックの
一構成例を示す図。
一構成例を示す図。
【図16】本発明に係る可変利得増幅回路の設定利得と
利得のシミュレイション結果の関係を示す図。
利得のシミュレイション結果の関係を示す図。
【図17】可変利得増幅回路の従来例を示す回路図。
【図18】可変利得増幅回路の他の従来例を示す回路
図。
図。
【図19】定電流発生回路の一例を示す図。
1、21 演算増幅器 2、22 バイアス電圧端子 3、23 入力端子 4、12−3、24、113、116 出力端子 5−1〜5−6、25−1〜25−4 トランジスタス
イッチ 6、112、165 入力端子 7−1〜7−4、27−1〜27−4、125〜12
7、135〜137、22 5、226 制御端子 11−1〜11−7、32、33、36、37、101
〜104、121〜12 4、151〜162、222、223 NPNトランジ
スタ 11−8、34、35、38、39、133、134P
NPトランジスタ 12−1 正相入力端子 12−2 逆相入力端子 12−4 電源端子 13−1〜13−4、107〜109、147〜14
9、163、164、22 1 定電流源 14−1〜14−7、28−1〜28−6、31、10
5、106抵抗 15−1、15−2 容量 51−1、51−2 NチャネルMOSトランジスタ 52−1、52−2 PチャネルMOSトランジスタ 53−1〜53−4 CMOSトランジスタ 51−3、51−4、52−3、52−4、53−6、
53−7信号入出力端子 51−5、52−5、53−5 制御端子 60−1〜60−4、61−1〜61−4 可変利得増
幅回路 62−1〜62−3 レベルシフト回路 110、111 スイッチ 171 周囲温度27度Cにおけるシミュレイション結
果 172 周囲温度−30度Cにおけるシミュレイション
結果 224 デジタル/アナログ変換器
イッチ 6、112、165 入力端子 7−1〜7−4、27−1〜27−4、125〜12
7、135〜137、22 5、226 制御端子 11−1〜11−7、32、33、36、37、101
〜104、121〜12 4、151〜162、222、223 NPNトランジ
スタ 11−8、34、35、38、39、133、134P
NPトランジスタ 12−1 正相入力端子 12−2 逆相入力端子 12−4 電源端子 13−1〜13−4、107〜109、147〜14
9、163、164、22 1 定電流源 14−1〜14−7、28−1〜28−6、31、10
5、106抵抗 15−1、15−2 容量 51−1、51−2 NチャネルMOSトランジスタ 52−1、52−2 PチャネルMOSトランジスタ 53−1〜53−4 CMOSトランジスタ 51−3、51−4、52−3、52−4、53−6、
53−7信号入出力端子 51−5、52−5、53−5 制御端子 60−1〜60−4、61−1〜61−4 可変利得増
幅回路 62−1〜62−3 レベルシフト回路 110、111 スイッチ 171 周囲温度27度Cにおけるシミュレイション結
果 172 周囲温度−30度Cにおけるシミュレイション
結果 224 デジタル/アナログ変換器
Claims (3)
- 【請求項1】 入力を共通にする第1の差動増幅器およ
び第2の差動増幅器とを有し、前記第1の差動増幅器の
出力と前記第2の差動増幅器の出力とを互いに位相を反
転して合成出力する可変利得増幅回路であって、 前記第1の差動増幅器の利得を制御する第1の電流と前
記第2の差動増幅器の利得を制御する第2の電流との和
に対する前記第1の電流若しくは前記第2の電流の比を
段階的に変化させることにより利得を可変することを特
徴とする可変利得増幅回路。 - 【請求項2】 前記第1の差動増幅回路の正相出力と前
記第2の差動増幅回路の逆相出力とを合成し、前記第1
の差動増幅回路の逆相出力と前記第2の差動増幅回路の
正相出力とを合成して出力することを特徴とする請求項
1記載の可変利得増幅回路。 - 【請求項3】 前記第1の差動増幅回路は、エミッタが
互いに接続された第1のトランジスタと第2のトランジ
スタとを含み、 前記第2の差動増幅回路は、 エミッタが互いに接続された第3のトランジスタと第4
のトランジスタとを含み、 前記第1のトランジスタのベースと前記第4のトランジ
スタのベースとが接続され、 前記第2のトランジスタのベースと前記第3のトランジ
スタのベースとが接続され、 前記第1のトランジスタおよび前記第4のトランジスタ
のベースと前記第2のトランジスタおよび前記第3のト
ランジスタのベースとの間に差動の入力電圧を加え、 前記第1のトランジスタのコレクタと前記第3のトラン
ジスタのコレクタに第1の負荷素子を接続し、 前記第2のトランジスタのコレクタと前記第4のトラン
ジスタのコレクタに第2の負荷素子を接続し、 前記第1のトランジスタおよび前記第3のトランジスタ
のコレクタと前記第2のトランジスタおよび前記第4の
トランジスタのコレクタとの間に生じる電圧を出力電圧
とし、 前記第1のトランジスタおよび前記第2のトランジスタ
のエミッタに流れる電流の和と前記第3のトランジスタ
および前記第4のトランジスタのエミッタに流れる電流
の和との比を段階的に可変させることを特徴とする請求
項2記載の可変利得増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11290794A JP3283137B2 (ja) | 1994-05-26 | 1994-05-26 | 可変利得増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11290794A JP3283137B2 (ja) | 1994-05-26 | 1994-05-26 | 可変利得増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07321577A JPH07321577A (ja) | 1995-12-08 |
JP3283137B2 true JP3283137B2 (ja) | 2002-05-20 |
Family
ID=14598486
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11290794A Expired - Fee Related JP3283137B2 (ja) | 1994-05-26 | 1994-05-26 | 可変利得増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3283137B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3262066B2 (ja) * | 1998-04-15 | 2002-03-04 | 日本電気株式会社 | Pga(プログラマブル・ゲインアンプ)回路 |
JP4626503B2 (ja) * | 2005-12-06 | 2011-02-09 | 株式会社デンソー | 演算増幅回路 |
JP2008205560A (ja) * | 2007-02-16 | 2008-09-04 | Fujitsu Ltd | 可変利得増幅回路、フィルタ回路、及び半導体装置 |
EP2465199B1 (en) * | 2009-08-14 | 2016-10-05 | THAT Corporation | Dynamic switch driver for low-distortion programmable-gain amplifier |
JP2012244448A (ja) * | 2011-05-20 | 2012-12-10 | Hitachi Ltd | 演算増幅回路 |
US8493149B2 (en) * | 2011-08-25 | 2013-07-23 | Fujitsu Limited | Amplifier circuit with variable tuning precision |
-
1994
- 1994-05-26 JP JP11290794A patent/JP3283137B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07321577A (ja) | 1995-12-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4267516A (en) | Common-emitter fT doubler amplifier employing a feed forward amplifier to reduce non-linearities and thermal distortion | |
US6456142B1 (en) | Circuit having dual feedback multipliers | |
JPH027206B2 (ja) | ||
JPH0666604B2 (ja) | プログラマブル利得計測増幅器 | |
JPH07112132B2 (ja) | 広帯域差動増幅器 | |
US5587682A (en) | Four-quadrant biCMOS analog multiplier | |
JP3283137B2 (ja) | 可変利得増幅回路 | |
EP0263572B1 (en) | Voltage-controlled push-pull current source | |
JPH01152805A (ja) | 増幅装置 | |
JP2002330038A (ja) | エミッタ共通差動トランジスタ回路 | |
JPH0312721B2 (ja) | ||
JPH0364913B2 (ja) | ||
US4385364A (en) | Electronic gain control circuit | |
US4075575A (en) | Input stage for fast-slewing amplifier | |
US3958135A (en) | Current mirror amplifiers | |
US6043700A (en) | Analog multiplier with thermally compensated gain | |
JPH0257372B2 (ja) | ||
JPH04268810A (ja) | 遅延回路 | |
JP3455063B2 (ja) | 可変利得増幅器 | |
US20070296498A1 (en) | High linearity low noise variable gain amplifier with continuous gain control | |
JPH06291572A (ja) | 可変利得増幅回路 | |
JP3114927B2 (ja) | 電流供給回路とこれを用いたフィルター回路 | |
JPH09298423A (ja) | バイポーラマルチプライヤ | |
JP2004007706A (ja) | 可変電流分割回路 | |
KR100529410B1 (ko) | 완전 차동형 바이폴라 전류-제어 전류 증폭기 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080301 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090301 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |