JP3282413B2 - Signal processor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は航空機等に搭載し、受
信信号から目標信号を取り出す信号処理器特に、その性
能向上に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processor mounted on an aircraft or the like to extract a target signal from a received signal, and more particularly to an improvement in the performance of the signal processor.

【０００２】[0002]

【従来の技術】図６は従来のパイプライン方式の信号処
理器であり、記憶器が３つの場合を示す。１は演算内容
の設定を行うユニットコントローラ、２は演算を行う演
算器、３はデータの記憶を行う記憶器、４は記憶器３か
らのデータを演算器２に入力する入力用データバス、５
は各記憶器のアドレスを生成するアドレス発生器、６は
アドレス発生器５により生成されたアドレスバス、７は
アドレス発生器７のアドレス生成を制御するカウンタタ
イミング発生器、８はカウンタタイミング発生器７より
出力されるアドレス制御信号、９は記憶器３へ演算器２
のデータを出力する出力用データバスである。2. Description of the Related Art FIG. 6 shows a conventional pipeline type signal processor, in which there are three storage units. 1 is a unit controller for setting operation contents, 2 is an operation unit for performing operations, 3 is a storage unit for storing data, 4 is an input data bus for inputting data from the storage unit 3 to the operation unit 2, 5
Is an address generator for generating an address of each memory, 6 is an address bus generated by the address generator 5, 7 is a counter timing generator for controlling the address generation of the address generator 7, and 8 is a counter timing generator 7 The address control signal 9 is output from the arithmetic unit 2 to the storage unit 3.
Is an output data bus for outputting the data of FIG.

【０００３】従来のパイプライン方式の信号処理器は上
記のように構成され、例えば図６のユニットコントロー
ラ１は演算処理内容に応じた、制御データをカウンタタ
イミング発生器７とアドレス発生器５と演算器２に設定
する。カウンタタイミング発生器７はユニットコントロ
ーラ１の制御に従い、アドレス制御信号８をアドレス発
生器５に出力する。アドレス発生器５はアドレスバス６
の出力を行い、上記アドレスバス６へのアドレスカウン
トは、アドレス制御信号８がアドレスカウントイネーブ
ル状態の時、アドレスカウントアップを行い、アドレス
制御信号８がアドレスカウントディセーブル状態の時、
アドレスカウントアップを停止する。記憶器３は、アド
レスバス６で示されたアドレスのデータを入力用データ
バス４に出力する。演算器２は、入力用データバス４の
データを処理し、処理結果を出力用データバス９に出力
する。記憶器３は、出力用データバス９のデータをアド
レスバス６で示されたアドレスに記憶する。A conventional pipeline type signal processor is configured as described above. For example, the unit controller 1 shown in FIG. 6 transmits control data according to the content of arithmetic processing to a counter timing generator 7, an address generator 5 and an arithmetic unit. Set to vessel 2. The counter timing generator 7 outputs an address control signal 8 to the address generator 5 under the control of the unit controller 1. The address generator 5 has an address bus 6
When the address control signal 8 is in the address count enable state, the address count-up is performed. When the address control signal 8 is in the address count disable state, the address count to the address bus 6 is performed.
Stop address counting up. The storage unit 3 outputs the data at the address indicated by the address bus 6 to the input data bus 4. The arithmetic unit 2 processes data on the input data bus 4 and outputs a processing result to the output data bus 9. The storage unit 3 stores the data on the output data bus 9 at the address indicated by the address bus 6.

【０００４】ここで、信号処理器の演算器のアドレス制
御について図７を用いて説明する。図７は演算器２の出
力データバス９を書き込む記憶器３のタイミングチャー
トであり、１０はクロック、１１は記憶器３に入力され
るデータ、１２は記憶器３に書き込まれるデータ、１３
はアドレス制御信号、１４は初期クロック数、１５はデ
ィセーブルクロック数、１６はイネーブルクロック数、
１７はカウントアップイネーブル、１８はカウントアッ
プディセーブルを示す。Here, the address control of the arithmetic unit of the signal processor will be described with reference to FIG. FIG. 7 is a timing chart of the storage unit 3 for writing the output data bus 9 of the arithmetic unit 2, wherein 10 is a clock, 11 is data input to the storage unit 3, 12 is data to be written to the storage unit 3, and 13
Is the address control signal, 14 is the initial clock number, 15 is the disable clock number, 16 is the enable clock number,
17 indicates a count-up enable, and 18 indicates a count-up disable.

【０００５】図７の記憶器入力データ１１の書き込みを
停止したい場合、アドレス制御信号１３をカウントアッ
プディセーブル状態１８とすることにより、記憶器３は
記憶器書き込みデータ１２の書き込みを停止する。When it is desired to stop writing the storage unit input data 11 in FIG. 7, the storage unit 3 stops writing the storage unit writing data 12 by setting the address control signal 13 to a count-up disable state 18.

【０００６】図７の記憶器入力データ１１のデータ書き
込みを開始したい場合、アドレス制御信号１３をカウン
トアップイネーブル状態１７とすることにより、記憶器
３は記憶器書き込みデータ１２の書き込みを開始する。When it is desired to start writing the storage unit input data 11 in FIG. 7, the storage unit 3 starts writing the storage unit writing data 12 by setting the address control signal 13 to the count-up enable state 17.

【０００７】図６の入力用データバス４のデータを演算
器２へ出力する記憶器３についても、記憶器３は、アド
レス制御信号６がカウントアップディセーブル１８の時
データ出力を停止し、カウントアップイネーブル１７の
時、データ出力を開始する。[0007] As for the storage unit 3 for outputting the data of the input data bus 4 of FIG. 6 to the arithmetic unit 2, the storage unit 3 stops the data output when the address control signal 6 is the count-up disable 18 and counts down. At the time of the up enable 17, data output is started.

【０００８】ここで、図６のカウンタタイミング発生器
７の動作について図を用いて詳細に説明する。Here, the operation of the counter timing generator 7 of FIG. 6 will be described in detail with reference to the drawings.

【０００９】図８は、図６のカウンタタイミング発生器
７の動作を示すブロック図であり、図中、１〜３は図６
と同じものを示し、１９はアドレスカウンタ器、２０は
制御データ記憶器、２１はアドレス制御信号出力クロッ
ク数保持器、２２はアドレス制御信号保持器、２３は減
算器、２４は比較器、２５はリピートアドレス保持器、
２６はアドレス比較器、２７はセレクタ器、２８はリピ
ートステップ保持器、２９は加算器、３０はアドレスデ
ータ、３１はカウント許可信号、３２はリピート処理起
動信号である。FIG. 8 is a block diagram showing the operation of the counter timing generator 7 shown in FIG.
19 is an address counter, 20 is a control data storage, 21 is an address control signal output clock number holder, 22 is an address control signal holder, 23 is a subtractor, 24 is a comparator, and 25 is a comparator. Repeat address holder,
26 is an address comparator, 27 is a selector, 28 is a repeat step holder, 29 is an adder, 30 is address data, 31 is a count permission signal, and 32 is a repeat processing start signal.

【００１０】図において、演算処理が起動されると、ア
ドレスカウンタ器１９はアドレスデータ３０を出力す
る。制御データ記憶器２０は、アドレスデータ３０で示
されるアドレスに格納されている、アドレス制御信号出
力クロック数をアドレス制御信号出力クロック数保持器
２１へ出力し、アドレス制御データをアドレス制御信号
保持器２２へ出力する。アドレス制御信号保持器２２
は、上記アドレス制御データを保持し、アドレス発生器
５へ上記アドレス制御データを出力する。アドレス制御
信号出力クロック数保持器２１は上記アドレス制御信号
出力クロック数を保持し、減算器２３に上記アドレス制
御信号出力クロック数を設定する。減算器２３は設定さ
れた上記アドレス制御信号出力クロック数より１ずつ減
算していき、減算結果を比較器２４に出力する。比較器
２４は上記減算結果と固定値０とを比較し、上記減算結
果が０になった時、アドレスカウンタ器１９にカウント
許可信号３１を出力する。アドレスカウンタ器１９はカ
ウント許可信号３１が入力されるとアドレスデータ３０
を１つカウントアップする。演算処理起動前に、リピー
トアドレス保持器２５にはリピートアドレスデータが設
定され、リピートステップ保持器２８にはリピートアド
レスステップ値が設定される。アドレス比較器２６はア
ドレスデータ３０とリピートアドレス保持器２５に保持
されているリピートアドレス値との比較を行い、アドレ
スデータ３０とリピートアドレス値が等しい場合は、リ
ピート処理起動信号３２を出力する。セレクタ器２７は
リピート処理起動信号３２が入力されていない時は０を
出力し、リピート処理起動信号３２が入力された場合
は、上記リピートステップ値を出力する。加算器２９は
アドレスデータ３０と上記リピートステップ値との加算
を行い、加算結果をアドレスカウンタ器１９に出力す
る。アドレスカウンタ器１９はリピート処理起動信号３
２が入力された場合、加算器２９の上記加算結果をアド
レスデータ３０として設定する。Referring to FIG. 1, when an arithmetic operation is started, an address counter 19 outputs address data 30. The control data storage 20 outputs the number of address control signal output clocks stored at the address indicated by the address data 30 to the address control signal output clock number holder 21 and outputs the address control data to the address control signal holder 22. Output to Address control signal holder 22
Holds the address control data and outputs the address control data to the address generator 5. The address control signal output clock number holding unit 21 holds the address control signal output clock number, and sets the address control signal output clock number in the subtracter 23. The subtracter 23 subtracts one from the set address control signal output clock number, and outputs the subtraction result to the comparator 24. The comparator 24 compares the subtraction result with the fixed value 0, and outputs a count permission signal 31 to the address counter 19 when the subtraction result becomes 0. When the count permission signal 31 is inputted, the address counter 19
Is counted up by one. Before the start of the arithmetic processing, the repeat address data is set in the repeat address holder 25, and the repeat address step value is set in the repeat step holder 28. The address comparator 26 compares the address data 30 with the repeat address value held in the repeat address holder 25. If the address data 30 is equal to the repeat address value, the address comparator 26 outputs a repeat processing start signal 32. The selector 27 outputs 0 when the repeat processing start signal 32 is not input, and outputs the repeat step value when the repeat processing start signal 32 is input. The adder 29 adds the address data 30 to the repeat step value, and outputs the addition result to the address counter 19. The address counter 19 receives the repeat processing start signal 3
When 2 is input, the result of the addition by the adder 29 is set as address data 30.

【００１１】図８の制御データ制御データ記憶器２０に
記憶されているアドレス制御プログラムについて図９、
図１０、図１１を用いて説明する。FIG. 9 shows an address control program stored in the control data control data storage 20 shown in FIG.
This will be described with reference to FIGS.

【００１２】図９はアドレス制御プログラムのフォーマ
ットの一例を示し、３３はアドレス制御信号出力クロッ
ク数、３４はアドレス制御信号を示す。FIG. 9 shows an example of the format of the address control program. Reference numeral 33 denotes the number of address control signal output clocks, and reference numeral 34 denotes an address control signal.

【００１３】図１０は図６の記憶器３を３つ制御する場
合のアドレス制御タイミングチャートを示し、３５は記
憶器の番号１のアドレス制御信号、３６は記憶器の番号
２のアドレス制御信号、３７は記憶器の番号３のアドレ
ス制御信号、３８は上記３つのアドレス制御信号のくり
返し範囲を表すリピート区間を示す。FIG. 10 is an address control timing chart in the case of controlling three storage units 3 of FIG. 6, wherein 35 is an address control signal of storage unit number 1, 36 is an address control signal of storage unit number 2, Reference numeral 37 denotes an address control signal of the storage device number 3, and reference numeral 38 denotes a repeat section indicating a repetition range of the three address control signals.

【００１４】図１１は図１０のタイミングを発生させさ
るためのアドレス制御プログラムである。FIG. 11 shows an address control program for generating the timing shown in FIG.

【００１５】図１１のアドレス制御プログラムは図６で
示される、３つの記憶器３のアドレスを制御する場合の
フォーマットの一実施例であり、３つの記憶器３を異な
るアドレス制御タイミングで制御が行える。各記憶器３
のアドレス発生を行うアドレス発生器５には固有の番号
が設定されており、たとえばアドレス発生器５の上から
順に番号１、番号２、番号３と設定するものとする。The address control program shown in FIG. 11 is an embodiment of a format for controlling the addresses of the three storage units 3 shown in FIG. 6, and the three storage units 3 can be controlled at different address control timings. . Each memory 3
A unique number is set in the address generator 5 that generates the address of the address generator 5, for example, numbers 1, 2, and 3 are set in order from the top of the address generator 5.

【００１６】図９のアドレス制御プログラムは８ビット
で構成され、７〜４ｂｉｔにはアドレス制御信号出力ク
ロック数３３が設定され、アドレス制御信号出力クロッ
ク数３３の間、２〜０ｂｉｔのアドレス制御信号３４が
記憶器３に出力される。アドレス制御信号３４は各ｂｉ
ｔが１のとき、アサインされた記憶器３を制御するアド
レス発生器５がカウントアップネーブル状態となる。ア
ドレス制御信号３４はｂｉｔ０にアドレス発生器５の番
号１がアサインされ、ｂｉｔ１にアドレス発生器５の番
号２がアサインされ、ｂｉｔ２にアドレス発生器５の番
号３がアサインされている。The address control program shown in FIG. 9 is composed of 8 bits, and the number of address control signal output clocks 33 is set in 7 to 4 bits. Is output to the storage device 3. The address control signal 34 is
When t is 1, the address generator 5 that controls the assigned storage unit 3 enters the count-up enable state. In the address control signal 34, the number 1 of the address generator 5 is assigned to bit0, the number 2 of the address generator 5 is assigned to bit1, and the number 3 of the address generator 5 is assigned to bit2.

【００１７】記憶器３を制御するアドレス発生器５の番
号１、番号２、番号３に対して、アドレス制御信号を図
１０の３５、３６、３７に示すように出力し、上記アド
レス制御信号をリピート区間３８で繰り返す場合、その
発生プログラムは図１１となる。An address control signal is output to the numbers 1, 2, and 3 of the address generator 5 for controlling the storage unit 3 as shown in FIGS. In the case of repeating in the repeat section 38, the generation program is as shown in FIG.

【００１８】[0018]

【発明が解決しようとする課題】上記のように構成され
た信号処理器では、図６において、機能拡張のため、記
憶器３とアドレス発生器５を新たに追加する場合、カウ
ンタタイミング発生器７の図８における、アドレス制御
信号保持器２２の出力データ数を必要ｂｉｔ数分追加
し、アドレス制御信号保持器２２と記憶器３を制御する
アドレス発生器５を結ぶバスを追加し、制御データ記憶
器２０の記憶容量を必要ｂｉｔ数分追加する必要があ
り、記憶器３とアドレス発生器５を追加する場合、多く
の変更が必要で、拡張性がよくないという課題があっ
た。In the signal processor configured as described above, in FIG. 6, when the storage unit 3 and the address generator 5 are newly added for the function expansion, the counter timing generator 7 is used. 8, the number of output data of the address control signal holder 22 is added by the required number of bits, a bus connecting the address control signal holder 22 and the address generator 5 for controlling the storage unit 3 is added, and control data storage is performed. It is necessary to add the storage capacity of the device 20 by the required number of bits, and when the storage device 3 and the address generator 5 are added, many changes are required, and there is a problem that the expandability is not good.

【００１９】また、カウンタタイミング発生器７は、制
御データ記憶器１３の部品寸法が大きく、動作速度が遅
いため実装面積が大きく、また、カウンタタイミング発
生器７の動作速度は制御データ記憶器２０の速度より速
くできないため遅くなり、このため、アドレス発生器５
の処理速度も速くできず、信号処理器全体の処理速度が
遅くなる課題があった。Further, the counter timing generator 7 has a large mounting area because the component size of the control data storage 13 is large and the operation speed is slow, and the operation speed of the counter timing generator 7 is the same as that of the control data storage 20. Since the speed cannot be made faster than the speed, the speed becomes slow.
However, the processing speed cannot be increased, and the processing speed of the entire signal processor becomes slow.

【００２０】また、アドレス制御タイミング変更につい
ての課題を図１２、図１３を用いて説明する。The problem of changing the address control timing will be described with reference to FIGS.

【００２１】図１２は図１０のアドレス制御タイミング
を変更したタイミングチャートを示し、３５から３７は
図１０と同じものを示す。FIG. 12 is a timing chart in which the address control timing of FIG. 10 is changed, and 35 to 37 show the same ones as in FIG.

【００２２】図１３は図１２のタイミングを発生させさ
るためのアドレス制御プログラムである。FIG. 13 shows an address control program for generating the timing shown in FIG.

【００２３】図１０のタイミングチャートを、アドレス
発生器５の番号２のタイミング３６だけを図１２に示す
ように変更した場合、アドレス制御プログラムは図１３
のようになり、リピートアドレスとリピートステップの
全てのアドレスのプログラムに変更が発生する。このよ
うに、１つの演算器のタイミングを変更するとアドレス
制御プログラム全体の変更が必要となり、プログラムの
作成効率が悪く、メンテナンス性が悪いという課題があ
った。When the timing chart of FIG. 10 is changed as shown in FIG. 12 with only the timing 36 of the number 2 of the address generator 5 as shown in FIG.
Thus, a change occurs in the program of all addresses of the repeat address and the repeat step. As described above, if the timing of one arithmetic unit is changed, it is necessary to change the entire address control program, so that there has been a problem that the program creation efficiency is poor and the maintainability is poor.

【００２４】この発明はかかる課題を解決するためにな
されたものであり、信号処理器の記憶器３と、アドレス
発生器５を追加する場合、カウンタタイミング発生器７
の変更を行うことなく追加できるようにし、信号処理器
の拡張性を良くすることを目的とする。The present invention has been made to solve such a problem, and when a memory 3 of a signal processor and an address generator 5 are added, a counter timing generator 7 is provided.
It is an object of the present invention to improve the scalability of a signal processor by making it possible to add signals without changing them.

【００２５】また、実装面積が従来のカウンタタイミン
グ発生器より小さくなるようにし、カウンタタイミング
発生器７の動作速度を上げ、信号処理器全体の動作速度
を向上させることを目的とする。Another object of the present invention is to make the mounting area smaller than that of the conventional counter timing generator, increase the operation speed of the counter timing generator 7, and improve the operation speed of the entire signal processor.

【００２６】また、アドレス制御プログラムのプログラ
ム作成効率を向上させ、プログラムのメンテナンス性を
向上させることを目的とする。Another object of the present invention is to improve the program creation efficiency of the address control program and improve the maintainability of the program.

【００２７】[0027]

【課題を解決するための手段】この発明の実施例１によ
る信号処理器は、各記憶器を制御するアドレス発生器毎
にユニットコントローラで制御されるローカルカウンタ
タイミング発生器を持ち、各アドレス発生器にユニット
コントローラの制御情報によるアドレス制御機能を付加
したものである。A signal processor according to a first embodiment of the present invention has a local counter timing generator controlled by a unit controller for each address generator for controlling each storage unit. And an address control function based on control information of a unit controller.

【００２８】また実施例２による信号処理器は、上記ロ
ーカルアドレス発生器を、初期値データ保持器の値によ
りトグルＦ／Ｆの初期出力を設定し、初期クロック数保
持器とイネーブルクロック数保持器とディセーブルクロ
ック数保持器の出力をセレクタにより切り換え、上記セ
レクタ出力とクロックカウント器のカウント値とを比較
器にて比較し、比較器出力によりクロックカウント器の
アドレス制御を行い、上記比較器出力により、上記トグ
ルＦ／Ｆの制御を行い、トグルＦ／Ｆの出力によりアド
レス発生器のアドレス制御を行い、演算開始信号により
制御されたＦ／Ｆ器出力と上記トグルＦ／Ｆの出力との
値によりセレクタ器の出力を制御することにより構成す
る。In the signal processor according to the second embodiment, the local address generator sets the initial output of the toggle F / F according to the value of the initial value data holder, and holds the initial clock number holder and the enable clock number holder. And the output of the disabled clock number retainer is switched by a selector, the selector output is compared with the count value of the clock counter by a comparator, and the address of the clock counter is controlled by the comparator output. Controls the toggle F / F, controls the address of the address generator by the output of the toggle F / F, and compares the output of the toggle F / F with the output of the F / F unit controlled by the operation start signal. It is configured by controlling the output of the selector unit according to the value.

【００２９】また実施例３による信号処理器は、アドレ
ス発生器のアドレス制御プログラムを各記憶器毎の、初
期値データ、初期クロック数データ、イネーブルクロッ
ク数データ、ディセーブルクロック数データにより構成
する。In the signal processor according to the third embodiment, the address control program of the address generator is constituted by initial value data, initial clock number data, enable clock number data, and disable clock number data for each storage unit.

【００３０】[0030]

【作用】上記のように構成された実施例１の信号処理器
は、各記憶器毎にローカルカウンタタイミング発生器の
制御によるアドレス発生器を持つため、各演算器毎にア
ドレス制御を行う事ができ、記憶器の外にアドレス発生
器を持つ必要がないので、ローカルカウンタタイミング
発生器を変更することなく演算器を追加することができ
る。Since the signal processor of the first embodiment configured as described above has an address generator controlled by the local counter timing generator for each memory, it is possible to perform address control for each arithmetic unit. Since there is no need to provide an address generator outside the storage device, it is possible to add an arithmetic unit without changing the local counter timing generator.

【００３１】また実施例２の信号処理器のアドレス制御
信号出力器は、初期値データと初期クロック数とイネー
ブルクロック数とディセーブルクロック数を設定し、演
算開始信号入力時、初期クロック数の間、初期値データ
を演算器に出力し、初期クロック数データ出力後、アド
レス発生器に、アドレス制御信号をイネーブルクロック
数とディセーブルクロック数で示された値に従って出力
することにより、簡単な回路構成となるので、実装面積
を従来のカウンタタイミング発生器より小さくなり、ま
た制御データ記憶器を使用しないため、タイミング発生
器の動作速度を上げることができるので、信号処理器全
体の動作速度を向上させることができる。The address control signal output unit of the signal processor according to the second embodiment sets the initial value data, the initial clock number, the enable clock number, and the disable clock number. By outputting the initial value data to the arithmetic unit and outputting the initial clock number data, the address control signal is output to the address generator in accordance with the values indicated by the number of enable clocks and the number of disable clocks, thereby providing a simple circuit configuration. Therefore, the mounting area is smaller than that of the conventional counter timing generator, and since the control data storage is not used, the operation speed of the timing generator can be increased, thereby improving the operation speed of the entire signal processor. be able to.

【００３２】また実施例３のローカルカウンタタイミン
グ発生器は、アドレス制御プログラムとして、アドレス
発生器毎に、初期値データと初期クロック数とイネーブ
ルクロック数とディセーブルクロック数を設定するの
で、アドレスの変更が各アドレス発生器のアドレス制御
プログラムを変更するだけで行うことができ、プログラ
ムの開発効率や、メンテナンス効率を良くすることがで
きる。The local counter timing generator of the third embodiment sets the initial value data, the initial clock number, the enable clock number, and the disable clock number for each address generator as an address control program. Can be performed only by changing the address control program of each address generator, thereby improving program development efficiency and maintenance efficiency.

【００３３】[0033]

【実施例】【Example】

実施例１．図１はこの発明の１実施例を示すブロック図
であり、１から６、８、９は従来の装置と全く同一のも
のであり、３９は各アドレス発生器毎にアドレスを制御
するローカルカウンタタイミング発生器である。Embodiment 1 FIG. FIG. 1 is a block diagram showing one embodiment of the present invention. Reference numerals 1 to 6, 8 and 9 are exactly the same as those of the conventional device, and 39 is a local counter timing for controlling an address for each address generator. Generator.

【００３４】上記のように構成された信号処理器は、例
えば図１のユニットコントローラ１は演算処理内容に応
じた、制御プログラムをローカルカウンタタイミング発
生器３９に設定する。ローカルカウンタタイミング発生
器３９は、制御プログラムに応じてアドレス発生器５に
対して、期待の演算結果が得られるようアドレス制御を
行う。アドレス発生器５は、記憶器３にアドレスバス６
を出力する。アドレス発生器５に制御された記憶器３は
入力データバス４にデータを出力する。演算器２での処
理結果は、出力データバス９に出力される。出力データ
バス９のデータはローカルカウンタタイミング発生器３
９で制御されたアドレス発生器５のアドレス制御による
記憶器４０ａに書き込まれる。In the signal processor configured as described above, for example, the unit controller 1 in FIG. 1 sets a control program in the local counter timing generator 39 according to the content of the arithmetic processing. The local counter timing generator 39 performs address control on the address generator 5 in accordance with the control program so that an expected operation result is obtained. Address generator 5, the address bus 6 to the storage device 3
Is output. The memory 3 controlled by the address generator 5 outputs data to the input data bus 4. The processing result in the arithmetic unit 2 is output to the output data bus 9. The data on the output data bus 9 is transmitted to the local counter timing generator 3
9 by the address control of the address generator 5 controlled by
The data is written to the storage device 40a .

【００３５】ここで、図１の信号処理器にアドレス発生
器５と記憶器４０ａを追加する場合について図２を用い
て説明する。図において、４０ｂは追加される記憶器、
４１は追加されるローカルカウンタタイミング発生器、
４２は追加されるアドレス発生器である。Here, a case where an address generator 5 and a memory 40a are added to the signal processor of FIG. 1 will be described with reference to FIG. In the figure, 40b is an additional storage,
41 is a local counter timing generator to be added,
42 is an address generator to be added.

【００３６】ここで、図１の実施例１の信号処理器に記
憶器４０ａとアドレス発生器５を追加する場合、図２に
示すように記憶器４０ｂとローカルカウンタタイミング
発生器４１とアドレス発生器４２を追加し、出力データ
バス９を記憶器４０ｂに接続するだけでよく、従来から
ある回路の変更は一切行う必要がない。このため、機能
の拡張性が良い。The serial Here, the signal processor of the first embodiment of FIG. 1
When the memory 40a and the address generator 5 are added, a memory 40b , a local counter timing generator 41 and an address generator 42 are added as shown in FIG. 2, and the output data bus 9 is connected to the memory 40b. There is no need to make any changes to the conventional circuit. Therefore, the expandability of the function is good.

【００３７】実施例２．ここで、実施例１のローカルカ
ウンタ発生器３９の動作について図３を用いて詳細に説
明する。Embodiment 2 FIG. Here, the operation of the local counter generator 39 of the first embodiment will be described in detail with reference to FIG.

【００３８】図３はローカルカウンタ発生器のブロック
図であり、１、２、３、５は従来の装置と全く同一のも
のであり、４３は初期クロック数保持器、４４は初期値
データ保持器、４５はイネーブルクロック数保持器、４
６はディセーブルクロック数保持器、４７はトグルＦ／
Ｆ器、４８はＦ／Ｆ器、４９は初期データ出力フラグ、
５０はクロックカウント器、５１は比較器、５２はタイ
ミング変更信号、５３は演算開始信号、５４はセレクタ
器である。FIG. 3 is a block diagram of a local counter generator. Reference numerals 1, 2, 3, and 5 are exactly the same as those of the conventional device, 43 is an initial clock number holding device, and 44 is an initial value data holding device. , 45 are the enable clock number retainers, 4
6 is a disabled clock number retainer, 47 is a toggle F /
F unit, 48 is an F / F unit, 49 is an initial data output flag,
50 is a clock counter, 51 is a comparator, 52 is a timing change signal, 53 is an operation start signal, and 54 is a selector.

【００３９】図３のユニットコントローラ１よりのアド
レスデータは図３の初期クロック数保持器４３、初期値
データ保持器４４、イネーブルクロック数保持器４５、
ディセーブルクロック数保持器４６に設定される。演算
処理が起動されると、ユニットコントローラ１より演算
開始信号５３が出力される。演算開始信号５３が出力さ
れると初期値データ保持器４４に設定されている値に応
じて、トグルＦ／Ｆ４７はカウントアップイネーブル又
は、カウントアップディセーブルをアドレス発生器５に
出力する。Ｆ／Ｆ器４８は演算開始信号５３が入力され
ると、初期データ出力フラグ信号４９を出力する。セレ
クタ器５４では初期データ出力フラグ信号４９が入力さ
れると、初期クロック数保持器４３に保持されている初
期アドレスクロック数を比較器５１に出力する。クロッ
クカウント器５０は演算開始信号５３が入力されると、
カウントアップを開始し、カウント値を比較器５１に出
力する。比較器５１は上記クロックカウント器５０の出
力値と上記セレクタ器５４出力値を比較し、両者が等し
い場合、タイミング変更信号５２を出力する。トグルＦ
／Ｆ器４７はタイミング変更信号５２が入力されると、
トグルＦ／Ｆ器４７の出力データに応じて、カウントア
ップイネーブル出力の場合は、カウントアップディセー
ブル出力に変化し、カウントアップディセーブル出力の
場合は、カウントアップイネーブル出力に変化する。Ｆ
／Ｆ器４８はタイミング変更信号５２が入力されると、
初期データ出力フラグ信号４９の出力を停止する。クロ
ックカウント器５０はタイミング変更信号５２が入力さ
れるとカウント値を０にクリアし、０より再びカウント
アップを始める。セレクタ器５４はトグルＦ／Ｆ器４７
の出力に応じて、トグルＦ／Ｆ器４７の出力がカウント
アップイネーブルの場合はイネーブルクロック数保持器
４５に保持されているカウントアップイネーブルクロッ
ク数を比較器５１に出力し、トグルＦ／Ｆ器４７の出力
がアドレスディセーブルの場合はディセーブルクロック
数保持器４６に保持されているカウントアップディセー
ブルクロック数を比較器５１に出力する。The address data from the unit controller 1 shown in FIG. 3 is stored in the initial clock number holder 43, the initial value data holder 44, the enable clock number holder 45 in FIG.
It is set in the disabled clock number holder 46. When the arithmetic processing is started, the arithmetic operation start signal 53 is output from the unit controller 1. When the operation start signal 53 is output, the toggle F / F 47 outputs a count-up enable or a count-up disable to the address generator 5 according to the value set in the initial value data holder 44. When the operation start signal 53 is input, the F / F unit 48 outputs an initial data output flag signal 49. Upon receiving the initial data output flag signal 49, the selector 54 outputs the initial address clock number held in the initial clock number holder 43 to the comparator 51. When the operation start signal 53 is input, the clock counter 50
It starts counting up and outputs the count value to the comparator 51. The comparator 51 compares the output value of the clock counter 50 with the output value of the selector 54, and outputs a timing change signal 52 when both are equal. Toggle F
When the timing change signal 52 is input, the / F unit 47
According to the output data of the toggle F / F unit 47, the output changes to a count-up disable output in the case of the count-up enable output, and changes to a count-up enable output in the case of the count-up disable output. F
When the timing change signal 52 is input, the / F unit 48
The output of the initial data output flag signal 49 is stopped. When the timing change signal 52 is input, the clock counter 50 clears the count value to 0, and starts counting up again from 0. The selector unit 54 is a toggle F / F unit 47
When the output of the toggle F / F unit 47 is count-up enabled, the count-up enable clock number held in the enable clock number holding unit 45 is output to the comparator 51, and the toggle F / F unit When the output of the address 47 is address disable, the count-up disable clock number held in the disable clock number holding unit 46 is output to the comparator 51.

【００４０】図のように構成された実施例２のアドレス
発生器は動作速度の遅い制御データ記憶器が必要ないた
め、回路全体の動作速度を速くできる。また、回路も従
来の回路より単純になり、部品数が少なくできるため、
実装面積を少なくできる。The address generator of the second embodiment configured as shown in the figure does not require a control data storage device having a low operation speed, so that the operation speed of the entire circuit can be increased. Also, the circuit is simpler than the conventional circuit and the number of parts can be reduced,
The mounting area can be reduced.

【００４１】実施例３．次に、実施例１のアドレス発生
器のプログラムについて、図を用いて説明する。Embodiment 3 FIG. Next, a program of the address generator according to the first embodiment will be described with reference to the drawings.

【００４２】図４は、図１０のアドレスを本発明による
アドレス発生器にて発生させるためのプログラムであ
る。FIG. 4 is a program for generating the address of FIG. 10 by the address generator according to the present invention.

【００４３】図５は、図１２のアドレスを本発明による
アドレス発生器にて発生させるためのプログラムであ
る。FIG. 5 is a program for generating the address of FIG. 12 by the address generator according to the present invention.

【００４４】発明によるローカルカウンタ発生器４１
に、アドレス制御データを設定する場合、各記憶器毎に
初期値データ、初期クロック数、イネーブルクロック
数、ディセーブルクロック数を設定することになり、図
１０のアドレスのプログラムは図４となる。The local counter generator 41 according to the invention
In the case of setting address control data, the initial value data, the number of initial clocks, the number of enable clocks, and the number of disable clocks are set for each storage device, and the program of the address in FIG.

【００４５】実施例３の信号処理器では、図１０のアド
レスを図１２で示すように、記憶器２のアドレス制御デ
ータを変更した場合のプログラムは図５で表わされ、記
憶器３を制御するアドレス発生器５の番号２のタイミン
グを変更するだけでよく、従来のプログラムに比べて、
変更量が少なくてすみ、プログラムの修正効率がよくな
る。In the signal processor of the third embodiment, the program in the case where the address control data of the storage unit 2 is changed as shown in FIG. It is only necessary to change the timing of the number 2 of the address generator 5 to be executed.
The amount of change is small, and the efficiency of program correction is improved.

【００４６】ところで、上記発明では、この発明を信号
処理器の演算処理に用いたが、その他の演算処理にも利
用できることは言うまでもない。By the way, in the above invention, the present invention is used for the arithmetic processing of the signal processor, but it goes without saying that the present invention can be used for other arithmetic processing.

【００４７】[0047]

【発明の効果】この発明は以上説明したように構成され
ているので、以下に記載されるような効果を奏する。Since the present invention is configured as described above, the following effects can be obtained.

【００４８】実施例１の信号処理器では、アドレス発生
器にローカルカウンタ発生器を取り付ける事により、信
号処理器の記憶器とアドレス発生器の拡張を従来の回路
変更なしに行うことができる。In the signal processor of the first embodiment, by attaching the local counter generator to the address generator, the memory of the signal processor and the address generator can be expanded without changing the conventional circuit.

【００４９】また実施例２の信号処理器では、上記ロー
カルカウンタ発生器を、初期値データ保持器の値により
トグルＦ／Ｆの初期出力を設定し、初期クロック数保持
器とイネーブルクロック数保持器とディセーブルクロッ
ク数保持器の出力をセレクタにより切り換え、上記セレ
クタ出力とクロックカウント器のカウント値とを比較器
にて比較し、比較器出力によりクロックカウント器のア
ドレス制御を行い、上記比較器出力により、上記トグル
Ｆ／Ｆの制御を行い、トグルＦ／Ｆの出力により演算器
のアドレス制御を行い、演算開始信号により制御された
Ｆ／Ｆ器出力と上記トグルＦ／Ｆの出力との値によりセ
レクタ器の出力を制御する構成とすることにより、動作
速度の遅い処理データ記憶器が必要ないため、回路全体
の動作速度を速くできる。また、回路も従来の回路より
単純になり、器品数が少なくできるため、実装面積を少
なくできる。In the signal processor of the second embodiment, the local counter generator sets the initial output of the toggle F / F according to the value of the initial value data holder, and holds the initial clock number holder and the enable clock number holder. And the output of the disabled clock number retainer is switched by a selector, the selector output is compared with the count value of the clock counter by a comparator, and the address of the clock counter is controlled by the comparator output. Control of the toggle F / F, address control of the arithmetic unit by the output of the toggle F / F, and the value of the output of the F / F unit controlled by the operation start signal and the output of the toggle F / F The control of the output of the selector by means of the above configuration eliminates the need for a processing data storage device having a low operation speed, thereby increasing the operation speed of the entire circuit. Kill. Also, the circuit is simpler than the conventional circuit, and the number of components can be reduced, so that the mounting area can be reduced.

【００５０】また実施例３の信号処理器では、アドレス
制御プログラム変更が、変更するローカルカウンタアド
レス発生器の、初期値データ、初期クロック数データ、
イネーブルクロック数データ、ディセーブルクロック数
データのみの変更で行うことができるので、プログラム
の開発効率や、メンテナンス効率を良くすることができ
る。In the signal processor of the third embodiment, when the address control program is changed, the initial value data, initial clock number data,
Since the change can be performed by changing only the enable clock number data and the disable clock number data, the program development efficiency and the maintenance efficiency can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の実施例１の実施例を示すブロック
図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】 この発明の実施例１の実施例を示すブロック
図である。FIG. 2 is a block diagram showing a first embodiment of the present invention.

【図３】 この発明の実施例２のローカルカウンタタイ
ミング発生器の実施例を示すブロック図である。FIG. 3 is a block diagram showing an embodiment of a local counter timing generator according to Embodiment 2 of the present invention.

【図４】 この発明の実施例３のローカルカウンタタイ
ミング発生器のプログラム例を示す図である。FIG. 4 is a diagram illustrating a program example of a local counter timing generator according to a third embodiment of the present invention;

【図５】 この発明の実施例３のローカルカウンタタイ
ミング発生器のプログラム例を示す図である。FIG. 5 is a diagram illustrating a program example of a local counter timing generator according to a third embodiment of the present invention.

【図６】 従来の装置の実施例を示すブロック図であ
る。FIG. 6 is a block diagram showing an embodiment of a conventional device.

【図７】 アドレスを示すタイミングチャート図であ
る。FIG. 7 is a timing chart showing addresses.

【図８】 従来の装置の実施例を示すブロック図であ
る。FIG. 8 is a block diagram showing an embodiment of a conventional device.

【図９】 従来の装置のプログラムフォーマット図であ
る。FIG. 9 is a program format diagram of a conventional device.

【図１０】 アドレスを示すタイミングチャート図であ
る。FIG. 10 is a timing chart showing addresses.

【図１１】 従来の装置のアドレス発生器のプログラム
例を示す図である。FIG. 11 is a diagram showing a program example of an address generator of a conventional device.

【図１２】 アドレスを示すタイミングチャート図であ
る。FIG. 12 is a timing chart showing addresses.

【図１３】 従来の装置のアドレス発生器のプログラム
例を示す図である。FIG. 13 is a diagram showing a program example of an address generator of a conventional device.

【符号の説明】[Explanation of symbols]

１ ユニットコントローラ、２ 演算器、３ 記憶器、
５ アドレス発生器、９ 出力データバス、３９ ロー
カルカウンタタイミング発生器、４３ 初期クロック数
保持器、４４ 初期値データ保持器、４５ イネーブル
クロック数保持器、４６ ディセーブルクロック数保持
器、４７ トグルＦ／Ｆ器、４８ Ｆ／Ｆ器、５４ セ
レクタ器、５０ クロックカウント器、５１ 比較器。1 unit controller, 2 operation units, 3 storage units,
5 address generator, 9 output data bus, 39 local counter timing generator, 43 initial clock number retainer, 44 initial value data retainer, 45 enable clock number retainer, 46 disable clock number retainer, 47 toggle F / F unit, 48 F / F unit, 54 selector unit, 50 clock counter, 51 comparator.

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 予め設定されたプログラムに従い制御プ
ログラムを出力するユニットコントローラと、上記ユニ
ットコントローラの制御プログラムに従いアドレスカウ
ントアップ用の制御信号を生成する少なくとも一つの第
１のローカルカウントタイミング発生器と、上記第１の
ローカルカウントタイミング発生器の制御信号によりア
ドレスのカウントアップの開始及び停止を行う少なくと
も一つの第１のアドレス発生器と、上記第１のアドレス
発生器にて指定されたアドレスのデータを出力する少な
くとも一つの第１の記憶器と、上記第１の記憶器から供
給されるデータの演算を行いその演算結果を出力する演
算器と、上記ユニットコントローラの制御命令に従いア
ドレスカウントアップ用の制御信号を生成する少なくと
も一つの第２のローカルカウントタイミング発生器と、
上記第２のローカルカウントタイミング発生器の制御信
号によりアドレスのカウントアップの開始及び停止を行
う少なくとも一つの上記第２のアドレス発生器と、上記
第２のアドレス発生器にて指定されたアドレスに上記演
算器の演算結果を記憶する少なくとも一つの第２の記憶
器と、で構成した事を特徴とする信号処理器。 A control program according to a preset program.
Unit controller that outputs a program
Address controller according to the control program of the
At least one second for generating a control signal for
1 local count timing generator;
Triggered by the control signal of the local count timing generator.
Start and stop dress up at least
A first address generator, and the first address
The generator outputs the data at the specified address.
At least one first storage device and the first storage device;
The operation of calculating the supplied data and outputting the calculation result
A computer and an alarm according to the control instruction of the unit controller.
Generate a control signal for dress up
A second local count timing generator;
The control signal of the second local count timing generator
Start and stop address counting
At least one of the second address generators;
The above operation is performed at the address specified by the second address generator.
At least one second storage for storing the operation result of the arithmetic unit
And a signal processor. 【請求項２】 上記ローカルカウンタタイミング発生器
を、上記ユニットコントローラのデータによりデータ設
定される初期クロック数保持器と、イネーブル信号出力
時間を保持するイネーブルクロック数保持器と、ディセ
ーブル信号出力時間を保持するディセーブルクロック数
保持器と、上記ユニットコントローラの処理開始信号で
出力信号が制御されるＦ／Ｆ（Ｆｌｉｐ−Ｆｌｏｐ）器
と、上記初期クロック数保持器と上記イネーブルクロッ
ク数保持器と上記ディセーブルクロック数保持器の出力
を上記Ｆ／Ｆ器の出力により制御するセレクタ器と、上
記演算器コントローラの処理開始信号でクロック数のカ
ウントアップを開始するクロックカウント器と、上記セ
レクタ器出力と上記クロックカウント器の出力とを比較
する比較器と、上記比較器出力によりアドレス制御信号
を出力するトグルＦ／Ｆ器と、上記アドレス制御信号に
よりアドレス制御が行われるアドレス発生器と、上記ア
ドレス発生器により制御される記憶器と、上記記憶器と
のデータ交換を行う演算器と、トグルＦ／Ｆ器の初期値
を設定する初期値データ保持器により、上記ローカルカ
ウンタタイミング発生器を構成することを特徴とする請
求項１記載の信号処理器。2. The method according to claim 1, wherein the local counter timing generator comprises: an initial clock number holder for setting data by data of the unit controller; an enable clock number holder for holding an enable signal output time; and a disable signal output time. The number of disabled clocks to be held, the flip-flop (F / F) device whose output signal is controlled by the processing start signal of the unit controller, the initial clock number holder, the enable clock number holder, A selector for controlling the output of the disable clock number retainer by the output of the F / F unit, a clock counter for starting counting up the number of clocks by a processing start signal of the arithmetic unit controller, and an output of the selector unit. A comparator for comparing the output of the clock counter with the output of the clock counter; A toggle F / F unit that outputs an address control signal by a comparator output, an address generator that performs address control by the address control signal, a storage unit controlled by the address generator, and data of the storage unit 2. The signal processor according to claim 1, wherein said local counter timing generator is constituted by an arithmetic unit for performing exchange and an initial value data holding unit for setting an initial value of the toggle F / F unit. 【請求項３】 上記各ローカルカウンタタイミング発生
器毎にアドレス制御プログラムとして、アドレス制御信
号出力開始時のデータを示す初期値データと、上記初期
値データの出力クロック数を示す初期クロック数データ
と、イネーブル信号の出力クロック数を示すイネーブル
クロック数データと、ディセーブル信号の出力クロック
数を示すディセーブルクロック数データを設定すること
を特徴とする請求項１記載の信号処理器。3. An address control program for each of the local counter timing generators, comprising: initial value data indicating data at the start of output of an address control signal; initial clock number data indicating an output clock number of the initial value data; 2. The signal processor according to claim 1, wherein enable clock number data indicating the number of output clocks of the enable signal and disable clock number data indicating the number of output clocks of the disable signal are set.