JP3281145B2 - Ｇｔｏサイリスタ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/1016—Anode base regions of thyristors
-
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Description
【０００１】
【産業上の利用分野】この発明は、ＧＴＯサイリスタに
関するもので、特にタ−ンオフタイムの短縮が要求され
るＧＴＯサイリスタに使用されるものである。
関するもので、特にタ−ンオフタイムの短縮が要求され
るＧＴＯサイリスタに使用されるものである。
【０００２】
【従来の技術】従来は、電力素子である高耐圧ＧＴＯサ
イリスタ及び逆阻止型ＧＴＯサイリスタ等においてキャ
リアライフタイムをコントロ−ルする場合、一般に電子
線照射（ＥＢＩ）が行われていた。この電子線照射によ
る効果の特徴は、Ｎ型ベ−ス層のキャリアライフタイム
を全域にわたり均一に低下させることである。その他の
方法としては、最近、イオン注入技術が取り入れられ、
具体的にはプロトン、ヘリウム照射が挙げられる。この
プロトン等のイオン注入による効果の特徴は、Ｎ型ベ−
ス層に局所的な低ライフタイム層を形成することであ
る。即ち、前記イオン注入のメリットは、Ｎ型ベ−ス層
内のキャリア分布を局所的にコントロ−ルできることで
ある。
イリスタ及び逆阻止型ＧＴＯサイリスタ等においてキャ
リアライフタイムをコントロ−ルする場合、一般に電子
線照射（ＥＢＩ）が行われていた。この電子線照射によ
る効果の特徴は、Ｎ型ベ−ス層のキャリアライフタイム
を全域にわたり均一に低下させることである。その他の
方法としては、最近、イオン注入技術が取り入れられ、
具体的にはプロトン、ヘリウム照射が挙げられる。この
プロトン等のイオン注入による効果の特徴は、Ｎ型ベ−
ス層に局所的な低ライフタイム層を形成することであ
る。即ち、前記イオン注入のメリットは、Ｎ型ベ−ス層
内のキャリア分布を局所的にコントロ−ルできることで
ある。
【０００３】図１３は、第１の従来のアノ−ドショ−ト
型ＧＴＯサイリスタを示す断面図である。シリコン基板
１は、Ｐ型エミッタ層２、Ｎ型ベ−ス層３及びＰ型ベ−
ス層４から形成されている。前記Ｐ型ベ−ス層４の内に
はＮ型エミッタ層５が形成されており、前記Ｐ型エミッ
タ層２内にはＮ型アノ−ド短絡層３ａが形成されてい
る。このＮ型アノ−ド短絡層３ａ及びＰ型エミッタ層２
の上にはアノ−ドＡｌ電極６が設けられており、前記Ｎ
型エミッタ層５の上にはカソ−ドＡｌ電極７が設けられ
ている。前記Ｐ型ベ−ス層４の上にはゲ−トＡｌ電極８
が設けられている。
型ＧＴＯサイリスタを示す断面図である。シリコン基板
１は、Ｐ型エミッタ層２、Ｎ型ベ−ス層３及びＰ型ベ−
ス層４から形成されている。前記Ｐ型ベ−ス層４の内に
はＮ型エミッタ層５が形成されており、前記Ｐ型エミッ
タ層２内にはＮ型アノ−ド短絡層３ａが形成されてい
る。このＮ型アノ−ド短絡層３ａ及びＰ型エミッタ層２
の上にはアノ−ドＡｌ電極６が設けられており、前記Ｎ
型エミッタ層５の上にはカソ−ドＡｌ電極７が設けられ
ている。前記Ｐ型ベ−ス層４の上にはゲ−トＡｌ電極８
が設けられている。
【０００４】前記Ｎ型ベ−ス層３は、高耐圧を得るた
め、数１００μｍの厚さとされており、全体に電子線照
射が行われることにより、そのライフタイムを全域にわ
たり均一に低下させている。
め、数１００μｍの厚さとされており、全体に電子線照
射が行われることにより、そのライフタイムを全域にわ
たり均一に低下させている。
【０００５】ところで、上記第１の従来のアノ−ドショ
−ト型ＧＴＯサイリスタでは、Ｎ型ベ−ス層３の厚さを
厚くするとともにそのライフタイムを低下させているた
め、タ−ンオフロスは少なくすることができるが、オン
電圧は増大する。因みに、オン電圧は、サイリスタの電
力損失を減少させるため、できるだけ小さい方が良い。
−ト型ＧＴＯサイリスタでは、Ｎ型ベ−ス層３の厚さを
厚くするとともにそのライフタイムを低下させているた
め、タ−ンオフロスは少なくすることができるが、オン
電圧は増大する。因みに、オン電圧は、サイリスタの電
力損失を減少させるため、できるだけ小さい方が良い。
【０００６】すなわち、前記タ−ンオフロスは、テイル
電流Ｉtail×電圧ＶT により表される。このため、タ−
ンオフロスを少なくするには、テイル電流Ｉtailを小さ
くすればよい。このテイル電流Ｉtailは、Ｎ型ベ−ス層
３のキャリアライフタイムを低下させることにより、小
さくすることができるからである。因みに、タ−ンオフ
時間を短くするには、キャリアライフタイムを短くする
必要がある。また、サイリスタのオン電圧は、Ｎ型ベ−
ス層３に蓄積されたキャリアとそのライフタイムにより
支配される。つまり、Ｎ型ベ−ス層３のキャリアライフ
タイムを長くするほど、又Ｎ型ベ−ス層３の厚さを薄く
するほど、オン電圧は小さくなる。しかし、サイリスタ
のタ−ンオフロス（Ｅoff ）は、キャリアがＮ型ベ−ス
層３より排出される際に生じ、その量はＮ型ベ−ス層３
のキャリアライフタイムに依存する。したがって、Ｎ型
ベ−ス層３のライフタイムを短くするほど、タ−ンオフ
ロスは小さくなる。つまり、オン電圧とタ−ンオフロス
はトレ−ドオフの関係にある。即ち、電子線照射により
Ｎ型ベ−ス層３のライフタイムを低下させると、タ−ン
オフロスは減少するが、オン電圧は増大することとな
る。
電流Ｉtail×電圧ＶT により表される。このため、タ−
ンオフロスを少なくするには、テイル電流Ｉtailを小さ
くすればよい。このテイル電流Ｉtailは、Ｎ型ベ−ス層
３のキャリアライフタイムを低下させることにより、小
さくすることができるからである。因みに、タ−ンオフ
時間を短くするには、キャリアライフタイムを短くする
必要がある。また、サイリスタのオン電圧は、Ｎ型ベ−
ス層３に蓄積されたキャリアとそのライフタイムにより
支配される。つまり、Ｎ型ベ−ス層３のキャリアライフ
タイムを長くするほど、又Ｎ型ベ−ス層３の厚さを薄く
するほど、オン電圧は小さくなる。しかし、サイリスタ
のタ−ンオフロス（Ｅoff ）は、キャリアがＮ型ベ−ス
層３より排出される際に生じ、その量はＮ型ベ−ス層３
のキャリアライフタイムに依存する。したがって、Ｎ型
ベ−ス層３のライフタイムを短くするほど、タ−ンオフ
ロスは小さくなる。つまり、オン電圧とタ−ンオフロス
はトレ−ドオフの関係にある。即ち、電子線照射により
Ｎ型ベ−ス層３のライフタイムを低下させると、タ−ン
オフロスは減少するが、オン電圧は増大することとな
る。
【０００７】図１４は、第２の従来のアノ−ドショ−ト
型ＧＴＯサイリスタを示す断面図であり、図１３と同一
部分には同一符号を付す。Ｐ+ 型エミッタ層２の上には
Ｎ- 型ベ−ス層３が形成されており、このＮ- 型ベ−ス
層３の上にはＰ型ベ−ス層４が形成されている。このＰ
型ベ−ス層４の上にはＮ+ 型エミッタ層５が形成されて
おり、このＮ+ 型エミッタ層５はカソ−ド端子７ａに電
気的に接続されている。前記Ｐ+ 型エミッタ層２内には
Ｎ+ 型アノ−ド短絡層３ａが形成されており、このＮ+
型アノ−ド短絡層３ａはアノ−ド端子６ａと電気的に接
続されている。前記Ｐ型ベ−ス層４の内にはＰ+ 型ベ−
ス層４ａが形成されており、このＰ+ 型ベ−ス層４ａは
ゲ−ト端子８ａと電気的に接続されている。
型ＧＴＯサイリスタを示す断面図であり、図１３と同一
部分には同一符号を付す。Ｐ+ 型エミッタ層２の上には
Ｎ- 型ベ−ス層３が形成されており、このＮ- 型ベ−ス
層３の上にはＰ型ベ−ス層４が形成されている。このＰ
型ベ−ス層４の上にはＮ+ 型エミッタ層５が形成されて
おり、このＮ+ 型エミッタ層５はカソ−ド端子７ａに電
気的に接続されている。前記Ｐ+ 型エミッタ層２内には
Ｎ+ 型アノ−ド短絡層３ａが形成されており、このＮ+
型アノ−ド短絡層３ａはアノ−ド端子６ａと電気的に接
続されている。前記Ｐ型ベ−ス層４の内にはＰ+ 型ベ−
ス層４ａが形成されており、このＰ+ 型ベ−ス層４ａは
ゲ−ト端子８ａと電気的に接続されている。
【０００８】前記Ｎ- 型ベ−ス層３の中央部近傍には、
プロトン９ａ等がイオン注入されることにより、局所的
である厚さが極めて薄い欠陥領域９が形成されている。
この欠陥領域９は低ライフタイム層である。前記欠陥領
域９は、サイリスタをタ−ンオフさせるため、素子に１
／２のピ−ク電圧 1/2ＶDMを印加した際に空乏化される
領域のＰ+ 型エミッタ層２側の端部に位置している。
プロトン９ａ等がイオン注入されることにより、局所的
である厚さが極めて薄い欠陥領域９が形成されている。
この欠陥領域９は低ライフタイム層である。前記欠陥領
域９は、サイリスタをタ−ンオフさせるため、素子に１
／２のピ−ク電圧 1/2ＶDMを印加した際に空乏化される
領域のＰ+ 型エミッタ層２側の端部に位置している。
【０００９】ところで、上記第２の従来のアノ−ドショ
−ト型ＧＴＯサイリスタでは、Ｎ−型ベ−ス層３の中央
部近傍に薄い欠陥領域９を形成することにより、Ｎ−
型ベ−ス層３内のキャリア分布を制御している。このた
め、オン電圧とタ−ンオフロスとのトレ−ドオフを、上
記第１の従来のＧＴＯサイリスタよりは改善することが
できる。しかし、前記欠陥領域９の半値幅は非常に狭い
ため、上記イオン注入では欠陥領域９以外のＮ- 型ベ−
ス層３の領域が多く存在しており、その領域は高ライフ
タイムを保っているから、オン電圧は低減させることが
できるが、タ−ンオフロスを十分に小さくすることがで
きない。したがって、前記トレ−ドオフの改善も十分で
はない。
−ト型ＧＴＯサイリスタでは、Ｎ−型ベ−ス層３の中央
部近傍に薄い欠陥領域９を形成することにより、Ｎ−
型ベ−ス層３内のキャリア分布を制御している。このた
め、オン電圧とタ−ンオフロスとのトレ−ドオフを、上
記第１の従来のＧＴＯサイリスタよりは改善することが
できる。しかし、前記欠陥領域９の半値幅は非常に狭い
ため、上記イオン注入では欠陥領域９以外のＮ- 型ベ−
ス層３の領域が多く存在しており、その領域は高ライフ
タイムを保っているから、オン電圧は低減させることが
できるが、タ−ンオフロスを十分に小さくすることがで
きない。したがって、前記トレ−ドオフの改善も十分で
はない。
【００１０】すなわち、Ｎ- 型ベ−ス層３の中央部近傍
に欠陥領域９を形成すると、テイル電流Ｉtailのピ−ク
は抑えることができるが、この欠陥領域９以外の領域の
Ｎ-型ベ−ス層３のライフタイムが高いために、Ｉtail
の減衰が遅く、結果としてタ−ンオフロスは低減されな
い。逆に、Ｉtailの減衰を速くするために、Ｎ- 型ベ−
ス層３の中央部からＰ+ 型エミッタ層２側に欠陥領域９
を形成すると、Ｉtailの減衰は抑えることができるが、
Ｉtailのピ−クを抑えることができない。したがって、
サイリスタのタ−ンオフロスを十分に低減させることが
できない。
に欠陥領域９を形成すると、テイル電流Ｉtailのピ−ク
は抑えることができるが、この欠陥領域９以外の領域の
Ｎ-型ベ−ス層３のライフタイムが高いために、Ｉtail
の減衰が遅く、結果としてタ−ンオフロスは低減されな
い。逆に、Ｉtailの減衰を速くするために、Ｎ- 型ベ−
ス層３の中央部からＰ+ 型エミッタ層２側に欠陥領域９
を形成すると、Ｉtailの減衰は抑えることができるが、
Ｉtailのピ−クを抑えることができない。したがって、
サイリスタのタ−ンオフロスを十分に低減させることが
できない。
【００１１】
【発明が解決しようとする課題】上記第１の従来のアノ
−ドショ−ト型ＧＴＯサイリスタでは、Ｎ型ベ−ス層３
のキャリアライフタイムを電子線照射により低下させて
いるため、ＧＴＯサイリスタ全体に欠陥が形成されてし
まい、タ−ンオフロスは低減することができるが、オン
電圧は増大する。したがって、オン電圧とタ−ンオフロ
スとのトレ−ドオフを改善することができない。
−ドショ−ト型ＧＴＯサイリスタでは、Ｎ型ベ−ス層３
のキャリアライフタイムを電子線照射により低下させて
いるため、ＧＴＯサイリスタ全体に欠陥が形成されてし
まい、タ−ンオフロスは低減することができるが、オン
電圧は増大する。したがって、オン電圧とタ−ンオフロ
スとのトレ−ドオフを改善することができない。
【００１２】また、上記第２の従来のアノ−ドショ−ト
型ＧＴＯサイリスタでは、Ｎ型ベ−ス層３のキャリアラ
イフタイムをプロトン９ａ等のイオン注入により局所的
に低下させているため、オン電圧は低減させることがで
きるが、タ−ンオフロスを十分に低減させることができ
ない。したがって、オン電圧とタ−ンオフロスとのトレ
−ドオフを十分に改善することができない。
型ＧＴＯサイリスタでは、Ｎ型ベ−ス層３のキャリアラ
イフタイムをプロトン９ａ等のイオン注入により局所的
に低下させているため、オン電圧は低減させることがで
きるが、タ−ンオフロスを十分に低減させることができ
ない。したがって、オン電圧とタ−ンオフロスとのトレ
−ドオフを十分に改善することができない。
【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、オン電圧とタ−ンオフ
ロスとのトレ−ドオフを改善させたＧＴＯサイリスタを
提供することにある。
されたものであり、その目的は、オン電圧とタ−ンオフ
ロスとのトレ−ドオフを改善させたＧＴＯサイリスタを
提供することにある。
【００１４】
【課題を解決するための手段】この発明は、上記課題を
解決するため、Ｐ型エミッタ層と、前記Ｐ型エミッタ層
の上に形成されたＮ型ベ−ス層と、前記Ｎ型ベ−ス層内
の特定領域にプロトンのイオン注入又はヘリウムのイオ
ン注入により形成された広範囲の低ライフタイム層と、
前記Ｎ型ベ−ス層の上に形成されたＰ型ベ−ス層と、前
記Ｐ型ベ−ス層の上に形成されたＮ型エミッタ層と、を
具備することを特徴としている。
解決するため、Ｐ型エミッタ層と、前記Ｐ型エミッタ層
の上に形成されたＮ型ベ−ス層と、前記Ｎ型ベ−ス層内
の特定領域にプロトンのイオン注入又はヘリウムのイオ
ン注入により形成された広範囲の低ライフタイム層と、
前記Ｎ型ベ−ス層の上に形成されたＰ型ベ−ス層と、前
記Ｐ型ベ−ス層の上に形成されたＮ型エミッタ層と、を
具備することを特徴としている。
【００１５】また、Ｐ型エミッタ層と、前記Ｐ型エミッ
タ層の上に形成され、電子線照射により全域のライフタ
イムが低下されたＮ型ベ−ス層と、前記Ｎ型ベ−ス層内
の特定領域にプロトンのイオン注入又はヘリウムのイオ
ン注入により形成された広範囲の低ライフタイム層と、
前記Ｎ型ベ−ス層の上に形成されたＰ型ベ−ス層と、前
記Ｐ型ベ−ス層の上に形成されたＮ型エミッタ層と、を
具備することを特徴としている。
タ層の上に形成され、電子線照射により全域のライフタ
イムが低下されたＮ型ベ−ス層と、前記Ｎ型ベ−ス層内
の特定領域にプロトンのイオン注入又はヘリウムのイオ
ン注入により形成された広範囲の低ライフタイム層と、
前記Ｎ型ベ−ス層の上に形成されたＰ型ベ−ス層と、前
記Ｐ型ベ−ス層の上に形成されたＮ型エミッタ層と、を
具備することを特徴としている。
【００１６】
【作用】この発明は、ＧＴＯサイリスタにおけるＮ型ベ
−ス層内の特定領域に、従来品のように局所的に低ライ
フタイム層を形成するのではなく、プロトンのイオン注
入又はヘリウムのイオン注入により広範囲の低ライフタ
イム層を形成している。このため、サイリスタのオン電
圧とタ−ンオフロスとのトレ−ドオフを改善することが
でき、特にタ−ンオフロスを低減させることができる。
−ス層内の特定領域に、従来品のように局所的に低ライ
フタイム層を形成するのではなく、プロトンのイオン注
入又はヘリウムのイオン注入により広範囲の低ライフタ
イム層を形成している。このため、サイリスタのオン電
圧とタ−ンオフロスとのトレ−ドオフを改善することが
でき、特にタ−ンオフロスを低減させることができる。
【００１７】また、ＧＴＯサイリスタにおけるＮ型ベ−
ス層の全域のライフタイムを電子線照射により低下さ
せ、さらに、このＮ型ベ−ス層内の特定領域に、プロト
ンのイオン注入又はヘリウムのイオン注入により広範囲
の低ライフタイム層を形成している。このため、サイリ
スタのオン電圧とタ−ンオフロスとのトレ−ドオフをさ
らに改善することができる。
ス層の全域のライフタイムを電子線照射により低下さ
せ、さらに、このＮ型ベ−ス層内の特定領域に、プロト
ンのイオン注入又はヘリウムのイオン注入により広範囲
の低ライフタイム層を形成している。このため、サイリ
スタのオン電圧とタ−ンオフロスとのトレ−ドオフをさ
らに改善することができる。
【００１８】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は、この発明の第１の実施例による逆
阻止型ＧＴＯサイリスタを示す断面図であり、図２は、
シリコン基板に非晶質のＡｌアブソ−バを介してプロト
ンをイオン注入した際のシリコン基板の深さと欠陥密度
との関係を示すものである。
り説明する。図１は、この発明の第１の実施例による逆
阻止型ＧＴＯサイリスタを示す断面図であり、図２は、
シリコン基板に非晶質のＡｌアブソ−バを介してプロト
ンをイオン注入した際のシリコン基板の深さと欠陥密度
との関係を示すものである。
【００１９】図１に示すように、シリコン基板１３は、
Ｐ+ 型層１４、Ｐ型エミッタ層１５、Ｎ- 型ベ−ス層１
６及びＰ型ベ−ス層１７から形成されている。前記Ｐ型
ベ−ス層１７の上にはＮ+ 型エミッタ層１８が形成され
ている。前記Ｐ型ベ−ス層１７内にはＰ+ 型ベ−ス層１
７ａが形成されており、このＰ+ 型ベ−ス層１７ａはゲ
−ト端子１９と電気的に接続されている。前記Ｎ+ 型エ
ミッタ層１８はカソ−ド端子２０と電気的に接続されて
いる。前記Ｐ+ 型層１４はアノ−ド端子２１と電気的に
接続されている。
Ｐ+ 型層１４、Ｐ型エミッタ層１５、Ｎ- 型ベ−ス層１
６及びＰ型ベ−ス層１７から形成されている。前記Ｐ型
ベ−ス層１７の上にはＮ+ 型エミッタ層１８が形成され
ている。前記Ｐ型ベ−ス層１７内にはＰ+ 型ベ−ス層１
７ａが形成されており、このＰ+ 型ベ−ス層１７ａはゲ
−ト端子１９と電気的に接続されている。前記Ｎ+ 型エ
ミッタ層１８はカソ−ド端子２０と電気的に接続されて
いる。前記Ｐ+ 型層１４はアノ−ド端子２１と電気的に
接続されている。
【００２０】前記シリコン基板１３のＮ- 型ベ−ス層１
６において、サイリスタをタ−ンオフさせるため、素子
にピ−ク電圧ＶDMを印加した際に空乏化されない領域２
２には、図示せぬ非晶質のＡｌアブソ−バを介してプロ
トン２３が０°の入射角度でイオン注入されることによ
り、有効欠陥領域２４が形成されている。つまり、Ａｌ
などの非晶質の物質をアブソ−バとして使用し、高エネ
ルギ−に加速されたイオンをアブソ−バ内で散乱させ、
シリコン基板１３にイオンを注入すると、ダイレクトで
シリコン基板１３にイオンを注入した場合に比べて、有
効欠陥領域２４の厚さが広がる。この有効欠陥領域２４
は、非常に低いキャリアライフタイムの層であり、その
幅は約２２０μｍである。前記有効欠陥領域２４は、前
記Ｎ- 型ベ−ス層１６における前記空乏化されない領域
２２の全域に位置している。
６において、サイリスタをタ−ンオフさせるため、素子
にピ−ク電圧ＶDMを印加した際に空乏化されない領域２
２には、図示せぬ非晶質のＡｌアブソ−バを介してプロ
トン２３が０°の入射角度でイオン注入されることによ
り、有効欠陥領域２４が形成されている。つまり、Ａｌ
などの非晶質の物質をアブソ−バとして使用し、高エネ
ルギ−に加速されたイオンをアブソ−バ内で散乱させ、
シリコン基板１３にイオンを注入すると、ダイレクトで
シリコン基板１３にイオンを注入した場合に比べて、有
効欠陥領域２４の厚さが広がる。この有効欠陥領域２４
は、非常に低いキャリアライフタイムの層であり、その
幅は約２２０μｍである。前記有効欠陥領域２４は、前
記Ｎ- 型ベ−ス層１６における前記空乏化されない領域
２２の全域に位置している。
【００２１】そして、電子線照射が行われることによ
り、前記シリコン基板１３全体のキャリアライフタイム
は低下される。この際、前記有効欠陥領域２４のキャリ
アライフタイムは、その他の領域のそれより低いもので
ある。
り、前記シリコン基板１３全体のキャリアライフタイム
は低下される。この際、前記有効欠陥領域２４のキャリ
アライフタイムは、その他の領域のそれより低いもので
ある。
【００２２】上記第１の実施例によれば、シリコン基板
１３に非晶質のＡｌアブソ−バを介してプロトン２３を
イオン注入した場合、図２に示すように、有効欠陥領域
の幅は非常に広いものとなり、具体的には約２２０μｍ
の幅となる。即ち、シリコン基板１３のＮ- 型ベ−ス層
１６において、Ｐ型エミッタ層１５側に約２２０μｍの
有効欠陥領域２４を形成している。この領域２４は、サ
イリスタをタ−ンオフさせるために、素子にピ−ク電圧
ＶDMを印加しても空乏化されない領域２２である。この
ような領域２２全体を有効欠陥領域２４で覆うことによ
り、その領域２２のキャリアを速く消滅させることがで
きる。この結果、サイリスタのタ−ンオフロスを小さく
することができるとともに、タ−ンオフタイムを短くす
ることができる。
１３に非晶質のＡｌアブソ−バを介してプロトン２３を
イオン注入した場合、図２に示すように、有効欠陥領域
の幅は非常に広いものとなり、具体的には約２２０μｍ
の幅となる。即ち、シリコン基板１３のＮ- 型ベ−ス層
１６において、Ｐ型エミッタ層１５側に約２２０μｍの
有効欠陥領域２４を形成している。この領域２４は、サ
イリスタをタ−ンオフさせるために、素子にピ−ク電圧
ＶDMを印加しても空乏化されない領域２２である。この
ような領域２２全体を有効欠陥領域２４で覆うことによ
り、その領域２２のキャリアを速く消滅させることがで
きる。この結果、サイリスタのタ−ンオフロスを小さく
することができるとともに、タ−ンオフタイムを短くす
ることができる。
【００２３】また、電子線照射によりシリコン基板１３
全体のキャリアライフタイムを低下させることにより、
タ−ンオフの際に、Ｎ- 型ベ−ス層１６より排出される
キャリアの量を低下させることができる。この結果、サ
イリスタのスイッチングタイムｔs 及びテイル電流を低
下させることができる。
全体のキャリアライフタイムを低下させることにより、
タ−ンオフの際に、Ｎ- 型ベ−ス層１６より排出される
キャリアの量を低下させることができる。この結果、サ
イリスタのスイッチングタイムｔs 及びテイル電流を低
下させることができる。
【００２４】尚、上記第１の実施例では、プロトン２３
のイオン注入により有効欠陥領域２４を形成している
が、ヘリウムのイオン注入により有効欠陥領域を形成す
ることも可能である。
のイオン注入により有効欠陥領域２４を形成している
が、ヘリウムのイオン注入により有効欠陥領域を形成す
ることも可能である。
【００２５】また、Ｎ- 型ベ−ス層１６において空乏化
されない領域２２に非晶質のＡｌアブソ−バを介してプ
ロトン２３をイオン注入しているが、Ｎ- 型ベ−ス層１
６において空乏化されない領域２２に他の非晶質のアブ
ソ−バを介してプロトン２３をイオン注入することも可
能である。
されない領域２２に非晶質のＡｌアブソ−バを介してプ
ロトン２３をイオン注入しているが、Ｎ- 型ベ−ス層１
６において空乏化されない領域２２に他の非晶質のアブ
ソ−バを介してプロトン２３をイオン注入することも可
能である。
【００２６】図３は、第１乃至第３のアノ−ドショ−ト
型ＧＴＯにおけるオン電圧ＶTMとタ−ンオフロスＥoff
とのトレ−ドオフの関係を示すグラフである。第１のア
ノ−ドショ−ト型ＧＴＯ２５は、上記第１の実施例によ
るＧＴＯサイリスタにおける有効欠陥領域と同じ位置に
ヘリウムのイオン注入により欠陥領域を形成するととも
に電子線照射によりシリコン基板全体のキャリアライフ
タイムを低下させたものである。
型ＧＴＯにおけるオン電圧ＶTMとタ−ンオフロスＥoff
とのトレ−ドオフの関係を示すグラフである。第１のア
ノ−ドショ−ト型ＧＴＯ２５は、上記第１の実施例によ
るＧＴＯサイリスタにおける有効欠陥領域と同じ位置に
ヘリウムのイオン注入により欠陥領域を形成するととも
に電子線照射によりシリコン基板全体のキャリアライフ
タイムを低下させたものである。
【００２７】第２のアノ−ドショ−ト型ＧＴＯ２６は、
アノ−ドショ−ト型ＧＴＯにおいて電子線照射のみによ
りシリコン基板全体のキャリアライフタイムを低下させ
たものである。
アノ−ドショ−ト型ＧＴＯにおいて電子線照射のみによ
りシリコン基板全体のキャリアライフタイムを低下させ
たものである。
【００２８】第３のアノ−ドショ−ト型ＧＴＯ２７は、
上記第１の実施例によるＧＴＯサイリスタにおける有効
欠陥領域と同じ位置にヘリウムのイオン注入のみにより
欠陥領域を形成したものである。
上記第１の実施例によるＧＴＯサイリスタにおける有効
欠陥領域と同じ位置にヘリウムのイオン注入のみにより
欠陥領域を形成したものである。
【００２９】この図によれば、ヘリウムのイオン注入の
みで、ド−ズ量を増やしていくと、第３のアノ−ドショ
−ト型ＧＴＯ２７のグラフが示すように、タ−ンオフロ
スの減少はすぐに飽和して、オン電圧のみが増大してし
まう。したがって、前記飽和するド−ズ量より低いド−
ズ量である１×１０10ｃｍ-2程度にヘリウムのイオン注
入のド−ズ量を抑え、さらに電子線照射を追加すれば、
第１のアノ−ドショ−ト型ＧＴＯ２５のグラフが示すよ
うに、電子線照射のみによる第２のアノ−ドショ−ト型
ＧＴＯ２６に比べ、オン電圧が２．５Ｖ以上の際のタ−
ンオフロスが約３０％改善されることがわかる。
みで、ド−ズ量を増やしていくと、第３のアノ−ドショ
−ト型ＧＴＯ２７のグラフが示すように、タ−ンオフロ
スの減少はすぐに飽和して、オン電圧のみが増大してし
まう。したがって、前記飽和するド−ズ量より低いド−
ズ量である１×１０10ｃｍ-2程度にヘリウムのイオン注
入のド−ズ量を抑え、さらに電子線照射を追加すれば、
第１のアノ−ドショ−ト型ＧＴＯ２５のグラフが示すよ
うに、電子線照射のみによる第２のアノ−ドショ−ト型
ＧＴＯ２６に比べ、オン電圧が２．５Ｖ以上の際のタ−
ンオフロスが約３０％改善されることがわかる。
【００３０】図４は、第１及び第２の逆阻止型ＧＴＯに
おけるオン電圧ＶTMとタ−ンオフロスＥoff とのトレ−
ドオフの関係を示すグラフである。第１の逆阻止型ＧＴ
Ｏ２８は、上記第１の実施例によるＧＴＯサイリスタに
おける有効欠陥領域と同じ位置にプロトンのイオン注入
のみにより欠陥領域を形成したものである。
おけるオン電圧ＶTMとタ−ンオフロスＥoff とのトレ−
ドオフの関係を示すグラフである。第１の逆阻止型ＧＴ
Ｏ２８は、上記第１の実施例によるＧＴＯサイリスタに
おける有効欠陥領域と同じ位置にプロトンのイオン注入
のみにより欠陥領域を形成したものである。
【００３１】第２の逆阻止型ＧＴＯ２９は、逆阻止型Ｇ
ＴＯにおいて電子線照射のみによりシリコン基板全体の
キャリアライフタイムを低下させたものである。この図
によれば、プロトンのイオン注入のみによる第１の逆阻
止型ＧＴＯ２８のタ−ンオフロスを、電子線照射のみに
よる第２の逆阻止型ＧＴＯ２９のそれに比べて約４０％
改善することができる。
ＴＯにおいて電子線照射のみによりシリコン基板全体の
キャリアライフタイムを低下させたものである。この図
によれば、プロトンのイオン注入のみによる第１の逆阻
止型ＧＴＯ２８のタ−ンオフロスを、電子線照射のみに
よる第２の逆阻止型ＧＴＯ２９のそれに比べて約４０％
改善することができる。
【００３２】以下、この発明の第２の実施例によるアノ
−ドショ−ト型ＧＴＯについて述べるものであり、第１
の実施例と異なる部分についてのみ説明する。第２の実
施例によるアノ−ドショ−ト型ＧＴＯは、第１の実施例
によるＧＴＯサイリスタと同様の領域にプロトン等のイ
オン注入により有効欠陥領域を形成し、電子線照射は行
わないものである。
−ドショ−ト型ＧＴＯについて述べるものであり、第１
の実施例と異なる部分についてのみ説明する。第２の実
施例によるアノ−ドショ−ト型ＧＴＯは、第１の実施例
によるＧＴＯサイリスタと同様の領域にプロトン等のイ
オン注入により有効欠陥領域を形成し、電子線照射は行
わないものである。
【００３３】図５は、上記第２の実施例によるアノ−ド
ショ−ト型ＧＴＯのタ−ンオフ波形を示すものである。
図６は、図５の要部を拡大した部分のものであり、第２
の実施例による場合、電子線照射のみによりシリコン基
板全体のキャリアライフタイムを低下させた場合及び第
２の実施例によるアノ−ドショ−ト型ＧＴＯにさらに電
子線照射を行った場合、それぞれのアノ−ドショ−ト型
ＧＴＯのタ−ンオフ波形を示すものである。
ショ−ト型ＧＴＯのタ−ンオフ波形を示すものである。
図６は、図５の要部を拡大した部分のものであり、第２
の実施例による場合、電子線照射のみによりシリコン基
板全体のキャリアライフタイムを低下させた場合及び第
２の実施例によるアノ−ドショ−ト型ＧＴＯにさらに電
子線照射を行った場合、それぞれのアノ−ドショ−ト型
ＧＴＯのタ−ンオフ波形を示すものである。
【００３４】図６に示すように、上記第２の実施例によ
るアノ−ドショ−ト型ＧＴＯ３１では、テイル電流Ｉta
ilの減衰は速いが、図１に示すＮ- 型ベ−ス層１６とＰ
型ベ−ス層１７との接合部である主接合の近傍のライフ
タイムが長いため、テイル電流のピ−クが増大してしま
う。また、前記電子線照射のみによるアノ−ドショ−ト
型ＧＴＯ３２では、テイル電流Ｉtailのピ−クは減少す
るが、テイル電流の減衰が遅くなる。したがって、テイ
ル電流のピ−クを減少させ且つテイル電流の減衰を速く
することができるのは、プロトン注入と電子線照射とを
併用したアノ−ドショ−ト型ＧＴＯ３３である。即ち、
プロトン注入と電子線照射とを併用することにより、ア
ノ−ドショ−ト型ＧＴＯのタ−ンオフロスを減らすこと
ができることがわかる。
るアノ−ドショ−ト型ＧＴＯ３１では、テイル電流Ｉta
ilの減衰は速いが、図１に示すＮ- 型ベ−ス層１６とＰ
型ベ−ス層１７との接合部である主接合の近傍のライフ
タイムが長いため、テイル電流のピ−クが増大してしま
う。また、前記電子線照射のみによるアノ−ドショ−ト
型ＧＴＯ３２では、テイル電流Ｉtailのピ−クは減少す
るが、テイル電流の減衰が遅くなる。したがって、テイ
ル電流のピ−クを減少させ且つテイル電流の減衰を速く
することができるのは、プロトン注入と電子線照射とを
併用したアノ−ドショ−ト型ＧＴＯ３３である。即ち、
プロトン注入と電子線照射とを併用することにより、ア
ノ−ドショ−ト型ＧＴＯのタ−ンオフロスを減らすこと
ができることがわかる。
【００３５】図７は、この発明の第３の実施例によるア
ノ−ドショ−ト型ＧＴＯサイリスタを示す断面図であ
る。シリコン基板３５は、Ｐ+ 型エミッタ層３６、Ｎ-
型ベ−ス層３７及びＰ型ベ−ス層３８から形成されてい
る。このＰ型ベ−ス層３８の上にはＮ+ 型エミッタ層３
９が形成されており、このＮ+ 型エミッタ層３９はカソ
−ド端子４０と電気的に接続されている。前記Ｐ型ベ−
ス層３８内にはＰ+ 型ベ−ス層３８ａが形成されてお
り、このＰ+ 型ベ−ス層３８ａはゲ−ト端子４１と電気
的に接続されている。前記Ｐ+ 型エミッタ層３６内には
Ｎ+ 型アノ−ド短絡層３７ａが形成されており、このＮ
+ 型アノ−ド短絡層３７ａはアノ−ド端子４２と電気的
に接続されている。
ノ−ドショ−ト型ＧＴＯサイリスタを示す断面図であ
る。シリコン基板３５は、Ｐ+ 型エミッタ層３６、Ｎ-
型ベ−ス層３７及びＰ型ベ−ス層３８から形成されてい
る。このＰ型ベ−ス層３８の上にはＮ+ 型エミッタ層３
９が形成されており、このＮ+ 型エミッタ層３９はカソ
−ド端子４０と電気的に接続されている。前記Ｐ型ベ−
ス層３８内にはＰ+ 型ベ−ス層３８ａが形成されてお
り、このＰ+ 型ベ−ス層３８ａはゲ−ト端子４１と電気
的に接続されている。前記Ｐ+ 型エミッタ層３６内には
Ｎ+ 型アノ−ド短絡層３７ａが形成されており、このＮ
+ 型アノ−ド短絡層３７ａはアノ−ド端子４２と電気的
に接続されている。
【００３６】前記シリコン基板３５のＮ- 型ベ−ス層３
７には非晶質のＡｌアブソ−バを介してプロトン４７が
イオン注入される。このイオン注入は、サイリスタをタ
−ンオフさせるため、素子に１／２のピ−ク電圧 1/2Ｖ
DMが印加された際に、前記Ｎ- 型ベ−ス層３７において
形成される空乏化された領域４４の幅の１／２の位置４
６近傍にプロトンのピ−クが形成されるように行われ
る。これにより、シリコン基板３５におけるＮ- 型ベ−
ス層３７において、前記空乏化された領域４４の一方側
から前記１／２の位置４６近傍に有効欠陥領域４５が形
成される。この有効欠陥領域４５は、非常に低いキャリ
アライフタイムの層であり、その幅は約２２０μｍであ
る。
７には非晶質のＡｌアブソ−バを介してプロトン４７が
イオン注入される。このイオン注入は、サイリスタをタ
−ンオフさせるため、素子に１／２のピ−ク電圧 1/2Ｖ
DMが印加された際に、前記Ｎ- 型ベ−ス層３７において
形成される空乏化された領域４４の幅の１／２の位置４
６近傍にプロトンのピ−クが形成されるように行われ
る。これにより、シリコン基板３５におけるＮ- 型ベ−
ス層３７において、前記空乏化された領域４４の一方側
から前記１／２の位置４６近傍に有効欠陥領域４５が形
成される。この有効欠陥領域４５は、非常に低いキャリ
アライフタイムの層であり、その幅は約２２０μｍであ
る。
【００３７】上記第３の実施例によれば、シリコン基板
３５に非晶質のＡｌアブソ−バを介してプロトン４７を
イオン注入することにより、Ｎ- 型ベ−ス層３７におい
て前記空乏化された領域４４の一方側から前記１／２の
位置４６近傍に有効欠陥領域４５を形成している。した
がって、サイリスタのタ−ンオフロスを低減させること
ができる。
３５に非晶質のＡｌアブソ−バを介してプロトン４７を
イオン注入することにより、Ｎ- 型ベ−ス層３７におい
て前記空乏化された領域４４の一方側から前記１／２の
位置４６近傍に有効欠陥領域４５を形成している。した
がって、サイリスタのタ−ンオフロスを低減させること
ができる。
【００３８】尚、上記第３の実施例では、プロトン４７
のイオン注入により有効欠陥領域４５を形成している
が、ヘリウムのイオン注入により有効欠陥領域を形成す
ることも可能である。
のイオン注入により有効欠陥領域４５を形成している
が、ヘリウムのイオン注入により有効欠陥領域を形成す
ることも可能である。
【００３９】図８は、上記第３の実施例によるアノ−ド
ショ−ト型ＧＴＯサイリスタのタ−ンオフ波形を示すも
のである。即ち、第３の実施例による場合及び電子線照
射のみによりシリコン基板全体のキャリアライフタイム
を低下させた場合それぞれのアノ−ドショ−ト型ＧＴＯ
サイリスタ５５、５６のタ−ンオフ波形を示すものであ
る。
ショ−ト型ＧＴＯサイリスタのタ−ンオフ波形を示すも
のである。即ち、第３の実施例による場合及び電子線照
射のみによりシリコン基板全体のキャリアライフタイム
を低下させた場合それぞれのアノ−ドショ−ト型ＧＴＯ
サイリスタ５５、５６のタ−ンオフ波形を示すものであ
る。
【００４０】この図から、電子線照射のみによるアノ−
ドショ−ト型ＧＴＯサイリスタ５６では、素子に高電圧
が印加されている時のテイル電流が大きくなっているの
で、タ−ンオフロス（Ｖ×Ｉ）が多い。しかし、上記第
３の実施例によるアノ−ドショ−ト型ＧＴＯサイリスタ
５５では、素子に高電圧が印加されている時のテイル電
流が抑えられているので、タ−ンオフロスが少ないこと
がわかる。
ドショ−ト型ＧＴＯサイリスタ５６では、素子に高電圧
が印加されている時のテイル電流が大きくなっているの
で、タ−ンオフロス（Ｖ×Ｉ）が多い。しかし、上記第
３の実施例によるアノ−ドショ−ト型ＧＴＯサイリスタ
５５では、素子に高電圧が印加されている時のテイル電
流が抑えられているので、タ−ンオフロスが少ないこと
がわかる。
【００４１】図９は、この発明の第４の実施例によるア
ノ−ドショ−ト型ＧＴＯサイリスタを示す断面図であ
り、図７と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。図１０は、シリコン基板に結晶質
のＡｌアブソ−バを介してプロトンをイオン注入した際
のシリコン基板の深さと欠陥密度との関係を示すもので
ある。
ノ−ドショ−ト型ＧＴＯサイリスタを示す断面図であ
り、図７と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。図１０は、シリコン基板に結晶質
のＡｌアブソ−バを介してプロトンをイオン注入した際
のシリコン基板の深さと欠陥密度との関係を示すもので
ある。
【００４２】シリコン基板３５のＮ- 型ベ−ス層３７に
は例えば図示せぬ結晶質のＳｉアブソ−バを介してプロ
トン４７がチャネル方向に対して０°の入射角度でイオ
ン注入される。これにより、チャネリングとデチャネリ
ング４９が起こり、これが利用される。したがって、前
記Ｎ- 型ベ−ス層３７において、空乏化された領域４４
全体に有効欠陥領域４５が形成される。この有効欠陥領
域４５の幅は約３５０μｍである。
は例えば図示せぬ結晶質のＳｉアブソ−バを介してプロ
トン４７がチャネル方向に対して０°の入射角度でイオ
ン注入される。これにより、チャネリングとデチャネリ
ング４９が起こり、これが利用される。したがって、前
記Ｎ- 型ベ−ス層３７において、空乏化された領域４４
全体に有効欠陥領域４５が形成される。この有効欠陥領
域４５の幅は約３５０μｍである。
【００４３】上記第４の実施例においても第３の実施例
と同様の効果を得ることができる。また、シリコン基板
３５に結晶質のＳｉアブソ−バを介してプロトン４７を
イオン注入しているため、図１０に示すように、有効欠
陥領域の幅は非晶質のＡｌアブソ−バを用いたものより
さらに広いものとなり、具体的には約３５０μｍの幅と
なる。この結果、Ｎ- 型ベ−ス層３７において、空乏化
された領域４４全体に有効欠陥領域４５を形成すること
ができるため、タ−ンオフロスをさらに低減させること
ができる。
と同様の効果を得ることができる。また、シリコン基板
３５に結晶質のＳｉアブソ−バを介してプロトン４７を
イオン注入しているため、図１０に示すように、有効欠
陥領域の幅は非晶質のＡｌアブソ−バを用いたものより
さらに広いものとなり、具体的には約３５０μｍの幅と
なる。この結果、Ｎ- 型ベ−ス層３７において、空乏化
された領域４４全体に有効欠陥領域４５を形成すること
ができるため、タ−ンオフロスをさらに低減させること
ができる。
【００４４】図１１は、第１乃至第４のアノ−ドショ−
ト型ＧＴＯにおけるオン電圧ＶTMとタ−ンオフロスＥof
f とのトレ−ドオフの関係を示すグラフである。第１の
アノ−ドショ−ト型ＧＴＯ５１は、上記第３の実施例に
よるＧＴＯサイリスタにおける有効欠陥領域と同じ位置
にプロトンのイオン注入により欠陥領域を形成するとと
もに電子線照射によりシリコン基板全体のキャリアライ
フタイムを低下させたものである。
ト型ＧＴＯにおけるオン電圧ＶTMとタ−ンオフロスＥof
f とのトレ−ドオフの関係を示すグラフである。第１の
アノ−ドショ−ト型ＧＴＯ５１は、上記第３の実施例に
よるＧＴＯサイリスタにおける有効欠陥領域と同じ位置
にプロトンのイオン注入により欠陥領域を形成するとと
もに電子線照射によりシリコン基板全体のキャリアライ
フタイムを低下させたものである。
【００４５】第２のアノ−ドショ−ト型ＧＴＯ５２は、
上記第３の実施例によるＧＴＯサイリスタにおける有効
欠陥領域と同じ位置にＳｉアブソ−バを介したプロトン
のイオン注入のみにより欠陥領域を形成したものであ
る。
上記第３の実施例によるＧＴＯサイリスタにおける有効
欠陥領域と同じ位置にＳｉアブソ−バを介したプロトン
のイオン注入のみにより欠陥領域を形成したものであ
る。
【００４６】第３のアノ−ドショ−ト型ＧＴＯ５３は、
上記第３の実施例によるＧＴＯサイリスタにおける有効
欠陥領域と同じ位置にＡｌアブソ−バを介したプロトン
のイオン注入のみにより欠陥領域を形成したものであ
る。
上記第３の実施例によるＧＴＯサイリスタにおける有効
欠陥領域と同じ位置にＡｌアブソ−バを介したプロトン
のイオン注入のみにより欠陥領域を形成したものであ
る。
【００４７】第４のアノ−ドショ−ト型ＧＴＯ５４は、
アノ−ドショ−ト型ＧＴＯにおいて電子線照射のみによ
りシリコン基板全体のキャリアライフタイムを低下させ
たものである。
アノ−ドショ−ト型ＧＴＯにおいて電子線照射のみによ
りシリコン基板全体のキャリアライフタイムを低下させ
たものである。
【００４８】この図によれば、プロトンのイオン注入と
電子線照射とによる第１のアノ−ドショ−ト型ＧＴＯ５
１、Ｓｉアブソ−バを介したプロトンのイオン注入のみ
による第２のアノ−ドショ−ト型ＧＴＯ５２、及びＡｌ
アブソ−バを介したプロトンのイオン注入のみによる第
３のアノ−ドショ−ト型ＧＴＯ５３それぞれのタ−ンオ
フロスを、電子線照射のみによる第４のアノ−ドショ−
ト型ＧＴＯ５４のそれに比べて約３０％改善することが
できるといえる。
電子線照射とによる第１のアノ−ドショ−ト型ＧＴＯ５
１、Ｓｉアブソ−バを介したプロトンのイオン注入のみ
による第２のアノ−ドショ−ト型ＧＴＯ５２、及びＡｌ
アブソ−バを介したプロトンのイオン注入のみによる第
３のアノ−ドショ−ト型ＧＴＯ５３それぞれのタ−ンオ
フロスを、電子線照射のみによる第４のアノ−ドショ−
ト型ＧＴＯ５４のそれに比べて約３０％改善することが
できるといえる。
【００４９】図１２は、上記第１乃至第４のアノ−ドシ
ョ−ト型ＧＴＯ５１〜５４におけるオン電圧ＶTMとスイ
ッチングタイムｔs とのトレ−ドオフの関係を示すグラ
フである。
ョ−ト型ＧＴＯ５１〜５４におけるオン電圧ＶTMとスイ
ッチングタイムｔs とのトレ−ドオフの関係を示すグラ
フである。
【００５０】この図によれば、前記トレ−ドオフが一番
良いのは電子線照射のみによる第４のアノ−ドショ−ト
型ＧＴＯ５４であり、その次に良いのはプロトンのイオ
ン注入と電子線照射とによる第１のアノ−ドショ−ト型
ＧＴＯ５１であり、その次に良いのはＳｉアブソ−バを
介したプロトンのイオン注入のみによる第２のアノ−ド
ショ−ト型ＧＴＯ５２であり、その次に良いのはＡｌア
ブソ−バを介したプロトンのイオン注入のみによる第３
のアノ−ドショ−ト型ＧＴＯ５３であることがわかる。
即ち、プロトンのイオン注入のみによる第２、第３のア
ノ−ドショ−ト型ＧＴＯ５２に比べて、プロトンのイオ
ン注入と電子線照射との併用による第１のアノ−ドショ
−ト型ＧＴＯ５１の方が好ましい。また、電子線照射に
より全体のライフタイムを低下させた第４のアノ−ドシ
ョ−ト型ＧＴＯ５４の方がさらに好ましいといえる。
良いのは電子線照射のみによる第４のアノ−ドショ−ト
型ＧＴＯ５４であり、その次に良いのはプロトンのイオ
ン注入と電子線照射とによる第１のアノ−ドショ−ト型
ＧＴＯ５１であり、その次に良いのはＳｉアブソ−バを
介したプロトンのイオン注入のみによる第２のアノ−ド
ショ−ト型ＧＴＯ５２であり、その次に良いのはＡｌア
ブソ−バを介したプロトンのイオン注入のみによる第３
のアノ−ドショ−ト型ＧＴＯ５３であることがわかる。
即ち、プロトンのイオン注入のみによる第２、第３のア
ノ−ドショ−ト型ＧＴＯ５２に比べて、プロトンのイオ
ン注入と電子線照射との併用による第１のアノ−ドショ
−ト型ＧＴＯ５１の方が好ましい。また、電子線照射に
より全体のライフタイムを低下させた第４のアノ−ドシ
ョ−ト型ＧＴＯ５４の方がさらに好ましいといえる。
【００５１】尚、上記第１乃至第４の実施例では、シリ
コン基板にプロトン又はヘリウムを０°の入射角度でＡ
ｌ又はＳｉのアブソ−バを介してイオン注入している
が、シリコン基板にプロトン又はヘリウムをチャネル方
向は除いた７°以上の入射角度でイオン注入することも
可能である。
コン基板にプロトン又はヘリウムを０°の入射角度でＡ
ｌ又はＳｉのアブソ−バを介してイオン注入している
が、シリコン基板にプロトン又はヘリウムをチャネル方
向は除いた７°以上の入射角度でイオン注入することも
可能である。
【００５２】
【発明の効果】以上説明したようにこの発明によれば、
Ｎ型ベ−ス層内の特定領域に、プロトンのイオン注入又
はヘリウムのイオン注入により広範囲の低ライフタイム
層を形成している。したがって、ＧＴＯサイリスタのオ
ン電圧とタ−ンオフロスとのトレ−ドオフを改善させる
ことができる。
Ｎ型ベ−ス層内の特定領域に、プロトンのイオン注入又
はヘリウムのイオン注入により広範囲の低ライフタイム
層を形成している。したがって、ＧＴＯサイリスタのオ
ン電圧とタ−ンオフロスとのトレ−ドオフを改善させる
ことができる。
【図１】この発明の第１の実施例による逆阻止型ＧＴＯ
サイリスタを示す断面図。
サイリスタを示す断面図。
【図２】この発明の図１に示すシリコン基板に非晶質の
Ａｌアブソ−バを介してプロトンをイオン注入した際の
シリコン基板の深さと欠陥密度との関係を示すグラフ。
Ａｌアブソ−バを介してプロトンをイオン注入した際の
シリコン基板の深さと欠陥密度との関係を示すグラフ。
【図３】第１乃至第３のアノ−ドショ−ト型ＧＴＯにお
けるオン電圧ＶTMとタ−ンオフロスＥoff とのトレ−ド
オフの関係を示すグラフ。
けるオン電圧ＶTMとタ−ンオフロスＥoff とのトレ−ド
オフの関係を示すグラフ。
【図４】第１及び第２の逆阻止型ＧＴＯにおけるオン電
圧ＶTMとタ−ンオフロスＥoffとのトレ−ドオフの関係
を示すグラフ。
圧ＶTMとタ−ンオフロスＥoffとのトレ−ドオフの関係
を示すグラフ。
【図５】この発明の第２の実施例によるアノ−ドショ−
ト型ＧＴＯのタ−ンオフ波形を示すグラフ。
ト型ＧＴＯのタ−ンオフ波形を示すグラフ。
【図６】図５の要部を拡大した部分のものであり、第２
の実施例によるアノ−ドショ−ト型ＧＴＯの場合、電子
線照射のみによりシリコン基板全体のキャリアライフタ
イムを低下させた場合及び第２の実施例によるアノ−ド
ショ−ト型ＧＴＯにさらに電子線照射を行った場合、そ
れぞれのアノ−ドショ−ト型ＧＴＯのタ−ンオフ波形を
示すグラフ。
の実施例によるアノ−ドショ−ト型ＧＴＯの場合、電子
線照射のみによりシリコン基板全体のキャリアライフタ
イムを低下させた場合及び第２の実施例によるアノ−ド
ショ−ト型ＧＴＯにさらに電子線照射を行った場合、そ
れぞれのアノ−ドショ−ト型ＧＴＯのタ−ンオフ波形を
示すグラフ。
【図７】この発明の第３の実施例によるアノ−ドショ−
ト型ＧＴＯサイリスタを示す断面図。
ト型ＧＴＯサイリスタを示す断面図。
【図８】この発明の第３の実施例によるアノ−ドショ−
ト型ＧＴＯサイリスタのタ−ンオフ波形を示すグラフ。
ト型ＧＴＯサイリスタのタ−ンオフ波形を示すグラフ。
【図９】この発明の第４の実施例によるアノ−ドショ−
ト型ＧＴＯサイリスタを示す断面図。
ト型ＧＴＯサイリスタを示す断面図。
【図１０】この発明の図９に示すシリコン基板に結晶質
のＡｌアブソ−バを介してプロトンをイオン注入した際
のシリコン基板の深さと欠陥密度との関係を示すグラ
フ。
のＡｌアブソ−バを介してプロトンをイオン注入した際
のシリコン基板の深さと欠陥密度との関係を示すグラ
フ。
【図１１】第１乃至第４のアノ−ドショ−ト型ＧＴＯに
おけるオン電圧ＶTMとタ−ンオフロスＥoff とのトレ−
ドオフの関係を示すグラフ。
おけるオン電圧ＶTMとタ−ンオフロスＥoff とのトレ−
ドオフの関係を示すグラフ。
【図１２】第１乃至第４のアノ−ドショ−ト型ＧＴＯに
おけるオン電圧ＶTMとスイッチングタイムｔs とのトレ
−ドオフの関係を示すグラフ。
おけるオン電圧ＶTMとスイッチングタイムｔs とのトレ
−ドオフの関係を示すグラフ。
【図１３】第１の従来のアノ−ドショ−ト型ＧＴＯサイ
リスタを示す断面図。
リスタを示す断面図。
【図１４】第２の従来のアノ−ドショ−ト型ＧＴＯサイ
リスタを示す断面図。
リスタを示す断面図。
13…シリコン基板、14…Ｐ+ 型層、15…Ｐ型エミッタ
層、16…Ｎ- 型ベ−ス層、17…Ｐ型ベ−ス層、17a …Ｐ
+ 型ベ−ス層、18…Ｎ+ 型エミッタ層、19…ゲ−ト端
子、20…カソ−ド端子、21…アノ−ド端子、22…素子に
ピ−ク電圧ＶDMを印加した際に空乏化されない領域、23
…プロトン、24…有効欠陥領域、25…第１のアノ−ドシ
ョ−ト型ＧＴＯ、26…第２のアノ−ドショ−ト型ＧＴ
Ｏ、27…第３のアノ−ドショ−ト型ＧＴＯ、28…第１の
逆阻止型ＧＴＯ、29…第２の逆阻止型ＧＴＯ、31…第２
の実施例によるアノ−ドショ−ト型ＧＴＯ、32…電子線
照射のみによるアノ−ドショ−ト型ＧＴＯ、33…プロト
ン注入と電子線照射とを併用したアノ−ドショ−ト型Ｇ
ＴＯ、35…シリコン基板、36…Ｐ+ 型エミッタ層、37…
Ｎ- 型ベ−ス層、37a …Ｎ+ 型アノ−ド短絡層、38…Ｐ
型ベ−ス層、38a …Ｐ+ 型ベ−ス層、39…Ｎ+ 型エミッ
タ層、40…カソ−ド端子、41…ゲ−ト端子、42…アノ−
ド端子、44…素子に１／２のピ−ク電圧 1/2ＶDMが印加
された際に前記Ｎ-型ベ−ス層において形成される空乏
化された領域、45…有効欠陥領域、46…１／２の位置、
47…プロトン、49…デチャネリング、51…第１のアノ−
ドショ−ト型ＧＴＯ、52…第２のアノ−ドショ−ト型Ｇ
ＴＯ、53…第３のアノ−ドショ−ト型ＧＴＯ、54…第４
のアノ−ドショ−ト型ＧＴＯ、55…第３の実施例による
アノ−ドショ−ト型ＧＴＯサイリスタ、56…電子線照射
のみによるアノ−ドショ−ト型ＧＴＯサイリスタ。
層、16…Ｎ- 型ベ−ス層、17…Ｐ型ベ−ス層、17a …Ｐ
+ 型ベ−ス層、18…Ｎ+ 型エミッタ層、19…ゲ−ト端
子、20…カソ−ド端子、21…アノ−ド端子、22…素子に
ピ−ク電圧ＶDMを印加した際に空乏化されない領域、23
…プロトン、24…有効欠陥領域、25…第１のアノ−ドシ
ョ−ト型ＧＴＯ、26…第２のアノ−ドショ−ト型ＧＴ
Ｏ、27…第３のアノ−ドショ−ト型ＧＴＯ、28…第１の
逆阻止型ＧＴＯ、29…第２の逆阻止型ＧＴＯ、31…第２
の実施例によるアノ−ドショ−ト型ＧＴＯ、32…電子線
照射のみによるアノ−ドショ−ト型ＧＴＯ、33…プロト
ン注入と電子線照射とを併用したアノ−ドショ−ト型Ｇ
ＴＯ、35…シリコン基板、36…Ｐ+ 型エミッタ層、37…
Ｎ- 型ベ−ス層、37a …Ｎ+ 型アノ−ド短絡層、38…Ｐ
型ベ−ス層、38a …Ｐ+ 型ベ−ス層、39…Ｎ+ 型エミッ
タ層、40…カソ−ド端子、41…ゲ−ト端子、42…アノ−
ド端子、44…素子に１／２のピ−ク電圧 1/2ＶDMが印加
された際に前記Ｎ-型ベ−ス層において形成される空乏
化された領域、45…有効欠陥領域、46…１／２の位置、
47…プロトン、49…デチャネリング、51…第１のアノ−
ドショ−ト型ＧＴＯ、52…第２のアノ−ドショ−ト型Ｇ
ＴＯ、53…第３のアノ−ドショ−ト型ＧＴＯ、54…第４
のアノ−ドショ−ト型ＧＴＯ、55…第３の実施例による
アノ−ドショ−ト型ＧＴＯサイリスタ、56…電子線照射
のみによるアノ−ドショ−ト型ＧＴＯサイリスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−235782（ＪＰ，Ａ) 特開 昭60−207376（ＪＰ，Ａ) 特開 平４−124877（ＪＰ，Ａ) 特開 平６−188409（ＪＰ，Ａ) 特開 平３−171777（ＪＰ，Ａ) 特開 平５−235326（ＪＰ，Ａ) 特開 昭60−198778（ＪＰ，Ａ) 特開 平２−110971（ＪＰ，Ａ) 特開 平１−272157（ＪＰ，Ａ) 特開 昭60−74443（ＪＰ，Ａ) 特開 昭57−39577（ＪＰ，Ａ) 特開 昭53−108387（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/744 H01L 29/74
Claims (5)
- 【請求項１】 逆阻止型のＧＴＯサイリスタであって、 Ｐ型エミッタ層と、 前記Ｐ型エミッタ層の上に形成されたＮ型ベ−ス層と、 前記Ｎ型ベ−ス層内の非空乏化領域の全域にプロトンの
イオン注入又はヘリウムのイオン注入により形成された
広範囲の低ライフタイム層と、 前記Ｎ型ベ−ス層の上に形成されたＰ型ベ−ス層と、 前記Ｐ型ベ−ス層の上に形成されたＮ型エミッタ層と、 を具備することを特徴とするＧＴＯサイリスタ。 - 【請求項２】 逆阻止型のＧＴＯサイリスタであって、 Ｐ型エミッタ層と、 前記Ｐ型エミッタ層の上に形成され、電子線照射により
全域のライフタイムが低下されたＮ型ベ−ス層と、 前記Ｎ型ベ−ス層内の非空乏化領域の全域にプロトンの
イオン注入又はヘリウムのイオン注入により形成された
広範囲の低ライフタイム層と、 前記Ｎ型ベ−ス層の上に形成されたＰ型ベ−ス層と、 前記Ｐ型ベ−ス層の上に形成されたＮ型エミッタ層と、 を具備することを特徴とするＧＴＯサイリスタ。 - 【請求項３】 Ｐ型エミッタ層と、 前記Ｐ型エミッタ層の上に形成されたＮ型ベ−ス層と、 前記Ｎ型ベ−ス層内の空乏化領域内の一部にプロトンの
イオン注入又はヘリウムのイオン注入により形成された
広範囲の低ライフタイム層と、 前記Ｎ型ベ−ス層の上に形成されたＰ型ベ−ス層と、 前記Ｐ型ベ−ス層の上に形成されたＮ型エミッタ層と、 を具備することを特徴とするＧＴＯサイリスタ。 - 【請求項４】 前記低ライフタイム層は、空乏化領域の
幅のほぼ１／２の位置に欠陥密度のピークを有すること
を特徴とする請求項３記載のＧＴＯサイリスタ。 - 【請求項５】 Ｐ型エミッタ層と、 前記Ｐ型エミッタ層の上に形成されたＮ型ベ−ス層と、 前記Ｎ型ベ−ス層内の空乏化領域内の全体にプロトンの
イオン注入又はヘリウムのイオン注入により形成された
広範囲の低ライフタイム層と、 前記Ｎ型ベ−ス層の上に形成されたＰ型ベ−ス層と、 前記Ｐ型ベ−ス層の上に形成されたＮ型エミッタ層と、 を具備することを特徴とするＧＴＯサイリスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27064693A JP3281145B2 (ja) | 1993-10-28 | 1993-10-28 | Ｇｔｏサイリスタ |
| EP94116263A EP0651446A3 (en) | 1993-10-28 | 1994-10-14 | GTO type thyristor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27064693A JP3281145B2 (ja) | 1993-10-28 | 1993-10-28 | Ｇｔｏサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122730A JPH07122730A (ja) | 1995-05-12 |
| JP3281145B2 true JP3281145B2 (ja) | 2002-05-13 |
Family
ID=17488994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27064693A Expired - Fee Related JP3281145B2 (ja) | 1993-10-28 | 1993-10-28 | Ｇｔｏサイリスタ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0651446A3 (ja) |
| JP (1) | JP3281145B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002603A1 (de) * | 1995-07-03 | 1997-01-23 | Siemens Aktiengesellschaft | Thyristor mit schicht reduzierter ladungsträgerlebensdauer |
| US5883403A (en) * | 1995-10-03 | 1999-03-16 | Hitachi, Ltd. | Power semiconductor device |
| DE19711438A1 (de) * | 1997-03-19 | 1998-09-24 | Asea Brown Boveri | Thyristor |
| JP3571353B2 (ja) * | 1998-09-10 | 2004-09-29 | 三菱電機株式会社 | 半導体装置 |
| US6723586B1 (en) | 1999-06-08 | 2004-04-20 | Siemens Aktiengesellschaft | Thyristor provided with integrated circuit-commutated recovery time protection and production method therefor |
| RU2474926C1 (ru) * | 2011-09-21 | 2013-02-10 | Российская Федерация, От Имени Которой Выступает Министерство Промышленности И Торговли Российской Федерации | Способ регулирования напряжения переключения силового полупроводникового прибора |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3339393C2 (de) * | 1983-10-29 | 1986-12-18 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zur Herstellung einer unterhalb einer äußeren hochdotierten Zone liegenden s-n-Zonenfolge einer Halbleiterstruktur aus Silicium |
| JPH0640581B2 (ja) * | 1984-03-23 | 1994-05-25 | 株式会社東芝 | スイツチング素子 |
| US4982258A (en) * | 1988-05-02 | 1991-01-01 | General Electric Company | Metal oxide semiconductor gated turn-off thyristor including a low lifetime region |
-
1993
- 1993-10-28 JP JP27064693A patent/JP3281145B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-14 EP EP94116263A patent/EP0651446A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07122730A (ja) | 1995-05-12 |
| EP0651446A2 (en) | 1995-05-03 |
| EP0651446A3 (en) | 1997-09-17 |
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