JP3281145B2 - Gtoサイリスタ - Google Patents
GtoサイリスタInfo
- Publication number
- JP3281145B2 JP3281145B2 JP27064693A JP27064693A JP3281145B2 JP 3281145 B2 JP3281145 B2 JP 3281145B2 JP 27064693 A JP27064693 A JP 27064693A JP 27064693 A JP27064693 A JP 27064693A JP 3281145 B2 JP3281145 B2 JP 3281145B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- type base
- ion implantation
- gto
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000007547 defect Effects 0.000 claims description 48
- 238000005468 ion implantation Methods 0.000 claims description 48
- 238000010894 electron beam technology Methods 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 36
- 229910052734 helium Inorganic materials 0.000 claims description 20
- 239000001307 helium Substances 0.000 claims description 20
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 20
- 230000000903 blocking effect Effects 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 35
- 229910052710 silicon Inorganic materials 0.000 description 35
- 239000010703 silicon Substances 0.000 description 35
- 239000006096 absorbing agent Substances 0.000 description 22
- 239000000969 carrier Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000005465 channeling Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/1016—Anode base regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
Description
【0001】
【産業上の利用分野】この発明は、GTOサイリスタに
関するもので、特にタ−ンオフタイムの短縮が要求され
るGTOサイリスタに使用されるものである。
関するもので、特にタ−ンオフタイムの短縮が要求され
るGTOサイリスタに使用されるものである。
【0002】
【従来の技術】従来は、電力素子である高耐圧GTOサ
イリスタ及び逆阻止型GTOサイリスタ等においてキャ
リアライフタイムをコントロ−ルする場合、一般に電子
線照射(EBI)が行われていた。この電子線照射によ
る効果の特徴は、N型ベ−ス層のキャリアライフタイム
を全域にわたり均一に低下させることである。その他の
方法としては、最近、イオン注入技術が取り入れられ、
具体的にはプロトン、ヘリウム照射が挙げられる。この
プロトン等のイオン注入による効果の特徴は、N型ベ−
ス層に局所的な低ライフタイム層を形成することであ
る。即ち、前記イオン注入のメリットは、N型ベ−ス層
内のキャリア分布を局所的にコントロ−ルできることで
ある。
イリスタ及び逆阻止型GTOサイリスタ等においてキャ
リアライフタイムをコントロ−ルする場合、一般に電子
線照射(EBI)が行われていた。この電子線照射によ
る効果の特徴は、N型ベ−ス層のキャリアライフタイム
を全域にわたり均一に低下させることである。その他の
方法としては、最近、イオン注入技術が取り入れられ、
具体的にはプロトン、ヘリウム照射が挙げられる。この
プロトン等のイオン注入による効果の特徴は、N型ベ−
ス層に局所的な低ライフタイム層を形成することであ
る。即ち、前記イオン注入のメリットは、N型ベ−ス層
内のキャリア分布を局所的にコントロ−ルできることで
ある。
【0003】図13は、第1の従来のアノ−ドショ−ト
型GTOサイリスタを示す断面図である。シリコン基板
1は、P型エミッタ層2、N型ベ−ス層3及びP型ベ−
ス層4から形成されている。前記P型ベ−ス層4の内に
はN型エミッタ層5が形成されており、前記P型エミッ
タ層2内にはN型アノ−ド短絡層3aが形成されてい
る。このN型アノ−ド短絡層3a及びP型エミッタ層2
の上にはアノ−ドAl電極6が設けられており、前記N
型エミッタ層5の上にはカソ−ドAl電極7が設けられ
ている。前記P型ベ−ス層4の上にはゲ−トAl電極8
が設けられている。
型GTOサイリスタを示す断面図である。シリコン基板
1は、P型エミッタ層2、N型ベ−ス層3及びP型ベ−
ス層4から形成されている。前記P型ベ−ス層4の内に
はN型エミッタ層5が形成されており、前記P型エミッ
タ層2内にはN型アノ−ド短絡層3aが形成されてい
る。このN型アノ−ド短絡層3a及びP型エミッタ層2
の上にはアノ−ドAl電極6が設けられており、前記N
型エミッタ層5の上にはカソ−ドAl電極7が設けられ
ている。前記P型ベ−ス層4の上にはゲ−トAl電極8
が設けられている。
【0004】前記N型ベ−ス層3は、高耐圧を得るた
め、数100μmの厚さとされており、全体に電子線照
射が行われることにより、そのライフタイムを全域にわ
たり均一に低下させている。
め、数100μmの厚さとされており、全体に電子線照
射が行われることにより、そのライフタイムを全域にわ
たり均一に低下させている。
【0005】ところで、上記第1の従来のアノ−ドショ
−ト型GTOサイリスタでは、N型ベ−ス層3の厚さを
厚くするとともにそのライフタイムを低下させているた
め、タ−ンオフロスは少なくすることができるが、オン
電圧は増大する。因みに、オン電圧は、サイリスタの電
力損失を減少させるため、できるだけ小さい方が良い。
−ト型GTOサイリスタでは、N型ベ−ス層3の厚さを
厚くするとともにそのライフタイムを低下させているた
め、タ−ンオフロスは少なくすることができるが、オン
電圧は増大する。因みに、オン電圧は、サイリスタの電
力損失を減少させるため、できるだけ小さい方が良い。
【0006】すなわち、前記タ−ンオフロスは、テイル
電流Itail×電圧VT により表される。このため、タ−
ンオフロスを少なくするには、テイル電流Itailを小さ
くすればよい。このテイル電流Itailは、N型ベ−ス層
3のキャリアライフタイムを低下させることにより、小
さくすることができるからである。因みに、タ−ンオフ
時間を短くするには、キャリアライフタイムを短くする
必要がある。また、サイリスタのオン電圧は、N型ベ−
ス層3に蓄積されたキャリアとそのライフタイムにより
支配される。つまり、N型ベ−ス層3のキャリアライフ
タイムを長くするほど、又N型ベ−ス層3の厚さを薄く
するほど、オン電圧は小さくなる。しかし、サイリスタ
のタ−ンオフロス(Eoff )は、キャリアがN型ベ−ス
層3より排出される際に生じ、その量はN型ベ−ス層3
のキャリアライフタイムに依存する。したがって、N型
ベ−ス層3のライフタイムを短くするほど、タ−ンオフ
ロスは小さくなる。つまり、オン電圧とタ−ンオフロス
はトレ−ドオフの関係にある。即ち、電子線照射により
N型ベ−ス層3のライフタイムを低下させると、タ−ン
オフロスは減少するが、オン電圧は増大することとな
る。
電流Itail×電圧VT により表される。このため、タ−
ンオフロスを少なくするには、テイル電流Itailを小さ
くすればよい。このテイル電流Itailは、N型ベ−ス層
3のキャリアライフタイムを低下させることにより、小
さくすることができるからである。因みに、タ−ンオフ
時間を短くするには、キャリアライフタイムを短くする
必要がある。また、サイリスタのオン電圧は、N型ベ−
ス層3に蓄積されたキャリアとそのライフタイムにより
支配される。つまり、N型ベ−ス層3のキャリアライフ
タイムを長くするほど、又N型ベ−ス層3の厚さを薄く
するほど、オン電圧は小さくなる。しかし、サイリスタ
のタ−ンオフロス(Eoff )は、キャリアがN型ベ−ス
層3より排出される際に生じ、その量はN型ベ−ス層3
のキャリアライフタイムに依存する。したがって、N型
ベ−ス層3のライフタイムを短くするほど、タ−ンオフ
ロスは小さくなる。つまり、オン電圧とタ−ンオフロス
はトレ−ドオフの関係にある。即ち、電子線照射により
N型ベ−ス層3のライフタイムを低下させると、タ−ン
オフロスは減少するが、オン電圧は増大することとな
る。
【0007】図14は、第2の従来のアノ−ドショ−ト
型GTOサイリスタを示す断面図であり、図13と同一
部分には同一符号を付す。P+ 型エミッタ層2の上には
N- 型ベ−ス層3が形成されており、このN- 型ベ−ス
層3の上にはP型ベ−ス層4が形成されている。このP
型ベ−ス層4の上にはN+ 型エミッタ層5が形成されて
おり、このN+ 型エミッタ層5はカソ−ド端子7aに電
気的に接続されている。前記P+ 型エミッタ層2内には
N+ 型アノ−ド短絡層3aが形成されており、このN+
型アノ−ド短絡層3aはアノ−ド端子6aと電気的に接
続されている。前記P型ベ−ス層4の内にはP+ 型ベ−
ス層4aが形成されており、このP+ 型ベ−ス層4aは
ゲ−ト端子8aと電気的に接続されている。
型GTOサイリスタを示す断面図であり、図13と同一
部分には同一符号を付す。P+ 型エミッタ層2の上には
N- 型ベ−ス層3が形成されており、このN- 型ベ−ス
層3の上にはP型ベ−ス層4が形成されている。このP
型ベ−ス層4の上にはN+ 型エミッタ層5が形成されて
おり、このN+ 型エミッタ層5はカソ−ド端子7aに電
気的に接続されている。前記P+ 型エミッタ層2内には
N+ 型アノ−ド短絡層3aが形成されており、このN+
型アノ−ド短絡層3aはアノ−ド端子6aと電気的に接
続されている。前記P型ベ−ス層4の内にはP+ 型ベ−
ス層4aが形成されており、このP+ 型ベ−ス層4aは
ゲ−ト端子8aと電気的に接続されている。
【0008】前記N- 型ベ−ス層3の中央部近傍には、
プロトン9a等がイオン注入されることにより、局所的
である厚さが極めて薄い欠陥領域9が形成されている。
この欠陥領域9は低ライフタイム層である。前記欠陥領
域9は、サイリスタをタ−ンオフさせるため、素子に1
/2のピ−ク電圧 1/2VDMを印加した際に空乏化される
領域のP+ 型エミッタ層2側の端部に位置している。
プロトン9a等がイオン注入されることにより、局所的
である厚さが極めて薄い欠陥領域9が形成されている。
この欠陥領域9は低ライフタイム層である。前記欠陥領
域9は、サイリスタをタ−ンオフさせるため、素子に1
/2のピ−ク電圧 1/2VDMを印加した際に空乏化される
領域のP+ 型エミッタ層2側の端部に位置している。
【0009】ところで、上記第2の従来のアノ−ドショ
−ト型GTOサイリスタでは、N−型ベ−ス層3の中央
部近傍に薄い欠陥領域9を形成することにより、N−
型ベ−ス層3内のキャリア分布を制御している。このた
め、オン電圧とタ−ンオフロスとのトレ−ドオフを、上
記第1の従来のGTOサイリスタよりは改善することが
できる。しかし、前記欠陥領域9の半値幅は非常に狭い
ため、上記イオン注入では欠陥領域9以外のN- 型ベ−
ス層3の領域が多く存在しており、その領域は高ライフ
タイムを保っているから、オン電圧は低減させることが
できるが、タ−ンオフロスを十分に小さくすることがで
きない。したがって、前記トレ−ドオフの改善も十分で
はない。
−ト型GTOサイリスタでは、N−型ベ−ス層3の中央
部近傍に薄い欠陥領域9を形成することにより、N−
型ベ−ス層3内のキャリア分布を制御している。このた
め、オン電圧とタ−ンオフロスとのトレ−ドオフを、上
記第1の従来のGTOサイリスタよりは改善することが
できる。しかし、前記欠陥領域9の半値幅は非常に狭い
ため、上記イオン注入では欠陥領域9以外のN- 型ベ−
ス層3の領域が多く存在しており、その領域は高ライフ
タイムを保っているから、オン電圧は低減させることが
できるが、タ−ンオフロスを十分に小さくすることがで
きない。したがって、前記トレ−ドオフの改善も十分で
はない。
【0010】すなわち、N- 型ベ−ス層3の中央部近傍
に欠陥領域9を形成すると、テイル電流Itailのピ−ク
は抑えることができるが、この欠陥領域9以外の領域の
N-型ベ−ス層3のライフタイムが高いために、Itail
の減衰が遅く、結果としてタ−ンオフロスは低減されな
い。逆に、Itailの減衰を速くするために、N- 型ベ−
ス層3の中央部からP+ 型エミッタ層2側に欠陥領域9
を形成すると、Itailの減衰は抑えることができるが、
Itailのピ−クを抑えることができない。したがって、
サイリスタのタ−ンオフロスを十分に低減させることが
できない。
に欠陥領域9を形成すると、テイル電流Itailのピ−ク
は抑えることができるが、この欠陥領域9以外の領域の
N-型ベ−ス層3のライフタイムが高いために、Itail
の減衰が遅く、結果としてタ−ンオフロスは低減されな
い。逆に、Itailの減衰を速くするために、N- 型ベ−
ス層3の中央部からP+ 型エミッタ層2側に欠陥領域9
を形成すると、Itailの減衰は抑えることができるが、
Itailのピ−クを抑えることができない。したがって、
サイリスタのタ−ンオフロスを十分に低減させることが
できない。
【0011】
【発明が解決しようとする課題】上記第1の従来のアノ
−ドショ−ト型GTOサイリスタでは、N型ベ−ス層3
のキャリアライフタイムを電子線照射により低下させて
いるため、GTOサイリスタ全体に欠陥が形成されてし
まい、タ−ンオフロスは低減することができるが、オン
電圧は増大する。したがって、オン電圧とタ−ンオフロ
スとのトレ−ドオフを改善することができない。
−ドショ−ト型GTOサイリスタでは、N型ベ−ス層3
のキャリアライフタイムを電子線照射により低下させて
いるため、GTOサイリスタ全体に欠陥が形成されてし
まい、タ−ンオフロスは低減することができるが、オン
電圧は増大する。したがって、オン電圧とタ−ンオフロ
スとのトレ−ドオフを改善することができない。
【0012】また、上記第2の従来のアノ−ドショ−ト
型GTOサイリスタでは、N型ベ−ス層3のキャリアラ
イフタイムをプロトン9a等のイオン注入により局所的
に低下させているため、オン電圧は低減させることがで
きるが、タ−ンオフロスを十分に低減させることができ
ない。したがって、オン電圧とタ−ンオフロスとのトレ
−ドオフを十分に改善することができない。
型GTOサイリスタでは、N型ベ−ス層3のキャリアラ
イフタイムをプロトン9a等のイオン注入により局所的
に低下させているため、オン電圧は低減させることがで
きるが、タ−ンオフロスを十分に低減させることができ
ない。したがって、オン電圧とタ−ンオフロスとのトレ
−ドオフを十分に改善することができない。
【0013】この発明は上記のような事情を考慮してな
されたものであり、その目的は、オン電圧とタ−ンオフ
ロスとのトレ−ドオフを改善させたGTOサイリスタを
提供することにある。
されたものであり、その目的は、オン電圧とタ−ンオフ
ロスとのトレ−ドオフを改善させたGTOサイリスタを
提供することにある。
【0014】
【課題を解決するための手段】この発明は、上記課題を
解決するため、P型エミッタ層と、前記P型エミッタ層
の上に形成されたN型ベ−ス層と、前記N型ベ−ス層内
の特定領域にプロトンのイオン注入又はヘリウムのイオ
ン注入により形成された広範囲の低ライフタイム層と、
前記N型ベ−ス層の上に形成されたP型ベ−ス層と、前
記P型ベ−ス層の上に形成されたN型エミッタ層と、を
具備することを特徴としている。
解決するため、P型エミッタ層と、前記P型エミッタ層
の上に形成されたN型ベ−ス層と、前記N型ベ−ス層内
の特定領域にプロトンのイオン注入又はヘリウムのイオ
ン注入により形成された広範囲の低ライフタイム層と、
前記N型ベ−ス層の上に形成されたP型ベ−ス層と、前
記P型ベ−ス層の上に形成されたN型エミッタ層と、を
具備することを特徴としている。
【0015】また、P型エミッタ層と、前記P型エミッ
タ層の上に形成され、電子線照射により全域のライフタ
イムが低下されたN型ベ−ス層と、前記N型ベ−ス層内
の特定領域にプロトンのイオン注入又はヘリウムのイオ
ン注入により形成された広範囲の低ライフタイム層と、
前記N型ベ−ス層の上に形成されたP型ベ−ス層と、前
記P型ベ−ス層の上に形成されたN型エミッタ層と、を
具備することを特徴としている。
タ層の上に形成され、電子線照射により全域のライフタ
イムが低下されたN型ベ−ス層と、前記N型ベ−ス層内
の特定領域にプロトンのイオン注入又はヘリウムのイオ
ン注入により形成された広範囲の低ライフタイム層と、
前記N型ベ−ス層の上に形成されたP型ベ−ス層と、前
記P型ベ−ス層の上に形成されたN型エミッタ層と、を
具備することを特徴としている。
【0016】
【作用】この発明は、GTOサイリスタにおけるN型ベ
−ス層内の特定領域に、従来品のように局所的に低ライ
フタイム層を形成するのではなく、プロトンのイオン注
入又はヘリウムのイオン注入により広範囲の低ライフタ
イム層を形成している。このため、サイリスタのオン電
圧とタ−ンオフロスとのトレ−ドオフを改善することが
でき、特にタ−ンオフロスを低減させることができる。
−ス層内の特定領域に、従来品のように局所的に低ライ
フタイム層を形成するのではなく、プロトンのイオン注
入又はヘリウムのイオン注入により広範囲の低ライフタ
イム層を形成している。このため、サイリスタのオン電
圧とタ−ンオフロスとのトレ−ドオフを改善することが
でき、特にタ−ンオフロスを低減させることができる。
【0017】また、GTOサイリスタにおけるN型ベ−
ス層の全域のライフタイムを電子線照射により低下さ
せ、さらに、このN型ベ−ス層内の特定領域に、プロト
ンのイオン注入又はヘリウムのイオン注入により広範囲
の低ライフタイム層を形成している。このため、サイリ
スタのオン電圧とタ−ンオフロスとのトレ−ドオフをさ
らに改善することができる。
ス層の全域のライフタイムを電子線照射により低下さ
せ、さらに、このN型ベ−ス層内の特定領域に、プロト
ンのイオン注入又はヘリウムのイオン注入により広範囲
の低ライフタイム層を形成している。このため、サイリ
スタのオン電圧とタ−ンオフロスとのトレ−ドオフをさ
らに改善することができる。
【0018】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図1は、この発明の第1の実施例による逆
阻止型GTOサイリスタを示す断面図であり、図2は、
シリコン基板に非晶質のAlアブソ−バを介してプロト
ンをイオン注入した際のシリコン基板の深さと欠陥密度
との関係を示すものである。
り説明する。図1は、この発明の第1の実施例による逆
阻止型GTOサイリスタを示す断面図であり、図2は、
シリコン基板に非晶質のAlアブソ−バを介してプロト
ンをイオン注入した際のシリコン基板の深さと欠陥密度
との関係を示すものである。
【0019】図1に示すように、シリコン基板13は、
P+ 型層14、P型エミッタ層15、N- 型ベ−ス層1
6及びP型ベ−ス層17から形成されている。前記P型
ベ−ス層17の上にはN+ 型エミッタ層18が形成され
ている。前記P型ベ−ス層17内にはP+ 型ベ−ス層1
7aが形成されており、このP+ 型ベ−ス層17aはゲ
−ト端子19と電気的に接続されている。前記N+ 型エ
ミッタ層18はカソ−ド端子20と電気的に接続されて
いる。前記P+ 型層14はアノ−ド端子21と電気的に
接続されている。
P+ 型層14、P型エミッタ層15、N- 型ベ−ス層1
6及びP型ベ−ス層17から形成されている。前記P型
ベ−ス層17の上にはN+ 型エミッタ層18が形成され
ている。前記P型ベ−ス層17内にはP+ 型ベ−ス層1
7aが形成されており、このP+ 型ベ−ス層17aはゲ
−ト端子19と電気的に接続されている。前記N+ 型エ
ミッタ層18はカソ−ド端子20と電気的に接続されて
いる。前記P+ 型層14はアノ−ド端子21と電気的に
接続されている。
【0020】前記シリコン基板13のN- 型ベ−ス層1
6において、サイリスタをタ−ンオフさせるため、素子
にピ−ク電圧VDMを印加した際に空乏化されない領域2
2には、図示せぬ非晶質のAlアブソ−バを介してプロ
トン23が0°の入射角度でイオン注入されることによ
り、有効欠陥領域24が形成されている。つまり、Al
などの非晶質の物質をアブソ−バとして使用し、高エネ
ルギ−に加速されたイオンをアブソ−バ内で散乱させ、
シリコン基板13にイオンを注入すると、ダイレクトで
シリコン基板13にイオンを注入した場合に比べて、有
効欠陥領域24の厚さが広がる。この有効欠陥領域24
は、非常に低いキャリアライフタイムの層であり、その
幅は約220μmである。前記有効欠陥領域24は、前
記N- 型ベ−ス層16における前記空乏化されない領域
22の全域に位置している。
6において、サイリスタをタ−ンオフさせるため、素子
にピ−ク電圧VDMを印加した際に空乏化されない領域2
2には、図示せぬ非晶質のAlアブソ−バを介してプロ
トン23が0°の入射角度でイオン注入されることによ
り、有効欠陥領域24が形成されている。つまり、Al
などの非晶質の物質をアブソ−バとして使用し、高エネ
ルギ−に加速されたイオンをアブソ−バ内で散乱させ、
シリコン基板13にイオンを注入すると、ダイレクトで
シリコン基板13にイオンを注入した場合に比べて、有
効欠陥領域24の厚さが広がる。この有効欠陥領域24
は、非常に低いキャリアライフタイムの層であり、その
幅は約220μmである。前記有効欠陥領域24は、前
記N- 型ベ−ス層16における前記空乏化されない領域
22の全域に位置している。
【0021】そして、電子線照射が行われることによ
り、前記シリコン基板13全体のキャリアライフタイム
は低下される。この際、前記有効欠陥領域24のキャリ
アライフタイムは、その他の領域のそれより低いもので
ある。
り、前記シリコン基板13全体のキャリアライフタイム
は低下される。この際、前記有効欠陥領域24のキャリ
アライフタイムは、その他の領域のそれより低いもので
ある。
【0022】上記第1の実施例によれば、シリコン基板
13に非晶質のAlアブソ−バを介してプロトン23を
イオン注入した場合、図2に示すように、有効欠陥領域
の幅は非常に広いものとなり、具体的には約220μm
の幅となる。即ち、シリコン基板13のN- 型ベ−ス層
16において、P型エミッタ層15側に約220μmの
有効欠陥領域24を形成している。この領域24は、サ
イリスタをタ−ンオフさせるために、素子にピ−ク電圧
VDMを印加しても空乏化されない領域22である。この
ような領域22全体を有効欠陥領域24で覆うことによ
り、その領域22のキャリアを速く消滅させることがで
きる。この結果、サイリスタのタ−ンオフロスを小さく
することができるとともに、タ−ンオフタイムを短くす
ることができる。
13に非晶質のAlアブソ−バを介してプロトン23を
イオン注入した場合、図2に示すように、有効欠陥領域
の幅は非常に広いものとなり、具体的には約220μm
の幅となる。即ち、シリコン基板13のN- 型ベ−ス層
16において、P型エミッタ層15側に約220μmの
有効欠陥領域24を形成している。この領域24は、サ
イリスタをタ−ンオフさせるために、素子にピ−ク電圧
VDMを印加しても空乏化されない領域22である。この
ような領域22全体を有効欠陥領域24で覆うことによ
り、その領域22のキャリアを速く消滅させることがで
きる。この結果、サイリスタのタ−ンオフロスを小さく
することができるとともに、タ−ンオフタイムを短くす
ることができる。
【0023】また、電子線照射によりシリコン基板13
全体のキャリアライフタイムを低下させることにより、
タ−ンオフの際に、N- 型ベ−ス層16より排出される
キャリアの量を低下させることができる。この結果、サ
イリスタのスイッチングタイムts 及びテイル電流を低
下させることができる。
全体のキャリアライフタイムを低下させることにより、
タ−ンオフの際に、N- 型ベ−ス層16より排出される
キャリアの量を低下させることができる。この結果、サ
イリスタのスイッチングタイムts 及びテイル電流を低
下させることができる。
【0024】尚、上記第1の実施例では、プロトン23
のイオン注入により有効欠陥領域24を形成している
が、ヘリウムのイオン注入により有効欠陥領域を形成す
ることも可能である。
のイオン注入により有効欠陥領域24を形成している
が、ヘリウムのイオン注入により有効欠陥領域を形成す
ることも可能である。
【0025】また、N- 型ベ−ス層16において空乏化
されない領域22に非晶質のAlアブソ−バを介してプ
ロトン23をイオン注入しているが、N- 型ベ−ス層1
6において空乏化されない領域22に他の非晶質のアブ
ソ−バを介してプロトン23をイオン注入することも可
能である。
されない領域22に非晶質のAlアブソ−バを介してプ
ロトン23をイオン注入しているが、N- 型ベ−ス層1
6において空乏化されない領域22に他の非晶質のアブ
ソ−バを介してプロトン23をイオン注入することも可
能である。
【0026】図3は、第1乃至第3のアノ−ドショ−ト
型GTOにおけるオン電圧VTMとタ−ンオフロスEoff
とのトレ−ドオフの関係を示すグラフである。第1のア
ノ−ドショ−ト型GTO25は、上記第1の実施例によ
るGTOサイリスタにおける有効欠陥領域と同じ位置に
ヘリウムのイオン注入により欠陥領域を形成するととも
に電子線照射によりシリコン基板全体のキャリアライフ
タイムを低下させたものである。
型GTOにおけるオン電圧VTMとタ−ンオフロスEoff
とのトレ−ドオフの関係を示すグラフである。第1のア
ノ−ドショ−ト型GTO25は、上記第1の実施例によ
るGTOサイリスタにおける有効欠陥領域と同じ位置に
ヘリウムのイオン注入により欠陥領域を形成するととも
に電子線照射によりシリコン基板全体のキャリアライフ
タイムを低下させたものである。
【0027】第2のアノ−ドショ−ト型GTO26は、
アノ−ドショ−ト型GTOにおいて電子線照射のみによ
りシリコン基板全体のキャリアライフタイムを低下させ
たものである。
アノ−ドショ−ト型GTOにおいて電子線照射のみによ
りシリコン基板全体のキャリアライフタイムを低下させ
たものである。
【0028】第3のアノ−ドショ−ト型GTO27は、
上記第1の実施例によるGTOサイリスタにおける有効
欠陥領域と同じ位置にヘリウムのイオン注入のみにより
欠陥領域を形成したものである。
上記第1の実施例によるGTOサイリスタにおける有効
欠陥領域と同じ位置にヘリウムのイオン注入のみにより
欠陥領域を形成したものである。
【0029】この図によれば、ヘリウムのイオン注入の
みで、ド−ズ量を増やしていくと、第3のアノ−ドショ
−ト型GTO27のグラフが示すように、タ−ンオフロ
スの減少はすぐに飽和して、オン電圧のみが増大してし
まう。したがって、前記飽和するド−ズ量より低いド−
ズ量である1×1010cm-2程度にヘリウムのイオン注
入のド−ズ量を抑え、さらに電子線照射を追加すれば、
第1のアノ−ドショ−ト型GTO25のグラフが示すよ
うに、電子線照射のみによる第2のアノ−ドショ−ト型
GTO26に比べ、オン電圧が2.5V以上の際のタ−
ンオフロスが約30%改善されることがわかる。
みで、ド−ズ量を増やしていくと、第3のアノ−ドショ
−ト型GTO27のグラフが示すように、タ−ンオフロ
スの減少はすぐに飽和して、オン電圧のみが増大してし
まう。したがって、前記飽和するド−ズ量より低いド−
ズ量である1×1010cm-2程度にヘリウムのイオン注
入のド−ズ量を抑え、さらに電子線照射を追加すれば、
第1のアノ−ドショ−ト型GTO25のグラフが示すよ
うに、電子線照射のみによる第2のアノ−ドショ−ト型
GTO26に比べ、オン電圧が2.5V以上の際のタ−
ンオフロスが約30%改善されることがわかる。
【0030】図4は、第1及び第2の逆阻止型GTOに
おけるオン電圧VTMとタ−ンオフロスEoff とのトレ−
ドオフの関係を示すグラフである。第1の逆阻止型GT
O28は、上記第1の実施例によるGTOサイリスタに
おける有効欠陥領域と同じ位置にプロトンのイオン注入
のみにより欠陥領域を形成したものである。
おけるオン電圧VTMとタ−ンオフロスEoff とのトレ−
ドオフの関係を示すグラフである。第1の逆阻止型GT
O28は、上記第1の実施例によるGTOサイリスタに
おける有効欠陥領域と同じ位置にプロトンのイオン注入
のみにより欠陥領域を形成したものである。
【0031】第2の逆阻止型GTO29は、逆阻止型G
TOにおいて電子線照射のみによりシリコン基板全体の
キャリアライフタイムを低下させたものである。この図
によれば、プロトンのイオン注入のみによる第1の逆阻
止型GTO28のタ−ンオフロスを、電子線照射のみに
よる第2の逆阻止型GTO29のそれに比べて約40%
改善することができる。
TOにおいて電子線照射のみによりシリコン基板全体の
キャリアライフタイムを低下させたものである。この図
によれば、プロトンのイオン注入のみによる第1の逆阻
止型GTO28のタ−ンオフロスを、電子線照射のみに
よる第2の逆阻止型GTO29のそれに比べて約40%
改善することができる。
【0032】以下、この発明の第2の実施例によるアノ
−ドショ−ト型GTOについて述べるものであり、第1
の実施例と異なる部分についてのみ説明する。第2の実
施例によるアノ−ドショ−ト型GTOは、第1の実施例
によるGTOサイリスタと同様の領域にプロトン等のイ
オン注入により有効欠陥領域を形成し、電子線照射は行
わないものである。
−ドショ−ト型GTOについて述べるものであり、第1
の実施例と異なる部分についてのみ説明する。第2の実
施例によるアノ−ドショ−ト型GTOは、第1の実施例
によるGTOサイリスタと同様の領域にプロトン等のイ
オン注入により有効欠陥領域を形成し、電子線照射は行
わないものである。
【0033】図5は、上記第2の実施例によるアノ−ド
ショ−ト型GTOのタ−ンオフ波形を示すものである。
図6は、図5の要部を拡大した部分のものであり、第2
の実施例による場合、電子線照射のみによりシリコン基
板全体のキャリアライフタイムを低下させた場合及び第
2の実施例によるアノ−ドショ−ト型GTOにさらに電
子線照射を行った場合、それぞれのアノ−ドショ−ト型
GTOのタ−ンオフ波形を示すものである。
ショ−ト型GTOのタ−ンオフ波形を示すものである。
図6は、図5の要部を拡大した部分のものであり、第2
の実施例による場合、電子線照射のみによりシリコン基
板全体のキャリアライフタイムを低下させた場合及び第
2の実施例によるアノ−ドショ−ト型GTOにさらに電
子線照射を行った場合、それぞれのアノ−ドショ−ト型
GTOのタ−ンオフ波形を示すものである。
【0034】図6に示すように、上記第2の実施例によ
るアノ−ドショ−ト型GTO31では、テイル電流Ita
ilの減衰は速いが、図1に示すN- 型ベ−ス層16とP
型ベ−ス層17との接合部である主接合の近傍のライフ
タイムが長いため、テイル電流のピ−クが増大してしま
う。また、前記電子線照射のみによるアノ−ドショ−ト
型GTO32では、テイル電流Itailのピ−クは減少す
るが、テイル電流の減衰が遅くなる。したがって、テイ
ル電流のピ−クを減少させ且つテイル電流の減衰を速く
することができるのは、プロトン注入と電子線照射とを
併用したアノ−ドショ−ト型GTO33である。即ち、
プロトン注入と電子線照射とを併用することにより、ア
ノ−ドショ−ト型GTOのタ−ンオフロスを減らすこと
ができることがわかる。
るアノ−ドショ−ト型GTO31では、テイル電流Ita
ilの減衰は速いが、図1に示すN- 型ベ−ス層16とP
型ベ−ス層17との接合部である主接合の近傍のライフ
タイムが長いため、テイル電流のピ−クが増大してしま
う。また、前記電子線照射のみによるアノ−ドショ−ト
型GTO32では、テイル電流Itailのピ−クは減少す
るが、テイル電流の減衰が遅くなる。したがって、テイ
ル電流のピ−クを減少させ且つテイル電流の減衰を速く
することができるのは、プロトン注入と電子線照射とを
併用したアノ−ドショ−ト型GTO33である。即ち、
プロトン注入と電子線照射とを併用することにより、ア
ノ−ドショ−ト型GTOのタ−ンオフロスを減らすこと
ができることがわかる。
【0035】図7は、この発明の第3の実施例によるア
ノ−ドショ−ト型GTOサイリスタを示す断面図であ
る。シリコン基板35は、P+ 型エミッタ層36、N-
型ベ−ス層37及びP型ベ−ス層38から形成されてい
る。このP型ベ−ス層38の上にはN+ 型エミッタ層3
9が形成されており、このN+ 型エミッタ層39はカソ
−ド端子40と電気的に接続されている。前記P型ベ−
ス層38内にはP+ 型ベ−ス層38aが形成されてお
り、このP+ 型ベ−ス層38aはゲ−ト端子41と電気
的に接続されている。前記P+ 型エミッタ層36内には
N+ 型アノ−ド短絡層37aが形成されており、このN
+ 型アノ−ド短絡層37aはアノ−ド端子42と電気的
に接続されている。
ノ−ドショ−ト型GTOサイリスタを示す断面図であ
る。シリコン基板35は、P+ 型エミッタ層36、N-
型ベ−ス層37及びP型ベ−ス層38から形成されてい
る。このP型ベ−ス層38の上にはN+ 型エミッタ層3
9が形成されており、このN+ 型エミッタ層39はカソ
−ド端子40と電気的に接続されている。前記P型ベ−
ス層38内にはP+ 型ベ−ス層38aが形成されてお
り、このP+ 型ベ−ス層38aはゲ−ト端子41と電気
的に接続されている。前記P+ 型エミッタ層36内には
N+ 型アノ−ド短絡層37aが形成されており、このN
+ 型アノ−ド短絡層37aはアノ−ド端子42と電気的
に接続されている。
【0036】前記シリコン基板35のN- 型ベ−ス層3
7には非晶質のAlアブソ−バを介してプロトン47が
イオン注入される。このイオン注入は、サイリスタをタ
−ンオフさせるため、素子に1/2のピ−ク電圧 1/2V
DMが印加された際に、前記N- 型ベ−ス層37において
形成される空乏化された領域44の幅の1/2の位置4
6近傍にプロトンのピ−クが形成されるように行われ
る。これにより、シリコン基板35におけるN- 型ベ−
ス層37において、前記空乏化された領域44の一方側
から前記1/2の位置46近傍に有効欠陥領域45が形
成される。この有効欠陥領域45は、非常に低いキャリ
アライフタイムの層であり、その幅は約220μmであ
る。
7には非晶質のAlアブソ−バを介してプロトン47が
イオン注入される。このイオン注入は、サイリスタをタ
−ンオフさせるため、素子に1/2のピ−ク電圧 1/2V
DMが印加された際に、前記N- 型ベ−ス層37において
形成される空乏化された領域44の幅の1/2の位置4
6近傍にプロトンのピ−クが形成されるように行われ
る。これにより、シリコン基板35におけるN- 型ベ−
ス層37において、前記空乏化された領域44の一方側
から前記1/2の位置46近傍に有効欠陥領域45が形
成される。この有効欠陥領域45は、非常に低いキャリ
アライフタイムの層であり、その幅は約220μmであ
る。
【0037】上記第3の実施例によれば、シリコン基板
35に非晶質のAlアブソ−バを介してプロトン47を
イオン注入することにより、N- 型ベ−ス層37におい
て前記空乏化された領域44の一方側から前記1/2の
位置46近傍に有効欠陥領域45を形成している。した
がって、サイリスタのタ−ンオフロスを低減させること
ができる。
35に非晶質のAlアブソ−バを介してプロトン47を
イオン注入することにより、N- 型ベ−ス層37におい
て前記空乏化された領域44の一方側から前記1/2の
位置46近傍に有効欠陥領域45を形成している。した
がって、サイリスタのタ−ンオフロスを低減させること
ができる。
【0038】尚、上記第3の実施例では、プロトン47
のイオン注入により有効欠陥領域45を形成している
が、ヘリウムのイオン注入により有効欠陥領域を形成す
ることも可能である。
のイオン注入により有効欠陥領域45を形成している
が、ヘリウムのイオン注入により有効欠陥領域を形成す
ることも可能である。
【0039】図8は、上記第3の実施例によるアノ−ド
ショ−ト型GTOサイリスタのタ−ンオフ波形を示すも
のである。即ち、第3の実施例による場合及び電子線照
射のみによりシリコン基板全体のキャリアライフタイム
を低下させた場合それぞれのアノ−ドショ−ト型GTO
サイリスタ55、56のタ−ンオフ波形を示すものであ
る。
ショ−ト型GTOサイリスタのタ−ンオフ波形を示すも
のである。即ち、第3の実施例による場合及び電子線照
射のみによりシリコン基板全体のキャリアライフタイム
を低下させた場合それぞれのアノ−ドショ−ト型GTO
サイリスタ55、56のタ−ンオフ波形を示すものであ
る。
【0040】この図から、電子線照射のみによるアノ−
ドショ−ト型GTOサイリスタ56では、素子に高電圧
が印加されている時のテイル電流が大きくなっているの
で、タ−ンオフロス(V×I)が多い。しかし、上記第
3の実施例によるアノ−ドショ−ト型GTOサイリスタ
55では、素子に高電圧が印加されている時のテイル電
流が抑えられているので、タ−ンオフロスが少ないこと
がわかる。
ドショ−ト型GTOサイリスタ56では、素子に高電圧
が印加されている時のテイル電流が大きくなっているの
で、タ−ンオフロス(V×I)が多い。しかし、上記第
3の実施例によるアノ−ドショ−ト型GTOサイリスタ
55では、素子に高電圧が印加されている時のテイル電
流が抑えられているので、タ−ンオフロスが少ないこと
がわかる。
【0041】図9は、この発明の第4の実施例によるア
ノ−ドショ−ト型GTOサイリスタを示す断面図であ
り、図7と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。図10は、シリコン基板に結晶質
のAlアブソ−バを介してプロトンをイオン注入した際
のシリコン基板の深さと欠陥密度との関係を示すもので
ある。
ノ−ドショ−ト型GTOサイリスタを示す断面図であ
り、図7と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。図10は、シリコン基板に結晶質
のAlアブソ−バを介してプロトンをイオン注入した際
のシリコン基板の深さと欠陥密度との関係を示すもので
ある。
【0042】シリコン基板35のN- 型ベ−ス層37に
は例えば図示せぬ結晶質のSiアブソ−バを介してプロ
トン47がチャネル方向に対して0°の入射角度でイオ
ン注入される。これにより、チャネリングとデチャネリ
ング49が起こり、これが利用される。したがって、前
記N- 型ベ−ス層37において、空乏化された領域44
全体に有効欠陥領域45が形成される。この有効欠陥領
域45の幅は約350μmである。
は例えば図示せぬ結晶質のSiアブソ−バを介してプロ
トン47がチャネル方向に対して0°の入射角度でイオ
ン注入される。これにより、チャネリングとデチャネリ
ング49が起こり、これが利用される。したがって、前
記N- 型ベ−ス層37において、空乏化された領域44
全体に有効欠陥領域45が形成される。この有効欠陥領
域45の幅は約350μmである。
【0043】上記第4の実施例においても第3の実施例
と同様の効果を得ることができる。また、シリコン基板
35に結晶質のSiアブソ−バを介してプロトン47を
イオン注入しているため、図10に示すように、有効欠
陥領域の幅は非晶質のAlアブソ−バを用いたものより
さらに広いものとなり、具体的には約350μmの幅と
なる。この結果、N- 型ベ−ス層37において、空乏化
された領域44全体に有効欠陥領域45を形成すること
ができるため、タ−ンオフロスをさらに低減させること
ができる。
と同様の効果を得ることができる。また、シリコン基板
35に結晶質のSiアブソ−バを介してプロトン47を
イオン注入しているため、図10に示すように、有効欠
陥領域の幅は非晶質のAlアブソ−バを用いたものより
さらに広いものとなり、具体的には約350μmの幅と
なる。この結果、N- 型ベ−ス層37において、空乏化
された領域44全体に有効欠陥領域45を形成すること
ができるため、タ−ンオフロスをさらに低減させること
ができる。
【0044】図11は、第1乃至第4のアノ−ドショ−
ト型GTOにおけるオン電圧VTMとタ−ンオフロスEof
f とのトレ−ドオフの関係を示すグラフである。第1の
アノ−ドショ−ト型GTO51は、上記第3の実施例に
よるGTOサイリスタにおける有効欠陥領域と同じ位置
にプロトンのイオン注入により欠陥領域を形成するとと
もに電子線照射によりシリコン基板全体のキャリアライ
フタイムを低下させたものである。
ト型GTOにおけるオン電圧VTMとタ−ンオフロスEof
f とのトレ−ドオフの関係を示すグラフである。第1の
アノ−ドショ−ト型GTO51は、上記第3の実施例に
よるGTOサイリスタにおける有効欠陥領域と同じ位置
にプロトンのイオン注入により欠陥領域を形成するとと
もに電子線照射によりシリコン基板全体のキャリアライ
フタイムを低下させたものである。
【0045】第2のアノ−ドショ−ト型GTO52は、
上記第3の実施例によるGTOサイリスタにおける有効
欠陥領域と同じ位置にSiアブソ−バを介したプロトン
のイオン注入のみにより欠陥領域を形成したものであ
る。
上記第3の実施例によるGTOサイリスタにおける有効
欠陥領域と同じ位置にSiアブソ−バを介したプロトン
のイオン注入のみにより欠陥領域を形成したものであ
る。
【0046】第3のアノ−ドショ−ト型GTO53は、
上記第3の実施例によるGTOサイリスタにおける有効
欠陥領域と同じ位置にAlアブソ−バを介したプロトン
のイオン注入のみにより欠陥領域を形成したものであ
る。
上記第3の実施例によるGTOサイリスタにおける有効
欠陥領域と同じ位置にAlアブソ−バを介したプロトン
のイオン注入のみにより欠陥領域を形成したものであ
る。
【0047】第4のアノ−ドショ−ト型GTO54は、
アノ−ドショ−ト型GTOにおいて電子線照射のみによ
りシリコン基板全体のキャリアライフタイムを低下させ
たものである。
アノ−ドショ−ト型GTOにおいて電子線照射のみによ
りシリコン基板全体のキャリアライフタイムを低下させ
たものである。
【0048】この図によれば、プロトンのイオン注入と
電子線照射とによる第1のアノ−ドショ−ト型GTO5
1、Siアブソ−バを介したプロトンのイオン注入のみ
による第2のアノ−ドショ−ト型GTO52、及びAl
アブソ−バを介したプロトンのイオン注入のみによる第
3のアノ−ドショ−ト型GTO53それぞれのタ−ンオ
フロスを、電子線照射のみによる第4のアノ−ドショ−
ト型GTO54のそれに比べて約30%改善することが
できるといえる。
電子線照射とによる第1のアノ−ドショ−ト型GTO5
1、Siアブソ−バを介したプロトンのイオン注入のみ
による第2のアノ−ドショ−ト型GTO52、及びAl
アブソ−バを介したプロトンのイオン注入のみによる第
3のアノ−ドショ−ト型GTO53それぞれのタ−ンオ
フロスを、電子線照射のみによる第4のアノ−ドショ−
ト型GTO54のそれに比べて約30%改善することが
できるといえる。
【0049】図12は、上記第1乃至第4のアノ−ドシ
ョ−ト型GTO51〜54におけるオン電圧VTMとスイ
ッチングタイムts とのトレ−ドオフの関係を示すグラ
フである。
ョ−ト型GTO51〜54におけるオン電圧VTMとスイ
ッチングタイムts とのトレ−ドオフの関係を示すグラ
フである。
【0050】この図によれば、前記トレ−ドオフが一番
良いのは電子線照射のみによる第4のアノ−ドショ−ト
型GTO54であり、その次に良いのはプロトンのイオ
ン注入と電子線照射とによる第1のアノ−ドショ−ト型
GTO51であり、その次に良いのはSiアブソ−バを
介したプロトンのイオン注入のみによる第2のアノ−ド
ショ−ト型GTO52であり、その次に良いのはAlア
ブソ−バを介したプロトンのイオン注入のみによる第3
のアノ−ドショ−ト型GTO53であることがわかる。
即ち、プロトンのイオン注入のみによる第2、第3のア
ノ−ドショ−ト型GTO52に比べて、プロトンのイオ
ン注入と電子線照射との併用による第1のアノ−ドショ
−ト型GTO51の方が好ましい。また、電子線照射に
より全体のライフタイムを低下させた第4のアノ−ドシ
ョ−ト型GTO54の方がさらに好ましいといえる。
良いのは電子線照射のみによる第4のアノ−ドショ−ト
型GTO54であり、その次に良いのはプロトンのイオ
ン注入と電子線照射とによる第1のアノ−ドショ−ト型
GTO51であり、その次に良いのはSiアブソ−バを
介したプロトンのイオン注入のみによる第2のアノ−ド
ショ−ト型GTO52であり、その次に良いのはAlア
ブソ−バを介したプロトンのイオン注入のみによる第3
のアノ−ドショ−ト型GTO53であることがわかる。
即ち、プロトンのイオン注入のみによる第2、第3のア
ノ−ドショ−ト型GTO52に比べて、プロトンのイオ
ン注入と電子線照射との併用による第1のアノ−ドショ
−ト型GTO51の方が好ましい。また、電子線照射に
より全体のライフタイムを低下させた第4のアノ−ドシ
ョ−ト型GTO54の方がさらに好ましいといえる。
【0051】尚、上記第1乃至第4の実施例では、シリ
コン基板にプロトン又はヘリウムを0°の入射角度でA
l又はSiのアブソ−バを介してイオン注入している
が、シリコン基板にプロトン又はヘリウムをチャネル方
向は除いた7°以上の入射角度でイオン注入することも
可能である。
コン基板にプロトン又はヘリウムを0°の入射角度でA
l又はSiのアブソ−バを介してイオン注入している
が、シリコン基板にプロトン又はヘリウムをチャネル方
向は除いた7°以上の入射角度でイオン注入することも
可能である。
【0052】
【発明の効果】以上説明したようにこの発明によれば、
N型ベ−ス層内の特定領域に、プロトンのイオン注入又
はヘリウムのイオン注入により広範囲の低ライフタイム
層を形成している。したがって、GTOサイリスタのオ
ン電圧とタ−ンオフロスとのトレ−ドオフを改善させる
ことができる。
N型ベ−ス層内の特定領域に、プロトンのイオン注入又
はヘリウムのイオン注入により広範囲の低ライフタイム
層を形成している。したがって、GTOサイリスタのオ
ン電圧とタ−ンオフロスとのトレ−ドオフを改善させる
ことができる。
【図1】この発明の第1の実施例による逆阻止型GTO
サイリスタを示す断面図。
サイリスタを示す断面図。
【図2】この発明の図1に示すシリコン基板に非晶質の
Alアブソ−バを介してプロトンをイオン注入した際の
シリコン基板の深さと欠陥密度との関係を示すグラフ。
Alアブソ−バを介してプロトンをイオン注入した際の
シリコン基板の深さと欠陥密度との関係を示すグラフ。
【図3】第1乃至第3のアノ−ドショ−ト型GTOにお
けるオン電圧VTMとタ−ンオフロスEoff とのトレ−ド
オフの関係を示すグラフ。
けるオン電圧VTMとタ−ンオフロスEoff とのトレ−ド
オフの関係を示すグラフ。
【図4】第1及び第2の逆阻止型GTOにおけるオン電
圧VTMとタ−ンオフロスEoffとのトレ−ドオフの関係
を示すグラフ。
圧VTMとタ−ンオフロスEoffとのトレ−ドオフの関係
を示すグラフ。
【図5】この発明の第2の実施例によるアノ−ドショ−
ト型GTOのタ−ンオフ波形を示すグラフ。
ト型GTOのタ−ンオフ波形を示すグラフ。
【図6】図5の要部を拡大した部分のものであり、第2
の実施例によるアノ−ドショ−ト型GTOの場合、電子
線照射のみによりシリコン基板全体のキャリアライフタ
イムを低下させた場合及び第2の実施例によるアノ−ド
ショ−ト型GTOにさらに電子線照射を行った場合、そ
れぞれのアノ−ドショ−ト型GTOのタ−ンオフ波形を
示すグラフ。
の実施例によるアノ−ドショ−ト型GTOの場合、電子
線照射のみによりシリコン基板全体のキャリアライフタ
イムを低下させた場合及び第2の実施例によるアノ−ド
ショ−ト型GTOにさらに電子線照射を行った場合、そ
れぞれのアノ−ドショ−ト型GTOのタ−ンオフ波形を
示すグラフ。
【図7】この発明の第3の実施例によるアノ−ドショ−
ト型GTOサイリスタを示す断面図。
ト型GTOサイリスタを示す断面図。
【図8】この発明の第3の実施例によるアノ−ドショ−
ト型GTOサイリスタのタ−ンオフ波形を示すグラフ。
ト型GTOサイリスタのタ−ンオフ波形を示すグラフ。
【図9】この発明の第4の実施例によるアノ−ドショ−
ト型GTOサイリスタを示す断面図。
ト型GTOサイリスタを示す断面図。
【図10】この発明の図9に示すシリコン基板に結晶質
のAlアブソ−バを介してプロトンをイオン注入した際
のシリコン基板の深さと欠陥密度との関係を示すグラ
フ。
のAlアブソ−バを介してプロトンをイオン注入した際
のシリコン基板の深さと欠陥密度との関係を示すグラ
フ。
【図11】第1乃至第4のアノ−ドショ−ト型GTOに
おけるオン電圧VTMとタ−ンオフロスEoff とのトレ−
ドオフの関係を示すグラフ。
おけるオン電圧VTMとタ−ンオフロスEoff とのトレ−
ドオフの関係を示すグラフ。
【図12】第1乃至第4のアノ−ドショ−ト型GTOに
おけるオン電圧VTMとスイッチングタイムts とのトレ
−ドオフの関係を示すグラフ。
おけるオン電圧VTMとスイッチングタイムts とのトレ
−ドオフの関係を示すグラフ。
【図13】第1の従来のアノ−ドショ−ト型GTOサイ
リスタを示す断面図。
リスタを示す断面図。
【図14】第2の従来のアノ−ドショ−ト型GTOサイ
リスタを示す断面図。
リスタを示す断面図。
13…シリコン基板、14…P+ 型層、15…P型エミッタ
層、16…N- 型ベ−ス層、17…P型ベ−ス層、17a …P
+ 型ベ−ス層、18…N+ 型エミッタ層、19…ゲ−ト端
子、20…カソ−ド端子、21…アノ−ド端子、22…素子に
ピ−ク電圧VDMを印加した際に空乏化されない領域、23
…プロトン、24…有効欠陥領域、25…第1のアノ−ドシ
ョ−ト型GTO、26…第2のアノ−ドショ−ト型GT
O、27…第3のアノ−ドショ−ト型GTO、28…第1の
逆阻止型GTO、29…第2の逆阻止型GTO、31…第2
の実施例によるアノ−ドショ−ト型GTO、32…電子線
照射のみによるアノ−ドショ−ト型GTO、33…プロト
ン注入と電子線照射とを併用したアノ−ドショ−ト型G
TO、35…シリコン基板、36…P+ 型エミッタ層、37…
N- 型ベ−ス層、37a …N+ 型アノ−ド短絡層、38…P
型ベ−ス層、38a …P+ 型ベ−ス層、39…N+ 型エミッ
タ層、40…カソ−ド端子、41…ゲ−ト端子、42…アノ−
ド端子、44…素子に1/2のピ−ク電圧 1/2VDMが印加
された際に前記N-型ベ−ス層において形成される空乏
化された領域、45…有効欠陥領域、46…1/2の位置、
47…プロトン、49…デチャネリング、51…第1のアノ−
ドショ−ト型GTO、52…第2のアノ−ドショ−ト型G
TO、53…第3のアノ−ドショ−ト型GTO、54…第4
のアノ−ドショ−ト型GTO、55…第3の実施例による
アノ−ドショ−ト型GTOサイリスタ、56…電子線照射
のみによるアノ−ドショ−ト型GTOサイリスタ。
層、16…N- 型ベ−ス層、17…P型ベ−ス層、17a …P
+ 型ベ−ス層、18…N+ 型エミッタ層、19…ゲ−ト端
子、20…カソ−ド端子、21…アノ−ド端子、22…素子に
ピ−ク電圧VDMを印加した際に空乏化されない領域、23
…プロトン、24…有効欠陥領域、25…第1のアノ−ドシ
ョ−ト型GTO、26…第2のアノ−ドショ−ト型GT
O、27…第3のアノ−ドショ−ト型GTO、28…第1の
逆阻止型GTO、29…第2の逆阻止型GTO、31…第2
の実施例によるアノ−ドショ−ト型GTO、32…電子線
照射のみによるアノ−ドショ−ト型GTO、33…プロト
ン注入と電子線照射とを併用したアノ−ドショ−ト型G
TO、35…シリコン基板、36…P+ 型エミッタ層、37…
N- 型ベ−ス層、37a …N+ 型アノ−ド短絡層、38…P
型ベ−ス層、38a …P+ 型ベ−ス層、39…N+ 型エミッ
タ層、40…カソ−ド端子、41…ゲ−ト端子、42…アノ−
ド端子、44…素子に1/2のピ−ク電圧 1/2VDMが印加
された際に前記N-型ベ−ス層において形成される空乏
化された領域、45…有効欠陥領域、46…1/2の位置、
47…プロトン、49…デチャネリング、51…第1のアノ−
ドショ−ト型GTO、52…第2のアノ−ドショ−ト型G
TO、53…第3のアノ−ドショ−ト型GTO、54…第4
のアノ−ドショ−ト型GTO、55…第3の実施例による
アノ−ドショ−ト型GTOサイリスタ、56…電子線照射
のみによるアノ−ドショ−ト型GTOサイリスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−235782(JP,A) 特開 昭60−207376(JP,A) 特開 平4−124877(JP,A) 特開 平6−188409(JP,A) 特開 平3−171777(JP,A) 特開 平5−235326(JP,A) 特開 昭60−198778(JP,A) 特開 平2−110971(JP,A) 特開 平1−272157(JP,A) 特開 昭60−74443(JP,A) 特開 昭57−39577(JP,A) 特開 昭53−108387(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/744 H01L 29/74
Claims (5)
- 【請求項1】 逆阻止型のGTOサイリスタであって、 P型エミッタ層と、 前記P型エミッタ層の上に形成されたN型ベ−ス層と、 前記N型ベ−ス層内の非空乏化領域の全域にプロトンの
イオン注入又はヘリウムのイオン注入により形成された
広範囲の低ライフタイム層と、 前記N型ベ−ス層の上に形成されたP型ベ−ス層と、 前記P型ベ−ス層の上に形成されたN型エミッタ層と、 を具備することを特徴とするGTOサイリスタ。 - 【請求項2】 逆阻止型のGTOサイリスタであって、 P型エミッタ層と、 前記P型エミッタ層の上に形成され、電子線照射により
全域のライフタイムが低下されたN型ベ−ス層と、 前記N型ベ−ス層内の非空乏化領域の全域にプロトンの
イオン注入又はヘリウムのイオン注入により形成された
広範囲の低ライフタイム層と、 前記N型ベ−ス層の上に形成されたP型ベ−ス層と、 前記P型ベ−ス層の上に形成されたN型エミッタ層と、 を具備することを特徴とするGTOサイリスタ。 - 【請求項3】 P型エミッタ層と、 前記P型エミッタ層の上に形成されたN型ベ−ス層と、 前記N型ベ−ス層内の空乏化領域内の一部にプロトンの
イオン注入又はヘリウムのイオン注入により形成された
広範囲の低ライフタイム層と、 前記N型ベ−ス層の上に形成されたP型ベ−ス層と、 前記P型ベ−ス層の上に形成されたN型エミッタ層と、 を具備することを特徴とするGTOサイリスタ。 - 【請求項4】 前記低ライフタイム層は、空乏化領域の
幅のほぼ1/2の位置に欠陥密度のピークを有すること
を特徴とする請求項3記載のGTOサイリスタ。 - 【請求項5】 P型エミッタ層と、 前記P型エミッタ層の上に形成されたN型ベ−ス層と、 前記N型ベ−ス層内の空乏化領域内の全体にプロトンの
イオン注入又はヘリウムのイオン注入により形成された
広範囲の低ライフタイム層と、 前記N型ベ−ス層の上に形成されたP型ベ−ス層と、 前記P型ベ−ス層の上に形成されたN型エミッタ層と、 を具備することを特徴とするGTOサイリスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27064693A JP3281145B2 (ja) | 1993-10-28 | 1993-10-28 | Gtoサイリスタ |
EP94116263A EP0651446A3 (en) | 1993-10-28 | 1994-10-14 | GTO type thyristor. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27064693A JP3281145B2 (ja) | 1993-10-28 | 1993-10-28 | Gtoサイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07122730A JPH07122730A (ja) | 1995-05-12 |
JP3281145B2 true JP3281145B2 (ja) | 2002-05-13 |
Family
ID=17488994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27064693A Expired - Fee Related JP3281145B2 (ja) | 1993-10-28 | 1993-10-28 | Gtoサイリスタ |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0651446A3 (ja) |
JP (1) | JP3281145B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997002603A1 (de) * | 1995-07-03 | 1997-01-23 | Siemens Aktiengesellschaft | Thyristor mit schicht reduzierter ladungsträgerlebensdauer |
US5883403A (en) * | 1995-10-03 | 1999-03-16 | Hitachi, Ltd. | Power semiconductor device |
DE19711438A1 (de) * | 1997-03-19 | 1998-09-24 | Asea Brown Boveri | Thyristor |
JP3571353B2 (ja) * | 1998-09-10 | 2004-09-29 | 三菱電機株式会社 | 半導体装置 |
US6723586B1 (en) | 1999-06-08 | 2004-04-20 | Siemens Aktiengesellschaft | Thyristor provided with integrated circuit-commutated recovery time protection and production method therefor |
RU2474926C1 (ru) * | 2011-09-21 | 2013-02-10 | Российская Федерация, От Имени Которой Выступает Министерство Промышленности И Торговли Российской Федерации | Способ регулирования напряжения переключения силового полупроводникового прибора |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3339393C2 (de) * | 1983-10-29 | 1986-12-18 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zur Herstellung einer unterhalb einer äußeren hochdotierten Zone liegenden s-n-Zonenfolge einer Halbleiterstruktur aus Silicium |
JPH0640581B2 (ja) * | 1984-03-23 | 1994-05-25 | 株式会社東芝 | スイツチング素子 |
US4982258A (en) * | 1988-05-02 | 1991-01-01 | General Electric Company | Metal oxide semiconductor gated turn-off thyristor including a low lifetime region |
-
1993
- 1993-10-28 JP JP27064693A patent/JP3281145B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-14 EP EP94116263A patent/EP0651446A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
JPH07122730A (ja) | 1995-05-12 |
EP0651446A2 (en) | 1995-05-03 |
EP0651446A3 (en) | 1997-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7233031B2 (en) | Vertical power semiconductor component | |
EP0430237A1 (en) | Bipolar device in which carrier lifetime is controlled | |
JPH09121052A (ja) | 半導体装置およびその製造方法 | |
JP4653273B2 (ja) | 半導体装置、および、その製造方法 | |
JPH1050724A (ja) | 半導体装置 | |
JP3281145B2 (ja) | Gtoサイリスタ | |
JP2851026B2 (ja) | 高速ダイオード | |
WO2000016408A1 (fr) | Dispositif a semiconducteur et son procede de fabrication | |
US6091087A (en) | Insulated gate thyristor | |
Satoh et al. | New design approach for ultra high power GCT thyristor | |
JP2617497B2 (ja) | 半導体装置 | |
US6723586B1 (en) | Thyristor provided with integrated circuit-commutated recovery time protection and production method therefor | |
Mochizuki et al. | Examination of punch through IGBT (PT-IGBT) for high voltage and high current applications | |
JP3494023B2 (ja) | 半導体装置および半導体装置の駆動方法並びに電力変換装置 | |
JPS63205958A (ja) | 静電誘導サイリスタ | |
JP2002016265A (ja) | 高耐圧ダイオード | |
JPH09237904A (ja) | 半導体装置及びその製造方法 | |
JPH0553073B2 (ja) | ||
JPH06216400A (ja) | 半導体装置 | |
JPH0671078B2 (ja) | 半導体装置 | |
JPH1022495A (ja) | 半導体素子の製造方法 | |
JP2818959B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
JP2951134B2 (ja) | 半導体スイッチング素子 | |
CN111697059B (zh) | 抗位移辐射加固的mos栅控晶闸管 | |
Ueno et al. | The dual gate power device exhibiting the IGBT and the thyristor action |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080222 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090222 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100222 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100222 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |