JP3279234B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、絶縁膜を挟んで形成される、下層導電性膜と上層導
電性膜とを電気的に接続するためのコンタクトホール形
成に関するものであり、かつ、その半導体装置を用い
た、液晶装置、表示装置等に関するものである。
【０００２】
【従来の技術】今日、世の中はマルチメディア時代に入
り、画像情報でコミュニケーションを図る機器の重要性
がますます高まりつつある。なかでも、液晶表示装置
は、薄型で消費電力が小さいため注目されており、半導
体にならぶ基幹産業にまで成長している。液晶表示装置
は、現在、１０インチサイズのノートサイズのパソコン
に主に使用されている。そして、将来は、パソコンのみ
でなく、ワークステーションや家庭用のテレビとして、
さらに画面サイズの大きい液晶表示装置が使用されると
考えられる。しかし、画面サイズの大型化にともない、
製造装置が高価になるばかりでなく、大画面を駆動する
ためには、電気的に厳しい特性が要求される。このた
め、画面サイズの大型化とともに、製造コストがサイズ
の２〜３乗に比例するなど急激に増加する。
【０００３】そこで、最近、小型の液晶表示パネルを作
製し、光学的に液晶画像を拡大して表示するプロジェク
ション（投影）方式が注目されている。これは、半導体
の微細化にともない、性能やコストが良くなるスケーリ
ング則と同様に、サイズを小さくして、特性を向上さ
せ、同時に、低コスト化も図ることができるからであ
る。
【０００４】近年、Ｓｉ等の半導体基板上に、周辺駆動
回路を含んだアクティブマトリックス回路を作製し、画
素的に、液晶を駆動するための画素電極を、光を反射さ
せる反射鏡としても利用する反射型液晶パネルが、低コ
スト、高画質の点で注目されている。
【０００５】図２３は、従来の反射型液晶パネルの一例
である。符号については、図１と同等である。
【０００６】図２３において、１は半導体基板、２はｐ
型ウェル、２′はｎ型ウェル、３，３′はトランジスタ
のソース領域、４はゲート領域、５，５′はトランジス
タのドレイン領域、６はフィールド酸化膜、７は遮光
層、８，８′は絶縁層、９は絶縁層、１０はソース電
極、１１はドレイン電極、１２は画素電極、１３は反射
防止膜、１４は液晶材料、１５は共通透明電極、１６は
対向基板、１７，１７′は高濃度不純物層、１８はＰ−
ＳｉＯ層、１９は表示領域、２０は反射防止膜、２１は
絶縁層、２２はシール材、２３はスルーホール部、２４
は半導体装置部分、１８−１はＰ−ＳｉＯ層、１８−２
はＳＯＧ層である。
【０００７】
【発明が解決しようとする課題】図２３に示した、反射
型液晶パネルにおいて、半導体装置部分２４作製の最終
工程において、ＣＭＰ（ケミカルメカニカルポリッシ
ュ）法により、絶縁膜９による画素電極１２どうしの分
離を行う一方で、１２が反射鏡も兼ねるため、表面を平
坦化している。
【０００８】しかしながら、スルーホール（一般には、
ビアホール）部２３において、図示しているように、Ｃ
ＭＰ後も、その形跡（くぼみ）が存在し、そのため、投
射された光を、完全に反射できず、かつ、くぼみ内での
光が乱反射し、輝度の低下、コントラストの低下等を招
いていた。
【０００９】このくぼみができる原因として、画素電極
膜の埋め込み不足があり、又、この埋め込み不足によ
り、時として、スルーホール導通不良による歩留り低下
も起こっていた。
【００１０】この埋め込み不足を解決するため、一般の
半導体製造技術として、ラウンドエッチ法等により、ホ
ール上部の開口径を広げる手法が知られているが、工程
数増加による、コストアップは避けられない。
【００１１】又、高温スパッタ法によるＡｌ等の金属リ
フローを画素電極として利用しても、スルーホール部２
３を完全に埋め込むためには、その膜厚を厚くしなけれ
ばならず、堆積時間の増加と、その膜を研磨するＣＭＰ
処理時間の増加により、従来技術に対し、はるかにコス
トが高くなってしまっていた。
【００１２】
【課題を解決するための手段および作用】上記課題を解
決するための手段として、本発明の半導体装置の製造方
法は、半導体基板上に搭載した半導体素子の主電極が形
成された前記基板の表面に、 （１）第一の絶縁膜を被覆形成する工程； （２）前記第一の絶縁膜上に第一の導電膜を被覆形成
し、所望の形状にパターニングして、保持容量の一方の
電極を兼ねる遮光膜を形成する工程； （３）第二の絶縁膜を被覆形成し、画素を分離する形状
にパターニングすると同時に、該第二の絶縁膜が除去さ
れる領域内にある、前記遮光膜をエッチングストッパ層
としてオーバーエッチングを行い、前記遮光膜の開口形
状と同一形状に前記第一の絶縁膜の表面に開口領域を形
成する工程； （４）前記保持容量の誘電体膜となる第三の絶縁膜を被
覆形成し、前記（３）の工程において前記第一の絶縁膜
に形成された開口領域内に、前記半導体素子の主電極と
のコンタクトホールを形成する工程； （５）第二の導電膜を被覆形成し、前記第二の絶縁膜が
除去された領域内に前記保持容量の他方の電極を兼ねる
画素電極を形成する工程；を経ることにより、画素電極
のコンタクトホールの断面形状を階段状とする ことを特
徴とする。
【００１３】
【００１４】また、前記第一の絶縁膜が、ＳＯＧ（Ｓｐ
ｉｎ Ｏｎ Ｇｌａｓｓ）を含む積層構造を有すること
を特徴とする半導体装置の製造方法でもある。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】この手法により、埋め込み性が向上し、液
晶パネル用半導体装置にこの手法を応用することで、ス
ルーホール形跡のない、完全平坦な表面が得られ、高輝
度、高コントラストの液晶パネルを安価で作製すること
ができた。
【００２１】
【発明の実施の形態】以下に、本発明の実施形態を、表
示領域とその周辺領域とを含む液晶パネルを挙げて説明
するが、本発明は、液晶パネルへの適用に限定されるも
のでなく、一般の半導体装置におけるスルーホール（ビ
アホール）を含めたコンタクトホールの、導電性膜埋め
込み性の向上に有効である。
【００２２】［実施形態１］本発明を利用した液晶パネ
ル部の断面を図１に示す。図において、１は半導体基
板、２，２′はそれぞれｐ型及びｎ型ウェル、３，３′
はトランジスタのソース領域、４はゲート領域、５，
５′はドレイン領域である。
【００２３】図１に示すように、表示領域のトランジス
タは、２０〜３５Ｖという高電圧が印加されるため、ゲ
ート４に対して、自己整合的にソース、ドレイン層が形
成されず、オフセットをもたせ、その間にソース領域
３′、ドレイン領域５′に示す如く、ｐウェル中の低濃
度のｎ- 層、ｎウェル中の低濃度のｐ- 層が設けられ
る。ちなみにオフセット量は０．５〜２．０μｍが好適
である。一方、周辺回路の一部の周辺領域が図１の左側
に示されているが、周辺領域の一部の回路は、ゲート電
極に対して、自己整合的にソース、ドレイン領域が形成
されている。周辺回路の一部を自己整合構造としたの
は、かかる周辺回路の一部がロジック系回路であり、こ
の部分は、１．５〜５Ｖ系駆動でよいため、トランジス
タサイズの縮小、及びトランジスタの駆動力向上のため
には、自己整合構造が望ましいからである。ここでは、
ソース、ドレインのオフセットについて述べたが、その
有無だけでなく、オフセット量をそれぞれの耐圧に応じ
て変化させたり、ゲート長の最適化が有効である。
【００２４】半導体基板１はｐ型半導体からなり、基板
の電位は最低電位（通常は、接地電位）であり、ｎ型ウ
ェルは、表示領域の場合には画素に印加する電圧すなわ
ち２０〜３５Ｖがかかり、一方、周辺回路の一部は、ロ
ジック系回路では、一般にロジック駆動電圧１．５〜５
Ｖがかかる。上記の構造により、それぞれ電圧に応じた
最適なデバイスを構成でき、チップサイズの縮小のみな
らず、駆動スピードの向上による高画素表示が実現可能
になる。
【００２５】また、図１において、６はフィールド酸化
膜、８′はＰＳＧ（リンガラス）、ＮＳＧ（ノンドープ
ガラス）、ＢＰＳＧ等の絶縁層、１０はデータ配線につ
ながるソース電極、１１は画素電極につながるドレイン
電極、１２は反射鏡を兼ねる画素電極である。また、７
は表示領域及び周辺領域を覆う遮光層で、Ｔｉ，Ｔｉ
Ｎ，Ｗ，Ｍｏ，及び、それらを組み合わせた積層膜等が
適しており、表示領域内ばかりでなく、周辺回路の領域
にも同一の工程で、真空蒸着法やスパッタ法等で成膜
後、パターニングして形成する。この遮光層７はチップ
のほぼ全面を覆うため、照射光の遮光性が向上し、漏れ
光によるトランジスタの誤動作を防ぐ効果を有する。図
１に示すように、上記遮光層７は、表示領域では、画素
電極１２とドレイン電極１１との接続部を除いてトラン
ジスタ等を覆うようにしているが、周辺回路領域の遮光
層７では、ビデオ線、クロック線等、配線容量が重くな
ると不都合な領域は、上記遮光層７を除いてある。上記
遮光層７がのぞかれた部分は照明光の光が混入し、回路
の誤動作を起こす可能性があるため、上記遮光層７を除
いた領域上は、画素電極１２の層でおおう工夫がなされ
ている。
【００２６】また、８は遮光層７の下部の絶縁層で、Ｐ
−ＳｉＯ（プラズマＣＶＤで作られたＳｉＯ）層１８上
にＳＯＧ（Spin On Glass ）により平坦化処理を施し、
そのＰ−ＳｉＯ層１８をさらに、プラズマＳｉＮやＰ−
ＳｉＯ層８でカバーし、絶縁層８の平坦性を確保した。
ＳＯＧによる平坦化以外に、Ｐ−ＴＥＯＳ（Phospho-Te
traetoxy-Silane)膜を形成し、さらにＰ−ＳｉＯ層８を
カバーした後、絶縁層８をＣＭＰ処理し、平坦化する方
法を用いても良い事は言うまでもない。
【００２７】又、９は、各画素電極に間に設けられた絶
縁層で、この絶縁層９により、画素電極の分離がなされ
ている。絶縁層９は、Ｐ−ＳｉＯ，Ｐ−ＳｉＮ等が適す
る。
【００２８】２１は、画素毎の反射電極１２と遮光層７
との間に設けられた絶縁層で、この絶縁層２１を介して
画素電極１２と遮光層７が、保持容量となっている。絶
縁層２１は、Ｐ−ＳｉＮやＴａ2 Ｏ5 等の高誘電率材料
が有効である。
【００２９】遮光層７、絶縁層９、絶縁層２１、反射電
極１２については、周辺領域と表示領域１９とが、同一
工程で同時に形成される。
【００３０】さらに、１４は、ポリマーネットワーク液
晶である、ＰＮＬＣやＰＤＬＣ等の液晶材料、１５は反
射電極１２に対向する共通透明電極、１６は透明な対向
基板、１９は表示領域、２０は反射防止膜で、２２は、
半導体基板と対向基板を保持するシール材であり、各基
板間のギャップの制御も、これにより行われる。又、１
７，１７′は、高濃度不純物領域である。
【００３１】次に、１３は共通透明電極１５と対向基板
１６との間に設けられた反射防止用膜で、界面の液晶の
屈折率を考慮して、界面反射率が軽減されるように構成
される。その場合、対向基板１６と、透明電極１５の屈
折率よりも小さい絶縁膜が好適である。
【００３２】図１に示すように、トランジスタ下部に形
成されたウェル２，２′と同一極性の高濃度不純物層１
７，１７′は、ウェル２，２′の周辺部及び内容に形成
されており、高振幅な信号がソースに印加されても、ウ
ェル電位は、低抵抗層で所望の電位に固定されているた
め、安定しており、高品質な画像表示が実現できた。さ
らにｎ型ウェル２′とｐ型ウェル２との間には、フィー
ルド酸化膜を介して上記高濃度不純物層１７，１７′が
設けられており、通常ＭＯＳトランジスタの時に使用さ
れるフィールド酸化膜直下のチャネルストップ層を不要
にしている。
【００３３】これらの高濃度不純物層１７，１７′は、
ソース、ドレイン層形成プロセスで同時にできるので作
製プロセスにおけるマスク枚数、工数が削減され、低コ
スト化が図れた。
【００３４】図１に示したように、ウェル領域２′は、
半導体基板１と反対の導電型にする。このため、図１で
は、ウェル領域２はｐ型になっている。ｐ型のウェル領
域２及びｎ型のウェル領域２′は、半導体基板１よりも
高濃度に不純物が注入されていることが望ましく、半導
体基板１の不純物濃度が１０14〜１０15（ｃｍ-3）のと
き、ウェル領域２の不純物濃度は１０15〜１０17（ｃｍ
-3）が望ましい。
【００３５】ソース電極１０は、表示用信号が送られて
くるデータ配線に、ドレイン電極１１は画素電極１２に
接続する。これらの電極１０，１１には、通常Ａｌ，Ａ
ｌＳｉ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，ＡｌＣｕ配線を
用いる。これらの電極１０，１１の下部と半導体との接
触面に、ＴｉとＴｉＮからなるバリアメタル層を用いる
と、コンタクトが安定に実現できる。またコンタクト抵
抗も低減できる。画素電極１２は、表面が平坦で、高反
射材が望ましく、通常の配線用金属であるＡｌ，ＡｌＳ
ｉ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，ＡｌＣｕ以外にＣ
ｒ，Ａｕ，Ａｇなどの材料を使用することが可能であ
り、さらには、リフロー性を有した、高温Ａｌを成膜す
ることにより、平坦な画素電極１２が作製可能となる。
【００３６】半導体装置製造の最終工程において、画素
電極１２の表面をＣＭＰ法により処理することにより、
平坦性向上と、各画素電極１２間の分離を同時に実施し
ている。
【００３７】次に本発明のポイントとなる、スルーホー
ル（一般には、ビアホール）部２３の形成を含めた、画
素電極構造の作製方法について具体的に述べる。
【００３８】図２（ａ）は、絶縁層８′上にドレイン電
極１１の加工が終了している状態を示している。図２
（ｂ）において、１８−１で表示されたプラズマＣＶＤ
法によるＰ−ＳｉＯ５０００Åを堆積し、その上に、１
８−２で表示されたＳＯＧ２２００Åを２度コートして
いる。ここで、ＳＯＧを２度コートしているのは、平坦
性向上を目的としている。
【００３９】続いて、図２（ｃ）において、ＳＯＧ上に
絶縁膜８として、プラズマＣＶＤ法により、Ｐ−ＳｉＯ
４０００Åを堆積している。前述しているが絶縁層８
は、プラズマＣＶＤ法によるＰ−ＳｉＮ等も使用可能で
ある。
【００４０】図２（ｄ）においては、遮光層７として、
スパッタリング法により、Ｔｉ３０００Åを堆積し、ス
ルーホール部２３を形成すべき領域を除去する等、所望
の形状に加工する。Ｔｉの加工は、フォトレジストによ
るパターニング後、Ｃｌ2 ／ＢＣｌ3 混合ガス系ＥＣＲ
プラズマエッチング装置にて実施する。
【００４１】図２（ｅ）において、画素電極分離用の絶
縁層９を堆積する。９は、プラズマＣＶＤ法によりＰ−
ＳｉＯ１４０００Åである。前述しているが、９は、Ｐ
−ＳｉＮ等を選択することができる。
【００４２】図２（ｆ）において、絶縁層９を、画素電
極を分離する形状で加工する。加工は、フォトレジスト
によるパターニング後、ＣＦ4 ／Ａｒ混合ガス系平行平
板型プラズマエッチング装置を用い、ＣＦ4 ／Ａｒ＝６
０／８００ｃｃ、処理圧力１．０Ｔｏｒｒ，３８０ｋＨ
ｚ高周波電源を使用し、電源電力は７５０ｗ、の条件を
使用し、１０％のオーバーエッチングを実施している。
前記条件においては、絶縁層９と遮光層７との選択比が
１０〜２０程度確保されており、遮光層７は、エッチン
グストッパ層となる。遮光層７の開口領域においては、
遮光層７をマスクとして、遮光層７の形状に対し自己整
合的に、絶縁層８がエッチングされる。絶縁層８のエッ
チング量は、今回のオーバーエッチング率の設定が１０
％なので、１０００〜２０００Åとなる。
【００４３】続いて、図２（ｇ）において、画素電極
と、遮光層７が容量を形成するための絶縁層２１を堆積
する。２１は、プラズマＣＶＤ法によるＰ−ＳｉＮ４０
００Åであるが素子のスイッチング特性や、膜の耐圧を
考慮した好適な膜厚を選択することが可能で、４０００
Åに限定されるものではなく、又、材料としてＴａ2 Ｏ
5 等も選択可能である。
【００４４】図２（ｈ）において、ドレイン電極１１と
画素電極との接続のためのスルーホールを２３部に作成
する。スルーホールの加工は、フォトレジストによるパ
ターニング後ＣＦ4 ／ＣＨＦ3 ／Ａｒ混合ガス系平行平
板型プラズマエッチング装置にて実施する。
【００４５】図２（ｉ）において、画素電極膜１２を堆
積する。画素電極膜１２は、リフロー性を有する高温Ａ
ｌを使用する。画素電極膜１２の構成を詳細に説明する
と、まず、絶縁膜２１とＡｌとの反応を防止し、かつ、
その上に堆積される高温Ａｌのリフロー性を向上させる
ため、スパッタリング法により、ＴｉＮ２０００Å、続
いて、Ｔｉ３００Åを堆積する。続いて、前述の膜の直
上に、高温Ａｌを堆積すると、島状に堆積してしまうた
め、スパッタリング法を用い、ウェハを加熱せず、Ａｌ
７０００Åを堆積する。最後に、ウェハを４２５℃に加
熱し、スパッタリング法による高温Ａｌ１７０００Åを
堆積し、堆積後も、４２５℃を数分間保持し、いわゆる
Ａｌリフローを行う。本実施例では前述のような手法に
より堆積した画素電極膜１２を使用するが、画素電極膜
１２の膜構成、各膜厚、高温Ａｌのウェハ温度、堆積後
の保持時間は、リフロー性を決定する重要な要因であ
り、又、リフローによる、スルーホールの埋め込み性
は、スルーホール形状、スルーホール径に依存するた
め、画素電極膜１２は、そのスルーホール形状、スルー
ホール径に合わせて好適な条件を選択することができる
ため、本実施例の画素電極膜１２に限定されるものでは
ない。
【００４６】図２（ｆ）において、遮光膜７の開口に対
し、自己整合的に絶縁膜８をエッチングしたため、スル
ーホール部２３の断面形状は、スルーホール上部の径が
広がった階段状構造になっており、それ故、図２（ｉ）
の工程における、画素電極膜１２の堆積時にはスパッタ
リング法による金属粒子が、スルーホール底へ到達しや
すくなり、埋め込み性が向上するため、導通不良等の電
気的な不良が激減し安定した歩留りが確保できた。又、
同時に、本発明の階段形状により、高温Ａｌのリフロー
性が向上し、従来の高温Ａｌの堆積膜厚に対し、薄い膜
厚で、スルーホール部を、埋め込むことが可能となり、
図２（ｊ）において、表面をＣＭＰ法により処理するこ
とで、画素電極間の分離を行うと同時に、スルーホール
部の形跡がない、完全平坦な表面を確保できた。ここ
で、画素電極膜１２の堆積厚を薄くできたことで、その
堆積時間の短縮、及び、それを研磨する、ＣＭＰ処理時
間の短縮が図れ、低コスト化を実現できた。さらには、
従来技術においては、埋め込み性を向上させるために、
スルーホール上部の径が広がるようなホール形状を作成
する場合、工程数の増加は避けられないが、本発明の手
法によれば、図２（ｆ）工程のオーバーエッチングを利
用することで、所望のホール形状が得られるため、コス
トアップを招くことなく、埋め込み性の作成が図られ
た。
【００４７】前述したように、本発明の階段状構造のス
ルーホールは、図２（ｆ）における、絶縁層９の加工時
のオーバーエッチングによるものであり、図２（ｆ）の
説明では、１０％のオーバーエッチング率で記載してい
るが、このオーバーエッチング率の設定により、階段形
状が制御できることはいうまでもなく、１０％に限定さ
れることなく、所望の階段形状に必要なオーバーエッチ
ング率の設定をすれば良い。
【００４８】画素電極１２の材料として、ＣＭＰ処理後
に、スルーホール部の形跡が許容できる場合には、通常
のスパッタリング法や、真空蒸着法による、前述したよ
うな、Ａｌ，ＡｌＳｉ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，
ＡｌＣｕ，Ｃｒ，Ａｕ，Ａｇ等も選択可能であり、この
場合でも、埋め込み性の向上による安定した電気特性確
保の効果が見られた。
【００４９】次に、本発明を使用した液晶パネルの半導
体装置部の平面図を図４に示す。図において、３４は水
平シフトレジスタ（ＨＳＲ）、３６は垂直シフトレジス
タ（ＶＳＲ）、３８はｎチャンネルＭＯＳＦＥＴ、３９
はｐチャンネルＭＯＳＦＥＴ、２５は保持容量、２６は
液晶層で、２７は信号転送スイッチＦＥＴ、２８はリセ
ットスイッチＦＥＴ、２９はリセットパルス入力端子、
３０はリセット電源端子、３１は映像信号の入力端子で
ある。また、１９は表示領域を示している。また半導体
基板１は図１ではｐ型になっているが、ｎ型でもよい。
【００５０】保持容量２５は、画素電極１２と共通透明
電極１５の間の信号を保持するための容量である。ウェ
ル領域２には、基板電位を印加する。実施形態１では、
各行のトランスミッションゲート構成を、上から１行目
は上がｎチャンネルＭＯＳＦＥＴ３８で、下がｐチャン
ネルＭＯＳＦＥＴ３９、２行目は上がｐチャンネルＭＯ
ＳＦＥＴ３９で、下がｎチャンネルＭＯＳＦＥＴ３８と
するように、隣り合う行で順序を入れ換える構成にして
いる。以上のように、ストライプ型ウェルで表示領域の
周辺で電源線とコンタクトしているだけでなく、表示領
域にも、細い電源ラインを設けコンタクトをとってい
る。
【００５１】この時、ウェルの抵抗の安定化がカギにな
る。したがって、ｐ型基板であれば、ｎウェルの表示領
域内部でのコンタクト面積又はコンタクト数をｐウェル
のコンタクトより増強する構成を採用した。ｐウェル
は、ｐ型基板で一定電位がとられているため、基板が低
抵抗体としての役割を演ずる。したがって、島状になる
ｎウェルのソース、ドレインへの信号の入出力による振
られの影響が大きくなりやすいが、それを上部の配線層
からのコンタクトを増強することで防止できた。これに
より、安定した高品位な表示が実現できた。
【００５２】映像信号（ビデオ信号、パルス変調された
デジタル信号など）は、映像信号入力端子３１から入力
され、水平シフトレジスタ３４からのパルスに応じて信
号転送スイッチ２７を開閉し、各データ配線に出力す
る。垂直シフトレジスタ３６からは、選択した行のｎチ
ャンネルＭＯＳＦＥＴ３８のゲートへはハイパルス、ｐ
チャンネルＭＯＳＦＥＴ３９のゲートへはローパルスを
印加する。
【００５３】以上のように、画素部のスイッチは、単結
晶のＣＭＯＳトランスミッションゲートで構成されてお
り、画素電極へ書き込む信号が、ＭＯＳＦＥＴのしきい
値に依存せず、ソースの信号をフルに書き込める利点を
有する。
【００５４】又、スイッチが、単結晶トランジスタから
成り立っており、ｐｏｌｙ ｓｉ−ＴＦＴの結晶粒界で
の不安定な振まい等がなく、バラツキのない高信頼性な
高速駆動が実現できる。
【００５５】次にパネル周辺回路の構成について、図５
を用いて説明する。図５において、３７は表示領域、３
２はレベルシフター回路、３３はビデオ信号サンプリン
グスイッチ、３４は水平シフトレジスタ、３５はビデオ
信号入力端子、３６は垂直シフトレジスタである。
【００５６】以上に示す構成により、Ｈ，Ｖともにシフ
トレジスタ等のロジック回路は、ビデオ信号振幅によら
ず１．５〜５Ｖ程度と極めて低い値で駆動でき、高速、
低消費電圧化が達成できた。ここでの水平、垂直ＳＲ
は、走査方向は選択スイッチにより双方向可能なものと
なっており、光学系の配置等の変更に対して、パネルの
変更なしに対応でき、製品の異なるシリーズにも同一パ
ネルが使用でき低コスト化が図れるメリットがある。
又、図５においては、ビデオ信号サンプリングスイッチ
は、片側極性の１トランジスタ構成のものを記述した
が、これに限らず、ＣＭＯＳトランスミッションゲート
構成にすることにより入力ビデオ線をすべてを信号線に
書き込むことができることは、言うまでもない。
【００５７】又ＣＭＯＳトランスミッションゲート構成
にした時、ＮＭＯＳゲートとＰＭＯＳゲート面積や、ゲ
ートとソースドレインとの重なり容量の違いにより、ビ
デオ信号に振られが生じる課題がある。これにはそれぞ
れの極性のサンプリングスイッチのＭＯＳＦＥＴのゲー
ト量の約１／２のゲート量のＭＯＳＦＥＴのソースとド
レインとを信号線にそれぞれ接続し、逆相パルスで印加
することにより振られが防止でき、きわめて良好なビデ
オ信号が信号線に書き込れた。これにより、さらに高品
位の表示が可能になった。
【００５８】次に、ビデオ信号と、サンプリングパルス
の同期を正確にとる方向について図６を用いて説明す
る。このためには、サンプリングパルスのｄｅｌａｙ量
を変化させる必要がある。４２はパルスｄｅｌａｙ用イ
ンバータ、４３はどのｄｅｌａｙ用インバータを選択す
るかを決めるスイッチ、４４はｄｅｌａｙ量が制御され
た出力、４５は容量（ｏｕｔＢは逆相出力、ｏｕｔは同
相出力）である。４６は保護回路である。
【００５９】ＳＥＬ１（ＳＥＬ１Ｂ）からＳＥＬ３（Ｓ
ＥＬ３Ｂ）の組み合わせにより、ｄｅｌａｙ用インバー
タ４２を何コ通過するかが選択できる。
【００６０】この同期回路がパネルに内蔵している事に
より、パネル外部からのパルスのｄｅｌａｙ量が、Ｒ．
Ｇ．Ｂ３板パネルのとき、治具等の関係で対称性がくず
れても、上記選択スイッチで調整でき、Ｒ．Ｇ．Ｂのパ
ルス位相高域による位置ずれがない良好な表示画像が得
られた。又、パネル内部に温度測定ダイオードを内蔵さ
せ、その出力によりｄｅｌａｙ量をテーブルから参照し
温度補正することも有効である事は言うまでもない。
【００６１】次に、液晶材との関係について説明する。
図１では、平坦な対向基板構造のものを示したが、共通
電極基板１６は、共通透明電極１５の界面反射を防ぐた
め、凹凸を形成し、その表面に共通透明電極１５を設け
ている。また、共通電極基板１６の反対側には、反射防
止膜２０を設けている。これらの凹凸形状の形成のため
に、微少な粒径の砥粒により砂ずり研磨をおこなう方式
も高コントラスト化に有効である。
【００６２】液晶材料としては、ポリマー・ネットワー
ク液晶ＰＮＬＣを用いた。ただし、ポリマー・ネットワ
ーク液晶として、ＰＤＬＣなどを用いても良い。ポリマ
ー・ネットワーク液晶ＰＮＬＣは、重合相分離法によっ
て作製される。液晶と重合性モノマーやオリゴマーで溶
液をつくり、通常の方法でセル中に注入した後、ＵＶ重
合によって液晶と高分子を相分離させ、液晶中に網目状
に高分子を形成する。ＰＮＬＣは多くの液晶（７０〜９
０ｗｔ％）を含有している。
【００６３】ＰＮＬＣにおいては、屈折率の異方性（Δ
ｎ）の高いネマチック液晶を用いると光散乱が強くな
い、誘電異方性（Δε）の大きいネマチック液晶を用い
ると低電圧で駆動が可能となる。ポリマー・ネットワー
クのおおきさ、すなわち網目の中心間距離が１〜１．５
（μｍ）の場合、光散乱は高コントラストを得るのに十
分強くなる。
【００６４】次に、シール構造と、パネル構造との関係
について、図７を用いて説明する。図７において、５１
はシール部、５２は電極パッド、５３はクロックバッフ
ァー回路、５４はアンプである。このアンプ５４は、パ
ネル電気検査時の出力アンプとして使用するものであ
る。５５は対向基板の電位をとるＡｇペースト部、５６
は表示部、５７は水平・垂直シフトレジスタ（ＨＳＲ，
ＶＳＲ）等の周辺回路部である。図７に示すように、本
実施例では、シールの内部にも、外部にも、ｔｏｔａｌ
ｃｈｉｐ ｓｉｚｅが小さくなるように、回路が設け
られている。本実施例では、パッドの引き出しをパネル
の片辺側の１つに集中させているが、長辺側の両辺でも
又、一辺でなく多辺からのとり出しも可能で、高速クロ
ックをとり扱うときに有効である。
【００６５】さらに、本発明を使用したパネルは、Ｓｉ
基板等の半導体基板を用いているため、プロジェクタの
ように強力な光が照射され、基板の側壁にも光があたる
と、基板電位が変動し、パネルの誤動作を引き起こす可
能性がある。したがって、パネルの側壁及び、パネル上
面の表示領域の周辺回路部は、遮光できる基板ホルダー
となっており、又、Ｓｉ基板の裏面は、熱伝導率の高い
接着剤を介して熱伝導率の高いＣｕ等のメタルが接続さ
れたホルダー構造となっている。
【００６６】次に本発明を使用した反射型液晶パネルを
組み込む光学システムについて図３を用いて説明する。
図３において、７１はハロゲンランプ等の光源、７２は
光源像をしぼり込む集光レンズ、７３，７５は平面状の
凸型フレネルレンズ、７４はＲ，Ｇ，Ｂに分解する色分
解光学素子で、ダイクロイックミラー、回折格子等が有
効である。
【００６７】また、７６はＲ，Ｇ，Ｂ光に分離されたそ
れぞれの光をＲ，Ｇ，Ｂ３パネルに導くそれぞれのミラ
ー、７７は集光ビームを反射型液晶パネルに平行光で照
明するための視野レンズ、７８は反射型液晶素子、７９
の位置にしぼりがある。また、８０は投射レンズ、８１
はスクリーンで、通常、投射光を平行光へ変換するフレ
ネルレンズと上下、左右に広視野角として表示するレン
チキュラレンズの２板より構成されると、明瞭な高コン
トラストで明るい画像を得る。図３の構成では、１色の
パネルのみ記載されているが、色分解光学素子７４から
しぼり部７９の間は３色それぞれに分離されており、３
板パネルが配置されている。
【００６８】液晶素子の液晶層に電圧が印加され、各画
素で正反射した光は、７９に示すしぼり部を透過しスク
リーン上に投射される。
【００６９】一方、電圧が印加されずに、液晶層が散乱
体となっている時、反射型液晶素子へ入射した光は、等
方的に散乱し、７９に示す絞り部の開口を見込む角度の
中の散乱光以外は、投射レンズにはいらない。これによ
り黒を表示する。以上の光学系からわかるように、偏光
板が不要で、しかも画素電極の全面が信号光が高反射率
で投射レンズにはいるため、従来よりも２−３倍明るい
表示が実現できた。実施例でも述べたように、対向基板
表面、界面には、反射防止対策が施されており、ノイズ
光成分も極めて少なく、高コントラスト表示が実現でき
た。又、パネルサイズが小さくできるため、すべての光
学素子（レンズ、ミラーｅｔｃ．）が小型化され、低コ
スト、軽量化が達成された。
【００７０】又、光源の色ムラ、輝度ムラ、変動は、光
源と光学系との間にインテグレタ（はえの目レンズ型ロ
ッド型）を挿入することにより、スクリーン上での色ム
ラ、輝度ムラは、解決できた。
【００７１】次に液晶パネル以外の周辺電気回路につい
て、図８を用いて説明する。図において、８５は電源
で、主にランプ用電源とパネルや信号処理回路駆動用シ
ステム電源に分離される。８６はプラグ、８７はランプ
温度検出器で、ランプの温度の異常があれば、制御ボー
ド８８によりランプを停止させる等の制御を行う。これ
は、ランプに限らず、８９のフィルタ安全スイッチでも
同様に制御される。たとえば、高温ランプハウスボック
スを開けようとした場合、ボックスがあかなくなるよう
な安全上の対策が施されている。９０はスピーカー、９
１は音声ボードで、要求に応じて３Ｄサウンド、サラウ
ンドサウンド等のプロセッサも内蔵できる。９２は拡張
ボード１で、ビデオ信号用Ｓ端子、ビデオ信号用コンポ
ジット映像、音声等の外部装置９６からの入力端子及び
どの信号を選択するかの選択スイッチ９５、チューナ９
４からなり、デコーダ９３を介して拡張ボード２へ信号
が送られる。一方、拡張ボード２は、おもに、別系列か
らのビデオやコンピュータのＤｓｕｂ１５ピン端子を有
し、デコーダ９３からのビデオ信号と切り換えるスイッ
チ６０を介して、Ａ／Ｄコンバータ６１でｄｉｇｉｔａ
ｌ信号に変換される。
【００７２】また、６３は主にビデオＲＡＭ等のメモリ
とＣＰＵとからなるメインボードである。Ａ／Ｄコンバ
ータ６１でＡ／Ｄ変換したＮＴＳＣ信号は、一端メモリ
に蓄積され、高画素数へうまく割りあてるために、液晶
素子数にマッチしていない空き素子の不足の信号を補間
して作成したり、液晶表示素子に適したγ変換エッジ階
調、ブライト調整バイアス調整ｅｔｃの信号処理を行
う。ＮＴＳＣ信号でなく、コンピュータ信号も、たとえ
ばＶＧＡの信号がくれば、高解像度のＸＧＡパネルの場
合、その解像度変換処理も行う。一画像データだけでな
く、複数の画像データのＮＴＳＣ信号にコンピュータ信
号を合成させる等の処理もこのメインボード６３で行
う。メインボード６３の出力はシリアル・パラレル変換
され、ノイズの影響を受けにくい形態でヘッドボード６
４に充られる。ここで、再度パラレル／シリアル変換
後、Ｄ／Ａ変換し、パネルのビデオ線数に応じてアンプ
を介して、Ｂ，Ｇ，Ｒ色のパネル６５，６６，６７へ信
号を書き込む。
【００７３】６２はリモコン操作パネルで、コンピュー
タ画面も、ＴＶと同様の感覚で、簡単操作可能となって
いる。以上の説明のように、必ずしも高解像度がない画
像も処理により高品位画像化になるため、本発明の表示
結果は、きわめてきれいな画像表示が可能である。
【００７４】［実施形態２］実施形態１では、本発明に
よる液晶パネルを３つ使用し、各パネルに、Ｒ，Ｇ，Ｂ
の三色の光を、振り分けて照射し、この反射光により画
像の表示を行う、いわゆる、３板方式の反射型液晶表示
装置について説明した。
【００７５】本実施形態では、本発明による液晶パネル
１つを使用し、画像毎に、Ｒ，Ｇ，Ｂ３色の光を照射
し、その反射光により画像の表示を行う、いわゆる単板
方式の液晶表示装置について、解説する。
【００７６】図９に本発明の液晶パネルを組み込むため
の投写型液晶表示装置光学系の構成図を示す。本図はそ
の上面図を表す図９ａ、正面図を表す図９ｂ、側面図を
表す図９ｃから成っている。同図において２０１は投影
レンズ、２０２はマイクロレンズ付液晶パネル、２０３
は偏光ビームスプリッター（ＰＢＳ）、２４０はＲ（赤
色光）反射ダイクロイックミラー、２４１はＢ／Ｇ（青
色＆緑色光）反射ダイクロイックミラー、２４２はＢ
（青色光）反射ダイクロイックミラー、２４３は全色光
を反射する高反射ミラー、２５０はフレネルレンズ、２
５１は凸レンズ、２０６はロッド型インテグレーター、
２０７は楕円リフレクター、２０８はメタルハライド、
ＵＨＰ等のアークランプである。ここで、Ｒ（赤色光）
反射ダイクロイックミラー２４０、Ｂ／Ｇ（青色＆緑色
光）反射ダイクロイックミラー２４１、Ｂ（青色光）反
射ダイクロイックミラー２４２はそれぞれ図１０に示し
たような分光反射特性を有している。そしてこれらのダ
イクロイックミラーは高反射ミラー２４３とともに図１
１の斜視図に示したように３次元的に配置されており、
後述するように白色照明光をＲＧＢに色分解するととも
に液晶パネル２０２に対して各原色光が３次元的に異な
る方向から該液晶パネルを照明するようにしている。
【００７７】ここで、光束の進行過程に従って説明する
と、まずランプ２０８からの出射光束は白色光であり、
楕円リフレクター２０７によりその前方のインテグレー
タ２０６の入り口に集光され、このインテグレーター２
０６内を反射を繰り返しながら進行するにつれて光束の
空間的強度分布が均一化される。そしてインテグレータ
ー２０６を出射した光束は凸レンズ２５１とフレネルレ
ンズ２５０とによりｘ軸−方向（正面図１ｂ基準）に平
行光束化され、まずＢ反射ダイクロイックミラー２４２
に至る。このＢ反射ダイクロイックミラー２４２ではＢ
光（青色光）のみが反射されｚ軸−方向つまり下側（正
面図９ｂ基準）にｚ軸に対して所定の角度でＲ反射ダイ
クロイックミラー２４０に向かう。一方Ｂ光以外の色光
（Ｒ／Ｇ光）はこのＢ反射ダイクロイックミラー２４２
を通過し、高反射ミラー２４３により直角にｚ軸−方向
（下側）に反射されやはりＲ反射ダイクロイックミラー
２４０に向かう。ここでＢ反射ダイクロイックミラー２
４２と高反射ミラー２４３は共に正面図９ａを基にして
言えば、インテグレーター２０６からの光束（ｘ軸−方
向）をｚ軸−方向（下側）に反射するように配置してお
り、高反射ミラー２４３はｙ軸方向を回転軸にｘｙ平面
に対して丁度４５°の傾きとなっている。それに対して
Ｂ反射ダイクロイックミラー２４２はやはりｙ軸方向を
回転軸にｘｙ平面に対してこの４５°よりも浅い角度に
設定されている。従って、高反射ミラー２４３で反射さ
れたＲ／Ｇ光はｚ軸−方向に直角に反射されるのに対し
て、Ｂ反射ダイクロイックミラー２４２で反射されたＢ
光はｚ軸に対して所定の角度（ｘｚ面内チルト）で下方
向に向かう。ここで、Ｂ光とＲ／Ｇ光の液晶パネル２０
２上の照明範囲を一致させるため、各色光の主光線は液
晶パネル２０２上で交差するように、高反射ミラー２４
３とＢ反射ダイクロイックミラー２４２のシフト量およ
びチルト量が選択されている。
【００７８】次に、前述のように下方向（ｚ軸−方向）
に向かったＲ／Ｇ／Ｂ光はＲ反射ダイクロイックミラー
２４０とＢ／Ｇ反射ダイクロイックミラー２４１に向か
うが、これらはＢ反射ダイクロイックミラー２４２と高
反射ミラー２４３の下側に位置し、まず、Ｂ／Ｇ反射ダ
イクロイックミラー２４１はｘ軸を回転軸にｘｚ面に対
して４５°傾いて配置されており、Ｒ反射ダイクロイッ
クミラー２４０はやはりｘ軸方向を回転軸にｘｚ平面に
対してこの４５°よりも浅い角度に設定されている。従
ってこれらに入射するＲ／Ｇ／Ｂ光のうち、まずＢ／Ｇ
光はＲ反射ダイクロイックミラー２４０を通過して、Ｂ
／Ｇ反射ダイクロイックミラー２４１により直角にｙ軸
＋方向に反射され、ＰＢＳ２０３を通じて偏光化された
後、ｘｚ面に水平に配置された液晶パネル２０２を照明
する。このうちＢ光は前述したように（図９ａ、図９ｂ
参照）既ｘ軸に対して所定の角度（ｘｚ面内チルト）で
進行しているため、Ｂ／Ｇ反射ダイクロイックミラー２
４１による反射後はｙ軸に対して所定の角度（ｘｙ面内
チルト）を維持し、その角度を入射角（ｘｙ面方向）と
して該液晶パネル２０２を照明する。Ｇ光についてはＢ
／Ｇ反射ダイクロイックミラー２４１により直角に反射
しｙ軸＋方向に進み、ＰＢＳ２０３を通じて偏光化され
た後、入射角０°つまり垂直に該液晶パネル２０２を照
明する。またＲ光については、前述のようにＢ／Ｇ反射
ダイクロイックミラー２４１の手前に配置されたＲ反射
ダイクロイックミラー２４０によりＲ反射ダイクロイッ
クミラー２４０にてｙ軸＋方向に反射されるが、図９ｃ
（側面図）に示したようにｙ軸に対して所定の角度（ｙ
ｚ面内チルト）でｙ軸＋方向に進み、ＰＢＳ２０３を通
じて偏光化された後、該液晶パネル２０２をこのｙ軸に
対する角度を入射角（ｙｚ面方向）として照明する。ま
た、前述と同様にＲＧＢ各色光の液晶パネル２０２上の
照明範囲を一致させるため、各色光の主光線は液晶パネ
ル２０２上で交差するようにＢ／Ｇ反射ダイクロイック
ミラー２４１とＲ反射ダイクロイックミラー２４０のシ
フト量およびチルト量が選択されている。さらに、図１
０に示したようにＢ／Ｇ反射ダイクロイックミラー２４
１のカット波長は５７０ｎｍ、Ｒ反射ダイクロイックミ
ラー２４０のカット波長は６００ｎｍであるから、不要
な橙色光はＢ／Ｇ反射ダイクロイックミラー２４１を透
過して捨てられる。これにより最適な色バランスを得る
ことができる。
【００７９】そして後述するように液晶パネル２０２に
て各ＲＧＢ光は反射＆偏光変調され、ＰＢＳ２０３に戻
り、ＰＢＳ２０３のＰＢＳ面２０３ａにてｘ軸＋方向に
反射する光束が画像光となり、投影レンズ２０１を通じ
て、スクリーン（不図示）に拡大投影される。ところ
で、該液晶パネル２０２を照明する各ＲＧＢ光は入射角
が異なるため、そこから反射されてくる各ＲＧＢ光もそ
の出射角を異にしているが、投影レンズとしてはこれら
を全て取り込むに十分な大きさのレンズ径及び開口のも
のを用いている。ただし、投影レンズ２０１に入射する
光束の傾きは、各色光がマイクロレンズを２回通過する
ことにより平行化され、液晶パネル２０２への入射光の
傾きを維持している。
【００８０】本実施形態によれば、液晶パネル２０２か
らの光束の広がりはこのように比較的小さくなるので、
より小さな開口数の投影レンズでもスクリーン上で十分
に明るい投影画像を得ることができ、より安価な投影レ
ンズを用いることが可能になる。
【００８１】次に、ここで用いる本発明液晶パネル２０
２について説明する。図１２に該液晶パネル２０２の拡
大断面模式図（図９のｙｚ面に対応）を示す。２２１は
マイクロレンズ基板、２２２はマイクロレンズ、２２３
はシートガラス、２２４は透明対向電極、２２５は液晶
層、１２は画素電極、２２７はアクティブマトリックス
駆動回路部、２２８はシリコン半導体基板である。マイ
クロレンズ２２２はいわゆるイオン交換法によりガラス
基板（アルカリ系ガラス）２２１の表面上に形成されて
おり、画素電極１２のピッチの倍のピッチで２次元的ア
レイ構造を成している。液晶層２２５は反射型に適応し
たいわゆるＤＡＰ，ＨＡＮ等のＥＣＢモードのネマチッ
ク液晶を採用しており、不図示の配向層により所定の配
向が維持されている。画素電極１２はＡｌから成り反射
鏡を兼ねている。アクティブマトリックス駆動回路部２
２７はいわゆるシリコン半導体基板２２８上に設けられ
た半導体回路であり、上記画素電極１２をアクティブマ
トリックス駆動するものであり、該回路マトリックスの
周辺部には不図示のゲート線ドライバー（垂直レジスタ
ー等）や信号線ドライバー（水平レジスター等）が設け
られている（詳しくは後述）。これらの周辺ドライバー
およびアクティブマトリックス駆動回路はＲＧＢの各原
色映像信号を所定の各ＲＧＢ画素に書き込むように構成
されており、該各画素電極１２はカラーフィルターは有
さないものの、前記アクティブマトリックス駆動回路に
て書き込まれる原色映像信号により各ＲＧＢ画素として
区別され、後述する所定のＲＧＢ画素配列を形成してい
る。
【００８２】ここで、液晶パネル２０２に対して照明す
るＧ光について見てみると、前述したようにＧ光はＰＢ
Ｓ２０３により偏光化されたのち該液晶パネル２０２に
対して垂直に入射する。この光線のうち１つのマイクロ
レンズ２２２ａに入射する光線例を図中の矢印Ｇ（ｉｎ
／ｏｕｔ）に示す。ここに図示されたように該Ｇ光線は
マイクロレンズにより集光されＧ画素電極１２ｇ上を照
射する。そしてＡｌより成る該画素電極１２ｇにより反
射され、再び同じマイクロレンズ２２２ａを通じてパネ
ル外に出射していく。このように液晶層２２５を往復通
過する際、該Ｇ光線（偏光）は画素電極１２ｇに印加さ
れる信号電圧により対向電極２２４との間に形成される
電界による液晶の動作により変調を受けて該液晶パネル
を出射しＰＢＳ２０３に戻る。ここで、その変調度合い
によりＰＢＳ面２０３ａにて反射され投影レンズ２０１
に向かう光量が変化し、各画素のいわゆる濃淡階調表示
がなされることになる。一方、上述したように図中断面
（ｙｚ面）内の斜め方向から入射してくるＲ光について
は、やはりＰＢＳ２０３により偏光化されたのち、例え
ばマイクロレンズ２２２ｂに入射するＲ光線に注目する
と図中矢印Ｒ（ｉｎ）で示したように、該マイクロレン
ズ２２２ｂにより集光されその真下よりも左側にシフト
した位置にあるＲ画素電極１２ｒ上を照明する。そして
該画素電極１２ｒにより反射され、図示したように今度
は隣（−ｚ方向）のマイクロレンズ２２２ａを通じてパ
ネル外に出射していく（Ｒ（ｏｕｔ））。この際、該Ｒ
光線（偏光）はやはり画素電極１２ｒに印加される信号
電圧により対向電極２２４との間に形成される電界によ
る液晶の動作により変調を受けて該液晶パネルを出射し
ＰＢＳ２０３に戻る。そしてその後のプロセスは前述の
Ｇ光の場合と全く同じように、画像光の一部として投影
される。ところで、図１２の描写では画素電極１２ｇ上
と画素電極１２ｒ上の各Ｇ光とＲ光の色光が一部重なり
干渉しているようになっているが、これは模式的に液晶
層の厚さを拡大誇張して描いているためであり、実際に
は該液晶層の厚さは〜５μであり、シートガラス２２３
の５０〜１００μに比べて非常に薄く、画素サイズに関
係なくこのような干渉は起こらない。
【００８３】次に、図１３に本例での色分解色合成原理
説明図を示す。ここで図１３ａは液晶パネル２０２の上
面模式図、図１３ｂ，図１３ｃはそれぞれ該液晶パネル
上面模式図に対するＡ−Ａ′（ｘ方向）断面模式図、Ｂ
−Ｂ′（ｚ方向）断面模式図である。このうち図１３ｃ
はｙｚ断面を表す上記図１２に対応するものであり、各
マイクロレンズ２２２に入射するＧ光とＲ光の入出射の
様子を表している。これから判るように各Ｇ画素電極は
各マイクロレンズ中心の真下に配置され、各Ｒ画素電極
は各マイクロレンズ間境界の真下に配置されている。従
ってＲ光の入射角はそのｔａｎθが画素ピッチ（Ｂ＆Ｒ
画素）とマイクロレンズ・画素電極間距離の比に等しく
なるように設定するのが好ましい。一方図１３ｂは該液
晶パネル２０２のｘｙ断面に対応するものである。この
ｘｙ断面についてはＢ画素電極とＧ画素電極とが図１３
ｃと同様に交互に配置されており、やはり各Ｇ画素電極
は各マイクロレンズ中心の真下に配置され、各Ｂ画素電
極は各マイクロレンズ間境界の真下に配置されている。
ところで該液晶パネルを照明するＢ光については、前述
したようにＰＢＳ２０３による偏光化後、図中断面（ｘ
ｙ面）の斜め方向から入射してくるため、Ｒ光の場合と
全く同様に各マイクロレンズから入射したＢ光線は図示
したようにＢ画素電極により反射され、入射したマイク
ロレンズに対してｘ方向に隣り合うマイクロレンズから
出射する。Ｂ画素電極上の液晶による変調や液晶パネル
からのＢ出射光の投影については、前述のＧ光およびＲ
光と同様である。また、各Ｂ画素電極は各マイクロレン
ズ間境界の真下に配置されており、Ｂ光の液晶パネルに
対する入射角についてもＲ光と同様にそのｔａｎθが画
素ピッチ（Ｇ＆Ｂ画素）とマイクロレンズ・画素電極間
距離の比に等しくなるように設定するのが好ましい。と
ころで本例液晶パネルでは以上述べたように各ＲＧＢ画
素の並びがｚ方向に対してはＲＧＲＧＲＧ…、ｘ方向に
対してはＢＧＢＧＢＧ…となっているが、図１３ａはそ
の平面的な並びを示している。このように各画素サイズ
は縦横共にマイクロレンズの約半分になっており、画素
ピッチはｘｚ両方向ともにマイクロレンズのそれの半分
になっている。また、Ｇ画素は平面的にもマイクロレン
ズ中心の真下に位置し、Ｒ画素はｚ方向のＧ画素間かつ
マイクロレンズ境界に位置し、Ｂ画素はｘ方向のＧ画素
間かつマイクロレンズ境界に位置している。また、１つ
のマイクロレンズ単位の形状は矩形（画素の２倍サイ
ズ）となっている。
【００８４】図１４に本液晶パネルの部分拡大上面図を
示す。ここで図中の破線格子２２９は１つの絵素を構成
するＲＧＢ画素のまとまりを示している。つまり、図１
２のアクティブマトリックス駆動回路部２２７により各
ＲＧＢ画素が駆動される際、破線格子２２９で示される
ＲＧＢ画素ユニットは同一画素位置に対応したＲＧＢ映
像信号にて駆動される。ここでＲ画素電極１２ｒ、Ｇ画
素電極１２ｇ、Ｂ画素電極１２ｂから成る１つの絵素に
注目してみると、まずＲ画素電極１２ｒは矢印ｒ１で示
されるようにマイクロレンズ２２２ｂから前述したよう
に斜めに入射するＲ光で照明され、そのＲ反射光は矢印
ｒ２で示すようにマイクロレンズ２２２ａを通じて出射
する。Ｂ画素電極１２ｂは矢印ｂ１で示されるようにマ
イクロレンズ２２２ｃから前述したように斜めに入射す
るＢ光で照射され、そのＢ反射光は矢印ｂ２で示すよう
にやはりマイクロレンズ２２２ａを通じて出射する。ま
たＧ画素電極１２ｇは正面後面矢印ｇ１２で示されるよ
うに、マイクロレンズ２２２ａから前述したように垂直
（紙面奥へ向かう方向）に入射するＧ光で照明され、そ
のＧ反射光は同じマイクロレンズ２２２ａを通じて垂直
に（紙面手前に出てくる方向）出射する。このように、
本液晶パネルにおいては、１つの絵素を構成するＲＧＢ
画素ユニットについて、各原色照明光の入射照明位置は
異なるものの、それらの出射については同じマイクロレ
ンズ（この場合は２２２ａ）から行われる。そしてこの
ことはその他の全ての絵素（ＲＧＢ画素ユニット）につ
いても成り立っている。
【００８５】従って、図１５に示すように本液晶パネル
からの全出射光をＰＢＳ２０３および投影レンズ２０１
を通じてスクリーン２０９に投写するに際して、液晶パ
ネル２０２内のマイクロレンズ位置がスクリーン２０９
上に結像投影されるように光学調整すると、その投影画
像は図１６に示すようなマイクロレンズの格子内に各絵
素を構成する該ＲＧＢ画素ユニットからの出射光が混色
した状態つまり同画素混色した状態の絵素を構成単位と
したものとなる。そして、いわゆるＲＧＢモザイクが無
い質感の高い良好なカラー画像表示が可能となる。
【００８６】次に、図１２において、模式的に、シリコ
ン半導体基板２２８にアクティブマトリックス駆動回路
部２２７を作製し、さらに、画素電極１２を作製した、
半導体装置部分３００を示してあるが、この半導体装置
部分３００について、詳細に説明する。その詳細な、断
面構造は、本発明を利用し完全平坦な、画素電極を有す
る図１の半導体装置部分２４となる。２４の作製法の詳
細は、実施形態１に記載した。
【００８７】図１７は、半導体装置部分３００の平面回
路図である。
【００８８】図１７において、１２１は水平シフトレジ
スタ、１２２は垂直シフトレジスタ、１２３はｎチャン
ネルＭＯＳＦＥＴ、１２４はｐチャンネルＭＯＳＦＥ
Ｔ、１２５は保持容量、１２６は液晶画素容量、１２７
は信号転送スイッチ、１２８はリセットスイッチ、１２
９はリセットパルス入力端子、１３０はリセット電源端
子、１３１はＲＧＢ映像信号入力端子である。
【００８９】図１７に示す保持容量１２５は、図１２に
示す画素電極１２と対向透明電極２２４の間の信号を保
持するための容量である。ウェル領域２には、基板電位
を印加する。
【００９０】本実施形態では、各行のトランスミッショ
ンゲート構成を、上から１行目は上がｎチャンネルＭＯ
ＳＦＥＴ１２３で下がｐチャンネルＭＯＳＦＥＴ１２
４、２行目は上がｐチャンネルＭＯＳＦＥＴ１２４で下
がｎチャンネルＭＯＳＦＥＴ１２３となるように、隣り
合う行で順序を入れ換える構成にしている。以上のよう
に、ストライプ型ウェルで表示領域の周辺で電源線とコ
ンタクトしているだけでなく、表示領域にも、細い電源
ラインを設けコンタクトをとっている。
【００９１】なお、この時、ウェルの抵抗の安定化がカ
ギになる。したがって、ｐ型基板であれば、ｎウェルの
表示領域内部でのコンタクト面積又はコンタクト数をｐ
ウェルのコンタクトより増強する構成を採用した。ｐウ
ェルは、ｐ型基板で一定電位がとられているため、基板
が低抵抗体としての役割を演ずる。したがって、島状に
なるｎウェルのソース、ドレインへの信号の入出力によ
る振られの影響が大きくなりやすいが、それを上部の配
線層からのコンタクトを増強することで防止でき、これ
により、安定した高品位な表示が実現できた。
【００９２】ＲＧＢ映像信号（ビデオ信号、パルス変調
されたデジタル信号など）は、映像信号入力端子１３１
から入力され、水平シフトレジスタ１２１からのパルス
に応じて信号転送スイッチ１２７を開閉し、各データ配
線に出力する。垂直シフトレジスタ１２２からは選択し
た行のｎチャンネルＭＯＳＦＥＴ１２３のゲートへはハ
イパルス、ｐチャンネルＭＯＳＦＥＴのゲートへはロー
パルスを印加する。
【００９３】以上のように、画素部のスイッチは、単結
晶のＣＭＯＳトランスミッションゲートで構成されてお
り、画素電極へ書き込む信号が、ＭＯＳＦＥＴのしきい
値に依存せず、ソースの信号をフルに書き込める利点を
有する。
【００９４】又、スイッチが、単結晶トランジスタから
成り立っており、ｐｏｌｙ ｓｉ−ＴＦＴの結晶粒界で
の不安定な振る舞い等がなく、バラツキのない高信頼性
な高速駆動が実現できる。
【００９５】また、以上述べたような、半導体装置にお
いて、アクティブマトリックス駆動回路部は各画素電極
１２の下に存在するため、図１７の回路図上では絵素を
構成する各ＲＧＢ画素は単純に横並びに描かれている
が、各画素ＦＥＴのドレインは図１４に示したような２
次元的配列の各ＲＧＢ画素電極１２に接続している。
【００９６】次にパネル周辺駆動回路の別構成例につい
て、図１８を参照して説明する。
【００９７】図１８は、パネル周辺駆動回路の別構成を
示す模式的ブロック図である。
【００９８】図１８において、１３２はレベルシフター
回路、１３３は映像信号サンプリングスイッチ、１３４
は水平シフトレジスタ、１３５はＲＧＢ映像信号入力端
子、１３６は垂直シフトレジスタ、１３７は表示領域で
ある。
【００９９】以上に示す構成により、Ｈ，Ｖともにシフ
トレジスタ等のロジック回路は、ビデオ信号振幅によら
ず、１．５〜５Ｖ程度と極めて低い値で駆動でき、高
速、低消費電圧化が達成できた。ここでの水平、垂直シ
フトレジスタは、走査方向は選択スイッチにより双方向
可能なものとなっており、光学系の配置等の変更に対し
て、パネルの変更なしに対応でき、製品の異なるシリー
ズにも同一パネルが使用でき低コストかが図れるメリッ
トがある。
【０１００】又、図１８においては、映像信号サンプリ
ングスイッチ１３３は、片側極性の１トランジスタ構成
のものを記述したが、これに限らず、ＣＭＯＳトランス
ミッションゲート構成にすることにより入力映像信号を
すべて信号線に書き込むことができることは、言うまで
もない。
【０１０１】又、ＣＭＯＳトランスミッションゲート構
成にした時、ＮＭＯＳゲートとＰＭＯＳゲート面積や、
ゲートと、ソース、ドレインとの重なり容量の違いによ
り、映像信号に振られが生じる課題がある。これにはそ
れぞれの極性サンプリングスイッチ１３３のＭＯＳＦＥ
Ｔのゲート長の約１／２のゲート長のＭＯＳＦＥＴのソ
ースとドレインとを信号線にそれぞれ接続し、逆相パル
スで印加することにより振られが防止でき、きわめて良
好な映像信号が信号線に書き込まれた。これにより、さ
らに高品位の表示が可能になった。
【０１０２】次に、シール構造と、パネル構造の関係に
ついてであるが、実施形態１と同様であり、図７にその
模式的平面図を示している。詳細は実施形態１で解説し
ているため、省略する。
【０１０３】ところで、本投写型液晶表示装置の駆動回
路系についてその全体ブロック図を図１９に示す。ここ
で３１０はパネルドライバーであり、ＲＧＢ映像信号を
極性反転しかつ所定の電圧増幅をした液晶駆動信号を形
成するとともに、対向電極２２４駆動信号、各種タイミ
ング信号等を形成している。３１２はインターフェース
であり、各種映像及び制御伝送信号を標準映像信号等に
デコードしている。３１１はデコーダーであり、インタ
ーフェース３１２からの標準映像信号をＲＧＢ原色映像
信号及び同期信号にデコードしている。３１４はバラス
トであり、アークランプ３０８を駆動点灯する。３１５
は電源回路であり、各回路ブロックに対して電源を供給
している。３１３は不図示の操作部を内在したコントロ
ーラーであり、上記各回路ブロックを総合的にコントロ
ールするものである。このように本投写型液晶表示装置
は、その駆動回路系は単板式プロジェクターとしては極
一般的なものであり、特に駆動回路系に負担を掛けるこ
となく、前述したようなＲＧＢモザイクの無い良好な質
感のカラー画像を表示することができるものである。
【０１０４】ところで図２０に本発明における液晶パネ
ルの別形態の部分拡大上面図を示す。ここではマイクロ
レンズ２２２の中心真下位置にＢ画素を配列し、それに
対し左右方向にＧ画素が交互に並ぶように、上下方向に
Ｒ画素が交互に並ぶように配列している。このように配
列しても、絵素を構成するＲＧＢ画素ユニットからの反
射光が１つの共通マイクロレンズから出射するように、
Ｂ光を垂直入射、Ｒ／Ｇ光を斜め入射（同角度異方向）
とすることにより、前例と全く同様な効果を得ることが
できる。また、さらにマイクロレンズ２２２の中心真下
位置にＲ画素を配列しその他の色画素を左右または上下
方向にＲ画素に対して交互に並ぶようにしても良い。
【０１０５】さらに、図２１に本発明に係わる液晶パネ
ルの別形態を示す。同図は本液晶パネル２０２の部分拡
大断面図である。前例との相違点を述べると、まず対向
ガラス基板としてシートガラス３２３を用いており、マ
イクロレンズ２２０についてはシートガラス３２３上に
熱可塑性樹脂を用いたいわゆるリフロー法により形成し
ている。さらに、非画素部にスペーサー柱３５１を感光
性樹脂のフォトリソグラフィーにて形成している。該液
晶パネル２０２の部分上面図を図２２（ａ）に示す。こ
の図から判るようにスペーサー柱３５１は所定の画素の
ピッチでマイクロレンズ２２０の角隅部の非画素領域に
形成されている。このスペーサー柱３５１を通るＡ−
Ａ′断面図を図２２（ｂ）に示す。このスペーサー柱３
５１の形成密度については１０〜１００画素ピッチでマ
トリックス状に設けるのが好ましく、シートガラス３２
３の平面性と液晶の注入性というスペーサー柱数に対し
て相反するパラメーターを共に満足するように設定する
必要がある。また本例では金属膜パターンによる遮光層
３２１を設けており、各マイクロレンズ境界部分からの
漏れ光の進入を防止している。これにより、このような
漏れ光による投影画像の彩度低下（各原色画像光の混色
による）やコントラスト低下が防止される。
【０１０６】
【発明の効果】以上、本発明の手法によれば、完全平坦
な画素電極が低コストで得られ、かつ、導通不足のない
安定した電気特性を有する液晶パネルを、実現できた。
【０１０７】又、以上のような液晶パネルを実施例に示
した、周辺回路、光学系等を有した、表示装置のシステ
ムに組み込むことで、画素電極が完全平坦であるが故に
高い反射率が得られるため、高輝度、高コントラストの
特性が得られ、又、液晶パネルのコストダウン化によ
り、表示装置トータルシステムとしても、コストダウン
を図ることができた。
【図面の簡単な説明】
【図１】本発明を利用した液晶パネルの実施形態１の断
面図。
【図２】本発明の手法による製造工程を示す模式的工程
図。
【図３】本発明を利用した液晶プロジェクターの実施形
態１の概念図。
【図４】本発明を利用した実施形態１の液晶装置の概略
的回路図。
【図５】本発明を利用した実施形態１の液晶装置のブロ
ック図。
【図６】本発明を利用した実施形態１の液晶装置入力部
のディレイ回路を含む回路図。
【図７】本発明を利用した実施形態１及び２の液晶装置
の液晶パネルの概念図。
【図８】本発明を利用した液晶プロジェクターの内部を
示す回路ブロック図。
【図９】本発明を利用した実施形態２の投写型液晶表示
装置光学系の全体図。
【図１０】本発明を利用した実施形態２の投写型液晶表
示装置光学系を用いたダイクロイックミラーの光反射特
性。
【図１１】本発明を利用した実施形態２の投写型液晶表
示装置光学系の色分解照部の斜視図。
【図１２】本発明を利用した実施形態２の液晶パネルの
断面図。
【図１３】本発明を利用した実施形態２の液晶パネルと
の色分解合成の原理説明図。
【図１４】本発明を利用した実施形態２の液晶パネルで
の部分拡大上面図。
【図１５】本発明を利用した実施形態２の投写型液晶表
示装置の投影光学系を示す部分構成図。
【図１６】本発明を利用した実施形態２の投写型液晶表
示装置でのスクリーン上投影像の部分拡大図。
【図１７】本発明を利用した実施形態２の液晶装置の概
略的回路図。
【図１８】本発明を利用した実施形態２の液晶装置のブ
ロック図。
【図１９】本発明を利用した実施形態２の投写型液晶表
示装置の駆動回路系を示すブロック図。
【図２０】本発明を利用した実施形態２の別形態の液晶
パネルでの部分拡大上面図。
【図２１】本発明を利用した実施形態２の別形態の液晶
パネルの断面図。
【図２２】本発明を利用した実施形態２の別形態の液晶
パネルでの部分拡大上面図と部分拡大断面図。
【図２３】従来技術を示す、液晶パネルの断面図。
【符号の説明】
１ 半導体基板 ２ ｐ型ウェル ２′ ｎ型ウェル ３，３′ トランジスタのソース領域 ４ ゲート領域 ５，５′ トランジスタのドレイン領域 ６ フィールド酸化膜 ７ 遮光層 ８，８′ 絶縁層 ９ 絶縁層 １０ ソース電極 １１ ドレイン電極 １２ 画素電極 １３ 反射防止膜 １４ 液晶材料 １５ 共通透明電極 １６ 対向基板 １７，１７′ 高濃度不純物層 １８ Ｐ−ＳｉＯ層 １９ 表示領域 ２０ 反射防止膜 ２１ 絶縁層 ２２ シール材 ２３ スルーホール部 ２４ 半導体装置部分 １８−１ Ｐ−ＳｉＯ層 １８−２ ＳＯＧ層 ７１ 光源 ７２ 集光レンズ ７３，７５ 凸型フレネルレンズ ７４ 色分解光学素子 ７６ ミラー ７７ 視野レンズ ７８ 反射型液晶素子 ７９ しぼりの位置 ８０ 投射レンズ ８１ スクリーン ３４ 水平シフトレジスタ（ＨＳＲ） ３６ 垂直シフトレジスタ（ＶＳＲ） ３１ 映像信号の入力端子 ２７ 信号転送スイッチＦＥＴ ３９ ｐチャネルＭＯＳＦＥＴ ３８ ｎチャネルＭＯＳＦＥＴ ２５ 保持容量 ２６ 液晶層 ２８ リセットスイッチＦＥＴ ２９ リセットパルス入力端子 ３０ リセット電源端子 ３７ 表示領域 ３２ レベルシフター回路 ３３ ビデオ信号サンプリングスイッチ ３５ ビデオ信号入力端子 ４１ 入力端示 ４２ パルスｄｅｌａｙ用インバータ ４３ ｄｅｌａｙ用インバータ選択スイッチ ４４ ｄｅｌａｙ量を制御された出力 ４５ 容量 ４６ 保護回路 ５１ シール部 ５２ 電極パッド ５３ クロックバッファ回路 ５４ アンプ ５５ Ａｇペースト部 ５６ 表示部 ５７ ＨＳＲ，ＶＳＲ ８５ 電源 ８６ プラグ ８７ ランプ温度検出器 ８８ 制御ボード ８９ フィルタ安全スイッチ ９０ スピーカー ９１ 音声ボード ９２ 拡張ボード１ ９３ デコーダ ９４ チューナ ９５ 選択スイッチ ９６ 外部装置 ６０ スイッチ ６１ ｄｉｇｉｔａｌ信号 ６２ リモコン操作パネル ６３ メインボード ６４ ヘッドボード ６５ Ｂパネル ６６ Ｇパネル ６７ Ｒパネル ２０１ 投影レンズ ２０２ マイクロレンズ付液晶パネル ２０３ 偏向ビームスプリッタ ２４０ Ｒ反射ダイクロイックミラー ２４１ Ｂ／Ｇ反射ダイクロイックミラー ２４２ Ｂ反射ダイクロイックミラー ２４３ 高反射ミラー ２５０ フレネルレンズ ２５１ 凸レンズ ２０６ インテグレータ ２０７ 楕円リフレクター ２０８ ランプ ２２１ マイクロレンズ基板 ２２２ マイクロレンズ ２２３ シートガラス ２２４ 透明対向電極 ２２５ 液晶層 ２２７ アクティブマトリックス駆動回路部 ２２８ シリコン半導体基板 ３００ 半導体装置部分 ２２９ ＲＧＢ画素のまとまり ２０９ スクリーン １２１ 水平シフトレジスタ １２２ 垂直シフトレジスタ １２３ ｎチャネルＭＯＳＦＥＴ １２４ ｐチャネルＭＯＳＦＥＴ １２５ 保持容量 １２６ 液晶画素容量 １２７ 信号転送スイッチ １２８ リセットスイッチ １２９ リセットパルス入力端子 １３０ リセット電源端子 １３１ ＲＧＢ映像信号入力端子 １３２ レベルシフター回路 １３３ 映像信号サンプリングスイッチ １３４ 水平シフトレジスタ １３５ ＲＧＢ映像信号入力端子 １３６ 垂直シフトレジスタ １３７ 表示領域 ３０８ アークランプ ３１０ パネルドライバー ３１１ デコーダ ３１２ インターフェース ３１３ コントローラ ３１４ バラスト ３１５ 電源回路 ３２３ シートガラス ３５１ スペーサー柱 ３２１ 遮光層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−216130（ＪＰ，Ａ) 特開 平４−98835（ＪＰ，Ａ) 特開 平６−216125（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768 G02F 1/136

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に搭載した半導体素子の主
    電極が形成された前記基板の表面に、 （１）第一の絶縁膜を被覆形成する工程； （２）前記第一の絶縁膜上に第一の導電膜を被覆形成
    し、所望の形状にパターニングして、保持容量の一方の
    電極を兼ねる遮光膜を形成する工程； （３）第二の絶縁膜を被覆形成し、画素を分離する形状
    にパターニングすると同時に、該第二の絶縁膜が除去さ
    れる領域内にある前記遮光膜をエッチングストッパ層と
    してオーバーエッチングを行い、前記遮光膜の開口形状
    と同一形状に前記第一の絶縁膜の表面に開口領域を形成
    する工程； （４）前記保持容量の誘電体膜となる第三の絶縁膜を被
    覆形成し、前記（３）の工程において前記第一の絶縁膜
    に形成された開口領域内に、前記半導体素子の主電極と
    のコンタクトホールを形成する工程； （５）第二の導電膜を被覆形成し、前記第二の絶縁膜が
    除去された領域内に前記保持容量の他方の電極を兼ねる
    画素電極を形成する工程；を経ることにより、画素電極
    のコンタクトホールの断面形状を階段状とする半導体装
    置の製造方法。
  2. 【請求項２】 前記第一の絶縁膜が、ＳＯＧ（Ｓｐｉｎ
    Ｏｎ Ｇｌａｓｓ）を含む積層構造を有することを特
    徴とする請求項１記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512566B1 (en) * 1997-10-24 2003-01-28 Canon Kabushiki Kaisha Matrix substrate, liquid crystal display device using it, and method for producing the matrix substrate
JP4345153B2 (ja) * 1999-09-27 2009-10-14 ソニー株式会社 映像表示装置の製造方法
US6643007B2 (en) * 2000-07-12 2003-11-04 Tuan Le Apparatus for optical inspection of a working surface having a dynamic reflective spatial attenuator
US6566160B2 (en) * 2001-06-21 2003-05-20 United Microelectronics Corp. Method of forming a color filter
JP3736513B2 (ja) * 2001-10-04 2006-01-18 セイコーエプソン株式会社 電気光学装置及びその製造方法並びに電子機器
JP3788387B2 (ja) * 2002-05-10 2006-06-21 セイコーエプソン株式会社 電気光学装置および電気光学装置の製造方法
US6977217B1 (en) 2002-12-03 2005-12-20 Cypress Semiconductor Corporation Aluminum-filled via structure with barrier layer
JP4097521B2 (ja) * 2002-12-27 2008-06-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN100460942C (zh) * 2004-06-02 2009-02-11 中芯国际集成电路制造(上海)有限公司 硅上液晶器件及其制造方法
US7643053B2 (en) * 2005-08-04 2010-01-05 Victor Company Of Japan, Ltd. Reflective liquid crystal display device and projection display apparatus using the same
JP5882579B2 (ja) 2010-12-14 2016-03-09 キヤノン株式会社 半導体装置の製造方法
US20220163834A1 (en) * 2020-11-20 2022-05-26 Applied Materials, Inc. Structure and method of bi-layer pixel isolation in advanced lcos back-plane
US11586067B2 (en) 2020-11-20 2023-02-21 Applied Materials, Inc. Structure and method of advanced LCoS back-plane having robust pixel via metallization
US11573452B2 (en) 2020-11-20 2023-02-07 Applied Materials, Inc. Method for LCoS DBR multilayer stack protection via sacrificial hardmask for RIE and CMP processes
US11881539B2 (en) 2020-11-20 2024-01-23 Applied Materials, Inc. Structure and method of advanced LCoS back-plane having highly reflective pixel via metallization
US11880052B2 (en) 2020-11-20 2024-01-23 Applied Materials, Inc. Structure and method of mirror grounding in LCoS devices
US11908678B2 (en) 2021-01-14 2024-02-20 Applied Materials, Inc. Method of CMP integration for improved optical uniformity in advanced LCOS back-plane

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4981525A (en) * 1988-02-19 1991-01-01 Sanyo Electric Co., Ltd. Photovoltaic device
JP2994814B2 (ja) 1990-11-09 1999-12-27 キヤノン株式会社 液晶装置
TW520072U (en) * 1991-07-08 2003-02-01 Samsung Electronics Co Ltd A semiconductor device having a multi-layer metal contact
US5525534A (en) * 1992-03-13 1996-06-11 Fujitsu Limited Method of producing a semiconductor device using a reticle having a polygonal shaped hole
KR960010056B1 (ko) * 1992-12-10 1996-07-25 삼성전자 주식회사 반도체장치 및 그 제조 방법
EP0603866B1 (en) * 1992-12-25 2002-07-24 Sony Corporation Active matrix substrate
TW435820U (en) * 1993-01-18 2001-05-16 Semiconductor Energy Lab MIS semiconductor device
JP3271094B2 (ja) * 1993-07-05 2002-04-02 ソニー株式会社 積層配線基板及びその製造方法
US5847795A (en) 1995-07-27 1998-12-08 Canon Kabushiki Kaisha Liquid crystal display apparatus and anti-reflection film applicable thereto
JPH09162415A (ja) * 1995-12-09 1997-06-20 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

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