JP3275384B2 - 薄膜トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像入出力装置等に使
用される薄膜トランジスタの製造方法に係り、特に、画
像入出力装置の小型化、高性能化及び低価格化を図るた
め、安価なガラス基板上にＣＭＯＳ薄膜トランジスタ回
路を簡単な工程で形成することができる薄膜トランジス
タの製造方法に関する。

【０００２】

【従来の技術】従来、図５に示すようなＣＭＯＳ薄膜ト
ランジスタの形成は、例えば、次の各工程を含む製造方
法により行なわれていた。 大面積のガラス基板５１上にアモルファスシリコン
（ａ−Ｓｉ）膜を堆積し、このａ−Ｓｉ膜を結晶化して
poly-Si膜を形成する。 poly-Si膜をパターニングして一対のpoly-Si膜アイラ
ンド５２を形成する。 poly-Si膜アイランドを覆うようにゲート絶縁膜５３
を堆積する。 金属膜を堆積し、この金属膜をパターニングして各po
ly-Si膜アイランド５２上にゲート電極５４を形成す
る。 ＰＭＯＳ部となるpoly-Si膜アイランドを覆うように
フォトレジストから成るインプラ・マスクを形成し、上
方よりリン・イオンを注入する。 ＮＭＯＳ部となるpoly-Si膜アイランドを覆うように
フォトレジストから成るインプラ・マスクを形成し、上
方よりボロン・イオンを注入する。 アニール処理によりドーパントを活性化させる。 絶縁膜５５を堆積し、ソース，ドレイン電極位置にコ
ンタクト孔５６を形成する。 アルミニウム膜を堆積し、これをパターニングしてＡ
ｌ電極５７を形成し、更に保護膜５８を堆積し、該保護
膜５８にパッド孔５９を形成する。

【０００３】上記製造方法によるソース・ドレイン電極
形成工程（及び）では、ＬＳＩ工程で使用されてい
るイオン注入装置、すなわちイオンビームを基板に対し
て走査することによりイオン注入が行なわれていたが、
大面積のガラス基板、例えば一辺が３０ｃｍ以上の角型
ガラス基板に対しては、走査面積が狭いために適用が困
難であった。そこで、ドーパントのイオン化後、質量分
離を行なわずに打ち込みを行なうシャワー・ドーピング
装置が開発されてきた。シャワー・ドーピング法は、基
板全面を照射可能なイオン・ソースからイオンを引き出
し加速すればよいので、大面積のガラス基板にも適用す
ることができる。しかしシャワー・ドーピング法によれ
ば、常時基板全面にエネルギーが照射されイオン化効率
が悪いため、打ち込み時の基板温度が高温になることか
らインプラ・マスクとしてフォトレジストが使用できな
い場合がある。

【０００４】すなわち、基板温度上昇と加速エネルギー
との関係は図６に示すようになる。ドーズ量は５×１０
⁵ ions/cm²である。加速エネルギーが３０ｋｅＶ以下で
は基板温度上昇は１００℃以下でありフォトレジスト使
用に問題ないが、上記ＣＭＯＳ薄膜トランジスタ製造工
程で使用する８０ｋｅＶ以上の加速エネルギーでは基板
温度上昇は２００℃を越え、フォトレジストが使用でき
ない。

【０００５】そこで、フォトレジスト以外の耐熱インプ
ラ・マスクとしてゲート電極作成時に堆積される金属膜
を代用とすることが提案されている。例えば図７に示す
ように、ガラス基板５１上に前記同様の工程で一対のpo
ly-Si膜アイランド５２を形成し、該poly-Si膜アイラン
ド５２を覆うようにゲート絶縁膜５３及びクロムの金属
層６１を堆積する（図７（ａ））。金属層６１をパター
ニングしてＰＭＯＳ部となるpoly-Si膜アイランド５２
ａ上にゲート電極５４を形成するとともに、ＮＭＯＳ部
となるpoly-Si膜アイランド５２ｂを覆うようにインプ
ラ・マスク６２を形成し（ＰＭＯＳ側のみパターニング
を行なう）、上方より５×１０¹⁵ ions／cm² の密度で
ボロン・イオンを注入し、poly-Si膜アイランド５２ａ
にソース，ドレイン電極となるＰ＋領域を形成する（図
７（ｂ））。続いて、前記インプラ・マスク６２をパタ
ーニングしてＮＭＯＳ部となるpoly-Si膜アイランド５
２ｂ上にゲート電極５４を形成し、上方より３×１０¹⁵
ions／cm² の密度でリン・イオンを注入し、poly-Si膜
アイランド５２ｂａにソース，ドレイン電極となるＮ＋
領域を形成する（図７（ｃ））（Satoshi Inoue et.a
l.:“Low Temperature CMOS Self-Aligned Poly-Si TFT
s and Circuit Scheme Utilizing New lon Doping and
Masking Technique”,IEDM Technical Digest,pp.555-5
58,(1991)）。

【０００６】

【発明が解決しようとする問題点】しかしながら上記Ｃ
ＭＯＳ薄膜トランジスタの製造方法によると、ＰＭＯＳ
部及びＮＭＯＳ部の各ゲート電極５４を別個にパターニ
ングして形成するため、金属膜のパターニングを二度し
なければならない（金属層６１とインプラ・マスク６２
のパターニング）。金属膜のパターニングはフォトレジ
ストのパターニングに比較して複雑であり、製造工程が
煩雑になるという問題点があった。これに対してフォト
レジストは、スピンコートで塗布されるので成膜が簡単
であり、また膜厚の均一化が図れ且つ剥離し易いのでマ
スクとして最適である。

【０００７】本発明は上記実情に鑑みてなされたもの
で、大面積基板に対してイオン注入が可能なシャワー・
ドーピング法においても、インプラ・マスクとしてフォ
トレジストの使用を可能とするＣＭＯＳ薄膜トランジス
タの構造及び薄膜トランジスタの製造方法を提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
本発明方法は、薄膜トランジスタの製造方法において、
次の各工程を具備することを特徴としている。第１の工
程として、絶縁性基板上のソース，ドレイン電極形成位
置にそれぞれ島状シリコン層を形成する。第２の工程と
して、前記島状シリコン層に周期律表で第三族若しくは
第五族の元素を低加速エネルギーによるシャワー・ドー
ピング法で混入する。第３の工程として、元素が混入さ
れた２つの島状シリコン層に挟まれた部分を覆うように
チャネルポリシリコン層を形成する。第４の工程とし
て、該チャネルポリシリコン層を覆う絶縁膜を形成す
る。第５の工程として、前記島状シリコン層同士の間に
位置する前記絶縁膜上にゲート電極を形成する。第６の
工程として、前記ゲート電極を形成した基板面側からレ
ーザ光照射によるアニ−ルを行なうことにより各島状シ
リコン層から前記チャネルポリシリコン層に前記元素を
拡散させてソース電極部及びドレイン電極部を形成す
る。

【０００９】

【００１０】

【作用】本発明方法によれば、島状シリコン層にドーピ
ング元素を低加速エネルギーによるシャワー・ドーピン
グ法で混入したので、基板温度を上昇させることなく島
状シリコン層をＰ＋領域やＮ＋領域とすることができ
る。また、チャネルポリシリコン層は、ゲート電極を形
成した基板面側からのレーザ光照射によるアニ−ルで行
なうことで、島状シリコン層から前記元素を拡散させて
ゲート電極に自己整合となるＰ＋領域やＮ＋領域とする
ことができる。

【００１１】

【００１２】

【実施例】本発明に係るＣＭＯＳ薄膜トランジスタの製
造方法の一実施例について、図１を参照しながら説明す
る。ガラス基板１上にpoly-Siを１５００オングストロ
ームの膜厚で着膜した後にパターニングを行ない、各ト
ランジスタについて一対となる４個の島状ポリシリコン
層２を形成する。次に、レジストを塗布後にパターニン
グしてＰＭＯＳ部側の島状ポリシリコン層２を覆うよう
にインプラ・マスクとしてフォトレジストマスク３を形
成する（図１（ａ））。続いて、低加速エネルギーによ
るシャワー・ドーピング法でリンを注入し、Ｎ＋島状ポ
リシリコン層２ａを形成する（図１（ｂ））。注入条件
は、５％ＰＨ₃／Ｈ₂を用いて１０ｋｅＶ，２×１０¹⁵ i
ons／cm²とすることにより、ドーピング中の基板温度の
上昇は６０℃以下であった。

【００１３】フォトレジストマスクを剥離し、再度レジ
ストを塗布した後にパターニングしてＭＯＳ部側の島状
ポリシリコン層２を覆うようにインプラ・マスクとして
フォトレジストマスク４を形成する。続いて、低加速エ
ネルギーによるシャワー・ドーピング法でボロンを注入
し、Ｐ＋島状ポリシリコン層２ｂを形成する（図１
（ｃ））。注入条件は、５％Ｂ₂Ｈ₆／Ｈ₂を用いて２ｋ
ｅＶ，２×１０¹⁵ ions／cm²とすることにより、ドーピ
ング中の基板温度の上昇は６０℃以下であった。

【００１４】次にアモルファスシリコン（ａ−Ｓｉ）を
３００オングストロームの膜厚に着膜した後にパターニ
ングを行ない、Ｐ＋島状ポリシリコン層２ｂとＮ＋島状
ポリシリコン層２ａとに挟まれた部分を覆うようにチャ
ネルシリコン層をそれぞれ形成する。次に、室温におい
てエキシマ・レーザを用いて２００〜３５０ｍＪ／cm²
のエネルギー密度でアニールを行ない、前記アモルファ
スシリコンを結晶化させてチャネルポリシリコン層５を
形成する（図１（ｄ））。このアニール処理では、基板
温度及びエネルギー密度を低く設定したので、アモルフ
ァスシリコンに混入されたドーパントの拡散が抑えられ
る。

【００１５】その後、ＬＰＣＶＤを用いてＳｉＯ₂を１
０００オングストロームの膜厚で全面に着膜してゲート
絶縁膜６を形成する。ゲート絶縁膜６の緻密化アニール
を行なった後、モリブデン（Ｍｏ）から成る金属膜を２
０００オングストロームの膜厚に着膜し、パターニング
を行なってＰ＋島状ポリシリコン層２ｂとＮ＋島状ポリ
シリコン層２ａとの間に位置する絶縁膜６上にそれぞれ
ゲート電極７を形成する（図１（ｅ））。

【００１６】次に基板温度を２５０〜４５０℃にあげた
状態で、エキシマ・レーザを用いたアニールによりゲー
ト電極７直下以外のpoly-Siを加熱し、島状ポリシリコ
ン層２ａ，２ｂに混入されたドーパントを横方向に拡散
させる。レーザ・アニールは、ＫｒＦレーザを用いて、
２００〜５００ｍＪ／cm²のエネルギー密度を持つ矩形
のパルス・ビームをガラス基板１上で走査することによ
り行なう。島状ポリシリコン層２ａ，２ｂに混入された
ドーパントはゲート電極７端直下まで拡散するので、ソ
ース・ドレイン電極はゲート電極７に自己整合的に形成
される。すなわち、Ｎ＋島状ポリシリコン層２ａからド
ーパントが横方向に拡散されてＮ＋領域を形成し、Ｐ＋
島状ポリシリコン層２ｂからドーパントが横方向に拡散
されてＰ＋領域を形成する（図１（ｆ））。

【００１７】その後、層間絶縁膜としてプラズマＣＶＤ
によりＳｉＯ₂膜８を７０００オングストロームの膜厚
に堆積し、ソース・ドレイン電極に対応する位置にコン
タクト孔９を形成した後、水素プラズマ中で加熱処理
（３５０℃，８時間）を行なう。更に、スパッタリング
法によりＡｌ−Ｃｒを１．２μｍの膜厚に堆積した後に
パターニングして配線電極１０を形成し、ｐチャネル及
びｎチャネルの薄膜トランジスタを有するＣＭＯＳポリ
シリコン薄膜トランジスタとする（図１（ｇ））。

【００１８】ＣＭＯＳ薄膜トランジスタの製造方法の他
の実施例について、図２を参照しながら説明する。ガラ
ス基板１上にＬＰＣＶＤ法によりアモルファスシリコン
を２０００オングストロームの膜厚で着膜した後にパタ
ーニングを行ない、各トランジスタについて一対となる
４個の島状アモルファスシリコン層１１を形成する。次
に、レジストを塗布した後にパターニングしてＮＭＯＳ
部側の島状アモルファスシリコン層１１を覆うようにイ
ンプラ・マスクとしてフォトレジストマスク４を形成す
る（図２（ａ））。続いて、低加速エネルギーによるシ
ャワー・ドーピング法でボロンを注入し、Ｐ＋島状シリ
コン層１１ｂを形成する（図２（ｂ））。注入条件は、
５％Ｂ₂Ｈ₆／Ｈ₂を用いて２ｋｅＶ，２×１０¹⁵ ions／
cm²とすることにより、ドーピング中の基板温度の上昇
は６０℃以下であった。

【００１９】フォトレジストマスクを剥離し、再度レジ
ストを塗布した後にパターニングしてＰＭＯＳ部側の島
状アモルファスシリコン層１１を覆うようにインプラ・
マスクとしてフォトレジストマスク３を形成する。続い
て、低加速エネルギーによるシャワー・ドーピング法で
リンを注入し、Ｎ＋島状シリコン層１１ａを形成する
（図２（ｃ））。注入条件は、５％ＰＨ₃／Ｈ₂を用いて
１０ｋｅＶ，２×１０¹⁵ions／cm²とすることにより、
ドーピング中の基板温度の上昇は６０℃以下であった。

【００２０】次にＬＰＣＶＤ法によりアモルファスシリ
コン（ａ−Ｓｉ）を７００オングストロームの膜厚に着
膜した後にパターニングを行ない、Ｐ＋島状シリコン層
１１ｂとＮ＋島状シリコン層１１ａとに挟まれた部分を
覆うようにチャネルシリコン層をそれぞれ形成する。次
に、室温においてエキシマ・レーザを用いて２００〜３
５０ｍＪ／cm²のエネルギー密度でアニールを行ない、
前記チャネルシリコン層及びＰ＋島状シリコン層１１ｂ
及びＮ＋島状シリコン層１１ａを結晶化させて、チャネ
ルポリシリコン層５及びＰ＋島状ポリシリコン層２ｂ及
びＮ＋島状ポリシリコン層２ａを形成する（図２
（ｄ））。

【００２１】その後、ＥＣＲ−ＰＣＶＤを用いてＳｉＯ
₂を１０００オングストロームの膜厚で全面に着膜して
ゲート絶縁膜６を形成する。ゲート絶縁膜６の緻密化ア
ニールを行なった後、モリブデン（Ｍｏ）から成る金属
膜を２０００オングストロームの膜厚に着膜し、パター
ニングを行なってＰ＋島状ポリシリコン層２ｂとＮ＋島
状ポリシリコン層２ａとの間に位置する絶縁膜６上にそ
れぞれゲート電極７を形成する（図２（ｅ））。以下の
プロセスは図１に示した実施例の製造方法と同様である
ので説明を省略する。

【００２２】ＣＭＯＳ薄膜トランジスタの製造方法の他
の実施例について、図３を参照しながら説明する。ガラ
ス基板１上にＬＰＣＶＤ法によりアモルファスシリコン
（ａ−Ｓｉ）を１３００オングストロームの膜厚で着膜
した後にパターニングを行ない、各トランジスタについ
て一対となる４個の島状アモルファスシリコン層１１を
形成する。次に、レジストを塗布後にパターニングして
ＰＭＯＳ部側の島状アモルファスシリコン層１１を覆う
ようにインプラ・マスクとしてフォトレジストマスク３
を形成する（図３（ａ））。続いて、低加速エネルギー
によるシャワー・ドーピング法でリンを注入し、Ｎ＋島
状アモルファスシリコン層１１ａを形成する（図３
（ｂ））。注入条件は、５％ＰＨ₃／Ｈ₂を用いて５ｋｅ
Ｖ，８×１０¹⁵ ions／cm²とすることにより、ドーピン
グ中の基板温度の上昇は６０℃以下であった。

【００２３】フォトレジストマスクを剥離し、ＬＰＣＶ
Ｄ法でアモルファスシリコン（ａ−Ｓｉ）を５００オン
グストロームの膜厚に着膜した後にパターニングを行な
い、ノンドープの島状アモルファスシリコン層１１とＮ
＋島状アモルファスシリコン層１１ａとに挟まれた部分
を覆うようにチャネルアモルファスシリコン層をそれぞ
れ形成する。次に、室温においてエキシマ・レーザを用
いて２００〜３５０ｍＪ／cm²のエネルギー密度でアニ
ールを行ない、チャネルアモルファスシリコン層及びノ
ンドープの島状アモルファスシリコン層１１及びＮ＋島
状アモルファスシリコン層１１ａを結晶化させ、チャネ
ルポリシリコン層５及び島状ポリシリコン層２及びＮ＋
島状ポリシリコン層２ａを形成する（図３（ｃ））。

【００２４】その後、ＥＣＲ−ＬＰＣＶＤを用いてＳｉ
Ｏ₂を１０００オングストロームの膜厚で全面に着膜し
てゲート絶縁膜６を形成する。ゲート絶縁膜６の緻密化
アニールを行なった後、モリブデン（Ｍｏ）から成る金
属膜を２０００オングストロームの膜厚に着膜し、パタ
ーニングを行なって島状ポリシリコン層２とＮ＋島状ポ
リシリコン層２ａとの間に位置する絶縁膜６上にそれぞ
れゲート電極７を形成する（図３（ｄ））。

【００２５】続いて、インプラ・マスク無しでシャワー
・ドーピング法でボロンを注入する（図３（ｅ））。こ
の時、ボロンはポリシリコン全体に注入されるが、ボロ
ン濃度は前記シャワー・ドーピング法によるリン濃度よ
り少なくなるようにドーピング量を調整することによ
り、既にリンがドープされているＮ＋島状ポリシリコン
層２ａはＮ＋を維持し、ノンドープの島状ポリシリコン
層２はＰ＋島状ポリシリコン層２ｂとすることができ
る。チャネルポリシリコン層５もＰ＋領域となる。ま
た、この時の注入条件は低加速エネルギーである必要が
なく、本実施例では５％Ｂ₂Ｈ₆／Ｈ₂を用いて７０ｋｅ
Ｖ，３×１０¹⁵ ions／cm²とした。従って、ドーピング
中の基板温度の上昇は２００〜３００℃となったが、フ
ォトレジストマスクを使用していないので何等問題がな
い。

【００２６】次に基板温度を２５０〜４５０℃にあげた
状態で、エキシマ・レーザを用いたアニールによりゲー
ト電極７直下以外のpoly-Siを加熱し、島状ポリシリコ
ン層２ａ，２ｂに混入されたドーパントを横方向に拡散
させる。レーザ・アニールは、ＸｅＣｌレーザを用い
て、２００〜５００ｍＪ／cm²のエネルギー密度を持つ
矩形のパルス・ビームをガラス基板１上で走査すること
により行なう。島状ポリシリコン層２ａ，２ｂに混入さ
れたドーパントはゲート電極７端直下まで拡散するの
で、ソース・ドレイン電極はゲート電極７に自己整合的
に形成される。すなわち、ｐチャネル側の薄膜トランジ
スタにおいては、ソース，ドレイン電極は前記ボロンの
シャワー・ドーピングでゲート電極７に自己整合的に形
成される。一方、ｎチャネル側の薄膜トランジスタの場
合、ボロンのシャワー・ドーピングでゲート電極７直下
の除いたチャネルポリシリコン層５にはボロンが一時的
に混入されるが、レーザ・アニールによるＮ＋島状ポリ
シリコン層２ａに注入されたドーパント（リン）の横方
向の拡散でコンペンセートされてＮ＋領域となる（図３
（ｆ））。以下のプロセスは図１に示した実施例の製造
方法と同様であるので説明を省略する。

【００２７】本実施例によれば、Ｎ＋領域を形成するた
めのシャワー・ドーピングをチャネルポリシリコン層５
の形成前に行ない、Ｐ＋領域を形成するためのシャワー
・ドーピングをゲート電極形成後にインプラ・マスク無
しで行なった後、基板加熱した状態でエキシマ・レーザ
・アニールを行ない、Ｎ＋島状ポリシリコン層２ａのド
ーパントを横方向に拡散させたので、Ｐ＋島状ポリシリ
コン層２ｂを形成するためのインプラ・マスクの作製を
省略することができる。また、Ｎ＋領域を形成するため
のシャワー・ドーピングと、Ｐ＋領域を形成するための
シャワー・ドーピングとの順序を逆にしてもよい。

【００２８】ＣＭＯＳ薄膜トランジスタの製造方法の他
の実施例について、図４を参照しながら説明する。本実
施例は、Ｎ＋島状ポリシリコン層２ａの形成をシャワー
・ドーピング法を用いずに、着膜時にドーパントを混入
することができるin-situ膜を用いて行なった例であ
る。先ず、ガラス基板１上にプラズマＣＶＤ法によりリ
ンをin-situドープ（１×１０²⁰ atoms／cm³）したアモ
ルファスシリコン（ａ−Ｓｉ）を１３００オングストロ
ームの膜厚で着膜した後にパターニングを行ない、各ト
ランジスタについて一対となる４個のＮ＋島状アモルフ
ァスシリコン層１１ａを形成する（図４（ａ））。

【００２９】次に、レジストを塗布後にパターニングし
てＮＭＯＳ部側となるＮ＋島状アモルファスシリコン層
１１ａを覆うようにインプラ・マスクとしてフォトレジ
ストマスク４を形成する。続いて、低加速エネルギーに
よるシャワー・ドーピング法でボロンを注入し、Ｐ＋島
状アモルファスシリコン層１１ｂを形成する（図４
（ｂ））。この時、ボロンはアモルファスシリコン全体
に注入されるが、ボロン濃度は前記in-situドープによ
るリンの濃度より多くなるようにドーピング量を調整す
ることにより、既にリンがドープされているＰＭＯＳ部
側のＮ＋島状アモルファスシリコン層１１ａをＰ＋島状
アモルファスシリコン層１１ｂとすることができる。注
入条件は、５％Ｂ₂Ｈ₆／Ｈ₂を用いて５ｋｅＶ，１×１
０¹⁶ ions／cm²とすることにより、ドーピング中の基板
温度の上昇は６０℃以下であった。

【００３０】フォトレジストマスクを剥離し、ＬＰＣＶ
Ｄ法でアモルファスシリコン（ａ−Ｓｉ）を５００オン
グストロームの膜厚に着膜した後にパターニングを行な
い、Ｐ＋島状アモルファスシリコン層１１ａとＮ＋島状
アモルファスシリコン層１１ｂとに挟まれた部分を覆う
ようにチャネルアモルファスシリコン層をそれぞれ形成
する。次に、室温においてエキシマ・レーザを用いて２
００〜３５０ｍＪ／cm²のエネルギー密度でアニールを
行ない、チャネルアモルファスシリコン層及びＰ＋島状
アモルファスシリコン層１１ａ及びＮ＋島状アモルファ
スシリコン層１１ｂを結晶化させ、チャネルポリシリコ
ン層５及びＰ＋島状ポリシリコン層２ａ及びＮ＋島状ポ
リシリコン層２ｂを形成する（図４（ｃ））。

【００３１】その後、ＥＣＲ−ＬＰＣＶＤを用いてＳｉ
Ｏ₂を１０００オングストロームの膜厚で全面に着膜し
てゲート絶縁膜６を形成する。ゲート絶縁膜６の緻密化
アニールを行なった後、モリブデン（Ｍｏ）から成る金
属膜を２０００オングストロームの膜厚に着膜し、パタ
ーニングを行なってＰ＋島状ポリシリコン層２ａとＮ＋
島状ポリシリコン層２ｂとの間に位置する絶縁膜６上に
それぞれゲート電極７を形成する（図４（ｄ））。

【００３２】次に基板温度を２５０〜４５０℃にあげた
状態で、エキシマ・レーザを用いたアニールによりゲー
ト電極７直下以外のpoly-Siを加熱し、島状ポリシリコ
ン層２ａ，２ｂに混入されたドーパントを横方向に拡散
させる。レーザ・アニールは、ＸｅＣｌレーザを用い
て、２００〜５００ｍＪ／cm²のエネルギー密度を持つ
矩形のパルス・ビームをガラス基板１上で走査すること
により行なう。島状ポリシリコン層２ａ，２ｂに混入さ
れたドーパントはゲート電極７端直下まで拡散するの
で、ソース・ドレイン電極はゲート電極７に自己整合的
に形成される。すなわち、Ｎ＋島状ポリシリコン層２ｂ
からドーパントが横方向に拡散されてＮ＋領域を形成
し、Ｐ＋島状ポリシリコン層２ａからドーパントが横方
向に拡散されてＰ＋領域を形成する（図４（ｅ））。以
下のプロセスは図１に示した実施例の製造方法と同様で
あるので説明を省略する。

【００３３】本実施例によれば、Ｎ＋領域の形成をin-s
itu膜により行なったので、インプラ・マスクの作製を
省略することができる。また、in-situ膜によりＰ＋領
域を形成し、シャワー・ドーピング法によりＮ＋領域を
形成するようにしてもよい。尚、以上の実施例ではゲー
ト金属としてモリブデン（Ｍｏ）を使用したが、これに
限定するものでなく、レーザアニール中に破壊されない
ものであれば何でのよく、例えばＣｒ，Ｔｉ，Ｗの金属
や、それらの金属シリサイド（ＣｒＳｉ，ＴｉＳｉ₂，
ＷＳｉ₂）を用いることができる。

【００３４】

【発明の効果】本発明方法によれば、基板温度を上昇さ
せることなく島状シリコン層やチャネルポリシリコン層
をＰ＋領域やＮ＋領域とすることができるので、ＣＭＯ
Ｓ薄膜トランジスタの作製におけるシャワー・ドーピン
グ法によるイオン注入に際して、フォトレジストをイン
プラ・マスクとして使用することができ、製造工程の簡
略化を図ることができる。

【００３５】

【図面の簡単な説明】

【図１】 （ａ）ないし（ｇ）は、本発明方法によるＣ
ＭＯＳ薄膜トランジスタの製造方法を示す製造工程図で
ある。

【図２】 （ａ）ないし（ｅ）は、本発明方法の他の実
施例にかかるＣＭＯＳ薄膜トランジスタの製造方法を示
す製造工程図である。

【図３】 （ａ）ないし（ｆ）は、本発明方法の他の実
施例にかかるＣＭＯＳ薄膜トランジスタの製造方法を示
す製造工程図である。

【図４】 （ａ）ないし（ｅ）は、本発明方法の他の実
施例にかかるＣＭＯＳ薄膜トランジスタの製造方法を示
す製造工程図である。

【図５】 従来のＣＭＯＳ薄膜トランジスタの構造を示
す断面説明図である。

【図６】 シャワー・ドーピング時の基板温度上昇とド
ーパント・イオンの加速エネルギーとの関係を示すグラ
フである。

【図７】 （ａ）ないし（ｃ）は、従来のＣＭＯＳ薄膜
トランジスタの製造方法を示す製造工程図である。

【符号の説明】

１…ガラス基板、 ２…島状ポリシリコン層、 ２ａ…
Ｎ＋島状ポリシリコン層、 ２ｂ…Ｐ＋島状ポリシリコ
ン層、 ３，４…フォトレジストマスク、 ５…チャネ
ルポリシリコン層、 ６…ゲート絶縁膜、 ７…ゲート
電極、 １１…島状アモルファスシリコン層、 １１ａ
…Ｎ＋島状アモルファスシリコン層、１１ｂ…Ｐ＋島状
アモルファスシリコン層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 広田 匡紀 神奈川県海老名市本郷2274番地 富士ゼ ロックス株式会社海老名事業所内 (56)参考文献 特開 平１−136373（ＪＰ，Ａ) 特開 平２−291138（ＪＰ，Ａ) 特開 昭63−119527（ＪＰ，Ａ) 特開 昭63−194326（ＪＰ，Ａ) 特開 平３−122099（ＪＰ，Ａ) 特開 平２−33935（ＪＰ，Ａ) 特開 平５−36721（ＪＰ，Ａ) 特開 昭62−39068（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/336 H01L 29/786

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】絶縁性基板上のソース，ドレイン電極形成
   位置にそれぞれ島状シリコン層を形成する第１の工程
   と、前記島状シリコン層に周期律表で第三族若しくは第
   五族の元素を低加速エネルギーによるシャワー・ドーピ
   ング法で混入する第２の工程と、元素が混入された２つ
   の島状シリコン層に挟まれた部分を覆うようにチャネル
   ポリシリコン層を形成する第３の工程と、該チャネルポ
   リシリコン層を覆う絶縁膜を形成する第４の工程と、前
   記島状シリコン層同士の間に位置する前記絶縁膜上にゲ
   ート電極を形成する第５の工程と、前記ゲート電極を形
   成した基板面側からレーザ光照射によるアニ−ルを行な
   うことにより各島状シリコン層から前記チャネルポリシ
   リコン層に前記元素を拡散させてソース電極部及びドレ
   イン電極部を形成する第６の工程と、を具備することを
   特徴とする薄膜トランジスタの製造方法。