JP3275384B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は、画像入出力装置等に使
用される薄膜トランジスタの製造方法に係り、特に、画
像入出力装置の小型化、高性能化及び低価格化を図るた
め、安価なガラス基板上にCMOS薄膜トランジスタ回
路を簡単な工程で形成することができる薄膜トランジス
タの製造方法に関する。
用される薄膜トランジスタの製造方法に係り、特に、画
像入出力装置の小型化、高性能化及び低価格化を図るた
め、安価なガラス基板上にCMOS薄膜トランジスタ回
路を簡単な工程で形成することができる薄膜トランジス
タの製造方法に関する。
【0002】
【従来の技術】従来、図5に示すようなCMOS薄膜ト
ランジスタの形成は、例えば、次の各工程を含む製造方
法により行なわれていた。 大面積のガラス基板51上にアモルファスシリコン
(a−Si)膜を堆積し、このa−Si膜を結晶化して
poly-Si膜を形成する。 poly-Si膜をパターニングして一対のpoly-Si膜アイラ
ンド52を形成する。 poly-Si膜アイランドを覆うようにゲート絶縁膜53
を堆積する。 金属膜を堆積し、この金属膜をパターニングして各po
ly-Si膜アイランド52上にゲート電極54を形成す
る。 PMOS部となるpoly-Si膜アイランドを覆うように
フォトレジストから成るインプラ・マスクを形成し、上
方よりリン・イオンを注入する。 NMOS部となるpoly-Si膜アイランドを覆うように
フォトレジストから成るインプラ・マスクを形成し、上
方よりボロン・イオンを注入する。 アニール処理によりドーパントを活性化させる。 絶縁膜55を堆積し、ソース,ドレイン電極位置にコ
ンタクト孔56を形成する。 アルミニウム膜を堆積し、これをパターニングしてA
l電極57を形成し、更に保護膜58を堆積し、該保護
膜58にパッド孔59を形成する。
ランジスタの形成は、例えば、次の各工程を含む製造方
法により行なわれていた。 大面積のガラス基板51上にアモルファスシリコン
(a−Si)膜を堆積し、このa−Si膜を結晶化して
poly-Si膜を形成する。 poly-Si膜をパターニングして一対のpoly-Si膜アイラ
ンド52を形成する。 poly-Si膜アイランドを覆うようにゲート絶縁膜53
を堆積する。 金属膜を堆積し、この金属膜をパターニングして各po
ly-Si膜アイランド52上にゲート電極54を形成す
る。 PMOS部となるpoly-Si膜アイランドを覆うように
フォトレジストから成るインプラ・マスクを形成し、上
方よりリン・イオンを注入する。 NMOS部となるpoly-Si膜アイランドを覆うように
フォトレジストから成るインプラ・マスクを形成し、上
方よりボロン・イオンを注入する。 アニール処理によりドーパントを活性化させる。 絶縁膜55を堆積し、ソース,ドレイン電極位置にコ
ンタクト孔56を形成する。 アルミニウム膜を堆積し、これをパターニングしてA
l電極57を形成し、更に保護膜58を堆積し、該保護
膜58にパッド孔59を形成する。
【0003】上記製造方法によるソース・ドレイン電極
形成工程(及び)では、LSI工程で使用されてい
るイオン注入装置、すなわちイオンビームを基板に対し
て走査することによりイオン注入が行なわれていたが、
大面積のガラス基板、例えば一辺が30cm以上の角型
ガラス基板に対しては、走査面積が狭いために適用が困
難であった。そこで、ドーパントのイオン化後、質量分
離を行なわずに打ち込みを行なうシャワー・ドーピング
装置が開発されてきた。シャワー・ドーピング法は、基
板全面を照射可能なイオン・ソースからイオンを引き出
し加速すればよいので、大面積のガラス基板にも適用す
ることができる。しかしシャワー・ドーピング法によれ
ば、常時基板全面にエネルギーが照射されイオン化効率
が悪いため、打ち込み時の基板温度が高温になることか
らインプラ・マスクとしてフォトレジストが使用できな
い場合がある。
形成工程(及び)では、LSI工程で使用されてい
るイオン注入装置、すなわちイオンビームを基板に対し
て走査することによりイオン注入が行なわれていたが、
大面積のガラス基板、例えば一辺が30cm以上の角型
ガラス基板に対しては、走査面積が狭いために適用が困
難であった。そこで、ドーパントのイオン化後、質量分
離を行なわずに打ち込みを行なうシャワー・ドーピング
装置が開発されてきた。シャワー・ドーピング法は、基
板全面を照射可能なイオン・ソースからイオンを引き出
し加速すればよいので、大面積のガラス基板にも適用す
ることができる。しかしシャワー・ドーピング法によれ
ば、常時基板全面にエネルギーが照射されイオン化効率
が悪いため、打ち込み時の基板温度が高温になることか
らインプラ・マスクとしてフォトレジストが使用できな
い場合がある。
【0004】すなわち、基板温度上昇と加速エネルギー
との関係は図6に示すようになる。ドーズ量は5×10
5 ions/cm2である。加速エネルギーが30keV以下で
は基板温度上昇は100℃以下でありフォトレジスト使
用に問題ないが、上記CMOS薄膜トランジスタ製造工
程で使用する80keV以上の加速エネルギーでは基板
温度上昇は200℃を越え、フォトレジストが使用でき
ない。
との関係は図6に示すようになる。ドーズ量は5×10
5 ions/cm2である。加速エネルギーが30keV以下で
は基板温度上昇は100℃以下でありフォトレジスト使
用に問題ないが、上記CMOS薄膜トランジスタ製造工
程で使用する80keV以上の加速エネルギーでは基板
温度上昇は200℃を越え、フォトレジストが使用でき
ない。
【0005】そこで、フォトレジスト以外の耐熱インプ
ラ・マスクとしてゲート電極作成時に堆積される金属膜
を代用とすることが提案されている。例えば図7に示す
ように、ガラス基板51上に前記同様の工程で一対のpo
ly-Si膜アイランド52を形成し、該poly-Si膜アイラン
ド52を覆うようにゲート絶縁膜53及びクロムの金属
層61を堆積する(図7(a))。金属層61をパター
ニングしてPMOS部となるpoly-Si膜アイランド52
a上にゲート電極54を形成するとともに、NMOS部
となるpoly-Si膜アイランド52bを覆うようにインプ
ラ・マスク62を形成し(PMOS側のみパターニング
を行なう)、上方より5×1015 ions/cm2 の密度で
ボロン・イオンを注入し、poly-Si膜アイランド52a
にソース,ドレイン電極となるP+領域を形成する(図
7(b))。続いて、前記インプラ・マスク62をパタ
ーニングしてNMOS部となるpoly-Si膜アイランド5
2b上にゲート電極54を形成し、上方より3×1015
ions/cm2 の密度でリン・イオンを注入し、poly-Si膜
アイランド52baにソース,ドレイン電極となるN+
領域を形成する(図7(c))(Satoshi Inoue et.a
l.:“Low Temperature CMOS Self-Aligned Poly-Si TFT
s and Circuit Scheme Utilizing New lon Doping and
Masking Technique”,IEDM Technical Digest,pp.555-5
58,(1991))。
ラ・マスクとしてゲート電極作成時に堆積される金属膜
を代用とすることが提案されている。例えば図7に示す
ように、ガラス基板51上に前記同様の工程で一対のpo
ly-Si膜アイランド52を形成し、該poly-Si膜アイラン
ド52を覆うようにゲート絶縁膜53及びクロムの金属
層61を堆積する(図7(a))。金属層61をパター
ニングしてPMOS部となるpoly-Si膜アイランド52
a上にゲート電極54を形成するとともに、NMOS部
となるpoly-Si膜アイランド52bを覆うようにインプ
ラ・マスク62を形成し(PMOS側のみパターニング
を行なう)、上方より5×1015 ions/cm2 の密度で
ボロン・イオンを注入し、poly-Si膜アイランド52a
にソース,ドレイン電極となるP+領域を形成する(図
7(b))。続いて、前記インプラ・マスク62をパタ
ーニングしてNMOS部となるpoly-Si膜アイランド5
2b上にゲート電極54を形成し、上方より3×1015
ions/cm2 の密度でリン・イオンを注入し、poly-Si膜
アイランド52baにソース,ドレイン電極となるN+
領域を形成する(図7(c))(Satoshi Inoue et.a
l.:“Low Temperature CMOS Self-Aligned Poly-Si TFT
s and Circuit Scheme Utilizing New lon Doping and
Masking Technique”,IEDM Technical Digest,pp.555-5
58,(1991))。
【0006】
【発明が解決しようとする問題点】しかしながら上記C
MOS薄膜トランジスタの製造方法によると、PMOS
部及びNMOS部の各ゲート電極54を別個にパターニ
ングして形成するため、金属膜のパターニングを二度し
なければならない(金属層61とインプラ・マスク62
のパターニング)。金属膜のパターニングはフォトレジ
ストのパターニングに比較して複雑であり、製造工程が
煩雑になるという問題点があった。これに対してフォト
レジストは、スピンコートで塗布されるので成膜が簡単
であり、また膜厚の均一化が図れ且つ剥離し易いのでマ
スクとして最適である。
MOS薄膜トランジスタの製造方法によると、PMOS
部及びNMOS部の各ゲート電極54を別個にパターニ
ングして形成するため、金属膜のパターニングを二度し
なければならない(金属層61とインプラ・マスク62
のパターニング)。金属膜のパターニングはフォトレジ
ストのパターニングに比較して複雑であり、製造工程が
煩雑になるという問題点があった。これに対してフォト
レジストは、スピンコートで塗布されるので成膜が簡単
であり、また膜厚の均一化が図れ且つ剥離し易いのでマ
スクとして最適である。
【0007】本発明は上記実情に鑑みてなされたもの
で、大面積基板に対してイオン注入が可能なシャワー・
ドーピング法においても、インプラ・マスクとしてフォ
トレジストの使用を可能とするCMOS薄膜トランジス
タの構造及び薄膜トランジスタの製造方法を提供するこ
とを目的とする。
で、大面積基板に対してイオン注入が可能なシャワー・
ドーピング法においても、インプラ・マスクとしてフォ
トレジストの使用を可能とするCMOS薄膜トランジス
タの構造及び薄膜トランジスタの製造方法を提供するこ
とを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
本発明方法は、薄膜トランジスタの製造方法において、
次の各工程を具備することを特徴としている。第1の工
程として、絶縁性基板上のソース,ドレイン電極形成位
置にそれぞれ島状シリコン層を形成する。第2の工程と
して、前記島状シリコン層に周期律表で第三族若しくは
第五族の元素を低加速エネルギーによるシャワー・ドー
ピング法で混入する。第3の工程として、元素が混入さ
れた2つの島状シリコン層に挟まれた部分を覆うように
チャネルポリシリコン層を形成する。第4の工程とし
て、該チャネルポリシリコン層を覆う絶縁膜を形成す
る。第5の工程として、前記島状シリコン層同士の間に
位置する前記絶縁膜上にゲート電極を形成する。第6の
工程として、前記ゲート電極を形成した基板面側からレ
ーザ光照射によるアニ−ルを行なうことにより各島状シ
リコン層から前記チャネルポリシリコン層に前記元素を
拡散させてソース電極部及びドレイン電極部を形成す
る。
本発明方法は、薄膜トランジスタの製造方法において、
次の各工程を具備することを特徴としている。第1の工
程として、絶縁性基板上のソース,ドレイン電極形成位
置にそれぞれ島状シリコン層を形成する。第2の工程と
して、前記島状シリコン層に周期律表で第三族若しくは
第五族の元素を低加速エネルギーによるシャワー・ドー
ピング法で混入する。第3の工程として、元素が混入さ
れた2つの島状シリコン層に挟まれた部分を覆うように
チャネルポリシリコン層を形成する。第4の工程とし
て、該チャネルポリシリコン層を覆う絶縁膜を形成す
る。第5の工程として、前記島状シリコン層同士の間に
位置する前記絶縁膜上にゲート電極を形成する。第6の
工程として、前記ゲート電極を形成した基板面側からレ
ーザ光照射によるアニ−ルを行なうことにより各島状シ
リコン層から前記チャネルポリシリコン層に前記元素を
拡散させてソース電極部及びドレイン電極部を形成す
る。
【0009】
【0010】
【作用】本発明方法によれば、島状シリコン層にドーピ
ング元素を低加速エネルギーによるシャワー・ドーピン
グ法で混入したので、基板温度を上昇させることなく島
状シリコン層をP+領域やN+領域とすることができ
る。また、チャネルポリシリコン層は、ゲート電極を形
成した基板面側からのレーザ光照射によるアニ−ルで行
なうことで、島状シリコン層から前記元素を拡散させて
ゲート電極に自己整合となるP+領域やN+領域とする
ことができる。
ング元素を低加速エネルギーによるシャワー・ドーピン
グ法で混入したので、基板温度を上昇させることなく島
状シリコン層をP+領域やN+領域とすることができ
る。また、チャネルポリシリコン層は、ゲート電極を形
成した基板面側からのレーザ光照射によるアニ−ルで行
なうことで、島状シリコン層から前記元素を拡散させて
ゲート電極に自己整合となるP+領域やN+領域とする
ことができる。
【0011】
【0012】
【実施例】本発明に係るCMOS薄膜トランジスタの製
造方法の一実施例について、図1を参照しながら説明す
る。ガラス基板1上にpoly-Siを1500オングストロ
ームの膜厚で着膜した後にパターニングを行ない、各ト
ランジスタについて一対となる4個の島状ポリシリコン
層2を形成する。次に、レジストを塗布後にパターニン
グしてPMOS部側の島状ポリシリコン層2を覆うよう
にインプラ・マスクとしてフォトレジストマスク3を形
成する(図1(a))。続いて、低加速エネルギーによ
るシャワー・ドーピング法でリンを注入し、N+島状ポ
リシリコン層2aを形成する(図1(b))。注入条件
は、5%PH3/H2を用いて10keV,2×1015 i
ons/cm2とすることにより、ドーピング中の基板温度の
上昇は60℃以下であった。
造方法の一実施例について、図1を参照しながら説明す
る。ガラス基板1上にpoly-Siを1500オングストロ
ームの膜厚で着膜した後にパターニングを行ない、各ト
ランジスタについて一対となる4個の島状ポリシリコン
層2を形成する。次に、レジストを塗布後にパターニン
グしてPMOS部側の島状ポリシリコン層2を覆うよう
にインプラ・マスクとしてフォトレジストマスク3を形
成する(図1(a))。続いて、低加速エネルギーによ
るシャワー・ドーピング法でリンを注入し、N+島状ポ
リシリコン層2aを形成する(図1(b))。注入条件
は、5%PH3/H2を用いて10keV,2×1015 i
ons/cm2とすることにより、ドーピング中の基板温度の
上昇は60℃以下であった。
【0013】フォトレジストマスクを剥離し、再度レジ
ストを塗布した後にパターニングしてMOS部側の島状
ポリシリコン層2を覆うようにインプラ・マスクとして
フォトレジストマスク4を形成する。続いて、低加速エ
ネルギーによるシャワー・ドーピング法でボロンを注入
し、P+島状ポリシリコン層2bを形成する(図1
(c))。注入条件は、5%B2H6/H2を用いて2k
eV,2×1015 ions/cm2とすることにより、ドーピ
ング中の基板温度の上昇は60℃以下であった。
ストを塗布した後にパターニングしてMOS部側の島状
ポリシリコン層2を覆うようにインプラ・マスクとして
フォトレジストマスク4を形成する。続いて、低加速エ
ネルギーによるシャワー・ドーピング法でボロンを注入
し、P+島状ポリシリコン層2bを形成する(図1
(c))。注入条件は、5%B2H6/H2を用いて2k
eV,2×1015 ions/cm2とすることにより、ドーピ
ング中の基板温度の上昇は60℃以下であった。
【0014】次にアモルファスシリコン(a−Si)を
300オングストロームの膜厚に着膜した後にパターニ
ングを行ない、P+島状ポリシリコン層2bとN+島状
ポリシリコン層2aとに挟まれた部分を覆うようにチャ
ネルシリコン層をそれぞれ形成する。次に、室温におい
てエキシマ・レーザを用いて200〜350mJ/cm2
のエネルギー密度でアニールを行ない、前記アモルファ
スシリコンを結晶化させてチャネルポリシリコン層5を
形成する(図1(d))。このアニール処理では、基板
温度及びエネルギー密度を低く設定したので、アモルフ
ァスシリコンに混入されたドーパントの拡散が抑えられ
る。
300オングストロームの膜厚に着膜した後にパターニ
ングを行ない、P+島状ポリシリコン層2bとN+島状
ポリシリコン層2aとに挟まれた部分を覆うようにチャ
ネルシリコン層をそれぞれ形成する。次に、室温におい
てエキシマ・レーザを用いて200〜350mJ/cm2
のエネルギー密度でアニールを行ない、前記アモルファ
スシリコンを結晶化させてチャネルポリシリコン層5を
形成する(図1(d))。このアニール処理では、基板
温度及びエネルギー密度を低く設定したので、アモルフ
ァスシリコンに混入されたドーパントの拡散が抑えられ
る。
【0015】その後、LPCVDを用いてSiO2を1
000オングストロームの膜厚で全面に着膜してゲート
絶縁膜6を形成する。ゲート絶縁膜6の緻密化アニール
を行なった後、モリブデン(Mo)から成る金属膜を2
000オングストロームの膜厚に着膜し、パターニング
を行なってP+島状ポリシリコン層2bとN+島状ポリ
シリコン層2aとの間に位置する絶縁膜6上にそれぞれ
ゲート電極7を形成する(図1(e))。
000オングストロームの膜厚で全面に着膜してゲート
絶縁膜6を形成する。ゲート絶縁膜6の緻密化アニール
を行なった後、モリブデン(Mo)から成る金属膜を2
000オングストロームの膜厚に着膜し、パターニング
を行なってP+島状ポリシリコン層2bとN+島状ポリ
シリコン層2aとの間に位置する絶縁膜6上にそれぞれ
ゲート電極7を形成する(図1(e))。
【0016】次に基板温度を250〜450℃にあげた
状態で、エキシマ・レーザを用いたアニールによりゲー
ト電極7直下以外のpoly-Siを加熱し、島状ポリシリコ
ン層2a,2bに混入されたドーパントを横方向に拡散
させる。レーザ・アニールは、KrFレーザを用いて、
200〜500mJ/cm2のエネルギー密度を持つ矩形
のパルス・ビームをガラス基板1上で走査することによ
り行なう。島状ポリシリコン層2a,2bに混入された
ドーパントはゲート電極7端直下まで拡散するので、ソ
ース・ドレイン電極はゲート電極7に自己整合的に形成
される。すなわち、N+島状ポリシリコン層2aからド
ーパントが横方向に拡散されてN+領域を形成し、P+
島状ポリシリコン層2bからドーパントが横方向に拡散
されてP+領域を形成する(図1(f))。
状態で、エキシマ・レーザを用いたアニールによりゲー
ト電極7直下以外のpoly-Siを加熱し、島状ポリシリコ
ン層2a,2bに混入されたドーパントを横方向に拡散
させる。レーザ・アニールは、KrFレーザを用いて、
200〜500mJ/cm2のエネルギー密度を持つ矩形
のパルス・ビームをガラス基板1上で走査することによ
り行なう。島状ポリシリコン層2a,2bに混入された
ドーパントはゲート電極7端直下まで拡散するので、ソ
ース・ドレイン電極はゲート電極7に自己整合的に形成
される。すなわち、N+島状ポリシリコン層2aからド
ーパントが横方向に拡散されてN+領域を形成し、P+
島状ポリシリコン層2bからドーパントが横方向に拡散
されてP+領域を形成する(図1(f))。
【0017】その後、層間絶縁膜としてプラズマCVD
によりSiO2膜8を7000オングストロームの膜厚
に堆積し、ソース・ドレイン電極に対応する位置にコン
タクト孔9を形成した後、水素プラズマ中で加熱処理
(350℃,8時間)を行なう。更に、スパッタリング
法によりAl−Crを1.2μmの膜厚に堆積した後に
パターニングして配線電極10を形成し、pチャネル及
びnチャネルの薄膜トランジスタを有するCMOSポリ
シリコン薄膜トランジスタとする(図1(g))。
によりSiO2膜8を7000オングストロームの膜厚
に堆積し、ソース・ドレイン電極に対応する位置にコン
タクト孔9を形成した後、水素プラズマ中で加熱処理
(350℃,8時間)を行なう。更に、スパッタリング
法によりAl−Crを1.2μmの膜厚に堆積した後に
パターニングして配線電極10を形成し、pチャネル及
びnチャネルの薄膜トランジスタを有するCMOSポリ
シリコン薄膜トランジスタとする(図1(g))。
【0018】CMOS薄膜トランジスタの製造方法の他
の実施例について、図2を参照しながら説明する。ガラ
ス基板1上にLPCVD法によりアモルファスシリコン
を2000オングストロームの膜厚で着膜した後にパタ
ーニングを行ない、各トランジスタについて一対となる
4個の島状アモルファスシリコン層11を形成する。次
に、レジストを塗布した後にパターニングしてNMOS
部側の島状アモルファスシリコン層11を覆うようにイ
ンプラ・マスクとしてフォトレジストマスク4を形成す
る(図2(a))。続いて、低加速エネルギーによるシ
ャワー・ドーピング法でボロンを注入し、P+島状シリ
コン層11bを形成する(図2(b))。注入条件は、
5%B2H6/H2を用いて2keV,2×1015 ions/
cm2とすることにより、ドーピング中の基板温度の上昇
は60℃以下であった。
の実施例について、図2を参照しながら説明する。ガラ
ス基板1上にLPCVD法によりアモルファスシリコン
を2000オングストロームの膜厚で着膜した後にパタ
ーニングを行ない、各トランジスタについて一対となる
4個の島状アモルファスシリコン層11を形成する。次
に、レジストを塗布した後にパターニングしてNMOS
部側の島状アモルファスシリコン層11を覆うようにイ
ンプラ・マスクとしてフォトレジストマスク4を形成す
る(図2(a))。続いて、低加速エネルギーによるシ
ャワー・ドーピング法でボロンを注入し、P+島状シリ
コン層11bを形成する(図2(b))。注入条件は、
5%B2H6/H2を用いて2keV,2×1015 ions/
cm2とすることにより、ドーピング中の基板温度の上昇
は60℃以下であった。
【0019】フォトレジストマスクを剥離し、再度レジ
ストを塗布した後にパターニングしてPMOS部側の島
状アモルファスシリコン層11を覆うようにインプラ・
マスクとしてフォトレジストマスク3を形成する。続い
て、低加速エネルギーによるシャワー・ドーピング法で
リンを注入し、N+島状シリコン層11aを形成する
(図2(c))。注入条件は、5%PH3/H2を用いて
10keV,2×1015ions/cm2とすることにより、
ドーピング中の基板温度の上昇は60℃以下であった。
ストを塗布した後にパターニングしてPMOS部側の島
状アモルファスシリコン層11を覆うようにインプラ・
マスクとしてフォトレジストマスク3を形成する。続い
て、低加速エネルギーによるシャワー・ドーピング法で
リンを注入し、N+島状シリコン層11aを形成する
(図2(c))。注入条件は、5%PH3/H2を用いて
10keV,2×1015ions/cm2とすることにより、
ドーピング中の基板温度の上昇は60℃以下であった。
【0020】次にLPCVD法によりアモルファスシリ
コン(a−Si)を700オングストロームの膜厚に着
膜した後にパターニングを行ない、P+島状シリコン層
11bとN+島状シリコン層11aとに挟まれた部分を
覆うようにチャネルシリコン層をそれぞれ形成する。次
に、室温においてエキシマ・レーザを用いて200〜3
50mJ/cm2のエネルギー密度でアニールを行ない、
前記チャネルシリコン層及びP+島状シリコン層11b
及びN+島状シリコン層11aを結晶化させて、チャネ
ルポリシリコン層5及びP+島状ポリシリコン層2b及
びN+島状ポリシリコン層2aを形成する(図2
(d))。
コン(a−Si)を700オングストロームの膜厚に着
膜した後にパターニングを行ない、P+島状シリコン層
11bとN+島状シリコン層11aとに挟まれた部分を
覆うようにチャネルシリコン層をそれぞれ形成する。次
に、室温においてエキシマ・レーザを用いて200〜3
50mJ/cm2のエネルギー密度でアニールを行ない、
前記チャネルシリコン層及びP+島状シリコン層11b
及びN+島状シリコン層11aを結晶化させて、チャネ
ルポリシリコン層5及びP+島状ポリシリコン層2b及
びN+島状ポリシリコン層2aを形成する(図2
(d))。
【0021】その後、ECR−PCVDを用いてSiO
2を1000オングストロームの膜厚で全面に着膜して
ゲート絶縁膜6を形成する。ゲート絶縁膜6の緻密化ア
ニールを行なった後、モリブデン(Mo)から成る金属
膜を2000オングストロームの膜厚に着膜し、パター
ニングを行なってP+島状ポリシリコン層2bとN+島
状ポリシリコン層2aとの間に位置する絶縁膜6上にそ
れぞれゲート電極7を形成する(図2(e))。以下の
プロセスは図1に示した実施例の製造方法と同様である
ので説明を省略する。
2を1000オングストロームの膜厚で全面に着膜して
ゲート絶縁膜6を形成する。ゲート絶縁膜6の緻密化ア
ニールを行なった後、モリブデン(Mo)から成る金属
膜を2000オングストロームの膜厚に着膜し、パター
ニングを行なってP+島状ポリシリコン層2bとN+島
状ポリシリコン層2aとの間に位置する絶縁膜6上にそ
れぞれゲート電極7を形成する(図2(e))。以下の
プロセスは図1に示した実施例の製造方法と同様である
ので説明を省略する。
【0022】CMOS薄膜トランジスタの製造方法の他
の実施例について、図3を参照しながら説明する。ガラ
ス基板1上にLPCVD法によりアモルファスシリコン
(a−Si)を1300オングストロームの膜厚で着膜
した後にパターニングを行ない、各トランジスタについ
て一対となる4個の島状アモルファスシリコン層11を
形成する。次に、レジストを塗布後にパターニングして
PMOS部側の島状アモルファスシリコン層11を覆う
ようにインプラ・マスクとしてフォトレジストマスク3
を形成する(図3(a))。続いて、低加速エネルギー
によるシャワー・ドーピング法でリンを注入し、N+島
状アモルファスシリコン層11aを形成する(図3
(b))。注入条件は、5%PH3/H2を用いて5ke
V,8×1015 ions/cm2とすることにより、ドーピン
グ中の基板温度の上昇は60℃以下であった。
の実施例について、図3を参照しながら説明する。ガラ
ス基板1上にLPCVD法によりアモルファスシリコン
(a−Si)を1300オングストロームの膜厚で着膜
した後にパターニングを行ない、各トランジスタについ
て一対となる4個の島状アモルファスシリコン層11を
形成する。次に、レジストを塗布後にパターニングして
PMOS部側の島状アモルファスシリコン層11を覆う
ようにインプラ・マスクとしてフォトレジストマスク3
を形成する(図3(a))。続いて、低加速エネルギー
によるシャワー・ドーピング法でリンを注入し、N+島
状アモルファスシリコン層11aを形成する(図3
(b))。注入条件は、5%PH3/H2を用いて5ke
V,8×1015 ions/cm2とすることにより、ドーピン
グ中の基板温度の上昇は60℃以下であった。
【0023】フォトレジストマスクを剥離し、LPCV
D法でアモルファスシリコン(a−Si)を500オン
グストロームの膜厚に着膜した後にパターニングを行な
い、ノンドープの島状アモルファスシリコン層11とN
+島状アモルファスシリコン層11aとに挟まれた部分
を覆うようにチャネルアモルファスシリコン層をそれぞ
れ形成する。次に、室温においてエキシマ・レーザを用
いて200〜350mJ/cm2のエネルギー密度でアニ
ールを行ない、チャネルアモルファスシリコン層及びノ
ンドープの島状アモルファスシリコン層11及びN+島
状アモルファスシリコン層11aを結晶化させ、チャネ
ルポリシリコン層5及び島状ポリシリコン層2及びN+
島状ポリシリコン層2aを形成する(図3(c))。
D法でアモルファスシリコン(a−Si)を500オン
グストロームの膜厚に着膜した後にパターニングを行な
い、ノンドープの島状アモルファスシリコン層11とN
+島状アモルファスシリコン層11aとに挟まれた部分
を覆うようにチャネルアモルファスシリコン層をそれぞ
れ形成する。次に、室温においてエキシマ・レーザを用
いて200〜350mJ/cm2のエネルギー密度でアニ
ールを行ない、チャネルアモルファスシリコン層及びノ
ンドープの島状アモルファスシリコン層11及びN+島
状アモルファスシリコン層11aを結晶化させ、チャネ
ルポリシリコン層5及び島状ポリシリコン層2及びN+
島状ポリシリコン層2aを形成する(図3(c))。
【0024】その後、ECR−LPCVDを用いてSi
O2を1000オングストロームの膜厚で全面に着膜し
てゲート絶縁膜6を形成する。ゲート絶縁膜6の緻密化
アニールを行なった後、モリブデン(Mo)から成る金
属膜を2000オングストロームの膜厚に着膜し、パタ
ーニングを行なって島状ポリシリコン層2とN+島状ポ
リシリコン層2aとの間に位置する絶縁膜6上にそれぞ
れゲート電極7を形成する(図3(d))。
O2を1000オングストロームの膜厚で全面に着膜し
てゲート絶縁膜6を形成する。ゲート絶縁膜6の緻密化
アニールを行なった後、モリブデン(Mo)から成る金
属膜を2000オングストロームの膜厚に着膜し、パタ
ーニングを行なって島状ポリシリコン層2とN+島状ポ
リシリコン層2aとの間に位置する絶縁膜6上にそれぞ
れゲート電極7を形成する(図3(d))。
【0025】続いて、インプラ・マスク無しでシャワー
・ドーピング法でボロンを注入する(図3(e))。こ
の時、ボロンはポリシリコン全体に注入されるが、ボロ
ン濃度は前記シャワー・ドーピング法によるリン濃度よ
り少なくなるようにドーピング量を調整することによ
り、既にリンがドープされているN+島状ポリシリコン
層2aはN+を維持し、ノンドープの島状ポリシリコン
層2はP+島状ポリシリコン層2bとすることができ
る。チャネルポリシリコン層5もP+領域となる。ま
た、この時の注入条件は低加速エネルギーである必要が
なく、本実施例では5%B2H6/H2を用いて70ke
V,3×1015 ions/cm2とした。従って、ドーピング
中の基板温度の上昇は200〜300℃となったが、フ
ォトレジストマスクを使用していないので何等問題がな
い。
・ドーピング法でボロンを注入する(図3(e))。こ
の時、ボロンはポリシリコン全体に注入されるが、ボロ
ン濃度は前記シャワー・ドーピング法によるリン濃度よ
り少なくなるようにドーピング量を調整することによ
り、既にリンがドープされているN+島状ポリシリコン
層2aはN+を維持し、ノンドープの島状ポリシリコン
層2はP+島状ポリシリコン層2bとすることができ
る。チャネルポリシリコン層5もP+領域となる。ま
た、この時の注入条件は低加速エネルギーである必要が
なく、本実施例では5%B2H6/H2を用いて70ke
V,3×1015 ions/cm2とした。従って、ドーピング
中の基板温度の上昇は200〜300℃となったが、フ
ォトレジストマスクを使用していないので何等問題がな
い。
【0026】次に基板温度を250〜450℃にあげた
状態で、エキシマ・レーザを用いたアニールによりゲー
ト電極7直下以外のpoly-Siを加熱し、島状ポリシリコ
ン層2a,2bに混入されたドーパントを横方向に拡散
させる。レーザ・アニールは、XeClレーザを用い
て、200〜500mJ/cm2のエネルギー密度を持つ
矩形のパルス・ビームをガラス基板1上で走査すること
により行なう。島状ポリシリコン層2a,2bに混入さ
れたドーパントはゲート電極7端直下まで拡散するの
で、ソース・ドレイン電極はゲート電極7に自己整合的
に形成される。すなわち、pチャネル側の薄膜トランジ
スタにおいては、ソース,ドレイン電極は前記ボロンの
シャワー・ドーピングでゲート電極7に自己整合的に形
成される。一方、nチャネル側の薄膜トランジスタの場
合、ボロンのシャワー・ドーピングでゲート電極7直下
の除いたチャネルポリシリコン層5にはボロンが一時的
に混入されるが、レーザ・アニールによるN+島状ポリ
シリコン層2aに注入されたドーパント(リン)の横方
向の拡散でコンペンセートされてN+領域となる(図3
(f))。以下のプロセスは図1に示した実施例の製造
方法と同様であるので説明を省略する。
状態で、エキシマ・レーザを用いたアニールによりゲー
ト電極7直下以外のpoly-Siを加熱し、島状ポリシリコ
ン層2a,2bに混入されたドーパントを横方向に拡散
させる。レーザ・アニールは、XeClレーザを用い
て、200〜500mJ/cm2のエネルギー密度を持つ
矩形のパルス・ビームをガラス基板1上で走査すること
により行なう。島状ポリシリコン層2a,2bに混入さ
れたドーパントはゲート電極7端直下まで拡散するの
で、ソース・ドレイン電極はゲート電極7に自己整合的
に形成される。すなわち、pチャネル側の薄膜トランジ
スタにおいては、ソース,ドレイン電極は前記ボロンの
シャワー・ドーピングでゲート電極7に自己整合的に形
成される。一方、nチャネル側の薄膜トランジスタの場
合、ボロンのシャワー・ドーピングでゲート電極7直下
の除いたチャネルポリシリコン層5にはボロンが一時的
に混入されるが、レーザ・アニールによるN+島状ポリ
シリコン層2aに注入されたドーパント(リン)の横方
向の拡散でコンペンセートされてN+領域となる(図3
(f))。以下のプロセスは図1に示した実施例の製造
方法と同様であるので説明を省略する。
【0027】本実施例によれば、N+領域を形成するた
めのシャワー・ドーピングをチャネルポリシリコン層5
の形成前に行ない、P+領域を形成するためのシャワー
・ドーピングをゲート電極形成後にインプラ・マスク無
しで行なった後、基板加熱した状態でエキシマ・レーザ
・アニールを行ない、N+島状ポリシリコン層2aのド
ーパントを横方向に拡散させたので、P+島状ポリシリ
コン層2bを形成するためのインプラ・マスクの作製を
省略することができる。また、N+領域を形成するため
のシャワー・ドーピングと、P+領域を形成するための
シャワー・ドーピングとの順序を逆にしてもよい。
めのシャワー・ドーピングをチャネルポリシリコン層5
の形成前に行ない、P+領域を形成するためのシャワー
・ドーピングをゲート電極形成後にインプラ・マスク無
しで行なった後、基板加熱した状態でエキシマ・レーザ
・アニールを行ない、N+島状ポリシリコン層2aのド
ーパントを横方向に拡散させたので、P+島状ポリシリ
コン層2bを形成するためのインプラ・マスクの作製を
省略することができる。また、N+領域を形成するため
のシャワー・ドーピングと、P+領域を形成するための
シャワー・ドーピングとの順序を逆にしてもよい。
【0028】CMOS薄膜トランジスタの製造方法の他
の実施例について、図4を参照しながら説明する。本実
施例は、N+島状ポリシリコン層2aの形成をシャワー
・ドーピング法を用いずに、着膜時にドーパントを混入
することができるin-situ膜を用いて行なった例であ
る。先ず、ガラス基板1上にプラズマCVD法によりリ
ンをin-situドープ(1×1020 atoms/cm3)したアモ
ルファスシリコン(a−Si)を1300オングストロ
ームの膜厚で着膜した後にパターニングを行ない、各ト
ランジスタについて一対となる4個のN+島状アモルフ
ァスシリコン層11aを形成する(図4(a))。
の実施例について、図4を参照しながら説明する。本実
施例は、N+島状ポリシリコン層2aの形成をシャワー
・ドーピング法を用いずに、着膜時にドーパントを混入
することができるin-situ膜を用いて行なった例であ
る。先ず、ガラス基板1上にプラズマCVD法によりリ
ンをin-situドープ(1×1020 atoms/cm3)したアモ
ルファスシリコン(a−Si)を1300オングストロ
ームの膜厚で着膜した後にパターニングを行ない、各ト
ランジスタについて一対となる4個のN+島状アモルフ
ァスシリコン層11aを形成する(図4(a))。
【0029】次に、レジストを塗布後にパターニングし
てNMOS部側となるN+島状アモルファスシリコン層
11aを覆うようにインプラ・マスクとしてフォトレジ
ストマスク4を形成する。続いて、低加速エネルギーに
よるシャワー・ドーピング法でボロンを注入し、P+島
状アモルファスシリコン層11bを形成する(図4
(b))。この時、ボロンはアモルファスシリコン全体
に注入されるが、ボロン濃度は前記in-situドープによ
るリンの濃度より多くなるようにドーピング量を調整す
ることにより、既にリンがドープされているPMOS部
側のN+島状アモルファスシリコン層11aをP+島状
アモルファスシリコン層11bとすることができる。注
入条件は、5%B2H6/H2を用いて5keV,1×1
016 ions/cm2とすることにより、ドーピング中の基板
温度の上昇は60℃以下であった。
てNMOS部側となるN+島状アモルファスシリコン層
11aを覆うようにインプラ・マスクとしてフォトレジ
ストマスク4を形成する。続いて、低加速エネルギーに
よるシャワー・ドーピング法でボロンを注入し、P+島
状アモルファスシリコン層11bを形成する(図4
(b))。この時、ボロンはアモルファスシリコン全体
に注入されるが、ボロン濃度は前記in-situドープによ
るリンの濃度より多くなるようにドーピング量を調整す
ることにより、既にリンがドープされているPMOS部
側のN+島状アモルファスシリコン層11aをP+島状
アモルファスシリコン層11bとすることができる。注
入条件は、5%B2H6/H2を用いて5keV,1×1
016 ions/cm2とすることにより、ドーピング中の基板
温度の上昇は60℃以下であった。
【0030】フォトレジストマスクを剥離し、LPCV
D法でアモルファスシリコン(a−Si)を500オン
グストロームの膜厚に着膜した後にパターニングを行な
い、P+島状アモルファスシリコン層11aとN+島状
アモルファスシリコン層11bとに挟まれた部分を覆う
ようにチャネルアモルファスシリコン層をそれぞれ形成
する。次に、室温においてエキシマ・レーザを用いて2
00〜350mJ/cm2のエネルギー密度でアニールを
行ない、チャネルアモルファスシリコン層及びP+島状
アモルファスシリコン層11a及びN+島状アモルファ
スシリコン層11bを結晶化させ、チャネルポリシリコ
ン層5及びP+島状ポリシリコン層2a及びN+島状ポ
リシリコン層2bを形成する(図4(c))。
D法でアモルファスシリコン(a−Si)を500オン
グストロームの膜厚に着膜した後にパターニングを行な
い、P+島状アモルファスシリコン層11aとN+島状
アモルファスシリコン層11bとに挟まれた部分を覆う
ようにチャネルアモルファスシリコン層をそれぞれ形成
する。次に、室温においてエキシマ・レーザを用いて2
00〜350mJ/cm2のエネルギー密度でアニールを
行ない、チャネルアモルファスシリコン層及びP+島状
アモルファスシリコン層11a及びN+島状アモルファ
スシリコン層11bを結晶化させ、チャネルポリシリコ
ン層5及びP+島状ポリシリコン層2a及びN+島状ポ
リシリコン層2bを形成する(図4(c))。
【0031】その後、ECR−LPCVDを用いてSi
O2を1000オングストロームの膜厚で全面に着膜し
てゲート絶縁膜6を形成する。ゲート絶縁膜6の緻密化
アニールを行なった後、モリブデン(Mo)から成る金
属膜を2000オングストロームの膜厚に着膜し、パタ
ーニングを行なってP+島状ポリシリコン層2aとN+
島状ポリシリコン層2bとの間に位置する絶縁膜6上に
それぞれゲート電極7を形成する(図4(d))。
O2を1000オングストロームの膜厚で全面に着膜し
てゲート絶縁膜6を形成する。ゲート絶縁膜6の緻密化
アニールを行なった後、モリブデン(Mo)から成る金
属膜を2000オングストロームの膜厚に着膜し、パタ
ーニングを行なってP+島状ポリシリコン層2aとN+
島状ポリシリコン層2bとの間に位置する絶縁膜6上に
それぞれゲート電極7を形成する(図4(d))。
【0032】次に基板温度を250〜450℃にあげた
状態で、エキシマ・レーザを用いたアニールによりゲー
ト電極7直下以外のpoly-Siを加熱し、島状ポリシリコ
ン層2a,2bに混入されたドーパントを横方向に拡散
させる。レーザ・アニールは、XeClレーザを用い
て、200〜500mJ/cm2のエネルギー密度を持つ
矩形のパルス・ビームをガラス基板1上で走査すること
により行なう。島状ポリシリコン層2a,2bに混入さ
れたドーパントはゲート電極7端直下まで拡散するの
で、ソース・ドレイン電極はゲート電極7に自己整合的
に形成される。すなわち、N+島状ポリシリコン層2b
からドーパントが横方向に拡散されてN+領域を形成
し、P+島状ポリシリコン層2aからドーパントが横方
向に拡散されてP+領域を形成する(図4(e))。以
下のプロセスは図1に示した実施例の製造方法と同様で
あるので説明を省略する。
状態で、エキシマ・レーザを用いたアニールによりゲー
ト電極7直下以外のpoly-Siを加熱し、島状ポリシリコ
ン層2a,2bに混入されたドーパントを横方向に拡散
させる。レーザ・アニールは、XeClレーザを用い
て、200〜500mJ/cm2のエネルギー密度を持つ
矩形のパルス・ビームをガラス基板1上で走査すること
により行なう。島状ポリシリコン層2a,2bに混入さ
れたドーパントはゲート電極7端直下まで拡散するの
で、ソース・ドレイン電極はゲート電極7に自己整合的
に形成される。すなわち、N+島状ポリシリコン層2b
からドーパントが横方向に拡散されてN+領域を形成
し、P+島状ポリシリコン層2aからドーパントが横方
向に拡散されてP+領域を形成する(図4(e))。以
下のプロセスは図1に示した実施例の製造方法と同様で
あるので説明を省略する。
【0033】本実施例によれば、N+領域の形成をin-s
itu膜により行なったので、インプラ・マスクの作製を
省略することができる。また、in-situ膜によりP+領
域を形成し、シャワー・ドーピング法によりN+領域を
形成するようにしてもよい。尚、以上の実施例ではゲー
ト金属としてモリブデン(Mo)を使用したが、これに
限定するものでなく、レーザアニール中に破壊されない
ものであれば何でのよく、例えばCr,Ti,Wの金属
や、それらの金属シリサイド(CrSi,TiSi2,
WSi2)を用いることができる。
itu膜により行なったので、インプラ・マスクの作製を
省略することができる。また、in-situ膜によりP+領
域を形成し、シャワー・ドーピング法によりN+領域を
形成するようにしてもよい。尚、以上の実施例ではゲー
ト金属としてモリブデン(Mo)を使用したが、これに
限定するものでなく、レーザアニール中に破壊されない
ものであれば何でのよく、例えばCr,Ti,Wの金属
や、それらの金属シリサイド(CrSi,TiSi2,
WSi2)を用いることができる。
【0034】
【発明の効果】本発明方法によれば、基板温度を上昇さ
せることなく島状シリコン層やチャネルポリシリコン層
をP+領域やN+領域とすることができるので、CMO
S薄膜トランジスタの作製におけるシャワー・ドーピン
グ法によるイオン注入に際して、フォトレジストをイン
プラ・マスクとして使用することができ、製造工程の簡
略化を図ることができる。
せることなく島状シリコン層やチャネルポリシリコン層
をP+領域やN+領域とすることができるので、CMO
S薄膜トランジスタの作製におけるシャワー・ドーピン
グ法によるイオン注入に際して、フォトレジストをイン
プラ・マスクとして使用することができ、製造工程の簡
略化を図ることができる。
【0035】
【図1】 (a)ないし(g)は、本発明方法によるC
MOS薄膜トランジスタの製造方法を示す製造工程図で
ある。
MOS薄膜トランジスタの製造方法を示す製造工程図で
ある。
【図2】 (a)ないし(e)は、本発明方法の他の実
施例にかかるCMOS薄膜トランジスタの製造方法を示
す製造工程図である。
施例にかかるCMOS薄膜トランジスタの製造方法を示
す製造工程図である。
【図3】 (a)ないし(f)は、本発明方法の他の実
施例にかかるCMOS薄膜トランジスタの製造方法を示
す製造工程図である。
施例にかかるCMOS薄膜トランジスタの製造方法を示
す製造工程図である。
【図4】 (a)ないし(e)は、本発明方法の他の実
施例にかかるCMOS薄膜トランジスタの製造方法を示
す製造工程図である。
施例にかかるCMOS薄膜トランジスタの製造方法を示
す製造工程図である。
【図5】 従来のCMOS薄膜トランジスタの構造を示
す断面説明図である。
す断面説明図である。
【図6】 シャワー・ドーピング時の基板温度上昇とド
ーパント・イオンの加速エネルギーとの関係を示すグラ
フである。
ーパント・イオンの加速エネルギーとの関係を示すグラ
フである。
【図7】 (a)ないし(c)は、従来のCMOS薄膜
トランジスタの製造方法を示す製造工程図である。
トランジスタの製造方法を示す製造工程図である。
1…ガラス基板、 2…島状ポリシリコン層、 2a…
N+島状ポリシリコン層、 2b…P+島状ポリシリコ
ン層、 3,4…フォトレジストマスク、 5…チャネ
ルポリシリコン層、 6…ゲート絶縁膜、 7…ゲート
電極、 11…島状アモルファスシリコン層、 11a
…N+島状アモルファスシリコン層、11b…P+島状
アモルファスシリコン層
N+島状ポリシリコン層、 2b…P+島状ポリシリコ
ン層、 3,4…フォトレジストマスク、 5…チャネ
ルポリシリコン層、 6…ゲート絶縁膜、 7…ゲート
電極、 11…島状アモルファスシリコン層、 11a
…N+島状アモルファスシリコン層、11b…P+島状
アモルファスシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 広田 匡紀 神奈川県海老名市本郷2274番地 富士ゼ ロックス株式会社海老名事業所内 (56)参考文献 特開 平1−136373(JP,A) 特開 平2−291138(JP,A) 特開 昭63−119527(JP,A) 特開 昭63−194326(JP,A) 特開 平3−122099(JP,A) 特開 平2−33935(JP,A) 特開 平5−36721(JP,A) 特開 昭62−39068(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/336 H01L 29/786
Claims (1)
- 【請求項1】絶縁性基板上のソース,ドレイン電極形成
位置にそれぞれ島状シリコン層を形成する第1の工程
と、前記島状シリコン層に周期律表で第三族若しくは第
五族の元素を低加速エネルギーによるシャワー・ドーピ
ング法で混入する第2の工程と、元素が混入された2つ
の島状シリコン層に挟まれた部分を覆うようにチャネル
ポリシリコン層を形成する第3の工程と、該チャネルポ
リシリコン層を覆う絶縁膜を形成する第4の工程と、前
記島状シリコン層同士の間に位置する前記絶縁膜上にゲ
ート電極を形成する第5の工程と、前記ゲート電極を形
成した基板面側からレーザ光照射によるアニ−ルを行な
うことにより各島状シリコン層から前記チャネルポリシ
リコン層に前記元素を拡散させてソース電極部及びドレ
イン電極部を形成する第6の工程と、を具備することを
特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23759092A JP3275384B2 (ja) | 1992-08-14 | 1992-08-14 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23759092A JP3275384B2 (ja) | 1992-08-14 | 1992-08-14 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0669237A JPH0669237A (ja) | 1994-03-11 |
JP3275384B2 true JP3275384B2 (ja) | 2002-04-15 |
Family
ID=17017579
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23759092A Expired - Fee Related JP3275384B2 (ja) | 1992-08-14 | 1992-08-14 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3275384B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100543061B1 (ko) * | 2001-06-01 | 2006-01-20 | 엘지.필립스 엘시디 주식회사 | 구동회로부 일체형 액정표시장치용 어레이 기판의 제조방법 |
-
1992
- 1992-08-14 JP JP23759092A patent/JP3275384B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0669237A (ja) | 1994-03-11 |
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