JP3274624B2 - 多階層バスシステムのタイミング制御装置 - Google Patents
多階層バスシステムのタイミング制御装置Info
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- JP3274624B2 JP3274624B2 JP12246897A JP12246897A JP3274624B2 JP 3274624 B2 JP3274624 B2 JP 3274624B2 JP 12246897 A JP12246897 A JP 12246897A JP 12246897 A JP12246897 A JP 12246897A JP 3274624 B2 JP3274624 B2 JP 3274624B2
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Description
【0001】
【発明の属する技術分野】本発明は、多階層バスシステ
ムのタイミング制御装置に関する。
ムのタイミング制御装置に関する。
【0002】
【従来の技術】従来、バスの調停回路の評価を支援する
目的で、あらかじめ設定した任意のタイミングでバス獲
得要求を送出させるテストモードをバス調停回路に設
け、入力される複数のバス獲得要求に対してバス調停を
容易に行えるようにした技術が特開平4−178753
号公報に開示されている。このようなテストモードを有
する事により、様々なタイミングでバス獲得要求を送出
することができ、その結果バスの調停タイミングを任意
に発生することができるようになるので、バスの評価を
効率的に行う事が可能となる。
目的で、あらかじめ設定した任意のタイミングでバス獲
得要求を送出させるテストモードをバス調停回路に設
け、入力される複数のバス獲得要求に対してバス調停を
容易に行えるようにした技術が特開平4−178753
号公報に開示されている。このようなテストモードを有
する事により、様々なタイミングでバス獲得要求を送出
することができ、その結果バスの調停タイミングを任意
に発生することができるようになるので、バスの評価を
効率的に行う事が可能となる。
【0003】また、キャッシュを内蔵した複数のプロセ
ッサ及び共有メモリが接続されたシステムバスを、ブリ
ッジにより複数接続して共有メモリ型マルチプロセッサ
システムを構築する技術は、既知のものである。例え
ば、特開平8−297642号公報記載の共有メモリ型
マルチプロセッサシステムでは、各々に複数のストアイ
ンキャッシュと共有メモリが接続された2本のシステム
バスをディレクトリと呼ばれるブリッジで接続したマル
チプロセッサシステムにおいて、キャッシュコヒーレン
シを維持する技術が開示されている。しかし、ここでは
上記のテストモードのような、評価を支援するための機
構に関する開示は行われていない。
ッサ及び共有メモリが接続されたシステムバスを、ブリ
ッジにより複数接続して共有メモリ型マルチプロセッサ
システムを構築する技術は、既知のものである。例え
ば、特開平8−297642号公報記載の共有メモリ型
マルチプロセッサシステムでは、各々に複数のストアイ
ンキャッシュと共有メモリが接続された2本のシステム
バスをディレクトリと呼ばれるブリッジで接続したマル
チプロセッサシステムにおいて、キャッシュコヒーレン
シを維持する技術が開示されている。しかし、ここでは
上記のテストモードのような、評価を支援するための機
構に関する開示は行われていない。
【0004】
【発明が解決しようとする課題】ところで、上記特開平
4−178753号公報で開示されたテストモードは、
強制的にバス獲得要求を送出するようになっている為、
調停回路のような一部の論理の評価には利用できるが、
バス上のシーケンスとしては正常な動作が期待できな
い。このため、例えば前記特開平7−102532号公
報に記載されているようなストアインキャッシュとブリ
ッジとがシステムバスに接続されているシステムにおい
て、ストアインキャッシュの制御論理やブリッジ内部の
パイプラインなどの制御論理の評価を支援する目的で上
記のテストモードを利用することはできないという問題
がある。
4−178753号公報で開示されたテストモードは、
強制的にバス獲得要求を送出するようになっている為、
調停回路のような一部の論理の評価には利用できるが、
バス上のシーケンスとしては正常な動作が期待できな
い。このため、例えば前記特開平7−102532号公
報に記載されているようなストアインキャッシュとブリ
ッジとがシステムバスに接続されているシステムにおい
て、ストアインキャッシュの制御論理やブリッジ内部の
パイプラインなどの制御論理の評価を支援する目的で上
記のテストモードを利用することはできないという問題
がある。
【0005】また、2本のバスを接続するブリッジで
は、接続される双方のバスからのコマンドを受信する。
この時、各々のバスに対してテストモードを独立して設
定したのでは、双方のバスからのコマンドがブリッジ内
部で競合するタイミングを制御する事ができないという
問題がある。
は、接続される双方のバスからのコマンドを受信する。
この時、各々のバスに対してテストモードを独立して設
定したのでは、双方のバスからのコマンドがブリッジ内
部で競合するタイミングを制御する事ができないという
問題がある。
【0006】本発明は、上記事情に鑑みてなされたもの
であり、バスに接続されるキャッシュやブリッジ等の内
部論理の評価を支援することができる縮退機構(バス調
停タイミング制御機構)を有する多階層バスシステムの
タイミング制御装置を提供することを目的とする。ま
た、本発明は、2本のバスを接続するブリッジ内部論理
の評価を支援する為の縮退機構を有する多階層バスシス
テムのタイミング制御装置を提供することを他の目的と
する。
であり、バスに接続されるキャッシュやブリッジ等の内
部論理の評価を支援することができる縮退機構(バス調
停タイミング制御機構)を有する多階層バスシステムの
タイミング制御装置を提供することを目的とする。ま
た、本発明は、2本のバスを接続するブリッジ内部論理
の評価を支援する為の縮退機構を有する多階層バスシス
テムのタイミング制御装置を提供することを他の目的と
する。
【0007】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、複数のプロセッサが接続されたローカル
バスと、グローバルバスとを接続し、前記ローカルバス
の調停制御を行うローカルバス調停部を備えた多階層バ
スシステムのタイミング制御装置であって、前記ローカ
ルバスの調停タイミングを規定する値を格納する間欠調
停モード設定レジスタと、前記間欠調停モード設定レジ
スタに設定された値に基づいて、前記ローカルバスのバ
スサイクルのうち前記ローカルバスを使用できるタイミ
ングでのみ調停タイミング信号を前記ローカルバス調停
部へ送出するローカルバス調停タイミング信号生成回路
とを具備することを特徴とする。また、本発明は、前記
グローバルバスの調停制御を行うグローバルバス調停部
と、前記間欠調停モード設定レジスタに設定された値に
基づいて、前記グローバルバスのバスサイクルのうち前
記グローバルバスを使用できるタイミングでのみ調停タ
イミング信号を前記ローカルバス調停部へ送出するグロ
ーバルバス調停タイミング信号生成回路とを具備するこ
とを特徴とする。さらに、本発明は、前記ローカルバス
と前記グローバルバスとの調停タイミングのずれ幅の設
定値を格納するローカルバス起動タイミング設定レジス
タと、前記グローバルバスを起動した後に前記ローカル
バスを起動する際、前記ローカルバス起動タイミング設
定レジスタの内容を参照して、前記グローバルバスの調
停タイミングから前記設定値による時間だけずらしたタ
イミングで前記ローカルバスの起動指示を示す信号を前
記ローカルバス調停部へ送出するローカルバス起動タイ
ミング信号生成回路とを具備することを特徴とする。
に、本発明は、複数のプロセッサが接続されたローカル
バスと、グローバルバスとを接続し、前記ローカルバス
の調停制御を行うローカルバス調停部を備えた多階層バ
スシステムのタイミング制御装置であって、前記ローカ
ルバスの調停タイミングを規定する値を格納する間欠調
停モード設定レジスタと、前記間欠調停モード設定レジ
スタに設定された値に基づいて、前記ローカルバスのバ
スサイクルのうち前記ローカルバスを使用できるタイミ
ングでのみ調停タイミング信号を前記ローカルバス調停
部へ送出するローカルバス調停タイミング信号生成回路
とを具備することを特徴とする。また、本発明は、前記
グローバルバスの調停制御を行うグローバルバス調停部
と、前記間欠調停モード設定レジスタに設定された値に
基づいて、前記グローバルバスのバスサイクルのうち前
記グローバルバスを使用できるタイミングでのみ調停タ
イミング信号を前記ローカルバス調停部へ送出するグロ
ーバルバス調停タイミング信号生成回路とを具備するこ
とを特徴とする。さらに、本発明は、前記ローカルバス
と前記グローバルバスとの調停タイミングのずれ幅の設
定値を格納するローカルバス起動タイミング設定レジス
タと、前記グローバルバスを起動した後に前記ローカル
バスを起動する際、前記ローカルバス起動タイミング設
定レジスタの内容を参照して、前記グローバルバスの調
停タイミングから前記設定値による時間だけずらしたタ
イミングで前記ローカルバスの起動指示を示す信号を前
記ローカルバス調停部へ送出するローカルバス起動タイ
ミング信号生成回路とを具備することを特徴とする。
【0008】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による多階層バスシステムのタイミング制御装
置について説明する。図1は本発明の一実施形態による
多階層バスシステムのタイミング制御装置が適用される
多階層バスシステムの構成の一例を示すブロック線図で
ある。
実施形態による多階層バスシステムのタイミング制御装
置について説明する。図1は本発明の一実施形態による
多階層バスシステムのタイミング制御装置が適用される
多階層バスシステムの構成の一例を示すブロック線図で
ある。
【0009】図1において、CPU(中央処理装置)1
は、ローカルバス110(以下Lバスと称する)に接続
されたプロセッサ(EPU)101〜104と、Lバス
110と後述するグローバルバス7に接続されたブリッ
ジ(BB)120とからなる。EPU101〜104
は、一般に一次キャッシュメモリを内蔵する。また、E
PU101〜104は、ドータボード上に一次キャッシ
ュを内蔵したプロセッサと二次キャッシュメモリを実装
した形態なども考えられるが、ここではキャッシュメモ
リの形態については言及しない。尚、以下の説明におい
ては、一次キャッシュメモリ及び二次キャッシュメモリ
を総轄してキャッシュと称する。
は、ローカルバス110(以下Lバスと称する)に接続
されたプロセッサ(EPU)101〜104と、Lバス
110と後述するグローバルバス7に接続されたブリッ
ジ(BB)120とからなる。EPU101〜104
は、一般に一次キャッシュメモリを内蔵する。また、E
PU101〜104は、ドータボード上に一次キャッシ
ュを内蔵したプロセッサと二次キャッシュメモリを実装
した形態なども考えられるが、ここではキャッシュメモ
リの形態については言及しない。尚、以下の説明におい
ては、一次キャッシュメモリ及び二次キャッシュメモリ
を総轄してキャッシュと称する。
【0010】図1中2〜4もCPU1と同様な構成を有
するCPUであり、それぞれLバス210,310,4
10にEPU201〜204,301〜304,401
〜404とブリッジ220,320,420とが接続さ
れ、ブリッジ220,320,420はグローバルバス
7に接続されている。上記グローバルバス7(以下、G
バスと称する)には、上述したCPU1〜4及び共有メ
モリ5,6(以下、MMUと称する)が接続される。
するCPUであり、それぞれLバス210,310,4
10にEPU201〜204,301〜304,401
〜404とブリッジ220,320,420とが接続さ
れ、ブリッジ220,320,420はグローバルバス
7に接続されている。上記グローバルバス7(以下、G
バスと称する)には、上述したCPU1〜4及び共有メ
モリ5,6(以下、MMUと称する)が接続される。
【0011】以上説明した構成が本発明の一実施形態に
よる多階層バスシステムのタイミング制御装置が適用さ
れる多階層バスシステムの構成であるが、一つのCPU
内に実装されるEPUの数や、Gバスに接続されるCP
Uの数、MMUの数は任意の数に変更することができる
ことは勿論である。ただし、一本のバスに多数のノード
を接続することは、LSIのドライバの駆動能力や信号
の伝搬遅延の制約を受けることになるため、無制限にノ
ード数を増やせる訳ではないことに留意すべきである。
よる多階層バスシステムのタイミング制御装置が適用さ
れる多階層バスシステムの構成であるが、一つのCPU
内に実装されるEPUの数や、Gバスに接続されるCP
Uの数、MMUの数は任意の数に変更することができる
ことは勿論である。ただし、一本のバスに多数のノード
を接続することは、LSIのドライバの駆動能力や信号
の伝搬遅延の制約を受けることになるため、無制限にノ
ード数を増やせる訳ではないことに留意すべきである。
【0012】ここで、上記Lバス110,210,31
0,410とGバス7との基本的な仕様を説明する。 ・分散調停 バスの獲得要求に従って、バスを獲得したノードを決定
するための調停回路を、バス上の全ノードにそれぞれ実
装し、全ノードで同時に調停を行う方式である。
0,410とGバス7との基本的な仕様を説明する。 ・分散調停 バスの獲得要求に従って、バスを獲得したノードを決定
するための調停回路を、バス上の全ノードにそれぞれ実
装し、全ノードで同時に調停を行う方式である。
【0013】・スプリットトランザクション方式 キャッシュからメモリへのリードリクエストとメモリか
らキャッシュヘのリプライとを分離して、それぞれ独立
したコマンドとして扱う方式である。この方式はリード
リクエストを送出し終えた段階で一度バスを解放して、
他のノードがバスを使用できるため、バスのバンド幅を
有効に使えるという長所を有する。リクエストとリプラ
イとの関連づけを行うために、バス上のノードはそれぞ
れリードソース管理テーブル(RRMT)と呼ばれるテ
ーブルを有し、リードリクエストにおいては送出時に付
与されるID番号が格納される。リプライは対応するリ
クエストのIDを付してリクエスト送出元(リクエス
タ)へ返却されるため、リクエスタはバス上に送出され
たリプライがどのリクエストに対するものであるかを判
断できる。
らキャッシュヘのリプライとを分離して、それぞれ独立
したコマンドとして扱う方式である。この方式はリード
リクエストを送出し終えた段階で一度バスを解放して、
他のノードがバスを使用できるため、バスのバンド幅を
有効に使えるという長所を有する。リクエストとリプラ
イとの関連づけを行うために、バス上のノードはそれぞ
れリードソース管理テーブル(RRMT)と呼ばれるテ
ーブルを有し、リードリクエストにおいては送出時に付
与されるID番号が格納される。リプライは対応するリ
クエストのIDを付してリクエスト送出元(リクエス
タ)へ返却されるため、リクエスタはバス上に送出され
たリプライがどのリクエストに対するものであるかを判
断できる。
【0014】なお、以後、リクエストとリプライとを共
に「コマンド」と称し、特に「要求」と「応答」とを区
別する必要がある場合には、各々を「リクエスト」、
「リプライ」と記載する。尚、対応する「リクエスト」
と「リプライ」とを組にして、一つの完結した動作(メ
モリからのデータリード動作など)を指して、トランザ
クションと称する。メモリへの書き込みのように、リプ
ライを要しないものは、「リクエスト」、「コマン
ド」、「トランザクション」の各単語の指す内容は等価
である。
に「コマンド」と称し、特に「要求」と「応答」とを区
別する必要がある場合には、各々を「リクエスト」、
「リプライ」と記載する。尚、対応する「リクエスト」
と「リプライ」とを組にして、一つの完結した動作(メ
モリからのデータリード動作など)を指して、トランザ
クションと称する。メモリへの書き込みのように、リプ
ライを要しないものは、「リクエスト」、「コマン
ド」、「トランザクション」の各単語の指す内容は等価
である。
【0015】・アドレス/データ分離方式 リードリクエストのような、アドレスのみを伴うコマン
ドと、リプライコマンドのような、データのみを伴うコ
マンドは、同一のバスサイクルで同時に動作することが
できる。アドレスのみを伴うコマンドが使用するバスを
特にアドレスバス、データのみを伴うコマンドを特にデ
ータバスと記す。(図9中の図表及び図10中の図表。
詳細は後述する)。尚、ライトコマンドのように、アド
レスとデータとを伴うコマンドは、アドレスバスとデー
タバスを同時に使用する。
ドと、リプライコマンドのような、データのみを伴うコ
マンドは、同一のバスサイクルで同時に動作することが
できる。アドレスのみを伴うコマンドが使用するバスを
特にアドレスバス、データのみを伴うコマンドを特にデ
ータバスと記す。(図9中の図表及び図10中の図表。
詳細は後述する)。尚、ライトコマンドのように、アド
レスとデータとを伴うコマンドは、アドレスバスとデー
タバスを同時に使用する。
【0016】・完全同期式 Lバス110,210,310,410及びGバス7
は、同じバスプロトコルに従い、共に5クロックで1サ
イクルとなるバスステートに完全に同期して制御され
る。ここで図9中の図表と図10中の図表を参照して、
バスプロトコルについて説明する。図9中の図表は、ア
ドレスバスコマンドの動作を説明するためのものであ
る。バスステート1〜5に対して、コマンドはREQ、
AR0、AD0、AD1、AR1、ACANの全6ステ
ージから構成される。ここでREQステージとACAN
ステージとが共にバスステート1と記載されているの
は、コマンドがオーバーラップして実行可能であること
を示す。つまり、あるアドレスバスコマンドのACAN
ステージでは、リクエストのキャンセルが送出されてい
るが、同時にその後続のリクエストがREQステージを
実行してバス獲得要求を送出しているのである。
は、同じバスプロトコルに従い、共に5クロックで1サ
イクルとなるバスステートに完全に同期して制御され
る。ここで図9中の図表と図10中の図表を参照して、
バスプロトコルについて説明する。図9中の図表は、ア
ドレスバスコマンドの動作を説明するためのものであ
る。バスステート1〜5に対して、コマンドはREQ、
AR0、AD0、AD1、AR1、ACANの全6ステ
ージから構成される。ここでREQステージとACAN
ステージとが共にバスステート1と記載されているの
は、コマンドがオーバーラップして実行可能であること
を示す。つまり、あるアドレスバスコマンドのACAN
ステージでは、リクエストのキャンセルが送出されてい
るが、同時にその後続のリクエストがREQステージを
実行してバス獲得要求を送出しているのである。
【0017】同様に、図10中の図表に示したデータバ
スコマンドの動作についても同じ事がいえる。図10中
に示された図表はデータバスコマンドの動作を説明する
ための図表である。データバスコマンドはREQ、AR
0、RID、AR1、D0〜D3の全8ステージから構
成される。D1〜D3ステージは、後続データバスコマ
ンドのREQ、AR0、RIDステージとオーバーラッ
プして動作する。
スコマンドの動作についても同じ事がいえる。図10中
に示された図表はデータバスコマンドの動作を説明する
ための図表である。データバスコマンドはREQ、AR
0、RID、AR1、D0〜D3の全8ステージから構
成される。D1〜D3ステージは、後続データバスコマ
ンドのREQ、AR0、RIDステージとオーバーラッ
プして動作する。
【0018】ここで、図1に戻って、本実施形態の各動
作について分説する。 ・EPU101からのリードトランザクション まず、リードコマンドがEPU101からLバス110
に送出されると、ブリッジ120がコマンドを受信す
る。この時、前述したようにリードリクエストにID番
号が付与され、Lバス110上の各ノードのRRMTに
記録される。ブリッジ120はLバス110から受信し
たリクエストをGバス7へ送出し、MMU5又はMMU
6の何れかが受信する。何れのMMU5,6が受信する
かは、リクエストアドレスによって決定される。またこ
の時、リクエストに対して付与されるIDがGバス7上
の各ノードのRRMTに登録される。
作について分説する。 ・EPU101からのリードトランザクション まず、リードコマンドがEPU101からLバス110
に送出されると、ブリッジ120がコマンドを受信す
る。この時、前述したようにリードリクエストにID番
号が付与され、Lバス110上の各ノードのRRMTに
記録される。ブリッジ120はLバス110から受信し
たリクエストをGバス7へ送出し、MMU5又はMMU
6の何れかが受信する。何れのMMU5,6が受信する
かは、リクエストアドレスによって決定される。またこ
の時、リクエストに対して付与されるIDがGバス7上
の各ノードのRRMTに登録される。
【0019】一方、MMU5又はMMU6からリプライ
が送出されるとき、リプライに付与されたIDによって
ブリッジ120は自分宛のリプライであることを認識す
る。ブリッジ120は受信したリプライをLバス110
へ送出する。ブリッジ120からLバス110ヘのリプ
ライに付与されたIDにより、EPU101は自分宛の
リプライであることを認識し、リプライを受信する。
が送出されるとき、リプライに付与されたIDによって
ブリッジ120は自分宛のリプライであることを認識す
る。ブリッジ120は受信したリプライをLバス110
へ送出する。ブリッジ120からLバス110ヘのリプ
ライに付与されたIDにより、EPU101は自分宛の
リプライであることを認識し、リプライを受信する。
【0020】・EPU101からのライトトランザクシ
ョン EPU101がライトコマンドを送出するとき、EPU
101はLバス110のアドレスバス及びデータバスを
同時に取得し、ライトコマンドのアドレスとライトデー
タとをそれぞれのバスに送出する。ブリッジ120はラ
イトコマンドを認識してコマンドを受信し、Gバス7へ
送出する。Gバス7へコマンドを送出する際にもブリッ
ジ120はアドレスバス及びデータバスを同時に使用す
る。MMU5又はMMU6の何れかが、ライトアドレス
によってライトコマンドを受信しするとライトトランザ
クションは完了する。
ョン EPU101がライトコマンドを送出するとき、EPU
101はLバス110のアドレスバス及びデータバスを
同時に取得し、ライトコマンドのアドレスとライトデー
タとをそれぞれのバスに送出する。ブリッジ120はラ
イトコマンドを認識してコマンドを受信し、Gバス7へ
送出する。Gバス7へコマンドを送出する際にもブリッ
ジ120はアドレスバス及びデータバスを同時に使用す
る。MMU5又はMMU6の何れかが、ライトアドレス
によってライトコマンドを受信しするとライトトランザ
クションは完了する。
【0021】リクエスタが他のEPU201〜204,
301〜304,401〜404であっても同様の動作
が行われる。尚、先にも述べたように、EPU101〜
104,201〜204,301〜304,401〜4
04はキャッシュを内蔵していることが多い。キャッシ
ュコヒーレンシを維持していくためには、図9及び図1
0中の図表に示したプロトコルを更に拡張する必要があ
るが、ここではキャッシュコヒーレンシの間題には言及
しない。
301〜304,401〜404であっても同様の動作
が行われる。尚、先にも述べたように、EPU101〜
104,201〜204,301〜304,401〜4
04はキャッシュを内蔵していることが多い。キャッシ
ュコヒーレンシを維持していくためには、図9及び図1
0中の図表に示したプロトコルを更に拡張する必要があ
るが、ここではキャッシュコヒーレンシの間題には言及
しない。
【0022】次に、図2を参照してブリッジ120につ
いて説明する。図2は、図1に示したブリッジ120の
内部構成を示すブロック図である。図中、グローバルバ
ス7及びローカルバス110は図1に示したものとそれ
ぞれ同一である。Lバスインタフェース121は、Lバ
ス110とブリッジ120内部の論理回路とを接続す
る。ブリッジ120とLバス110との間の入出力は、
全てLバスインタフェース121を介して行われる。同
様にGバスインタフェース122は、Gバス7とブリッ
ジ120内部の論理回路とを接続する。ブリッジ120
とGバス7との間の入出力は、全てGバスインタフェー
ス122を介して行われる。
いて説明する。図2は、図1に示したブリッジ120の
内部構成を示すブロック図である。図中、グローバルバ
ス7及びローカルバス110は図1に示したものとそれ
ぞれ同一である。Lバスインタフェース121は、Lバ
ス110とブリッジ120内部の論理回路とを接続す
る。ブリッジ120とLバス110との間の入出力は、
全てLバスインタフェース121を介して行われる。同
様にGバスインタフェース122は、Gバス7とブリッ
ジ120内部の論理回路とを接続する。ブリッジ120
とGバス7との間の入出力は、全てGバスインタフェー
ス122を介して行われる。
【0023】Lバスステート制御部125は、図9及び
図10中の図表に示したように、バスの各ステートに同
期してLバスインタフェース121が動作するように制
御を行う。Lバス調停部127は、図9及び図10中の
図表のREQステージのバス獲得要求を入力し、AR0
ステージにおいてバスの調停を行う。調停結果はLバス
ステート制御部125へ送出される。Gバス側について
も同様に、Gバスステート制御部126は、図9及び図
10中の図表に示したように、バスの各ステートに同期
してGバスインタフェース122が動作するように制御
を行う。
図10中の図表に示したように、バスの各ステートに同
期してLバスインタフェース121が動作するように制
御を行う。Lバス調停部127は、図9及び図10中の
図表のREQステージのバス獲得要求を入力し、AR0
ステージにおいてバスの調停を行う。調停結果はLバス
ステート制御部125へ送出される。Gバス側について
も同様に、Gバスステート制御部126は、図9及び図
10中の図表に示したように、バスの各ステートに同期
してGバスインタフェース122が動作するように制御
を行う。
【0024】Gバス調停部128は、図9及び図10中
の図表のREQステージのバス獲得要求を入力し、AR
0ステージにおいてバスの調停を行う。調停結果はGバ
スステート制御部126へ送出される。また、バッファ
123,124は、それぞれLバス110からGバス7
へ転送されるコマンド及びGバス7からLバス110ヘ
転送されるコマンドを格納するバッファである。本実施
形態で用いられるバスはアドレスバスとデータバスとが
分離されて同時動作する構造になっているため、これら
のバッファもそれぞれリクエストを格納するバッファと
リプライを格納するバッファとに分けて実装されるべき
ものだが、ここでは省略して一つのバッファとして示し
ている。
の図表のREQステージのバス獲得要求を入力し、AR
0ステージにおいてバスの調停を行う。調停結果はGバ
スステート制御部126へ送出される。また、バッファ
123,124は、それぞれLバス110からGバス7
へ転送されるコマンド及びGバス7からLバス110ヘ
転送されるコマンドを格納するバッファである。本実施
形態で用いられるバスはアドレスバスとデータバスとが
分離されて同時動作する構造になっているため、これら
のバッファもそれぞれリクエストを格納するバッファと
リプライを格納するバッファとに分けて実装されるべき
ものだが、ここでは省略して一つのバッファとして示し
ている。
【0025】また、図2中の同期化回路129は、Lバ
ス110とGバス7との間でステートの同期をとるため
に、本実施形態において追加された回路である。次に、
この同期化回路129の更に詳細な構成を図3を参照し
て説明する。図3は、図2中の同期化回路129の更に
詳細な構成を示すブロック結線図である。図3におい
て、間欠調停モード設定レジスタ134は、0〜3の値
をとりうるレジスタである。間欠調停モード設定レジス
タ134に設定される値はLバス110とGバス7とを
起動する前に設定されており、これらのバスが起動した
後に変更されることはない。
ス110とGバス7との間でステートの同期をとるため
に、本実施形態において追加された回路である。次に、
この同期化回路129の更に詳細な構成を図3を参照し
て説明する。図3は、図2中の同期化回路129の更に
詳細な構成を示すブロック結線図である。図3におい
て、間欠調停モード設定レジスタ134は、0〜3の値
をとりうるレジスタである。間欠調停モード設定レジス
タ134に設定される値はLバス110とGバス7とを
起動する前に設定されており、これらのバスが起動した
後に変更されることはない。
【0026】Lバス調停タイミング信号生成回路135
は、間欠調停モード設定レジスタ134の設定値を参照
して、Lバス110の調停を行うタイミングを決定し、
Lバス調停タイミング信号としてLバス調停部127へ
通知する。Lバス調停部127は、このLバス調停タイ
ミング信号により許可されたタイミングでのみ、調停を
行うことが許される。
は、間欠調停モード設定レジスタ134の設定値を参照
して、Lバス110の調停を行うタイミングを決定し、
Lバス調停タイミング信号としてLバス調停部127へ
通知する。Lバス調停部127は、このLバス調停タイ
ミング信号により許可されたタイミングでのみ、調停を
行うことが許される。
【0027】ここで、図4を参照して、Lバス調停タイ
ミング信号生成回路135の更に詳細な実装例について
説明する。図4は、Lバス調停タイミング信号生成回路
135の一実装例を示すブロック線図である。図中、符
号135が付されている箇所が図3中のLバス調停タイ
ミング信号生成回路135に相当し、同様に信号線14
6,149,150及び間欠調停モード設定レジスタ1
34は図3に示したものと同一である。
ミング信号生成回路135の更に詳細な実装例について
説明する。図4は、Lバス調停タイミング信号生成回路
135の一実装例を示すブロック線図である。図中、符
号135が付されている箇所が図3中のLバス調停タイ
ミング信号生成回路135に相当し、同様に信号線14
6,149,150及び間欠調停モード設定レジスタ1
34は図3に示したものと同一である。
【0028】図4において、調停タイミングカウンタ1
61は、0〜3の値を格納するレジスタを有する。この
レジスタは、信号線146から入力されるローカルバス
ステート信号により更新され、比較器163の出力が
「1」である場合にリセットされる。比較器163は調
停タイミングカウンタ161に設けられたレジスタの値
と間欠調停モード設定レジスタ134の値とを比較し、
一致した場合に「1」を出力し、不一致の場合に「0」
を出力する。加算器162は、調停タイミングカウンタ
161内のレジスタに格納された値をインクリメントす
る回路である。
61は、0〜3の値を格納するレジスタを有する。この
レジスタは、信号線146から入力されるローカルバス
ステート信号により更新され、比較器163の出力が
「1」である場合にリセットされる。比較器163は調
停タイミングカウンタ161に設けられたレジスタの値
と間欠調停モード設定レジスタ134の値とを比較し、
一致した場合に「1」を出力し、不一致の場合に「0」
を出力する。加算器162は、調停タイミングカウンタ
161内のレジスタに格納された値をインクリメントす
る回路である。
【0029】ここで、図7のタイミングチャートを参照
して、図4に示した回路の動作を説明する。図7は図4
のLバス調停タイミング信号生成回路135及び後述す
る図5に示したGバスタイミング調停タイミング信号生
成回路133の動作を説明するためのタイミングチャー
トである。図7において(a)に示されたバスステート
はLバス110及びGバス7のステートタイミングを表
す。本実施形態においては、簡単のためLバス110と
Gバス7とのステートタイミングを完全に同期させて説
明している。
して、図4に示した回路の動作を説明する。図7は図4
のLバス調停タイミング信号生成回路135及び後述す
る図5に示したGバスタイミング調停タイミング信号生
成回路133の動作を説明するためのタイミングチャー
トである。図7において(a)に示されたバスステート
はLバス110及びGバス7のステートタイミングを表
す。本実施形態においては、簡単のためLバス110と
Gバス7とのステートタイミングを完全に同期させて説
明している。
【0030】調停タイミングカウンタ161(調停タイ
ミングカウンタ161の値は図7中(c)に示してい
る)に入力されるLバスステート信号(図7中(b))
は、Lバスステート制御部125よりバスステート
(a)に同期したタイミングでのパルス信号を入力す
る。従って調停タイミングカウンタ161は、図7
(c)に示したように、バスステートが1〜5の間、値
を保持する。この時、間欠調停モード設定レジスタ13
4(間欠調停モード設定レジスタの値は図7中(d)に
示した)の設定値が「1」ならば、図に示したように調
停タイミングカウンタ161の値はLバスのサイクル毎
に0→1→0→1…と繰り返し変化する(図7中
(c))。従って、信号線150に出力されるLバス調
停タイミング信号(図7中(e)に示した)は、Lバス
の2サイクル毎に「1」となる。
ミングカウンタ161の値は図7中(c)に示してい
る)に入力されるLバスステート信号(図7中(b))
は、Lバスステート制御部125よりバスステート
(a)に同期したタイミングでのパルス信号を入力す
る。従って調停タイミングカウンタ161は、図7
(c)に示したように、バスステートが1〜5の間、値
を保持する。この時、間欠調停モード設定レジスタ13
4(間欠調停モード設定レジスタの値は図7中(d)に
示した)の設定値が「1」ならば、図に示したように調
停タイミングカウンタ161の値はLバスのサイクル毎
に0→1→0→1…と繰り返し変化する(図7中
(c))。従って、信号線150に出力されるLバス調
停タイミング信号(図7中(e)に示した)は、Lバス
の2サイクル毎に「1」となる。
【0031】同様に、間欠調停モードの値として「3」
を設定すると、信号線150に出力されるLバス調停タ
イミング信号はLバス110の4サイクル毎に「1」と
なり、間欠調停モードを「0」に設定すると、調停タイ
ミング信号は毎サイクル「1」が出力されることが容易
に理解できる。間欠調停を使用しない通常の動作時に
は、間欠調停モードに「0」を設定しておけばよい。
を設定すると、信号線150に出力されるLバス調停タ
イミング信号はLバス110の4サイクル毎に「1」と
なり、間欠調停モードを「0」に設定すると、調停タイ
ミング信号は毎サイクル「1」が出力されることが容易
に理解できる。間欠調停を使用しない通常の動作時に
は、間欠調停モードに「0」を設定しておけばよい。
【0032】図3に戻って、他の構成部材について説明
する。Gバス調停タイミング信号生成回路133は、L
バス調停タイミング信号生成回路135と同様に間欠調
停モード設定レジスタ134の設定値を参照して、Gバ
ス7の調停を行うタイミングを決定し、Gバス調停タイ
ミング信号としてGバス調停部128へ通知する。Gバ
ス調停部128は、このGバス調停タイミング信号によ
り許可されたタイミングでのみ、調停を行うことが許さ
れる。図5にGバス調停タイミング信号生成回路133
の更に詳細な実装例を示したが、調停タイミングカウン
タ164、比較器166、及び加算器165の構成や機
能は図4に示したLバス調停タイミング信号生成回路1
35の実装例と同様である。
する。Gバス調停タイミング信号生成回路133は、L
バス調停タイミング信号生成回路135と同様に間欠調
停モード設定レジスタ134の設定値を参照して、Gバ
ス7の調停を行うタイミングを決定し、Gバス調停タイ
ミング信号としてGバス調停部128へ通知する。Gバ
ス調停部128は、このGバス調停タイミング信号によ
り許可されたタイミングでのみ、調停を行うことが許さ
れる。図5にGバス調停タイミング信号生成回路133
の更に詳細な実装例を示したが、調停タイミングカウン
タ164、比較器166、及び加算器165の構成や機
能は図4に示したLバス調停タイミング信号生成回路1
35の実装例と同様である。
【0033】また、このGバス調停タイミング信号生成
回路133の動作タイミングについても、Lバス調停タ
イミング信号生成回路135と全く同様であるので、前
述した図7のタイミングチャートを参照すれば、同様に
理解できる。なお、調停タイミングカウンタ164の値
がローカルバス起動タイミング信号として信号線147
に出力されているが、これについては後述する。
回路133の動作タイミングについても、Lバス調停タ
イミング信号生成回路135と全く同様であるので、前
述した図7のタイミングチャートを参照すれば、同様に
理解できる。なお、調停タイミングカウンタ164の値
がローカルバス起動タイミング信号として信号線147
に出力されているが、これについては後述する。
【0034】再び図3に戻って図2中の同期化回路12
9の説明を進める。Lバス起動タイミング設定レジスタ
136は0〜3の値を格納するレジスタである。このレ
ジスタの値も間欠調停モード設定レジスタ134に設定
される値と同様、Lバス110とGバス7とが起動され
る前に設定され、バスが起動した後には変更されること
はない。Lバス起動指示信号生成回路132は、Lバス
起動タイミング設定レジスタ136に設定された値に基
づいて、Lバス110を起動するタイミングを生成す
る。
9の説明を進める。Lバス起動タイミング設定レジスタ
136は0〜3の値を格納するレジスタである。このレ
ジスタの値も間欠調停モード設定レジスタ134に設定
される値と同様、Lバス110とGバス7とが起動され
る前に設定され、バスが起動した後には変更されること
はない。Lバス起動指示信号生成回路132は、Lバス
起動タイミング設定レジスタ136に設定された値に基
づいて、Lバス110を起動するタイミングを生成す
る。
【0035】本実施形態に適用される多階層バスシステ
ムの起動を行う場合、図1を参照すると、最初にGバス
7を起動した後に、Gバス7に同期して各々のLバス1
10,210,310,410を起動するのが最も簡単
である。その理由は、Gバス7が起動した後に、Gバス
7に同期してLバス110,210,310,410を
起動する為の回路のみをブリッジ120,220,32
0,420に実装すれば良く回路構成が簡略化されるた
めである。また、各Lバス110,210,310,4
10とGバス7とを同期せずに起動することは、ブリッ
ジ120,220,320,420の内部論理回路をい
たずらに複雑化させることになるので、好ましくない。
ムの起動を行う場合、図1を参照すると、最初にGバス
7を起動した後に、Gバス7に同期して各々のLバス1
10,210,310,410を起動するのが最も簡単
である。その理由は、Gバス7が起動した後に、Gバス
7に同期してLバス110,210,310,410を
起動する為の回路のみをブリッジ120,220,32
0,420に実装すれば良く回路構成が簡略化されるた
めである。また、各Lバス110,210,310,4
10とGバス7とを同期せずに起動することは、ブリッ
ジ120,220,320,420の内部論理回路をい
たずらに複雑化させることになるので、好ましくない。
【0036】ここで、図3に示したLバス起動指示信号
生成回路132の更に詳細な実装例について図6を使用
して説明する。図6は図3中のLバス起動指示信号生成
回路132の実装例を示すブロック線図である。図6に
おいて、符号132が付された箇所は図3中ののLバス
起動指示信号生成回路132と等価である。また、Lバ
ス起動タイミング設定レジスタ136、信号線141,
145,147は図3に示したものとそれぞれ同一であ
る。
生成回路132の更に詳細な実装例について図6を使用
して説明する。図6は図3中のLバス起動指示信号生成
回路132の実装例を示すブロック線図である。図6に
おいて、符号132が付された箇所は図3中ののLバス
起動指示信号生成回路132と等価である。また、Lバ
ス起動タイミング設定レジスタ136、信号線141,
145,147は図3に示したものとそれぞれ同一であ
る。
【0037】さらに比較器172に入力されるのは、G
バス調停タイミング信号生成回路133から出力され、
信号線147を介して入力される値と、Lバス起動タイ
ミング設定レジスタ136の設定値である。両者の値が
一致するとき比較器172は「1」を、不一致の時
「0」を出力する。アンド回路171はグローバルバス
ステート信号と比較器172の出力の論理積をローカル
バス起動指示信号として出力する。
バス調停タイミング信号生成回路133から出力され、
信号線147を介して入力される値と、Lバス起動タイ
ミング設定レジスタ136の設定値である。両者の値が
一致するとき比較器172は「1」を、不一致の時
「0」を出力する。アンド回路171はグローバルバス
ステート信号と比較器172の出力の論理積をローカル
バス起動指示信号として出力する。
【0038】次に、図8を参照して図6に示したLバス
起動指示信号生成回路132の動作について説明する。
図8は、図6に示されたLバス起動指示信号生成回路1
32の動作を説明するためのタイミングチャートであ
る。図8中、(a)のバスサイクル(n,n+1,n+
2,・・・)と示してあるのは、Lバス110とGバス
7とのステート1〜5の区切りを示す。ここで、Gバス
7が起動している状態では、図7に示したタイミングで
Gバスステート信号(図8中(b))とGバス調停タイ
ミングカウンタ(図8中(c))との値を受信してい
る。ここでLバス起動タイミング設定レジスタ136の
設定値(図8中においては、(d)に示した)が「1」
であった場合について説明すると、図8中に矢印で示す
ように、比較器172に入力される値が共に「1」であ
り、且つGバスステート信号のパルスを入力したときに
Lバス起動指示信号が出力される(図8中(e)参
照)。
起動指示信号生成回路132の動作について説明する。
図8は、図6に示されたLバス起動指示信号生成回路1
32の動作を説明するためのタイミングチャートであ
る。図8中、(a)のバスサイクル(n,n+1,n+
2,・・・)と示してあるのは、Lバス110とGバス
7とのステート1〜5の区切りを示す。ここで、Gバス
7が起動している状態では、図7に示したタイミングで
Gバスステート信号(図8中(b))とGバス調停タイ
ミングカウンタ(図8中(c))との値を受信してい
る。ここでLバス起動タイミング設定レジスタ136の
設定値(図8中においては、(d)に示した)が「1」
であった場合について説明すると、図8中に矢印で示す
ように、比較器172に入力される値が共に「1」であ
り、且つGバスステート信号のパルスを入力したときに
Lバス起動指示信号が出力される(図8中(e)参
照)。
【0039】このLバス起動指示信号は信号線145を
介して、図2に示されたLバスステート制御部125へ
出力され、Lバスステート制御部125はLバス110
を起動する条件が揃ったとき(通常は外部の診断プロセ
ッサからLバス110の起動指示がブリッジ120に与
えられる)、Lバス起動指示信号をトリガにしてLバス
110の起動を開始する。
介して、図2に示されたLバスステート制御部125へ
出力され、Lバスステート制御部125はLバス110
を起動する条件が揃ったとき(通常は外部の診断プロセ
ッサからLバス110の起動指示がブリッジ120に与
えられる)、Lバス起動指示信号をトリガにしてLバス
110の起動を開始する。
【0040】このようにしてLバス110が起動された
結果、図8に示したようにLバスステート信号(f)が
同期化回路129(図2参照)へ出力されるとともに、
図4中のLバス110用の調停タイミングカウンタ16
1が動作を開始する(図8中(g)参照)。この時、G
バス7用の調停タイミングカウンタ164(図5参照)
とLバス110用の調停タイミングカウンタ161とは
全く同じ位相で動作していることから、Lバス110の
調停とGバス7の調停とは2サイクル毎に同時に行われ
ることがわかる。同様に、図3中のLバス起動タイミン
グ設定レジスタ136の設定値が「0」であったなら
ば、Lバス110の調停タイミングとGバス7の調停タ
イミングとはそれぞれ2サイクル毎に、交互に行われる
事が容易に理解される。
結果、図8に示したようにLバスステート信号(f)が
同期化回路129(図2参照)へ出力されるとともに、
図4中のLバス110用の調停タイミングカウンタ16
1が動作を開始する(図8中(g)参照)。この時、G
バス7用の調停タイミングカウンタ164(図5参照)
とLバス110用の調停タイミングカウンタ161とは
全く同じ位相で動作していることから、Lバス110の
調停とGバス7の調停とは2サイクル毎に同時に行われ
ることがわかる。同様に、図3中のLバス起動タイミン
グ設定レジスタ136の設定値が「0」であったなら
ば、Lバス110の調停タイミングとGバス7の調停タ
イミングとはそれぞれ2サイクル毎に、交互に行われる
事が容易に理解される。
【0041】
【発明の効果】以上説明したように、本発明によれば、
グローバルバスに同期してローカルバスを起動する際
に、任意に設定可能な値に従ってローカルバスの起動タ
イミングを操作でき、従って間欠調停モード時にローカ
ルバスとグローバルバスの調停タイミングを任意に設定
できるという効果がある。これによって、ローカルバス
から受信するコマンドとグローバルバスから受信するコ
マンドの競合が起こるタイミングを回避することが可能
になるため、多階層バスシステムのタイミング制御装置
の評価を支援するための機能として利用することも可能
となる。また、ローカル及びグローバルバスのそれぞれ
に備えた調停タイミング信号生成回路により、バスの調
停をバスサイクルの数回に1回の割合でしか行えないよ
うな制限を与えることができるという効果がある。従っ
て、調停タイミングを制限することで附属のバスインタ
フェースやバス制御論理の不具合部分を回避することが
できるようになるため、附属のバスインタフェースやバ
ス制御論理回路の評価を支援することもできるようにな
る。
グローバルバスに同期してローカルバスを起動する際
に、任意に設定可能な値に従ってローカルバスの起動タ
イミングを操作でき、従って間欠調停モード時にローカ
ルバスとグローバルバスの調停タイミングを任意に設定
できるという効果がある。これによって、ローカルバス
から受信するコマンドとグローバルバスから受信するコ
マンドの競合が起こるタイミングを回避することが可能
になるため、多階層バスシステムのタイミング制御装置
の評価を支援するための機能として利用することも可能
となる。また、ローカル及びグローバルバスのそれぞれ
に備えた調停タイミング信号生成回路により、バスの調
停をバスサイクルの数回に1回の割合でしか行えないよ
うな制限を与えることができるという効果がある。従っ
て、調停タイミングを制限することで附属のバスインタ
フェースやバス制御論理の不具合部分を回避することが
できるようになるため、附属のバスインタフェースやバ
ス制御論理回路の評価を支援することもできるようにな
る。
【図1】 本発明の一実施形態による多階層バスシステ
ムのタイミング制御装置が適用される多階層バスシステ
ムの構成の一例を示すブロック線図である。
ムのタイミング制御装置が適用される多階層バスシステ
ムの構成の一例を示すブロック線図である。
【図2】 図1に示したブリッジ120の内部構成を示
すブロック図である。
すブロック図である。
【図3】 図2中の同期化回路129の更に詳細な構成
を示すブロック結線図である。
を示すブロック結線図である。
【図4】 Lバス調停タイミング信号生成回路135の
一実装例を示すブロック線図である。
一実装例を示すブロック線図である。
【図5】 Gバス調停タイミング信号生成回路133の
更に詳細な実装例を示すブロック線図である。
更に詳細な実装例を示すブロック線図である。
【図6】 図3中のLバス起動指示信号生成回路132
の実装例を示すブロック線図である。
の実装例を示すブロック線図である。
【図7】 図4のLバス調停タイミング信号生成回路1
35及び図5のGバスタイミング調停タイミング信号生
成回路133の動作を説明するためのタイミングチャー
トである。
35及び図5のGバスタイミング調停タイミング信号生
成回路133の動作を説明するためのタイミングチャー
トである。
【図8】 図6に示されたLバス起動指示信号生成回路
132の動作を説明するためのタイミングチャートであ
る。
132の動作を説明するためのタイミングチャートであ
る。
【図9】 アドレスバスコマンドの動作を説明するため
の図表である。
の図表である。
【図10】 データバスコマンドの動作を説明するため
の図表である。
の図表である。
1〜4 CPU 5,6 共有メモリ(MMU) 7 グローバルバス 101〜104 プロセッサ(EPU) 110 ローカルバス 120 ブリッジ 201〜204 プロセツサ(EPU) 210 ローカルバス 220 ブリッジ 301〜304 プロセッサ(EPU) 310 ローカルバス 320 ブリッジ 401〜404 プロセッサ(EPU) 410 ローカルバス 420 ブリッジ 121 Lバスインタフェース 122 Gバスインタフェース 123,124 バッファ 125 Lバスステート制御部 126 Gバスステート制御部 127 Lバス調停部 128 Gバス調停部 129 同期化回路 132 Lバス起動指示信号生成回路 133 Gバス調停タイミング信号生成回路 134 間欠調停モード設定レジスタ 135 Lバス調停タイミング信号生成回路 136 Lバス起動タイミング設定レジスタ 141,142 信号線 144〜150 信号線 161,164 調停タイミングカウンタ 162,165 加算器 163,166 比較器 171 アンド回路 172 比較器
Claims (3)
- 【請求項1】 複数のプロセッサが接続されたローカル
バスと、グローバルバスとを接続し、前記ローカルバス
の調停制御を行うローカルバス調停部を備えた多階層バ
スシステムのタイミング制御装置であって、 前記ローカルバスの調停タイミングを規定する値を格納
する間欠調停モード設定レジスタと、 前記間欠調停モード設定レジスタに設定された値に基づ
いて、前記ローカルバスのバスサイクルのうち前記ロー
カルバスを使用できるタイミングでのみ調停タイミング
信号を前記ローカルバス調停部へ送出するローカルバス
調停タイミング信号生成回路とを具備することを特徴と
する多階層バスシステムのタイミング制御装置。 - 【請求項2】 前記グローバルバスの調停制御を行うグ
ローバルバス調停部と、 前記間欠調停モード設定レジスタに設定された値に基づ
いて、前記グローバルバスのバスサイクルのうち前記グ
ローバルバスを使用できるタイミングでのみ調停タイミ
ング信号を前記ローカルバス調停部へ送出するグローバ
ルバス調停タイミング信号生成回路とを具備することを
特徴とする請求項1記載の多階層バスシステムのタイミ
ング制御装置。 - 【請求項3】 前記ローカルバスと前記グローバルバス
との調停タイミングのずれ幅の設定値を格納するローカ
ルバス起動タイミング設定レジスタと、 前記グローバルバスを起動した後に前記ローカルバスを
起動する際、前記ローカルバス起動タイミング設定レジ
スタの内容を参照して、前記グローバルバスの調停タイ
ミングから前記設定値による時間だけずらしたタイミン
グで前記ローカルバスの起動指示を示す信号を前記ロー
カルバス調停部へ送出するローカルバス起動タイミング
信号生成回路とを具備することを特徴とする請求項2記
載の多階層バスシステムのタイミング制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12246897A JP3274624B2 (ja) | 1997-05-13 | 1997-05-13 | 多階層バスシステムのタイミング制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12246897A JP3274624B2 (ja) | 1997-05-13 | 1997-05-13 | 多階層バスシステムのタイミング制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10312358A JPH10312358A (ja) | 1998-11-24 |
JP3274624B2 true JP3274624B2 (ja) | 2002-04-15 |
Family
ID=14836604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12246897A Expired - Fee Related JP3274624B2 (ja) | 1997-05-13 | 1997-05-13 | 多階層バスシステムのタイミング制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3274624B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003242470A (ja) | 2002-02-21 | 2003-08-29 | Sony Corp | 外部接続機器及びホスト機器 |
JP2006293969A (ja) * | 2005-03-17 | 2006-10-26 | Fujitsu Ltd | データ転送装置 |
-
1997
- 1997-05-13 JP JP12246897A patent/JP3274624B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10312358A (ja) | 1998-11-24 |
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