JP3270945B2 - Heteroepitaxial growth method - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、Ｓｉ基板上にＧａＡｓ
等の化合物半導体エピタキシャル層を成長する方法に関
する。近年、衛星通信、移動通信技術等の高度化が進
み、低雑音高周波増幅器としてＧａＡｓ等の化合物半導
体を用いたＨＥＭＴ等の半導体装置の需要が高まり、そ
の生産性を向上するため大口径のＧａＡｓ基板の開発が
要求されている。BACKGROUND OF THE INVENTION 1. Field of the Invention
And the like for growing a compound semiconductor epitaxial layer. In recent years, satellite communication, mobile communication technology, and the like have advanced, and demand for semiconductor devices such as HEMTs using compound semiconductors such as GaAs as low-noise high-frequency amplifiers has increased. In order to improve the productivity, large-diameter GaAs substrates have been developed. Development is required.

【０００２】しかし、ＧａＡｓ等の化合物半導体は、機
械的に脆弱であるため製造工程中に割れやすく、また、
大口径の単結晶を製造することが困難である。そこで、
機械的に強く、大口径の結晶を製造し易いＳｉ基板の上
に化合物半導体層を成長し、これを化合物半導体基板と
して用いる方法が開発されている。However, compound semiconductors such as GaAs are mechanically fragile and thus easily broken during the manufacturing process.
It is difficult to produce large-diameter single crystals. Therefore,
A method has been developed in which a compound semiconductor layer is grown on a Si substrate, which is mechanically strong and can easily produce a large-diameter crystal, and is used as the compound semiconductor substrate.

【０００３】[0003]

【従来の技術】従来から知られているＳｉ基板上にＧａ
Ａｓ等の化合物半導体エピタキシャル層を成長する方法
においては、Ｓｉ基板を加熱してＳｉ基板の表面上に形
成されている自然酸化膜を除去した後、４００〜４５０
℃の低温でアモルファス状の低温成長層（成長核形成
層、成長初期層とも称されている）を形成し、６２５〜
７５０℃に昇温して、その温度で化合物半導体エピタキ
シャル層を成長する二段階成長法（二温度成長法とも称
されている）が採用されている。2. Description of the Related Art Ga on a conventionally known Si substrate.
In the method of growing a compound semiconductor epitaxial layer such as As, after heating a Si substrate to remove a natural oxide film formed on the surface of the Si substrate, 400 to 450
An amorphous low-temperature growth layer (also referred to as a growth nucleation layer or initial growth layer) is formed at a low temperature of
A two-stage growth method (also called a two-temperature growth method) in which the temperature is raised to 750 ° C. and the compound semiconductor epitaxial layer is grown at that temperature is employed.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、上記従
来の二段階成長法によると、化合物半導体エピタキシャ
ル層の表面に多数のピットが発生し、かつ、その表面の
凹凸が大きいため表面平坦性が悪く、また、高温で成長
を行うとピットは低減するが、キャリア濃度が上昇する
という問題があった。本発明は、化合物半導体エピタキ
シャル層の表面のピットを低減し、平坦性を向上し、キ
ャリア濃度を低減する、ヘテロエピタキシャル成長方法
を提供することを目的とする。However, according to the conventional two-stage growth method described above, a large number of pits are generated on the surface of the compound semiconductor epitaxial layer, and the surface unevenness is large, resulting in poor surface flatness. Further, when growth is performed at a high temperature, pits are reduced, but there is a problem that the carrier concentration increases. It is an object of the present invention to provide a heteroepitaxial growth method that reduces pits on the surface of a compound semiconductor epitaxial layer, improves flatness, and reduces carrier concentration.

【０００５】[0005]

【課題を解決するための手段】本発明にかかるヘテロエ
ピタキシャル成長方法においては、Ｓｉ基板等のＩＶ族
基板上に化合物半導体エピタキシャル層を形成するヘテ
ロエピタキシャル成長において、このＩＶ族基板上に化
合物半導体低温成長層を形成した後に昇温して第１の化
合物半導体エピタキシャル層を形成し、次いでさらに昇
温して第２の化合物半導体エピタキシャル層を形成し、
次いで降温して第３の化合物半導体エピタキシャル層を
形成する工程を採用した。In the heteroepitaxial growth method according to the present invention, in the heteroepitaxial growth for forming a compound semiconductor epitaxial layer on a group IV substrate such as a Si substrate, a compound semiconductor low-temperature growth layer is formed on the group IV substrate. Is formed, the temperature is raised to form a first compound semiconductor epitaxial layer, and then the temperature is further raised to form a second compound semiconductor epitaxial layer,
Next, a step of forming a third compound semiconductor epitaxial layer by lowering the temperature was adopted.

【０００６】この場合、第１の化合物半導体エピタキシ
ャル層を、６００℃以上７００℃未満で形成し、第２の
化合物半導体エピタキシャル層を７００℃以上で形成
し、第３の化合物半導体エピタキシャル層を７００℃未
満で形成することができる。In this case, the first compound semiconductor epitaxial layer is formed at 600 ° C. or more and less than 700 ° C., the second compound semiconductor epitaxial layer is formed at 700 ° C. or more, and the third compound semiconductor epitaxial layer is formed at 700 ° C. It can be formed with less than.

【０００７】またこの場合、第１の化合物半導体エピタ
キシャル層を形成する場合のＶ／ＩＩＩ比を、第２の化
合物半導体エピタキシャル層を形成する場合のＶ／ＩＩ
Ｉ比より低くすることができる。In this case, the V / III ratio when forming the first compound semiconductor epitaxial layer is changed by the V / II ratio when forming the second compound semiconductor epitaxial layer.
It can be lower than the I ratio.

【０００８】またこの場合、第１の化合物半導体エピタ
キシャル層の成長中のＶ／ＩＩＩ比および第２の化合物
半導体エピタキシャル層を成長する場合のＶ／ＩＩＩ比
を、第３の化合物半導体エピタキシャル層を形成する場
合のＶ／ＩＩＩ比よりも低く、例えば２０以下にする工
程を採用した。In this case, the V / III ratio during the growth of the first compound semiconductor epitaxial layer and the V / III ratio when the second compound semiconductor epitaxial layer is grown are determined by forming the third compound semiconductor epitaxial layer. In this case, a step of lowering the V / III ratio, for example, 20 or less was adopted.

【０００９】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板上に化合物半導体
低温成長層を形成した後に昇温して第１の化合物半導体
エピタキシャル層を形成し、第１の化合物半導体エピタ
キシャル層を、反応管内圧力７６Ｔｏｒｒ、Ｖ族原料ガ
ス分圧０．３５Ｔｏｒｒの点Ａと、反応管内圧力７６０
Ｔｏｒｒ、Ｖ族原料ガス分圧０．６Ｔｏｒｒの点Ｂと、
反応管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧５．７
Ｔｏｒｒの点Ｃと、反応管内圧力７６Ｔｏｒｒ、Ｖ族原
料ガス分圧１．３Ｔｏｒｒの点Ｄとで囲まれる領域の条
件でアニールして、第１の化合物半導体エピタキシャル
層の結晶性および表面平坦性を改善する工程を採用し
た。In a heteroepitaxial growth method for forming a compound semiconductor epitaxial layer on a group IV substrate such as a Si substrate, a compound semiconductor low-temperature growth layer is formed on the group IV substrate and then the temperature is increased to form a first compound semiconductor. An epitaxial layer is formed, and the first compound semiconductor epitaxial layer is formed at a point A at a reaction tube pressure of 76 Torr, a group V source gas partial pressure of 0.35 Torr, and a reaction tube pressure of 760.
Torr, a point B at which the partial pressure of the group V source gas is 0.6 Torr;
Reaction tube pressure 760 Torr, Group V source gas partial pressure 5.7
The first compound semiconductor epitaxial layer is annealed under conditions of a region surrounded by a point C of Torr and a point D of a reaction tube pressure of 76 Torr and a group V source gas partial pressure of 1.3 Torr to improve the crystallinity and surface flatness of the first compound semiconductor epitaxial layer. A process to improve was adopted.

【００１０】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板上に化合物半導体
低温成長層を成長し、その上に第１の化合物半導体エピ
タキシャル層をトリエチルガリウムを原料として化合物
半導体低温成長層を成長する場合の温度よりも高温で成
長し、その上に第１の化合物半導体エピタキシャル層を
成長する場合の温度より高温で第２の化合物半導体エピ
タキシャル層を成長する工程を採用した。In a heteroepitaxial growth method for forming a compound semiconductor epitaxial layer on a group IV substrate such as a Si substrate, a compound semiconductor low-temperature growth layer is grown on the group IV substrate, and a first compound semiconductor epitaxial layer is formed thereon. The layer is grown at a higher temperature than when a compound semiconductor low-temperature growth layer is grown using triethylgallium as a raw material, and the second compound semiconductor epitaxial layer is heated at a higher temperature than when a first compound semiconductor epitaxial layer is grown thereon. A step of growing a layer was employed.

【００１１】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板上にまず化合物半
導体低温成長層を成長し、次に化合物半導体エピタキシ
ャル層を成長した後に化合物半導体エピタキシャル層に
研磨を加えて平坦化し、次いで化合物半導体エピタキシ
ャル層を成長する場合の温度よりも高い温度でアニール
を行い、その上にアニール温度よりも低い温度で化合物
半導体エピタキシャル層を成長する工程を採用した。In a heteroepitaxial growth method for forming a compound semiconductor epitaxial layer on a group IV substrate such as a Si substrate, a compound semiconductor low-temperature growth layer is first grown on the group IV substrate, and then the compound semiconductor epitaxial layer is grown on the group IV substrate. After polishing, the compound semiconductor epitaxial layer is polished and flattened, and then annealed at a temperature higher than the temperature at which the compound semiconductor epitaxial layer is grown, and then the compound semiconductor epitaxial layer is grown at a temperature lower than the annealing temperature. Was adopted.

【００１２】また、（１００）から〔０１１〕方向へ傾
斜したＳｉ基板等のＩＶ族基板上に化合物半導体エピタ
キシャル層を形成するヘテロエピタキシャル成長方法に
おいて、このＩＶ族基板の加熱による自然酸化膜の除去
をＶ族元素含有雰囲気中で８７５℃以下で行い、このＩ
Ｖ族基板上に化合物半導体低温成長層を形成した後に昇
温して化合物半導体エピタキシャル層を形成する工程を
有し、さらに化合物半導体エピタキシャル層の成長中、
あるいは成長後のアニールをＳｉ基板の自然酸化膜を除
去する工程以下の温度で行う工程を採用した。In a heteroepitaxial growth method for forming a compound semiconductor epitaxial layer on a group IV substrate such as a Si substrate inclined from (100) to the [011] direction, removal of a natural oxide film by heating the group IV substrate is performed. In an atmosphere containing a Group V element at 875 ° C. or less,
Forming a compound semiconductor low-temperature growth layer on the group V substrate and then raising the temperature to form a compound semiconductor epitaxial layer;
Alternatively, a step of performing annealing after growth at a temperature equal to or lower than the step of removing the natural oxide film of the Si substrate is employed.

【００１３】[0013]

【００１４】[0014]

【作用】本発明のように、化合物半導体低温成長層の形
成後に比較的低温で第１の化合物エピタキシャル層を形
成すると、化合物半導体の成長核が集中して塊状に成長
する、いわゆるコアレッセンスを抑制することができ、
第１の化合物半導体エピタキシャル層の形成温度より高
い温度で第２の化合物半導体エピタキシャル層を形成す
ることによりピットを抑制し、平坦性を改善することが
可能になる。According to the present invention, when the first compound epitaxial layer is formed at a relatively low temperature after the formation of the compound semiconductor low-temperature growth layer, the so-called coalescence, in which the growth nuclei of the compound semiconductor are concentrated and grown in a lump, is suppressed. Can be
By forming the second compound semiconductor epitaxial layer at a temperature higher than the formation temperature of the first compound semiconductor epitaxial layer, pits can be suppressed and flatness can be improved.

【００１５】また、第２の化合物半導体エピタキシャル
層を高温で形成するとキャリア濃度が上昇するが、その
上に温度を下げて第３の化合物半導体エピタキシャル層
を形成すると、この層のキャリア濃度を抑制することが
できる。When the second compound semiconductor epitaxial layer is formed at a high temperature, the carrier concentration increases. However, when the third compound semiconductor epitaxial layer is formed thereon by lowering the temperature, the carrier concentration of this layer is suppressed. be able to.

【００１６】また、第１の化合物半導体エピタキシャル
層を形成する場合のＶ／ＩＩＩ比を、第２の化合物半導
体エピタキシャル層を形成する場合のＶ／ＩＩＩ比より
低くすると、その原因は現在のところ解明されていない
が、ピット数が減少する。Further, if the V / III ratio when forming the first compound semiconductor epitaxial layer is lower than the V / III ratio when forming the second compound semiconductor epitaxial layer, the cause is currently elucidated. Although not done, the number of pits decreases.

【００１７】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体低温成長層を形成した後に昇温して第１の化合物
半導体エピタキシャル層を形成し、第１の化合物半導体
エピタキシャル層を、反応管内圧力７６Ｔｏｒｒ、Ｖ族
原料ガス分圧０．３５Ｔｏｒｒの点Ａと、反応管内圧力
７６０Ｔｏｒｒ、Ｖ族原料ガス分圧０．６Ｔｏｒｒの点
Ｂと、反応管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧
５．７Ｔｏｒｒの点Ｃと、反応管内圧力７６Ｔｏｒｒ、
Ｖ族原料ガス分圧１．３Ｔｏｒｒの点Ｄとで囲まれる領
域の条件でアニールすると、第１の化合物半導体エピタ
キシャル層の結晶性および表面平坦性を改善することが
できる。Further, after forming a compound semiconductor low-temperature growth layer on a group IV substrate such as a Si substrate, the temperature is raised to form a first compound semiconductor epitaxial layer, and the first compound semiconductor epitaxial layer is pressurized in a reaction tube. Point A at 76 Torr, 0.35 Torr of group V source gas partial pressure, point B of 760 Torr inside the reaction tube, 0.6 V Torr of group V source gas, and 760 Torr inside the reaction tube, 5.7 Torr of group V source gas partial pressure. Point C, the reaction tube pressure 76 Torr,
Annealing under the conditions of the region surrounded by the point D of the group V source gas partial pressure of 1.3 Torr can improve the crystallinity and surface flatness of the first compound semiconductor epitaxial layer.

【００１８】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体低温成長層を成長し、その上に第１の化合物半導
体エピタキシャル層を、トリエチルガリウムを原料とし
て化合物半導体低温成長層を成長する場合の温度よりも
高温で成長すると、化合物半導体低温成長層の粗れを低
減することができる。In the case where a compound semiconductor low-temperature growth layer is grown on a group IV substrate such as a Si substrate, a first compound semiconductor epitaxial layer is formed thereon, and a compound semiconductor low-temperature growth layer is grown using triethylgallium as a raw material. By growing at a temperature higher than the temperature, the roughness of the compound semiconductor low-temperature growth layer can be reduced.

【００１９】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板の上にまず化合物
低温成長層を成長し、続いて化合物半導体エピタキシャ
ル層を成長した後に化合物半導体エピタキシャル層に研
磨を加えて平坦化し、次いで化合物半導体エピタキシャ
ル層を成長する温度よりも高い温度、例えば８００℃以
上でアニールを行い、その上にアニール温度よりも低い
温度で化合物半導体エピタキシャル層を成長するとピッ
ト密度を低減することができる。In a heteroepitaxial growth method for forming a compound semiconductor epitaxial layer on a group IV substrate such as a Si substrate, a low-temperature compound growth layer is first grown on the group IV substrate, and then a compound semiconductor epitaxial layer is grown on the group IV substrate. After that, the compound semiconductor epitaxial layer is polished and flattened, and then annealed at a temperature higher than the temperature at which the compound semiconductor epitaxial layer is grown, for example, 800 ° C. or higher, and then the compound semiconductor epitaxial layer is heated at a temperature lower than the annealing temperature. Growing the layer can reduce the pit density.

【００２０】また、（１００）から〔０１１〕方向へ傾
斜したＳｉ基板等のＩＶ族基板上に化合物半導体エピタ
キシャル層を形成するヘテロエピタキシャル成長方法に
おいて、このＩＶ族基板の加熱による自然酸化膜の除去
をＶ族元素含有雰囲気中で８７５℃以下で行い、このＩ
Ｖ族基板の上に化合物半導体低温成長層を形成後に昇温
して化合物半導体エピタキシャル層形成する工程を有
し、さらに化合物半導体結晶エピタキシャル層の成長
中、あるいは成長後のアニールを、このＩＶ族基板の自
然酸化膜を除去する工程以下の温度で行うと、化合物半
導体結晶エピタキシャル層の平坦性と結晶性を改善する
ことができる。In a heteroepitaxial growth method for forming a compound semiconductor epitaxial layer on a group IV substrate such as a Si substrate inclined from (100) to the [011] direction, the removal of the natural oxide film by heating the group IV substrate is performed. In an atmosphere containing a Group V element at 875 ° C. or less,
Forming a compound semiconductor epitaxial layer by raising the temperature after forming a compound semiconductor low-temperature growth layer on the group V substrate; and annealing during or after growth of the compound semiconductor crystal epitaxial layer. When the temperature is lower than the step of removing the natural oxide film, the flatness and crystallinity of the compound semiconductor crystal epitaxial layer can be improved.

【００２１】また、化合物半導体層の成長を開始する前
に反応管および反応管内の部品を酸素を含む雰囲気中で
アニールすると、ＧａＡｓ成分がチャンバー内壁に堆積
し、成長層上に落下して汚染するのを防ぐことができ
る。Further, if the reaction tube and the components in the reaction tube are annealed in an atmosphere containing oxygen before the growth of the compound semiconductor layer is started, GaAs components are deposited on the inner wall of the chamber and fall onto the growth layer to contaminate it. Can be prevented.

【００２２】[0022]

【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１は、第１実施例によって成長したＧ
ａＡｓヘテロエピタキシャル層の構成説明図である。こ
の図において、１はＳｉ基板、２は化合物半導体低温成
長層、３は第１の化合物半導体エピタキシャル層、４は
第２の化合物半導体エピタキシャル層、５は第３の化合
物半導体エピタキシャル層である。Embodiments of the present invention will be described below. (First Embodiment) FIG. 1 shows G grown according to the first embodiment.
FIG. 3 is a configuration explanatory view of an aAs heteroepitaxial layer. In this figure, 1 is a Si substrate, 2 is a compound semiconductor low-temperature growth layer, 3 is a first compound semiconductor epitaxial layer, 4 is a second compound semiconductor epitaxial layer, and 5 is a third compound semiconductor epitaxial layer.

【００２３】第１実施例によって形成されたＧａＡｓヘ
テロエピタキシャル層はこの図に示されているように、
Ｓｉ基板１の上に、ＧａＡｓからなる化合物半導体低温
成長層２が形成され、その上にＭＯＣＶＤ（ｍｅｔａｌ
ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ）によってＧａＡｓからなる第１の化
合物半導体エピタキシャル層３、ＧａＡｓからなる第２
の化合物半導体エピタキシャル層４、ＧａＡｓからなる
第３の化合物半導体エピタキシャル層５が形成されてい
る。この図に示されるＧａＡｓヘテロエピタキシャル層
は下記の成長方法によって形成される。The GaAs heteroepitaxial layer formed according to the first embodiment is, as shown in FIG.
A compound semiconductor low-temperature growth layer 2 made of GaAs is formed on a Si substrate 1, and an MOCVD (metal
organic chemical vapor de
the first compound semiconductor epitaxial layer 3 made of GaAs, and the second compound semiconductor epitaxial layer 3 made of GaAs.
And a third compound semiconductor epitaxial layer 5 made of GaAs. The GaAs heteroepitaxial layer shown in this figure is formed by the following growth method.

【００２４】図２は、第１実施例のＧａＡｓヘテロエピ
タキシャル成長方法の成長温度プロファイルである。こ
の成長温度プロファイルを参照して、この実施例のＧａ
Ａｓヘテロエピタキシャル成長方法を説明する。FIG. 2 shows a growth temperature profile of the GaAs heteroepitaxial growth method of the first embodiment. With reference to this growth temperature profile, Ga
The As heteroepitaxial growth method will be described.

【００２５】第１段階（図２中のイ参照） Ｓｉ基板１を還元性雰囲気中で１０００℃で約１０分間
熱処理して、自然酸化膜を除去する。First Step (See A in FIG. 2) The Si substrate 1 is heat-treated at 1000 ° C. for about 10 minutes in a reducing atmosphere to remove a natural oxide film.

【００２６】第２段階（図２中のロ参照） Ｓｉ基板１の上に、３５０〜５００℃の温度で、５分間
ＭＯＣＶＤすることによって成長核を形成する厚さ１０
０ÅのＧａＡｓからなる化合物半導体低温成長層２を成
長する。Second Step (See FIG. 2B) On the Si substrate 1, MOCVD is performed at a temperature of 350 to 500 ° C. for 5 minutes to form a growth nucleus having a thickness of 10
A compound semiconductor low-temperature growth layer 2 made of 0 ° GaAs is grown.

【００２７】第３段階（図２中のハ参照） その上に、６００℃以上７００℃未満に昇温して約１０
分間ＭＯＣＶＤすることによって、厚さ０．５μｍのＧ
ａＡｓからなる第１の化合物半導体エピタキシャル層３
を成長する。 この温度範囲において成長することによ
って、コアレッセンスを抑制して平坦性を改善すること
ができる。Third stage (see C in FIG. 2) Further, the temperature is raised to 600 ° C. or more and less than 700 ° C.
MOCVD for 0.5 min.
First compound semiconductor epitaxial layer 3 made of aAs
Grow. By growing in this temperature range, coalescence can be suppressed and flatness can be improved.

【００２８】第４段階（図２中のニ参照） その上に、７００℃以上に昇温して、約４０分間ＭＯＣ
ＶＤすることによって厚さ２．０μｍのＧａＡｓからな
る第２の化合物半導体エピタキシャル層４を成長する。
ＧａＡｓからなる第２の化合物半導体エピタキシャル層
を７００℃以上で形成すると、ピットを低減することが
できる。Fourth step (see d in FIG. 2) On top of that, the temperature was raised to 700 ° C. or more, and the MOC was
The second compound semiconductor epitaxial layer 4 made of GaAs having a thickness of 2.0 μm is grown by VD.
When the second compound semiconductor epitaxial layer made of GaAs is formed at 700 ° C. or higher, pits can be reduced.

【００２９】第５段階（図２中のホ参照） その上に、７００℃未満に降温して、約１０分間ＭＯＣ
ＶＤすることによって厚さ０．５μｍのＧａＡｓからな
る第３の化合物半導体エピタキシャル層５を成長する。Fifth Step (See E in FIG. 2) On top of that, the temperature was lowered to less than 700 ° C. and the MOC was
The third compound semiconductor epitaxial layer 5 made of GaAs having a thickness of 0.5 μm is grown by VD.

【００３０】図３は、従来と第１実施例の成長方法によ
るＧａＡｓエピタキシャル層の表面の結晶構造の顕微鏡
写真で、（Ａ）は従来のＭＯＣＶＤによって成長した場
合、（Ｂ）はこの実施例の成長方法によって成長した場
合の表面を示している。これらの写真は、原子間力顕微
鏡（ＡＦＭ）写真である。図３（Ａ）は従来のＭＯＣＶ
Ｄによって成長したＧａＡｓ層の表面を示し、２０個の
ピットが観察される。また、図３（Ｂ）は、この実施例
の成長方法によるＧａＡｓ層の表面を示し、僅かに４個
のピットが観察されるだけである。FIG. 3, by conventional growth method of the first embodiment in micrographs of the crystal structure of the surface of the GaAs epitaxial layer, (A) if grown by conventional MOCVD, (B) is in this embodiment The surface when grown by the growth method is shown. These photographs are atomic force microscope (AFM) photographs. FIG. 3A shows a conventional MOCV.
D shows the surface of the GaAs layer grown, and 20 pits are observed. FIG. 3B shows the surface of the GaAs layer formed by the growth method of this embodiment, in which only four pits are observed.

【００３１】図４は、従来と第１実施例の成長方法によ
るＧａＡｓエピタキシャル層の表面のピット数の比較図
である。この図の横軸は、従来の二段階成長法（成長温
度６５０℃と７００℃）と第１実施例による四段階成長
法によって成長したＧａＡｓエピタキシャル層を示し、
縦軸はそれらの表面のピット数を示している。FIG. 4 is a comparison diagram of the number of pits on the surface of the GaAs epitaxial layer according to the conventional method and the growth method according to the first embodiment. The horizontal axis of this figure shows the GaAs epitaxial layer grown by the conventional two-step growth method (growth temperatures of 650 ° C. and 700 ° C.) and the four-step growth method according to the first embodiment.
The vertical axis indicates the number of pits on those surfaces.

【００３２】この比較図に示されているように、従来の
二段階成長法においては、成長温度が６５０℃の場合は
ピット数が最も多く、成長温度が７００℃の場合は大き
く減少し、本発明の四段階成長法によるとピット数が数
分の１に減少していることが観察される。As shown in this comparative diagram, in the conventional two-step growth method, the number of pits is largest when the growth temperature is 650 ° C., and greatly decreases when the growth temperature is 700 ° C. It is observed that the number of pits is reduced by a fraction according to the four-stage growth method of the invention.

【００３３】図５は、従来と第１実施例の成長方法によ
るＧａＡｓエピタキシャル層の表面の平坦性の比較図で
ある。この図の横軸は、従来の二段階成長法（成長温度
６５０℃と７００℃）と第１実施例による四段階成長法
によって成長したＧａＡｓエピタキシャル層を示し、縦
軸はそれらの表面の平坦性を原子間力顕微鏡によって測
定した凹凸の標準偏差値（ｎｍ）を示している。当然の
ことながら、標準偏差値が小さいほど表面の凹凸は小さ
く、平坦性はよいことを示している。FIG. 5 is a comparison diagram of the flatness of the surface of the GaAs epitaxial layer between the conventional method and the growth method of the first embodiment. The abscissa of this figure shows the GaAs epitaxial layers grown by the conventional two-step growth method (growth temperatures of 650 ° C. and 700 ° C.) and the four-step growth method according to the first embodiment, and the ordinate axis shows their surface flatness. Shows the standard deviation value (nm) of the irregularities measured by an atomic force microscope. As a matter of course, the smaller the standard deviation value is, the smaller the unevenness of the surface is, and the better the flatness is.

【００３４】この比較図に示されているように、従来の
二段階成長法においては、成長温度が６５０℃の場合は
平坦性が悪く、成長温度が７００℃の場合はやや改善さ
れ、本発明の四段階成長法によると平坦性が顕著に改善
されていることがわかる。As shown in the comparative diagram, in the conventional two-stage growth method, the flatness is poor when the growth temperature is 650 ° C., and is slightly improved when the growth temperature is 700 ° C. According to the four-stage growth method, the flatness is remarkably improved.

【００３５】図６は、第１実施例の成長方法によるＧａ
Ａｓエピタキシャル層の成長温度とピット数の関係図で
ある。この図の横軸は第３の化合物半導体エピタキシャ
ル層であるＧａＡｓエピタキシャル層の成長温度を示
し、縦軸はピット数を示している。この関係図による
と、最上層のＧａＡｓエピタキシャル層の成長温度を低
くするほどピット数が減少し、特に、７００℃未満でピ
ット数が減少することが観察される。FIG. 6 is a graph showing Ga in the growth method of the first embodiment.
FIG. 3 is a diagram showing the relationship between the growth temperature of an As epitaxial layer and the number of pits. The abscissa in this figure indicates the growth temperature of the GaAs epitaxial layer as the third compound semiconductor epitaxial layer, and the ordinate indicates the number of pits. According to this relationship diagram, it is observed that the lower the growth temperature of the uppermost GaAs epitaxial layer, the lower the number of pits, and particularly that the number of pits decreases below 700 ° C.

【００３６】上記の実施例においては、ＧａＡｓエピタ
キシャル層を成長する場合について説明したが、例え
ば、ＧａＡｓ，ＡｌＡｓ，ＩｎＡｓ，ＧａＰ，ＡｌＰ，
ＩｎＰおよびこれらの混晶等、他の化合物半導体ヘテロ
エピタキシャル層の成長においても上記と同様の効果を
奏する。In the above embodiment, the case where a GaAs epitaxial layer is grown has been described. For example, GaAs, AlAs, InAs, GaP, AlP,
The same effects as described above can be obtained in the growth of other compound semiconductor heteroepitaxial layers such as InP and mixed crystals thereof.

【００３７】（第２実施例）上記の第１実施例の化合物
半導体のヘテロエピタキシャル成長方法においては、Ｓ
ｉ基板１上への、ＧａＡｓからなる化合物半導体低温成
長層２、ＧａＡｓからなる第１の化合物半導体エピタキ
シャル層３、ＧａＡｓからなる第２の化合物半導体エピ
タキシャル層４、ＧａＡｓからなる第３の化合物半導体
エピタキシャル層５は、すべて同じＶ／ＩＩＩ比で成長
した（図１、図２参照）。(Second Embodiment) In the method for heteroepitaxially growing a compound semiconductor according to the first embodiment, S
On the i-substrate 1, a compound semiconductor low-temperature growth layer 2 made of GaAs, a first compound semiconductor epitaxial layer 3 made of GaAs, a second compound semiconductor epitaxial layer 4 made of GaAs, and a third compound semiconductor epitaxial layer made of GaAs Layers 5 all grew at the same V / III ratio (see FIGS. 1 and 2).

【００３８】第１実施例のヘテロエピタキシャル成長方
法では、第１の化合物半導体エピタキシャル層３は、化
合物半導体低温成長層２のコアレッセンスを抑制して表
面粗れを低減することを目的として形成されるが、コア
レッセンスの抑制が充分でないために表面粗れが残るこ
とが分かった。また、第２の化合物半導体エピタキシャ
ル層４はピットを低減するために成長する層であるが、
ピットを大幅に低減するには至っていないことも分かっ
た。In the heteroepitaxial growth method of the first embodiment, the first compound semiconductor epitaxial layer 3 is formed for the purpose of suppressing the coalescence of the compound semiconductor low-temperature growth layer 2 and reducing the surface roughness. It was also found that the surface roughness remained due to insufficient suppression of coalescence. The second compound semiconductor epitaxial layer 4 is a layer grown to reduce pits.
It was also found that pits were not significantly reduced.

【００３９】図７は、第２実施例のＧａＡｓヘテロエピ
タキシャル成長方法の成長温度プロファイルである。こ
の成長温度プロファイルを参照して、この実施例のＧａ
Ａｓヘテロエピタキシャル成長方法を説明する。なお、
Ｓｉ基板１、ＧａＡｓからなる化合物半導体低温成長層
２、ＧａＡｓからなる第１の化合物半導体エピタキシャ
ル層３、ＧａＡｓからなる第２の化合物半導体エピタキ
シャル層４、ＧａＡｓからなる第３の化合物半導体エピ
タキシャル層５は図１を参照する。FIG. 7 shows a growth temperature profile of the GaAs heteroepitaxial growth method of the second embodiment. With reference to this growth temperature profile, Ga
The As heteroepitaxial growth method will be described. In addition,
The Si substrate 1, the compound semiconductor low-temperature growth layer 2 of GaAs, the first compound semiconductor epitaxial layer 3 of GaAs, the second compound semiconductor epitaxial layer 4 of GaAs, and the third compound semiconductor epitaxial layer 5 of GaAs Please refer to FIG.

【００４０】第１段階（図７中のイ参照） Ｓｉ基板１を還元性雰囲気中で１０００℃で約１０分間
加熱して表面に形成されている自然酸化膜を除去する。First Step (See A in FIG. 7) The Si substrate 1 is heated at 1000 ° C. for about 10 minutes in a reducing atmosphere to remove a natural oxide film formed on the surface.

【００４１】第２段階（図７中のロ参照） 次いで、Ｓｉ基板の温度を３５０〜５００℃に降温し
て、約５分間ＭＯＣＶＤすることによって成長核を形成
する厚さ１００ÅのＧａＡｓからなる化合物半導体低温
成長層２を成長する。Second Step (See FIG. 7B) Next, the temperature of the Si substrate is lowered to 350 to 500 ° C., and MOCVD is performed for about 5 minutes to form a compound of GaAs having a thickness of 100 ° and forming a growth nucleus. The semiconductor low temperature growth layer 2 is grown.

【００４２】第３段階（図７中のハ参照） 次いで、基板温度を６００℃以上７００℃未満に昇温
し、Ｖ／ＩＩＩ比を１３にして、約１０分間ＭＯＣＶＤ
することによって厚さ０．５μｍのＧａＡｓからなる第
１の化合物半導体エピタキシャル層３を成長する。Third Step (See C in FIG. 7) Then, the substrate temperature is raised to 600 ° C. or more and less than 700 ° C., the V / III ratio is set to 13, and MOCVD is performed for about 10 minutes.
As a result, the first compound semiconductor epitaxial layer 3 made of GaAs having a thickness of 0.5 μm is grown.

【００４３】第４段階（図７中のニ参照） 次いで、Ｓｉ基板温度を７００℃以上に昇温してＶ／Ｉ
ＩＩ比を１３に維持して約４０分間ＭＯＣＶＤすること
によって厚さ２．０μｍの第２のＧａＡｓからなる第２
の化合物半導体エピタキシャル層４を成長する。Fourth Step (See FIG. 7D) Next, the temperature of the Si substrate is raised to 700 ° C. or higher, and the V / I
MOCVD is performed for about 40 minutes while maintaining the II ratio at 13 to form a second GaAs layer of 2.0 μm thick.
The compound semiconductor epitaxial layer 4 is grown.

【００４４】第５段階（図７中のホ参照） 最後にＳｉ基板温度を７００℃未満に降温し、Ｖ／ＩＩ
Ｉ比を２７にして約１０分間ＭＯＣＶＤすることによっ
て、第３のＧａＡｓからなる化合物半導体エピタキシャ
ル層５を成長する。Fifth Step (See E in FIG. 7) Finally, the temperature of the Si substrate is lowered to less than 700 ° C., and V / II
The third compound semiconductor epitaxial layer 5 made of GaAs is grown by MOCVD at an I ratio of 27 for about 10 minutes.

【００４５】図８は、従来と第２実施例の成長方法によ
るＧａＡｓエピタキシャル層の状態の比較図で、（Ａ）
は表面凹凸標準偏差、（Ｂ）はピット密度を示してい
る。この図に示されているように、この実施例のヘテロ
エピタキシャル成長方法によると、ＧａＡｓからなる第
１の化合物半導体エピタキシャル層を成長する際のＶ／
ＩＩＩ比を低くすることによって、ＧａＡｓからなる化
合物半導体低温成長層２のコアレッセンスが有効に抑制
されて、表面凹凸標準偏差は従来の二段階成長法に比較
して、３．１ｎｍから２．７ｎｍに低減している。ま
た、ＧａＡｓからなる第２の化合物半導体エピタキシャ
ル層４を成長する際のＸ／ＩＩＩ比を低くすることによ
って、ピット密度は、従来の二段階成長法に比較して５
×１０⁵ ｃｍ^-2から３×１０⁵ ｃｍ^-2に低減している。FIG. 8 is a comparison diagram of the state of the GaAs epitaxial layer between the conventional method and the growth method of the second embodiment.
Indicates the standard deviation of the surface irregularities, and (B) indicates the pit density. As shown in this figure, according to the heteroepitaxial growth method of this embodiment, the V / V at the time of growing the first compound semiconductor epitaxial layer made of GaAs.
By lowering the III ratio, coalescence of the compound semiconductor low-temperature growth layer 2 made of GaAs is effectively suppressed, and the standard deviation of the surface unevenness is 3.1 nm to 2.7 nm as compared with the conventional two-step growth method. Has been reduced to In addition, by lowering the X / III ratio when growing the second compound semiconductor epitaxial layer 4 made of GaAs, the pit density can be reduced by 5 times as compared with the conventional two-step growth method.
It has been reduced from × 10 ⁵ cm ^-2 to 3 × 10 ⁵ cm ^-2 .

【００４６】この実施例の化合物半導体ヘテロエピタキ
シャル成長方法においては、Ｓｉ基板上に化合物半導体
低温成長層を形成し、その上に第１の化合物半導体エピ
タキシャル層を成長する際のＶ／ＩＩＩ比および第２の
化合物半導体エピタキシャル層を成長する際のＶ／ＩＩ
Ｉ比を、第３の化合物半導体エピタキシャル層を成長中
する際のＶ／ＩＩＩ比よりも低い値、特に２０以下にす
ることによって、表面粗れとピット密度を低減する効果
を有している。In the compound semiconductor heteroepitaxial growth method of this embodiment, a low-temperature compound semiconductor growth layer is formed on a Si substrate, and the V / III ratio and the second / II in growing a compound semiconductor epitaxial layer
By setting the I ratio to a value lower than the V / III ratio at the time of growing the third compound semiconductor epitaxial layer, particularly to 20 or less, there is an effect of reducing surface roughness and pit density.

【００４７】（第３実施例）この実施例の化合物半導体
ヘテロエピタキシャル成長方法は、Ｓｉ基板上に化合物
半導体成長初期層を成長し、その上に成長した第１の化
合物半導体エピタキシャル層を種々の条件によってアニ
ールすることによって半導素子あるいは集積回路を形成
する最上層の化合物半導体エピタキシャル層の表面を平
坦化する条件を見出したものである。(Third Embodiment) In the compound semiconductor heteroepitaxial growth method of this embodiment, an initial compound semiconductor growth layer is grown on a Si substrate, and the first compound semiconductor epitaxial layer grown thereon is subjected to various conditions. The present inventors have found conditions for flattening the surface of the uppermost compound semiconductor epitaxial layer forming a semiconductor element or an integrated circuit by annealing.

【００４８】Ｓｉ基板上に化合物半導体成長初期層を堆
積した後、化合物半導体エピタキシャル層を成長する
際、或る範囲の反応管内圧力とＶ族原料ガス分圧の雰囲
気中でその成長温度まで昇温すると、化合物半導体成長
初期層の表面平坦性が改善されることは既に知られてい
る。この実施例の化合物半導体ヘテロエピタキシャル成
長方法においては、Ｓｉ基板上に化合物半導体成長初期
層を成長し、その上に成長した化合物半導体エピタキシ
ャル層を所定の範囲の反応管内圧力とＶ族原料ガス分圧
の雰囲気中でアニールすることによって、さらにその上
に成長する化合物半導体エピタキシャル層の表面を平坦
化することを特徴とする。When the compound semiconductor epitaxial layer is grown after the compound semiconductor growth initial layer is deposited on the Si substrate, the temperature is raised to the growth temperature in an atmosphere of a certain range of the pressure inside the reaction tube and the partial pressure of the group V source gas. Then, it is already known that the surface flatness of the compound semiconductor growth initial layer is improved. In the compound semiconductor heteroepitaxial growth method of this embodiment, a compound semiconductor growth initial layer is grown on a Si substrate, and the compound semiconductor epitaxial layer grown thereon is subjected to a predetermined range of reaction tube pressure and group V source gas partial pressure. Annealing in an atmosphere further flattens the surface of the compound semiconductor epitaxial layer grown thereon.

【００４９】発明者らは、種々の実験によって、この化
合物半導体成長初期層を成長した後にＳｉ基板を昇温す
る際の平坦性を改善する雰囲気の条件が、化合物半導体
成長初期層の上に成長した化合物半導体エピタキシャル
層をアニールする際にも有効であることを発見した。According to various experiments, the inventors have found that the condition of the atmosphere for improving the flatness when the temperature of the Si substrate is raised after growing the compound semiconductor initial growth layer is improved on the compound semiconductor growth initial layer. It has been found that the compound semiconductor epitaxial layer is also effective in annealing.

【００５０】図９は、第３実施例の化合物半導体ヘテロ
エピタキシャル成長方法のアニール条件の説明図であ
る。この図の横軸はＶ族原料ガス分圧、縦軸は反応管内
圧力を示している。この図の、反応管内圧力７６Ｔｏｒ
ｒ、Ｖ族原料ガス分圧０．３５Ｔｏｒｒの点Ａと、反応
管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧０．６Ｔｏ
ｒｒの点Ｂと、反応管内圧力７６０Ｔｏｒｒ、Ｖ族原料
ガス分圧５．７Ｔｏｒｒの点Ｃと、反応管内圧力７６Ｔ
ｏｒｒ、Ｖ族原料ガス分圧１．３Ｔｏｒｒの点Ｄとで囲
まれる領域の条件下でＳｉ基板上に成長した化合物半導
体成長初期層の上に成長した化合物半導体エピタキシャ
ル層をアニールすると、さらにその上に形成する化合物
半導体エピタキシャル層の表面平坦性が大きく改善さ
れ、半導体素子や集積回路を形成するのに適した化合物
半導体エピタキシャル層が得られる。FIG. 9 is an explanatory diagram of annealing conditions in the compound semiconductor heteroepitaxial growth method of the third embodiment. In this figure, the horizontal axis indicates the partial pressure of the group V source gas, and the vertical axis indicates the pressure inside the reaction tube. In this figure, the pressure inside the reaction tube is 76 Torr.
r, a point A at which the group V source gas partial pressure is 0.35 Torr, a pressure inside the reaction tube of 760 Torr, and a group V source gas partial pressure of 0.6 To
rr point B, reaction tube pressure 760 Torr, group V source gas partial pressure 5.7 Torr point C, reaction tube pressure 76 T
When the compound semiconductor epitaxial layer grown on the initial layer of the compound semiconductor grown on the Si substrate is annealed under the conditions of the region surrounded by the point D at 1.3 Torr, the partial pressure of the orr and group V source gas, the annealing is further increased. The surface flatness of the compound semiconductor epitaxial layer to be formed is greatly improved, and a compound semiconductor epitaxial layer suitable for forming a semiconductor element or an integrated circuit can be obtained.

【００５１】ここで、この実施例の化合物半導体ヘテロ
エピタキシャル成長方法において、ＭＯＣＶＤによって
Ｓｉ基板の上にＧａＡｓをエピタキシャル成長する実験
例を説明する。Here, an experimental example in which GaAs is epitaxially grown on a Si substrate by MOCVD in the compound semiconductor heteroepitaxial growth method of this embodiment will be described.

【００５２】〔第１の実験〕 第１段階 反応管中にＨ₂ を１２ｓｌｍ、ＡｓＨ₃ を３４ｓｃｃｍ
導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を
１０００℃で１０分間加熱して自然酸化膜を除去した。
以後の工程において、Ｈ₂ の流量は変わらない。反応管
内圧力もアニール工程以外では変わらない。また、Ｇａ
Ａｓを成長する工程以外は反応管の内部に付着したＧａ
Ａｓが分解するのを防ぐためにＡｓＨ₃ を３４ｓｃｃｍ
導入した。[0052] First experiment] 12slm of H ₂ during the first stage reaction tube, 34Sccm the AsH ₃
Then, the pressure inside the reaction tube was set to 76 Torr, and the Si substrate was heated at 1000 ° C. for 10 minutes to remove the natural oxide film.
In the subsequent steps, the flow rate of H ₂ does not change. The pressure in the reaction tube does not change except in the annealing step. Also, Ga
Except for the step of growing As, Ga adhered to the inside of the reaction tube.
34 sccm of AsH ₃ to prevent As from decomposing
Introduced.

【００５３】第２段階 Ｓｉ基板の温度を４００℃程度に降温し、ＡｓＨ₃ を２
６６ｓｃｃｍ、トリメチルガリウム（ｔｒｉｍｅｔｈｙ
ｌｇａｌｌｉｕｍ ＴＭＧ）を１８ｓｃｃｍ導入してＧ
ａＡｓ低温成長層を１０ｎｍ程度堆積させた。[0053] The temperature of the second stage Si substrate was cooled to about 400 ° C., the AsH ₃ 2
66 sccm, trimethyl gallium (trimethy)
lgallium TMG) at 18 sccm and G
An aAs low-temperature growth layer was deposited to a thickness of about 10 nm.

【００５４】第３段階 次に、Ｓｉ基板を昇温し、この上に６５０℃でＡｓＨ₃
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
０．５μｍの第１のＧａＡｓエピタキシャル層を成長し
た。Third Step Next, the temperature of the Si substrate was raised, and AsH ₃ was placed thereon at 650 ° C.
Was introduced at 67 sccm and TMG was introduced at 2.5 sccm to grow a first GaAs epitaxial layer having a thickness of 0.5 μm.

【００５５】第４段階 第１のＧａＡｓエピタキシャル層の成長を中断し、Ｓｉ
基板を９００℃まで昇温し１５分間アニールを行った。
この際、反応管内圧力を７６Ｔｏｒｒとし、ＡｓＨ₃ 分
圧を０．１〜１．６Ｔｏｒｒの範囲で変化した。この反
応管内圧力とＡｓＨ₃ 分圧の範囲は、図９において直線
Ａ−Ｄで示されている。Fourth Step The growth of the first GaAs epitaxial layer is interrupted and Si
The substrate was heated to 900 ° C. and annealed for 15 minutes.
At this time, the pressure inside the reaction tube was set to 76 Torr, and the partial pressure of AsH ₃ was changed in the range of 0.1 to 1.6 Torr. The range between the pressure in the reaction tube and the partial pressure of AsH ₃ is shown by a straight line AD in FIG.

【００５６】第５段階 このあと、Ｓｉ基板を再び降温し、６５０℃でＡｓＨ₃
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
２．５μｍの上層の第２のＧａＡｓエピタキシャル層を
成長した。[0056] The fifth step Subsequently, the temperature was lowered Si substrate again, AsH ₃ at 650 ° C.
Was introduced at 67 sccm, and TMG was introduced at 2.5 sccm to grow an upper second GaAs epitaxial layer having a thickness of 2.5 μm.

【００５７】図１０は、アルシン分圧とＧａＡｓエピタ
キシャル層の表面平坦性の関係図（１）である。この図
の横軸はアルシン分圧、縦軸は第２のＧａＡｓエピタキ
シャル層の表面凹凸標準偏差を示している。そしてこの
表面凹凸標準偏差は、ＧａＡｓエピタキシャル層の表面
を原子間力顕微鏡で観察して定量化しており、この数値
が小さいほど表面は平坦である。FIG. 10 is a diagram (1) showing the relationship between the partial pressure of arsine and the surface flatness of the GaAs epitaxial layer. In this figure, the horizontal axis represents the partial pressure of arsine, and the vertical axis represents the standard deviation of the surface irregularities of the second GaAs epitaxial layer. The surface irregularity standard deviation is quantified by observing the surface of the GaAs epitaxial layer with an atomic force microscope, and the smaller the numerical value, the flatter the surface.

【００５８】Ｓｉ基板上に成長したＧａＡｓ低温成長層
の上に成長した第１のＧａＡｓエピタキシャル層をアニ
ールしなかった場合の、最上層の第２のＧａＡｓエピタ
キシャル層を観察すると、この図に示されているよう
に、ＲＭＳは４．０ｎｍであった。ＲＭＳが４．０ｎｍ
以下となり、アニールによる表面平坦性の改善がみられ
るのは、ＡｓＨ₃ 分圧が０．３５〜１．３Ｔｏｒｒの条
件であることがわかる。When the first GaAs epitaxial layer grown on the GaAs low-temperature growth layer grown on the Si substrate was not annealed, the uppermost second GaAs epitaxial layer was observed. As shown, the RMS was 4.0 nm. RMS is 4.0 nm
The results show that the surface flatness is improved by annealing under the condition that the partial pressure of AsH ₃ is 0.35 to 1.3 Torr.

【００５９】〔第２の実験〕 第１段階 反応管中にＨ₂ を１２ｓｌｍ、ＡｓＨ₃ を３４ｓｃｃｍ
導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を
１０００℃で１０分間加熱して自然酸化膜を除去した。
以後の工程において、Ｈ₂ の流量は変わらない。反応管
内圧力もアニール工程以外では変わらない。また、Ｇａ
Ａｓを成長する工程以外は反応管の内部に付着したＧａ
Ａｓが分解するのを防ぐためにＡｓＨ₃ を３４ｓｃｃｍ
導入した。[Second experiment] First stage In a reaction tube, 12 slm of H ₂ and 34 sccm of AsH ₃ were added.
Then, the pressure inside the reaction tube was set to 76 Torr, and the Si substrate was heated at 1000 ° C. for 10 minutes to remove the natural oxide film.
In the subsequent steps, the flow rate of H ₂ does not change. The pressure in the reaction tube does not change except in the annealing step. Also, Ga
Except for the step of growing As, Ga adhered to the inside of the reaction tube.
34 sccm of AsH ₃ to prevent As from decomposing
Introduced.

【００６０】第２段階 Ｓｉ基板の温度を４００℃程度に降温し、ＡｓＨ₃ を２
６６ｓｃｃｍ、ＴＭＧを１８ｓｃｃｍ導入してＧａＡｓ
低温成長層を１０ｎｍ程度堆積させた。[0060] The temperature of the second stage Si substrate was cooled to about 400 ° C., the AsH ₃ 2
GaAs with 66 sccm and 18 mg of TMG introduced
A low-temperature growth layer was deposited to a thickness of about 10 nm.

【００６１】第３段階 次に、Ｓｉ基板を昇温し、この上に６５０℃でＡｓＨ₃
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
０．５μｍの第１のＧａＡｓエピタキシャル層を成長し
た。Third Step Next, the temperature of the Si substrate was increased, and AsH ₃ was heated at 650 ° C.
Was introduced at 67 sccm and TMG was introduced at 2.5 sccm to grow a first GaAs epitaxial layer having a thickness of 0.5 μm.

【００６２】第４段階 第１のＧａＡｓエピタキシャル層の成長を中断し、Ｓｉ
基板を９００℃まで昇温し１５分間アニールを行った。
この際、反応管内圧力を７６０Ｔｏｒｒとし、ＡｓＨ₃
分圧を０〜１０Ｔｏｒｒの範囲で変化した。この反応管
内圧力とＡｓＨ₃ 分圧の範囲は、図９において直線Ｂ−
Ｃで示されている。Fourth Step The growth of the first GaAs epitaxial layer is interrupted, and Si
The substrate was heated to 900 ° C. and annealed for 15 minutes.
At this time, the pressure in the reaction tube was set to 760 Torr, and AsH ₃
The partial pressure was changed in the range of 0 to 10 Torr. The range between the pressure inside the reaction tube and the partial pressure of AsH ₃ is represented by a straight line B-
Indicated by C.

【００６３】第５段階 このあと、Ｓｉ基板を再び降温し、６５０℃でＡｓＨ₃
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
２．５μｍの上層の第２のＧａＡｓエピタキシャル層を
成長した。[0063] The fifth step Subsequently, the temperature was lowered Si substrate again, AsH ₃ at 650 ° C.
Was introduced at 67 sccm, and TMG was introduced at 2.5 sccm to grow an upper second GaAs epitaxial layer having a thickness of 2.5 μm.

【００６４】図１１は、アルシン分圧とＧａＡｓエピタ
キシャル層の表面平坦性の関係図（２）である。この図
の横軸はアルシン分圧、縦軸はＧａＡｓエピタキシャル
層の表面凹凸標準偏差を示している。ＲＭＳが４．０ｎ
ｍ以下となり、アニールによる表面平坦化の改善がみら
れるのは、ＡｓＨ₃ 分圧が０．６〜５．７Ｔｏｒｒの条
件であることがわかる。FIG. 11 is a diagram (2) showing the relationship between the partial pressure of arsine and the surface flatness of the GaAs epitaxial layer. In this figure, the horizontal axis represents the partial pressure of arsine, and the vertical axis represents the standard deviation of the surface unevenness of the GaAs epitaxial layer. RMS is 4.0n
m or less, and it can be seen that the improvement of surface flattening by annealing is seen under the condition of the partial pressure of AsH ₃ of 0.6 to 5.7 Torr.

【００６５】〔第３の実験〕 第１段階 反応管中にＨ₂ を１２ｓｌｍ、ＡｓＨ₃ を３４ｓｃｃｍ
導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を
１０００℃で１０分間加熱して自然酸化膜を除去した。
以後の工程において、Ｈ₂ の流量は変わらない。反応管
内圧力もアニール工程以外では変わらない。また、Ｇａ
Ａｓを成長する工程以外は反応管の内部に付着したＧａ
Ａｓが分解するのを防ぐためにＡｓＨ₃ を３４ｓｃｃｍ
導入した。[Third Experiment] First Stage In a reaction tube, 12 slm of H ₂ and 34 sccm of AsH ₃ were added.
Then, the pressure inside the reaction tube was set to 76 Torr, and the Si substrate was heated at 1000 ° C. for 10 minutes to remove the natural oxide film.
In the subsequent steps, the flow rate of H ₂ does not change. The pressure in the reaction tube does not change except in the annealing step. Also, Ga
Except for the step of growing As, Ga adhered to the inside of the reaction tube.
34 sccm of AsH ₃ to prevent As from decomposing
Introduced.

【００６６】第２段階 Ｓｉ基板の温度を４００℃程度に降温し、ＡｓＨ₃ を２
６６ｓｃｃｍ、ＴＭＧを１８ｓｃｃｍ導入してＧａＡｓ
低温成長層を１０ｎｍ程度堆積させた。[0066] The temperature of the second stage Si substrate was cooled to about 400 ° C., the AsH ₃ 2
GaAs with 66 sccm and 18 mg of TMG introduced
A low-temperature growth layer was deposited to a thickness of about 10 nm.

【００６７】第３段階 次に、Ｓｉ基板を昇温し、この上に６５０℃でＡｓＨ₃
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
０．５μｍの第１のＧａＡｓエピタキシャル層を成長し
た。Third Step Next, the temperature of the Si substrate was raised, and AsH ₃ was heated at 650 ° C.
Was introduced at 67 sccm and TMG was introduced at 2.5 sccm to grow a first GaAs epitaxial layer having a thickness of 0.5 μm.

【００６８】第４段階 第１のＧａＡｓエピタキシャル層の成長を中断し、Ｓｉ
基板を９００℃まで昇温し１５分間アニールを行った。
この際、ＡｓＨ₃ 流量を３４ｓｃｃｍとし、反応管内圧
力を５０〜７６０Ｔｏｒｒの範囲で変化した。このと
き、ＡｓＨ₃ 分圧は０．１４〜２．１Ｔｏｒｒの範囲で
あった。Fourth Step The growth of the first GaAs epitaxial layer is interrupted and Si
The substrate was heated to 900 ° C. and annealed for 15 minutes.
At this time, the flow rate of AsH ₃ was set to 34 sccm, and the pressure in the reaction tube was changed in the range of 50 to 760 Torr. At this time, the AsH ₃ partial pressure was in the range of 0.14 to 2.1 Torr.

【００６９】第５段階 このあと、Ｓｉ基板を再び降温し、６５０℃でＡｓＨ₃
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
２．５μｍの上層の第２のＧａＡｓエピタキシャル層を
成長した。[0069] The fifth step Subsequently, the temperature was lowered Si substrate again, AsH ₃ at 650 ° C.
Was introduced at 67 sccm, and TMG was introduced at 2.5 sccm to grow an upper second GaAs epitaxial layer having a thickness of 2.5 μm.

【００７０】図１２は、反応管内圧力とＧａＡｓエピタ
キシャル層の表面平坦性の関係図である。この図の横軸
は反応管内圧力、縦軸はＧａＡｓエピタキシャル層の表
面凹凸標準偏差を示している。ＲＭＳが４．０ｎｍ以下
となり、アニールによる表面平坦化の改善がみられるの
は、反応管内圧力が２２０Ｔｏｒｒ以上の条件、ＡｓＨ
₃ 分圧が０．６２以上の条件であることがわかる。これ
は図９の領域ＡＢＣＤに含まれる。FIG. 12 is a diagram showing the relationship between the pressure in the reaction tube and the surface flatness of the GaAs epitaxial layer. In this figure, the horizontal axis represents the pressure in the reaction tube, and the vertical axis represents the surface irregularity standard deviation of the GaAs epitaxial layer. The reason why the RMS is 4.0 nm or less and the surface flattening is improved by annealing is that the pressure in the reaction tube is 220 Torr or more,
_It can be seen that the condition is that the partial pressure is 0.62 or more. This is included in the area ABCD in FIG.

【００７１】上記の実施例においては、ＧａＡｓ低温成
長層、第１のＧａＡｓエピタキシャル層、上層の第２の
ＧａＡｓエピタキシャル層を成長する際の管内圧力を７
６Ｔｏｒｒとしたが、１１０Ｔｏｒｒ以下であれば上記
と同様の平坦な表面を有する上層の第２のＧａＡｓエピ
タキシャル層を得ることができた。この実施例において
は、化合物半導体としてＧａＡｓ，ＡｌＡｓ，ＩｎＡ
ｓ，ＧａＰ，ＡｌＰ，ＩｎＰまたはこれらの混晶を用い
ることができる。In the above embodiment, the pressure in the tube at the time of growing the GaAs low-temperature growth layer, the first GaAs epitaxial layer, and the upper second GaAs epitaxial layer was 7
Although the pressure was set to 6 Torr, if the pressure was 110 Torr or less, an upper second GaAs epitaxial layer having a flat surface similar to the above could be obtained. In this embodiment, GaAs, AlAs, InA is used as the compound semiconductor.
s, GaP, AlP, InP or a mixed crystal thereof can be used.

【００７２】（第４実施例）前記のように従来から、Ｓ
ｉ基板の上に４００〜５００℃程度の低温で化合物半導
体低温成長層を成長し、その上に６００〜７５０℃程度
の高温で所望の化合物半導体エピタキシャル層を成長す
る２段階成長法、または、この化合物半導体低温成長層
の上にそれよりやや高い温度でバッファーとなる化合物
半導体層を成長し、その上にさらに高い温度で所望の化
合物半導体エピタキシャル層を成長する３段階成長法が
知られている。(Fourth Embodiment) As described above, the conventional S
A two-stage growth method in which a compound semiconductor low-temperature growth layer is grown at a low temperature of about 400 to 500 ° C. on an i-substrate and a desired compound semiconductor epitaxial layer is grown thereon at a high temperature of about 600 to 750 ° C. A three-stage growth method is known in which a compound semiconductor layer serving as a buffer is grown at a slightly higher temperature on a compound semiconductor low-temperature growth layer, and a desired compound semiconductor epitaxial layer is grown thereon at a higher temperature.

【００７３】ところが、前記の２段階成長法において
は、化合物半導体低温成長層を成長した後に所望の化合
物半導体エピタキシャル成長層の成長温度まで昇温する
際、化合物半導体低温成長層の表面が荒れ、その上に成
長するエピタキシャル成長層の表面の平坦性が悪くなる
という問題があった。However, in the above-mentioned two-stage growth method, when the compound semiconductor low-temperature growth layer is grown to a desired growth temperature of the compound semiconductor epitaxial growth layer after growing the compound semiconductor low-temperature growth layer, the surface of the compound semiconductor low-temperature growth layer is roughened. There is a problem that the flatness of the surface of the epitaxially grown layer grown on the substrate becomes poor.

【００７４】このように低温成長層の表面が荒れる前
に、通常の所望のエピタキシャル成長層の成長温度より
も低温でバッファー層を成長する３段階成長法を用いる
ことによってある程度の改善がみられる。しかし、この
際、Ｇａ原料としてトリメチルガリウム（ＴＭＧ）を用
いると、ＴＭＧの分解温度が高いため、化合物半導体低
温成長層の上に成長するバッファー層の成長温度を充分
に低温化することができない。Before the surface of the low-temperature growth layer is roughened, a certain improvement can be seen by using a three-step growth method in which the buffer layer is grown at a temperature lower than the usual desired growth temperature of the epitaxial growth layer. However, at this time, if trimethylgallium (TMG) is used as the Ga raw material, the decomposition temperature of TMG is high, so that the growth temperature of the buffer layer grown on the compound semiconductor low-temperature growth layer cannot be sufficiently lowered.

【００７５】この実施例のヘテロエピタキシャル成長方
法は、Ｇａの原料として、前記のトリメチルガリウム
（ＴＭＧ）より分解温度が低く、低温で成長することが
できるトリエチルガリウム（ＴＥＧ）を用いて化合物半
導体低温成長層の上に化合物半導体のバッファー層を成
長する点を特徴とする。The heteroepitaxial growth method of this embodiment uses a compound semiconductor low-temperature growth layer using triethylgallium (TEG), which has a lower decomposition temperature than trimethylgallium (TMG) and can be grown at a low temperature, as a raw material for Ga. A buffer layer of a compound semiconductor is grown thereon.

【００７６】Ｇａ原料としてＴＭＧを用いる場合より低
温でバッファー層を成長することにより、化合物半導体
低温成長層を成長した後に目的とする化合物半導体エピ
タキシャル成長層を成長する温度まで昇温する際に生じ
ていた低温成長層の表面の荒れを防ぐことができ、この
上に成長する目的とする化合物半導体エピタキシャル層
の表面の平坦性を改善することができる。また、バッフ
ァー層を成長する際のＧａの原料として成長速度の遅い
トリエチルガリウム（ＴＥＧ）を用い、化合物半導体低
温成長層や目的とする化合物半導体エピタキシャル層等
の他の層を成長する際には、成長速度の速いトリメチル
ガリウム（ＴＭＧ）を用いることによって工程全体が長
時間化するのを防ぐことができる。When the buffer layer is grown at a lower temperature than when TMG is used as the Ga source, the temperature rises to a temperature at which the target compound semiconductor epitaxial growth layer is grown after the compound semiconductor low-temperature growth layer is grown. Roughness of the surface of the low-temperature growth layer can be prevented, and the flatness of the surface of the target compound semiconductor epitaxial layer grown thereon can be improved. In addition, when triethylgallium (TEG) having a low growth rate is used as a raw material of Ga when growing the buffer layer and another layer such as a compound semiconductor low-temperature growth layer or a target compound semiconductor epitaxial layer is grown, By using trimethylgallium (TMG) having a high growth rate, it is possible to prevent the entire process from being lengthened.

【００７７】この実施例においては、ＭＯＣＶＤによっ
てＳｉ基板上にＧａＡｓエピタキシャル層を成長する工
程を説明する。In this embodiment, a process of growing a GaAs epitaxial layer on a Si substrate by MOCVD will be described.

【００７８】第１段階 反応管中にＨ₂ を１２ｓｌｍ、ＡｓＨ₃ を３４ｓｃｃｍ
の流量で導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓ
ｉ基板を１０００℃に加熱して１０分間維持して自然酸
化膜を除去する。以後の工程において、Ｈ₂ の流量は変
わらず、反応管内圧力はアニール工程以外では変わらな
い。また、成長以外のときは反応管の内部に付着したＧ
ａＡｓが分解するのを防ぐため、ＡｓＨ₃ を３４ｓｃｃ
ｍ導入する。First stage In the reaction tube, 12 slm of H ₂ and 34 sccm of AsH ₃ were added.
And the pressure inside the reaction tube was set to 76 Torr.
The i-substrate is heated to 1000 ° C. and maintained for 10 minutes to remove the natural oxide film. In the subsequent steps, the flow rate of H ₂ does not change, and the pressure in the reaction tube does not change except in the annealing step. In addition, at times other than the growth, G adhered to the inside of the reaction tube.
AsH ₃ is added at 34 scc to prevent
m.

【００７９】第２段階 Ｓｉ基板の温度を４００℃程度に降温し、ＡｓＨ₃ を２
６６ｓｃｃｍ、ＴＭＧを１８ｓｃｃｍ導入してＧａＡｓ
低温成長層を１０ｎｍ程度成長する。[0079] The temperature of the second stage Si substrate was cooled to about 400 ° C., the AsH ₃ 2
GaAs with 66 sccm and 18 mg of TMG introduced
A low temperature growth layer is grown to about 10 nm.

【００８０】第３段階 次に、Ｓｉ基板を昇温し、次の条件でバッファー層を成
長する。 ＡｓＨ₃ 流量 ６７ｓｃｃｍ ＴＭＧ流量 ２．５ｓｃｃｍ ＴＥＧ流量 ２．６ｓｃｃｍ バッファー層の成長温度（℃）およびＧａ原料 ４５０℃ ＴＥＧ ５００℃ ＴＥＧ ５２０℃ ＴＥＧ ５５０℃ ＴＭＧ，ＴＥＧ ５７０℃ ＴＭＧ，ＴＥＧ ６００℃ ＴＭＧ ６５０℃ ＴＭＧ，ＴＥＧ 膜圧 ５０００ÅThird Step Next, the temperature of the Si substrate is raised, and a buffer layer is grown under the following conditions. AsH ₃ flow rate 67 sccm TMG flow rate 2.5 sccm TEG flow rate 2.6 sccm Buffer layer growth temperature (° C.) and Ga material 450 ° C. TEG 500 ° C. TEG 520 ° C. TEG 550 ° C. TMG, TEG 570 ° C. TMG, TEG 600 ° C. TMG 650 ° C. TMG , TEG Membrane pressure 5000Å

【００８１】第４段階 Ｓｉ基板の温度を６５０℃に昇温し、反応管内にＡｓＨ
₃ を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍの流量で導
入して厚さ２．５μｍのＧａＡｓエピタキシャル層を成
長する。Fourth Step The temperature of the Si substrate was raised to 650 ° C., and AsH was introduced into the reaction tube.
₃ is introduced at a flow rate of 67 sccm and TMG is introduced at a flow rate of 2.5 sccm to grow a GaAs epitaxial layer having a thickness of 2.5 μm.

【００８２】図１３は、第４実施例のＧａＡｓエピタキ
シャル層の平坦性とバッファー層成長温度関係図で、
（Ａ）はピット密度、（Ｂ）は平坦性を示している。こ
の図１３（Ａ），（Ｂ）にみられるように、Ｇａ原料と
してＴＭＧを用いた場合は、５７０℃以下でバッファー
層を成長すると、急激に低温成長層表面のピット密度と
平坦性の劣化する。しかし、Ｇａ原料としてＴＥＧを用
いた場合は、５７０℃以下でバッファー層を成長しても
５００℃程度まではバッファー層の表面のピット密度と
平坦性の劣化は生じない。FIG. 13 is a graph showing the relationship between the flatness of the GaAs epitaxial layer and the growth temperature of the buffer layer in the fourth embodiment.
(A) shows the pit density, and (B) shows the flatness. As can be seen from FIGS. 13A and 13B, when TMG is used as a Ga material, when the buffer layer is grown at 570 ° C. or lower, the pit density and flatness of the surface of the low-temperature growth layer rapidly deteriorate. I do. However, when TEG is used as a Ga source, even if the buffer layer is grown at 570 ° C. or lower, the pit density and flatness of the surface of the buffer layer do not deteriorate until about 500 ° C.

【００８３】このように、ＧａＡｓ低温成長層の表面荒
れを抑制することによってより表面が平坦なＧａＡｓエ
ピタキシャル層が得られた。これらの実験結果から、成
長温度は４９０℃から５８０℃程度が適当であることが
わかる。この実施例における化合物半導体は、ＧａＡ
ｓ，ＡｌＡｓ，ＩｎＡｓ，ＧａＰ，ＡｌＰ，ＩｎＰおよ
びこれらの混晶等とすることができる。As described above, a GaAs epitaxial layer having a flatter surface was obtained by suppressing the surface roughness of the GaAs low-temperature growth layer. From these experimental results, it is understood that the appropriate growth temperature is about 490 ° C. to 580 ° C. The compound semiconductor in this embodiment is GaAs
s, AlAs, InAs, GaP, AlP, InP, and mixed crystals thereof, and the like.

【００８４】（第５実施例）従来から、Ｓｉ基板等のＩ
Ｖ族基板上にＧａＡｓ等の化合物半導体エピタキシャル
層を形成する場合、ＩＶ族基板上にまず化合物半導体低
温成長層を成長し、続いて成長した化合物半導体エピタ
キシャル層の表面の凹凸を研磨して平坦化した後に化合
物半導体エピタキシャル層を成長して、この化合物半導
体エピタキシャル層の表面を平坦化することが試みられ
ていた。ところが、この方法によって表面の凹凸の少な
い化合物半導体エピタキシャル層を得ることができる
が、この化合物半導体エピタキシャル層の表面上にピッ
トが多く発生するという問題が生じる。これはピットの
発生原因である積層欠陥を、研磨によって無くすること
ができないためである。(Fifth Embodiment) Conventionally, an I substrate such as a Si substrate
When a compound semiconductor epitaxial layer of GaAs or the like is formed on a group V substrate, a compound semiconductor low-temperature growth layer is first grown on a group IV substrate, and then the surface of the grown compound semiconductor epitaxial layer is polished for flattening. After that, an attempt has been made to grow a compound semiconductor epitaxial layer and flatten the surface of the compound semiconductor epitaxial layer. However, this method can provide a compound semiconductor epitaxial layer having less surface irregularities, but has a problem that many pits are generated on the surface of the compound semiconductor epitaxial layer. This is because stacking faults that cause pits cannot be eliminated by polishing.

【００８５】この実施例のヘテロエピタキシャル成長方
法は、Ｓｉ基板等のＩＶ族基板の上に化合物半導体低温
成長層を成長し、続いて成長した化合物半導体エピタキ
シャル層の表面の凹凸を研磨して平坦化した後に、後に
成長する化合物半導体エピタキシャル層を成長する温度
よりも高い温度でアニールして積層欠陥を低減し、それ
によって化合物半導体エピタキシャル層の表面のピット
を低減し、結晶性を改善することを特徴とする。この実
施例のヘテロエピタキシャル成長方法によって、Ｓｉ基
板の上にＧａＡｓ層を成長する工程を説明する。In the heteroepitaxial growth method of this embodiment, a compound semiconductor low-temperature growth layer is grown on a group IV substrate such as a Si substrate, and then the surface of the grown compound semiconductor epitaxial layer is polished and flattened. Later, annealing is performed at a temperature higher than the temperature at which the subsequently grown compound semiconductor epitaxial layer is grown to reduce stacking faults, thereby reducing pits on the surface of the compound semiconductor epitaxial layer and improving crystallinity. I do. A process of growing a GaAs layer on a Si substrate by the heteroepitaxial growth method of this embodiment will be described.

【００８６】図１４は、第５実施例のヘテロエピタキシ
ャル成長方法の工程説明図で、（Ａ）〜（Ｃ）は各工程
を示している。この図において、１１はＳｉ基板、１２
はＧａＡｓ低温成長層、１３はＧａＡｓエピタキシャル
層、１４もＧａＡｓエピタキシャル層である。この工程
説明図によってこの実施例のヘテロエピタキシャル成長
方法を説明する。FIGS. 14A to 14C are explanatory views of the steps of the heteroepitaxial growth method according to the fifth embodiment. FIGS. In this figure, 11 is a Si substrate, 12
Is a GaAs low-temperature growth layer, 13 is a GaAs epitaxial layer, and 14 is a GaAs epitaxial layer. The heteroepitaxial growth method of this embodiment will be described with reference to this process explanatory diagram.

【００８７】第１段階（図１４（Ａ）参照） Ｓｉ基板１１の上にＭＯＣＶＤ等の成長方法によって、
厚さ１００ÅのＧａＡｓ低温成長層１２を成長し、続い
て厚さ３μｍのＧａＡｓエピタキシャル層１３を成長す
る。First Step (See FIG. 14A) On the Si substrate 11, a growth method such as MOCVD is used.
A 100 ° thick GaAs low temperature growth layer 12 is grown, followed by a 3 μm thick GaAs epitaxial layer 13.

【００８８】第２段階（図１４（Ｂ）参照） ＧａＡｓエピタキシャル層１３の凹凸を有する表面を約
１μｍ研磨して厚さ２μｍの平坦なＧａＡｓエピタキシ
ャル層１３を残す。Second Step (See FIG. 14B) The uneven surface of the GaAs epitaxial layer 13 is polished by about 1 μm to leave a flat GaAs epitaxial layer 13 having a thickness of 2 μm.

【００８９】第３段階（図１４（Ｃ）参照） 平坦化したＧａＡｓエピタキシャル層１３の上に、６５
０℃で再度ＧａＡｓを成長してＧａＡｓエピタキシャル
層１４を形成する。Third Step (See FIG. 14C) On the planarized GaAs epitaxial layer 13, 65
GaAs is grown again at 0 ° C. to form a GaAs epitaxial layer 14.

【００９０】図１５は、第５実施例の従来のヘテロエピ
タキシャル成長方法によって成長したＧａＡｓ層の表面
の結晶構造の原子間力顕微鏡写真であり、（Ａ）は従来
の成長方法で成長した場合、（Ｂ）はこの実施例の成長
方法で成長した場合を示している。図１５（Ａ）は、Ｓ
ｉ基板１１の上にＭＯＣＶＤ等の成長方法によって、厚
さ１００ÅのＧａＡｓ低温成長層１２を成長し、続いて
厚さ３μｍのＧａＡｓエピタキシャル層１３を成長し、
その表面を約１μｍ研磨して平坦化した後に６５０℃で
ＧａＡｓエピタキシャル層を成長した場合の表面を示し
ているが、表面上には多くのピットが存在していること
がわかる。FIG. 15 is an atomic force micrograph of the crystal structure of the surface of the GaAs layer grown by the conventional heteroepitaxial growth method of the fifth embodiment. FIG. B) shows a case where the growth is performed by the growth method of this embodiment. FIG.
A GaAs low-temperature growth layer 12 having a thickness of 100 ° is grown on the i-substrate 11 by a growth method such as MOCVD, and then a GaAs epitaxial layer 13 having a thickness of 3 μm is grown.
The surface is shown when the GaAs epitaxial layer is grown at 650 ° C. after polishing and flattening the surface by about 1 μm. It can be seen that many pits are present on the surface.

【００９１】図１５（Ｂ）は、Ｓｉ基板１１の上にＭＯ
ＣＶＤ等の成長方法によって、厚さ１００ÅのＧａＡｓ
低温成長層１２を成長し、続いて厚さ３μｍのＧａＡｓ
エピタキシャル層１３を成長し、その表面を約１μｍ研
磨して平坦化した後に６５０℃でアニールを施し、その
後に６５０℃でＧａＡｓエピタキシャル層を成長した場
合の表面を示しているが、アニールを加えることによっ
てピットが消失していることがわかる。FIG. 15B shows that the MO
GaAs having a thickness of 100 ° by a growth method such as CVD.
A low temperature growth layer 12 is grown, followed by a 3 μm thick GaAs
The epitaxial layer 13 is grown, its surface is polished to about 1 μm, flattened, annealed at 650 ° C., and then a GaAs epitaxial layer is grown at 650 ° C. It can be seen that the pit has disappeared.

【００９２】また、この実施例のヘテロエピタキシャル
成長方法によるＧａＡｓ層のＸ線回折半値幅は１７０ｓ
ｅｃであり、従来法（Ｘ線回折半値幅２２０ｓｅｃ）に
比べて結晶性が向上していることがわかった。この実施
例のヘテロエピタキシャル成長方法によると、前記のＧ
ａＡｓの他に化合物半導体一般についても同様の効果を
生じることかわかった。また、このＧａＡｓエピタキシ
ャル層１３を研磨した後のアニール温度は、８００℃以
上であると上記と同様の効果を生じることがわかった。
また、化合物半導体エピタキシャル層１３を研磨した後
のアニールを、Ｖ族原料ガス雰囲気中で行うと、蒸気圧
の高いＶ族元素の蒸発を防ぐことができる。上記Ｖ族原
料ガスとしては、Ｖ族のハイドライド系ガス、ハライド
系ガスを用いることができ、また、有機物や固体砒素蒸
気を用いることができる。The half-width of X-ray diffraction of the GaAs layer by the heteroepitaxial growth method of this embodiment is 170 seconds.
ec, which indicates that the crystallinity is improved as compared with the conventional method (X-ray diffraction half width at 220 seconds). According to the heteroepitaxial growth method of this embodiment,
It has been found that similar effects can be obtained for compound semiconductors in addition to aAs. It was also found that the same effect as described above was produced when the annealing temperature after polishing the GaAs epitaxial layer 13 was 800 ° C. or higher.
When annealing after polishing the compound semiconductor epitaxial layer 13 is performed in a group V source gas atmosphere, evaporation of a group V element having a high vapor pressure can be prevented. As the group V source gas, a group V hydride-based gas or a halide-based gas can be used, and an organic substance or solid arsenic vapor can be used.

【００９３】（第６実施例）従来、Ｓｉ基板上にＭＯＣ
ＶＤによってＧａＡｓ等の化合物半導体エピタキシャル
層を成長する場合、（１００）−〔０１１〕２°ｏｆｆ
Ｓｉ基板を用いて二段成長法によって成長していた。(Sixth Embodiment) Conventionally, MOC is
When growing a compound semiconductor epitaxial layer of GaAs or the like by VD, (100)-[011] 2 ° off
It was grown by a two-step growth method using a Si substrate.

【００９４】図１６は、従来のアニール工程を有するＧ
ａＡｓヘテロエピタキシャル成長方法の成長温度プロフ
ァイル（１）である。この方法においては、Ｓｉ基板を
ＡｓＨ₃ 雰囲気中で通常１０００℃程度で１０分間プリ
ベークし（イ）、４００℃で厚さ１００Åの成長核を形
成するためのＧａＡｓ低温成長層を成長し（ロ）、最後
に６５０℃で厚さ３．０μｍの単結晶のＧａＡｓエピタ
キシャル層を成長している（ハ）が、この成長方法で、
Ｓｉ基板上のＧａＡｓ低温成長層の上に成長したＧａＡ
ｓエピタキシャル層は、Ｓｉ基板における〔０１１〕方
向にストライプエッチした場合に逆メサになり、〔０１
−１〕方向にストライプエッチした場合に順メサになる
位相を持っている。なお、上記の〔０１−１〕の〔−
１〕は通常は〔１〕の上にバーを付して表記する結晶方
位を示している。FIG. 16 shows a G having a conventional annealing step.
It is a growth temperature profile (1) of aAs heteroepitaxial growth method. In this method, a Si substrate is pre-baked at about 1000 ° C. for 10 minutes in an AsH ₃ atmosphere (A), and a GaAs low-temperature growth layer for forming a growth nucleus having a thickness of 100 ° at 400 ° C. is grown (B). Finally, a single-crystal GaAs epitaxial layer having a thickness of 3.0 μm is grown at 650 ° C. (C).
GaAs grown on GaAs low temperature growth layer on Si substrate
The s epitaxial layer becomes an inverse mesa when striped in the [011] direction on the Si substrate, and the [011]
-1] when the stripe is etched in the direction. In addition, [-of the above [01-1]
[1] indicates a crystal orientation which is usually indicated by adding a bar to [1].

【００９５】また、Ｓｉ基板をＮＨ₄ ＯＨ／Ｈ₂ Ｏ₂ 溶
液で前処理した後、Ｓｉ基板のプリベークを８７５℃以
下のＡｓＨ₃ 雰囲気で行うことによって、Ｓｉ基板にお
ける〔０１−１〕方向にストライプエッチした場合に逆
メサに、〔０１１〕方向にストライプエッチした場合に
順メサになる位相をもつ単結晶のＧａＡｓエピタキシャ
ル層が得られる。そして、この結晶は、前記の通常のＧ
ａＡｓ結晶に比較して結晶性や表面平坦性が良いことが
わかっている。After the Si substrate is pretreated with an NH ₄ OH / H ₂ O ₂ solution, the Si substrate is pre-baked in an AsH ₃ atmosphere at 875 ° C. or less, so that the Si substrate is oriented in the [01-1] direction. A monocrystalline GaAs epitaxial layer having a phase which becomes a reverse mesa when striped and a normal mesa when striped in the [011] direction is obtained. Then, this crystal is formed by the normal G
It is known that crystallinity and surface flatness are better than aAs crystals.

【００９６】この結晶方位の変化は、Ｓｉ基板のプリベ
ーク温度が１０００℃の場合は、Ｓｉ−Ａｓの強いジン
クブレンド結合ができるのに対して、８７５℃以下の場
合にはＳｉ−Ａｓの結合は無く、成長核形成時に第１層
目がＧａ原子層に置き換えられことに起因すると考えら
れる。The change in the crystal orientation is such that when the pre-bake temperature of the Si substrate is 1000 ° C., a strong zinc-blend bond of Si—As can be formed. This is considered to be due to the fact that the first layer was replaced with a Ga atomic layer during formation of the growth nucleus.

【００９７】また、８７５℃以下でプリベークした方
が、ＧａＡｓの結晶性や表面平坦性において優れている
原因は、Ｓｉ−Ｇａ結合が弱いボンドである上、第２層
目のＡｓ層との化学的ボンドが無いため、Ｓｉ／ＧａＡ
ｓの格子不整合が緩和されることにあると考えられる。
また、一般に、ＧａＡｓ結晶成長中、あるいは成長後に
アニール工程を導入すると、ＧａＡｓ結晶中の欠陥を抑
制でき、表面平坦性を改善できることがわかっている。The reason why the pre-baking at 875 ° C. or less is superior in the crystallinity and surface flatness of GaAs is that the Si—Ga bond is weak and that the GaAs is chemically bonded to the second As layer. / SiA
It is considered that the lattice mismatch of s is reduced.
In addition, it is generally known that when an annealing step is introduced during or after GaAs crystal growth, defects in the GaAs crystal can be suppressed and the surface flatness can be improved.

【００９８】図１７は、従来のアニール工程を有するＧ
ａＡｓヘテロエピタキシャル成長方法の成長温度プロフ
ァイル（２）である。この方法においては、Ｓｉ基板を
ＡｓＨ₃ 雰囲気中で１０００℃で１０分間プリベークし
（イ）、４００℃で厚さ１００Åの成長核を形成するた
めのＧａＡｓ低温成長層を成長し（ロ）、５００℃で厚
さ１．５μｍの単結晶のＧａＡｓエピタキシャル層を成
長し（ハ）、９００℃、１０分間のアニールを行い
（ニ）、再び、５００℃で厚さ１．５μｍの単結晶のＧ
ａＡｓエピタキシャル層を成長している。この単結晶Ｇ
ａＡｓ層を成長する途中のアニールによって、欠陥を抑
制し、表面の平坦性を改善することができる。FIG. 17 shows a G having a conventional annealing step.
5 is a growth temperature profile (2) of the aAs heteroepitaxial growth method. In this method, a Si substrate is pre-baked in an AsH ₃ atmosphere at 1000 ° C. for 10 minutes (A), and a GaAs low-temperature growth layer for forming a growth nucleus having a thickness of 100 ° at 400 ° C. is grown (B), and A single-crystal GaAs epitaxial layer having a thickness of 1.5 μm is grown at 150 ° C. (C), and annealed at 900 ° C. for 10 minutes (D).
An aAs epitaxial layer is grown. This single crystal G
By annealing during the growth of the aAs layer, defects can be suppressed and surface flatness can be improved.

【００９９】図１８は、従来のアニール工程を有するＧ
ａＡｓヘテロエピタキシャル成長方法の成長温度プロフ
ァイル（３）である。この方法においては、Ｓｉ基板を
ＡｓＨ₃ 雰囲気中で１０００℃で１０分間プリベークし
（イ）、４００℃で厚さ１００Åの成長核を形成するた
めのＧａＡｓ低温成長層を成長し（ロ）、５００℃で厚
さ１．５μｍの単結晶ＧａＡｓエピタキシャル層を成長
し（ハ）、９００℃のアニールを３回繰り返すサーマル
サイクルアニールを行い（ニ）、再び、５００℃で厚さ
１．５μｍの単結晶のＧａＡｓエピタキシャル層を成長
している。この単結晶のＧａＡｓエピタキシャル層を成
長する途中のアニールによって、欠陥を抑制し、表面の
平坦性をさらに改善することができる。FIG. 18 shows a G having a conventional annealing step.
It is a growth temperature profile (3) of aAs heteroepitaxial growth method. In this method, a Si substrate is pre-baked in an AsH ₃ atmosphere at 1000 ° C. for 10 minutes (A), and a GaAs low-temperature growth layer for forming a growth nucleus having a thickness of 100 ° at 400 ° C. is grown (B), and A single-crystal GaAs epitaxial layer having a thickness of 1.5 μm is grown at 150 ° C. (C), and thermal cycle annealing in which annealing at 900 ° C. is repeated three times is performed (D). Is grown. By annealing during the growth of the single-crystal GaAs epitaxial layer, defects can be suppressed and the surface flatness can be further improved.

【０１００】ところが、Ｓｉ基板をＮＨ₄ ＯＨ／Ｈ₂ Ｏ
₂ 溶液で前処理した後、Ｓｉ基板のプリベークを８７５
℃以下のＡｓＨ₃ 雰囲気中で行った場合、前記の従来の
技術と同様の温度でアニールやサーマルサイクルアニー
ルを行うと、ＧａＡｓ結晶が多結晶化し、Ｓｉ基板上に
平坦性や結晶性のよいＧａＡｓ単結晶層を得ることがで
きず、この単結晶層の上に半導体素子を形成する上で障
害となる。この原因は、８７５℃以上でアニールを行う
と極く初期に形成されるＳｉ−Ｇａのボンドが切れ、Ｓ
ｉ−Ａｓの強いジンクブレンド構造が形成されることに
起因するものと考えられる。However, the Si substrate was replaced with NH ₄ OH / H ₂ O.
After pretreatment with _two solutions, pre-baking of the Si
If the annealing or thermal cycle annealing is performed at the same temperature as that of the above-mentioned conventional technique when the annealing is performed in an AsH ₃ atmosphere at a temperature of not more than ℃, the GaAs crystal becomes polycrystalline, and GaAs having good flatness and crystallinity is formed on the Si substrate. A single crystal layer cannot be obtained, which is an obstacle to forming a semiconductor element on this single crystal layer. This is because, when annealing is performed at 875 ° C. or more, the bond of Si—Ga formed at the very beginning is broken, and S
This is considered to be due to the formation of a strong zinc blend structure of i-As.

【０１０１】この実施例は、（１００）から〔０１１〕
方向に傾斜させたＳｉ基板上における化合物半導体エピ
タキシャル層の成長において、Ｓｉ基板の加熱による酸
化膜除去をＶ族元素ガス雰囲気中で８７５℃以下で行う
工程を有し、さらに化合物半導体エピタキシャル層を成
長する途中、あるいは成長後のアニールを、Ｓｉ基板の
自然酸化膜を除去する工程の温度以下で行い、Ｓｉ基板
上に、従来技術によって形成したものに比較して平坦性
や結晶性が著しく改善されたＧａＡｓ層を得ることを特
徴とする。In this embodiment, (100) to [011]
Growing the compound semiconductor epitaxial layer on the Si substrate inclined in the direction, including the step of removing the oxide film by heating the Si substrate in a Group V element gas atmosphere at 875 ° C. or lower, and further growing the compound semiconductor epitaxial layer. During or after the growth, annealing is performed at a temperature lower than the temperature of the step of removing the natural oxide film of the Si substrate, and the flatness and crystallinity are remarkably improved as compared with those formed by the conventional technique on the Si substrate. GaAs layer is obtained.

【０１０２】以下、Ｓｉ基板上に化合物半導体層を成長
する従来の方法とこの実施例の方法を対比して説明す
る。 〔従来のＳｉ基板上への化合物半導体層の成長方法〕
Ｉ プリベーク工程（成長温度プロファイルは図１６参照） （１００）−〔０１１〕２°ｏｆｆ Ｓｉ基板を用い、 管内圧力 ７６Ｔｏｒｒ 温度 １０００℃、１０分間 Ｈ₂ １２ｓｌｍ ＡｓＨ₃ ０．０５ｓｌｍHereinafter, the conventional method of growing a compound semiconductor layer on a Si substrate and the method of this embodiment will be described in comparison. [Conventional method of growing compound semiconductor layer on Si substrate]
I Pre-bake step (see FIG. 16 for the growth temperature profile) (100)-[011] 2 ° off Si substrate, tube pressure 76 Torr temperature 1000 ° C., 10 minutes H ₂ 12 slm AsH ₃ 0.05 slm

【０１０３】成長核形成層形成工程 管内圧力 ７６Ｔｏｒｒ 温度 ４００℃ Ｈ₂ １２ｓｌｍ ＴＭＧ （１５℃） Ｈ₂ バブリングガス１００
ｓｃｃｍ ＡｓＨ₃ ０．４０ｓｌｍ 成長レート ２５Å／分 膜厚 １００ÅStep of forming growth nucleation layer Tube pressure 76 Torr Temperature 400 ° C. H ₂ 12 slm TMG (15 ° C.) H ₂ bubbling gas 100
sccm AsH ₃ 0.40 slm Growth rate 25 ° / min Thickness 100 °

【０１０４】ＧａＡｓ単結晶層形成工程 管内圧力 ７６Ｔｏｒｒ 温度 ６５０℃ Ｈ₂ １２ｓｌｍ ＴＭＧ （１５℃） Ｈ₂ バブリングガス１４ｓ
ｃｃｍ ＡｓＨ₃ ０．１０ｓｌｍ 成長レート ７１０Å／分 膜厚 ３．０μｍGaAs single crystal layer forming step Tube pressure 76 Torr Temperature 650 ° C. H ₂ 12 slm TMG (15 ° C.) H ₂ bubbling gas 14 s
ccm AsH ₃ 0.10 slm Growth rate 710 ° / min Film thickness 3.0 μm

【０１０５】〔従来のＳｉ基板上への化合物半導体層
の成長方法〕ＩＩ ＮＨ₄ ＯＨ／Ｈ₂ Ｏ₂ ウェット処理を施したＳｉ基板を
用いて、プリベーク工程を８７５℃、６０分間、０．０
５ｓｌｍの条件で行う。これにより、ＧａＡｓ ｏｎ
ＳｉのＧａＡｓ結晶の位相が〔従来のＳｉ基板上への化
合物半導体層の成長方法〕Ｉのものと比べて９０°ずれ
る。[Conventional Method for Growing Compound Semiconductor Layer on Si Substrate] II Using a Si substrate that has been subjected to wet treatment of NH ₄ OH / H ₂ O ₂ , a pre-bake step is performed at 875 ° C. for 60 minutes at 0.0
This is performed under the condition of 5 slm. Thereby, GaAs on
The phase of the Si GaAs crystal is shifted by 90 ° from that of the conventional [Method of growing compound semiconductor layer on Si substrate] I.

【０１０６】〔従来のＳｉ基板上への化合物半導体層
の成長方法〕ＩＩＩ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕Ｉの工程において、ＧａＡｓ層を１．５μｍ成長し
た後、９００℃のアニールを２０分間行い、再びＧａＡ
ｓ層を１．５μｍ成長する（成長温度プロファイルは図
１７参照）。[Conventional Method for Growing Compound Semiconductor Layer on Si Substrate] III In the above [Conventional Method for Growing Compound Semiconductor Layer on Si Substrate] I, after growing the GaAs layer to a thickness of 1.5 μm, Anneal at 900 ° C. for 20 minutes.
The s layer is grown by 1.5 μm (see FIG. 17 for the growth temperature profile).

【０１０７】〔従来のＳｉ基板上への化合物半導体層
の成長方法〕ＩＶ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕Ｉの工程において、ＧａＡｓ層を１．５μｍ成長し
た後、サーマルサイクルアニールを３００−９００℃×
３回行い、再びＧａＡｓ層を１．５μｍ成長する。（成
長温度プロファイルは図１８参照）[Conventional Method for Growing Compound Semiconductor Layer on Si Substrate] IV In the above [Conventional Method for Growing Compound Semiconductor Layer on Si Substrate] I, after growing the GaAs layer to a thickness of 1.5 μm, , Thermal cycle annealing at 300-900 ° C ×
The process is performed three times, and the GaAs layer is grown again by 1.5 μm. (See Fig. 18 for growth temperature profile)

【０１０８】〔従来のＳｉ基板上への化合物半導体層
の成長方法〕Ｖ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕ＩＩにおいて、ＧａＡｓ層を１．５μｍ成長した
後、アニールを９００℃２０分間行い、再びＧａＡｓ層
を１．５μｍ成長する。[Conventional Method for Growing Compound Semiconductor Layer on Si Substrate] V In the above [Conventional Method for Growing Compound Semiconductor Layer on Si Substrate] II, after growing a GaAs layer to 1.5 μm, Is performed at 900 ° C. for 20 minutes, and a GaAs layer is grown again by 1.5 μm.

【０１０９】〔従来のＳｉ基板上への化合物半導体層
の成長方法〕ＶＩ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕ＩＩの工程において、ＧａＡｓ層を１．５μｍ成長
した後、３００−９００℃の温度を３回かけるサーマル
サイクルアニールを行い、再びＧａＡｓ層を１．５μｍ
成長させる。[Conventional Method for Growing Compound Semiconductor Layer on Si Substrate] VI In the above [Conventional Method for Growing Compound Semiconductor Layer on Si Substrate] II, after growing the GaAs layer to 1.5 μm , Thermal cycle annealing at a temperature of 300-900 ° C. for 3 times is performed, and the GaAs layer is again
Let it grow.

【０１１０】〔この実施例のＳｉ基板上への化合物半
導体層の成長方法〕Ｉ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕Ｖにおいて、アニール温度を８７５℃にする。[Method of Growing Compound Semiconductor Layer on Si Substrate of This Example] I In the above [Method of Growing Compound Semiconductor Layer on Conventional Si Substrate] V, the annealing temperature is set to 875 ° C.

【０１１１】〔この実施例のＳｉ基板上への化合物半
導体層の成長方法〕ＩＩ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕ＶＩにおいて、サーマルサイクルアニールの上限温
度を８７５℃にする。[Method of Growing Compound Semiconductor Layer on Si Substrate of this Example] II In the above-mentioned [Method of Growing Compound Semiconductor Layer on Conventional Si Substrate] VI, the upper limit temperature of thermal cycle annealing is 875 ° C. To

【０１１２】上記の従来による成長法とこの実施例によ
る成長法によって形成されたＳｉ基板の上に形成された
ＧａＡｓエピタシャル層の表面をＡＦＭ（原子間力顕微
鏡）によって観察することによって得られた表面荒れの
標準偏差とＸ線二結晶回折（４００）ピーク半値幅を以
下に示す。The surface obtained by observing the surface of the GaAs epitaxial layer formed on the Si substrate formed by the above-described conventional growth method and the growth method according to this embodiment by AFM (atomic force microscope). The standard deviation of roughness and the half value width of the X-ray double crystal diffraction (400) peak are shown below.

【０１１３】 表面荒れの標準偏差 σ（ｎｍ） 従来 3.90〜4.10 3.30〜3.50 3.40〜3.60 3.20〜3.40 10以上 10以上 本発明 2.50〜2.70 2.30〜2.50Standard deviation of surface roughness σ (nm) Conventional 3.90 to 4.10 3.30 to 3.50 3.40 to 3.60 3.20 to 3.40 10 or more 10 or more The present invention 2.50 to 2.70 2.30 to 2.50

【０１１４】 Ｘ線二結晶回折（４００）ピーク半値幅（″） 従来 240 〜250 220 〜230 200 〜220 180 〜190 300以上 300以上 本発明 180 〜200 160 〜180 X-ray double crystal diffraction (400) Peak width at half maximum (″) Conventionally 240 to 250 220 to 230 200 to 220 180 to 190 300 or more 300 or more Invention 180 to 200 160 to 180

【０１１５】以上の結果から、この実施例のヘテロエピ
タキシャル成長方法によりＳｉ基板の上に形成したＧａ
Ａｓ層の結晶性と平坦性がかなり改善されていることが
わかる。これにより、Ｓｉ基板の上に形成したＧａＡｓ
層に形成されたＨＥＭＴ，ＭＥＳＦＥＴなどの諸特性や
歩留りが向上する。From the above results, it is clear that the Ga formed on the Si substrate by the heteroepitaxial growth method of this embodiment.
It can be seen that the crystallinity and flatness of the As layer are considerably improved. Thereby, the GaAs formed on the Si substrate
Various characteristics and yield of HEMT, MESFET, etc. formed in the layer are improved.

【０１１６】なお、この実施例のヘテロエピタキシャル
成長方法において、Ｓｉ基板を加熱して自然酸化膜をＶ
族元素含有雰囲気中で８７５℃以下の温度で行う理由
は、実験的に８７５℃以下のプリヒート温度によって初
めて良質な結晶のシングルドメイン化ができることに由
来する。また、ＧａＡｓ単結晶層のアニール温度をこの
プリヒート温度をより高くするとシングルドメインの状
態が崩れ、ＧａＡｓ単結晶層が白濁してしまうことも実
験的にわかっている。In the heteroepitaxial growth method of this embodiment, the natural oxide film is formed
The reason why the treatment is performed at a temperature of 875 ° C. or less in an atmosphere containing a group element is that a high-quality crystal can be formed into a single domain for the first time by a preheating temperature of 875 ° C. or less. It has also been experimentally found that when the annealing temperature of the GaAs single crystal layer is increased to a higher preheating temperature, the single domain state is broken and the GaAs single crystal layer becomes cloudy.

【０１１７】また、Ｓｉ基板の前処理をＨＦで行っても
プリヒート温度を低温化することは可能であるが、ＳＩ
ＭＳデータによると、ＨＦ処理をしたＳｉ基板の上に形
成したＧａＡｓ層は欠陥が多く不安定な状態であった。
これに比較して、この実施例のようにアンモニア・過酸
化水素水によって処理した場合は長時間安定であった。
この実施例においては、ＭＯＣＶＤ、ＭＢＥ法、または
これらと類似の結晶成長法を採用することができる。Although the preheating of the Si substrate can be carried out with HF, the preheating temperature can be lowered.
According to the MS data, the GaAs layer formed on the HF-treated Si substrate had many defects and was in an unstable state.
On the other hand, when treated with ammonia / hydrogen peroxide as in this example, it was stable for a long time.
In this embodiment, MOCVD, MBE, or a similar crystal growth method can be employed.

【０１１８】また、Ｖ族原料ガスとしてハイドライド
系、ハライド系、有機物、および固体砒素蒸気を用いる
ことができる。また、この実施例のヘテロエピタキシャ
ル成長方法を、ＧａＡｓ，ＡｌＡｓ，ＩｎＡｓ，Ｇａ
Ｐ，ＡｌＰ，ＩｎＰ等のＩＩＩ−Ｖ族化合物半導体、あ
るいはこれらの混晶に適用することができる。Also, hydride-based, halide-based, organic matter, and solid arsenic vapor can be used as the group V source gas. Further, the heteroepitaxial growth method of this embodiment is applied to GaAs, AlAs, InAs, Ga
The present invention can be applied to III-V group compound semiconductors such as P, AlP, and InP, or mixed crystals thereof.

【０１１９】（第７実施例）この実施例は、Ｓｉ基板の
上に成長したＧａＡｓ等の化合物半導体エピタキシャル
層の汚染を低減し、このＧａＡｓエピタキシャル成長層
に形成する半導体素子の特性を向上する点を特徴とす
る。(Seventh Embodiment) This embodiment is intended to reduce contamination of a compound semiconductor epitaxial layer of GaAs or the like grown on a Si substrate and to improve characteristics of a semiconductor element formed on the GaAs epitaxial growth layer. Features.

【０１２０】図１９は、化合物半導体層のＭＯＣＶＤ成
長装置の構成説明図である。この図において、２１はチ
ャンバー、２２はサセプター、２３はＳｉ基板、２４は
ゲートバルブ、２５はガス導入管、２６は排気ポンプ、
２７は高周波コイル、２８は搬送装置である。従来の化
合物半導体層のＭＯＣＶＤ成長装置を用いてＧａＡｓエ
ピタキシャル層を成長する場合、石英製のチャンバー２
１のサセプター２２の上にＳｉ基板２３をセットし、ガ
ス導入管２５からＨ₂ ，ＡｓＨ₃ ，ＴＭＧを流量制御し
て導入し、排気ポンプ２６によって排気し、高周波コイ
ル２７によってＳｉ基板２３を５００〜７００℃の範囲
の所定の温度に昇温して、Ｓｉ基板２３の上にＧａＡｓ
層を成長する。なお、ゲートバルブ２４を開閉し、搬送
装置２８によってＳｉ基板２３を搬送するようになって
いる。FIG. 19 is an explanatory view of the configuration of a MOCVD growth apparatus for compound semiconductor layers. In this figure, 21 is a chamber, 22 is a susceptor, 23 is a Si substrate, 24 is a gate valve, 25 is a gas introduction pipe, 26 is an exhaust pump,
27 is a high-frequency coil, 28 is a transfer device. When a GaAs epitaxial layer is grown using a conventional compound semiconductor layer MOCVD growth apparatus, a quartz chamber 2 is used.
The H ₂ , AsH ₃ , and TMG are introduced from the gas introduction pipe 25 at a controlled flow rate, exhausted by the exhaust pump 26, and the Si substrate 23 is placed on the susceptor 22 by the high frequency coil 27. The temperature was raised to a predetermined temperature in the range of
Grow layers. The gate valve 24 is opened and closed, and the transfer device 28 transfers the Si substrate 23.

【０１２１】ところが、ＧａＡｓ層を成長する過程でサ
セプターおよびチャンバー内壁のＳｉ基板２３の上部に
堆積したＧａＡｓ成分が次のＳｉ基板にＧａＡｓ層を成
長する過程で蒸発して成長するＧａＡｓ層を汚染すると
いう問題が生じた。そのため通常、ＧａＡｓ層を成長す
る前に、水素雰囲気中で８００〜１０００℃程度の温度
で空焼きを行い、サセプター周辺部に堆積したＧａＡｓ
を除去するなどの対策を講じている。However, in the process of growing the GaAs layer, the susceptor and the GaAs component deposited on the upper portion of the Si substrate 23 on the inner wall of the chamber evaporate in the process of growing the GaAs layer on the next Si substrate and contaminate the growing GaAs layer. The problem arose. Therefore, usually, before growing the GaAs layer, baking is performed at a temperature of about 800 to 1000 ° C. in a hydrogen atmosphere, and GaAs deposited around the susceptor is formed.
We take measures such as removal.

【０１２２】ところが、水素雰囲気中で空焼きを行って
もＧａＡｓ成分は充分に蒸発せず、ＧａＡｓ層の成長を
重ねるごとにＧａＡｓの堆積物が大きくなってサセプタ
ーおよびチャンバー内壁のＳｉ基板上部に残留し、最終
的にはＧａＡｓ層を成長するＳｉ基板上に落下してＧａ
Ａｓ層を汚染し、その層に半導体素子を形成する上で大
きな障害になることがわかった。この実施例のヘテロエ
ピタキシャル成長方法は、前記の空焼きを、酸素を含む
雰囲気、例えば、アルゴン−酸素雰囲気中で行うことを
特徴とする。この実施例によると、セサプターおよびチ
ャンバー内壁のＳｉ基板上部の残留ＧａＡｓ成分は酸化
ガリウムとなって容易に蒸発し、ＧａＡｓエピタキシャ
ル基板の汚染は著しく改善される。この実施例のヘテロ
エピタキシャル成長方法において、ＧａＡｓ層を成長す
る場合を説明する。However, the GaAs component does not sufficiently evaporate even if the baking is performed in a hydrogen atmosphere, and the GaAs deposit grows as the growth of the GaAs layer grows and remains on the susceptor and the Si substrate on the inner wall of the chamber. Finally, the GaAs layer is dropped on the Si substrate on which the
It has been found that the As layer is contaminated and becomes a major obstacle in forming a semiconductor element in that layer. The heteroepitaxial growth method of this embodiment is characterized in that the above-mentioned baking is performed in an atmosphere containing oxygen, for example, an argon-oxygen atmosphere. According to this embodiment, the remaining GaAs component on the susceptor and the Si substrate on the inner wall of the chamber becomes gallium oxide and easily evaporates, and the contamination of the GaAs epitaxial substrate is remarkably improved. A case where a GaAs layer is grown in the heteroepitaxial growth method of this embodiment will be described.

【０１２３】図１８に示されたＭＯＣＶＤ装置のサセプ
ター２２の上にＳｉ基板２３をセットしてＧａＡｓ層を
成長する。ＧａＡｓ層の成長条件は下記の通りである。 管内圧力 ７６Ｔｏｒｒ 温度 ６５０℃ Ｈ₂ １２ｓｌｍ ＴＭＧ（１５℃）１４ｓｃｃｍ ＡｓＨ₃ ０．１０ｓｌｍ 成長レート ７１０Å／ｍｉｎ 膜厚 ３．０μｍThe GaAs layer is grown by setting the Si substrate 23 on the susceptor 22 of the MOCVD apparatus shown in FIG. The growth conditions of the GaAs layer are as follows. Tube pressure 76 Torr Temperature 650 ° C. H ₂ 12 slm TMG (15 ° C.) 14 sccm AsH ₃ 0.10 slm Growth rate 710 ° / min Film thickness 3.0 μm

【０１２４】従来のＧａＡｓ層を成長する場合は、一回
ＧａＡｓ層を成長するごとにアルゴンと水素の雰囲気中
で１０００℃に加熱して１時間程アニールしていた。と
ころが、この実施例では、水素の代わりにアルゴン−酸
素雰囲気を用いてアニールした。When a conventional GaAs layer is grown, each time the GaAs layer is grown once, it is heated to 1000 ° C. in an atmosphere of argon and hydrogen and annealed for about one hour. However, in this example, annealing was performed using an argon-oxygen atmosphere instead of hydrogen.

【０１２５】従来の方法とこの実施例のヘテロエピタキ
シャル成長方法を用いた場合の３インチＧａＡｓエピタ
キシャル基板表面を光学顕微鏡で観察して得られたゴミ
の数は次のとおりであるが、Ｓｉ基板周辺部からの汚染
が減少したことがわかる。 従来のもの ２００〜３００（個／３インチ基板） 本発明のもの ３０〜４０（個／３インチ基板） この実施例におけるＧａＡｓ層のエピタキシャル成長方
法は、ＭＯＣＶＤ装置あるいはＭＢＥ装置を用いて行う
ことができる。また、この実施例のエピタキシャル成長
方法は、ＧａＡｓ，ＡｌＡｓ，ＩｎＡｓ，ＧａＰ，Ａｌ
Ｐ，ＩｎＰおよびこれらの混晶の層にも同様に適用する
ことができる。The number of dusts obtained by observing the surface of a 3-inch GaAs epitaxial substrate with an optical microscope using the conventional method and the heteroepitaxial growth method of this embodiment is as follows. It can be seen that the contamination from the soil has been reduced. Conventional one 200 to 300 (pieces / 3 inch substrate) of the present invention 30 to 40 (pieces / 3 inch substrate) The epitaxial growth method of the GaAs layer in this embodiment can be performed using a MOCVD apparatus or an MBE apparatus. . In addition, the epitaxial growth method of this embodiment uses GaAs, AlAs, InAs, GaP, Al
The same can be applied to a layer of P, InP and a mixed crystal thereof.

【０１２６】[0126]

【発明の効果】以上説明したように、本発明によると、
ピットが少なく、かつ、表面平坦性がよく、キャリア濃
度が低い化合物半導体ヘテロエピタキシャル層を表面に
有する成長用基板を提供することができ、化合物半導体
を用いた高速半導体装置の実用化に寄与するところが大
きい。As described above, according to the present invention,
It is possible to provide a growth substrate having a compound semiconductor heteroepitaxial layer on the surface with few pits, good surface flatness, and low carrier concentration, which contributes to practical use of a high-speed semiconductor device using a compound semiconductor. large.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１実施例によって成長したＧａＡｓヘテロエ
ピタキシャル層の構成説明図である。FIG. 1 is a diagram illustrating the configuration of a GaAs heteroepitaxial layer grown according to a first embodiment.

【図２】第１実施例のＧａＡｓヘテロエピタキシャル成
長方法の成長温度プロファイルである。FIG. 2 is a growth temperature profile of the GaAs heteroepitaxial growth method of the first embodiment.

【図３】従来と第１実施例の成長方法によるＧａＡｓエ
ピタキシャル層の表面の結晶構造の顕微鏡写真で、
（Ａ）は従来のＭＯＣＶＤによって成長した場合、
（Ｂ）はこの実施例の成長方法によって成長した場合の
表面を示している。FIG. 3 shows a GaAs layer formed by the conventional and the first embodiment.
Of the surface of the epitaxial layerCrystal structureIn micrograph,
(A) shows that when grown by conventional MOCVD,
(B)thisWhen grown by the growth method of the embodiment
Shows the surface.

【図４】従来と第１実施例の成長方法によるＧａＡｓエ
ピタキシャル層の表面のピット数の比較図である。FIG. 4 is a comparison diagram of the number of pits on the surface of a GaAs epitaxial layer according to the conventional method and the growth method according to the first embodiment.

【図５】従来と第１実施例の成長方法によるＧａＡｓエ
ピタキシャル層の表面の平坦性の比較図である。FIG. 5 is a comparison diagram of the flatness of the surface of the GaAs epitaxial layer between the conventional method and the growth method of the first embodiment.

【図６】第１実施例の成長方法によるＧａＡｓエピタキ
シャル層の成長温度とピット数の関係図である。FIG. 6 is a diagram showing the relationship between the growth temperature of the GaAs epitaxial layer and the number of pits according to the growth method of the first embodiment.

【図７】第２実施例のＧａＡｓヘテロエピタキシャル成
長方法の成長温度プロファイルである。FIG. 7 is a growth temperature profile of the GaAs heteroepitaxial growth method of the second embodiment.

【図８】従来と第２実施例の成長方法によるＧａＡｓエ
ピタキシャル層の状態の比較図で、（Ａ）は表面粗さ、
（Ｂ）はピット密度を示している。8A and 8B are comparison diagrams of a state of a GaAs epitaxial layer according to a conventional method and a growth method according to a second embodiment, wherein FIG.
(B) shows the pit density.

【図９】第３実施例の化合物半導体ヘテロエピタキシャ
ル成長方法のアニール条件の説明図である。FIG. 9 is an explanatory diagram of annealing conditions in the compound semiconductor heteroepitaxial growth method of the third embodiment.

【図１０】第３実施例のアルシン分圧とＧａＡｓエピタ
キシャル層の表面平坦性の関係図（１）である。FIG. 10 is a diagram (1) showing the relationship between the partial pressure of arsine and the surface flatness of the GaAs epitaxial layer according to the third embodiment.

【図１１】第３実施例のアルシン分圧とＧａＡｓエピタ
キシャル層の表面平坦性の関係図（２）である。FIG. 11 is a diagram (2) showing the relationship between the partial pressure of arsine and the surface flatness of the GaAs epitaxial layer according to the third embodiment.

【図１２】反応管内圧力とＧａＡｓエピタキシャル層の
表面平坦性の関係図である。FIG. 12 is a graph showing the relationship between the pressure in a reaction tube and the surface flatness of a GaAs epitaxial layer.

【図１３】第４実施例のＧａＡｓエピタキシャル層の平
坦性とバッファー層成長温度関係図で、（Ａ）はピット
密度、（Ｂ）は平坦性を示している。FIG. 13 is a diagram showing the relationship between the flatness of the GaAs epitaxial layer and the growth temperature of the buffer layer in the fourth embodiment, where (A) shows the pit density and (B) shows the flatness.

【図１４】第５実施例のヘテロエピタキシャル成長方法
の工程説明図で、（Ａ）〜（Ｃ）は各工程を示してい
る。FIGS. 14A to 14C are process explanatory diagrams of the heteroepitaxial growth method according to the fifth embodiment, in which FIGS.

【図１５】第５実施例のヘテロエピタキシャル成長方法
によって成長したＧａＡｓ層表面の結晶構造の原子間力
顕微鏡写真であり、（Ａ）は従来の成長方法で成長した
場合、（Ｂ）はこの実施例の成長方法で成長した場合を
示している。FIGS. 15A and 15B are atomic force micrographs of the crystal structure of the GaAs layer surface grown by the heteroepitaxial growth method according to the fifth embodiment, wherein FIG. 3 shows a case where the growth method is used.

【図１６】従来のアニール工程を有するＧａＡｓヘテロ
エピタキシャル成長方法の成長温度プロファイル（１）
である。FIG. 16 shows a growth temperature profile (1) of a GaAs heteroepitaxial growth method having a conventional annealing step.
It is.

【図１７】従来のアニール工程を有するＧａＡｓヘテロ
エピタキシャル成長方法の成長温度プロファイル（２）
である。FIG. 17 shows a growth temperature profile of a GaAs heteroepitaxial growth method having a conventional annealing step (2).
It is.

【図１８】従来のアニール工程を有するＧａＡｓヘテロ
エピタキシャル成長方法の成長温度プロファイル（３）
である。FIG. 18 shows a growth temperature profile of a GaAs heteroepitaxial growth method having a conventional annealing step (3).
It is.

【図１９】化合物半導体層のＭＯＣＶＤ成長装置の構成
説明図である。FIG. 19 is a configuration explanatory view of an MOCVD growth apparatus for a compound semiconductor layer.

【符号の説明】[Explanation of symbols]

１ Ｓｉ基板 ２ 化合物半導体低温成長層 ３ 第１の化合物半導体エピタキシャル層 ４ 第２の化合物半導体エピタキシャル層 ５ 第３の化合物半導体エピタキシャル層 １１ Ｓｉ基板 １２ ＧａＡｓ低温成長層 １３ ＧａＡｓエピタキシャル層 １４ ＧａＡｓエピタキシャル層 ２１ チャンバー ２２ サセプター ２３ Ｓｉ基板 ２４ ゲートバルブ ２５ ガス導入管 ２６ 排気ポンプ ２７ 高周波コイル ２８ 搬送装置 Reference Signs List 1 Si substrate 2 Compound semiconductor low-temperature growth layer 3 First compound semiconductor epitaxial layer 4 Second compound semiconductor epitaxial layer 5 Third compound semiconductor epitaxial layer 11 Si substrate 12 GaAs low-temperature growth layer 13 GaAs epitaxial layer 14 GaAs epitaxial layer 21 Chamber 22 Susceptor 23 Si substrate 24 Gate valve 25 Gas introduction pipe 26 Exhaust pump 27 High frequency coil 28 Transfer device

フロントページの続き (72)発明者 恵下 隆 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平３−129721（ＪＰ，Ａ) 特開 平３−74839（ＪＰ，Ａ) 特開 平５−291140（ＪＰ，Ａ) 特開 平６−177037（ＪＰ，Ａ) 特開 昭64−10618（ＪＰ，Ａ) 特許3093904（ＪＰ，Ｂ２) 特表 平３−500947（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/205 Continuation of the front page (72) Inventor Takashi Eshita 1015 Uedanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (56) References JP-A-3-129721 (JP, A) JP-A-3-74839 (JP) JP-A-5-291140 (JP, A) JP-A-6-177037 (JP, A) JP-A-64-10618 (JP, A) Patent 3093904 (JP, B2) JP, A) (58) Field surveyed (Int. Cl. ⁷ , DB name) H01L 21/205

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ＩＶ族基板上に化合物半導体エピタキシャ
ル層を形成するヘテロエピタキシャル成長方法におい
て、ＩＶ族基板上に化合物半導体低温成長層を形成した
後に昇温して第１の化合物半導体エピタキシャル層を形
成し、次いでさらに昇温して第２の化合物半導体エピタ
キシャル層を形成し、ついで降温して第３の化合物半導
体エピタキシャル層を形成することを特徴とするヘテロ
エピタキシャル成長方法。In a heteroepitaxial growth method for forming a compound semiconductor epitaxial layer on a group IV substrate, a compound semiconductor low-temperature growth layer is formed on a group IV substrate and then heated to form a first compound semiconductor epitaxial layer. Then, the temperature is further increased to form a second compound semiconductor epitaxial layer, and then the temperature is decreased to form a third compound semiconductor epitaxial layer. 【請求項２】第１の化合物半導体エピタキシャル層を、
６００℃以上７００℃未満で形成し、第２の化合物半導
体エピタキシャル層を７００℃以上で形成し、第３の化
合物半導体エピタキシャル層を７００℃未満で形成する
ことを特徴とする請求項１に記載されたヘテロエピタキ
シャル成長方法。2. The method according to claim 1, wherein the first compound semiconductor epitaxial layer comprises:
The method according to claim 1, wherein the second compound semiconductor epitaxial layer is formed at a temperature of 700 ° C. or more and the third compound semiconductor epitaxial layer is formed at a temperature of less than 700 ° C. Heteroepitaxial growth method. 【請求項３】第１の化合物半導体エピタキシャル層を形
成する場合のＶ／ＩＩＩ比を、第２の化合物半導体エピ
タキシャル層を形成する場合のＶ／ＩＩＩ比より低くす
ることを特徴とする請求項１または請求項２に記載され
たヘテロエピタキシャル成長方法。3. The V / III ratio when forming a first compound semiconductor epitaxial layer is lower than the V / III ratio when forming a second compound semiconductor epitaxial layer. Alternatively, the heteroepitaxial growth method according to claim 2. 【請求項４】第１の化合物半導体エピタキシャル層の成
長中のＶ／ＩＩＩ比および第２の化合物半導体エピタキ
シャル層を成長する場合のＶ／ＩＩＩ比を、第３の化合
物半導体エピタキシャル層を形成する場合のＶ／ＩＩＩ
比よりも低くすることを特徴とする請求項１記載のヘテ
ロエピタキシャル成長方法。4. The V / III ratio during the growth of the first compound semiconductor epitaxial layer and the V / III ratio during the growth of the second compound semiconductor epitaxial layer, when the third compound semiconductor epitaxial layer is formed. V / III
The method according to claim 1, wherein the ratio is lower than the ratio. 【請求項５】ＩＶ族基板上に化合物半導体低温成長層を
形成した後に昇温して第１の化合物半導体エピタキシャ
ル層を形成し、第１の化合物半導体エピタキシャル層
を、反応管内圧力７６Ｔｏｒｒ、Ｖ族原料ガス分圧０．
３５Ｔｏｒｒの点Ａと、反応管内圧力７６０Ｔｏｒｒ、
Ｖ族原料ガス分圧０．６Ｔｏｒｒの点Ｂと、反応管内圧
力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧５．７Ｔｏｒｒの
点Ｃと、反応管内圧力７６Ｔｏｒｒ、Ｖ族原料ガス分圧
１．３Ｔｏｒｒの点Ｄとで囲まれる領域の条件でアニー
ルして、第１の化合物半導体エピタキシャル層の結晶性
および表面平坦性を改善する工程が含まれてなることを
特徴とする請求項１記載のヘテロエピタキシャル成長方
法。5. A compound semiconductor low-temperature growth layer is formed on a group IV substrate and then heated to form a first compound semiconductor epitaxial layer. Raw gas partial pressure
A point A of 35 Torr, a pressure in the reaction tube of 760 Torr,
Point B at a Group V source gas partial pressure of 0.6 Torr, Point C at a reaction tube pressure of 760 Torr, Group V source gas partial pressure of 5.7 Torr, and Point D at a reaction tube pressure of 76 Torr and Group V source gas partial pressure of 1.3 Torr. 2. The heteroepitaxial growth method according to claim 1 , further comprising the step of improving the crystallinity and surface flatness of the first compound semiconductor epitaxial layer by annealing under conditions of a region surrounded by 【請求項６】ＩＶ族基板上に化合物半導体エピタキシャ
ル層を形成するヘテロエピタキシャル成長方法におい
て、ＩＶ族基板上に化合物半導体低温成長層を成長し、
その上に第１の化合物半導体エピタキシャル層をトリエ
チルガリウムを原料として化合物半導体低温成長層を成
長する場合の温度よりも高温で成長し、その上に第１の
化合物半導体エピタキシャル層を成長する場合の温度よ
り高温で第２の化合物半導体エピタキシャル層を成長す
ることを特徴とするヘテロエピタキシャル成長方法。6. A heteroepitaxial growth method for forming a compound semiconductor epitaxial layer on a group IV substrate, comprising: growing a compound semiconductor low-temperature growth layer on the group IV substrate;
A first compound semiconductor epitaxial layer is grown thereon at a temperature higher than a temperature at which a compound semiconductor low-temperature growth layer is grown using triethylgallium as a raw material, and a temperature at which the first compound semiconductor epitaxial layer is grown thereon. A heteroepitaxial growth method comprising growing a second compound semiconductor epitaxial layer at a higher temperature. 【請求項７】ＩＶ族基板上に化合物半導体エピタキシャ
ル層を形成するヘテロエピタキシャル成長方法におい
て、ＩＶ族基板上にまず化合物半導体低温成長層を成長
し、次に化合物半導体エピタキシャル層を成長した後に
化合物半導体エピタキシャル層に研磨を加えて平坦化
し、次いで化合物半導体エピタキシャル層を成長する場
合の温度よりも高い温度でアニールを行い、その上に、
アニール温度よりも低い温度で化合物半導体エピタキシ
ャル層を成長することを特徴とするヘテロエピタキシャ
ル成長方法。7. A heteroepitaxial growth method for forming a compound semiconductor epitaxial layer on a group IV substrate, wherein a compound semiconductor low-temperature growth layer is first grown on a group IV substrate, and then the compound semiconductor epitaxial layer is grown. The layer is polished and flattened, and then annealed at a temperature higher than the temperature at which the compound semiconductor epitaxial layer is grown.
A heteroepitaxial growth method comprising growing a compound semiconductor epitaxial layer at a temperature lower than an annealing temperature. 【請求項８】（１００）から〔０１１〕方向へ傾斜した
ＩＶ族基板上に化合物半導体エピタキシャル層を形成す
るヘテロエピタキシャル成長方法において、ＩＶ族基板
の加熱により自然酸化膜の除去をＶ族原料含有雰囲気中
で８７５℃以下で行い、ＩＶ族基板上に化合物半導体低
温成長層を形成した後に昇温して化合物半導体エピタキ
シャル層を形成する工程を有し、さらに化合物半導体エ
ピタキシャル層の成長中、あるいは、成長後のアニール
をＩＶ族基板の自然酸化膜を除去する工程以下の温度で
行うことを特徴とするヘテロエピタキシャル成長方法。8. A heteroepitaxial growth method for forming a compound semiconductor epitaxial layer on a group IV substrate inclined from (100) to the [011] direction, wherein the natural oxide film is removed by heating the group IV substrate to remove the natural oxide film. A temperature of 875 ° C. or lower in the semiconductor substrate, forming a compound semiconductor low-temperature growth layer on a group IV substrate, and then raising the temperature to form a compound semiconductor epitaxial layer. A heteroepitaxial growth method, wherein the subsequent annealing is performed at a temperature equal to or lower than a step of removing a natural oxide film of a group IV substrate.