JP3270440B2 - プログラム可能スルーレートリミッタを有する低ノイズステップダウンスイッチングレギュレータ回路、およびその使用方法 - Google Patents

プログラム可能スルーレートリミッタを有する低ノイズステップダウンスイッチングレギュレータ回路、およびその使用方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スイッチング電圧
制御回路に関する。より詳細には、本発明は、従来公知
のバックスイッチングレギュレータと比較して、より低
いノイズおよびプログラム可能スルーレート制限を提供
する、ステップダウン直流電流−直流電流（ＤＣ−ｔｏ
−ＤＣ）スイッチングコンバータ回路（「バックスイッ
チングレギュレータ」とも呼ばれる）に関する。
【０００２】
【従来の技術】図１は、負荷ＲLを駆動するための未調
整の正の供給電圧ＶIN（例えばバッテリ）から所定の実
質的に一定である出力電圧ＶOUTを提供する、従来公知
のバックスイッチングレギュレータを示す。ここで、負
荷ＲLは単に抵抗器として示すが、例えば携帯通信デバ
イスまたはコンピュータであり得る。バックスイッチン
グレギュレータ１０は、制御された電流ソース１２、ト
ランジスタ１４および１６、ダイオード１８、インダク
タ２０、キャパシタ２２、および制御回路２４を含む。
制御回路２４は制御信号Ｖrを生成する。回路は、所望
のスイッチング周波数（通常１００〜３００ｋＨｚ）で
スイッチングを行なう。
【０００３】レギュレータ１０は以下のように動作す
る。スイッチングサイクルのはじめに、制御信号Ｖrは
ハイになり、制御された電流ソース１２が電流Ｉ1を導
通し、そしてトランジスタ１４をオンにする。トランジ
スタ１４のコレクタは、トランジスタ１６のベースを駆
動して、トランジスタ１６をオンにする。トランジスタ
１６が一旦オンになると、トランジスタ１６のエミッタ
電流は、ハイの正の電流スルーレートで急速に増加す
る。電流スルーイングに続いて、インダクタ入力ノード
ＶSWにおいて電圧がハイの正の電流スルーレートで、約
ＶINに急増する。ダイオード１８はオフであり、約（Ｖ
IN−ＶOUT）の電圧ＶLがインダクタ２０に渡って現れ
る。インダクタ２０は、スイッチされた電圧パルスをイ
ンダクタ電流ＩLに変換する。インダクタ２０およびキ
ャパシタ２２はローパスフィルタを形成し、スイッチン
グ周波数における成分および出力電圧ＶOUTからの高調
波を除去する。
【０００４】制御回路２４は出力電圧ＶOUTをモニタ
し、そして、トランジスタ１６のオン−オフ時間を変え
ること（つまりレギュレータのデューティサイクル（動
作サイクル中のスイッチがオンである時間のパーセンテ
ージ）を変えること）によって出力電圧を調整する制御
信号Ｖrを提供する。具体的には、Ｖrがローである場
合、制御された電流ソース１２がオフになり、それによ
り、トランジスタ１４および１６がオフになる。トラン
ジスタ１６がオフになると、インダクタ入力ノードＶSW
における電圧が、ハイで負の電圧スルーレートでほぼグ
ラウンドへと急減する。電圧スルーイングに続いて、ト
ランジスタ１６のエミッタ電流が、ハイで負の電流スル
ーレートで急減する。さらに、ＶLは約−ＶOUTへと変化
し、ダイオード１８はオンになり、インダクタ電流ＩL
を導通し、そして、インダクタ入力ノードＶSWは、制御
信号Ｖrの次のサイクルまでほぼグラウンドに維持され
る。
【０００５】従って、各スイッチングサイクルの間に、
インダクタ入力ノードＶSWは、およそＶINとグラウンド
との間で切り換わる。瞬間的な電力ロスおよびトランジ
スタ１６内の自己加熱(self-heating)を最小化し、か
つ、スイッチング遷移の間の全体の効率を最大化するた
めに、トランジスタ１６の正および負の電流および電圧
スルーレートは比較的高い。しかし、速いスルーレート
は、一般に「ノイズ」と呼ばれる、導通される妨害およ
び放射される妨害の両方の形態の、電磁妨害（ＥＭＩ）
を生成する。
【０００６】Ａ． 従来技術のバックスイッチングレギ
ュレータ 図２は、従来技術の電流プログラム型制御バックスイッ
チングレギュレータ７０を示す。レギュレータ７０は、
図１のレギュレータ１０と同様に、抵抗器２６、電流セ
ンス抵抗器２８、コンパレータ３０、発振器３２、ラッ
チ３４、電圧ディバイダ抵抗器３６および３８、制御さ
れた電流ソース４０、エラー増幅器４２、ならびに基準
電圧ＶREFCによって実行される制御回路２４の機能を有
する。
【０００７】レギュレータ７０は以下のように動作す
る。サイクルの開始時に、発振器３２はラッチ３４をセ
ットするクロック信号を生成し、制御された電流ソース
１２に電流Ｉ1を導通させることにより、トランジスタ
１４および１６をオンにする。一方で、約（ＶIN−Ｖ
OUT）の電圧ＶLがインダクタ２０に渡って現れる。これ
により、インダクタを介して電流ＩLが増加する。ダイ
オード１８はオフであり、電流センス抵抗器２８はトラ
ンジスタ１６のコレクタ電流を導通する。このコレクタ
電流は、インダクタ電流ＩLにほぼ等しい。
【０００８】（ＶIN−ＩL＊Ｒ1）にほぼ等しい電圧Ｖi
が、コンパレータ３０のインバーティング入力(inverti
ng input)に結合される。エラー増幅器４２は、基準電
圧ＶR EFCとフィードバック電圧ＶFBCとの間の差を増幅
して、エラー電圧Ｖecを生成する。エラー増幅器４２
は、非常に高いゲイン（通常４０〜６０ｄＢ）を提供す
る。電圧ディバイダ抵抗器３６および３８は、制御され
た出力電圧ＶOUTに比例するＶFBCをセットする。エラー
電圧Ｖecは制御された電流ソース４０に結合される。制
御された電流ソース４０は、Ｖecに比例する電流Ｉ2を
導通する。抵抗器２６は電流Ｉ2を導通する。（ＶIN−
Ｉ2＊Ｒ2）にほぼ等しい電圧Ｖcが、コンパレータ３０
の非インバーティング入力(non-inverting input)に結
合される。
【０００９】コンパレータ３０は、差（ＩL＊Ｒ1−Ｉ2
＊Ｒ2）のサインに応答して出力を生成する。
【００１０】
【数１】
【００１１】の場合、コンパレータ１６の出力はローで
ある。
【００１２】
【数２】
【００１３】の場合、コンパレータ３０の出力はハイで
ある。
【００１４】インダクタ電流ＩLが（（Ｒ2／Ｒ1）＊
Ｉ2）を超える場合、コンパレータ３０の出力はハイに
なり、そしてラッチ３４をリセットする。それにより、
制御された電流ソース１２をオフにし、それにより、ト
ランジスタ１４および１６をオフする。これが、ＶLを
ほぼ−ＶOUTに変化させて、それにより、ダイオード１
８を順方向にバイアスし、かつ、発振器３２の次のクロ
ックパルスがラッチ３４をセットするまでインダクタ電
流ＩLを減少させる。
【００１５】従って、通常の動作の間に、インダクタ電
流ＩLが、電流Ｉ2および抵抗器Ｒ1およびＲ2によってセ
ットされた所定のレベル（（Ｒ2／Ｒ1）＊Ｉ2）を超え
る場合、トランジスタ１６はオフになる。調節された出
力電圧ＶOUTが電圧ディバイダ抵抗器３６および３８お
よび電圧基準ＶREFCによってセットされた所定の定常値
を超えて増加する場合、エラー電圧Ｖecが減少し、か
つ、電流Ｉ2が減少する。結果として、ＩLは、スイッチ
サイクル内において定常動作よりも早く、（（Ｒ2／
Ｒ1）＊Ｉ2）を超える。調節された出力電圧ＶOUTが前
の定常値に達する前に、短縮されたスイッチオン期間
が、調節された出力電圧ＶOUTを減少させる。
【００１６】しかし、調節された出力電圧ＶOUTが所定
の定常値未満に減少する場合、エラー電圧Ｖecが増加
し、かつ、電流Ｉ2が増加する。その結果、スイッチン
グサイクル内の定常動作の後で、ＩLが（（Ｒ2／Ｒ1）
＊Ｉ2）を超えるので、トランジスタ１６のオン期間は
長くなる。長くなったスイッチオン期間が、調節された
出力電圧ＶOUTを、前の定常値に達するまで増加させ
る。
【００１７】あるいは、従来技術のスイッチングレギュ
レータは、デューティー比制御を用いて設けられ得る。
ここで、レギュレータは出力電圧をモニタして、デュー
ティーサイクルを直接セットする。図３は、このような
従来技術のデューティー比制御バックスイッチングレギ
ュレータ８０を示す。バックスイッチングレギュレータ
８０は以下のように動作する。エラー増幅器１４２は、
基準電圧ＶREFVとフィードバック電圧ＶFBVとの間の差
を増幅して、エラー電圧ＶEVを生成する。エラー増幅器
１４２は非常に高いゲイン（通常４０〜６０ｄＢ）を提
供する。電圧ディバイダ抵抗器１３６および１３８は、
調節された出力電圧ＶOUTに比例するＶF BVをセットす
る。コンパレータ１３０は、エラー電圧Ｖevに結合され
た非インバーティング入力およびのこぎり波生成器(saw
tooth generator)１３２の出力電圧Ｖsに結合されたイ
ンバーティング入力を有する。
【００１８】各クロックサイクルの開始時に、ＶsはＶ
evよりも小さく、コンパレータ１３０の出力はハイであ
り、制御された電流ソース１２は電流Ｉ1を導通させ、
トランジスタ１４および１６はオンであり、ダイオード
１８がオフである。約（ＶIN−ＶOUT）の電圧ＶLがイン
ダクタ２０に渡って現れる。これにより、インダクタを
介して電流ＩLが増加する。ＶsがＶevを超える場合、コ
ンパレータ１３０は、制御された電流ソース１２ならび
にトランジスタ１４および１６をオフする。（そしてダ
イオード１８がオンになる。）図２の電流モードレギュ
レータ７０においてと同様、インダクタ２０およびキャ
パシタ２２がローパスフィルタを形成して、出力電圧Ｖ
OUTからの、スイッチング周波数およびその高調波にお
ける成分を除去する。
【００１９】通常動作の間に、ＶOUTが、電圧ディバイ
ダ抵抗器１３６および１３８ならびに電圧基準ＶREFVに
よってセットされたその所望の定常値未満に減少する場
合、Ｖevが増加し、従って、クロックサイクルの後半に
おいて、ＶsがＶevと交差し、それにより、コンパレー
タ１３０がトランジスタ１６のオン期間を延長する。そ
の結果、インダクタ２０を流れる電流ＩLが増加し、か
つ、ＶOUTが前の定常値に達するまで増加する。しか
し、ＶOUTがその所望の定常値を超えて増加する場合、
Ｖevは減少し、従ってクロックサイクルの前半におい
て、ＶsがＶevと交差し、それにより、コンパレータ１
３０がトランジスタ１６のオン期間を短くする。その結
果、インダクタ２０を流れる電流ＩLが減少し、かつ、
ＶOUTが前の定常値に達するまで減少する。
【００２０】図２および図３の従来技術のバックレギュ
レータの電圧スルーレートは、第１に、トランジスタ１
４および１６の特性の関数である。オンされる前に、ト
ランジスタ１４のベースにおける電圧は、約ＶINであ
り、かつ、そのコレクタ電圧はグラウンドに近い。オン
された後、トランジスタ１４のベースにおける電圧は、
約（ＶIN−ＶBE）であり（ここで、ＶBEはトランジスタ
オン電圧であり、約０．７Ｖである）、コレクタ電圧は
ＶINに近い。スイッチがオンされる間に、電流Ｉ 1の実
質的な部分が、トランジスタ１４の比較的大きなベース
−コレクタキャパシタンスを充電する。これが、トラン
ジスタ１４のコレクタにおけるスルーレートを制限しよ
うとし、従って、トランジスタ１６およびインダクタ入
力ノードＶ SWにおいて正の電圧スルーレートを制限す
る。
【００２１】オフすることに影響するために、電流ソー
ス１２はオフされ、それにより、トランジスタ１４から
のベース電流が除去され、かつ、トランジスタ１６のベ
ースへの電流を遮断(cut off)する。トランジスタ１４
がオフであって、トランジスタ１６のコレクタ−ベース
キャパシタンスは、トランジスタ１６についての駆動電
流のソースのみであり、そして、負の電圧スルーレート
への自然制限のみである。負の電圧スルーレートは、出
力負荷レベルおよびトランジスタ１６の活性領域電流ゲ
イン（β）に依存し、そして通常は、正の電圧スルーレ
ートよりもずっと速い。
【００２２】正の電流スルーレートは、ＰＮＰトランジ
スタ１４のユニティゲイン周波数(unity-gain frequenc
y)（ｆT）およびトランジスタ１６のβによって制限さ
れる。図２および図３の回路において、負の電流スルー
レートは、通常、正の電流スルーレートよりもずっと速
い。電流ソース１２およびトランジスタ１４がオフされ
る場合、トランジスタ１６のコレクタ−ベースキャパシ
タンスと負のスルーレートとの積が電流に等しく、この
電流が、ノードＶSWがグラウンドよりもわずかに小さく
なり、かつ、ダイオード１８がオンされるまでに、トラ
ンジスタ１６のためにベース駆動を提供する。ダイオー
ド１８がオンされると、トランジスタ１６のベースおよ
びエミッタが電圧スルーイングを停止する。その結果、
トランジスタ１６へのベース駆動がほぼゼロであり、か
つ、トランジスタ１６のエミッタ電流がオフされる。こ
の負の電流スルーレートは速く、かつ、制御されていな
い。
【００２３】図４は、電流プログラム型制御を用いて実
行される、別の従来公知のバックスイッチングレギュレ
ータ９０の模式図を示す。レギュレータ９０は、図２の
レギュレータ７０と同様であるが、キャパシタ７４、ダ
イオード７６および７８、抵抗器８２および８４、なら
びに回路８６を含む。さらに、制御された電流ソース１
１２およびＮＰＮトランジスタ１１４が、図２の制御さ
れた電流ソース１２およびＰＮＰトランジスタ１４とそ
れぞれ置き換えられる。
【００２４】レギュレータ９０はレギュレータ７０と同
様に動作するが、改良された効率のためにさらなる回路
を有する。具体的には、トランジスタ１１４のコレクタ
は、「ブースト(boost)」と示されたピンに接続され
る。このピンは、キャパシタ７４およびダイオード７６
によってＶOUTに結合される。通常動作の間、トランジ
スタ１６がオフされた後に、ＶSWはグラウンド未満にな
り、ダイオード７６が導通し、そしてキャパシタ７４が
ほぼＶOUTとなるように充電される。次のスイッチング
サイクルにおいて、トランジスタ１６がオンされる場
合、ＶSWが約ＶINに切り換わり、ダイオード７６が開
き、そしてブーストノードが約（ＶIN＋ＶOUT）に増加
する。その結果、トランジスタ１１４がオンされる場
合、そのエミッタ電圧がＶINを超える値に増加する。こ
のことにより、トランジスタ１１４は、トランジスタ１
６を飽和に近い状態へと駆動でき、このことにより、ト
ランジスタ１６における電圧の低下を最小化し、かつ、
効率を向上する。
【００２５】得られたターンオフ遅延が受け入れられな
いほど長いので、トランジスタ１６を飽和へと強力に駆
動するのが望まれない。トランジスタ１６が飽和へとあ
まりに深く駆動されるのを防ぐために、回路８６は、そ
れ自体が当業者に公知である複数の技術のいずれかを用
いて、飽和のちょうど開始時に、トランジスタ１１４か
らベース駆動を除去する。
【００２６】抵抗器８２および８４は、それぞれトラン
ジスタ１１４および１６のベース−エミッタ接合部に結
合される。これらの抵抗器は、トランジスタ１１４およ
び１６のターンオフ時間の短縮を助け、漏れ電流のため
の通路を提供する。
【００２７】
【発明が解決しようとする課題】データ獲得システムお
よび通信システム等のいくつかのバックレギュレータア
プリケーションは、低ノイズおよび高効率の両方を要求
する。リニアレギュレータはこのようなアプリケーショ
ンについてのノイズ要件を満たすが、リニアレギュレー
タは要求される効率を提供することができない。従来の
バックスイッチングレギュレータはこのようなアプリケ
ーションについての効率要件を満たし得るが、低ノイズ
要件を満たすことができない。従って、高効率を提供す
るが、低ノイズアプリケーションについて、電圧および
電流スルーレートが制限されたバックスイッチングレギ
ュレータ回路を提供することが望ましい。
【００２８】従って、本発明の目的は、高効率を提供す
るが、低ノイズアプリケーションについて、電圧および
電流スルーレートが制限されたバックスイッチングレギ
ュレータ回路を提供することである。
【００２９】本発明のこのおよび他の目的によると、電
圧スルーレート制限回路および電流スルーレート制限回
路を含むバックスイッチングレギュレータ回路が記載さ
れる。スルーレート制限回路は、電流プログラム型また
はデューティー比制御型のいずれかのバックスイッチン
グレギュレータに設けられ得る。
【００３０】
【課題を解決するための手段】本発明による、入力ノー
ドにおける入力から、出力ノードにおける出力を生成す
る、低ノイズバックスイッチングレギュレータは、入力
ノード、第２の端子、および第３の端子に結合された第
１の端子を有するスイッチングトランジスタと、スイッ
チングトランジスタの第３の端子に結合された第１の端
子、および、出力ノードに結合された第２の端子を有す
るインダクタと、スイッチングトランジスタの第２の端
子に結合された第１の端子、および、入力ノードに結合
された第２の端子を有する第１の回路であって、第１の
回路は、スイッチングトランジスタの第３の端子におけ
る電圧スルーレートを、第１の所定の値に制限する、第
１の回路と、インダクタの第１の端子に結合された第１
の端子、インダクタの第２の端子に結合された第２の端
子、および、スイッチングトランジスタの第２の端子に
結合された第３の端子を有する第２の回路であって、第
２の回路は、スイッチングトランジスタの第３の端子に
おける電流スルーレートを、第２の所定の値に制限す
る、第２の回路とを含み、そのことにより上記目的が達
成される。
【００３１】第１の回路が、スイッチングトランジスタ
の第３の端子における負の電圧スルーレートを、第１の
所定の値に制限してもよい。
【００３２】第１の回路が、スイッチングトランジスタ
の第３の端子における正の電圧スルーレートを、第１の
所定の値に制限してもよい。
【００３３】第１の回路が、スイッチングトランジスタ
の第３の端子における正の電圧スルーレートの大きさお
よび負の電圧スルーレートの大きさを、第１の所定の値
に制限してもよい。
【００３４】第２の回路が、スイッチングトランジスタ
の第３の端子における負の電流スルーレートを、第２の
所定の値に制限してもよい。
【００３５】第２の回路が、スイッチングトランジスタ
の第３の端子における正の電流スルーレートを、第２の
所定の値に制限してもよい。
【００３６】第２の回路が、スイッチングトランジスタ
の第３の端子における負の電流スルーレートの大きさお
よび正の電流スルーレートの大きさを、第２の所定の値
に制限してもよい。
【００３７】スイッチングトランジスタが、バイポーラ
接合トランジスタを含んでもよい。
【００３８】バイポーラ接合トランジスタが、入力端子
に結合されたコレクタと、第１の回路の第１の端子およ
び第２の回路の第３の端子に結合されたベースと、イン
ダクタの第１の端子に結合されたエミッタとを含んでも
よい。
【００３９】レギュレータが、スイッチングトランジス
タの第２の端子に結合された、電流プログラム型制御回
路を含んでもよい。
【００４０】レギュレータが、スイッチングトランジス
タの第２の端子に結合されたデューティー比制御回路を
含んでもよい。
【００４１】第１の回路が、スイッチングトランジスタ
の第２の端子に結合された第１の端子、および、入力ノ
ードに結合された第２の端子を有するキャパシタを含
み、第１の所定の値が、キャパシタに対して反比例であ
ってもよい。
【００４２】第１の回路が、キャパシタの第１の端子に
結合された第１の端子、および、スイッチングトランジ
スタの第２の端子に結合された第２の端子を有する抵抗
器を含み、第１の所定の値が、抵抗器のレジスタンスお
よびキャパシタのキャパシタンスに対して反比例であっ
てもよい。
【００４３】第１の回路が、入力ノードに結合された第
１の端子、抵抗器の第１の端子に結合された第２の端
子、および、抵抗器の第２の端子に結合された第３の端
子を有するトランジスタを含み、第１の所定の値が、ト
ランジスタのオン電圧に比例し、抵抗器のレジスタンス
とキャパシタのキャパシタンスとの積によって割られて
もよい。
【００４４】第２の回路が、入力ノードに結合された第
１の端子、インダクタの第２の端子に結合された第２の
端子、およびスイッチングトランジスタの第２の端子に
結合された第３の端子を有する第１のトランジスタと、
スイッチングトランジスタの第２の端子に結合された第
１の端子、インダクタの第１の端子に結合された第２の
端子、およびインダクタの第２の端子に結合された第３
の端子を有する第２のトランジスタであって、第２の所
定のレベルが、インダクタのインダクタンスによって割
られた第２のトランジスタのオン電圧に比例する、第２
のトランジスタとを含んでもよい。
【００４５】第２の所定のレベルが、インダクタのイン
ダクタンスによって割られた第２のトランジスタのオン
電圧にほぼ等しくてもよい。
【００４６】第２の所定のレベルが、インダクタのイン
ダクタンスによって割られた第２のトランジスタのオン
電圧のほぼ２倍であってもよい。
【００４７】本発明によるバックスイッチングレギュレ
ータの電圧スルーレートおよび電流スルーレートを制限
する方法は、入力ノードにおける入力を提供するステッ
プと、入力ノード、第２の端子、および第３の端子に結
合された第１の端子を有するスイッチングトランジスタ
を提供するステップと、スイッチングトランジスタの第
３の端子に結合された第１の端子、および、出力ノード
に結合された第２の端子を有するインダクタを提供する
ステップと、スイッチングトランジスタの第２の端子に
結合された第１の端子、および、入力ノードに結合され
た第２の端子を有する第１の回路を提供するステップで
あって、第１の回路は、スイッチングトランジスタの第
３の端子における電圧スルーレートを、第１の所定の値
に制限する、第１の回路を提供するステップと、インダ
クタの第１の端子に結合された第１の端子、インダクタ
の第２の端子に結合された第２の端子、および、スイッ
チングトランジスタの第２の端子に結合された第３の端
子を有する第２の回路を提供するステップであって、第
２の回路は、スイッチングトランジスタの第３の端子に
おける電流スルーレートを、第２の所定の値に制限す
る、第２の回路を提供するステップとを含み、そのこと
により上記目的が達成される。
【００４８】本発明による、バックスイッチングレギュ
レータの第１のノードにおける電圧スルーレートを制限
し、かつ、バックスイッチングレギュレータの第２のノ
ードにおける電流スルーレートを制限する方法であっ
て、バックスイッチングレギュレータが、第１のノード
における電圧を制御する第３のノード、および、第２の
ノードにおける電流を制御する第４のノードを有する、
方法は、第３のノードにおける電圧の変化のレートをセ
ンスするステップと、第３のノードにおける電圧の変化
のレートに比例する、第３のノードにおける第１の電流
を提供するステップであって、第１の電流が、第１のノ
ードにおける電圧スルーレートを第１の所定の値に制限
する、第１の電流を提供するステップと、第２のノード
における電流の変化のレートをセンスするステップと、
第２のノードにおける電流の変化のレートに比例する、
第４のノードにおける第２の電流を提供するステップで
あって、第２の電流が、第２のノードにおける電流スル
ーレートを第２の所定の値に制限する、第２の電流を提
供するステップとを含み、そのことにより上記目的が達
成される。
【００４９】第１および第２のノードが同じノードであ
り、第３および第４のノードが同じノードであってもよ
い。
【００５０】本発明による、入力ノードにおける入力か
ら、出力ノードにおける出力を生成する、低ノイズバッ
クスイッチングレギュレータは、入力ノード、第２の端
子、および第３の端子に結合された第１の端子を有する
スイッチングトランジスタと、スイッチングトランジス
タの第３の端子に結合された第１の端子、および、出力
ノードに結合された第２の端子を有するインダクタと、
抵抗器、キャパシタ、および第１のトランジスタを有す
る第１の回路であって、抵抗器が第１および第２の端子
を有し、キャパシタが第１および第２の端子を有し、第
１のトランジスタが第１、第２および第３の端子を有
し、キャパシタの第１の端子が第１のトランジスタの第
１の端子および入力ノードに結合され、キャパシタの第
２の端子が抵抗器の第１の端子および第１のトランジス
タの第２の端子に結合され、抵抗器の第２の端子が第１
のトランジスタの第３の端子およびスイッチングトラン
ジスタの第２の端子に結合された、第１の回路とを含
み、そのことにより上記目的が達成される。
【００５１】第１のトランジスタが、コレクタ、ベー
ス、およびエミッタを有する、バイポーラ接合トランジ
スタであり、キャパシタの第１の端子が、第１のトラン
ジスタのコレクタおよび入力ノードに結合され、キャパ
シタの第２の端子が、抵抗器の第１の端子および第１の
トランジスタのベースに結合され、抵抗器の第２の端子
が、第１のトランジスタのエミッタおよびスイッチング
トランジスタの第２の端子に結合されてもよい。
【００５２】本発明による、入力ノードにおける入力か
ら、出力ノードにおける出力を生成する、低ノイズバッ
クスイッチングレギュレータは、入力ノード、第２の端
子、および第３の端子に結合された第１の端子を有する
スイッチングトランジスタと、スイッチングトランジス
タの第３の端子に結合された第１の端子、および、出力
ノードに結合された第２の端子を有するインダクタと、
抵抗器、キャパシタ、および第１のトランジスタを有す
る第１の回路であって、抵抗器が第１および第２の端子
を有し、キャパシタが第１および第２の端子を有し、第
１のトランジスタが第１、第２および第３の端子を有
し、第１のトランジスタの第１の端子が入力ノードに結
合され、第１のトランジスタの第２の端子がキャパシタ
の第１の端子および抵抗器の第１の端子に結合され、第
１のトランジスタの第３の端子が、スイッチングトラン
ジスタの第２の端子および抵抗器の第２の端子に結合さ
れ、キャパシタの第２の端子がグラウンドに結合され
た、第１の回路とを含み、そのことにより上記目的が達
成される。
【００５３】第１のトランジスタが、コレクタ、ベー
ス、およびエミッタを有する、バイポーラ接合トランジ
スタであり、第１のトランジスタのコレクタが入力ノー
ドに結合され、第１のトランジスタのベースが、キャパ
シタの第１の端子および抵抗器の第１の端子に結合さ
れ、第１のトランジスタのエミッタがスイッチングトラ
ンジスタの第２の端子および抵抗器の第２の端子に結合
されてもよい。
【００５４】本発明による、入力ノードにおける入力か
ら、出力ノードにおける出力を生成する、低ノイズバッ
クスイッチングレギュレータは、入力ノード、第２の端
子、および第３の端子に結合された第１の端子を有する
スイッチングトランジスタと、スイッチングトランジス
タの第３の端子に結合された第１の端子、および、出力
ノードに結合された第２の端子を有するインダクタと、
第２および第３のトランジスタを有する第２の回路であ
って、第２のトランジスタが第１、第２、および第３の
端子を有し、第３のトランジスタが第１、第２、および
第３の端子を有し、第２のトランジスタの第１の端子が
入力ノードに結合され、第２のトランジスタの第２の端
子がインダクタの第２の端子に結合され、第２のトラン
ジスタの第３の端子がスイッチングトランジスタの第２
の端子に結合され、第３のトランジスタの第１の端子が
スイッチングトランジスタの第２の端子に結合され、第
３のトランジスタの第２の端子がインダクタの第１の端
子に結合され、第３のトランジスタの第３の端子がイン
ダクタの第２の端子に結合された、第２の回路とを含
み、そのことにより上記目的が達成される。
【００５５】第２のトランジスタが、コレクタ、ベー
ス、およびエミッタを有する、バイポーラ接合トランジ
スタであり、第３のトランジスタが、コレクタ、ベー
ス、およびエミッタを有する、バイポーラ接合トランジ
スタであり、第２のトランジスタのコレクタが入力ノー
ドに結合され、第２のトランジスタのベースがインダク
タの第２の端子に結合され、第２のトランジスタのエミ
ッタがスイッチングトランジスタの第２の端子に結合さ
れ、第３のトランジスタのコレクタがスイッチングトラ
ンジスタの第２の端子に結合され、第３のトランジスタ
のベースがインダクタの第１の端子に結合され、第３の
トランジスタのエミッタがインダクタの第２の端子に結
合されてもよい。
【００５６】本発明による、入力ノードにおける入力信
号から、出力ノードにおける出力信号を生成する、低ノ
イズバックスイッチングレギュレータは、入力ノードと
出力ノードとの間に結合された入力信号を切り換える手
段と、スイッチング手段と出力ノードとの間に結合され
た電流スルーレートセンシング手段と、スイッチングレ
ギュレータの電圧スルーレートを第１の所定の値に制限
する手段であって、電圧制限手段が、入力ノードとスイ
ッチング手段との間に結合された、電圧スルーレート制
限手段と、スイッチングレギュレータの電流スルーレー
トを第２の所定の値に制限する手段であって、電流制限
手段が、電流スルーレートセンシング手段を渡って、そ
して、スイッチング手段に結合された、電流スルーレー
ト制限手段とを含み、そのことにより上記目的が達成さ
れる。
【００５７】電圧スルーレート制限手段が、スイッチン
グレギュレータの負の電圧スルーレートの大きさを、第
１の所定の値に制限してもよい。
【００５８】電圧スルーレート制限手段が、スイッチン
グレギュレータの正の電圧スルーレートの大きさを、第
１の所定の値に制限してもよい。
【００５９】電圧スルーレート制限手段が、負の電圧ス
ルーレートの大きさおよび正の電圧スルーレートの大き
さを、第１の所定の値に制限してもよい。
【００６０】電流スルーレート制限手段が、スイッチン
グレギュレータの負の電流スルーレートの大きさを、第
２の所定の値に制限してもよい。
【００６１】電流スルーレート制限手段が、スイッチン
グレギュレータの正の電流スルーレートの大きさを、第
２の所定の値に制限してもよい。
【００６２】電流スルーレート制限手段が、負の電流ス
ルーレートの大きさおよび正の電流スルーレートの大き
さを、第２の所定の値に制限してもよい。
【００６３】
【発明の実施の形態】Ｂ． 低ノイズバックレギュレー
タ 図５は、図２の回路７０と同様のスイッチングレギュレ
ータ内に設けられた、本発明の低ノイズバックスイッチ
ングレギュレータの例示的な実施形態の模式図を示す。
上述のように、トランジスタ１４および１６の特性は本
来、図２および図３のバックスイッチングレギュレータ
における、正の電圧スルーレート制限を提供する。従っ
て、本発明の本実施形態の低ノイズバックスイッチング
レギュレータは、負の電圧スルーレートおよび正および
負の電流スルーレートを制限するさらなる回路を含む。
【００６４】詳細には、レギュレータ１７０は、ＶINと
トランジスタ１６のベースとの間に結合された負の電圧
スルーレート制限回路４４と、ＶINならびに電流センス
インダクタ４８のノードＶSWおよびＶDに結合された負
の電流スルーレート制限回路４６とを含む。以下にさら
に詳細に説明するように、スイッチをオフする間に、回
路４４はトランジスタ１６にベース駆動を提供して、負
の電圧スルーレートを制限する。さらに、スイッチをオ
ンおよびオフする間に、回路４６はトランジスタ１６か
らベース駆動を除去するか、またはトランジスタ１６に
ベース駆動を提供することによって、それぞれ正および
負の電流スルーレートを制限する。
【００６５】図６は、図５の低ノイズバックスイッチン
グレギュレータの例示的実施形態を示す。負の電圧スル
ーレート制限回路４４は、キャパシタ５０、トランジス
タ５２および５４、ならびに、抵抗器５６および５８を
含む。トランジスタ５２および５４は、入力がキャパシ
タ５０と共にＶINに結合されるダーリントン構成（Ｄａ
ｒｌｉｎｇｔｏｎ ｃｏｎｆｉｇｕｒａｔｉｏｎ）で接
続される。電流スルーレート制限回路４６は、トランジ
スタ６０および６２、電流ソース６４、ならびにダイオ
ード６６を含む。
【００６６】トランジスタ１４および１６がオンされた
場合、トランジスタ１６のベースにおける電圧は、約Ｖ
INであり、キャパシタ５０を通る電流ＩC50は無視で
き、抵抗器５６および５８ならびにトランジスタ５２お
よび５４はオフである。電流ソース６４は電流Ｉ3を導
通させる。電流Ｉ3はダイオード６６を流れる。トラン
ジスタ６０のベースおよびエミッタにおける電圧はほぼ
等しく、従ってトランジスタ６０はオフである。以下に
説明するように、センスインダクタ４８の電圧差はＶS1
はほぼゼロであり、トランジスタ６２もオフである。
【００６７】スイッチをオフする間に、トランジスタ１
４はオフになり、トランジスタ１６のベースにおける電
圧は減少し始め、キャパシタ５０ならびに抵抗器５６お
よび５８は電流ＩC50を導通し始める。抵抗器５６の電
圧降下がＶBEよりも大きい場合、トランジスタ５２、そ
してその後トランジスタ５４がオンになり、トランジス
タ１６にベース駆動を供給して、負のスルーレートを制
限する。トランジスタ５２は数百マイクロアンペアのオ
ーダーのベース駆動電流をトランジスタ５４に供給すれ
ばよいので、トランジスタ５２は最小のジオメトリ（１
Ｘ）トランジスタであり得る。対照的に、トランジスタ
５４は数十ミリアンペアのオーダーのベース駆動電流を
トランジスタ５４に供給する必要があるので、トランジ
スタ５４は最小ジオメトリ（例えば１０Ｘ）よりも大き
くなる必要がある。
【００６８】負の電圧スルーレート限界は
【００６９】
【数３】
【００７０】に等しくなる。ここで、ＶBEはトランジス
タオン電圧であり、Ｃ50はキャパシタ５０のキャパシタ
ンスであり、Ｒ56は抵抗器５６のレジスタンスである。
このように、所望の負の電圧スルーレート限界につい
て、回路値Ｃ50およびＲ56が決定され得る。
【００７１】ノードＶSWにおける電圧がグラウンドに近
い値に一旦落ち着くと、キャパシタ５０は無視できる程
度の電流を導通させ、従ってトランジスタ５２および５
４はオフになる。意図的な駆動電流(deliberate drive
current)が存在せず、トランジスタ５４のブレークダウ
ンを防止することがない場合には、抵抗器５８はトラン
ジスタ５４をオフするのを助ける。
【００７２】センスインダクタ４８は値Ｌ1を有し、電
流スルーレートをセンスするのに用いられる。電流スル
ーイングの間に、センスインダクタ４８の電圧Ｖs1＝
（ＶSW−ＶD）は
【００７３】
【数４】
【００７４】に等しくなる。ここで、（ｄＩ／ｄｔ）は
インダクタ４８を通る電流の変化率である。
【００７５】オフする前に、トランジスタ６０のベース
およびエミッタにおける電圧はほぼ等しく、トランジス
タ６０はオフである。インダクタ４８を通る（ｄＩ／ｄ
ｔ）はほぼゼロであり、従って、Ｖs1はほぼゼロであ
り、トランジスタ６２はオフである。スイッチをオフす
る間に、トランジスタ１６のエミッタ電流は減少し始め
る。Ｖs1はトランジスタ１６内の負の電流スルーレート
に比例する。Ｖs1が−Ｖ BEよりも負である場合、トラン
ジスタ６０のベース−エミッタ電圧はトランジスタのオ
ン電圧を超え、これにより、トランジスタ６０がオンさ
れて、ベース駆動をトランジスタ１６に供給し、負の電
流スルーレートを、
【００７６】
【数５】
【００７７】に制限する。スイッチをオフする間、トラ
ンジスタ６２はオフのままである。トランジスタ６０は
数十ミリアンペアのオーダーのベース駆動電流をトラン
ジスタ１６に供給する必要があるので、トランジスタ６
０は最小ジオメトリ（例えば１０Ｘ）よりも大きくなる
必要がある。
【００７８】オンする前に、トランジスタ６０および６
２のベースおよびエミッタは、ほぼグラウンドであり、
従ってトランジスタ６０および６２はオフである。スイ
ッチをオンする間にトランジスタ１６のエミッタ電流は
増加する。Ｖs1はトランジスタ１６内の正の電流スルー
レートに比例する。Ｖs1が約＋ＶBEよりも大きい場合、
トランジスタ６２はオンになり、そして、電流をトラン
ジスタ１６のベースから逸らし、従って、レギュレータ
２７０の正の電流スルーレートを、
【００７９】
【数６】
【００８０】に制限する。スイッチをオンする間、トラ
ンジスタ６０はオフのままである。トランジスタ６２
は、トランジスタ１６からの、数十ミリアンペアのオー
ダーのベース駆動電流を低くする必要があるので、トラ
ンジスタ６２は最小ジオメトリ（例えば１０Ｘ）よりも
大きくなる必要がある。
【００８１】正および負の電流スルーレート限界の大き
さは、（ＶBE／Ｌ1）にほぼ等しい。この大きさに基い
て、センスインダクタＬ1の値が選択され得る。
【００８２】図７は、図５のバックスイッチングレギュ
レータの別の例示的実施形態を示す。電流スルーレート
制限回路４６は、トランジスタ６０および６２、ならび
に、電圧ディバイダ抵抗器６８および７２を含む。電圧
ディバイダ抵抗器６８および７２は同じ値を有する。
【００８３】センスインダクタ１４８は値Ｌ2を有し、
電流スルーレートをセンスするのに使用される。電流ス
ルーイングの間に、センスインダクタ１４８の電圧Ｖs2
＝（ＶSW−ＶD）は
【００８４】
【数７】
【００８５】に等しくなる。ここで、（ｄＩ／ｄｔ）は
インダクタ１４８を通る電流の変化率である。
【００８６】オフする前に、トランジスタ６０のベース
における電圧は、トランジスタ６０のエミッタにおける
電圧よりも小さなＶBEにほぼ等しく、トランジスタ６０
はオフである。インダクタ１４８を通る（ｄＩ／ｄｔ）
はほぼゼロであり、従って、Ｖs2および抵抗器６８およ
び７２の電圧はほぼゼロであり、トランジスタ６２はオ
フである。スイッチをオフする間に、トランジスタ１６
のエミッタ電流は減少し始める。Ｖs2はトランジスタ１
６内の負の電流スルーレートに比例する。Ｖs2が（−２
＊ＶBE）よりも負である場合、トランジスタ６０のベー
ス−エミッタ電圧は、トランジスタのオン電圧を超え、
トランジスタ６０がオンされて、ベース駆動をトランジ
スタ１６に供給し、負の電流スルーレートを、
【００８７】
【数８】
【００８８】に制限する。スイッチをオフする間、トラ
ンジスタ６２はオフのままである。
【００８９】オンする前に、トランジスタ６０および６
２のベース−エミッタ電圧はほぼゼロであり、従ってト
ランジスタ６０および６２はオフである。スイッチをオ
ンする間にトランジスタ１６のエミッタ電流は増加す
る。Ｖs2はトランジスタ１６内の正の電流スルーレート
に比例する。Ｖs2が約（＋２＊ＶBE）よりも大きい場
合、電圧ディバイダ抵抗器６８および７２の結果、トラ
ンジスタ６２のベースにおける電圧は約ＶBEとなる。ト
ランジスタ６２はオンになり、そして、電流をトランジ
スタ１６のベースから逸らし、従って、レギュレータ３
１０の正の電流スルーレートを、
【００９０】
【数９】
【００９１】に制限する。スイッチをオンする間、トラ
ンジスタ６０はオフのままである。
【００９２】正および負の電流スルーレート限界の大き
さは、（２＊ＶBE／Ｌ2）にほぼ等しい。この大きさに
基いて、センスインダクタＬ2の値が選択され得る。
【００９３】図８に示すように、上で説明したのと同じ
負の電圧スルーレート制限回路ならびに正のおよび負の
電流スルーレート制限回路が、デューティー比制御を含
むバックスイッチングレギュレータ３８０内に設けられ
得る。
【００９４】図９は、図４の回路９０と同様のスイッチ
ングレギュレータ内に設けられた、本発明の低ノイズバ
ックスイッチングレギュレータの別の実施形態を示す。
本実施形態の低ノイズバックスイッチングレギュレータ
は、正および負の電圧スルーレートならびに正および負
の電流スルーレートを制限する回路を含む。
【００９５】詳細には、レギュレータ１９０は、トラン
ジスタ１１４のベースとグラウンドとの間に結合された
正および負の電圧スルーレート制限回路９２と、ＶIN、
トランジスタ１１４のベース、ならびに電流センスイン
ダクタ２４８のノードＶSWおよびＶDに結合された正お
よび負の電流スルーレート制限回路９４とを含む。以下
により詳細に示すように、スイッチをオンおよびオフす
る間に、回路９２はトランジスタ１１４からベース駆動
を除去するか、または、トランジスタ１１４にベース駆
動を提供することにより、それぞれ正および負の電圧ス
ルーレートを制限する。さらに、スイッチをオンおよび
オフする間に、回路９４はトランジスタ１１４からベー
ス駆動を除去するか、または、トランジスタ１６にベー
ス駆動を提供して、それぞれ正および負の電流スルーレ
ートを制限する。
【００９６】図１０は、図９のバックスイッチングレギ
ュレータの例示的な実施形態を示す。電圧スルーレート
制限回路９２は、キャパシタ８８および抵抗器１８２を
含む。電流スルーレート制限回路９４は、トランジスタ
６０および６２、ならびに抵抗器６８および７２を含
む。非飽和回路(anti-saturation circuit)８６は、抵
抗器９６、ＮＰＮトランジスタ９８、およびＰＮＰトラ
ンジスタ１００を含む。
【００９７】制御された電流ソース２１２は、電流ソー
スがオンされた場合、電流Ｉ5を導通する。約半分の電
流が、トランジスタ１１４のベース電流、および、抵抗
器１８２によって導通された電流を供給するように、電
流Ｉ5が選択される。電流Ｉ5の残り半分は、キャパシタ
８８を充電するのに利用可能である。抵抗器１８２は、
（ＶBE／Ｒ182）にほぼ等しい最大電流を導通させる。
ここで、Ｒ182は抵抗器１８２のレジスタンスである。
Ｒ182は、電流（ＶBE／Ｒ182）がトランジスタ１１４の
ベース駆動電流の数倍となり、（Ｉ5／２）が（ＶBE／
Ｒ182）（例えば数ｍＡ）にほぼ等しくなるように、選
択される。
【００９８】トランジスタ１１４および１６がオンの場
合、トランジスタ１１４のベースにおける電圧（および
キャパシタ８８の電圧）は約ＶINとなり、キャパシタ８
８によって導通された電流ＩC88は無視できる。トラン
ジスタ６０のベース−エミッタ電圧は負であり、従って
トランジスタ６０はオフである。以下に説明するよう
に、センスインダクタＬ3の電圧Ｖs3はほぼゼロであ
り、トランジスタ６２はオフである。
【００９９】スイッチをオフする間、電流ソース２１２
はオフに遮断され、トランジスタ１１４のベースにおけ
る電圧は負にスルーし始める。キャパシタ８８の電流Ｉ
C88は、
【０１００】
【数１０】
【０１０１】に等しくなる。ここで、ＣEXTはキャパシ
タ８８のキャパシタンスであり、（ｄＶ／ｄｔ）はトラ
ンジスタ１１４のベースにおける負の電圧スルーレート
である。オフにする間にキャパシタ８８によって供給さ
れる最大電流は、約（Ｉ5／２）であり、従って、負の
電圧スルーレート限界は次のようになる。
【０１０２】
【数１１】
【０１０３】オンする前に、ノードＶSWはグラウンドに
近い値に落ち着き、キャパシタ８８の電圧はほぼゼロで
あり、ＩC88は無視できる。スイッチをオンする間に、
電流ソース２１２はキャパシタ８８を充電し、抵抗器１
８２およびトランジスタ１１６のベースから電流を逸ら
して、負の電圧スルーレートを制限する。正の電圧スル
ーレート限界は、
【０１０４】
【数１２】
【０１０５】に等しくなる。正および負の電圧スルーレ
ート限界の大きさはほぼ等しい。この大きさに基づい
て、電流値ＣEXTが決定され得る。
【０１０６】センスインダクタ２４８は値Ｌ3を有し、
電流スルーレートをセンスするために用いられる。電流
スルーイングの間に、センスインダクタ２４８の電圧Ｖ
s3＝（ＶSW−ＶD）は、
【０１０７】
【数１３】
【０１０８】に等しい。ここで、（ｄＩ／ｄｔ）はイン
ダクタ２４８を通る電流の変化率である。
【０１０９】オフする前に、トランジスタ６０のベース
−エミッタ電圧は負であり、トランジスタ６０はオフで
ある。インダクタ２４８を通る（ｄＩ／ｄｔ）はほぼゼ
ロであり、従って、Ｖs3はほぼゼロであり、トランジス
タ６２はオフである。スイッチをオフする間に、トラン
ジスタ１６のエミッタ電流は減少し始める。Ｖs3はトラ
ンジスタ１６内の負の電流スルーレートに比例する。Ｖ
s3が（−２＊ＶBE）よりも負である場合、トランジスタ
６０のベース−エミッタ電圧は、トランジスタのオン電
圧を超え、これにより、トランジスタ６０がオンされ
て、ベース駆動をトランジスタ１６に供給し、負の電流
スルーレートを、
【０１１０】
【数１４】
【０１１１】に制限する。スイッチをオフする間、トラ
ンジスタ６２はオフのままである。
【０１１２】オンする前に、トランジスタ６０および６
２のベース−エミッタ電圧はほぼゼロであり、従ってト
ランジスタ６０および６２はオフである。スイッチをオ
ンする間、トランジスタ１６のエミッタ電流は増加し始
める。Ｖs3はトランジスタ１６内の正の電流スルーレー
トに比例する。Ｖs3が約（＋２＊ＶBE）よりも大きい場
合、トランジスタ６２はオンになり、そして、電流をト
ランジスタ１１４のベースから逸らし、従って、レギュ
レータ２９０の正の電流スルーレートを、
【０１１３】
【数１５】
【０１１４】に制限する。スイッチをオンする間、トラ
ンジスタ６０はオフのままである。
【０１１５】負および正の電流スルーレート限界の大き
さはほぼ同じである。この大きさに基いて、センスイン
ダクタＬ3の値が選択され得る。
【０１１６】図１０に示す、電圧スルーレート制限回路
および電流スルーレート制限回路が、デューティー比制
御を含むバックスイッチングレギュレータ内に設けられ
得る。
【０１１７】非飽和回路８６は次のように動作する。オ
ンする前に、トランジスタ９８および１００はオフであ
る。トランジスタ１１４がオンになる場合、そのエミッ
タ電圧はＶINを超えて増加し、トランジスタ１１４は飽
和近くでトランジスタ１６を駆動し始める。トランジス
タ９８のベースにおける電圧が、トランジスタ１６のコ
レクタ上の約（２＊ＶBE）よりも大きくなると、トラン
ジスタ９８および１００がオンになり、ベース駆動電流
をトランジスタ１１４からグラウンドへと逸らす。抵抗
器９６は、トランジスタ１６のコレクタ−エミッタ電圧
ＶCE16の値を、
【０１１８】
【数１６】
【０１１９】にセットする。ここで、ＶR3は抵抗器９６
の電圧降下である。ＶR3は、（Ｉ5＊Ｒ3）にほぼ等し
い。ここで、Ｉ5は制御された電流ソース２１２によっ
て供給された電流であり、Ｒ3は抵抗器９６のレジスタ
ンスである。
【０１２０】当業者は、図示し、かつ、上で説明した構
成とは異なる回路構成を用いて本発明の回路を設け得る
ことを理解する。このような改変例は全て、本発明の範
囲内にあり、請求の範囲によってのみ限定される。
【０１２１】本発明は、電圧スルーレート制限回路およ
び電流スルーレート制限回路を含むバックスイッチング
レギュレータ回路を提供する。本願明細書は、効率的な
低ノイズスイッチングレギュレータ回路を提供する、電
流モードおよび電圧モード制御インプルメンテーション
を記載している。
【０１２２】高効率を提供し、かつ、低ノイズアプリケ
ーションについて、電圧および電流スルーレートが制限
されたバックスイッチングレギュレータ回路が提供され
る。
【０１２３】本発明は、電圧スルーレート制限回路およ
び電流スルーレート制限回路を含むバックスイッチング
レギュレータ回路を提供する。本願明細書は、効率的な
低ノイズスイッチングレギュレータ回路を提供する、電
流モードおよび電圧モード制御インプルメンテーション
を記載している。
【０１２４】
【発明の効果】上記発明によれば、より低いノイズおよ
びプログラム可能スルーレート制限を提供する、スイッ
チング電圧制御回路が提供される。低ノイズアプリケー
ションについて、電圧および電流スルーレートが制限さ
れたバックスイッチングレギュレータ回路が提供され
る。
【図面の簡単な説明】
【図１】従来公知であるバックスイッチングレギュレー
タの模式図である。
【図２】電流プログラム型制御で実行される、従来公知
であるバックスイッチングレギュレータの模式図であ
る。
【図３】デューティー比制御で実行される、従来公知で
あるバックスイッチングレギュレータの模式図である。
【図４】電流プログラム型制御で実行される、別の従来
公知であるバックスイッチングレギュレータの模式図で
ある。
【図５】本発明の原理に基づいて構築された、低ノイズ
バックスイッチングレギュレータの、例示的実施形態で
ある。
【図６】図５の回路の例示的実施形態である。
【図７】図５の回路の、別の例示的実施形態である。
【図８】本発明の原理に基づいて構築された、低ノイズ
バックスイッチングレギュレータの、別の異なる例示的
実施形態である。
【図９】本発明の原理に基づいて構築された、低ノイズ
バックスイッチングレギュレータの、さらに別の例示的
実施形態である。
【図１０】図９の回路の例示的実施形態である。
【符号の説明】
１２ 制御された電流ソース １４、１６ トランジスタ １８ ダイオード ２０ インダクタ ２２ キャパシタ ２６ 抵抗器 ２８ 電流センス抵抗器 ３０ コンパレータ ３２ 発振器 ３４ ラッチ ３６、３８ 電圧ディバイダ抵抗器 ４０ 制御された電流ソース ４２ エラー増幅器 ４６ 負の電流スルーレート制限回路 ４８ センスインダクタ １７０ レギュレータ
フロントページの続き (56)参考文献 特開 昭63−154066（ＪＰ，Ａ) 特開 平８−98517（ＪＰ，Ａ) 特開 平５−304768（ＪＰ，Ａ) 特開 平６−188703（ＪＰ，Ａ) 特開2000−134917（ＪＰ，Ａ) 実開 昭64−16144（ＪＰ，Ｕ) 実開 平７−16593（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/155

Claims (34)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力ノードにおける入力から、出力ノー
    ドにおける出力を生成する、低ノイズバックスイッチン
    グレギュレータであって、該レギュレータは、 該入力ノードに結合された第１の端子、第２の端子、お
    よび第３の端子を有するスイッチングトランジスタと、 該スイッチングトランジスタの該第３の端子に結合され
    た第１の端子、および、該出力ノードに結合された第２
    の端子を有するインダクタと、 該スイッチングトランジスタの該第２の端子に結合され
    た第１の端子、および、該入力ノードに結合された第２
    の端子を有する第１の回路であって、該第１の回路は、
    該スイッチングトランジスタの該第３の端子における電
    圧スルーレートを、第１の所定の値に制限する、第１の
    回路と、 該インダクタの該第１の端子に結合された第１の端子、
    該インダクタの該第２の端子に結合された第２の端子、
    および、該スイッチングトランジスタの該第２の端子に
    結合された第３の端子を有する第２の回路であって、該
    第２の回路は、該スイッチングトランジスタの該第３の
    端子における電流スルーレートを、第２の所定の値に制
    限する、第２の回路と、 を含むレギュレータ。
  2. 【請求項２】 前記第１の回路が、前記スイッチングト
    ランジスタの前記第３の端子における負の電圧スルーレ
    ートを、前記第１の所定の値に制限する、請求項１に記
    載のレギュレータ。
  3. 【請求項３】 前記第１の回路が、前記スイッチングト
    ランジスタの前記第３の端子における正の電圧スルーレ
    ートを、前記第１の所定の値に制限する、請求項１に記
    載のレギュレータ。
  4. 【請求項４】 前記第１の回路が、前記スイッチングト
    ランジスタの前記第３の端子における正の電圧スルーレ
    ートの大きさおよび負の電圧スルーレートの大きさを、
    前記第１の所定の値に制限する、請求項１に記載のレギ
    ュレータ。
  5. 【請求項５】 前記第２の回路が、前記スイッチングト
    ランジスタの前記第３の端子における負の電流スルーレ
    ートを、前記第２の所定の値に制限する、請求項１に記
    載のレギュレータ。
  6. 【請求項６】 前記第２の回路が、前記スイッチングト
    ランジスタの前記第３の端子における正の電流スルーレ
    ートを、前記第２の所定の値に制限する、請求項１に記
    載のレギュレータ。
  7. 【請求項７】 前記第２の回路が、前記スイッチングト
    ランジスタの前記第３の端子における負の電流スルーレ
    ートの大きさおよび正の電流スルーレートの大きさを、
    前記第２の所定の値に制限する、請求項１に記載のレギ
    ュレータ。
  8. 【請求項８】 前記スイッチングトランジスタが、バイ
    ポーラ接合トランジスタを含む、請求項１に記載のレギ
    ュレータ。
  9. 【請求項９】 前記バイポーラ接合トランジスタが、 前記入力端子に結合されたコレクタと、 前記第１の回路の前記第１の端子および前記第２の回路
    の前記第３の端子に結合されたベースと、 前記インダクタの前記第１の端子に結合されたエミッタ
    と、 を含む、請求項８に記載のレギュレータ。
  10. 【請求項１０】 前記レギュレータが、前記スイッチン
    グトランジスタの前記第２の端子に結合された、電流プ
    ログラム型制御回路を含む、請求項１に記載のレギュレ
    ータ。
  11. 【請求項１１】 前記レギュレータが、前記スイッチン
    グトランジスタの前記第２の端子に結合されたデューテ
    ィー比制御回路を含む、請求項１に記載のレギュレー
    タ。
  12. 【請求項１２】 前記第１の回路が、 前記スイッチングトランジスタの前記第２の端子に結合
    された第１の端子、および、前記入力ノードに結合され
    た第２の端子を有するキャパシタを含み、前記第１の所
    定の値が、該キャパシタに対して反比例である、請求項
    １に記載のレギュレータ。
  13. 【請求項１３】 前記第１の回路が、 前記キャパシタの前記第１の端子に結合された第１の端
    子、および、前記スイッチングトランジスタの前記第２
    の端子に結合された第２の端子を有する抵抗器を含み、
    前記第１の所定の値が、該抵抗器のレジスタンスおよび
    該キャパシタのキャパシタンスに対して反比例である、
    請求項１２に記載のレギュレータ。
  14. 【請求項１４】 前記第１の回路が、 前記入力ノードに結合された第１の端子、前記抵抗器の
    前記第１の端子に結合された第２の端子、および、前記
    抵抗器の前記第２の端子に結合された第３の端子を有す
    るトランジスタを含み、前記第１の所定の値が、該トラ
    ンジスタのオン電圧に比例し、該抵抗器の前記レジスタ
    ンスと前記キャパシタの前記キャパシタンスとの積によ
    って割られる、 請求項１３に記載のレギュレータ。
  15. 【請求項１５】 前記第２の回路が、 前記入力ノードに結合された第１の端子、前記インダク
    タの前記第２の端子に結合された第２の端子、および前
    記スイッチングトランジスタの前記第２の端子に結合さ
    れた第３の端子を有する第１のトランジスタと、 前記スイッチングトランジスタの前記第２の端子に結合
    された第１の端子、前記インダクタの前記第１の端子に
    結合された第２の端子、および前記インダクタの前記第
    ２の端子に結合された第３の端子を有する第２のトラン
    ジスタであって、前記第２の所定のレベルが、該インダ
    クタのインダクタンスによって割られた該第２のトラン
    ジスタのオン電圧に比例する、第２のトランジスタと、 を含む、請求項１に記載のレギュレータ。
  16. 【請求項１６】 前記第２の所定のレベルが、前記イン
    ダクタのインダクタンスによって割られた前記第２のト
    ランジスタの前記オン電圧にほぼ等しい、請求項１５に
    記載のレギュレータ。
  17. 【請求項１７】 前記第２の所定のレベルが、前記イン
    ダクタの前記インダクタンスによって割られた前記第２
    のトランジスタの前記オン電圧のほぼ２倍である、請求
    項１５に記載のレギュレータ。
  18. 【請求項１８】 バックスイッチングレギュレータの電
    圧スルーレートおよび電流スルーレートを制限する方法
    であって、該方法は、 入力ノードにおける入力を提供するステップと、 該入力ノードに結合された第１の端子、第２の端子、お
    よび第３の端子を有するスイッチングトランジスタを提
    供するステップと、 該スイッチングトランジスタの該第３の端子に結合され
    た第１の端子、および、該出力ノードに結合された第２
    の端子を有するインダクタを提供するステップと、 該スイッチングトランジスタの該第２の端子に結合され
    た第１の端子、および、該入力ノードに結合された第２
    の端子を有する第１の回路を提供するステップであっ
    て、該第１の回路は、該スイッチングトランジスタの該
    第３の端子における電圧スルーレートを、第１の所定の
    値に制限する、第１の回路を提供するステップと、 該インダクタの該第１の端子に結合された第１の端子、
    該インダクタの該第２の端子に結合された第２の端子、
    および、該スイッチングトランジスタの該第２の端子に
    結合された第３の端子を有する第２の回路を提供するス
    テップであって、該第２の回路は、該スイッチングトラ
    ンジスタの該第３の端子における電流スルーレートを、
    第２の所定の値に制限する、第２の回路を提供するステ
    ップと、を含む方法。
  19. 【請求項１９】 バックスイッチングレギュレータの第
    １のノードにおける電圧スルーレートを制限し、かつ、
    該バックスイッチングレギュレータの第２のノードにお
    ける電流スルーレートを制限する方法であって、該バッ
    クスイッチングレギュレータが、該第１のノードにおけ
    る該電圧を制御する第３のノード、および、該第２のノ
    ードにおける該電流を制御する第４のノードを有する、
    方法であって、該方法は、 該第３のノードにおける電圧の変化のレートをセンスす
    るステップと、 該第３のノードにおける電圧の変化の該レートに比例す
    る、該第３のノードにおける第１の電流を提供するステ
    ップであって、該第１の電流が、該第１のノードにおけ
    る該電圧スルーレートを第１の該所定の値に制限する、
    第１の電流を提供するステップと、 該第２のノードにおける電流の変化のレートをセンスす
    るステップと、 該第２のノードにおける電流の変化の該レートに比例す
    る、該第４のノードにおける第２の電流を提供するステ
    ップであって、該第２の電流が、該第２のノードにおけ
    る該電流スルーレートを該第２の所定の値に制限する、
    第２の電流を提供するステップと、 を含む方法。
  20. 【請求項２０】 前記第１および第２のノードが同じノ
    ードであり、前記第３および第４のノードが同じノード
    である、請求項１９に記載の方法。
  21. 【請求項２１】 入力ノードにおける入力から、出力ノ
    ードにおける出力を生成する、低ノイズバックスイッチ
    ングレギュレータであって、該レギュレータは、 該入力ノード、第２の端子、および第３の端子に結合さ
    れた第１の端子を有するスイッチングトランジスタと、 該スイッチングトランジスタの該第３の端子に結合され
    た第１の端子、および、該出力ノードに結合された第２
    の端子を有するインダクタと、 抵抗器、キャパシタ、および第１のトランジスタを有す
    る第１の回路であって、該抵抗器が第１および第２の端
    子を有し、該キャパシタが第１および第２の端子を有
    し、該第１のトランジスタが第１、第２および第３の端
    子を有し、該キャパシタの該第１の端子が該第１のトラ
    ンジスタの該第１の端子および該入力ノードに結合さ
    れ、該キャパシタの第２の端子が該抵抗器の該第１の端
    子および該第１のトランジスタの該第２の端子に結合さ
    れ、該抵抗器の該第２の端子が該第１のトランジスタの
    該第３の端子および該スイッチングトランジスタの該第
    ２の端子に結合された、第１の回路と、 を含み、該第１の回路は、該スイッチングトランジスタ
    の該第３の端子における電圧スルーレートを所定の値に
    制限する、レギュレータ。
  22. 【請求項２２】 前記第１のトランジスタが、コレク
    タ、ベース、およびエミッタを有する、バイポーラ接合
    トランジスタであり、 前記キャパシタの前記第１の端子が、該第１のトランジ
    スタの該コレクタおよび前記入力ノードに結合され、該
    キャパシタの前記第２の端子が、前記抵抗器の前記第１
    の端子および該第１のトランジスタの該ベースに結合さ
    れ、該抵抗器の前記第２の端子が、該第１のトランジス
    タの該エミッタおよび前記スイッチングトランジスタの
    前記第２の端子に結合された、 請求項２１に記載のスイッチングレギュレータ。
  23. 【請求項２３】 入力ノードにおける入力から、出力ノ
    ードにおける出力を生成する、低ノイズバックスイッチ
    ングレギュレータであって、該レギュレータは、 該入力ノード、第２の端子、および第３の端子に結合さ
    れた第１の端子を有するスイッチングトランジスタと、 該スイッチングトランジスタの該第３の端子に結合され
    た第１の端子、および、該出力ノードに結合された第２
    の端子を有するインダクタと、 抵抗器、キャパシタ、および第１のトランジスタを有す
    る第１の回路であって、該抵抗器が第１および第２の端
    子を有し、該キャパシタが第１および第２の端子を有
    し、該第１のトランジスタが第１、第２および第３の端
    子を有し、該第１のトランジスタの該第１の端子が該入
    力ノードに結合され、該第１のトランジスタの第２の端
    子が該キャパシタの該第１の端子および該抵抗器の該第
    １の端子に結合され、該第１のトランジスタの該第３の
    端子が、該スイッチングトランジスタの該第２の端子お
    よび該抵抗器の該第２の端子に結合され、該キャパシタ
    の該第２の端子がグラウンドに結合された、第１の回路
    と、 を含み、該第１の回路は、該スイッチングトランジスタ
    の該第３の端子における電圧スルーレートを所定の値に
    制限する、レギュレータ。
  24. 【請求項２４】 前記第１のトランジスタが、コレク
    タ、ベース、およびエミッタを有する、バイポーラ接合
    トランジスタであり、 該第１のトランジスタの該コレクタが前記入力ノードに
    結合され、該第１のトランジスタの該ベースが、該キャ
    パシタの該第１の端子および該抵抗器の該第１の端子に
    結合され、該第１のトランジスタの該エミッタが該スイ
    ッチングトランジスタの該第２の端子および該抵抗器の
    該第２の端子に結合された、 請求項２３に記載のスイッチングレギュレータ。
  25. 【請求項２５】 入力ノードにおける入力から、出力ノ
    ードにおける出力を生成する、低ノイズバックスイッチ
    ングレギュレータであって、該レギュレータは、 該入力ノード、第２の端子、および第３の端子に結合さ
    れた第１の端子を有するスイッチングトランジスタと、 該スイッチングトランジスタの該第３の端子に結合され
    た第１の端子、および、該出力ノードに結合された第２
    の端子を有するインダクタと、 第２および第３のトランジスタを有する第２の回路であ
    って、該第２のトランジスタが第１、第２、および第３
    の端子を有し、該第３のトランジスタが第１、第２、お
    よび第３の端子を有し、該第２のトランジスタの該第１
    の端子が該入力ノードに結合され、該第２のトランジス
    タの該第２の端子が該インダクタの該第２の端子に結合
    され、該第２のトランジスタの該第３の端子が該スイッ
    チングトランジスタの該第２の端子に結合され、該第３
    のトランジスタの該第１の端子が該スイッチングトラン
    ジスタの該第２の端子に結合され、該第３のトランジス
    タの該第２の端子が該インダクタの該第１の端子に結合
    され、該第３のトランジスタの該第３の端子が該インダ
    クタの該第２の端子に結合された、第２の回路と、を含
    み、該第２の回路は、該スイッチングトランジスタの該
    第３の端子における電流スルーレートを第２の所定の値
    に制限する、レギュレータ。
  26. 【請求項２６】 前記第２のトランジスタが、コレク
    タ、ベース、およびエミッタを有する、バイポーラ接合
    トランジスタであり、 前記第３のトランジスタが、コレクタ、ベース、および
    エミッタを有する、バイポーラ接合トランジスタであ
    り、 該第２のトランジスタの該コレクタが前記入力ノードに
    結合され、該第２のトランジスタの該ベースが該インダ
    クタの該第２の端子に結合され、該第２のトランジスタ
    の該エミッタが該スイッチングトランジスタの該第２の
    端子に結合され、 該第３のトランジスタの該コレクタが該スイッチングト
    ランジスタの該第２の端子に結合され、該第３のトラン
    ジスタの該ベースが該インダクタの該第１の端子に結合
    され、該第３のトランジスタの該エミッタが該インダク
    タの該第２の端子に結合された、 請求項２５に記載のスイッチングレギュレータ。
  27. 【請求項２７】 入力ノードにおける入力信号から、出
    力ノードにおける出力信号を生成する、低ノイズバック
    スイッチングレギュレータであって、該レギュレータ
    は、 該入力ノードと該出力ノードとの間に結合された該入力
    信号を切り換える手段と、 該スイッチング手段と該出力ノードとの間に結合された
    電流スルーレートセンシング手段と、 該スイッチングレギュレータの電圧スルーレートを第１
    の所定の値に制限する手段であって、該電圧制限手段
    が、該入力ノードと該スイッチング手段との間に結合さ
    れた、電圧スルーレート制限手段と、 該スイッチングレギュレータの電流スルーレートを第２
    の所定の値に制限する手段であって、該電流制限手段
    が、該電流スルーレートセンシング手段を渡って、そし
    て、該スイッチング手段に結合された、電流スルーレー
    ト制限手段と、 を含むレギュレータ。
  28. 【請求項２８】 前記電圧スルーレート制限手段が、前
    記スイッチングレギュレータの負の電圧スルーレートの
    大きさを、前記第１の所定の値に制限する、請求項２７
    に記載のスイッチングレギュレータ。
  29. 【請求項２９】 前記電圧スルーレート制限手段が、前
    記スイッチングレギュレータの正の電圧スルーレートの
    大きさを、前記第１の所定の値に制限する、請求項２７
    に記載のスイッチングレギュレータ。
  30. 【請求項３０】 前記電圧スルーレート制限手段が、負
    の電圧スルーレートの大きさおよび正の電圧スルーレー
    トの大きさを、前記第１の所定の値に制限する、請求項
    ２７に記載のスイッチングレギュレータ。
  31. 【請求項３１】 前記電流スルーレート制限手段が、前
    記スイッチングレギュレータの負の電流スルーレートの
    大きさを、前記第２の所定の値に制限する、請求項２７
    に記載のスイッチングレギュレータ。
  32. 【請求項３２】 前記電流スルーレート制限手段が、前
    記スイッチングレギュレータの正の電流スルーレートの
    大きさを、前記第２の所定の値に制限する、請求項２７
    に記載のスイッチングレギュレータ。
  33. 【請求項３３】 前記電流スルーレート制限手段が、負
    の電流スルーレートの大きさおよび正の電流スルーレー
    トの大きさを、前記第２の所定の値に制限する、請求項
    ２７に記載のスイッチングレギュレータ。
  34. 【請求項３４】 バックスイッチングレギュレータの第
    １のノードにおける電圧スルーレートを制限し、かつ、
    該バックスイッチングレギュレータの第２のノードにお
    ける電流スルーレートを制限するバックスイッチングレ
    ギュレータであって、該バックスイッチングレギュレー
    タが、該第１のノードにおける該電圧を制御する第３の
    ノード、および、該第２のノードにおける該電流を制御
    する第４のノードを有し、該バックスイッチングレギュ
    レータは、 該第３のノードにおける電圧の変化のレートをセンスす
    る手段と、 該第３のノードにおける電圧の変化の該レートに比例す
    る、該第３のノードにおける第１の電流を提供する手段
    であって、該第１の電流が、該第１のノードにおける該
    電圧スルーレートを第１の所定の値に制限する、第１の
    電流を提供する手段と、 該第２のノードにおける電流の変化のレートをセンスす
    る手段と、 該第２のノードにおける電流の変化の該レートに比例す
    る、該第４のノードにおける第２の電流を提供する手段
    であって、該第２の電流が、該第２のノードにおける該
    電流スルーレートを第２の所定の値に制限する、第２の
    電流を提供する手段と、 を備えた、バックスイッチングレギュレータ。
JP37572099A 1999-01-07 1999-12-28 プログラム可能スルーレートリミッタを有する低ノイズステップダウンスイッチングレギュレータ回路、およびその使用方法 Expired - Lifetime JP3270440B2 (ja)

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