JP3269095B2 - Pitch control device - Google Patents
Pitch control deviceInfo
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- JP3269095B2 JP3269095B2 JP21492091A JP21492091A JP3269095B2 JP 3269095 B2 JP3269095 B2 JP 3269095B2 JP 21492091 A JP21492091 A JP 21492091A JP 21492091 A JP21492091 A JP 21492091A JP 3269095 B2 JP3269095 B2 JP 3269095B2
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- frame
- output
- compression
- decompression
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は音程制御装置に関し、特
にオーデオビデオ装置等における音声信号の伸張圧縮処
理用の音程制御装置に関する。The present invention relates to an interval system GoSo location, about pitch system GoSo location for expansion and compression processing of the audio signals in particular Odeo video apparatus or the like.
【0002】[0002]
【従来の技術】従来のこの種の音程制御装置は、図3に
示すように、入力された音声信号をディジタル信号に変
換するA/Dコンバータ1と、変換されたディジタル信
号の帯域制限用の低域通過フィルタ2と、低域通過フィ
ルタ2の出力のディジタル信号を一時格納するRAM3
と、RAM3制御用のRAM制御回路4と、伸張圧縮処
理における伸張圧縮度の制御を行なう伸張圧縮度制御回
路5と、処理対象のフレームのタイミング制御を行なう
フレーム制御回路6と、伸張圧縮処理後のフレームの信
号を接続するための信号レベルの制御をするフェードイ
ンフェードアウト回路12,13と、接続対象のフレー
ムの信号を加算するオーバラップ回路14と、処理後の
ディジタル信号をアナログ変換し出力信号とするD/A
コンバータ8とを備えて構成されていた。BACKGROUND ART pitch system GoSo location of this conventional type, as shown in FIG. 3, an A / D converter 1 for converting an input audio signal into a digital signal, the bandwidth limitations of the converted digital signal Low-pass filter 2 and a RAM 3 for temporarily storing a digital signal output from the low-pass filter 2
A RAM control circuit 4 for controlling the RAM 3, an expansion / compression degree control circuit 5 for controlling the degree of expansion / compression in the expansion / compression processing, a frame control circuit 6 for controlling the timing of a frame to be processed, Fade-in / fade-out circuits 12 and 13 for controlling the signal level for connecting the signals of the frames of interest, an overlap circuit 14 for adding the signals of the frames to be connected, and an output signal obtained by converting the processed digital signal into an analog signal D / A
And a converter 8.
【0003】次に、従来の音程制御装置の動作について
説明する。Next, the operation of the conventional pitch control device will be described.
【0004】まず、入力された音声信号IをA/Dコン
バータ1によりディジタル信号に変換する。次に、低域
通過フィルタ2はディジタルフィルタであり、変換され
たディジタル信号を入力し低域濾波する。これは、圧縮
処理では信号の周波数特性を高周波数側にシフトして変
換を行なうため、この圧縮処理した信号の最高周波数成
分が、サンプリング周波数の1/2以下となりナイキス
ト定理を満足するように帯域制限するためである。この
低域通過フィルタ2の通過帯域幅特性は、入力信号の可
能な限り高い周波数成分まで以降の処理を行なえるよう
に、伸張圧縮度制御回路5が示す圧縮度により変化する
ものとする。First, an input audio signal I is converted into a digital signal by an A / D converter 1. Next, the low-pass filter 2 is a digital filter, which inputs the converted digital signal and performs low-pass filtering. This is because, in the compression processing, the frequency characteristic of the signal is shifted to a higher frequency side and the conversion is performed, so that the highest frequency component of the compression-processed signal is equal to or less than 1/2 of the sampling frequency and satisfies the Nyquist theorem. This is to limit. It is assumed that the pass band width characteristic of the low-pass filter 2 changes according to the degree of compression indicated by the expansion / compression degree control circuit 5 so that the subsequent processing can be performed up to the highest possible frequency component of the input signal.
【0005】次に、フレーム制御回路6の出力に制御さ
れたRAM制御回路4により、低域通過フィルタ2の出
力をフレーム単位毎にRAM3に格納する。Next, the output of the low-pass filter 2 is stored in the RAM 3 for each frame by the RAM control circuit 4 controlled by the output of the frame control circuit 6.
【0006】伸張圧縮処理は、RAM3に格納された信
号の読出タイミングを書込タイミングに対し変化させる
ことにより行なう。たとえは、伸張圧縮度制御回路5の
出力に応じて、RAM制御回路4が書込周期に対する読
出周期を変更する。あるいは、書込周期に対する読出周
期の変更が不可能な場合には、伸張圧縮度制御回路5の
出力に応じて、RAM制御回路4が次の処理を行なう。
まず、伸張の場合には、N回に1回同一データを繰返し
て読出す。このとき、信号は、(N+1)/N倍に伸張
される。次に圧縮の場合には、N回に1回1データを飛
込して読出す。このとき、信号は、(N−1)/N倍に
圧縮される。The expansion / compression processing is performed by changing the read timing of a signal stored in the RAM 3 with respect to the write timing. For example, the RAM control circuit 4 changes the read cycle with respect to the write cycle according to the output of the expansion / compression degree control circuit 5. Alternatively, when the read cycle cannot be changed with respect to the write cycle, the RAM control circuit 4 performs the following processing according to the output of the decompression / compression degree control circuit 5.
First, in the case of decompression, the same data is repeatedly read out once every N times. At this time, the signal is expanded by (N + 1) / N times. Next, in the case of compression, data is skipped and read out once every N times. At this time, the signal is compressed by (N-1) / N times.
【0007】伸張または圧縮処理の結果、フレーム周期
に対し信号の剰余または不足が発生する。このため、R
AM制御回路4により、剰余信号の切捨てあるいは不足
信号に対する前後のフレームからの補充をする補正処理
を行なう。以上の処理をフレーム毎に繰返す。As a result of the decompression or compression processing, a signal surplus or shortage occurs with respect to a frame period. Therefore, R
The AM control circuit 4 performs a correction process of truncating the surplus signal or supplementing the insufficiency signal from the preceding and succeeding frames. The above processing is repeated for each frame.
【0008】また、各フレーム間の接続部分では、信号
が不連続にならないように、フェードインフェードアウ
ト回路12,13により、フレーム毎の信号レベルの制
御を以下のように行なう。伸張、圧縮および補正処理後
の信号の最初および最後をそれぞれフェードインフェー
ドアウト処理する。ここで、フェードインとは、ミュー
トの状態から徐々に出力レベルを上げてスルーの状態に
することである。また、フェードアウトとは、スルーの
状態から徐々に出力レベルを下げてミュートの状態にす
ることである。At the connection between the frames, the signal level of each frame is controlled by the fade-in / fade-out circuits 12 and 13 as described below so that the signal does not become discontinuous. The first and last signals after the expansion, compression, and correction processing are respectively subjected to fade-in and fade-out processing. Here, the term “fade-in” refers to gradually increasing the output level from a mute state to a through state. Fade-out is to gradually lower the output level from a through state to a mute state.
【0009】RAM3からの出力は、偶数(2n)フレ
ーム出力FEと奇数(2n+1)フレーム出力FOとは
独立しており、オーバラップ回路14により前のフレー
ムのフェードアウト信号と次のフレームのフェードイン
信号をオーバラップ、すなわち、加算して出力する。The output from the RAM 3 is independent of the even (2n) frame output FE and the odd (2n + 1) frame output FO. Are overlapped, that is, added and output.
【0010】最後に、出力されたディジタル信号をD/
Aコンバータ8によりアナログ信号に変換して出力信号
Oを出力する。Finally, the output digital signal is converted to D /
The signal is converted into an analog signal by the A converter 8 and an output signal O is output.
【0011】以上のように、従来の音程制御装置は、フ
ェードインフェードアウト処理とオーバラップ処理とに
より各フレーム間を接続していた。As described above, in the conventional pitch control device, each frame is connected by the fade-in / fade-out process and the overlap process.
【0012】[0012]
【発明が解決しようとする課題】上述した従来の音程制
御装置は、フレーム接続部分における前後のフレームの
出力信号のオーバラップ部分において、位相の反転によ
り特定の周波数の入力信号が相殺されてしまうこと等の
変調による歪が発生するために音質の劣化が生じるとい
う欠点があった。In the above-described conventional pitch control device, the input signal of a specific frequency is canceled by the phase inversion in the overlap portion of the output signal of the preceding and succeeding frames at the frame connection portion. However, there is a drawback that sound quality is deteriorated due to the occurrence of distortion due to such modulation.
【0013】[0013]
【課題を解決するための手段】本発明の音程制御方式
は、入力された音声信号をディジタル信号に変換するA
/Dコンバータと、変換された前記ディジタル信号の帯
域制限を行い帯域制限ディジタル信号を出力する低域通
過フィルタと、前記帯域制限ディジタル信号を予め定め
た時間幅の単位であるフレームの単位毎に区切って一時
格納するRAMと、前記フレームごとに実施する前記デ
ィジタル音声信号の伸張処理および圧縮処理のいずれか
である伸張圧縮処理における伸張圧縮度の制御を行なう
伸張圧縮度制御回路と、前記伸張圧縮度の制御に応じて
前記RAMの読出を制御することにより前記伸張圧縮処
理を行い前記読出により出力した信号である伸張圧縮処
理信号を生成するRAM制御回路と、処理対象の前記フ
レームのタイミング制御を行なうフレーム制御回路と、
前記伸張圧縮処理後のフレーム接続処理時に前記フレー
ムの各々に対し前記伸張圧縮処理の結果生じる余剰信号
分及び不足信号分を補正して補正処理済信号を出力する
フレーム補正処理手段と、前記補正処理済信号をアナロ
グ変換しアナログ出力信号を出力するD/Aコンバータ
とを備える音程制御装置において、前記フレーム補正処
理手段が、前記伸張圧縮処理を実施中の第二のフレーム
の直前の第一のフレームの前記伸張圧縮処理信号が予め
定めた直流レベルと交差することを検出したゼロクロス
検出信号と、前記第二のフレームの前記伸張圧縮処理信
号が前記第一のフレームの前記伸張圧縮処理信号と同一
ゼロクロス極性であることを検出したゼロクロス極性検
出信号とを出力するゼロクロス検出回路と、 前記ゼロク
ロス検出信号又は後述の出力停止時間検出信号の供給に
応答して前記第一のフレームの前記伸張圧縮処理信号の
出力を停止し、前記ゼロクロス極性検出信号又は後述の
ミュート時間検出信号の供給に応答して前記第二のフレ
ームの前記伸張圧縮処理信号の出力を開始する出力切替
回路と、 前記第一のフレームの前記伸張圧縮処理信号の
前記出力停止の条件が予め定めた時間満たされないこと
を検出し前記出力停止時間検出信号を出力する出力停止
時間検出回路と、 前記第二のフレームの前記伸張圧縮処
理信号の前記出力開始条件が予め定めた 時間満たされな
いことを検出し前記ミュート時間検出信号を出力するミ
ュート時間検出回路とを備えて構成される。 According to the pitch control method of the present invention, an A / D converter converts an input audio signal into a digital signal.
/ D converter and a band of the converted digital signal
Low-pass filter that limits the band and outputs a band-limited digital signal
And over the filter, the band-limited digital signal one o'clock separated each unit of frame which is a unit of a predetermined time width
A RAM for storing the de-implementing each said frame
Controls the degree of expansion / compression in the expansion / compression processing, which is either expansion processing or compression processing of digital audio signals
An expansion / compression degree control circuit,
The decompression / compression processing is performed by controlling the reading of the RAM.
And a decompression / compression process which is a signal output by the reading.
A RAM control circuit for generating a logical signal,
A frame control circuit that performs frame timing control;
During the frame connection processing after the expansion / compression processing, the frame
Surplus signal resulting from the decompression processing for each of the
Min and correct for non Ashishin No. partial outputs a correction processed signal
A frame correction processing means for analyzing the corrected signal
/ D converter that converts analog data and outputs analog output signal
The pitch correction device comprising:
Processing means for executing the second frame during the expansion / compression processing.
The expansion / compression processing signal of the first frame immediately before
Zero crossing detected to cross the specified DC level
A detection signal and the decompression / compression processing signal of the second frame.
Signal is the same as the decompressed signal of the first frame
Zero-cross polarity detection that detects zero-cross polarity
A zero-cross detection circuit for outputting an output signal ;
For supply of loss detection signal or output stop time detection signal described later
Responding to the expanded / compressed signal of the first frame.
Stop the output, the zero-cross polarity detection signal or described later
The second frame is responsive to the supply of the mute time detection signal.
Output switching for starting output of the expansion / compression processing signal
And a circuit of the decompression / compression processing signal of the first frame.
The output stop condition is not satisfied for a predetermined time
Output stop to detect the output stop time detection signal
A time detection circuit, and the decompression / compression processing of the second frame.
The output start condition of the logical signal is not satisfied for a predetermined time.
And outputs the mute time detection signal.
And a short time detection circuit.
【0014】[0014]
【0015】[0015]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【0016】図1は本発明の音程制御装置の一実施例を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a pitch control device according to the present invention.
【0017】本実施例の音程制御装置は、図1に示すよ
うに、従来と同様のA/Dコンバータ1と、低域通過フ
ィルタ2と、RAM3と、RAM制御回路4と、伸張圧
縮度制御回路5と、フレーム制御回路6と、D/Aコン
バータ8とに加えて、ゼロクロス検出信号によりフレー
ムの信号出力を停止する出力切替回路7と、伸張圧縮お
よび補正処理後の信号のゼロクロスを検出するゼロクロ
ス検出回路9と、出力停止時間検出回路10と、ミュー
ト時間検出回路11とを備えて構成されている。As shown in FIG. 1, the pitch control device according to the present embodiment comprises an A / D converter 1, a low-pass filter 2, a RAM 3, a RAM control circuit 4, a decompression control circuit, and the like. In addition to the circuit 5, the frame control circuit 6, and the D / A converter 8, an output switching circuit 7 for stopping the signal output of the frame by the zero cross detection signal, and detecting the zero cross of the signal after the expansion compression and the correction processing. It is provided with a zero-cross detection circuit 9, an output stop time detection circuit 10, and a mute time detection circuit 11.
【0018】次に、本実施例の動作について説明する。Next, the operation of this embodiment will be described.
【0019】まず、入力された音声信号Iをディジタル
信号に変換し、フレーム単位で伸張、圧縮および補正処
理するまでは、前述の従来の技術の例で示したものと共
通であり、説明が重複するのでここでは省略する。First, the processing until the input audio signal I is converted into a digital signal and subjected to decompression, compression and correction processing on a frame basis is the same as that shown in the above-mentioned prior art example, and the description will be repeated. The description is omitted here.
【0020】次に、各フレーム間の接続部分の処理を以
下のように行なう。Next, processing of a connection portion between the respective frames is performed as follows.
【0021】まず、現在処理中のフレームF1に対する
直前のフレームF0周期の完了後そのフレームF0の伸
張圧縮および補正処理後の信号が設定直流レベルVを交
差すること、すなわち、ゼロクロスすることをゼロクロ
ス検出回路9により検出する。このとき、直前のフレー
ムF0周期が完了していてもゼロクロスが検出されるま
でそのフレームF0周期があたかも延長しているように
伸張圧縮および補正処理を継続する必要がある。また、
この直前のフレームF0周期が完了したときと同時に、
次のフレーム、すなわち、現在処理中のフレームF1に
おける伸張圧縮および補正処理を開始する。これらの処
理操作が可能になるように、RAM3の出力は、偶数
(2n)フレーム出力FEと奇数(2n+1)フレーム
出力FOとは独立している。First, after completion of the immediately preceding frame F0 cycle with respect to the frame F1 currently being processed, it is detected that the signal after the expansion / compression and correction processing of the frame F0 crosses the set DC level V, that is, the zero crossing is detected. The detection is performed by the circuit 9. At this time, even if the immediately preceding frame F0 cycle is completed, it is necessary to continue the decompression and correction processing as if the frame F0 cycle is extended until a zero cross is detected. Also,
At the same time when the immediately preceding frame F0 cycle is completed,
The expansion compression and correction processing in the next frame, that is, the frame F1 currently being processed is started. To enable these processing operations, the output of the RAM 3 is independent of the even (2n) frame output FE and the odd (2n + 1) frame output FO.
【0022】図2はフレーム間の信号の接続動作を説明
する動作タイムチャ―トである。FIG. 2 is an operation time chart for explaining the connection operation of signals between frames.
【0023】次に、直前のフレームF0の信号のゼロク
ロス検出後、出力切替回路7により、直前のフレームF
0の信号出力SF0を停止し、直流成分のみの出力、す
なわち、ミュート状態とする。ただし、直前のフレーム
F0周期の完了後ミュート状態に移行するまでの時間を
制限するために、出力停止条件が一定時間満たされない
ことを出力停止時間検出回路10により検出し、出力停
止時間検出信号を出力する。出力停止時間検出信号が出
力されたとき、出力切替回路7は、強制的に直前のフレ
ームF0の信号出力SF0を停止し、ミュート状態とす
る。Next, after zero-cross detection of the signal of the immediately preceding frame F0, the output switching circuit 7
The signal output SF0 of 0 is stopped, and only the DC component is output, that is, the mute state is set. However, in order to limit the time until the transition to the mute state after the completion of the previous frame F0 cycle, the output stop time detection circuit 10 detects that the output stop condition is not satisfied for a certain time, and outputs the output stop time detection signal. Output. When the output stop time detection signal is output, the output switching circuit 7 forcibly stops the signal output SF0 of the immediately preceding frame F0 and sets the output to a mute state.
【0024】次に、次のフレーム、すなわち、現在処理
中のフレームF1の出力信号SF1が、直前のフレーム
F0の出力を停止したときの出力信号SF0と同方向の
傾きをもって直流レベルに対し交差すること、すなわ
ち、同一ゼロクロス極性であることをゼロクロス検出回
路9により検出しゼロクロス極性検出信号を出力する。
このゼロクロス極性検出信号の出力されると出力切替回
路7により次のフレームF1の信号SF1を出力する。
ただし、直前のフレームF0周期の完了後次のフレーム
F1の信号SF1を出力するまでの時間を制限するため
に、次のフレームF1の信号SF1を出力開始条件が一
定時間満たされないことをミュート時間検出回路11に
より検出し、ミュート時間検出信号を出力する。ミュー
ト時間検出信号が出力されたとき、出力切替回路7は、
強制的に次のフレームF1の信号SF1の出力を開始す
る。Next, the output signal SF1 of the next frame, that is, the frame F1 currently being processed, crosses the DC level with the same gradient as the output signal SF0 when the output of the immediately preceding frame F0 is stopped. That is, the same zero-cross polarity is detected by the zero-cross detection circuit 9 and a zero-cross polarity detection signal is output.
When the zero-cross polarity detection signal is output, the output switching circuit 7 outputs the signal SF1 of the next frame F1.
However, in order to limit the time until the signal SF1 of the next frame F1 is output after the completion of the cycle of the previous frame F0, it is determined that the output start condition of the signal SF1 of the next frame F1 is not satisfied for a certain period of time. The signal is detected by the circuit 11 and a mute time detection signal is output. When the mute time detection signal is output, the output switching circuit 7
The output of the signal SF1 of the next frame F1 is forcibly started.
【0025】最後に、出力されたディジタル信号をD/
Aコンバータ8によりアナログ信号に変換して出力信号
Oを出力する。Finally, the output digital signal is converted to D /
The signal is converted into an analog signal by the A converter 8 and an output signal O is output.
【0026】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and various modifications can be made.
【0027】たとえば、フレーム間の信号の接続におい
て、ミュート時間検出回路によりミュート時間を制限す
る代りに、従来と同様のフェードインフェードアウト回
路によりフェードインフェードアウト処理を行なうこと
も、本発明の主旨を逸脱しない限り適用できることは勿
論である。For example, instead of limiting a mute time by a mute time detection circuit in connection of signals between frames, a fade-in / fade-out circuit similar to a conventional one performs a fade-in / fade-out process, which also deviates from the gist of the present invention. Of course, it can be applied unless otherwise described.
【0028】[0028]
【発明の効果】以上説明したように、本発明の音程制御
装置は、フレーム補正処理手段が、伸張圧縮処理を実施
中の現フレームの直前のフレームの伸張圧縮処理信号が
設定直流レベルと交差することを検出したゼロクロス検
出信号と、現フレームの伸張圧縮処理信号が前のフレー
ムの伸張圧縮処理信号と同一ゼロクロス極性であること
を検出したゼロクロス極性検出信号とを出力するゼロク
ロス検出回路と、ゼロクロス検出信号又は後述の出力停
止時間検出信号により前のフレームの伸張圧縮処理信号
の出力を停止し、ゼロクロス極性検出信号又は後述のミ
ュート時間検出信号の供給により現フレームの伸張圧縮
処理信号の出力を開始する出力切替回路と、前のフレー
ムの伸張圧縮処理信号の出力停止の条件が設定時間満た
されないことを検出し上記出力停止時間検出信号を出力
する出力停止時間検出回路と、現フレームの伸張圧縮処
理信号の出力開始条件が設定時間満たされないことを検
出し上記ミュート時間検出信号を出力するミュート時間
検出回路とを備えることにより、フレーム接続部分にお
いて、特定の周波数に変調がかかることによる歪の発生
が抑圧できるので音質の劣化を防止できるという効果を
有している。As described above, according to the present invention, the pitch control of the present invention
Equipment, the frame correction processing means, performing the expansion and compression process
Zero-cross detection that detects that the decompression processing signal of the frame immediately before the current frame inside crosses the set DC level
Outgoing signal and the decompressed and processed signal of the current frame
Must have the same zero-cross polarity as the expansion / compression signal of the
A zero-cross detection circuit for outputting a zero-crossing polarity detection signal detected and output stop of the zero-cross detection signal or later
Decompression / compression processing signal of previous frame by stop time detection signal
Output is stopped, and a zero-cross polarity detection signal or
Decompression and compression of the current frame by supplying
An output switching circuit that starts outputting the processed signal and the previous frame
The condition for stopping the output of the signal
Output stop time detection signal
Output stop time detection circuit, and the decompression / compression processing of the current frame.
Check that the output start condition of the
Mute time to output the above mute time detection signal
By providing the detection circuit, it is possible to suppress the occurrence of distortion due to the modulation of a specific frequency at the frame connection portion, and thus to prevent the deterioration of sound quality.
【図1】本発明の音程制御装置の一実施例を示すブロッ
ク図である。FIG. 1 is a block diagram showing an embodiment of a pitch control device of the present invention.
【図2】本実施例の音程制御装置における動作の一例を
示すタイムチャートである。FIG. 2 is a time chart illustrating an example of an operation of the pitch control device of the present embodiment.
【図3】従来の音程制御装置の一例を示すブロック図で
ある。FIG. 3 is a block diagram showing an example of a conventional pitch control device.
1 D/Aコンバータ 2 低域通過フィルタ 3 RAM 4 RAM制御回路 5 伸張圧縮度制御回路 6 フレーム制御回路 7 出力切替回路 8 D/Aコンバータ 9 ゼロクロス検出回路 10 出力停止時間検出回路 11 ミュート時間検出回路 12,13 フェードインフェードアウト回路 14 オーバラップ回路 DESCRIPTION OF SYMBOLS 1 D / A converter 2 Low-pass filter 3 RAM 4 RAM control circuit 5 Expansion / compression degree control circuit 6 Frame control circuit 7 Output switching circuit 8 D / A converter 9 Zero cross detection circuit 10 Output stop time detection circuit 11 Mute time detection circuit 12, 13 fade-in / fade-out circuit 14 overlap circuit
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G10L 21/00 - 21/04 Continuation of front page (58) Field surveyed (Int.Cl. 7 , DB name) G10L 21/00-21/04
Claims (1)
変換するA/Dコンバータと、変換された前記ディジタ
ル信号の帯域制限を行い帯域制限ディジタル信号を出力
する低域通過フィルタと、前記帯域制限ディジタル信号
を予め定めた時間幅の単位であるフレームの単位毎に区
切って一時格納するRAMと、前記フレームごとに実施
する前記ディジタル音声信号の伸張処理および圧縮処理
のいずれかである伸張圧縮処理における伸張圧縮度の制
御を行なう伸張圧縮度制御回路と、前記伸張圧縮度の制
御に応じて前記RAMの読出を制御することにより前記
伸張圧縮処理を行い前記読出により出力した信号である
伸張圧縮処理信号を生成するRAM制御回路と、処理対
象の前記フレームのタイミング制御を行なうフレーム制
御回路と、前記伸張圧縮処理後のフレーム接続処理時に
前記フレームの各々に対し前記伸張圧縮処理の結果生じ
る余剰信号分及び不足信号分を補正して補正処理済信号
を出力するフレーム補正処理手段と、前記補正処理済信
号をアナログ変換しアナログ出力信号を出力するD/A
コンバータとを備える音程制御装置において、前記フレーム補正処理手段が、前記伸張圧縮処理を実施
中の第二のフレームの直前の第一のフレームの前記伸張
圧縮処理信号が予め定めた直流レベルと交差することを
検出したゼロクロス検出信号と、前記第二のフレームの
前記伸張圧縮処理信号が前記第一のフレームの前記伸張
圧縮処理信号と同一ゼロクロス極性であることを検出し
たゼロクロス極性検出信号とを出力するゼロクロス検出
回路と、 前記ゼロクロス検出信号又は後述の出力停止時間検出信
号の供給に応答して前記第一のフレームの前記伸張圧縮
処理信号の出力を停止し、前記ゼロクロス極性検出信号
又は後述のミュート時間検出信号の供給に応答して前記
第二のフレームの前記伸張圧縮処理信号の出力を開始す
る出力切替回路と、 前記第一のフレームの前記伸張圧縮処理信号の前記出力
停止の条件が予め定めた時間満たされないことを検出し
前記出力停止時間検出信号を出力する出力停止時間検出
回路と、 前記第二のフレームの前記伸張圧縮処理信号の前記出力
開始条件が予め定めた時間満たされないことを検出し前
記ミュート時間検出信号を出力するミュート時 間検出回
路とを備える ことを特徴とする音程制御装置 1. An input audio signal is converted into a digital signal.
A / D converter for converting and the converted digital data
Limits the band of digital signals and outputs band-limited digital signals.
Low-pass filter, and said band-limited digital signal
A RAM for temporarily storing I Subdivision <br/> off the each unit of frame which is a unit of a predetermined time width, carried for each of the frame
Control of expansion and compression of the expansion and compression process is either decompression and compression of the digital audio signal
A control circuit for controlling the degree of expansion and compression,
Controlling the reading of the RAM in response to the
This is a signal that has been subjected to decompression and compression processing and output by the reading.
A RAM control circuit for generating a decompression / compression processing signal;
Frame system for controlling the timing of the frame of the elephant
Control circuit and at the time of frame connection processing after the decompression / compression processing.
Resulting from the expansion and compression processing for each of said frames
A frame correction means for outputting a correction processed signal excess signal component and correct for non Ashishin No. fraction that, the correction processing Sumishin
D / A that converts the signal to analog and outputs an analog output signal
A pitch control device including a converter , wherein the frame correction processing means performs the decompression / compression processing.
Said stretching of the first frame immediately before the second frame in
Check that the compression signal crosses a predetermined DC level.
The detected zero-cross detection signal and the second frame
The decompression processing signal is the decompression of the first frame.
Detects the same zero-cross polarity as the compressed signal
Zero-cross detection that outputs the detected zero-cross polarity detection signal
A circuit and the zero-cross detection signal or an output stop time detection signal described later.
Decompressing the first frame in response to supplying a signal
Stop the output of the processing signal, the zero cross polarity detection signal
Or, in response to the supply of a mute time detection signal described below,
Start outputting the decompressed and processed signal of the second frame
An output switching circuit, and the output of the decompression / compression processing signal of the first frame.
Detects that the stop condition is not met for a predetermined time
Output stop time detection for outputting the output stop time detection signal
Circuit and the output of the decompressed signal of the second frame
Before detecting that the start condition is not satisfied for the predetermined time,
Mute time between detection times to output the serial mute time detection signal
Pitch control device characterized by comprising a road
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21492091A JP3269095B2 (en) | 1991-08-27 | 1991-08-27 | Pitch control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21492091A JP3269095B2 (en) | 1991-08-27 | 1991-08-27 | Pitch control device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0555853A JPH0555853A (en) | 1993-03-05 |
JP3269095B2 true JP3269095B2 (en) | 2002-03-25 |
Family
ID=16663769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21492091A Expired - Lifetime JP3269095B2 (en) | 1991-08-27 | 1991-08-27 | Pitch control device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3269095B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010191415A (en) * | 1999-08-24 | 2010-09-02 | Sony Corp | Method and apparatus regenerating voice |
JP4895418B2 (en) * | 1999-08-24 | 2012-03-14 | ソニー株式会社 | Audio reproduction method and audio reproduction apparatus |
JP4707964B2 (en) * | 2004-04-19 | 2011-06-22 | 三菱電機株式会社 | Graphics drawing device |
-
1991
- 1991-08-27 JP JP21492091A patent/JP3269095B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0555853A (en) | 1993-03-05 |
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