JP3267110B2 - Microcomputer data transfer device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、マイクロコンピュ
ータにおいて記憶装置と入出力装置との間のデータ転送
を行うマイクロコンピュータのデータ転送装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer data transfer device for transferring data between a storage device and an input / output device in a microcomputer.

【０００２】[0002]

【従来の技術】従来より、ＣＰＵ，ＲＯＭ，ＲＡＭ，及
び各種周辺回路を内蔵したマイクロコンピュータユニッ
ト（ＭＣＵ）を用いて構成されたシステムにおいて、プ
ログラム等をデバッグする際には、プログラムに従って
実際にＣＰＵを動作させると共に、ＣＰＵの動作に応じ
て一時的にＲＡＭに格納されるデータ（以下、単にＲＡ
Ｍ値という）を確認することにより、動作を確認するこ
とが行われている。2. Description of the Related Art Conventionally, in a system configured using a microcomputer unit (MCU) having a built-in CPU, ROM, RAM, and various peripheral circuits, when a program or the like is debugged, the CPU is actually executed in accordance with the program. And data temporarily stored in the RAM according to the operation of the CPU (hereinafter simply referred to as RA).
The operation is confirmed by confirming the M value).

【０００３】このようにＲＡＭ値の確認するためには、
何等かの方法でＲＡＭ値を読み出して外部に出力する必
要があるが、その方法の一つとして、ＭＣＵ内にシリア
ル通信回路を設け、このシリアル通信回路を介してＲＡ
Ｍ値をパーソナルコンピュータ等の外部装置に出力する
方法が知られている。この方法を用いた場合、ＲＡＭか
らシリアル通信回路へのデータ転送は、通常、ＣＰＵの
負担を軽減するために、転送元及び転送先アドレスや転
送数を所定のレジスタに設定すると、後はＣＰＵを介す
ることなくハードウェアにて高速にデータ転送を行う所
謂ＤＭＡ転送により行われている。[0003] In order to confirm the RAM value as described above,
It is necessary to read out the RAM value by some method and output it to the outside. As one of the methods, a serial communication circuit is provided in the MCU, and the RA value is transmitted through the serial communication circuit.
A method for outputting an M value to an external device such as a personal computer is known. In the case of using this method, data transfer from the RAM to the serial communication circuit is usually performed by setting the source and destination addresses and the number of transfers in predetermined registers in order to reduce the load on the CPU. This is performed by a so-called DMA transfer in which data is transferred at high speed by hardware without intervention.

【０００４】そしてこのようなＤＭＡ転送を制御するた
めのＤＭＡ制御回路として、例えば特開平５−５３９６
９号公報には、図１０に示すように、転送すべきデータ
が格納された転送元アドレスを設定するための転送元ア
ドレスカウンタ２０２、転送先アドレスを設定するため
の転送先アドレスカウンタ２０４、転送すべきデータ数
を設定するための転送語数カウンタ２０６、転送元アド
レスカウンタにより指定されたアドレスから読み出され
た転送データを一時的に記憶するデータレジスタ２０
８、各種制御信号を発生させる制御回路２００を備え、
各カウンタ２０２，２０４，２０６が設定され転送準備
が整うとＣＰＵにバス要求信号ＢＲを送出し、これに応
じてＣＰＵからバス使用許可信号ＢＡを受信すると上記
各カウンタ２０２，２０４，２０６に基づきＤＭＡ転送
を行い、転送が終了するとＣＰＵに割込信号ＩＲを通知
するように構成されたものが開示されている。A DMA control circuit for controlling such DMA transfer is disclosed in, for example, Japanese Patent Laid-Open No. 5-5396.
No. 9 discloses a transfer source address counter 202 for setting a transfer source address in which data to be transferred is stored, a transfer destination address counter 204 for setting a transfer destination address, as shown in FIG. Transfer word number counter 206 for setting the number of data to be transferred, and data register 20 for temporarily storing transfer data read from the address specified by the transfer source address counter
8. A control circuit 200 for generating various control signals is provided.
When each of the counters 202, 204, and 206 is set and the transfer is ready, the bus request signal BR is sent to the CPU. When the bus use permission signal BA is received from the CPU in response to this, the DMA is determined based on the counters 202, 204, and 206. A configuration is disclosed in which a transfer is performed, and when the transfer is completed, an interrupt signal IR is notified to a CPU.

【０００５】[0005]

【発明が解決しようとする課題】しかし、このようなＤ
ＭＡ制御回路を用いた場合、バス要求信号ＢＲを受信し
たＣＰＵは、現在実行中のバスサイクルを完了後に、Ｄ
ＭＡ制御回路によるバスの使用が可能となるようにバス
を解放し、ＤＭＡ制御回路へバス使用許可信号ＢＡを送
出した後、ＤＭＡ制御回路から割込信号ＩＲを受信する
までの間処理を中断する。このため、ＣＰＵにおいて
は、例えばタイマ割込に応じてリアルタイムで実行すべ
き処理があったとしても、ＤＭＡ転送中にタイマ割込が
発生した場合は、ＤＭＡ転送が終了するまで処理が待た
されることになる。However, such a D
In the case of using the MA control circuit, the CPU that has received the bus request signal BR, after completing the currently executed bus cycle,
The bus is released so that the bus can be used by the MA control circuit, and after transmitting the bus use permission signal BA to the DMA control circuit, the processing is interrupted until the interrupt signal IR is received from the DMA control circuit. . Therefore, even if there is a process to be executed in real time in response to a timer interrupt, for example, if a timer interrupt occurs during a DMA transfer, the CPU waits until the DMA transfer is completed. become.

【０００６】つまり、デバッグのために、このようなＤ
ＭＡ制御回路を用いてＲＡＭ値のモニタをすると、ＣＰ
Ｕの動作状態が、ＲＡＭ値のモニタを行わない実際の使
用時とは全く異なってしまうため、信頼性の高いデバッ
グを行うことができないという問題があった。That is, for debugging, such a D
When the RAM value is monitored using the MA control circuit, CP
Since the operation state of U is completely different from the actual use state where the RAM value is not monitored, there is a problem that highly reliable debugging cannot be performed.

【０００７】なお、図１０に記載のＤＭＡ制御回路で
は、バス使用許可信号ＢＡを監視し、ＤＭＡ制御回路が
バスを獲得している平均時間を求めることによりＣＰＵ
の処理状態を検出する演算回路２１０を設け、ＣＰＵの
処理が忙しい時には、１回のＤＭＡ転送により転送する
データ数または時間を減少させることにより、ＣＰＵの
処理が待たされる等の、ＤＭＡ転送によるＣＰＵの処理
への影響を低減するようにされているが、ＤＭＡ転送時
にＣＰＵがバスを解放してＤＭＡ制御回路にバスを占有
させる以上、ＤＭＡ転送によるＣＰＵへの影響を完全に
無くすことはできなかった。The DMA control circuit shown in FIG. 10 monitors the bus use permission signal BA and obtains the average time during which the DMA control circuit has acquired the bus, thereby obtaining the CPU.
An arithmetic circuit 210 for detecting the processing state of the CPU is provided, and when the processing of the CPU is busy, the number of data to be transferred by one DMA transfer or the time is reduced, so that the processing of the CPU is waited. However, the influence of the DMA transfer on the CPU cannot be completely eliminated as long as the CPU releases the bus and causes the DMA control circuit to occupy the bus during the DMA transfer. Was.

【０００８】本発明は、上記問題点を解決するために、
中央処理装置（ＣＰＵ）の動作状態に影響を与えること
なく、記憶装置と入出力装置との間のデータ転送が可能
なマイクロコンピュータのデータ転送装置を提供するこ
とを目的とする。The present invention has been made in order to solve the above problems.
An object of the present invention is to provide a data transfer device of a microcomputer capable of transferring data between a storage device and an input / output device without affecting an operation state of a central processing unit (CPU).

【０００９】[0009]

【課題を解決するための手段】上記目的を達成するため
の発明である請求項１に記載のマイクロコンピュータの
データ転送装置においては、システムバスが、メインバ
スとローカルバスとに電気的に切り離されており、中央
処理装置が第２の記憶装置をアクセスしていない時に、
バス切換制御手段がバス切換手段にバス切換指令を出力
し、バス切換指令を受けたバス切換手段が第２の記憶装
置をローカルバスに接続する。なお、メインバスとロー
カルバスとは、電気的に切り離されているため、ローカ
ルバス上では、中央処理装置による制御とは独立した制
御を実行することが可能である。[MEANS FOR SOLVING THE PROBLEMS] To achieve the above object
In the data transfer device for a microcomputer according to the first aspect of the present invention , the system bus is electrically separated from the main bus and the local bus, and the central processing unit accesses the second storage device. When not
The bus switching control unit outputs a bus switching command to the bus switching unit, and the bus switching unit that receives the bus switching command connects the second storage device to the local bus. Since the main bus and the local bus are electrically separated from each other, it is possible to execute control on the local bus independent of control by the central processing unit.

【００１０】そしてこのように第２の記憶装置がローカ
ルバスに接続されている時に、転送制御手段が、ＤＭＡ
制御回路を動作させることにより、このＤＭＡ制御回路
により、第２の記憶装置及び入出力装置の間のＤＭＡ転
送が実行される。このＤＭＡ制御回路では、開始制御部
が、初期設定部を動作させたあと転送制御部を起動す
る。これにより起動された転送制御部は、バス切替手段
により第２の記憶装置がローカルバスに接続されている
時に、転送元アドレス設定部及び転送実行部を交互に動
作させてデータ転送の手順を制御する。 When the second storage device is thus connected to the local bus, the transfer control means sets
By operating the control circuit, the DMA control circuit executes the DMA transfer between the second storage device and the input / output device. In this DMA control circuit, a start control unit
Starts the transfer control unit after operating the initialization unit.
You. The transfer control unit activated by this is a bus switching unit.
Connects the second storage device to the local bus
Sometimes, the transfer source address setting unit and the transfer execution unit operate alternately.
To control the data transfer procedure.

【００１１】なお、初期設定部が生成する制御信号によ
り、転送数カウンタのカウント値の零クリア及び転送元
間接アドレスカウンタへの転送元先頭アドレス設定レジ
スタの設定値のロードが行われ、転送元アドレス設定部
が生成する制御信号により、転送元間接アドレスカウン
タの設定値に基づき第２の記憶装置から読み出された転
送元アドレスの転送元アドレスレジスタへの設定及び転
送元間接アドレスカウ ンタのインクリメントが行われ、
転送実行部が生成する制御信号により、転送元アドレス
レジスタに設定された転送元アドレスに基づき第２の記
憶装置から読み出された転送データの出力装置の送信バ
ッファへの書込及び転送数カウンタのインクリメントが
行われる。そして、このインクリメントにより、転送数
設定レジスタの設定値と転送数カウンタのカウント値と
が一致して比較器からの一致信号が開始制御部に入力さ
れると、同様の動作が繰り返されることになる。 Note that the control signal generated by the initial setting unit is
Clears the count value of the transfer number counter to zero and
Transfer source start address setting register to the indirect address counter
Is loaded, the transfer source address setting section
Is generated by the control signal generated by
Data read from the second storage device based on the
Set and transfer the source address to the source address register
Increment of Okumoto indirect address counter is performed,
The transfer source address is determined by the control signal generated by the transfer execution unit.
Based on the transfer source address set in the register, the second
The transmission buffer of the output device for the transfer data read from the storage device
Buffer writing and transfer counter increment
Done. And, by this increment, the number of transfers
The setting value of the setting register and the count value of the transfer number counter
Match and the match signal from the comparator is input to the start controller.
Then, the same operation is repeated.

【００１２】従って、本発明のマイクロコンピュータの
データ転送装置によれば、中央処理装置の動作に何等影
響を与えることなく、ローカルバス上にて第２の記憶装
置と入出力装置との間のＤＭＡ転送を行うことができ、
その結果、プログラム等のデバッグ時に、このＤＭＡ転
送機能を用いれば、中央処理装置を実際の使用時と全く
同じ動作状態にしたままＲＡＭ値をモニタできるので、
信頼性の高いデバッグを行うことができる。[0012] Therefore, according to the data transfer apparatus of the microcomputer of the present invention, without giving any way affect the operation of Chuo processor, between the second storage device in the local bus and input-output device DMA transfer can be performed,
As a result, when this DMA transfer function is used at the time of debugging a program or the like, the RAM value can be monitored while the central processing unit is kept in the same operating state as when actually used.
Highly reliable debugging can be performed.

【００１３】また、本発明によれば、元々メインバスと
ローカルバスとは電気的に切り離されており、ＤＭＡ転
送を開始する際に、従来装置のように中央処理装置によ
るバスの解放を待つ必要がないので、効率よくＤＭＡ転
送を実行できる。更に、本発明によれば、ローカルバス
での転送の形態を、第２の記憶装置から出力装置の送信
バッファへの転送のみに限定したことにより、転送先ア
ドレス設定のための制御を省略することができる。 Further, according to the present invention, the main bus and the local bus are originally electrically separated from each other, and when starting the DMA transfer, it is necessary to wait for the release of the bus by the central processing unit as in the conventional device. Therefore, the DMA transfer can be executed efficiently. Furthermore, according to the invention, the local bus
Transmission form from the second storage device to the output device
By limiting the transfer to the buffer only,
The control for dress setting can be omitted.

【００１４】次に、請求項２に記載のマイクロコンピュ
ータのデータ転送装置においては、バス切換手段は、中
央処理装置からのアドレスをデコードすることにより、
第２の記憶装置がアクセスされているか否かを判断する
判定手段を備えている。なお、第２の記憶装置がアクセ
スされない時というのは、フェッチサイクル以外にも、
例えば、メインバス上に接続された第１の記憶装置以外
の装置をアクセスする期間等が含まれる。Next, in the data transfer apparatus for a microcomputer according to the second aspect , the bus switching means decodes an address from the central processing unit,
A determination unit is provided for determining whether the second storage device is being accessed. Note that the time when the second storage device is not accessed means that, other than the fetch cycle,
For example, a period during which a device other than the first storage device connected to the main bus is accessed is included.

【００１５】従って、本発明によれば、第２の記憶装置
及び入出力装置間のＤＭＡ転送を、フェッチサイクルだ
けでなく第２の記憶装置がアクセスされない全ての期間
にて行うことができるので、請求項２に記載の装置に比
べ、より効率よくＤＭＡ転送を行うことができる。Therefore, according to the present invention, the DMA transfer between the second storage device and the input / output device can be performed not only in the fetch cycle but also in all periods during which the second storage device is not accessed. The DMA transfer can be performed more efficiently than the device according to the second aspect.

【００１６】また次に、請求項３に記載のマイクロコン
ピュータのデータ転送装置においては、入出力装置が、
第２の記憶装置からの転送データをシリアルデータに変
換して外部に送出するシリアル通信装置からなる。従っ
て、特に、本発明のデータ転送装置を含んだマイクロコ
ンピュータにて、各種装置を制御するためのコントロー
ラ等を１チップの素子に構成し、しかも素子を小型化す
るために、データバスやアドレスバスを外部に出さない
ように構成した場合であっても、シリアル通信装置のシ
リアル端子を外部に出しておけば、ＲＡＭ値のモニタす
ることができ、プログラム等のデバッグを容易にでき
る。Next, in a data transfer device for a microcomputer according to a third aspect , the input / output device includes:
It is composed of a serial communication device that converts transfer data from the second storage device into serial data and sends it out. Therefore, in particular, in a microcomputer including the data transfer device of the present invention, a controller or the like for controlling various devices is configured as a one-chip device, and furthermore, a data bus or an address bus is used to reduce the size of the device. Even if it is configured not to output to the outside, if the serial terminal of the serial communication device is output to the outside, the RAM value can be monitored and debugging of programs and the like can be facilitated.

【００１７】[0017]

【発明の実施の形態】以下に本発明の参考例及び実施例
を図面と共に説明する。図１は、参考例のマイクロコン
ピュータユニット（ＭＣＵ）の全体構成を表すブロック
図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, reference examples and embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram illustrating an overall configuration of a microcomputer unit (MCU) of a reference example .

【００１８】図１に示すように参考例のＭＣＵは、予め
設定されたプログラムに従って処理を実行する中央処理
装置（ＣＰＵ）１０と、ＣＰＵ１０が処理を実行するた
めのプログラムを格納する読出専用メモリ（ＲＯＭ）１
２と、ＣＰＵ１０の処理に応じてデータが読み書きされ
るランダムアクセスメモリ（ＲＡＭ）１４と、ＣＰＵ１
０により制御される各種周辺回路１６と、外部装置との
間でシリアルデータ通信を行うためのシリアル通信回路
１８と、ＲＡＭ１４及びシリアル通信回路１８，周辺回
路１６間の１６ビット単位のＤＭＡ転送を制御するＤＭ
Ａ制御回路２０と、これら各部を接続するシステムバス
を、ＣＰＵ１０，ＲＯＭ１２が接続されたコア側システ
ムバス（アドレスバスＡ，データバスＤ）、及びＲＡＭ
１４，周辺回路１６，シリアル通信回路１８，ＤＭＡ制
御回路２０が接続されたペリ側システムバス（アドレス
バスＡｐ，データバスＤｐ）とに区分し、ＤＭＡ制御回
路２０からのゲート信号ＧＴに応じて、両ステムバスを
電気的に接続或は切断するゲート２２とにより構成され
ている。As shown in FIG. 1, the MCU of the reference example includes a central processing unit (CPU) 10 for executing a process according to a preset program, and a read-only memory (CPU) for storing a program for the CPU 10 to execute the process. ROM) 1
2, a random access memory (RAM) 14 for reading and writing data according to the processing of the CPU 10, and a CPU 1
0, a serial communication circuit 18 for performing serial data communication with an external device, and a 16-bit DMA transfer between the RAM 14, the serial communication circuit 18, and the peripheral circuit 16 are controlled. DM
An A control circuit 20 and a system bus connecting these components include a CPU-side system bus (address bus A, data bus D) to which the ROM 12 is connected, and a RAM.
14, a peripheral system bus, a serial communication circuit 18, and a peri-side system bus (address bus Ap, data bus Dp) to which the DMA control circuit 20 is connected, and according to a gate signal GT from the DMA control circuit 20, A gate 22 electrically connects or disconnects both stem buses.

【００１９】なお、ゲート２２は、トライステートバッ
ファからなり、ゲート信号ＧＴがLow レベルの時には、
信号を通過させることにより両システムバスを接続し、
ゲート信号ＧＴがHighレベルの時には、出力をハイイン
ピーダンスにすることにより、両システムバスを電気的
に切り離すように構成されている。The gate 22 is composed of a tri-state buffer, and when the gate signal GT is at the low level,
Connect both system buses by passing signals,
When the gate signal GT is at a high level, the output is set to a high impedance so that both system buses are electrically disconnected.

【００２０】またＣＰＵ１０からの制御信号は、図示し
ないが、アドレスバスＡ，Ａｐ、システムバスＤ，Ｄｐ
と同様に、ゲート信号ＧＴがHighレベルの時には、ペリ
側システムバスに接続された各装置には伝達されないよ
うにされている。またＣＰＵ１０は、メモリのリード／
ライト等の１命令の実行に要する時間、即ちバスサイク
ルが、全て後述する内部クロックＣＫ１，ＣＫ２の２ク
ロック分で終了するように構成されている。Although not shown, control signals from the CPU 10 include address buses A and Ap and system buses D and Dp.
Similarly, when the gate signal GT is at the high level, the signal is not transmitted to the devices connected to the peri-side system bus. Further, the CPU 10 reads the memory /
The configuration is such that the time required to execute one instruction such as write, that is, the bus cycle, is completed by two clocks of internal clocks CK1 and CK2, which will be described later.

【００２１】次に、シリアル通信回路１８は、ＤＭＡ制
御回路２０の制御により転送されてくる送信データを書
き込むための１６ビットの送信バッファと、この送信バ
ッファに書き込まれた送信データを８ビットづつ取り込
んで所定フォーマットのシリアルデータに加工し外部に
送出するための送信レジスタとを備えている。そして、
送信データ書込許可信号ＥＭは、送信バッファに送信デ
ータが書き込まれた時にLow レベルに設定され、また送
信バッファから送信レジスタに最初上位８ビットの送信
データが取り込まれ、その後下位８ビットが取り込まれ
た時にHighレベルに設定されるように構成されている。Next, the serial communication circuit 18 fetches a 16-bit transmission buffer for writing the transmission data transferred under the control of the DMA control circuit 20, and fetches 8 bits of the transmission data written in the transmission buffer. And a transmission register for processing the serial data into a predetermined format and sending the serial data to the outside. And
The transmission data write enable signal EM is set to low level when the transmission data is written to the transmission buffer, and the upper 8 bits of transmission data are first captured from the transmission buffer into the transmission register, and then the lower 8 bits are captured. It is configured to be set to the high level when

【００２２】ここで、シリアル通信回路１８から出力さ
れるシリアルデータのフォーマットを図４に示す。図に
示すように、送信バッファに書き込まれた送信データ
は、８ビットずつ上位ビットＵＤｎ，下位ビットＬＤｎ
の順に送信され、各８ビットの先頭と末尾には、スター
トビットＳ，及びストップビットＰが付加される。な
お、ポストアンブルＰＡは、送信データ（１６ビット）
を複数個連続して繰り返し送信する場合に、一通りの転
送が終了すると区切りのために挿入されるものである。FIG. 4 shows the format of the serial data output from the serial communication circuit 18. As shown in the figure, the transmission data written in the transmission buffer includes upper bits UDn and lower bits LDn in units of 8 bits.
, And a start bit S and a stop bit P are added to the beginning and end of each 8 bits. The postamble PA is the transmission data (16 bits)
When a plurality of are continuously and repeatedly transmitted, they are inserted as a delimiter when one transfer is completed.

【００２３】次に、ＤＭＡ制御回路２０について説明す
る。図１に示すように、ＤＭＡ制御回路２０は、転送デ
ータのデータ数を設定するための転送数設定レジスタ２
４と、カウント値をインクリメント信号ＣＩにより１イ
ンクリメントし、クリア信号ＣＲにより零クリアする転
送数カウンタ２６と、転送数設定レジスタ２４の設定値
と転送数カウンタ２６のカウント値とを比較し、両者の
値が一致すると一致信号ＣＰを出力する比較器２８と、
転送データが格納された領域のアドレス（転送元アドレ
ス）を順番に並べてなる転送元アドレス格納領域の先頭
アドレスを設定するための転送元先頭アドレス設定レジ
スタ３０と、ロード信号ＬＤＳにより転送元先頭アドレ
ス設定レジスタ３０の設定値をロードしてカウント値と
し、このカウント値（転送元間接アドレス）をインクリ
メント信号ＡＩＳにより２インクリメントし、出力許可
信号ＯＥ１に従ってアドレスバスＡｐに出力する転送元
間接アドレスカウンタ３２と、ライト信号ＷＥ１により
データを取り込み、出力許可信号ＯＥ２に従ってデータ
を出力する転送元アドレスを一時的に格納するための転
送元アドレスレジスタ３４と、データバスＤｐからのデ
ータを転送元アドレスレジスタ３４に供給し、転送元ア
ドレスレジスタ３４からのデータをアドレスバスＡｐへ
供給するバス変換回路３６と、ライト信号ＷＥ２により
データバスＤｐからデータを取り込み、出力許可信号Ｏ
Ｅ４ｄに従ってデータバスＤｐにデータを出力する転送
データを一時的に格納するための転送データレジスタ３
８と、転送データの転送先アドレスを順番に並べてなる
転送先アドレス格納領域の先頭アドレスを設定するため
の転送先先頭アドレス設定レジスタ４０と、ロード信号
ＬＤＲにより転送先先頭アドレス設定レジスタ４０の設
定値をロードしてカウント値とし、このカウント値（転
送先間接アドレス）をインクリメント信号により２イン
クリメントし、出力許可信号ＯＥ３に従ってアドレスバ
スＡｐに出力する転送先間接アドレスカウンタ４２と、
ライト信号ＷＥ３によりデータを取り込み、出力許可信
号ＯＥ４ａに従ってデータを出力する転送先アドレスを
一時的に格納するための転送先アドレスレジスタ４４
と、データバスＤｐからのデータを転送先アドレスレジ
スタ４４に供給し、転送先アドレスレジスタ４４からの
データをアドレスバスＡｐに供給するバス変換回路３６
と、データ転送の許可／禁止、及び転送モード（１回転
送／連続転送）を設定するためのコントロールレジスタ
４８と、ＣＰＵ１０からそのバスサイクルがフェッチサ
イクルにあることを表すフェッチ信号ＦＴ，シリアル通
信回路１８から送信データの書込が可能であるか否かを
表す送信データ書込許可信号ＥＭ，コントロールレジス
タ４８から設定値に応じて出力されるスタート信号Ｔ
Ｓ，モード信号ＴＭ，比較器２８から一致信号ＣＰを入
力し、ゲート２２を制御するためのゲート信号ＧＴ，及
びＲＡＭ１４からデータを読み出すためのリード信号Ｒ
Ｅ，シリアル通信回路１８に送信データを書込むための
ライト信号ＷＥ４，その他ＤＭＡ制御回路２０内部の各
部を動作させるための各種制御信号を生成する制御回路
５０と、を備えている。Next , the DMA control circuit 20 will be described. As shown in FIG. 1, the DMA control circuit 20 includes a transfer number setting register 2 for setting the number of transfer data.
4, the transfer number counter 26, which increments the count value by one with an increment signal CI and clears the count value to zero by a clear signal CR, compares the set value of the transfer number setting register 24 with the count value of the transfer number counter 26, and compares them. A comparator 28 that outputs a match signal CP when the values match,
A transfer source start address setting register 30 for setting a start address of a transfer source address storage area in which addresses of transfer areas (transfer source addresses) are sequentially arranged, and a transfer source start address setting by a load signal LDS A transfer source indirect address counter 32 which loads the set value of the register 30 to obtain a count value, increments the count value (transfer source indirect address) by 2 with an increment signal AIS, and outputs the count value to an address bus Ap according to an output enable signal OE1; The transfer source address register 34 for temporarily storing a transfer source address for fetching data according to the write signal WE1 and outputting the data according to the output enable signal OE2, and the data from the data bus Dp are supplied to the transfer source address register 34. , Transfer source address register 3 A data bus conversion circuit 36 supplies to the address bus Ap from, takes data from the data bus Dp by the write signal WE2, output enable signal O
Transfer data register 3 for temporarily storing transfer data for outputting data to data bus Dp in accordance with E4d
8, a transfer destination start address setting register 40 for setting a start address of a transfer destination address storage area in which transfer destination addresses of transfer data are sequentially arranged, and a setting value of the transfer destination start address setting register 40 by a load signal LDR. Is loaded as a count value, the count value (transfer destination indirect address) is incremented by 2 with an increment signal, and is output to the address bus Ap in accordance with the output enable signal OE3;
A transfer destination address register 44 for temporarily storing a transfer destination address for fetching data by the write signal WE3 and outputting data in accordance with the output enable signal OE4a.
And a bus conversion circuit 36 that supplies data from the data bus Dp to the transfer destination address register 44 and supplies data from the transfer destination address register 44 to the address bus Ap.
A control register 48 for setting permission / inhibition of data transfer and a transfer mode (single transfer / continuous transfer); a fetch signal FT indicating that the bus cycle is in a fetch cycle; 18, a transmission data write enable signal EM indicating whether transmission data can be written, and a start signal T output from the control register 48 according to the set value.
S, a mode signal TM, a coincidence signal CP from the comparator 28, a gate signal GT for controlling the gate 22, and a read signal R for reading data from the RAM 14.
E, a write signal WE4 for writing transmission data to the serial communication circuit 18, and a control circuit 50 for generating various control signals for operating other parts inside the DMA control circuit 20.

【００２４】なお、転送数設定レジスタ２４、転送元先
頭アドレス設定レジスタ３０、転送先先頭アドレス設定
レジスタ４０、コントロールレジスタ４８については、
ＣＰＵ１０の制御により値が設定される。また、転送元
間接アドレスカウンタ３２及び転送先間接アドレスカウ
ンタ４２が２インクリメントされるのは、ＲＡＭ１４に
おいて転送元アドレス及び転送先アドレスが、ワード
（１６ビット）単位で格納されているからである。The transfer number setting register 24, transfer source start address setting register 30, transfer destination start address setting register 40, and control register 48 are as follows.
The value is set under the control of the CPU 10. The source indirect address counter 32 and the destination indirect address counter 42 are incremented by two because the source and destination addresses are stored in the RAM 14 in word (16 bit) units.

【００２５】次に図２は、制御回路５０の概略構成を表
す説明図である。図２に示すように、制御回路５０は、
転送数カウンタ２６のカウント値を零クリアし、転送元
間接アドレスカウンタ３２及び転送先間接アドレスカウ
ンタ４２に、夫々転送元先頭アドレス設定レジスタ３０
及び転送先先頭アドレス設定レジスタ４０の設定値をロ
ードして、ＤＭＡ制御回路２０を初期設定するためのク
リア信号ＣＲ，ロード信号ＬＤＳ，ＬＤＲを生成する初
期設定部５２と、転送元間接アドレスカウンタ３２に設
定された転送元間接アドレスに基づき、ＲＡＭ１４から
転送元アドレスを読み出して転送元アドレスレジスタ３
４に設定するための出力許可信号ＯＥ１，リード信号Ｒ
Ｅ，ライト信号ＷＥ１を生成する転送元アドレス設定部
５４と、転送元アドレスレジスタ３４に設定された転送
元アドレスに基づき、ＲＡＭ１４から転送データを読み
出して転送データレジスタ３８に設定するための出力許
可信号ＯＥ２，リード信号ＲＥ，ライト信号ＷＥ２を生
成すると共に、次の転送に備えるため転送元間接アドレ
スカウンタ３２のカウント値をインクリメントするため
インクリメント信号ＡＩＳを生成する転送データ設定部
５６と、転送先間接アドレスカウンタ４２に設定された
転送先間接アドレスに基づき、ＲＡＭ１４から転送先ア
ドレスを読み出して転送先アドレスレジスタ４４に設定
するための出力許可信号ＯＥ３，リード信号ＲＥ，ライ
ト信号ＷＥ３を生成する転送先アドレス設定部５８と、
転送データレジスタ３８に設定された転送データを読み
出して、転送先アドレスレジスタ４４に設定された転送
先アドレスに書き込むための出力許可信号ＯＥ４ａ，Ｏ
Ｅ４ｄ，ライト信号ＷＥ４を生成すると共に、次のデー
タ転送に備えるため転送先間接アドレスカウンタ４２及
び転送数カウンタ２６のカウント値を夫々インクリメン
トするためのインクリメント信号ＡＩＲ，ＣＩを生成す
る転送実行部６０と、フェッチ信号ＦＴ，送信データ書
込許可信号ＥＭに基づき、転送元アドレス設定部５４，
転送データ設定部５６，転送先アドレス設定部５８，転
送実行部６０の動作を許可する許可信号ＥＮ１〜ＥＮ４
を生成し、データ転送の手順を制御する転送制御部６４
と、スタート信号ＴＳ，モード信号ＴＭ，一致信号ＣＰ
に基づき、初期設定部５２及び転送制御部６４の動作を
許可する許可信号ＥＩ，ＥＴを生成する開始制御部６２
とを備えている。なお、フェッチ信号ＦＴは、ゲート２
２を駆動するためのゲート信号ＧＴとして、そのまま出
力される。また上記各部においては、互いに半周期だけ
位相のずれた２相の内部クロックＣＫ１，ＣＫ２に同期
して各制御が実行され、これに同期した制御信号が生成
される。FIG. 2 is an explanatory diagram showing a schematic configuration of the control circuit 50. As shown in FIG. 2, the control circuit 50
The count value of the transfer number counter 26 is cleared to zero, and the transfer source indirect address counter 32 and the transfer destination indirect address counter 42 store the transfer source start address setting register 30 respectively.
And an initial setting unit 52 that loads a set value of the transfer destination head address setting register 40 and generates a clear signal CR and load signals LDS and LDR for initial setting of the DMA control circuit 20, and a transfer source indirect address counter 32 Is read from the RAM 14 based on the transfer source indirect address set in the transfer source address register 3
Output enable signal OE1 for setting to 4 and read signal R
E, a transfer source address setting unit 54 for generating the write signal WE 1, and an output enable signal for reading transfer data from the RAM 14 and setting the transfer data in the transfer data register 38 based on the transfer source address set in the transfer source address register 34. A transfer data setting unit 56 that generates OE2, a read signal RE, and a write signal WE2, and generates an increment signal AIS to increment the count value of the source indirect address counter 32 in preparation for the next transfer; A destination address setting for generating an output enable signal OE3, a read signal RE, and a write signal WE3 for reading the destination address from the RAM 14 and setting the destination address register 44 based on the destination indirect address set in the counter 42. Part 58,
Output permission signals OE4a and OE4a for reading the transfer data set in the transfer data register 38 and writing the data in the transfer destination address set in the transfer destination address register 44.
E4d, a transfer execution unit 60 that generates the write signal WE4 and generates increment signals AIR and CI for incrementing the count values of the transfer destination indirect address counter 42 and the transfer number counter 26, respectively, in preparation for the next data transfer. , Based on the fetch signal FT and the transmission data write enable signal EM,
Permission signals EN1 to EN4 for permitting the operations of the transfer data setting unit 56, the transfer destination address setting unit 58, and the transfer execution unit 60
And a transfer control unit 64 for controlling the data transfer procedure.
And a start signal TS, a mode signal TM, and a coincidence signal CP.
Start control unit 62 that generates permission signals EI and ET for permitting the operations of the initial setting unit 52 and the transfer control unit 64 based on
And The fetch signal FT is supplied to the gate 2
2 is output as it is as a gate signal GT for driving the second signal. Further, in each of the above sections, each control is executed in synchronization with the two-phase internal clocks CK1 and CK2 whose phases are shifted from each other by a half cycle, and a control signal synchronized with this is generated.

【００２６】ここで、上記制御回路５０の各部は、簡単
な論理回路により構成されるものであるため、具体的な
回路構成についての説明は省略するが、開始制御部６２
及び転送制御部６４の概略動作について説明する。ま
ず、開始制御部６２は、スタート信号ＴＳが入力される
と、先ず初期設定部５２の動作させる許可信号ＥＩを出
力し、初期設定部５２が生成する信号による初期設定に
充分な時間が経過後、許可信号ＥＴをセットして転送制
御部６４を起動する。そして、モード設定信号ＴＭによ
り１回転送が指定されている場合には、一致信号ＣＰが
入力された時点で、動作許可信号ＥＴをリセットして転
送制御部６４の動作を禁止し、一方、モード設定信号Ｔ
Ｍにより連続転送が指定されている場合には、一致信号
ＣＰをそのまま動作許可信号ＥＩとして初期設定部５２
に入力するように構成されている。Here, since each section of the control circuit 50 is constituted by a simple logic circuit, a description of a specific circuit configuration is omitted, but the start control section 62.
The general operation of the transfer control unit 64 will be described. First, when the start signal TS is input, the start control unit 62 first outputs a permission signal EI for operating the initial setting unit 52, and after a lapse of a sufficient time for the initial setting by the signal generated by the initial setting unit 52, , The permission signal ET is set and the transfer control unit 64 is activated. When the transfer is designated once by the mode setting signal TM, the operation permission signal ET is reset and the operation of the transfer control unit 64 is prohibited when the coincidence signal CP is input. Setting signal T
When continuous transfer is designated by M, the coincidence signal CP is directly used as the operation permission signal EI in the initial setting unit 52.
Is configured to be input.

【００２７】一方、転送制御部６４は、開始制御部６２
からの許可信号ＥＴがセットされている場合にのみ動作
し、フェッチ信号ＦＴがHighレベルの時に、ＣＰＵ１０
の１バスサイクル毎に、許可信号ＥＮ１〜ＥＮ４のいず
れか１つを順番に出力する。但し、送信データ書込許可
信号ＥＭがLow レベルの時には、許可信号ＥＮ１〜ＥＮ
３のみ出力可能であり、許可信号ＥＮ３を出力後は待機
状態となる。そして、送信データ書込許可信号ＥＭがHi
ghレベルに戻ると、次のバスサイクルにて許可信号ＥＮ
４を出力して動作を再開する。また、フェッチ信号ＦＴ
がLow レベルの時は、直ちに待機状態となり、許可信号
ＥＮ１〜ＥＮ４のいずれも出力しない。On the other hand, the transfer control unit 64
Operates only when the permission signal ET from the CPU 10 is set, and when the fetch signal FT is at the high level, the CPU 10
, One of the enable signals EN1 to EN4 is sequentially output. However, when the transmission data write enable signal EM is at the low level, the enable signals EN1 to EN
3 can be output, and after outputting the permission signal EN3, the apparatus enters a standby state. Then, the transmission data write enable signal EM becomes Hi.
When the signal returns to the gh level, the enable signal EN is output in the next bus cycle.
4 is output to restart the operation. Also, the fetch signal FT
Is at the low level, it immediately enters the standby state and does not output any of the enable signals EN1 to EN4.

【００２８】以上のように構成されたＤＭＡ制御回路２
０によるＤＭＡ転送の動作を具体的に説明する。なお、
図３は、参考例のＭＣＵのメモリマップ、図５は、ＤＭ
Ａ転送時のタイミング図である。図３に示すように、ア
ドレスの００００ｈ〜０５ｆｆｆｈ番地がＩ／Ｏ領域，
０６００ｈ〜３ｆｆｆｈ番地がＲＡＭ１４の領域，４０
００ｈ〜ｆｆｆｆｈ番地がプログラムを格納するための
ＲＯＭ１２の領域に割り当てられている。The DMA control circuit 2 configured as described above
The operation of the DMA transfer by 0 will be specifically described. In addition,
FIG. 3 is a memory map of the MCU of the reference example , and FIG.
FIG. 6 is a timing chart at the time of A transfer. As shown in FIG. 3, addresses 0000h to 05ffhh are I / O areas,
Addresses 0600h to 3ffhh are the areas of the RAM 14, 40
Addresses 00h to ffffh are allocated to an area of the ROM 12 for storing programs.

【００２９】そして、Ｉ／Ｏ領域において、００７０ｈ
番地がシリアル通信回路１８にデータを読み書きするた
めのアドレスとして割り当てられている。なお、この領
域には、周辺回路１６や転送数設定レジスタ２４，転送
元先頭アドレス設定レジスタ３０，転送先先頭アドレス
設定レジスタ４０，コントロールレジスタ４８を指定す
るためのアドレスも割り振られている。Then, in the I / O area,
The address is assigned to the serial communication circuit 18 as an address for reading and writing data. In this area, addresses for specifying the peripheral circuit 16, the transfer number setting register 24, the transfer source start address setting register 30, the transfer destination start address setting register 40, and the control register 48 are also allocated.

【００３０】また、ＲＡＭ１４の領域には、転送元アド
レス格納領域（０６００ｈ〜），転送先アドレス格納領
域（０８００ｈ〜）が確保されている。次に、図５に示
すタイミング図に沿って動作を説明する。ここでは、０
ａ００ｈ番地及び０ｂ１０番地に夫々格納された各１ワ
ードのデータ（合計２ワード）を、繰り返し転送する場
合を例にとり説明する。In the area of the RAM 14, a transfer source address storage area (0600h-) and a transfer destination address storage area (0800h-) are secured. Next, the operation will be described with reference to the timing chart shown in FIG. Here, 0
An example will be described in which data of one word (two words in total) stored at addresses a00h and 0b10 are repeatedly transferred.

【００３１】まず、初期化時等に、ＣＰＵ１０が、転送
元アドレス格納領域（０６００ｈ番地，０６０２ｈ番
地）に転送元アドレス（０ａ００ｈ，０ｂ１０ｈ）を、
転送先アドレス格納領域（０８００ｈ番地，０８０２ｈ
番地）に、転送元アドレス（００７０ｈ，００７０ｈ）
を設定し、これと共に、転送数設定レジスタ２４に転送
数（２）、転送元先頭アドレス設定レジスタ３０に転送
元アドレス格納領域の先頭アドレス（０６００ｈ）、転
送先先頭アドレス設定レジスタ４０に転送先アドレス格
納領域の先頭アドレス（０８００ｈ）を夫々設定する。First, at the time of initialization or the like, the CPU 10 stores the transfer source address (0a00h, 0b10h) in the transfer source address storage area (addresses 0600h, 0602h).
Transfer destination address storage area (address 0800h, 0802h
Address), the transfer source address (0070h, 0070h)
The transfer number (2) is set in the transfer number setting register 24, the start address (0600h) of the transfer source address storage area is set in the transfer start address setting register 30, and the transfer destination address is set in the transfer destination start address setting register 40. The start address (0800h) of the storage area is set respectively.

【００３２】その後、ＣＰＵ１０が、コントロールレジ
スタ４８を、データ転送許可，連続転送を指定してセッ
トすることにより、コントロールレジスタ４８から制御
回路５０にスタート信号ＴＳ，モード設定信号ＴＭが入
力され、ＤＭＡ制御回路２０によるＤＭＡ転送制御が開
始される。Thereafter, the CPU 10 sets the control register 48 by designating data transfer permission and continuous transfer, so that the start signal TS and the mode setting signal TM are input from the control register 48 to the control circuit 50, and the DMA control is performed. The DMA transfer control by the circuit 20 is started.

【００３３】このようにして、スタート信号ＴＳが入力
された制御回路５０では、まず開始制御部６２により許
可信号ＥＩが出力され、初期設定部５２が起動されるこ
とにより、転送数カウンタ２６が零クリアされ、転送元
間接アドレスカウンタ３２及び転送先間接アドレスカウ
ンタ４２には、転送元先頭アドレス設定レジスタ３０の
設定値（０６００ｈ）及び転送先先頭アドレス設定レジ
スタ４０の設定値（０８００ｈ）が夫々ロードされる。As described above, in the control circuit 50 to which the start signal TS has been input, the permission signal EI is first output by the start control unit 62 and the initial setting unit 52 is activated, so that the transfer number counter 26 becomes zero. The setting value (0600h) of the transfer source start address setting register 30 and the set value (0800h) of the transfer destination start address setting register 40 are loaded into the transfer source indirect address counter 32 and the transfer destination indirect address counter 42, respectively. You.

【００３４】その後、開始制御部６２により許可信号Ｅ
Ｔがセットされ、転送制御部６４が起動される。ここで
は、図５に示すように、最初のバスサイクルＢ１は、Ｃ
ＰＵ１０はＲＯＭ１２（Ｃ０００ｈ番地）をアクセスし
命令フェッチするため、ＣＰＵ１０から出力されるフェ
ッチ信号ＦＴはHighレベルとなり、これにより、ペリ側
システムバスがコア側システムバスから切り離されると
共に、制御回路５０では、転送制御部６４により許可信
号ＥＮ１が出力され、転送元アドレス設定部５４が起動
される。Thereafter, the start control unit 62 controls the permission signal E
T is set, and the transfer control unit 64 is activated. Here, as shown in FIG. 5, the first bus cycle B1 is C
Since the PU 10 accesses the ROM 12 (address C000h) and fetches an instruction, the fetch signal FT output from the CPU 10 goes to a high level, whereby the peri-side system bus is disconnected from the core-side system bus, and the control circuit 50 The permission signal EN1 is output by the transfer control unit 64, and the transfer source address setting unit 54 is activated.

【００３５】その結果、出力許可信号ＯＥ１に従って転
送元間接アドレスカウンタ３２の設定値（０６００ｈ）
がアドレスバスＡｐに供給され、リード信号ＲＥにより
ＲＡＭ１４の該当番地から転送元アドレス（０ａ００
ｈ）がデータバスＤｐに読み出され、更にこの転送元ア
ドレスは、ライト信号ＷＥ１により内部クロックＣＫ１
の立上がりタイミングにて、転送元アドレスレジスタ３
４に格納される。As a result, the set value (0600h) of the transfer source indirect address counter 32 according to the output permission signal OE1
Is supplied to the address bus Ap, and the source address (0a00) is read from the corresponding address of the RAM 14 by the read signal RE.
h) is read out to the data bus Dp, and the transfer source address is changed to the internal clock CK1 by the write signal WE1.
Source address register 3
4 is stored.

【００３６】続くバスサイクルＢ２も、ＣＰＵ１０はＲ
ＯＭ１２（Ｃ００２ｈ番地）をアクセスし、フェッチ信
号ＦＴがHighレベルに維持されるため、制御回路５０で
は、転送制御部６４により許可信号ＥＮ２が出力され、
転送データ設定部５６が起動される。In the following bus cycle B2, the CPU 10
Since the OM 12 (address C002h) is accessed and the fetch signal FT is maintained at the high level, the control circuit 50 outputs the enable signal EN2 from the transfer control unit 64,
The transfer data setting unit 56 is activated.

【００３７】その結果、出力許可信号ＯＥ２に従って転
送元アドレスレジスタ３４に格納された転送元アドレス
（０ａ００ｈ）がアドレスバスＡｐに供給され、リード
信号ＲＥによりＲＡＭ１４の該当番地から転送データ
（３３５５ｈ）がデータバスＤｐに読み出され、更にこ
の転送データは、ライト信号ＷＥ２により内部クロック
ＣＫ１の立上がりタイミングにて、転送データレジスタ
３８に格納される。これと共に、所定のタイミングにて
転送元間接アドレスカウンタ３２の設定値がインクリメ
ントされ、次の間接アドレス（０６０２ｈ）に更新され
る。As a result, the transfer source address (0a00h) stored in the transfer source address register 34 is supplied to the address bus Ap according to the output permission signal OE2, and the transfer data (3355h) is transferred from the corresponding address of the RAM 14 by the read signal RE. The data is read onto the bus Dp, and the transfer data is stored in the transfer data register 38 at the rising timing of the internal clock CK1 by the write signal WE2. At the same time, the set value of the transfer source indirect address counter 32 is incremented at a predetermined timing, and is updated to the next indirect address (0602h).

【００３８】バスサイクルＢ３では、ＣＰＵ１０はＲＡ
Ｍ１４（０ｅ００ｈ番地）をアクセスするため、フェッ
チ信号ＦＴはLow レベルとなる。このため両システムバ
スは接続され、ペリ側システムバス上には、図中斜線に
て示すように、コア側システムバスの信号が表れる。こ
の時、制御回路５０では、転送制御部６４が待機状態と
なるため、ＤＭＡ制御回路２０による転送制御は中断さ
れる。In the bus cycle B3, the CPU 10
To access M14 (address 0e00h), the fetch signal FT goes low. For this reason, both system buses are connected, and the signal of the core side system bus appears on the peri side system bus as shown by oblique lines in the figure. At this time, in the control circuit 50, the transfer control by the DMA control circuit 20 is interrupted because the transfer control unit 64 is in the standby state.

【００３９】バスサイクルＢ４では、ＣＰＵ１０がＲＯ
Ｍ１２（Ｃ００４ｈ番地）をアクセスし、フェッチ信号
ＦＴが再びHighレベルとなるため、ペリ側システムバス
がコア側システムバスから切り離されると共に、制御回
路５０では、転送制御部６４により許可信号ＥＮ３が出
力され、転送先アドレス設定部５８が起動される。In the bus cycle B4, the CPU 10
Since M12 (address C004h) is accessed and the fetch signal FT goes high again, the peri-side system bus is disconnected from the core-side system bus, and in the control circuit 50, the transfer controller 64 outputs the enable signal EN3. , The transfer destination address setting unit 58 is activated.

【００４０】その結果、出力許可信号ＯＥ３に従って転
送先間接アドレスカウンタ４２の設定値（０８００ｈ）
がアドレスバスＡｐに供給され、リード信号ＲＥにより
ＲＡＭ１４の該当番地から転送先アドレス（００７０
ｈ）がデータバスＤｐに読み出され、更にこの転送先ア
ドレスは、ライト信号ＷＥ３により内部クロックＣＫ１
の立上がりタイミングにて、転送先アドレスレジスタ４
４に格納される。As a result, the set value (0800h) of the transfer destination indirect address counter 42 according to the output permission signal OE3
Is supplied to the address bus Ap, and the transfer destination address (0070) is read from the corresponding address of the RAM 14 by the read signal RE.
h) is read out to the data bus Dp, and the transfer destination address is changed to the internal clock CK1 by the write signal WE3.
Destination address register 4
4 is stored.

【００４１】バスサイクルＢ５では、ＣＰＵ１０はＲＯ
Ｍ１２（Ｃ００６ｈ番地）をアクセスし、フェッチ信号
ＦＴがHighレベルに維持されるため、制御回路５０では
転送制御部６４により許可信号ＥＮ４が出力され、転送
実行部６０が起動されるその結果、出力許可信号ＯＥ４
ａに従って転送先アドレスレジスタ４４に格納された転
送先アドレス（００７０ｈ）、即ちシリアル通信回路１
８を指定するアドレスがアドレスバスＡｐに、また、出
力許可信号ＯＥ４ｄに従って転送データレジスタ３８に
格納された転送データ（３３５５ｈ）がデータバスＤｐ
に出力され、この転送データが、ライト信号ＷＥ４によ
り内部クロックＣＫ１の立上がりタイミングにて、シリ
アル通信回路１８に内蔵された送信バッファに書き込ま
れる。この時、シリアル通信回路１８からの送信データ
書込許可信号ＥＭが書込禁止を意味するLow レベルに変
化する。In the bus cycle B5, the CPU 10
Since M12 (address C006h) is accessed and the fetch signal FT is maintained at the High level, in the control circuit 50, the transfer control unit 64 outputs the permission signal EN4, and the transfer execution unit 60 is activated. Signal OE4
a, the transfer destination address (0070h) stored in the transfer destination address register 44, ie, the serial communication circuit 1
8 on the address bus Ap, and the transfer data (3355h) stored in the transfer data register 38 according to the output enable signal OE4d.
The transfer data is written to the transmission buffer built in the serial communication circuit 18 at the rising timing of the internal clock CK1 by the write signal WE4. At this time, the transmission data write enable signal EM from the serial communication circuit 18 changes to the low level meaning write inhibit.

【００４２】また、このバスサイクルＢ５では、転送先
間接アドレスカウンタがインクリメントされ、次の間接
アドレス（０８０２ｈ）が設定されると共に、転送数カ
ウンタも１インクリメントされ１に設定される。続く、
バスサイクルＢ６，Ｂ７，Ｂ９では、バスサイクルＢ
１，Ｂ２，Ｂ４と同様に、転送元アドレス設定部５４，
転送データ設定部５６，転送先アドレス設定部５８が順
次起動されることにより、転送データレジスタ３８に転
送データ（４４６６ｈ）、転送先アドレスレジスタ４４
に転送先アドレス（００７０ｈ）が格納された状態とな
る。なお、バスサイクルＢ８では、バスサイクルＢ３と
同様に、フェッチ信号ＦＴがLow レベルとなることによ
り転送制御が中断される。In this bus cycle B5, the transfer destination indirect address counter is incremented, the next indirect address (0802h) is set, and the transfer number counter is also incremented by one and set to one. Continue,
In bus cycles B6, B7, and B9, bus cycle B
1, B2, B4, the transfer source address setting unit 54,
When the transfer data setting unit 56 and the transfer destination address setting unit 58 are sequentially activated, the transfer data (4466h) and the transfer destination address register 44 are stored in the transfer data register 38.
In which the transfer destination address (0070h) is stored. In the bus cycle B8, similarly to the bus cycle B3, the transfer control is interrupted when the fetch signal FT goes low.

【００４３】そしてバスサイクルＢ１０では、フェッチ
信号ＦＴがHighレベルであるが、送信データ書込許可信
号ＥＭがLow レベルであるため、転送制御部６４が待機
状態となり、転送実行部６０が起動されることなく転送
制御が中断される。その後、シリアル通信回路１８にお
いて送信バッファに書き込まれたデータが処理され、バ
スサイクルＢｎにて送信バッファが空き状態となり、送
信データ書込許可信号ＥＭがHighレベルになると、制御
回路５０では転送制御部６４が動作を再開し、次のバス
サイクルＢn+1 にて転送実行部６０を起動する。In the bus cycle B10, the fetch signal FT is at the high level, but the transmission data write enable signal EM is at the low level. Therefore, the transfer control unit 64 is in a standby state, and the transfer execution unit 60 is started. Without interrupting the transfer control. Thereafter, the data written in the transmission buffer is processed in the serial communication circuit 18, and the transmission buffer becomes empty in the bus cycle Bn, and when the transmission data write enable signal EM goes high, the transfer control unit 50 64 resumes operation, and starts the transfer execution unit 60 in the next bus cycle Bn + 1.

【００４４】その結果、バスサイクルＢ５と同様の動作
にて、転送データレジスタ３８に格納された転送データ
（４４６６ｈ）がシリアル通信回路１８に書き込まれ、
送信データ書込許可信号ＥＭは再度Low レベルとなる。
この時、転送先間接アドレスカウンタ４２及び転送数カ
ウンタ２６が夫々インクリメントされるが、これにより
転送数カウンタ２６のカウント値は、転送数設定レジス
タ２４の設定値と同じ２になり、比較器２８から一致信
号ＣＰが出力される。ここでは、モード信号ＴＭにより
連続転送が指定されているので、開始制御部６２により
許可信号ＥＩが出力され、初期設定部５２が起動され
る。As a result, the transfer data (4466h) stored in the transfer data register 38 is written into the serial communication circuit 18 by the same operation as in the bus cycle B5.
The transmission data write enable signal EM goes low again.
At this time, the transfer destination indirect address counter 42 and the transfer number counter 26 are respectively incremented. As a result, the count value of the transfer number counter 26 becomes 2 which is the same as the set value of the transfer number setting register 24. A coincidence signal CP is output. Here, since the continuous transfer is designated by the mode signal TM, the start control unit 62 outputs the permission signal EI, and the initial setting unit 52 is activated.

【００４５】その結果、転送数カウンタ２６，転送元間
接アドレスカウンタ３２，転送先間接アドレスカウンタ
４２は初期設定され、以後、上述の動作が繰り返される
ことにより、ＲＡＭ１４の０ａ００ｈ番地及び０ｂ１０
ｈ番地に格納された値が順番に繰り返しシリアル通信回
路１８に転送され、シリアル通信回路１８にてシリアル
データに変換されて外部に出力される。As a result, the transfer number counter 26, the transfer source indirect address counter 32, and the transfer destination indirect address counter 42 are initialized, and thereafter the above operations are repeated, so that the addresses 0a00h and 0b10
The value stored at the address h is repeatedly transferred to the serial communication circuit 18 in order, converted into serial data by the serial communication circuit 18, and output to the outside.

【００４６】なお、モード信号ＴＭにより１回転送が指
定されている場合は、一致信号ＣＰを受けた開始制御部
６２により許可信号ＥＴがリセットされ、転送制御部６
４の動作が禁止されるため、以後、再度コントロールレ
ジスタにより転送開始が設定されない限り、転送制御は
行われない。When the transfer is designated once by the mode signal TM, the permission signal ET is reset by the start control unit 62 which has received the coincidence signal CP, and the transfer control unit 6
Since the operation of No. 4 is prohibited, the transfer control is not performed unless transfer start is set again by the control register.

【００４７】ところで、シリアル通信回路１８におい
て、複数ワードの送信データを連続送信する場合、先の
送信データの下位８ビットが送信レジスタに取り込まれ
送信バッファが空になった後、スタートビットＳ，下位
データＬＤｎ，ストップビットＳの送出が終了するまで
の間に、次の送信データを送信バッファに書き込んでお
く必要がある。When the serial communication circuit 18 continuously transmits transmission data of a plurality of words, the lower 8 bits of the previous transmission data are taken into the transmission register and the transmission buffer becomes empty. Until the transmission of the data LDn and the stop bit S is completed, the next transmission data must be written in the transmission buffer.

【００４８】ここで、内部クロックＣＫ１，ＣＫ２の周
波数を３２ＭＨｚ、シリアル通信回路１８におけるシリ
アルデータの送信速度を９６００ｂｐｓとすると、１バ
スサイクルの周期は６２．５（２／３２）ｎｓｅｃであ
り、一方、シリアルデータ１ビットの送信に要する時間
は、約１０４．１６６（１／９６００）μｓｅｃであ
る。つまり、シリアルデータの１ビットを送信する間
に、約１６６７（１０４．１６６／０．０６２５）回の
バスサイクルが実行されることになる。Here, when the frequency of the internal clocks CK1 and CK2 is 32 MHz and the transmission speed of serial data in the serial communication circuit 18 is 9600 bps, the cycle of one bus cycle is 62.5 (2/32) nsec. The time required for transmitting one bit of serial data is about 104.166 (1/9600) μsec. In other words, about 1667 (104.166 / 0.0625) bus cycles are executed while transmitting one bit of serial data.

【００４９】従って、シリアル通信回路１８の送信バッ
ファが空になり、送信データ書込許可信号ＥＭがLow レ
ベルからHighレベルに変化し、ＤＭＡ制御回路２０によ
る転送制御が可能にされた後、次のデータを書き込むま
でに少なくともシリアルデータ９ビット分、即ち、１６
６７×９回分のバスサイクルを実行する時間があり、そ
の間１回も命令フェッチが実行されないことは考えられ
ないので、この間に確実に次の送信データを送信バッフ
ァに書き込むことができ、シリアルデータの連続送信が
損なわれることがない。なおここでは、内部クロックＣ
Ｋ１，ＣＫ２の周波数を３２ＭＨｚとしているが、これ
を例えば４ＭＨｚ程度（更に低速でも可）にしても、連
続送信が損なわれることがないのは明かである。Therefore, after the transmission buffer of the serial communication circuit 18 becomes empty, the transmission data write enable signal EM changes from the low level to the high level, and the transfer control by the DMA control circuit 20 is enabled, Before writing data, at least 9 bits of serial data, that is, 16 bits
There is a time to execute 67 × 9 bus cycles, and it is unlikely that no instruction fetch is executed during that time. Therefore, during this time, the next transmission data can be reliably written to the transmission buffer, and the serial data Continuous transmission is not impaired. Here, the internal clock C
Although the frequencies of K1 and CK2 are set to 32 MHz, it is apparent that continuous transmission is not impaired even if the frequency is set to, for example, about 4 MHz (even at a lower speed).

【００５０】以上説明したように、参考例のＭＣＵにお
いては、ＣＰＵ１０が命令フェッチしている時に、ＲＡ
Ｍ１４及びシリアル通信回路１８が接続されたペリ側シ
ステムバスを、ＣＰＵ１０及びＲＯＭ１２が接続された
コア側システムバスから電気的に切り離し、この切り離
されたペリ側システムバス上にてＲＡＭ１４とシリアル
通信回路１８との間のＤＭＡ転送を実行するようにされ
ている。As described above, in the MCU of the reference example , when the CPU 10 is
The peripheral system bus to which the M14 and the serial communication circuit 18 are connected is electrically disconnected from the core system bus to which the CPU 10 and the ROM 12 are connected, and the RAM 14 and the serial communication circuit 18 are connected on the disconnected system bus. And a DMA transfer between them.

【００５１】従って、参考例によれば、ＣＰＵ１０の動
作に何等影響を与えることなく、ＲＡＭ１４とシリアル
通信回路１８との間のＤＭＡ転送を行うことができる。
即ち、命令フェッチ期間中は、ＣＰＵ１０，ＲＯＭ１２
以外の装置は空状態となっているので、この期間を利用
して、ＣＰＵ１０，ＲＯＭ１２が接続されたコア側シス
テムバスから他の部分（ペリ側システムバス）を切り離
しても、ＣＰＵ１０の動作に何等影響を与えることがな
く、この切り離されたペリ側システムバス上では、コア
側システムバスとは全く独立に制御を実行できるのであ
る。Therefore, according to the reference example , DMA transfer between the RAM 14 and the serial communication circuit 18 can be performed without affecting the operation of the CPU 10 at all.
That is, during the instruction fetch period, the CPU 10 and the ROM 12
Since the other devices are in an empty state, even if other parts (peri-side system bus) are disconnected from the core-side system bus to which the CPU 10 and the ROM 12 are connected during this period, the operation of the CPU 10 is not affected. With no influence, control can be executed completely independently of the core system bus on the separated peri system bus.

【００５２】そして、例えばプログラム等のデバッグ時
において、このＲＡＭ１４及びシリアル通信回路１８間
のＤＭＡ転送機能を用いれば、ＣＰＵ１０を実際の使用
時と全く同じ動作状態にしたままＲＡＭ値をモニタでき
るので、信頼性の高いデバッグを行うことができる。When the DMA transfer function between the RAM 14 and the serial communication circuit 18 is used, for example, at the time of debugging a program or the like, the RAM value can be monitored while the CPU 10 is kept in the same operating state as in actual use. Highly reliable debugging can be performed.

【００５３】また、参考例によれば、ＣＰＵ１０がフェ
ッチサイクルにあることを表すフェッチ信号ＦＴに基づ
き、ＣＰＵ１０が命令フェッチ中である時には、いつで
もコア側及びペリ側のシステムバスが切り離されるよう
にされており、ＤＭＡ転送を開始する際に、従来装置の
ようにＤＭＡ制御装置がＣＰＵ１０にバスの解放を要求
したり、ＣＰＵ１０によるバスの解放を待つ必要がない
ので、効率よくＤＭＡ転送を実行できる。Further, according to the reference example , the system buses on the core side and the peri side are always disconnected when the CPU 10 is fetching an instruction based on the fetch signal FT indicating that the CPU 10 is in the fetch cycle. When starting the DMA transfer, there is no need for the DMA control device to request the CPU 10 to release the bus or wait for the CPU 10 to release the bus as in the conventional device, so that the DMA transfer can be executed efficiently.

【００５４】また、参考例においては、ＤＭＡ制御回路
２０に設けられたアドレスカウンタ３２，４２が、転送
元アドレス，転送先アドレスを直接指定するのではな
く、転送元アドレス，転送先アドレスを転送順に並べて
なる転送元アドレス格納領域、転送先アドレス格納領域
を指定することにより、間接的に転送元アドレス，転送
先アドレスを指定するようにされている。In the reference example , the address counters 32 and 42 provided in the DMA control circuit 20 do not directly specify the source address and the destination address, but instead specify the source address and the destination address in the transfer order. By designating a transfer source address storage area and a transfer destination address storage area arranged side by side, a transfer source address and a transfer destination address are indirectly specified.

【００５５】従って、参考例によれば、転送元，転送先
のアドレスが連続している必要がなく、転送単位である
１ワード毎に、転送元，転送先のアドレスを自由に設定
できる。その結果、転送元アドレス格納領域，転送先ア
ドレス格納領域に設定する転送元アドレス，送信先アド
レスとして、ＲＡＭ１４，周辺回路１６，シリアル通信
回路１８を指定するアドレスを任意に設定することによ
り、上述のようなＲＡＭ１４とシリアル通信回路１８と
の間の転送だけでなく、ＲＡＭ１４と周辺回路１６との
間の転送、シリアル通信回路１８と周辺回路１６との間
の転送、周辺回路１６どうしの転送、ＲＡＭ１４内での
転送等も容易に実現できる。Therefore, according to the reference example , the addresses of the transfer source and the transfer destination do not need to be consecutive, and the addresses of the transfer source and the transfer destination can be freely set for each word as a transfer unit. As a result, as the transfer source address and the destination address set in the transfer source address storage area and the transfer destination address storage area, the addresses specifying the RAM 14, the peripheral circuit 16, and the serial communication circuit 18 are arbitrarily set. Not only the transfer between the RAM 14 and the serial communication circuit 18, but also the transfer between the RAM 14 and the peripheral circuit 16, the transfer between the serial communication circuit 18 and the peripheral circuit 16, the transfer between the peripheral circuits 16, the RAM 14 It is also possible to easily realize the transfer within the device.

【００５６】なお、参考例のようなＭＣＵを用い、周辺
回路１６としてセンサや各種アクチュエータ等の駆動回
路を備えてなるコントローラを構成し、これを１チップ
化した場合、素子の小型化のためには、センサやアクチ
ュエータに接続する信号線や電源線以外は、外部に出す
端子をできるだけ少なくしたいのであるが、アドレスや
データバスが外部に出されていない場合、オシロスコー
プやロジックアナライザ等の計測器を用いてプログラム
のデバッグを行うことは困難になる。ところが、本実施
例では、シリアル通信回路１８のシリアル端子を１本出
しておけば、これを用いてＲＡＭ値をモニタでき、従っ
て、ＭＣＵの素子サイズを大きくすることなく低コスト
でデバッグを容易にするための手段を付加できる。A controller comprising a driving circuit such as a sensor or various actuators as the peripheral circuit 16 using the MCU as in the reference example , and forming this into a single chip, requires a miniaturization of the element. We want to minimize the number of external terminals except for signal lines and power lines connected to sensors and actuators.However, if the address and data buses are not external, use measuring instruments such as oscilloscopes and logic analyzers. It will be difficult to debug the program using it. However, in this embodiment, if a single serial terminal of the serial communication circuit 18 is provided, the RAM value can be monitored using the serial terminal, and therefore, debugging can be easily performed at low cost without increasing the element size of the MCU. Means can be added.

【００５７】次に、本発明の実施例について説明する。
図６に示すように本実施例のＭＣＵは、参考例と同様の
中央処理装置としてのＣＰＵ１１０，第１の記憶装置と
してのＲＯＭ１１２，第２の記憶装置としてのＲＡＭ１
１４，周辺回路１１６と、ＲＡＭ１１４に格納された値
を読み出して所定のシリアルデータに変換し、ドライバ
１１８を介して外部に出力するＲＡＭ値モニタ回路１２
０と、ＣＰＵ１１０からのアドレスをデコードすること
により、ＣＰＵ１１０がＲＡＭ１１４をアクセスするか
否かを表すバス選択信号ＢＳを生成するバス切替制御手
段としてのデコーダ１１７と、バス選択信号ＢＳに従い
ＲＡＭ１１４を、ＣＰＵ１１０，ＲＯＭ１１２，周辺回
路１１６が接続されたメインバス（アドレスバスＡ，デ
ータバスＤ）、或はＲＡＭ値モニタ回路１２０が接続さ
れたローカルバス（アドレスバスＬＡ，データバスＬ
Ｄ）のいずれかに接続するバス切替手段としての選択器
１２２，１２３とにより構成されている。Next, an embodiment of the present invention will be described.
As shown in FIG. 6, the MCU of this embodiment has the same configuration as the reference example .
CPU 110 as a central processing unit, a first storage device,
ROM112 of to, RAM 1 as a second storage device
14, a peripheral circuit 116, and a RAM value monitor circuit 12 which reads a value stored in the RAM 114, converts the value into predetermined serial data, and outputs the serial data to the outside via a driver 118.
0 and a bus switching control method for generating a bus selection signal BS indicating whether the CPU 110 accesses the RAM 114 by decoding an address from the CPU 110.
In accordance with the decoder 117 as a stage and the bus selection signal BS, the RAM 114 is replaced with a main bus (address bus A, data bus D) to which the CPU 110, ROM 112 and peripheral circuit 116 are connected, or a local bus to which the RAM value monitor circuit 120 is connected. Bus (address bus LA, data bus L
D) and selectors 122 and 123 as bus switching means connected to either of them.

【００５８】ここで、ＲＡＭ値モニタ回路１２０は、転
送データのデータ数を設定するための転送数設定レジス
タ１２４と、カウント値をインクリメント信号ＣＩによ
り１インクリメントし、クリア信号ＣＲにより零クリア
する転送数カウンタ１２６と、転送数設定レジスタ１２
４の設定値と転送数カウンタ１２６のカウント値とを比
較し、両者の値が一致すると一致信号ＣＰを出力する比
較器１２８と、転送データが格納された領域のアドレス
（転送元アドレス）を順番に並べてなる転送元アドレス
格納領域の先頭アドレスを設定するための転送元先頭ア
ドレス設定レジスタ１３０と、ロード信号ＬＤにより転
送元先頭アドレス設定レジスタ１３０の設定値をロード
してカウント値とし、このカウント値（転送元間接アド
レス）をインクリメント信号ＡＩにより２インクリメン
トし、出力許可信号ＯＥＡに従ってローカルアドレスバ
スＬＡに出力する転送元間接アドレスカウンタ３２と、
ライト信号ＷＥＡによってローカルデータバスＬＤから
データを取り込み、出力許可信号ＯＥＢに従ってローカ
ルアドレスバスＬＡにデータを出力する転送元アドレス
を格納するための転送元アドレスレジスタ１３４と、ラ
イト信号ＷＥＢによりローカルデータバスＬＤからデー
タを取り込み、データが空の時に送信バッファ空信号Ｅ
Ｍを出力する送信バッファ１３６と、データ転送の許可
／禁止、及び転送モード（１回転送／連続転送）を指定
するためのコントロールレジスタ１３８と、ＲＡＭ値モ
ニタ回路１２０が出力するシリアルデータのフォーマッ
ト（パリティの有無，パリティの偶奇種別、ストップビ
ット長等）を指定するための通信フォーマット設定レジ
スタ１４０と、シリアルデータの通信速度（ボーレー
ト）を指定するための通信速度設定レジスタ１４２と、
通信速度設定レジスタ１４２に設定された通信速度に従
って所定の送信クロックを生成する送信クロック生成回
路１４４と、送信バッファ１３６からデータを取り込
み、送信クロック生成回路１４４が生成する送信クロッ
クにて、通信フォーマット設定レジスタ１４０にて指定
されたフォーマットのシリアルデータを作成して外部に
送出する送信レジスタ１４６と、により構成されてい
る。Here, the RAM value monitor circuit 120 includes a transfer number setting register 124 for setting the number of data to be transferred, and a transfer number for incrementing the count value by one with an increment signal CI and clearing the count value to zero with a clear signal CR. Counter 126 and transfer number setting register 12
4 is compared with the count value of the number-of-transfers counter 126, and when the two values match, the comparator 128 that outputs the coincidence signal CP and the address (transfer source address) of the area where the transfer data is stored are sequentially ordered. The source start address setting register 130 for setting the start address of the source address storage area arranged in a row, and the set value of the source start address setting register 130 in response to the load signal LD are set as a count value. A transfer source indirect address counter 32 that increments (transfer source indirect address) by 2 with an increment signal AI and outputs the result to the local address bus LA in accordance with an output enable signal OEA;
A source address register 134 for storing a source address for fetching data from the local data bus LD by the write signal WEA and outputting the data to the local address bus LA in accordance with the output permission signal OEB, and a local data bus LD by the write signal WEB. Data from the transmission buffer empty signal E when the data is empty.
A transmission buffer 136 for outputting M, a control register 138 for designating permission / prohibition of data transfer and a transfer mode (single transfer / continuous transfer), and a format of serial data output from the RAM value monitor circuit 120 ( A communication format setting register 140 for specifying the presence / absence of parity, an even / odd type of parity, a stop bit length, a communication speed setting register 142 for specifying a communication speed (baud rate) of serial data;
Communication format setting is performed by a transmission clock generation circuit 144 that generates a predetermined transmission clock according to the communication speed set in the communication speed setting register 142 and a transmission clock generated by the transmission clock generation circuit 144 by taking in data from the transmission buffer 136. And a transmission register 146 that creates serial data in the format specified by the register 140 and sends it out.

【００５９】なお、転送数設定レジスタ１２４、転送元
先頭アドレス設定レジスタ１３０、コントロールレジス
タ１３８、通信フォーマット設定レジスタ１４０、通信
速度設定レジスタ１４２については、ＣＰＵ１１０の制
御により値が設定される。次に、図７は、制御回路１５
０の概略構成を表す説明図である。Values of the transfer number setting register 124, the transfer source head address setting register 130, the control register 138, the communication format setting register 140, and the communication speed setting register 142 are set under the control of the CPU 110. Next, FIG.
FIG. 4 is an explanatory diagram illustrating a schematic configuration of a zero.

【００６０】図７に示すように、制御回路１５０は、転
送数カウンタ１２６のカウント値を零クリアし、転送元
間接アドレスカウンタ１３２に、転送元先頭アドレス設
定レジスタ３０の設定値をロードして、ＲＡＭ値モニタ
回路１２０を初期設定するためのクリア信号ＣＲ，ロー
ド信号ＬＤを生成する初期設定部１５２と、転送元間接
アドレスカウンタ１３２に設定された転送元間接アドレ
スに基づき、ＲＡＭ１１４から転送元アドレスを読み出
して転送元アドレスレジスタ１３４に設定するためリー
ド信号ＲＥ，ライト信号ＷＥＡを生成すると共に、次の
転送に備えるため転送元間接アドレスカウンタ１３２の
インクリメントするためのインクリメント信号ＡＩを生
成する転送元アドレス設定部５４と、転送元アドレスレ
ジスタ１３４に設定された転送元アドレスに基づき、Ｒ
ＡＭ１１４から転送データを読み出し、送信バッファ１
３６に書き込むためのリード信号ＲＥ，ライト信号ＷＥ
Ｂを生成すると共に、転送数カウンタ２６のカウント値
をインクリメントするためのインクリメント信号ＣＩを
生成する転送実行部１６０と、フェッチ信号ＦＴ，送信
データ書込許可信号ＥＭに基づき、転送元アドレス設定
部１５４，転送実行部１６０の動作を許可する許可信号
ＥＮＡ，ＥＮＢを生成し、データ転送の手順を制御する
転送制御部１６４と、スタート信号ＴＳ，モード信号Ｔ
Ｍ，一致信号ＣＰに基づき、初期設定部１５２及び転送
制御部１６４の動作を許可する許可信号ＥＩ，ＥＴを生
成する開始制御部１６２とを備えている。なお、上記各
部においては、互いに半周期だけ位相のずれた２相の内
部クロックＣＫ１，ＣＫ２に同期して各制御が実行さ
れ、これに同期した制御信号が生成される。As shown in FIG. 7, the control circuit 150 clears the count value of the transfer number counter 126 to zero, loads the transfer source indirect address counter 132 with the set value of the transfer source start address setting register 30, and Based on the initial setting unit 152 for generating the clear signal CR and the load signal LD for initial setting the RAM value monitor circuit 120 and the source indirect address set in the source indirect address counter 132, the transfer source address is read from the RAM 114. A transfer source address setting for generating a read signal RE and a write signal WEA for reading and setting in the transfer source address register 134, and for generating an increment signal AI for incrementing the transfer source indirect address counter 132 in preparation for the next transfer Unit 54 and the transfer source address register 134. Based on the specified source address, R
The transfer data is read from the AM 114 and the transmission buffer 1 is read.
36, a read signal RE and a write signal WE for writing to
B, a transfer execution unit 160 that generates an increment signal CI for incrementing the count value of the transfer number counter 26, and a transfer source address setting unit 154 based on a fetch signal FT and a transmission data write enable signal EM. , A transfer control unit 164 for generating permission signals ENA and ENB for permitting the operation of the transfer execution unit 160 and controlling the data transfer procedure, a start signal TS and a mode signal T
M and a start control unit 162 for generating permission signals EI and ET for permitting the operations of the initial setting unit 152 and the transfer control unit 164 based on the coincidence signal CP. In each of the above sections, each control is executed in synchronization with the two-phase internal clocks CK1 and CK2 whose phases are shifted from each other by a half cycle, and a control signal synchronized with this is generated.

【００６１】なお、転送数設定レジスタ１２４，転送数
カウンタ１２６，比較器１２８，転送元先頭アドレス設
定レジスタ１３０，転送元間接アドレスカウンタ１３
２，転送元アドレスレジスタ１３４，コントロールレジ
スタ１３８，制御回路１５０が本発明におけるＤＭＡ制
御回路に相当し、送信バッファ１３６，通信フォーマッ
ト設定レジスタ１４０，通信速度設定レジスタ１４２，
送信クロック生成回路１４４，送信レジスタ１４６が本
発明における出力装置に相当する。 The transfer number setting register 124, the transfer number
A counter 126, a comparator 128, and a transfer source start address are set.
Register 130, transfer source indirect address counter 13
2, transfer source address register 134, control register
138 and the control circuit 150 are DMA controllers according to the present invention.
Transmission buffer 136, communication format
Register 140, communication speed setting register 142,
The transmission clock generation circuit 144 and the transmission register 146
It corresponds to the output device in the invention.

【００６２】ここで、開始制御部１６２については、参
考例の開始制御部６２と全く同様に動作するので説明を
省略する。一方、転送制御部１６４は、開始制御部１６
２からの許可信号ＥＴがセットされている場合にのみ動
作し、バス選択信号ＢＳがLow レベルの時に、許可信号
ＥＮＡ，ＥＮＢを、ＣＰＵ１１０の１バスサイクル毎に
交互に出力する。但し、送信バッファ空信号ＥＭがLow
レベルの時には、許可信号ＥＮＡのみ出力が可能であ
り、許可信号ＥＮＡを出力後は待機状態となる。そし
て、送信データ書込許可信号ＥＭがHighレベルに戻る
と、次のバスサイクルにて許可信号ＥＮＢを出力して動
作を再開する。また、バス選択信号ＢＳがHighレベルの
時は、直ちに待機状態となり、いずれの許可信号ＥＮ
Ａ，ＥＮＢも出力しない。[0062] In this case, for the start control section 162, participation
Since the operation is exactly the same as that of the start control unit 62 of the example, the description is omitted. On the other hand, the transfer control unit 164
It operates only when the permission signal ET is set from 2 and the permission signals ENA and ENB are alternately output every one bus cycle of the CPU 110 when the bus selection signal BS is at the low level. However, the transmission buffer empty signal EM is Low.
When the level is at the level, only the enable signal ENA can be output, and after outputting the enable signal ENA, the apparatus enters a standby state. Then, when the transmission data write enable signal EM returns to the high level, the enable signal ENB is output in the next bus cycle to resume the operation. When the bus selection signal BS is at the high level, the standby state is immediately set, and any of the permission signals EN is set.
Neither A nor ENB is output.

【００６３】また、転送制御部１６４は、転送元間接ア
ドレスカウンタ１３２からデータをローカルアドレスバ
スＬＡに出力させるため出力許可信号ＯＥＡを生成す
る。なお、この出力許可信号ＯＥＡを反転させたものが
転送元アドレスレジスタ１３４の出力許可信号ＯＥＢと
され、常に、転送元間接アドレスカウンタ１３２或は転
送元アドレスレジスタ１３４のいずれか一方のデータが
ローカルアドレスバスＬＡに出力されるようにされてい
る。この出力許可信号ＯＥＡは、許可信号ＥＮＡが出力
される時には転送元間接アドレスカウンタ１３２からデ
ータが出力され、許可信号ＥＮＢが出力される時には転
送元アドレスレジスタ１３４からデータが出力されるよ
うに、許可信号ＥＮＡ，ＥＮＢの終端にて信号レベルが
切り換えられる。The transfer control section 164 generates an output permission signal OEA for causing the transfer source indirect address counter 132 to output data to the local address bus LA. The inverted output permission signal OEA is used as the output permission signal OEB of the transfer source address register 134, and the data of either the transfer source indirect address counter 132 or the transfer source address register 134 is always the local address. The signal is output to the bus LA. The output permission signal OEA is set so that data is output from the transfer source indirect address counter 132 when the enable signal ENA is output, and data is output from the transfer source address register 134 when the enable signal ENB is output. The signal level is switched at the end of the signals ENA and ENB.

【００６４】以上のように構成されたＲＡＭ値モニタ回
路１２０によるＤＭＡ転送の動作を具体的に説明する。
なお、図８は、ＲＡＭ１１４のメモリマップ、図９は、
ＤＭＡ転送時のタイミング図である。図８に示すよう
に、アドレスの００００ｈ〜３ｆｆｆｈ番地がＲＡＭ１
１４に割当られており、転送元アドレス格納領域（１５
００ｈ〜）が確保されている。The DMA transfer operation by the RAM value monitor circuit 120 configured as described above will be specifically described.
8 is a memory map of the RAM 114, and FIG.
FIG. 4 is a timing chart at the time of DMA transfer. As shown in FIG. 8, addresses 0000h to 3ffffh are stored in RAM1.
14 and the transfer source address storage area (15
00h).

【００６５】次に、図９に示すタイミング図に沿って動
作を説明する。ここでは、１２００ｈ番地，１０００番
地，１０５０番地に夫々格納された各１ワードのデータ
（合計３ワード）を、繰り返し読み出してシリアルデー
タに変換し外部に送信する場合を例にとり説明する。Next, the operation will be described with reference to the timing chart shown in FIG. Here, an example will be described in which data of one word (a total of three words) stored at addresses 1200h, 1000, and 1050 is read repeatedly, converted to serial data, and transmitted to the outside.

【００６６】まず、初期化時等に、ＣＰＵ１１０が、転
送元アドレス格納領域（１５００ｈ番地，１５０２ｈ番
地，１５０４番地）に転送元アドレス（１２００ｈ，１
０００ｈ，１０５０ｈ）を設定し、また、転送数設定レ
ジスタ１２４に転送数（３）、転送元先頭アドレス設定
レジスタ１３０に転送元アドレス格納領域の先頭アドレ
ス（１５００ｈ）を設定し、これと共に、通信フォーマ
ット設定レジスタ１４０，及び通信速度設定レジスタ１
４２を設定する。First, at the time of initialization or the like, the CPU 110 stores the transfer source address (1200h, 1h) in the transfer source address storage area (addresses 1500h, 1502h, and 1504).
000h, 1050h), the transfer number (3) is set in the transfer number setting register 124, and the start address (1500h) of the transfer source address storage area is set in the transfer source start address setting register 130. Setting register 140 and communication speed setting register 1
42 is set.

【００６７】ここでは、通信フォーマット設定レジスタ
１４０は、パリティビットを付加せず、ストップビット
を１ビットに指定する。これにより、送信レジスタ１４
６からは、図４に示す、参考例と同一フォーマットのシ
リアルデータが出力されることになる。Here, the communication format setting register 140 designates one stop bit without adding a parity bit. Thereby, the transmission register 14
6 outputs serial data of the same format as that of the reference example shown in FIG.

【００６８】その後、ＣＰＵ１１０が、コントロールレ
ジスタ１４８を、データ転送許可，連続転送を指定して
セットすることにより、コントロールレジスタ１４８か
ら制御回路１５０にスタート信号ＴＳ，モード設定信号
ＴＭが入力され、ＲＡＭ値モニタ回路１２０によるＤＭ
Ａ転送制御が開始される。Thereafter, the CPU 110 sets the control register 148 by designating data transfer permission and continuous transfer, whereby the start signal TS and the mode setting signal TM are input from the control register 148 to the control circuit 150, and the RAM value is set. DM by monitor circuit 120
A transfer control is started.

【００６９】このようにして、スタート信号ＴＳが入力
された制御回路１５０では、まず開始制御部１６２によ
り許可信号ＥＩが出力され、初期設定部１５２が起動さ
れることにより、転送数カウンタ１２６が零クリアさ
れ、転送元間接アドレスカウンタ１３２に、転送元先頭
アドレス設定レジスタ１３０の設定値（１５００ｈ）が
ロードされ、この値がローカルアドレスバスＬＡに出力
される。As described above, in the control circuit 150 to which the start signal TS is inputted, the permission signal EI is first outputted by the start control section 162 and the initial setting section 152 is activated, so that the transfer number counter 126 becomes zero. Cleared, the set value (1500h) of the transfer source start address setting register 130 is loaded into the transfer source indirect address counter 132, and this value is output to the local address bus LA.

【００７０】その後、開始制御部１６２により許可信号
ＥＴがセットされ、転送制御部１６４が起動される。こ
こでは、図９に示すように、最初のバスサイクルＢ１で
は、ＣＰＵ１１０はＲＡＭ１１４をアクセスしていない
ため、デコーダ１１７から出力されるバス選択信号ＢＳ
はLow レベルとなり、ＲＡＭ１１４は選択器１２２，１
２３により、ローカルバスＬＡ，ＬＤに接続されると共
に、制御回路１５０では、転送制御部１６４により許可
信号ＥＮＡが出力され、転送元アドレス設定部１５４が
起動される。Thereafter, the permission signal ET is set by the start control unit 162, and the transfer control unit 164 is activated. Here, as shown in FIG. 9, in the first bus cycle B1, since the CPU 110 does not access the RAM 114, the bus selection signal BS output from the decoder 117
Is at the low level, and the RAM 114 is provided with the selectors 122, 1
In the control circuit 150, the permission signal ENA is output by the transfer control unit 164, and the transfer source address setting unit 154 is activated.

【００７１】その結果、ローカルアドレスバスＬＡには
転送元間接アドレスカウンタ３２の設定値（１５００
ｈ）が供給されているので、リード信号ＲＥによりＲＡ
Ｍ１１４の該当番地から転送元アドレス（１２００ｈ）
がローカルデータバスＬＤに読み出され、更にこの転送
元アドレスは、ライト信号ＷＥＡにより内部クロックＣ
Ｋ１の立上がりタイミングにて、転送元アドレスレジス
タ１３４に格納される。As a result, the set value (1500) of the transfer source indirect address counter 32 is stored in the local address bus LA.
h) is supplied, the read signal RE causes RA
From the corresponding address of M114 to the transfer source address (1200h)
Is read to the local data bus LD, and the transfer source address is further changed by the write signal WEA to the internal clock C.
It is stored in the transfer source address register 134 at the rising timing of K1.

【００７２】なお、このバスサイクルＢ１では、インク
リメント信号ＡＩにより転送元間接アドレスカウンタ１
３２がインクリメントされ、次の間接アドレス（１５０
２ｈ）が設定されると共に、このバスサイクルＢ１の終
了時には、出力許可信号ＯＥＡが反転し、ローカルアド
レスバスＬＡには、転送元アドレスレジスタ１３４に設
定された転送元アドレスが出力される。In this bus cycle B1, the transfer source indirect address counter 1 is controlled by the increment signal AI.
32 is incremented, and the next indirect address (150
2h) is set, and at the end of the bus cycle B1, the output permission signal OEA is inverted, and the transfer source address set in the transfer source address register 134 is output to the local address bus LA.

【００７３】続くバスサイクルＢ２では、ＣＰＵ１１０
はＲＡＭ１１４（０９００ｈ番地）をアクセスするた
め、バス選択信号ＢＳはHighレベルとなり、ＲＡＭ１１
４は選択器１２２，１２３によりメインバスＡ，Ｄに接
続される。このためＲＡＭ入力アドレスバスＲＡ，ＲＡ
Ｍ入出力データバスＲＤ上には、図中斜線にて示すよう
に、メインバスＡ，Ｄの信号が表れる。この時、制御回
路１５０では転送制御部１６４が待機状態となるため、
ＲＡＭ値モニタ回路１２０による転送制御は中断され
る。In the following bus cycle B2, the CPU 110
Accesses the RAM 114 (address 0900h), the bus selection signal BS goes high, and the RAM 11
4 is connected to main buses A and D by selectors 122 and 123. Therefore, the RAM input address buses RA, RA
Signals of the main buses A and D appear on the M input / output data bus RD as shown by hatching in the figure. At this time, in the control circuit 150, since the transfer control unit 164 is in a standby state,
The transfer control by the RAM value monitor circuit 120 is interrupted.

【００７４】バスサイクルＢ３では、ＣＰＵ１１０がＲ
ＡＭ１１４をアクセスせず、バス選択信号ＢＳが再びLo
w レベルとなるため、ＲＡＭ１１４がローカルバスＬ
Ａ，ＬＤに接続されると共に、制御回路１５０では、転
送制御部１６４により許可信号ＥＮＢが出力され、転送
実行部１６０が起動される。In bus cycle B3, CPU 110
The AM 114 is not accessed, and the bus selection signal BS changes to Lo again.
w level, the RAM 114
In the control circuit 150, the permission signal ENB is output by the transfer control unit 164, and the transfer execution unit 160 is activated.

【００７５】その結果、ローカルアドレスバスＬＡに
は、転送元アドレスレジスタ１３４に格納された転送先
アドレス（１２００ｈ）が供給されているので、リード
信号ＲＥによりＲＡＭ１１４の該当番地から転送データ
（９ａｂｃｈ）がローカルデータバスＬＤに読み出さ
れ、この転送データが、ライト信号ＷＥＢにより内部ク
ロックＣＫ１の立上がりタイミングにて、送信バッファ
１３６に書き込まれる。この時、送信バッファ空信号Ｅ
Ｍは書込禁止を意味するLow レベルに変化する。As a result, since the transfer destination address (1200h) stored in the transfer source address register 134 is supplied to the local address bus LA, the transfer data (9abch) is transferred from the corresponding address of the RAM 114 by the read signal RE. The data is read to the local data bus LD, and the transfer data is written to the transmission buffer 136 by the write signal WEB at the rising timing of the internal clock CK1. At this time, the transmission buffer empty signal E
M changes to a low level meaning write-protection.

【００７６】また、このバスサイクルＢ３では、転送数
カウンタがインクリメントされ１に設定されると共に、
バスサイクルＢ３の終了時には、出力許可信号ＯＥＡが
反転し、ローカルアドレスバスＬＡには、転送元間接ア
ドレスカウンタ１３２の設定値（１５０２ｈ）が出力さ
れる。In the bus cycle B3, the transfer number counter is incremented and set to 1, and
At the end of the bus cycle B3, the output permission signal OEA is inverted, and the set value (1502h) of the transfer source indirect address counter 132 is output to the local address bus LA.

【００７７】なお、送信バッファ１３６に書き込まれた
データは、送信レジスタ１４６に８ビットずつ取り込ま
れ、通信フォーマット設定レジスタ１４０にて指定され
たフォーマットに変換され、通信速度設定レジスタ１４
２にて指定された通信速度に基づき送信クロック生成回
路１４４にて生成された送信クロックにてドライバ１１
８を介して外部に出力される。The data written in the transmission buffer 136 is fetched into the transmission register 146 by 8 bits, converted into the format designated by the communication format setting register 140, and converted into the format specified by the communication speed setting register 140.
The driver 11 uses the transmission clock generated by the transmission clock generation circuit 144 based on the communication speed specified in Step 2.
8 to the outside.

【００７８】続く、バスサイクルＢ４では、バスサイク
ルＢ１と同様に、転送元アドレス設定部１５４が起動さ
れることにより、転送元アドレスレジスタ１３４に転送
元アドレス（１０００ｈ）が設定され、この転送元アド
レスがローカルアドレスバスＬＡに出力された状態とな
る。In the following bus cycle B4, the transfer source address (1000h) is set in the transfer source address register 134 by activating the transfer source address setting unit 154, similarly to the bus cycle B1. Is output to the local address bus LA.

【００７９】そしてバスサイクルＢ５では、バス選択信
号ＢＳがLow レベルであるが、送信バッファ空信号ＥＭ
がLow レベルであるため、転送制御部１６４が待機状態
となり、転送実行部１６０が起動されることなく転送制
御が中断される。以後、図示していないが、参考例と同
様に、送信バッファ１３６に書き込まれたデータが送信
レジスタ１４６に取り込まれ、送信バッファが空き状態
となり、送信バッファ空信号ＥＭがHighレベルになる
と、制御回路１５０では転送制御部１６４が動作を再開
して転送実行部１６０を起動し、その結果、バスサイク
ルＢ３と同様の動作にて、転送元アドレスレジスタ１３
４に設定された転送元アドレス（１０００ｈ）に基づ
き、ＲＡＭ１１４の該当番地から読み出された転送デー
タ（１２３４ｈ）が送信バッファ１３６に書き込まれ、
送信バッファ空信号ＥＭは再度Low レベルとなる。この
時、転送数カウンタ１２６のカウント値がインクリメン
トされる。以後同様の制御が繰り返され、３番目のデー
タが送信バッファに書き込まれた時に、転送数カウンタ
１２６のカウント値がインクリメントされて転送数設定
レジスタ１２４の設定値と同じ３になると、比較器１２
８から一致信号ＣＰが出力される。すると、参考例と同
様に、モード信号ＴＭにより連続転送が指定されていれ
るのであれば、転送数カウンタ１２６，転送元間接アド
レスカウンタ１３２が初期設定され、同様の転送を繰り
返し、モード信号ＴＭにより一回転送が指定されていれ
ば、転送制御部１６４の動作が禁止され、転送制御は終
了する。In the bus cycle B5, although the bus selection signal BS is at the low level, the transmission buffer empty signal EM
Is at a low level, the transfer control unit 164 enters a standby state, and the transfer control is interrupted without activating the transfer execution unit 160. Thereafter, although not shown, similarly to the reference example , the data written in the transmission buffer 136 is taken into the transmission register 146, the transmission buffer becomes empty, and when the transmission buffer empty signal EM becomes high level, the control circuit In 150, the transfer control unit 164 resumes the operation and starts the transfer execution unit 160. As a result, the transfer source address register 13 is operated in the same operation as the bus cycle B3.
4, the transfer data (1234h) read from the corresponding address in the RAM 114 is written into the transmission buffer 136 based on the transfer source address (1000h) set to 4,
The transmission buffer empty signal EM goes low again. At this time, the count value of the transfer number counter 126 is incremented. Thereafter, the same control is repeated. When the third data is written into the transmission buffer, when the count value of the transfer number counter 126 is incremented to 3 which is the same as the set value of the transfer number setting register 124, the comparator 12
8 outputs a coincidence signal CP. Then, as in the reference example , if continuous transfer is designated by the mode signal TM, the transfer number counter 126 and the transfer source indirect address counter 132 are initialized, and the same transfer is repeated. If the retransmission is specified, the operation of the transfer control unit 164 is prohibited, and the transfer control ends.

【００８０】以上、説明したように、本実施例のＭＣＵ
においては、ＣＰＵ１１０がＲＡＭ１１４にアクセスし
ていない時に、ＲＡＭ１１４を、ＣＰＵ１１０，ＲＯＭ
１１２，周辺回路１１６が接続されたメインバスＡ，Ｄ
から電気的に切り離して、ＲＡＭ値モニタ回路１２０が
接続されたローカルバスＬＡ，ＬＤに接続することによ
り、メインバス上の制御とは独立に、ローカルバス上に
て、ＲＡＭ１１４及びＲＡＭ値モニタ回路１２０による
ＲＡＭ値のＤＭＡ転送を行うようにされている。As described above, the MCU of this embodiment is
, When the CPU 110 is not accessing the RAM 114, the RAM 114 is
112 and main buses A and D to which the peripheral circuit 116 is connected.
The RAM 114 and the RAM value monitor circuit 120 are connected to the local buses LA and LD to which the RAM value monitor circuit 120 is connected, independently of the control on the main bus. DMA transfer of the RAM value is performed.

【００８１】従って、本実施例によれば、参考例と同様
に、ＣＰＵ１１０の動作に何等影響を与えることなく、
ＲＡＭ１１４とＲＡＭ値モニタ回路１２０の送信バッフ
ァ１３６との間のＤＭＡ転送を行うことができ、その結
果、プログラム等のデバッグ時に、このＤＭＡ転送機能
を用いれば、ＣＰＵ１１０を実際の使用時と全く同じ動
作状態にしたままＲＡＭ値をモニタでき、信頼性の高い
デバッグを行うことができる。Therefore, according to the present embodiment, similar to the reference example , without affecting the operation of the CPU 110 at all.
DMA transfer between the RAM 114 and the transmission buffer 136 of the RAM value monitor circuit 120 can be performed. As a result, when this DMA transfer function is used when debugging a program or the like, the CPU 110 operates in exactly the same way as when actually used. The RAM value can be monitored in the state, and highly reliable debugging can be performed.

【００８２】また、本実施例によれば、ＣＰＵ１１０か
らのアドレスをデコードすることでＲＡＭ１１４へのア
クセスの有無を判断し、バスを切り換えるようにされて
いる。従って、ＣＰＵ１１０の命令フェッチ時だけでな
く、周辺回路１６へのアクセス時にも、ＲＡＭ１１４は
ローカルバスに接続され、ＤＭＡ転送が可能となるた
め、参考例に比べて、ＤＭＡ転送に使用できる時間が多
く、より効率よくＤＭＡ転送を実行できる。Further, according to the present embodiment, the presence or absence of access to the RAM 114 is determined by decoding the address from the CPU 110, and the bus is switched. Therefore, not only when the CPU 110 fetches an instruction, but also when the peripheral circuit 16 is accessed, the RAM 114 is connected to the local bus and can perform DMA transfer, so that a longer time can be used for DMA transfer than in the reference example. DMA transfer can be performed more efficiently.

【００８３】更に、本実施例によれば、ローカルバスに
は、ＲＡＭ１１４以外はＲＡＭ値モニタ回路１２０のみ
を接続し、転送の形態をＲＡＭ１１４から送信バッファ
１３６への転送のみに限定したことにより、参考例に比
べて、転送先アドレス設定のための制御が省略されてい
るので、より高速なデータ転送を行うことができる。[0083] Further, according to this embodiment, by a local bus, which connects only the RAM value monitoring circuit 120 except RAM 114, is limited only to the transfer of the form of the transfer from RAM 114 to the transmission buffer 136, reference Since the control for setting the transfer destination address is omitted as compared with the example , higher-speed data transfer can be performed.

【００８４】以上、本発明の実施例について説明した
が、本発明は上記実施例に限定されるものではなく、本
発明の要旨を逸脱しない範囲で様々な態様にて実施でき
る。例えば、上記実施例では、シリアル通信回路１８や
ＲＡＭ値モニタ回路１２０により、ＲＡＭ１４，１１４
から読み出したデータをシリアルデータに変換して外部
に出力するように構成されているが、パラレルデータの
まま外部に出力してもよい。Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and can be implemented in various modes without departing from the gist of the present invention. For example, in the above embodiment, the serial communication circuit 18 and the RAM value monitor circuit 120 use the RAMs 14 and 114
Although the data read from the device is configured to be converted into serial data and output to the outside, the data may be output to the outside as parallel data.

【００８５】また、上記実施例において、アドレスカウ
ンタ３２，４２，１３２は、転送元アドレス及び転送先
アドレスを直接指定するのではなく、これら転送元アド
レス及び転送先アドレスが転送順に並べられたアドレス
格納格納領域を指定することにより、間接的に転送元ア
ドレス及び転送先アドレスを指定するように構成されて
いるが、アドレスカウンタにて、転送元アドレス及び転
送先アドレスを直接に指定するように構成してもよい。
この場合、転送元アドレス、転送先アドレスを設定する
ための制御を省略できるので、回路構成を単純にできる
と共に、制御の高速化も実現できる。In the above embodiment, the address counters 32, 42, and 132 do not directly specify the source address and the destination address, but store an address in which the source address and the destination address are arranged in the transfer order. Although the transfer source address and the transfer destination address are indirectly specified by specifying the storage area, the transfer counter and the transfer destination address are directly specified by the address counter. You may.
In this case, control for setting the transfer source address and the transfer destination address can be omitted, so that the circuit configuration can be simplified and the control can be speeded up.

【００８６】更に、参考例では、ＣＰＵ１０が出力する
フェッチ信号ＦＴによりゲート２２を制御し、本実施例
では、アドレスをデコードして得られるバス選択信号Ｂ
ＳによりＲＡＭ１１４の接続を制御するように構成され
ているが、本実施例にてフェッチ信号ＦＴを用いて夫々
の制御を行ってもよい。Further, in the reference example , the gate 22 is controlled by the fetch signal FT output from the CPU 10, and in the present embodiment , the bus selection signal B obtained by decoding the address is used.
Although the connection of the RAM 114 is controlled by S, each control may be performed using the fetch signal FT in the present embodiment .

【図面の簡単な説明】[Brief description of the drawings]

【図１】 参考例のＭＣＵの全体構成を表すブロック図
である。FIG. 1 is a block diagram illustrating an overall configuration of an MCU according to a reference example .

【図２】 制御回路５０の概略構成を表す説明図であ
る。FIG. 2 is an explanatory diagram illustrating a schematic configuration of a control circuit 50.

【図３】 参考例のＭＣＵにおけるメモリマップであ
る。FIG. 3 is a memory map in an MCU of a reference example .

【図４】 シリアル通信回路１８から出力されるシリア
ルデータのフォーマットを表す説明図である。4 is an explanatory diagram showing a format of serial data output from a serial communication circuit 18. FIG.

【図５】 参考例のＭＣＵ全体の動作を表すタイミング
図である。FIG. 5 is a timing chart illustrating the operation of the entire MCU of the reference example .

【図６】 実施例のＭＣＵの全体構成を表すブロック図
である。FIG. 6 is a block diagram illustrating an entire configuration of an MCU according to the embodiment .

【図７】 制御回路１５０の概略構成を表す説明図であ
る。FIG. 7 is an explanatory diagram illustrating a schematic configuration of a control circuit 150.

【図８】 ＲＡＭ１１４のメモリマップである。FIG. 8 is a memory map of a RAM 114.

【図９】 実施例のＭＣＵ全体の動作を表すタイミング
図である。FIG. 9 is a timing chart illustrating an operation of the entire MCU according to the embodiment .

【図１０】 従来装置の構成を表すブロック図である。FIG. 10 is a block diagram illustrating a configuration of a conventional device.

【符号の説明】[Explanation of symbols]

１０，１１０…ＣＰＵ １２，１１２…ＲＯＭ １
４，１１４…ＲＡＭ １６，１１６…周辺回路 １８…シリアル通信回路 ２
０…ＤＭＡ制御回路 ２２…ゲート ２４，１２４…転送数設定レジスタ ２６，１２６…転送数カウンタ ２８，１２８…比較
器 ３０，１３０…転送元先頭アドレス設定レジスタ ３２，１３２…転送元間接アドレスカウンタ ３４，１３４…転送元アドレスレジスタ ３６，４６
…バス変換回路 ３８，１３８…転送データレジスタ ４０…転送先先頭
アドレス設定レジスタ ４２…転送先間接アドレスカウンタ ４４…転送先アド
レスレジスタ ４８，１４８…コントロールレジスタ ５０，１５０
…制御回路 １１７…デコーダ １１８…ドライバ １２０…Ｒ
ＡＭ値モニタ回路 １２２，１２３…選択器 １３６…送信バッファ １４０…通信フォーマット設定レジスタ １４２…通
信速度設定レジスタ １４４…送信クロック生成回路 １４６…送信レジス
タ10, 110 ... CPU 12, 112 ... ROM 1
4,114 RAM 16,116 peripheral circuit 18 serial communication circuit 2
0 ... DMA control circuit 22 ... Gate 24,124 ... Transfer number setting register 26,126 ... Transfer number counter 28,128 ... Comparator 30,130 ... Transfer source start address setting register 32,132 ... Transfer source indirect address counter 34, 134: transfer source address register 36, 46
... bus conversion circuits 38,138 transfer data register 40 transfer destination start address setting register 42 transfer destination indirect address counter 44 transfer destination address register 48,148 control register 50,150
... Control circuit 117 ... Decoder 118 ... Driver 120 ... R
AM value monitor circuits 122, 123 ... selector 136 ... transmission buffer 140 ... communication format setting register 142 ... communication speed setting register 144 ... transmission clock generation circuit 146 ... transmission register

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−267455（ＪＰ，Ａ) 特開 昭61−6754（ＪＰ，Ａ) 特開 昭54−40040（ＪＰ，Ａ) 特開 平５−53972（ＪＰ，Ａ) 特開 昭61−259358（ＪＰ，Ａ) 特開 平３−253960（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/28,13/36,13/38 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-4-267455 (JP, A) JP-A-61-6754 (JP, A) JP-A-54-40040 (JP, A) JP-A-5-405 53972 (JP, A) JP-A-61-259358 (JP, A) JP-A-3-253960 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) G06F 13/28, 13 / 36,13 / 38

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 予め設定されたプログラムに従って処理
を実行する中央処理装置，該中央処理装置が実行するプ
ログラムが格納された第１の記憶装置，上記中央処理装
置の処理に応じてデータが読み書きされる第２の記憶装
置，上記中央処理装置により制御される各種周辺回路，
外部装置に対してデータを出力するための出力装置，及
び上記各装置が接続されるシステムバスを備えたマイク
ロコンピュータにおいて上記第２の記憶装置と上記出力
装置との間のデータ転送を制御するためのデータ転送装
置であって、 上記システムバスが、上記中央処理装置，上記第１の記
憶装置，及び上記周辺回路が接続されたメインバスと、
上記出力装置が接続され上記メインバスとは電気的に切
り離されたローカルバスとからなり、 外部からのバス切換指令に従い、上記第２の記憶装置を
上記メインバス或は上記ローカルバスのいずれかに択一
的に接続するバス切換手段と、 上記ローカルバスに接続され、上記第２の記憶装置及び
上記出力装置の間のＤＭＡ転送を制御するＤＭＡ制御回
路と、 上記中央処理装置が上記第２の記憶装置をアクセスして
いない時に、上記第２の記憶装置を上記ローカルバスに
接続させるバス切換指令を上記バス切換手段に出力する
バス切換制御手段と、 上記バス切換手段により、上記第２の記憶装置が上記ロ
ーカルバスに接続されている時に、上記ＤＭＡ制御回路
を動作させる転送制御手段と、 を備え、更に、 前記第２の記憶装置に、転送データが格納された領域の
アドレスである転送元アドレスを順番に並べてなる転送
元アドレス格納領域を設けると共に、 上記ＤＭＡ制御回路は、 転送データのデータ数を設定するための転送数設定レジ
スタと、 転送数をカウントする転送数カウンタと、 転送数設定レジスタの設定値と転送数カウンタのカウン
ト値とを比較し、両者 が一致すると一致信号を出力する
比較器と、 上記転送元アドレス格納領域の先頭アドレスを設定する
ための転送元先頭アドレス設定レジスタと、 該転送元先頭アドレス設定レジスタの設定値がカウント
値としてロードされ、該カウント値のインクリメント及
びローカルアドレスバスへの出力をする転送元間接アド
レスカウンタと、 ローカルデータバスからの転送元アドレスの取込、及び
該転送元アドレスのローカルアドレスバスへの出力を行
う転送元アドレスレジスタと、 上記転送数カウンタのカウント値の零クリア及び上記転
送元間接アドレスカウンタへの上記転送元先頭アドレス
設定レジスタの設定値のロードを行うための制御信号を
生成する初期設定部、該転送元間接アドレスカウンタの
設定値に基づき上記第２の記憶装置から読み出された転
送元アドレスの上記転送元アドレスレジスタへの設定及
び上記転送元間接アドレスカウンタのインクリメントを
行うための制御信号を生成する転送元アドレス設定部、
上記転送元アドレスレジスタに設定された転送元アドレ
スに基づき上記第２の記憶装置から読み出された転送デ
ータの上記出力装置の送信バッファへの書込及び上記転
送数カウンタのインクリメントを行うための制御信号を
生成する転送実行部、上記バス切替手段により上記第２
の記憶装置が上記ローカルバスに接続されている時に、
上記転送元アドレス設定部及び上記転送実行部を交互に
動作させてデータ転送の手順を制御する転送制御部、上
記初期設定部を動作させたあと上記転送制御部を起動
し、上記比較器からの一致信号が入力されると同様の動
作を繰り返す開始制御部を備えた制御回路と、 を備える ことを特徴とするマイクロコンピュータのデー
タ転送装置。 1. A central processing unit for executing processing according to a preset program, a first storage device storing a program to be executed by the central processing unit, and data being read and written according to the processing of the central processing unit. A second storage device, various peripheral circuits controlled by the central processing unit,
An output device for outputting data to an external device, and a microcomputer having a system bus to which the above devices are connected, the second storage device and the output device
A data transfer device for controlling data transfer between devices, said system bus, a main bus the central processing unit, the upper Symbol first storage device, and that the peripheral circuit is connected,
A local bus electrically connected to the output device and separated from the main bus, and the second storage device is connected to either the main bus or the local bus in accordance with a bus switching command from outside. Bus switching means for alternatively connecting, the second storage device connected to the local bus, and
A DMA control circuit for controlling DMA transfer between the output devices ; and a bus switching command for connecting the second storage device to the local bus when the central processing unit is not accessing the second storage device. Bus transfer control means for outputting to the bus switch means, and transfer control means for operating the DMA control circuit when the second storage device is connected to the local bus by the bus switch means. provided, further, in the second storage device, the area of the transfer data is stored
Transfers in which source addresses, which are addresses, are arranged in order
In addition to providing an original address storage area, the DMA control circuit includes a transfer number setting register for setting the number of transfer data.
The transfer number counter that counts the number of transfers , the transfer value setting register, and the count of the transfer number counter.
Value and outputs a match signal if they match.
Set the comparator and the start address of the transfer source address storage area
Source start address setting register and the set value of the source start address setting register
Is loaded as a value, and the count value is incremented and
Source indirect address that outputs to the local address bus
Address counter, capture of the transfer source address from the local data bus, and
Outputs the transfer source address to the local address bus.
The transfer source address register, clear the count value of the transfer number counter to zero, and
The above transfer source start address to the source indirect address counter
Control signal for loading the setting value of the setting register
The initial setting unit to generate the transfer source indirect address counter
The data read from the second storage device based on the set value
Set the source address in the transfer source address register and
And increment the transfer source indirect address counter
Transfer source address setting unit for generating a control signal for performing
The transfer source address set in the transfer source address register above
Transfer data read from the second storage device based on the
Data to the transmission buffer of the output device and the
Control signal for incrementing the transmission counter
A transfer execution unit for generating the second data;
When the storage device is connected to the local bus,
The transfer source address setting section and the transfer execution section are alternately performed.
Transfer control unit that operates to control the data transfer procedure
Activate the transfer control section after operating the initial setting section
When the match signal is input from the comparator, the same operation is performed.
A data transfer device for a microcomputer , comprising: a control circuit including a start control unit that repeats operations . 【請求項２】 請求項１に 記載のマイクロコンピュータ
のデータ転送装置において、 上記バス切換手段は、上記中央処理装置からのアドレス
をデコードすることにより、上記第２の記憶装置がアク
セスされているか否かを判断する判定手段を備えること
を特徴とするマイクロコンピュータのデータ転送装置。 2. A data transfer device for a microcomputer according to claim 1, wherein said bus switching means decodes an address from said central processing unit to determine whether said second storage device is being accessed. A data transfer device for a microcomputer, comprising: a determination unit for determining whether the data transfer is performed. 【請求項３】 請求項１又は請求項２ に記載のマイクロ
コンピュータのデータ転送装置において、 上記入出力装置が、上記第２の記憶装置からの転送デー
タをシリアルデータに変換して外部に送出するシリアル
通信装置であることを特徴とするマイクロコンピュータ
のデータ転送装置。 3. The data transfer device for a microcomputer according to claim 1 , wherein the input / output device converts transfer data from the second storage device into serial data and sends the serial data to the outside. A data transfer device for a microcomputer, which is a serial communication device.