JPH1153131A - Printing device - Google Patents
Printing deviceInfo
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- JPH1153131A JPH1153131A JP9206851A JP20685197A JPH1153131A JP H1153131 A JPH1153131 A JP H1153131A JP 9206851 A JP9206851 A JP 9206851A JP 20685197 A JP20685197 A JP 20685197A JP H1153131 A JPH1153131 A JP H1153131A
- Authority
- JP
- Japan
- Prior art keywords
- data
- unit
- reception
- host
- printing apparatus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Accessory Devices And Overall Control Thereof (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えばパーソナル
コンピュータや複写機のようなホストから入力される印
刷データにより印刷処埋を実行する印刷装置に関し、特
に、ホストに対して同期信号を出力し、この同期信号に
基づいてホストから印刷データを受信する印刷装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printing apparatus for executing print processing using print data input from a host such as a personal computer or a copying machine. The present invention relates to a printing apparatus that receives print data from a host based on the synchronization signal.
【０００２】[0002]
【従来の技術】ホストから送信された印刷データに基づ
いて所定の印刷処理を実行する印刷装置の中には、印刷
装置の側からホストに同期信号（クロック）を供給し、
この同期信号に同期した印刷データをホストより受信す
る双方向同期シリアルインタフェース方式を採用したも
のがある。このようなインタフェース方式を採用した印
刷装置では、ホストが送信した印刷データを、ホストに
供給した同期信号と同一のタイミングで受信し、所要の
印刷処理を行っている。2. Description of the Related Art In a printing apparatus that performs a predetermined printing process based on print data transmitted from a host, a synchronization signal (clock) is supplied from the printing apparatus to the host.
Some employ a bidirectional synchronous serial interface system for receiving print data synchronized with the synchronization signal from a host. In a printing apparatus adopting such an interface method, print data transmitted by a host is received at the same timing as a synchronization signal supplied to the host, and required printing processing is performed.
【０００３】ところで、このようなホストとの間のクロ
ック同期シリアル通信方式を採用した印刷装置では、従
来より、例えば、ホストからのデータの受信によりＤＭ
Ａを起動し、或いは、汎用的な割り込み処理（ソフトウ
ェアによるデータ転送）により、インタフェース制御部
内のデータ受信部から印刷処理実行部内の入力バッファ
にデータを転送している。かかる印刷装置では、上述し
た印刷処理実行部内の入力バッファは、いわゆるリング
バッファにより構成されることが多い。このような場
合、例えば、上述したデータ受信部から入力バッファ
（リングバッファ）にデータをＤＭＡ転送する場合に
は、ＤＭＡに設定するカウンタ値は、例えば、いわゆる
リンク処理を行う場合でも、終端アドレスまでの空き領
域のサイズ（アドレス数）となり、ＤＭＡの終了時に
は、ＤＭＡ終了割込みとして、ポインタをリングバッフ
ァの空き領域の先頭に戻しカウンタを再設定する処理が
必要となる。また、データ受信部から入力バッファ（リ
ングバッファ）にデータを上述した汎用的な割り込み処
理（ソフトウェアによるデータ転送）により転送する場
合にも、リングバッファの処理が必要になる。In a printing apparatus adopting such a clock synchronous serial communication method with a host, conventionally, for example, a printer receives a DM from a host by receiving data from the host.
A is activated, or data is transferred from the data reception unit in the interface control unit to the input buffer in the print processing execution unit by general-purpose interrupt processing (data transfer by software). In such a printing apparatus, the input buffer in the print processing execution unit described above is often constituted by a so-called ring buffer. In such a case, for example, when data is DMA-transferred from the data receiving unit to the input buffer (ring buffer), the counter value set in the DMA is, for example, up to the end address even when performing so-called link processing. When the DMA is completed, a process for returning the pointer to the top of the free area of the ring buffer and resetting the counter is required at the end of the DMA. Also, when data is transferred from the data receiving unit to the input buffer (ring buffer) by the above-described general-purpose interrupt processing (data transfer by software), the processing of the ring buffer is necessary.
【０００４】[0004]
【発明が解決しようとする課題】ホストと印刷装置との
間のシリアル通信方式におけるデータ転送速度（ボーレ
ート）は、９００Ｋｂｐｓ，１．８Ｍｂｐｓ，３．６Ｍ
ｂｐｓというように、年々高速化の一途を辿っている。
あるデータをインタフェース制御部内のデータ受信部で
受信し印刷処理実行部内の入力バッファに転送した後、
データ受信部が次のデータを受信するまでに、上述した
転送終了時の処理（リングバッファの処理）が間に合わ
ない場合には、オーバーランエラーを生じ、データ受信
部内のデータが失われてしまう虞れがある。例えば、ラ
スタフォーマットの印刷データが１バイト分失われて
も、印字が乱れる程度で済むが、制御コマンドを含むデ
ータが失われた場合には、ごっそりとデータが抜けてし
まう場合もある。The data transfer rate (baud rate) in the serial communication system between the host and the printing apparatus is 900 Kbps, 1.8 Mbps, 3.6 Mbps.
The speed has been increasing year by year as in bps.
After receiving certain data in the data receiving unit in the interface control unit and transferring it to the input buffer in the print processing execution unit,
If the above-described processing at the end of transfer (ring buffer processing) cannot be completed by the time the data receiving unit receives the next data, an overrun error may occur and data in the data receiving unit may be lost. There is. For example, even if one byte of the raster format print data is lost, the printing is only disturbed, but if the data including the control command is lost, the data may be silently lost.
【０００５】ホストと印刷装置との間の双方向シリアル
通信方式では、印刷装置側からＢＵＳＹ状態をホストに
知らせることにより、ホストによるデータ転送を中止さ
せることはできるが、ＢＵＳＹ状態を知らせてもデータ
転送を直ちに止めることは一般に不可能であるため、Ｂ
ＵＳＹ状態をホストに知らせるだけでは、オーバーラン
エラーを完全に防止することはできない。In the two-way serial communication system between the host and the printing apparatus, data transfer by the host can be stopped by notifying the host of the BUSY state from the printing apparatus side. Since it is generally impossible to stop the transfer immediately, B
Just informing the host of the USY state cannot completely prevent the overrun error.
【０００６】例えば、１．８Ｍｂｐｓのボーレートだと
すると、１バイトのデータでいえば、約５μｓに一回、
ホストから送られてくることになり、印刷装置のデータ
処理速度が遅い場合には、例えば、上述したデータ受信
部から入力バッファ（リングバッファ）にデータをＤＭ
Ａ転送する場合であっても、あるデータをインタフェー
ス制御部内のデータ受信部で受信し印刷処理実行部内の
入力バッファにＤＭＡ転送した後、データ受信部が次の
データを受信するまでに、上述したＤＭＡ終了時の処理
が間に合わない虞れがある。For example, assuming a baud rate of 1.8 Mbps, for one byte of data, once every 5 μs,
If the data is sent from the host and the data processing speed of the printing apparatus is low, for example, the data is transferred from the data receiving unit to the input buffer (ring buffer) by the DM.
Even in the case of the A transfer, after the data is received by the data reception unit in the interface control unit and DMA-transferred to the input buffer in the print processing execution unit, the above-described processing is performed until the data reception unit receives the next data There is a possibility that processing at the end of the DMA may not be completed in time.
【０００７】本発明の目的は、インタフェース制御部内
のデータ受信部から印刷処理実行部内の入力バッファへ
のデータ転送終了時の処理に多少時間がかかっても、オ
ーバーランエラーの発生を有効に防止し得る印刷装置を
提供することにある。An object of the present invention is to effectively prevent occurrence of an overrun error even if it takes some time to complete data transfer from a data receiving unit in an interface control unit to an input buffer in a print processing execution unit. It is an object of the present invention to provide a printing apparatus for obtaining the same.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
本発明に係る印刷装置では、インタフェース制御部内の
データ受信部から未だデータが読み出されていない状態
で、次のデータが受信された場合に、ホストに対する同
期信号の出力を停止するようにしている。In order to achieve the above object, in a printing apparatus according to the present invention, when the next data is received while data has not yet been read from a data receiving unit in an interface control unit. Then, the output of the synchronization signal to the host is stopped.
【０００９】これにより、データ転送終了時の処理に多
少時間がかかっても、オーバーランエラーが発生しなく
なり、データ受信部におけるデータの破壊が防止され
る。Accordingly, even if it takes some time to complete the data transfer, an overrun error does not occur, and the data is prevented from being destroyed in the data receiving unit.
【００１０】即ち、請求項１に係る印刷装置では、ホス
トとの間でデータを送受するためのインタフェース制御
部と、ホストから受信したデータに基づいて所定の印刷
処理を行う印刷処理実行部とを有し、前記インタフェー
ス制御部は、ホストに対して同期信号を出力する同期信
号出力部と、前記同期信号に同期してホストから送信さ
れるデータを受信するデータ受信部と、ホストに対する
制御を行う制御部とを備え、前記印刷処理実行部は、前
記データ受信部から転送されるデータを一時的に蓄積す
る入力バッファメモリ部を備え、前記制御部は、前記デ
ータ受信部から前記入力バッファメモリ部に未だデータ
が転送されていない状態で、次のデータが前記データ受
信部に受信された場合に、前記同期信号出力部に対しホ
ストに対する同期信号の出力を停止させることを特徴と
している。That is, in the printing apparatus according to the first aspect, an interface control unit for transmitting / receiving data to / from the host, and a print processing execution unit for performing a predetermined print process based on the data received from the host. The interface control unit has a synchronization signal output unit that outputs a synchronization signal to a host, a data reception unit that receives data transmitted from the host in synchronization with the synchronization signal, and controls the host. A control unit, wherein the print processing execution unit includes an input buffer memory unit for temporarily storing data transferred from the data reception unit, and the control unit is configured to transmit the data from the data reception unit to the input buffer memory unit. When the next data is received by the data receiving unit in a state where the data has not been transferred yet, the synchronization signal output unit is synchronized with the host. It is characterized by stopping the output of No..
【００１１】また、請求項２に係る印刷装置では、前記
制御部は、更に、前記データ受信部から前記入力バッフ
ァメモリ部にデータが転送され、前記データ受信部によ
り次のデータが受信可能になった時に、前記同期信号出
力部に対しホストに対する同期信号の出力を再開させる
ことを特徴としている。Further, in the printing apparatus according to the second aspect, the control unit further transfers data from the data receiving unit to the input buffer memory unit, and the next data can be received by the data receiving unit. And outputting the synchronization signal to the host when the synchronization signal is output.
【００１２】データ受信部により次のデータが受信可能
になった時に、同期信号の出力を再開させるので、滞り
なく、ホストとの間のクロック同期シリアル通信が再開
される。When the next data can be received by the data receiving section, the output of the synchronization signal is restarted, so that the clock synchronous serial communication with the host is restarted without any delay.
【００１３】更に、請求項３に係る印刷装置では、前記
データ受信部は、ホストからデータを受信する受信レジ
スタと、該受信レジスタにより受信されたデータをラッ
チする受信バッファとを含み、該受信バッファから前記
入力バッファメモリ部にデータが転送されることを特徴
としている。Further, in the printing apparatus according to the third aspect, the data receiving unit includes a receiving register for receiving data from the host, and a receiving buffer for latching data received by the receiving register. , Data is transferred to the input buffer memory unit.
【００１４】この受信バッファから上記した入力バッフ
ァメモリ部に未だデータが転送されていない状態で、次
のデータが受信レジスタに受信された場合に、同期信号
出力部に対しホストに対する同期信号の出力を停止させ
る。When the next data is received by the reception register in a state where the data has not yet been transferred from the reception buffer to the input buffer memory section, the output of the synchronization signal to the host is sent to the synchronization signal output section. Stop.
【００１５】一方、請求項４に係る印刷装置では、前記
制御部は、前記受信レジスタからの受信完了を表す信号
と前記受信バッファに未だ転送されていないデータがあ
る状態を表す信号の双方が入力された場合に、前記同期
信号出力部に対しホストに対する同期信号の出力の停止
を指示する信号を出力する論理回路を含むことを特徴と
している。On the other hand, in the printing apparatus according to a fourth aspect, the control unit receives both a signal indicating completion of reception from the reception register and a signal indicating a state in which data not yet transferred to the reception buffer exists. And a logic circuit for outputting a signal for instructing the synchronization signal output unit to stop outputting the synchronization signal to the host.
【００１６】従って、このようなハードウェア構成の簡
単な制御回路を設けるだけで、従来のソフトウェアのみ
で処理していた場合に比べ、オーバーランエラーの発生
が有効に防止される。Therefore, by simply providing a simple control circuit having such a hardware configuration, occurrence of an overrun error can be effectively prevented as compared with the case where processing is performed only by conventional software.
【００１７】更に、前記受信バッファにラッチされたデ
ータが該受信バッファから前記入力バッファメモリ部に
ＤＭＡ転送されることを特徴としている。Further, the data latched in the reception buffer is DMA-transferred from the reception buffer to the input buffer memory unit.
【００１８】これにより、上述したようにホストと印刷
装置との間のボーレートが高い場合で、受信バッファか
ら入力バッファメモリ部にデータがＤＭＡ転送される場
合に、ＤＭＡ転送終了後（ＤＭＡ終了割込み）の処理に
多少時間がかかっても、オーバーランエラーの発生を防
止し得る。Thus, as described above, when the baud rate between the host and the printing apparatus is high and the data is DMA-transferred from the receiving buffer to the input buffer memory, after the DMA transfer is completed (DMA end interrupt) Even if it takes some time for the processing, the occurrence of an overrun error can be prevented.
【００１９】尚、請求項６に係る印刷装置では、前記受
信バッファにラッチされたデータが該受信バッファから
前記入力バッファメモリ部に、割り込み処理により転送
（ソフトウェアにより転送）されることを特徴としてい
る。According to a sixth aspect of the present invention, in the printing apparatus, the data latched in the receiving buffer is transferred from the receiving buffer to the input buffer memory unit by interrupt processing (transferred by software). .
【００２０】[0020]
【発明の実施の形態】以下、本発明の実施の形態に係る
印刷装置について、図面を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a printing apparatus according to an embodiment of the present invention will be described with reference to the drawings.
【００２１】図１は、本発明の一実施形態の印刷装置を
使用したシステムの概要図である。FIG. 1 is a schematic diagram of a system using a printing apparatus according to an embodiment of the present invention.
【００２２】このシステムは、コンピュータなどのホス
ト１０と、図示しないプリンタケーブルなどでホスト１
０に接続された印刷装置（プリンタ）２０とから構成さ
れる。印刷装置２０は、ホスト１０との間でデータを送
受するインタフェース制御部（Ｉ／Ｆ）２１と、印刷処
理実行部２２とを含んで構成されている。This system includes a host 10 such as a computer and a host 1 connected to a printer cable (not shown).
0 is connected to a printing device (printer) 20. The printing apparatus 20 is configured to include an interface control unit (I / F) 21 for transmitting and receiving data to and from the host 10 and a print processing execution unit 22.
【００２３】インタフェース制御部２１は、図２に示す
ように、データ受信部２３と、制御部２４と、同期信号
出力部２５と、データ送信部２６とを有している。As shown in FIG. 2, the interface control unit 21 has a data receiving unit 23, a control unit 24, a synchronization signal output unit 25, and a data transmitting unit 26.
【００２４】データ受信部２３は、受信レジスタ２３Ａ
と受信バッファ２３Ｂとを含んでいる。受信レジスタ２
３Ａは、所定のビット数のシフトレジスタから成り（本
実施形態では１０ビットとする）、ホスト１０から送信
されたシリアルデータとしてのデータ信号Ｓ１を受信す
る初段の回路である。受信バッファ２３Ｂは、受信レジ
スタ２３Ａが受信したデータをラッチしておくために受
信レジスタ２３Ａの次段に設けられた１バイトのバッフ
ァである。データ受信部２３が受信したデータ（印刷デ
ータ、制御コマンドなどを含む）は、印刷処理実行部２
２に転送される。即ち、１ビットずつ送られてくるホス
ト１０からの送信データが上述した所定のビット数分だ
け集まった時点で受信レジスタ２３Ａは受信を完了し、
そのデータを受信バッファ２３Ｂに転送しラッチさせ
る。これにより、受信レジスタ２３Ａがエンプティにな
るので、次のシフトデータを受信可能となる。そして、
受信バッファ２３Ｂに転送されラッチされたデータは、
後述する印刷処理実行部２２内に設けられたＲＡＭ上の
入力バッファメモリ部２２１にＤＭＡ転送されて一時的
に蓄積され、このデータが必要に応じてこの入力バッフ
ァメモリ部２２１から読み出されて、所要の印刷処理が
実行される。The data receiving section 23 includes a receiving register 23A.
And a reception buffer 23B. Receive register 2
Reference numeral 3A denotes a first-stage circuit that includes a shift register having a predetermined number of bits (in the present embodiment, 10 bits) and receives the data signal S1 as serial data transmitted from the host 10. The reception buffer 23B is a 1-byte buffer provided at the next stage of the reception register 23A for latching data received by the reception register 23A. The data (including print data, control commands, and the like) received by the data receiving unit 23 is transmitted to the print processing execution unit 2.
2 That is, the reception register 23A completes the reception when transmission data from the host 10 transmitted one bit at a time is collected by the predetermined number of bits, and
The data is transferred to the reception buffer 23B and latched. As a result, the reception register 23A becomes empty, so that the next shift data can be received. And
The data transferred to the reception buffer 23B and latched is
The data is DMA-transferred and temporarily stored in an input buffer memory unit 221 on a RAM provided in the print processing execution unit 22 described later, and this data is read out from the input buffer memory unit 221 as needed, The required print processing is executed.
【００２５】制御部２４は、上述した受信バッファ２３
Ｂから入力バッファメモリ部２２１に未だデータが読み
出されていない状態、即ち、ＤＭＡ転送されていない状
態で、次のデータが受信レジスタ２３Ａに受信された場
合に、ホスト１０に対する同期信号の出力を停止するよ
うに同期信号出力部２５に指示する。The control unit 24 includes the reception buffer 23 described above.
When the next data is received by the reception register 23A in a state where data has not yet been read from the input buffer memory unit 221 from B, that is, in a state where DMA transfer has not been performed, the output of the synchronization signal to the host 10 is performed. Instruct the synchronization signal output unit 25 to stop.
【００２６】制御部２４がこのような機能を有している
のが、本実施形態の印刷装置の特徴であり、制御部２４
は、かかる機能を奏することにより上述したオーバーラ
ンを防止するための回路を含んでいる。The control unit 24 has such a function, which is a feature of the printing apparatus according to the present embodiment.
Includes a circuit for performing the above function to prevent the above-mentioned overrun.
【００２７】即ち、図２に加え図３をも参照して、制御
部２４は、受信レジスタ２３Ａからの受信完了を表す信
号Ｓ１０と受信バッファ２３Ｂに未だ転送されていない
データがある状態を表す信号Ｓ２０との論理積が得られ
た場合に、同期信号出力部（クロック発生器）２５に対
し同期信号（クロック）Ｓ３の出力の停止を指示するク
ロック停止信号Ｓ３０を出力するＡＮＤ回路２４Ａを有
している。尚、制御部２４は、また、ＢＵＳＹ信号やＲ
ＥＡＤＹ信号等から成る制御信号Ｓ２をホスト１０に出
力することができる。 同期信号出力部２５は、クロッ
ク発生器から成り、ホスト１０に同期信号（クロック）
Ｓ３を出力し、また、制御部２４からの上記指示があっ
た場合、この指示に従ってホスト１０に対するクロック
Ｓ３の出力を停止する。That is, referring to FIG. 3 in addition to FIG. 2, the control unit 24 includes a signal S10 indicating completion of reception from the reception register 23A and a signal indicating a state in which data not yet transferred to the reception buffer 23B exists. When an AND with S20 is obtained, there is provided an AND circuit 24A that outputs a clock stop signal S30 for instructing the synchronization signal output unit (clock generator) 25 to stop outputting the synchronization signal (clock) S3. ing. The control unit 24 also receives a BUSY signal or R
A control signal S2 composed of an EADY signal or the like can be output to the host 10. The synchronization signal output unit 25 includes a clock generator, and supplies a synchronization signal (clock) to the host 10.
S3 is output, and when there is the above instruction from the control unit 24, the output of the clock S3 to the host 10 is stopped according to this instruction.
【００２８】印刷処理実行部２２は、入力バッファメモ
リ部２２１、データ読み込み部２２２、データ解析・変
換部２２３、データ展開部２２４、印刷処理部２２５、
及び状態検出部２２６を有している。The print processing execution section 22 includes an input buffer memory section 221, a data reading section 222, a data analysis / conversion section 223, a data development section 224, a print processing section 225,
And a state detection unit 226.
【００２９】入力バッファメモリ部２２１は、いわゆる
リングバッファにより構成され、インタフェース制御部
２１のデータ受信部２３を介して入力されるデータを一
時的に蓄積する。即ち、受信バッファ２３Ｂにラッチさ
れたデータが、この入力バッファメモリ部２２１にＤＭ
Ａ転送され、このデータが必要に応じて読み出されて所
要の印刷処理が実行される。尚、上述したＤＭＡ転送用
に設定するカウンタ値は、この入力バッファメモリ部２
２１を構成するリングバッファの大きさ（アドレス数）
になり、ＤＭＡの終了時には、ＤＭＡ終了割込みとし
て、ポインタを入力バッファメモリ部２２１の先頭アド
レスに戻しカウンタを再設定する処理が必要となる。The input buffer memory section 221 is constituted by a so-called ring buffer, and temporarily stores data input via the data receiving section 23 of the interface control section 21. That is, the data latched in the reception buffer 23B is stored in the input buffer memory unit 221 by the DM.
A, the data is read out as needed, and the required print processing is executed. The counter value set for the DMA transfer described above is stored in the input buffer memory unit 2.
Size (number of addresses) of the ring buffer that constitutes 21
At the end of the DMA, a process of returning the pointer to the head address of the input buffer memory unit 221 and resetting the counter is required as a DMA end interrupt.
【００３０】データ読み込み部２２２は、入力バッファ
メモリ部２２１内に蓄積されたデータを逐次読み込む。
データ解析・変換部２２３は、読み込んだデータ中の印
刷データを解析し、この印刷データを所定のデータ形態
に変換する。データ展開部２２４は、データ解析・変換
部２２３によって変換されたデータを印刷イメージデー
タに展開する。印刷処理部２２５は、展開された印刷イ
メージデータに基づいて印刷処理を行う。The data reading unit 222 sequentially reads the data stored in the input buffer memory unit 221.
The data analysis / conversion unit 223 analyzes the print data in the read data and converts the print data into a predetermined data format. The data expanding unit 224 expands the data converted by the data analyzing / converting unit 223 into print image data. The print processing unit 225 performs print processing based on the expanded print image data.
【００３１】また、状態検出部２２６は、印刷装置２０
における現在の状態（印刷中、印刷完了、紙なしなど）
を表すステータス信号Ｓ４をインタフェース制御部２１
のデータ送信部２６に出力する。そして、データ送信部
２６は、このステータス信号Ｓ４を、所定のタイミング
で、同期信号Ｓ３に同期してホスト１０に送信する。
尚、印刷装置２０からホスト１０には、上記のステータ
ス信号Ｓ４の他、例えば、印刷装置２０の機種を通知す
るためのコード信号が送信される。The state detecting section 226 is provided for the printing apparatus 20.
Current status of (printing, printing completed, out of paper, etc.)
The status signal S4 representing
Is output to the data transmission unit 26. Then, the data transmission unit 26 transmits the status signal S4 to the host 10 at a predetermined timing in synchronization with the synchronization signal S3.
Note that, in addition to the status signal S4, for example, a code signal for notifying the model of the printing apparatus 20 is transmitted from the printing apparatus 20 to the host 10.
【００３２】以下、図３乃至図５を参照して、インタフ
ェース制御部２１において実行されるオーバーラン防止
のための制御動作について説明する。Hereinafter, a control operation for preventing overrun executed in the interface control unit 21 will be described with reference to FIGS.
【００３３】まず、ホスト１０と印刷装置２０とがプリ
ンタケーブルなどで接続された状態において、ホスト１
０及び印刷装置２０の電源がＯＮにされると、印刷装置
２０の同期信号出力部（クロック発生器）２５は、デフ
ォルトのクロック速度の同期信号Ｓ３をホスト１０に出
力する。First, when the host 10 and the printing apparatus 20 are connected by a printer cable or the like, the host 1
When the power of the printing apparatus 20 is turned on, the synchronization signal output unit (clock generator) 25 of the printing apparatus 20 outputs a synchronization signal S3 of a default clock speed to the host 10.
【００３４】次いで、印刷装置２０は、ホスト１０に対
して、制御部２４からの制御信号Ｓ２として、停止要求
信号（例えば、ＢＵＳＹ信号）を出力、又はデータ送信
部２６からのステータス信号Ｓ４として、停止要求デー
タ（例えば、ＸＯＦＦコード）を出力し、ホスト１０か
ら印刷装置２０へのデータ送信を停止させる。Next, the printing apparatus 20 outputs a stop request signal (for example, a BUSY signal) as a control signal S2 from the control unit 24 to the host 10 or a status signal S4 from the data transmission unit 26. It outputs stop request data (for example, an XOFF code) and stops data transmission from the host 10 to the printing apparatus 20.
【００３５】そして、必要な初期化処理やウォームアッ
プ処理が完了した後、印刷装置２０は、ホスト１０に対
して、制御部２４からの制御信号Ｓ２として、停止解除
信号（例えば、ＲＥＡＤＹ信号）を出力、又はデータ送
信部２６からのステータス信号Ｓ４として、停止解除デ
ータ（例えば、ＸＯＮコード）を出力し、ホスト１０
は、印刷装置２０へシリアルデータとしてのデータ信号
Ｓ１の送信を開始する。After the necessary initialization processing and warm-up processing are completed, the printing apparatus 20 sends a stop release signal (for example, a READY signal) to the host 10 as a control signal S2 from the control unit 24. The host 10 outputs stop release data (for example, an XON code) as an output or a status signal S4 from the data transmitting unit 26.
Starts transmission of the data signal S1 as serial data to the printing apparatus 20.
【００３６】この後、同期信号Ｓ３は、上述したデフォ
ルトのクロック速度からホスト１０のパフォーマンスに
合わせた速度、例えば、１．８Ｍｂｐｓのボーレートに
対応した周波数を有するクロックに変更され、当該速度
のクロック「図５（ｄ）参照」の生成を開始する（Ｓ１
０１）。Thereafter, the synchronization signal S3 is changed from the above-mentioned default clock speed to a clock having a frequency corresponding to the baud rate of 1.8 Mbps, for example, a clock corresponding to the performance of the host 10, and a clock having the baud rate of the speed is used. 5 (d) is started (S1).
01).
【００３７】このクロックに同期して、ホスト１０から
印刷装置２０に送信されるデータ信号Ｓ１は、例えば、
スタートビットが１ビット、データビットが８ビット
（１バイト）、ストップビットが１ビットの合計１０ビ
ットから成り、図２に示すデータ受信部２３において、
スタートビットがクロックＳ３の立上がり又は立下がり
のエッジにおいて検出され、８ビットのデータビットも
サンプリングされることにより、この１０ビットのデー
タが、受信レジスタ２３Ａにシフト入力され、受信レジ
スタ２３Ａによる受信が開始される（Ｓ１０２）。The data signal S1 transmitted from the host 10 to the printing apparatus 20 in synchronization with this clock is, for example,
The start bit is 1 bit, the data bit is 8 bits (1 byte), and the stop bit is 1 bit, which is a total of 10 bits.
The start bit is detected at the rising or falling edge of the clock S3, and the 8-bit data bits are also sampled, so that the 10-bit data is shifted into the reception register 23A, and the reception by the reception register 23A starts. Is performed (S102).
【００３８】続いて、ストップビットを検出することで
１バイトのデータを確定し、この１バイトのデータ、例
えば図５（ａ）に示すＳ１ａ、の受信レジスタ２３Ａに
よる受信が完了する（Ｓ１０３）。Subsequently, 1-byte data is determined by detecting the stop bit, and the reception of the 1-byte data, for example, S1a shown in FIG. 5A, by the reception register 23A is completed (S103).
【００３９】ここで、受信バッファ２３Ｂがフルである
か否かが判断され（Ｓ１０４）、フルでない場合には、
上記した１バイトのデータＳ１ａが、図５（ｂ）に示す
ように、受信バッファ２３Ｂに転送されてラッチされる
（Ｓ１０５）。Here, it is determined whether or not the reception buffer 23B is full (S104).
The one-byte data S1a is transferred to the reception buffer 23B and latched as shown in FIG. 5B (S105).
【００４０】この受信バッファ２３Ｂに転送されたデー
タＳ１ａは、上述したように、印刷処理実行部２２内に
設けられたＲＡＭ上の入力バッファメモリ部２２１にＤ
ＭＡ転送される、即ち、図示しないＤＭＡコントローラ
等により受信バッファ２３Ｂから、このデータＳ１ａが
読みだされて、図示しないバスを経由して印刷処理実行
部２２内に設けられたＲＡＭ上の入力バッファメモリ部
２２１に書き込まれ、上述した所要の印刷処理に供され
る。The data S1a transferred to the reception buffer 23B is stored in the input buffer memory unit 221 on the RAM provided in the print processing execution unit 22 as described above.
The data S1a is read out from the reception buffer 23B by a DMA controller or the like (not shown) by MA transfer, that is, input buffer memory on a RAM provided in the print processing execution unit 22 via a bus (not shown). The data is written in the unit 221 and is subjected to the above-described required printing processing.
【００４１】そして、全データの受信が完了していない
限り（Ｓ１０６）、Ｓ１０５の処理により受信レジスタ
２３Ａは、エンプティになっており、データ受信が可能
なので、Ｓ１０２に戻り受信レジスタ２３Ａの受信が開
始される。As long as the reception of all data is not completed (S106), the reception register 23A is empty by the processing of S105 and data can be received, so the flow returns to S102 and the reception of the reception register 23A starts. Is done.
【００４２】そして、受信レジスタ２３Ａによる１バイ
トのデータの受信が完了し（Ｓ１０３）、受信バッファ
２３Ｂがフルであるか否かが判断され（Ｓ１０４）、フ
ルである場合には、同期信号出力部（クロック発生器）
２５によるクロックＳ３の生成が停止される（Ｓ１０
７）。Then, the reception of the 1-byte data by the reception register 23A is completed (S103), and it is determined whether or not the reception buffer 23B is full (S104). (Clock generator)
25 stops generating the clock S3 (S10
7).
【００４３】即ち、例えば、図５（ｂ）に示すように、
受信バッファ２３Ｂに未だ１バイトのデータＳ１ｄがあ
る状態で、図５（ａ）に示すように、受信レジスタ２３
Ａが１バイトのデータＳ１ｅの受信を完了すると、受信
レジスタ２３Ａからの受信完了を表す信号Ｓ１０と受信
バッファ２３Ｂに未だ転送されていないデータがある状
態を表す信号Ｓ２０との論理積がＡＮＤ回路２４Ａによ
り取られ、ＡＮＤ回路２４Ａから同期信号出力部（クロ
ック発生器）２５に対しクロックの停止を指示するクロ
ック停止信号Ｓ３０が、図５（ｃ）に示すように、ハイ
レベルとなり、この信号Ｓ３０がハイレベルとなったの
を受けて同期信号出力部（クロック発生器）２５は、図
５（ｄ）に示すように、クロックの生成を停止する（同
Ｓ１０７）。That is, for example, as shown in FIG.
With the 1-byte data S1d still in the reception buffer 23B, as shown in FIG.
When A completes the reception of the 1-byte data S1e, the AND of the signal S10 indicating the completion of the reception from the reception register 23A and the signal S20 indicating the state where the data not yet transferred to the reception buffer 23B is present is AND circuit 24A. And the clock stop signal S30 instructing the synchronization signal output unit (clock generator) 25 to stop the clock from the AND circuit 24A becomes a high level as shown in FIG. In response to the high level, the synchronization signal output unit (clock generator) 25 stops generating the clock as shown in FIG. 5D (S107).
【００４４】そして、この受信バッファ２３Ｂの１バイ
トのデータＳ１ｄが入力バッファメモリ部２２１にＤＭ
Ａ転送されない限り、受信バッファ２３Ｂがフルである
か否かが判断され（Ｓ１０８）ても、フルである状態が
継続する。一方、例えば図５に示した場合と異なり、フ
ルでない場合には、上記した１バイトのデータＳ１ｅは
受信バッファ２３Ｂに転送されてラッチされる（Ｓ１０
９）。The 1-byte data S1d of the receiving buffer 23B is stored in the input buffer memory unit 221 by the DM.
Unless the A transfer is performed, the full state continues even if it is determined whether the reception buffer 23B is full (S108). On the other hand, unlike the case shown in FIG. 5, for example, when the data is not full, the one-byte data S1e is transferred to the reception buffer 23B and latched (S10).
9).
【００４５】そして、全データの受信が完了するまで
（Ｓ１１０）、Ｓ１０１に戻って、同期信号出力部（ク
ロック発生器）２５によるクロックの生成が開始（再
開）され、以上の制御動作が繰り返される。即ち、受信
バッファ２３Ｂがフルでない場合、受信バッファ２３Ｂ
にデータがある状態を表す信号Ｓ２０は出力されないの
で、ＡＮＤ回路２４Ａにおいて、上述した信号Ｓ１０と
信号Ｓ２０とのＡＮＤが成立しなくなる。Until the reception of all the data is completed (S110), the process returns to S101, where the generation of the clock by the synchronization signal output unit (clock generator) 25 is started (restarted), and the above control operation is repeated. . That is, if the reception buffer 23B is not full, the reception buffer 23B
No signal S20 indicating that data exists in the AND circuit 24A is not output, and the AND of the signal S10 and the signal S20 described above is not established in the AND circuit 24A.
【００４６】従って、ＡＮＤ回路２４Ａからクロック発
生器２５に対しクロックの停止を指示するクロック停止
信号Ｓ３０は、図５（ｃ）に示すように、ローレベルと
なるので、同期信号出力部（クロック発生器）２５は、
図５（ｄ）に示すように、クロックの生成を再開する。Therefore, the clock stop signal S30 for instructing the clock generator 25 to stop the clock from the AND circuit 24A becomes low level as shown in FIG. Container) 25 is
As shown in FIG. 5D, clock generation is restarted.
【００４７】尚、受信レジスタ２３Ａからの受信完了を
表す信号Ｓ１０を創出するには、例えば、受信レジスタ
２３Ａはあらかじめ１０ビットに設定されるから、１０
ビット集まったら、転送可能のラッチ信号を出すように
すれば良い。また、受信バッファ２３Ｂに転送されてい
ないデータがある状態を表す信号Ｓ２０の方は、例え
ば、受信レジスタ２３Ａから受信バッファ２３Ｂへのデ
ータ転送によりセット、受信バッファ２３Ｂからのデー
タ読み出しでリセットするような信号を生成する等、ハ
ード的な手段で創出が可能である。In order to generate the signal S10 indicating the completion of reception from the reception register 23A, for example, since the reception register 23A is set to 10 bits in advance,
When the bits are collected, a latch signal for transfer can be output. The signal S20 indicating a state in which data not transferred to the reception buffer 23B is present is set, for example, by transferring data from the reception register 23A to the reception buffer 23B, and reset by reading data from the reception buffer 23B. It can be created by hardware means such as generating a signal.
【００４８】以上のように、本実施形態では、印刷装置
２０の側に未処理のデータが２バイト溜まっていれば、
即ち、図５（ａ）及び（ｂ）に点線で示すように、受信
レジスタ２３Ａと受信バッファ２３Ｂに同時に１バイト
ずつのデータが溜まっていれば、クロックの生成を停止
する。As described above, in the present embodiment, if two bytes of unprocessed data are stored on the printing device 20 side,
That is, as shown by the dotted lines in FIGS. 5A and 5B, if data of 1 byte is simultaneously stored in the reception register 23A and the reception buffer 23B, the clock generation is stopped.
【００４９】本実施形態では、瞬間的にクロックが止ま
ることはあるが、それは、入力バッファ（リングバッフ
ァ）のポインタ及びカウンタをＤＭＡ終了割り込みによ
りセットし直す時にわずかに止まるだけであり、マクロ
的には、印刷装置のパフォーマンスはそれほど低下しな
い。In the present embodiment, the clock may stop instantaneously, but only slightly when the pointer and the counter of the input buffer (ring buffer) are reset by the DMA end interrupt. Does not significantly reduce the performance of the printing device.
【００５０】従って、印刷装置のＣＰＵ等が割込みの処
理の比較的遅いものであっても、シリアルデータ受信に
おける破綻が生じにくい。言い換えれば、印刷装置が割
込みの処理が比較的遅いものであっても、ホストとの間
でボーレートの高い受信が可能になる。Therefore, even if the CPU or the like of the printing apparatus has a relatively slow interrupt processing, a failure in serial data reception hardly occurs. In other words, even if the printing apparatus has a relatively slow interrupt processing, reception with a high baud rate can be performed with the host.
【００５１】以上、本発明を特定の実施形態について述
べたが、本発明はこれらに限られるものではなく、特許
請求の範囲に記載された発明の範囲内で、他の実施形態
についても適用される。As described above, the present invention has been described with respect to the specific embodiments. However, the present invention is not limited to these, and is applicable to other embodiments within the scope of the invention described in the claims. You.
【００５２】例えば、以上の実施形態では、インタフェ
ース制御部２１におけるオーバーラン防止のための制御
を制御部２４にＡＮＤ回路２４Ａというハードウェアを
設けることにより行ったが、同様の制御のためのプログ
ラムを設けてソフトウェアで処理することを否定するも
のではない。また、以上の実施形態においては、制御部
２４内に、いわばオーバーラン防止のための同期クロッ
クの停止回路を設けたわけであるが、かかる構成に加
え、例えば、ボーレートの変更のためのソフトウェアに
よる同期クロックの停止回路等、本実施形態のハードウ
ェアによる同期クロックの停止回路の周辺又は内部にソ
フトウェアによる同期クロックの停止回路を付加しても
良い。For example, in the above embodiment, the control for preventing the overrun in the interface control section 21 is performed by providing the control section 24 with hardware called an AND circuit 24A. It does not deny that it is provided and processed by software. Further, in the above embodiment, a so-called synchronous clock stop circuit for preventing overrun is provided in the control unit 24. In addition to this configuration, for example, synchronization by software for changing the baud rate is performed. A software-based synchronous clock stop circuit, such as a clock stop circuit, may be added around or inside the hardware-based synchronous clock stop circuit of the present embodiment.
【００５３】また、以上の実施形態では、印刷装置の側
に未処理のデータが２バイト溜まったらクロックを停止
させた。具体的には、受信レジスタ２３Ａを１０ビット
のシフトレジスタとすると共に受信バッファ２３Ｂを１
バイトの容量を有するものとし、両者に１バイトずつの
データが併存したらクロックを停止するようにした。し
かしながら、例えば、受信レジスタ２３Ａはこのまま
で、受信バッファ２３Ｂの容量を、２バイト以上にする
等、もっと多くしても良い。即ち、この受信バッファの
容量は何バイトあっても良く、これが全部一杯になった
らクロックを停止すれば良い。In the above embodiment, the clock is stopped when two bytes of unprocessed data are stored in the printing apparatus. Specifically, the reception register 23A is a 10-bit shift register and the reception buffer 23B is 1 bit.
It is assumed that the memory has a byte capacity, and the clock is stopped when data of 1 byte coexists in both. However, for example, the reception register 23A may be left as it is, and the capacity of the reception buffer 23B may be increased to 2 bytes or more. In other words, the capacity of the receiving buffer may be any number of bytes, and the clock may be stopped when all of them are full.
【００５４】[0054]
【発明の効果】以上の説明から明らかなように、本発明
によれば、データ受信部から入力バッファメモリ部への
ＤＭＡ転送終了時の処理に多少時間がかかっても、オー
バーランエラーの発生を有効に防止し得る。As is apparent from the above description, according to the present invention, even if it takes some time to complete the DMA transfer from the data receiving unit to the input buffer memory unit, an overrun error can be prevented. It can be effectively prevented.
【図１】本発明の一実施形態に係る印刷装置の概要を示
す図である。FIG. 1 is a diagram illustrating an outline of a printing apparatus according to an embodiment of the present invention.
【図２】図１の印刷装置の主要部の構成を示した機能ブ
ロック図である。FIG. 2 is a functional block diagram illustrating a configuration of a main part of the printing apparatus in FIG. 1;
【図３】図２に示したインタフェース制御部における、
オーバーランを防止する回路構成を示した機能ブロック
図である。FIG. 3 illustrates an interface control unit illustrated in FIG.
FIG. 3 is a functional block diagram showing a circuit configuration for preventing overrun.
【図４】図３に示した回路構成における、オーバーラン
防止の制御動作を示すフローチャートである。FIG. 4 is a flowchart showing a control operation for preventing overrun in the circuit configuration shown in FIG. 3;
【図５】図３に示した回路構成における、オーバーラン
防止の制御動作を示すタイミングチャートである。FIG. 5 is a timing chart showing a control operation for preventing overrun in the circuit configuration shown in FIG. 3;
１０ ホスト ２０ 印刷装置 ２１ インタフェース制御部 ２２ 印刷処理実行部 ２３ データ受信部 ２３Ａ 受信レジスタ ２３Ｂ 受信バッファ ２４ 制御部 ２４Ａ ＡＮＤ回路 ２５ 同期信号出力部 ２６ データ送信部 ２２１ 入力バッファメモリ部 ２２２ データ読み込み部 ２２３ データ解析・変換部 ２２４ データ展開部 ２２５ 印刷処理部 ２２６ 状態検出部 Ｓ１ データ信号 Ｓ１ａ （１バイトの）データ Ｓ１ｄ （１バイトの）データ Ｓ１ｅ （１バイトの）データ Ｓ１ｉ （１バイトの）データ Ｓ１ｊ （１バイトの）データ Ｓ２ 制御信号 Ｓ３ 同期信号（クロック） Ｓ４ ステータス信号 Ｓ１０ 受信完了を表す信号 Ｓ２０ 受信バッファ２３Ｂにデータがある状態を表
す信号 Ｓ３０ クロック停止信号REFERENCE SIGNS LIST 10 host 20 printing device 21 interface control unit 22 print processing execution unit 23 data reception unit 23A reception register 23B reception buffer 24 control unit 24A AND circuit 25 synchronization signal output unit 26 data transmission unit 221 input buffer memory unit 222 data reading unit 223 data Analysis / conversion unit 224 Data development unit 225 Print processing unit 226 State detection unit S1 Data signal S1a (1 byte) data S1d (1 byte) data S1e (1 byte) data S1i (1 byte) data S1j (1 (Byte) data S2 control signal S3 synchronization signal (clock) S4 status signal S10 signal indicating completion of reception S20 signal indicating that data is present in reception buffer 23B S30 clock stop signal
Claims (6)
インタフェース制御部と、ホストから受信したデータに
基づいて所定の印刷処理を行う印刷処理実行部とを有
し、 前記インタフェース制御部は、ホストに対して同期信号
を出力する同期信号出力部と、前記同期信号に同期して
ホストから送信されるデータを受信するデータ受信部
と、ホストに対する制御を行う制御部とを備え、 前記印刷処理実行部は、前記データ受信部から転送され
るデータを一時的に蓄積する入力バッファメモリ部を備
え、 前記制御部は、前記データ受信部から前記入力バッファ
メモリ部に未だデータが転送されていない状態で、次の
データが前記データ受信部に受信された場合に、前記同
期信号出力部に対しホストに対する同期信号の出力を停
止させることを特徴とする印刷装置。An interface control unit for transmitting and receiving data to and from a host, and a print processing execution unit for performing a predetermined print process based on data received from the host, wherein the interface control unit includes: A synchronization signal output unit that outputs a synchronization signal to the host, a data reception unit that receives data transmitted from the host in synchronization with the synchronization signal, and a control unit that controls the host. The execution unit includes an input buffer memory unit that temporarily stores data transferred from the data reception unit, and the control unit is configured to store data that has not yet been transferred from the data reception unit to the input buffer memory unit. Wherein when the next data is received by the data receiving unit, the synchronization signal output unit stops outputting the synchronization signal to the host. Printing device.
制御部は、更に、前記データ受信部から前記入力バッフ
ァメモリ部にデータが転送され、前記データ受信部によ
り次のデータが受信可能になった時に、前記同期信号出
力部に対しホストに対する同期信号の出力を再開させる
ことを特徴とする印刷装置。2. The printing apparatus according to claim 1, wherein the control unit further transfers data from the data receiving unit to the input buffer memory unit, and the next data can be received by the data receiving unit. A printing apparatus for causing the synchronizing signal output unit to restart outputting a synchronizing signal to the host when the printing is completed.
て、前記データ受信部は、ホストからデータを受信する
受信レジスタと、該受信レジスタにより受信されたデー
タをラッチする受信バッファとを含み、該受信バッファ
から前記入力バッファメモリ部にデータが転送されるこ
とを特徴とする印刷装置。3. The printing apparatus according to claim 1, wherein the data receiving unit includes: a receiving register that receives data from a host; and a receiving buffer that latches data received by the receiving register. A printing apparatus, wherein data is transferred from a receiving buffer to the input buffer memory unit.
制御部は、前記受信レジスタからの受信完了を表す信号
と前記受信バッファに未だ転送されていないデータがあ
る状態を表す信号の双方が入力された場合に、前記同期
信号出力部に対しホストに対する同期信号の出力の停止
を指示する信号を出力する論理回路を含むことを特徴と
する印刷装置。4. The printing apparatus according to claim 3, wherein the control unit receives both a signal indicating completion of reception from the reception register and a signal indicating a state in which data not yet transferred to the reception buffer exists. And a logic circuit that outputs a signal to the synchronization signal output unit instructing the synchronization signal output unit to stop outputting the synchronization signal to the host.
て、前記受信バッファにラッチされたデータが該受信バ
ッファから前記入力バッファメモリ部にＤＭＡ転送され
ることを特徴とする印刷装置。5. The printing apparatus according to claim 3, wherein the data latched in the reception buffer is DMA-transferred from the reception buffer to the input buffer memory unit.
て、前記受信バッファにラッチされたデータが該受信バ
ッファから前記入力バッファメモリ部に、割り込み処理
により転送されることを特徴とする印刷装置。6. The printing apparatus according to claim 3, wherein the data latched in the reception buffer is transferred from the reception buffer to the input buffer memory unit by interruption processing.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9206851A JPH1153131A (en) | 1997-07-31 | 1997-07-31 | Printing device |
| US09/127,688 US6952276B2 (en) | 1997-01-27 | 1998-07-31 | Printer detecting data precisely in response to change in data transmission speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9206851A JPH1153131A (en) | 1997-07-31 | 1997-07-31 | Printing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153131A true JPH1153131A (en) | 1999-02-26 |
Family
ID=16530109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9206851A Withdrawn JPH1153131A (en) | 1997-01-27 | 1997-07-31 | Printing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1153131A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012168826A (en) * | 2011-02-16 | 2012-09-06 | Hitachi Automotive Systems Ltd | Physical quantity detecting device |
| US9770149B2 (en) | 2013-10-21 | 2017-09-26 | Lg Electronics Inc. | Robot cleaner and method for sensing dust |
-
1997
- 1997-07-31 JP JP9206851A patent/JPH1153131A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012168826A (en) * | 2011-02-16 | 2012-09-06 | Hitachi Automotive Systems Ltd | Physical quantity detecting device |
| US9770149B2 (en) | 2013-10-21 | 2017-09-26 | Lg Electronics Inc. | Robot cleaner and method for sensing dust |
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