JP3266789B2 - 通信制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、データ通信分野で
利用される通信制御装置に関する。

【０００２】

【従来の技術】通信制御装置は少なくとも送信器，受信
器，送信ＦＩＦＯ(先入先出バッファ)，受信ＦＩＦＯ、
それにダイレクトアクセスメモリコントローラ（以後Ｄ
ＭＡと略す）から構成され、送信データの組み立て，生
成、及び受信データのメモリへの転送制御，解釈などを
行う。

【０００３】ビット同期通信における伝送フレームデー
タの構造，構成を図４に示す。図４においてフレームデ
ータは、オープニングフラグＯＦ，各８ビットのアドレ
スフィールドＡ１，Ａ２，８ビットの整数倍からなる制
御，情報フィールドＣＩ，１６または３２ビットのフレ
ームチェックシーケンスフィールドＦＣＳ，クロージン
グフラグＣＦで構成される。オープニングフラグＯＦ，
クロージングフラグＣＦはともに“01111110”の８ビッ
トパターンであり、フラグと呼ばれる。フラグとフラグ
の間はタイムフィルと呼ばれ通常上記フラグ、または任
意のアイドルパターン，論理値“１”が出力される。

【０００４】このように、ビット同期通信では、フレー
ム間の区切りをフラグ（通常“01111110”パターン）に
よって識別しており、フレーム間のアイドル状態では任
意のアイドルパターンまたはフラグを送出する。これら
のアイドルパターン長（タイムフィル長）は受信側のバ
ッファ容量や処理能力（スループット）に応じて可変で
あることが望ましい。すなわち、通信システムによって
連続フレームの処理能力が異なるため通信トラフィック
を制御する必要がある。

【０００５】従来のデータ通信分野で利用されている通
信制御装置では、送信動作におけるタイムフィルフラグ
数は４ビット程度の単一レジスタを使用しているため設
定されたバイナリー値，０〜１５Byte程度までの範囲で
しか設定することができないので、少数しか送出させる
ことができなかった。この方式ではタイムフィル数を大
幅な範囲で制御可能とするためには大容量のレジスタを
必要とし、回路規模が大きくなる問題があった。

【０００６】

【発明が解決しようとする課題】このように従来の技術
でビット同期プロトコルを用い送信動作を行う場合、タ
イムフィルフラグ数が少ないため、例えば２５Mbps以上
での通信の様な高速で通信動作を行う場合のときには、
フレーム間の間隔が約５μｓ以下と非常に短くなってし
まい、受信側のデータ処理が間に合わずオーバーフロー
する可能性が高くなるという問題がある。

【０００７】本発明の目的はタイムフィル数を大きなダ
イナミックレンジで可変とし、信頼性，スループットの
高い通信制御装置を提供するにある。さらに、小規模の
回路で容易に上記通信制御装置を実現することにある。

【０００８】

【課題を解決するための手段】本発明は、送信フレーム
間のフラグ数を任意に設定可能なフラグ数設定手段を有
し、かつ該手段が少なくとも該フラグ数を表現する、基
数と乗数を設定する複数のレジスタからなることを特徴
とする。すなわち、タイムフィルフラグ数を制御するレ
ジスタを基数と乗数を設定することのできる複数のレジ
スタとする。

【０００９】基数レジスタ（以後ＴＦＢＮレジスタと略
す）には送信フレーム間に送出するフラグのバイト数を
設定する。乗数レジスタ（以後ＥＸＦＮレジスタと略
す）には送信フレーム間に送出するフラグのバイト乗数
を設定する。このときＥＸＦＮレジスタを２ビット，Ｔ
ＦＢＮレジスタを４ビット構成とすれば、送信フレーム
間に送出するフラグのバイト数は下記のようになる。

【００１０】 “００”(ＥＸＦＮ設定値)：(ＴＦＢＮ設定値)×１(１〜１６バイト） “０１”(ＥＸＦＮ設定値)：(ＴＦＢＮ設定値)×４(４〜６４バイト） “１０”(ＥＸＦＮ設定値)：(ＴＦＢＮ設定値)×１６(１６〜２５６バイト) “１１”(ＥＸＦＮ設定値)：(ＴＦＢＮ設定値) ×２５６(２５６〜４０９６バイト) このように基数値に重み付け数値を掛けたものになる。
上記例は重み付け数値を２のベキ乗にしたものである。

【００１１】

【発明の実施の形態】図１は本発明による第１の実施例
を示すものである。以後前出のものと同一または同等物
については同じ符号にて表わすものとする。通信制御装
置１２は、送信器１，受信器１４，送信ＦＩＦＯ３，受
信ＦＩＦＯ１５，タイムフィル制御レジスタ２，ＤＭＡ
Ｃチャネル１３，１６，内部データバス１７，バス調停
回路１８，バスインターフェース１９，外部バス２０か
らなる。

【００１２】次にこの通信制御装置の動作について説明
する。基本的送受信動作は従来の技術と同じであるの
で、ここでは本発明の特徴的な構造に基づく動作につい
て述べる。

【００１３】送信器１は、送信ＦＩＦＯ３から入力した
送信データ、もしくはタイムフィル制御レジスタ８で設
定したフラグをパラレルデータからシリアルデータに変
換させ、送信データとしてＴＸＤ端子より送信する。

【００１４】受信器１４は、ＲＸＤ端子からの受信デー
タを受信し、パラレルデータに変換したのち受信ＦＩＦ
Ｏ１５に格納する。

【００１５】本実施例では、送信器，受信器とも１個ず
つ描いてあり、シリアル１チャネルとして描いてある
が、本発明は、シリアルチャネル数を制限するものでは
ない。送信器，受信器は、本実施例では、ビット同期プ
ロトコル，バイト同期プロトコル，調歩同期プロトコ
ル，トランスペアレントといった複数のプロトコルによ
る処理が可能であるが、これらの異なる組み合わせでも
よい。

【００１６】バス調停回路１８は外部のバスマスタに対
し端子３４よりバス権要求信号BREQを発行し、端子３３
より外部バスマスタからバスアクノレッジ信号ＢＡＣＫ
が返されると、ＤＭＡＣチャネル１３，１６のいずれか
に対しバス権獲得を通知するための信号を生成し、接続
先ＤＭＡＣチャネルにバス権を与える。

【００１７】バス調停の方式は、各チャネルに順にバス
権を与える回転優先順位方式でもよいし、特定チャネル
に優先的にバス権を与える固定優先順位方式でもよい
し、ランダムにバス権を与える方式でもよく、本発明は
優先順位決定方式に何らの制限を与えるものではない。

【００１８】ＤＭＡＣ１３，１６は、バス調停回路１８
によりバス権を与えられたとき、送信ＦＩＦＯ３及び、
受信ＦＩＦＯ１５と内部データバス１７との間でデータ
転送を行い、同時にバスインターフェース１９を制御し
て、外部バス２０を介して外部メモリとの間でデータ転
送を行う。本実施例ではＤＭＡＣを２チャネル分描いて
あるが、本発明はＤＭＡＣのチャネル数を制限するもの
ではない。

【００１９】図１の送信器１，タイムフィル制御レジス
タ２，送信ＦＩＦＯ３からなる部分は送信フレーム間の
フラグ数を任意に設定可能なフラグ数設定手段を構成す
る。主にフラグ数を表現する、基数と乗数を設定する複
数のレジスタからなる。フラグ数設定手段は、シフトレ
ジスタ４，タイムフィル制御回路５，減算器６，セレク
タ７，タイムフィルパターンレジスタ８を含む送信器
１、及びタイムフィル基数レジスタ１０及び、タイムフ
ィル乗数レジスタ１１，演算器９を含むタイムフィル制
御レジスタ２より構成される。

【００２０】次にフラグ数設定手段の動作について説明
する。タイムフィル制御レジスタ２は、タイムフィル基
数レジスタ１０及び、タイムフィル乗数レジスタ１１の
データを演算器９にて式（１）を用い演算し、タイムフ
ィル制御データＴＦＤを出力する。本実施例では送出す
るバイト数を決定するレジスタを２個設けたが、本発明
はレジスタ数を特に限定するものではない。

【００２１】 (タイムフィルフラグ数)＝(タイムフィル基数レジスタ設定値) ×(タイムフィル乗数レジスタ設定値）…（１） タイムフィル制御回路５は、タイムフィル制御レジスタ
２で生成したタイムフィル制御データＴＦＤを減算器６
にて減算させ、セレクタ７に対し送信FIFO3からのデー
タまたは、タイムフィルパターンレジスタ８のデータを
選択するための選択信号ＳＥＬを生成する。

【００２２】タイムフィル制御回路５内では減算器にて
制御を行っているが、本発明は制御方法に何ら制限を与
えるものではなく他の方式でもよい。セレクタ７は、選
択信号ＳＥＬにより送信ＦＩＦＯ３、またはタイムフィ
ルパターンレジスタ８からのデータを選択してシフトレ
ジスタ４へ出力する。シフトレジスタ４は、セレクタ７
で選択されたパラレルデータをシリアル変換し、送信出
力端子ＴＸＤより送出する。

【００２３】たとえば、減算器６は、フレームのクロー
ジングフラグの検出タイミングで起動が掛けられ、減算
器６の出力がオール“０”になったとき停止状態になる
よう制御される。そして、選択信号ＳＥＬは減算器６が
減算動作中アクテイブ“１”論理値になり、セレクタ７
は該タイムフィルパターンレジスタ８のデータを選択す
る。なお、選択信号ＳＥＬが“０”論理値のときは送信
ＦＩＦＯ３内の送信フレームデータが選択され通常の送
信フレームが送信出力端子ＴＸＤから出力される。ま
た、タイムフィルパターンレジスタ８に設定するパター
ンによって任意のアイドルパターンに対応できることは
明らかである。

【００２４】本発明の通信制御装置を用いた通信システ
ムの構成を図３に示す。図３において、通信システムは
マイクロプロセッサ３０（以後ＭＰＵと略す），メモリ
３１，データバス３２，通信制御装置１２、及び信号変
換回路３５からなる。

【００２５】通信回線上の受信データ３６は信号変換回
路３５，受信入力端子ＲＸＤを介して通信制御装置１２
に入力される。信号変換回路３５は通信回線上の伝送信
号の波形整形，レベル変換を行うものである。受信デー
タは、受信器によりパラレルデータに変換され、受信Ｆ
ＩＦＯに蓄積されると同時に、システムデータバス３２
のバス権を獲得した、通信制御装置１２内蔵のＤＭＡコ
ントローラによってメモリ３１へ転送される。ＭＰＵ３
０はバス権を取り返した後、該メモリ内の受信データを
読みにいく。

【００２６】一方、通信回線上の送信データ３７は、通
信制御装置１２から送信出力端子ＴＸＤを介して信号変
換回路３５ヘ転送され、波形整形，レベル変換されて出
力される。メモリ３１内の送信データは、システムデー
タバス３２のバス権を獲得した、ＤＭＡコントローラ
（図示せず）によって送信ＦＩＦＯに一旦蓄積され、送
信器によりパラレル／シリアル変換されて送信出力端子
ＴＸＤから出力される。

【００２７】

【発明の効果】以上本発明によれば、高速で通信動作を
行う場合、フレーム間の間隔を受信側の処理能力に合わ
せて設定することができるので、オーバーフローの発生
を防ぐことができるとともに、通信システムに応じた回
線トラフィック量の制御を可能にすることができる。こ
のため、小規模な回路増加で呼損率が低く、信頼性の高
い通信制御装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す通信制御装置のブロッ
ク図を示す。

【図２】本発明の通信制御装置におけるフラグ数設定手
段のブロック図を示す。

【図３】本発明の通信制御装置を用いた通信システムの
構造を示すブロック図を示す。

【図４】伝送データのフレームデータ構造を示す図であ
る。

【符号の説明】

１…送信器、２…タイムフィル制御レジスタ、３…送信
ＦＩＦＯ、４…シフトレジスタ、５…タイムフィル制御
回路、６…減算器、７…セレクタ、８…タイムフィルパ
ターンレジスタ、９…演算器、１０…タイムフィル基数
レジスタ、１１…タイムフィル乗数レジスタ、１２…通
信制御装置、１３，１６…ＤＭＡＣチャネル０，１、１
４…受信器、１５…受信ＦＩＦＯ、１７…内部データバ
ス、１８…バス調停回路、１９…バスインターフェイ
ス、２０…外部バス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 市毛 啓司 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (72)発明者 渡邊 泰夫 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (72)発明者 山口 吉範 茨城県日立市幸町三丁目２番１号 日立 エンジニアリング株式会社内 (56)参考文献 特開 平７−245637（ＪＰ，Ａ) 特開 平４−105446（ＪＰ，Ａ) 特開 昭63−313940（ＪＰ，Ａ) 特開 昭60−45859（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/00 H04L 7/00

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 ビット同期プロトコル通信を行う通信制御
   装置であって、 送信フレーム間のフラグ数を任意に設定可能なフラグ数
   設定手段を有し、かつ前記フラグ数設定手段が少なくと
   も前記フラグ数を表現する、基数と乗数を設定する複数
   のレジスタを備えることを特徴とする通信制御装置。
2. 【請求項２】 請求項１記載の通信制御装置において、 前記フラグ数設定手段は、タイムフィル制御回路、セレ
   クタ及びタイムフィルパターンレジスタを含む送信器
   と、 タイムフィル基数レジスタ、タイムフィル乗数レジスタ
   及び演算器を含むタイムフィル制御レジスタと、 送信データを蓄積する送信ＦＩＦＯとを有し、 前記演算器は、前記タイムフィル基数レジスタ及び前記
   タイムフィル乗数レジスタのデータを演算し、タイムフ
   ィル制御データを前記タイムフィル制御回路に出力する
   ように構成され、 前記タイムフィル制御回路は、前記タイムフィル制御デ
   ータに基づいて、前記セレクタに選択信号を出力するよ
   うに構成され、 前記セレクタは、前記選択信号に基づいて、前記送信Ｆ
   ＩＦＯのデータまたは前記タイムフィルパターンレジス
   タのデータのいずれかを選択して送信出力端子に出力す
   るように構成されていることを特徴とする通信制御装
   置。
3. 【請求項３】 請求項１記載の通信制御装置において、 前記フラグ数設定手段は、シフトレジスタ、タイムフィ
   ル制御回路、セレクタ及びタイムフィルパターンレジス
   タを含む送信器と、 タイムフィル基数レジスタ、タイムフィル乗数レジスタ
   及び演算器を含むタイムフィル制御レジスタと、 送信データを蓄積する送信ＦＩＦＯとを有し、 前記演算器は、前記タイムフィル基数レジスタ及び前記
   タイムフィル乗数レジスタのデータを演算し、タイムフ
   ィル制御データを前記タイムフィル制御回路に出力する
   ように構成され、 前記タイムフィル制御回路は、前記タイムフィル制御デ
   ータに基づいて、前記セレクタに選択信号を出力するよ
   うに構成され、 前記セレクタは、前記選択信号に基づいて、前記送信Ｆ
   ＩＦＯのデータまたは前記タイムフィルパターンレジス
   タのデータのいずれかを選択して前記シフトレジスタに
   出力するように構成され、 前記シフトレジスタは、前記セレクタで選択されたデー
   タをシリアル変換して、送信出力端子に出力するように
   構成されていることを特徴とする通信制御装置。
4. 【請求項４】 ビット同期プロトコル通信を行う通信制御
   装置であって、 送信フレーム間のアイドルパターン数を任意に設定可能
   な手段を有し、かつその手段が少なくとも前記アイドル
   パターン数を表現する、基数と乗数を設定する複数のレ
   ジスタを備えることを特徴とする通信制御装置。
5. 【請求項５】 請求項４記載の通信制御装置において、 タイムフィルパターンレジスタに設定するパターンによ
   り、送信フレーム間のアイドルパターンを任意に設定可
   能に構成されていることを特徴とする通信制御装置。