JP3266789B2 - 通信制御装置 - Google Patents
通信制御装置Info
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Description
利用される通信制御装置に関する。
器,送信FIFO(先入先出バッファ),受信FIFO、
それにダイレクトアクセスメモリコントローラ(以後D
MAと略す)から構成され、送信データの組み立て,生
成、及び受信データのメモリへの転送制御,解釈などを
行う。
タの構造,構成を図4に示す。図4においてフレームデ
ータは、オープニングフラグOF,各8ビットのアドレ
スフィールドA1,A2,8ビットの整数倍からなる制
御,情報フィールドCI,16または32ビットのフレ
ームチェックシーケンスフィールドFCS,クロージン
グフラグCFで構成される。オープニングフラグOF,
クロージングフラグCFはともに“01111110”の8ビッ
トパターンであり、フラグと呼ばれる。フラグとフラグ
の間はタイムフィルと呼ばれ通常上記フラグ、または任
意のアイドルパターン,論理値“1”が出力される。
ム間の区切りをフラグ(通常“01111110”パターン)に
よって識別しており、フレーム間のアイドル状態では任
意のアイドルパターンまたはフラグを送出する。これら
のアイドルパターン長(タイムフィル長)は受信側のバ
ッファ容量や処理能力(スループット)に応じて可変で
あることが望ましい。すなわち、通信システムによって
連続フレームの処理能力が異なるため通信トラフィック
を制御する必要がある。
信制御装置では、送信動作におけるタイムフィルフラグ
数は4ビット程度の単一レジスタを使用しているため設
定されたバイナリー値,0〜15Byte程度までの範囲で
しか設定することができないので、少数しか送出させる
ことができなかった。この方式ではタイムフィル数を大
幅な範囲で制御可能とするためには大容量のレジスタを
必要とし、回路規模が大きくなる問題があった。
でビット同期プロトコルを用い送信動作を行う場合、タ
イムフィルフラグ数が少ないため、例えば25Mbps以上
での通信の様な高速で通信動作を行う場合のときには、
フレーム間の間隔が約5μs以下と非常に短くなってし
まい、受信側のデータ処理が間に合わずオーバーフロー
する可能性が高くなるという問題がある。
イナミックレンジで可変とし、信頼性,スループットの
高い通信制御装置を提供するにある。さらに、小規模の
回路で容易に上記通信制御装置を実現することにある。
間のフラグ数を任意に設定可能なフラグ数設定手段を有
し、かつ該手段が少なくとも該フラグ数を表現する、基
数と乗数を設定する複数のレジスタからなることを特徴
とする。すなわち、タイムフィルフラグ数を制御するレ
ジスタを基数と乗数を設定することのできる複数のレジ
スタとする。
す)には送信フレーム間に送出するフラグのバイト数を
設定する。乗数レジスタ(以後EXFNレジスタと略
す)には送信フレーム間に送出するフラグのバイト乗数
を設定する。このときEXFNレジスタを2ビット,T
FBNレジスタを4ビット構成とすれば、送信フレーム
間に送出するフラグのバイト数は下記のようになる。
上記例は重み付け数値を2のベキ乗にしたものである。
を示すものである。以後前出のものと同一または同等物
については同じ符号にて表わすものとする。通信制御装
置12は、送信器1,受信器14,送信FIFO3,受
信FIFO15,タイムフィル制御レジスタ2,DMA
Cチャネル13,16,内部データバス17,バス調停
回路18,バスインターフェース19,外部バス20か
らなる。
する。基本的送受信動作は従来の技術と同じであるの
で、ここでは本発明の特徴的な構造に基づく動作につい
て述べる。
送信データ、もしくはタイムフィル制御レジスタ8で設
定したフラグをパラレルデータからシリアルデータに変
換させ、送信データとしてTXD端子より送信する。
タを受信し、パラレルデータに変換したのち受信FIF
O15に格納する。
つ描いてあり、シリアル1チャネルとして描いてある
が、本発明は、シリアルチャネル数を制限するものでは
ない。送信器,受信器は、本実施例では、ビット同期プ
ロトコル,バイト同期プロトコル,調歩同期プロトコ
ル,トランスペアレントといった複数のプロトコルによ
る処理が可能であるが、これらの異なる組み合わせでも
よい。
し端子34よりバス権要求信号BREQを発行し、端子33
より外部バスマスタからバスアクノレッジ信号BACK
が返されると、DMACチャネル13,16のいずれか
に対しバス権獲得を通知するための信号を生成し、接続
先DMACチャネルにバス権を与える。
権を与える回転優先順位方式でもよいし、特定チャネル
に優先的にバス権を与える固定優先順位方式でもよい
し、ランダムにバス権を与える方式でもよく、本発明は
優先順位決定方式に何らの制限を与えるものではない。
によりバス権を与えられたとき、送信FIFO3及び、
受信FIFO15と内部データバス17との間でデータ
転送を行い、同時にバスインターフェース19を制御し
て、外部バス20を介して外部メモリとの間でデータ転
送を行う。本実施例ではDMACを2チャネル分描いて
あるが、本発明はDMACのチャネル数を制限するもの
ではない。
タ2,送信FIFO3からなる部分は送信フレーム間の
フラグ数を任意に設定可能なフラグ数設定手段を構成す
る。主にフラグ数を表現する、基数と乗数を設定する複
数のレジスタからなる。フラグ数設定手段は、シフトレ
ジスタ4,タイムフィル制御回路5,減算器6,セレク
タ7,タイムフィルパターンレジスタ8を含む送信器
1、及びタイムフィル基数レジスタ10及び、タイムフ
ィル乗数レジスタ11,演算器9を含むタイムフィル制
御レジスタ2より構成される。
する。タイムフィル制御レジスタ2は、タイムフィル基
数レジスタ10及び、タイムフィル乗数レジスタ11の
データを演算器9にて式(1)を用い演算し、タイムフ
ィル制御データTFDを出力する。本実施例では送出す
るバイト数を決定するレジスタを2個設けたが、本発明
はレジスタ数を特に限定するものではない。
2で生成したタイムフィル制御データTFDを減算器6
にて減算させ、セレクタ7に対し送信FIFO3からのデー
タまたは、タイムフィルパターンレジスタ8のデータを
選択するための選択信号SELを生成する。
制御を行っているが、本発明は制御方法に何ら制限を与
えるものではなく他の方式でもよい。セレクタ7は、選
択信号SELにより送信FIFO3、またはタイムフィ
ルパターンレジスタ8からのデータを選択してシフトレ
ジスタ4へ出力する。シフトレジスタ4は、セレクタ7
で選択されたパラレルデータをシリアル変換し、送信出
力端子TXDより送出する。
ジングフラグの検出タイミングで起動が掛けられ、減算
器6の出力がオール“0”になったとき停止状態になる
よう制御される。そして、選択信号SELは減算器6が
減算動作中アクテイブ“1”論理値になり、セレクタ7
は該タイムフィルパターンレジスタ8のデータを選択す
る。なお、選択信号SELが“0”論理値のときは送信
FIFO3内の送信フレームデータが選択され通常の送
信フレームが送信出力端子TXDから出力される。ま
た、タイムフィルパターンレジスタ8に設定するパター
ンによって任意のアイドルパターンに対応できることは
明らかである。
ムの構成を図3に示す。図3において、通信システムは
マイクロプロセッサ30(以後MPUと略す),メモリ
31,データバス32,通信制御装置12、及び信号変
換回路35からなる。
路35,受信入力端子RXDを介して通信制御装置12
に入力される。信号変換回路35は通信回線上の伝送信
号の波形整形,レベル変換を行うものである。受信デー
タは、受信器によりパラレルデータに変換され、受信F
IFOに蓄積されると同時に、システムデータバス32
のバス権を獲得した、通信制御装置12内蔵のDMAコ
ントローラによってメモリ31へ転送される。MPU3
0はバス権を取り返した後、該メモリ内の受信データを
読みにいく。
信制御装置12から送信出力端子TXDを介して信号変
換回路35ヘ転送され、波形整形,レベル変換されて出
力される。メモリ31内の送信データは、システムデー
タバス32のバス権を獲得した、DMAコントローラ
(図示せず)によって送信FIFOに一旦蓄積され、送
信器によりパラレル/シリアル変換されて送信出力端子
TXDから出力される。
行う場合、フレーム間の間隔を受信側の処理能力に合わ
せて設定することができるので、オーバーフローの発生
を防ぐことができるとともに、通信システムに応じた回
線トラフィック量の制御を可能にすることができる。こ
のため、小規模な回路増加で呼損率が低く、信頼性の高
い通信制御装置を実現することができる。
ク図を示す。
段のブロック図を示す。
構造を示すブロック図を示す。
る。
FIFO、4…シフトレジスタ、5…タイムフィル制御
回路、6…減算器、7…セレクタ、8…タイムフィルパ
ターンレジスタ、9…演算器、10…タイムフィル基数
レジスタ、11…タイムフィル乗数レジスタ、12…通
信制御装置、13,16…DMACチャネル0,1、1
4…受信器、15…受信FIFO、17…内部データバ
ス、18…バス調停回路、19…バスインターフェイ
ス、20…外部バス。
Claims (5)
- 【請求項1】 ビット同期プロトコル通信を行う通信制御
装置であって、 送信フレーム間のフラグ数を任意に設定可能なフラグ数
設定手段を有し、かつ前記フラグ数設定手段が少なくと
も前記フラグ数を表現する、基数と乗数を設定する複数
のレジスタを備えることを特徴とする通信制御装置。 - 【請求項2】 請求項1記載の通信制御装置において、 前記フラグ数設定手段は、タイムフィル制御回路、セレ
クタ及びタイムフィルパターンレジスタを含む送信器
と、 タイムフィル基数レジスタ、タイムフィル乗数レジスタ
及び演算器を含むタイムフィル制御レジスタと、 送信データを蓄積する送信FIFOとを有し、 前記演算器は、前記タイムフィル基数レジスタ及び前記
タイムフィル乗数レジスタのデータを演算し、タイムフ
ィル制御データを前記タイムフィル制御回路に出力する
ように構成され、 前記タイムフィル制御回路は、前記タイムフィル制御デ
ータに基づいて、前記セレクタに選択信号を出力するよ
うに構成され、 前記セレクタは、前記選択信号に基づいて、前記送信F
IFOのデータまたは前記タイムフィルパターンレジス
タのデータのいずれかを選択して送信出力端子に出力す
るように構成されていることを特徴とする通信制御装
置。 - 【請求項3】 請求項1記載の通信制御装置において、 前記フラグ数設定手段は、シフトレジスタ、タイムフィ
ル制御回路、セレクタ及びタイムフィルパターンレジス
タを含む送信器と、 タイムフィル基数レジスタ、タイムフィル乗数レジスタ
及び演算器を含むタイムフィル制御レジスタと、 送信データを蓄積する送信FIFOとを有し、 前記演算器は、前記タイムフィル基数レジスタ及び前記
タイムフィル乗数レジスタのデータを演算し、タイムフ
ィル制御データを前記タイムフィル制御回路に出力する
ように構成され、 前記タイムフィル制御回路は、前記タイムフィル制御デ
ータに基づいて、前記セレクタに選択信号を出力するよ
うに構成され、 前記セレクタは、前記選択信号に基づいて、前記送信F
IFOのデータまたは前記タイムフィルパターンレジス
タのデータのいずれかを選択して前記シフトレジスタに
出力するように構成され、 前記シフトレジスタは、前記セレクタで選択されたデー
タをシリアル変換して、送信出力端子に出力するように
構成されていることを特徴とする通信制御装置。 - 【請求項4】 ビット同期プロトコル通信を行う通信制御
装置であって、 送信フレーム間のアイドルパターン数を任意に設定可能
な手段を有し、かつその手段が少なくとも前記アイドル
パターン数を表現する、基数と乗数を設定する複数のレ
ジスタを備えることを特徴とする通信制御装置。 - 【請求項5】 請求項4記載の通信制御装置において、 タイムフィルパターンレジスタに設定するパターンによ
り、送信フレーム間のアイドルパターンを任意に設定可
能に構成されていることを特徴とする通信制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06300096A JP3266789B2 (ja) | 1996-03-19 | 1996-03-19 | 通信制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP06300096A JP3266789B2 (ja) | 1996-03-19 | 1996-03-19 | 通信制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09261297A JPH09261297A (ja) | 1997-10-03 |
JP3266789B2 true JP3266789B2 (ja) | 2002-03-18 |
Family
ID=13216626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06300096A Expired - Fee Related JP3266789B2 (ja) | 1996-03-19 | 1996-03-19 | 通信制御装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3266789B2 (ja) |
-
1996
- 1996-03-19 JP JP06300096A patent/JP3266789B2/ja not_active Expired - Fee Related
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JPH09261297A (ja) | 1997-10-03 |
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