JP3265712B2 - High breakdown voltage semiconductor device and method of manufacturing the same - Google Patents
High breakdown voltage semiconductor device and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、高耐圧ＭＯＳ型半導体
装置及びその製造方法、特に高耐圧ＭＯＳ型トランジス
タ装置と高耐圧拡散抵抗装置及びそれらの製造方法に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-breakdown-voltage MOS semiconductor device and a method of manufacturing the same, and more particularly to a high-breakdown-voltage MOS transistor device, a high-breakdown-voltage diffusion resistance device, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、半導体集積回路は微細化が進み、
ＭＯＳ型トランジスタやメモリー素子だけでなく周辺回
路や入出力回路等の半導体装置の微細化も進められてい
る。2. Description of the Related Art In recent years, semiconductor integrated circuits have been miniaturized.
Semiconductor devices such as not only MOS transistors and memory elements but also peripheral circuits and input / output circuits have been miniaturized.
【０００３】高耐圧ＭＯＳ型半導体装置は、ビデオチュ
ーナー、ＣＤ、ＬＤ、電子レンジなどの家電製品の表示
用装置として使用されている蛍光表示管を駆動するため
のマイクロコントローラとして供されている。通常、蛍
光表示管の駆動には３０Ｖ程度の電源が必要である。こ
のため半導体装置には高耐圧の入出力回路が必要とな
る。また、表示用装置の大型化に伴い、高耐圧の入出力
回路の端子数は増加し、さらにその駆動電流も大容量化
している。これを満足しようとすると半導体集積回路チ
ップの周辺部を高耐圧の入出力回路が埋め尽くしてしま
う傾向にある。このためチップサイズを縮小化するため
には高耐圧入出力回路を縮小化することが不可欠であ
る。一般に、半導体装置を微細化すると、その耐圧が下
がる。このため、高耐圧の半導体装置には、耐圧をあげ
るために半導体装置の寸法をある程度以上大きくしなけ
ればならない。しかしこれは高耐圧の半導体装置を縮小
化することを困難にしている。A high voltage MOS type semiconductor device is provided as a microcontroller for driving a fluorescent display tube used as a display device for home electric appliances such as a video tuner, a CD, an LD, and a microwave oven. Normally, driving a fluorescent display tube requires a power supply of about 30 V. For this reason, a semiconductor device requires an input / output circuit with a high breakdown voltage. Further, as the size of the display device increases, the number of terminals of the high-withstand-voltage input / output circuit increases, and the driving current thereof also increases. To satisfy this requirement, the peripheral portion of the semiconductor integrated circuit chip tends to be filled with high-voltage input / output circuits. Therefore, in order to reduce the chip size, it is indispensable to reduce the size of the high breakdown voltage input / output circuit. In general, when a semiconductor device is miniaturized, its breakdown voltage decreases. Therefore, in order to increase the breakdown voltage, the dimensions of the semiconductor device must be increased to a certain degree or more in the high breakdown voltage semiconductor device. However, this makes it difficult to reduce the size of the high breakdown voltage semiconductor device.
【０００４】従来の高耐圧拡散抵抗装置と高耐圧トラン
ジスタの構造断面図を図７に示す。ここでは、例として
Ｐ型の高耐圧半導体装置について説明する。半導体基板
１にはＮ型のシリコン基板または、Ｐ型半導体基板に作
られた拡散深さの深い低濃度のＮ型ウェル拡散層が用い
られる。通常、ＣＭＯＳに必要なＰ型ウェル、Ｎ型ウェ
ルの拡散は高温の熱処理で行い、拡散深さを３〜５μｍ
とする。この工程で得られるＰ型ウェル拡散層を、高耐
圧拡散抵抗装置の低濃度拡散層４として用いることがあ
る。しかし、半導体基板１をＮ型の深いウェルで形成し
た場合には、耐圧を確保するために、その拡散深さを１
０μｍ以上としなくてはならない。拡散深さを１０μｍ
以上にするためには、高温の熱処理を６０時間以上にす
る必要があり、量産に対して実用的でない。また、低濃
度拡散層４の拡散の深さが３〜５μｍと深いため、拡散
抵抗装置のサイズを縮小化するのにも不利である。従っ
て半導体装置の微細化をはかるには、低濃度拡散層４を
形成するのに高温での熱処理時間を１時間程度にし、そ
の拡散深さを１〜３μｍ程度と浅くすることが必要であ
る。この場合、低濃度拡散層４はＮウェル内に形成する
ことも可能になる。このような高温での熱処理は、最初
のＰウェル、Ｎウェルを形成する拡散工程の後、追加し
て行うことになる。さらに、この低濃度拡散層４に隣接
して低濃度拡散層３が周辺部に形成され、その外側の周
辺部にはゲート電極５が形成されている。一方、高耐圧
トランジスタのドレイン部は、高濃度拡散層２の周辺部
に低濃度拡散層３が設けられ、さらにその外側の周辺部
にはゲート電極が形成されている。この高濃度拡散層２
の形成は、通常のＣＭＯＳプロセスにおける高濃度のソ
ースドレイン拡散層の形成工程で行われる。高耐圧拡散
抵抗装置で用いられる低濃度拡散層４は、高耐圧トラン
ジスタのドレイン部には、使用されない。FIG. 7 is a sectional view showing the structure of a conventional high-breakdown-voltage diffusion resistor and a high-breakdown-voltage transistor. Here, a P-type high breakdown voltage semiconductor device will be described as an example. As the semiconductor substrate 1, an N-type silicon substrate or a low-concentration N-type well diffusion layer having a large diffusion depth and formed on a P-type semiconductor substrate is used.
Is Ru. Normally, diffusion of a P-type well and an N-type well required for CMOS is performed by a high-temperature heat treatment, and the diffusion depth is 3 to 5 μm.
And The P-type well diffusion layer obtained in this process, which may have use as a low-concentration diffusion layer 4 of the high voltage diffusion resistance device. However, when the semiconductor substrate 1 is formed with an N-type deep well, the diffusion depth is set to 1 in order to secure a withstand voltage.
It must be at least 0 μm. 10 μm diffusion depth
In order to achieve the above, high-temperature heat treatment needs to be performed for 60 hours or more, which is not practical for mass production. Further, since the low-concentration diffusion layer 4 has a deep diffusion depth of 3 to 5 μm, it is disadvantageous in reducing the size of the diffusion resistance device. Therefore, in order to miniaturize the semiconductor device, it is necessary to make the heat treatment time at a high temperature about 1 hour and to make the diffusion depth shallow to about 1 to 3 μm to form the low concentration diffusion layer 4 . In this case, the low concentration diffusion layer 4 can be formed in the N well. Such heat treatment at a high temperature is additionally performed after the diffusion step for forming the first P well and the N well. Further, a low concentration diffusion layer 3 is formed in a peripheral portion adjacent to the low concentration diffusion layer 4, and a gate electrode 5 is formed in a peripheral portion outside the low concentration diffusion layer 3. On the other hand, in the drain portion of the high-breakdown-voltage transistor, a low-concentration diffusion layer 3 is provided around the high-concentration diffusion layer 2, and a gate electrode is formed on the outer periphery. This high concentration diffusion layer 2
Is formed in the step of forming a high-concentration source / drain diffusion layer in a normal CMOS process. The low concentration diffusion layer 4 used in the high withstand voltage diffusion resistance device is not used for the drain portion of the high withstand voltage transistor.
【０００５】[0005]
【発明が解決しようとする課題】上記従来の構成では、
高耐圧トランジスタは、蛍光表示管駆動用の出力電流を
多くとる必要からゲート幅は大きくしなければならな
い。このため、高耐圧拡散抵抗装置のサイズよりも、大
きくなっている。すなわち高耐圧部を縮小させるには、
高耐圧トランジスタを縮小化することが必須である。In the above-mentioned conventional configuration,
The gate width of the high breakdown voltage transistor must be increased because it is necessary to obtain a large output current for driving the fluorescent display tube. For this reason, it is larger than the size of the high withstand voltage diffusion resistance device. That is, to reduce the high withstand voltage part,
It is essential to reduce the size of the high breakdown voltage transistor.
【０００６】本発明は上記課題を解決するためであり、
高耐圧の半導体装置の縮小化をするために、耐圧低下を
防ぐ構造及び製造方法を提供することを目的としてい
る。[0006] The present invention is to solve the above problems,
It is an object of the present invention to provide a structure and a manufacturing method for preventing a decrease in breakdown voltage in order to reduce the size of a high breakdown voltage semiconductor device.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明の高耐圧半導体装置は、第一の導電型の半導
体基板中に形成された第二の導電型の高濃度拡散層と、
前記高濃度拡散層を覆うように形成された第二の導電型
の第一の低濃度拡散層と、前記第一の低濃度拡散層の前
記高濃度拡散層からの横方向のはみ出し寸法を、前記第
一の低濃度拡散層の前記高濃度拡散層からの深さ方向の
はみ出し寸法よりも短くし、前記高濃度拡散層に隣接し
て形成された第二の導電型の第二の低濃度拡散層と、前
記第二の低濃度拡散層が、前記第一の低濃度拡散層の横
方向のはみ出し寸法よりも長く形成されている。In order to achieve the above object, a high breakdown voltage semiconductor device according to the present invention comprises a second conductive type high concentration diffusion layer formed in a first conductive type semiconductor substrate. ,
The first low-concentration diffusion layer of the second conductivity type formed so as to cover the high-concentration diffusion layer, the lateral extension of the first low-concentration diffusion layer from the high-concentration diffusion layer, The first low-concentration diffusion layer is shorter than a protruding dimension in the depth direction from the high-concentration diffusion layer, and the second low-concentration second low-concentration diffusion layer is formed adjacent to the high-concentration diffusion layer. The diffusion layer and the second low-concentration diffusion layer are formed to be longer than the lateral extension of the first low-concentration diffusion layer.
【０００８】また、上記目的を達成するために、本発明
の高耐圧半導体装置は、第一の導電型の半導体基板中に
形成された第二の導電型の高濃度拡散層と、前記高濃度
拡散層を覆うように形成された第二の導電型の第一の低
濃度拡散層と、前記第一の低濃度拡散層の前記高濃度拡
散層からの横方向のはみ出し寸法を、前記第一の低濃度
拡散層の前記高濃度拡散層からの深さ方向のはみ出し寸
法よりも短くし、前記高濃度拡散層に隣接して形成され
た第二の導電型の第二の低濃度拡散層と、前記第二の低
濃度拡散層が、前記第一の低濃度拡散層の横方向のはみ
出し寸法よりも長く形成されており、前記半導体基板上
に絶縁膜を介してゲート電極が形成されており、前記ゲ
ート電極が少なくとも前記高濃度拡散層上に形成されて
いる。In order to achieve the above object, a high withstand voltage semiconductor device according to the present invention comprises a second conductive type high concentration diffusion layer formed in a first conductive type semiconductor substrate; The first low-concentration diffusion layer of the second conductivity type formed so as to cover the diffusion layer, and the lateral extension of the first low-concentration diffusion layer from the high-concentration diffusion layer is the first The low-concentration diffusion layer is shorter than the protrusion in the depth direction from the high-concentration diffusion layer, and a second low-concentration diffusion layer of the second conductivity type formed adjacent to the high-concentration diffusion layer. The second low-concentration diffusion layer is formed to be longer than a lateral protrusion of the first low-concentration diffusion layer, and a gate electrode is formed on the semiconductor substrate via an insulating film. The gate electrode is formed at least on the high concentration diffusion layer.
【０００９】また、上記目的を達成するために、本発明
の高耐圧半導体装置は、ドレイン拡散層をとりまいて低
濃度拡散層が形成されており、前記第一の低濃度拡散層
の周辺にゲート電極がリング状に形成されおり、前記ゲ
ート電極の周囲にソース拡散層が形成され、前記ソース
拡散層の周囲に少なくとも厚い酸化膜が形成されてい
る。In order to achieve the above object, a high-breakdown-voltage semiconductor device according to the present invention has a low-concentration diffusion layer surrounding a drain diffusion layer, and is provided around the first low-concentration diffusion layer. A gate electrode is formed in a ring shape, a source diffusion layer is formed around the gate electrode, and at least a thick oxide film is formed around the source diffusion layer.
【００１０】上記目的を達成するために、本発明の高耐
圧半導体装置の製造方法は、第一の導電型の半導体基板
中あるいは、第一の導電型の低濃度のウェル拡散層中
に、第二の導電型の低濃度と高濃度との拡散層をもつ高
耐圧トランジスタを形成する工程と、第二の導電型の拡
散層からなる高耐圧抵抗装置を形成する工程で、前記高
濃度の拡散層よりも拡散深さの深い第一の低濃度拡散層
を前記トランジスタと抵抗装置との両方に同時に、同一
工程で形成するとともに、オフセット拡散層となる第二
の導電型の第二の低濃度拡散層も前記トランジスタと抵
抗装置との両方に同時に、同一工程で形成する。In order to achieve the above object, a method of manufacturing a high-breakdown-voltage semiconductor device according to the present invention comprises the steps of: forming a first conductive type semiconductor substrate or a first conductive type low-concentration well diffusion layer; Forming a high withstand voltage transistor having low-concentration and high-concentration diffusion layers of the second conductivity type; and forming a high withstand voltage resistance device including a second conductivity type diffusion layer. A first low-concentration diffusion layer having a deeper diffusion depth than the layer is formed simultaneously in the same step in both the transistor and the resistor device, and a second low-concentration diffusion layer of a second conductivity type serving as an offset diffusion layer is formed. A diffusion layer is also formed simultaneously in the same step for both the transistor and the resistor device.
【００１１】上記目的を達成するために、本発明の高耐
圧半導体装置の製造方法は、第一の導電型の半導体基板
中にＰ型のウェル拡散層及びＮ型のウェル拡散層を形成
し、その後ＣＭＯＳ用のウェル拡散層を形成し、前記半
導体基板中に前記半導体基板と反対導電型の低濃度ウェ
ル拡散層を形成する工程と、前記低濃度ウェル拡散層中
に、前記半導体基板と反対導電型の第一の低濃度拡散層
を形成し、次いでオフセット拡散層となる前記半導体基
板と反対導電型の第二の低濃度拡散層を、ゲート電極の
サイドウォール膜形成前に形成した後、ゲート電極のサ
イドウォール膜を形成し、その後ソース・ドレインとな
る高濃度拡散層を形成する。To achieve the above object, a method of manufacturing a high breakdown voltage semiconductor device according to the present invention comprises forming a P-type well diffusion layer and an N-type well diffusion layer in a semiconductor substrate of a first conductivity type; Forming a well diffusion layer for CMOS and forming a low-concentration well diffusion layer of the opposite conductivity type to the semiconductor substrate in the semiconductor substrate; and forming a low-concentration well diffusion layer in the low-concentration well diffusion layer in the low-concentration well diffusion layer. Forming a first low-concentration diffusion layer of a mold, and then forming a second low-concentration diffusion layer of a conductivity type opposite to that of the semiconductor substrate to be an offset diffusion layer before forming a sidewall film of a gate electrode; A sidewall film of an electrode is formed, and then a high concentration diffusion layer serving as a source / drain is formed.
【００１２】[0012]
【作用】本発明は、上記した構成及び製造方法をとるこ
とにより、ドレインエッヂ部における電界強度を低濃度
拡散層を追加することによって、緩和される。また高耐
圧トランジスタの耐圧特性をより向上させ、しかもオフ
セット拡散層側への低濃度拡散層のはみ出しをより小さ
くしている。このため、製造工程におけるマスクずれ
や、拡散深さのばらつきによる耐圧低下がなく、オフセ
ット寸法、ひいては高耐圧半導体装置全体の寸法をより
縮小化させることができるものである。According to the present invention, the electric field intensity at the drain edge portion is reduced by adding the low concentration diffusion layer by adopting the above-described structure and manufacturing method. Further, the withstand voltage characteristics of the high withstand voltage transistor are further improved, and the protrusion of the low concentration diffusion layer toward the offset diffusion layer side is further reduced. For this reason, there is no reduction in breakdown voltage due to a mask shift or a variation in diffusion depth in the manufacturing process, and the offset dimension, and thus the overall size of the high breakdown voltage semiconductor device, can be further reduced.
【００１３】[0013]
【実施例】以下、本発明についての実施例についての説
明を図面を用いて行う。Embodiments of the present invention will be described below with reference to the drawings.
【００１４】図１では、主にドレインに付加する低濃度
拡散層の位置関係を説明するため、高耐圧半導体装置の
断面図を示す。この高耐圧半導体装置は半導体基板１１
または低濃度の拡散深さの深いウェル拡散層に高濃度ド
レイン拡散層である高濃度拡散層１２，及びそれよりも
拡散深さの深い低濃度拡散層１３、高濃度拡散層１２に
隣接するオフセット拡散層と呼ばれる低濃度拡散層１４
で構成されている。ここで半導体基板１１には低濃度の
拡散深さの深いウェル拡散層を用いてもよい。本実施例
では半導体基板１１にＮ型の導電型であるシリコン基板
を用いる。半導体基板１１の不純物濃度は１０15〜１０
16／ｃｍ3である。不純物濃度が１０15／ｃｍ3より低い
とチャンネル間での耐圧が低くなって耐圧不良を生じ
る。また不純物濃度が１０16／ｃｍ3 をこえて高くなる
と、ドレイン拡散層と基板との間の耐圧不良が生じる。
高濃度拡散層１２はドレイン拡散層の一部として機能
し、その導電度はＰ型で、その深さは０．３〜０．６μ
ｍ程度で、その不純物濃度は１０19〜１０20／ｃｍ3で
ある。さらに、その幅は４〜５μｍ以上に設定されてい
る。高濃度拡散層１２の幅をこの値より小さくすると、
エッヂ部分での耐圧が低下し、耐圧不良が発生する。ま
た、低濃度拡散層１３も、ドレイン拡散層の一部として
機能し、特に高濃度拡散層１２によるドレイン拡散層の
不純物濃度の勾配を緩和するために設けられており、導
電型はＰ型であり、深さは１〜３μｍ程度で、不純物濃
度は約１０16／ｃｍ3である。不純物濃度が低すぎると
抵抗が高くなり、十分な電流が得られなくなる。FIG. 1 is a cross-sectional view of a high-breakdown-voltage semiconductor device for mainly explaining the positional relationship of a low-concentration diffusion layer added to a drain. This high withstand voltage semiconductor device is a semiconductor substrate 11
Alternatively, a high-concentration diffusion layer 12 which is a high-concentration drain diffusion layer, a low-concentration diffusion layer 13 having a deeper diffusion depth, and an offset adjacent to the high-concentration diffusion layer 12 may be provided in a well diffusion layer having a low diffusion depth and a deep diffusion layer. Low concentration diffusion layer 14 called diffusion layer
It is composed of Here, a well diffusion layer having a low concentration and a large diffusion depth may be used for the semiconductor substrate 11. In this embodiment, an N-type silicon substrate is used as the semiconductor substrate 11. The impurity concentration of the semiconductor substrate 11 is 10 15 to 10
16 / cm 3 . Impurity concentration of 10 15 / cm breakdown voltage of the low intent between channels than 3 is lowered resulting poor withstand voltage. If the impurity concentration is higher than 10 16 / cm 3 , a withstand voltage failure between the drain diffusion layer and the substrate occurs.
The high concentration diffusion layer 12 functions as a part of the drain diffusion layer, has a P-type conductivity, and has a depth of 0.3 to 0.6 μm.
m, and the impurity concentration is 10 19 to 10 20 / cm 3 . Further, the width is set to 4-5 μm or more. If the width of the high concentration diffusion layer 12 is smaller than this value,
The withstand voltage at the edge decreases, and a withstand voltage failure occurs. Further, the low concentration diffusion layer 13 also functions as a part of the drain diffusion layer, in particular is provided to alleviate the gradient of the impurity concentration of the high concentration diffusion layer 12 due to the drain diffusion layer, conductivity type is P-type The depth is about 1 to 3 μm, and the impurity concentration is about 10 16 / cm 3 . If the impurity concentration is too low , the resistance becomes high, and a sufficient current cannot be obtained.
【００１５】Ｌ１は低濃度拡散層１３の高濃度拡散層１
２からの横方向へのはみ出し寸法である。Ｌ２は低濃度
拡散層１３の高濃度拡散層１２からの深さ方向へのはみ
出し寸法である。Ｌ３はオフセット拡散層である低濃度
拡散層１４のゲート電極端とドレインとの間の長さ、い
わゆるオフセット寸法である。L1 is the high concentration diffusion layer 1 of the low concentration diffusion layer 13.
This is the size of the protrusion from 2 in the lateral direction. L2 is a dimension of the low concentration diffusion layer 13 protruding from the high concentration diffusion layer 12 in the depth direction. L3 is a length between the gate electrode end and the drain of the low-concentration diffusion layer 14 as an offset diffusion layer, that is, a so-called offset dimension.
【００１６】高耐圧トランジスタでは、後述の図２で示
す高耐圧トランジスタの部分と同じように、低濃度拡散
層１４の端の上部にゲート電極１５が形成される。低濃
度拡散層１４の端部はゲート電極１５の端部と一致する
か、あるいはゲート電極１５側に入り込むことが必要で
ある。もしゲート電極との間にスペースがあると、電流
が流れ難くなり出力電流の特性に不良が生じる。このた
めゲート電極の側面にあるサイドウォール膜１８を形成
する前に、低濃度拡散層１４を形成しておくことが必要
である。The high breakdown voltage transistor is shown in FIG.
A gate electrode 15 is formed above the end of the low concentration diffusion layer 14 in the same manner as the high breakdown voltage transistor portion . The end of the low concentration diffusion layer 14 needs to coincide with the end of the gate electrode 15 or enter the gate electrode 15 side. If there is a space between the gate electrode and the gate electrode, it becomes difficult for the current to flow, and the characteristics of the output current deteriorate. Therefore, it is necessary to form the low-concentration diffusion layer 14 before forming the sidewall film 18 on the side surface of the gate electrode.
【００１７】このデバイスの耐圧特性は、主として、高
濃度拡散層１２のエッヂ部における電界集中と、低濃度
拡散層１４の濃度、低濃度拡散層１４とゲート電極のエ
ッヂ部に生じる電界集中、さらにはゲート電極１５直下
に生じるチャンネル部でのパンチスルー耐圧などによっ
て決定される。特に、支配的なパラメータはオフセット
拡散層の寸法Ｌ３とその不純物濃度である。ここで高濃
度拡散層１２のエッヂ部とは、基板表面の端部及び基板
内部の端部の両方を指す。また電界集中は高濃度拡散層
１２に電圧を印加したときに発生する。特に電圧勾配が
急峻な所にあっては拡散層の角の部分で発生する。ま
た、低濃度拡散層１４側の電位がゲート電極１５の電位
より高い場合、電位勾配は低濃度拡散層１４とゲート電
極１５との間の距離が最も短い部分で急峻となり、電界
集中が生じる。チャンネル部でのパンチスルーはゲート
電極１５間の距離が短いか、基板濃度が薄いと生じ易
い。ドレイン拡散層の空乏層が横に伸びソース拡散層に
接触してパンチスルーが生じる。オフセット構造を持つ
高耐圧半導体装置の耐圧は主にＬ３の長さと不純物濃度
で決定される。オフセット抵抗またはピンチ抵抗と呼ば
れる低濃度拡散層１４の抵抗が、ドレイン拡散層に印加
された電圧を降下させている。抵抗の値は拡散層の両端
間の長さと抵抗率で決まる。このため寸法Ｌ３が長い程
抵抗の値は大きくなり、また不純物濃度が高い程抵抗の
値は小さくなり、電圧降下が小さくなる。The breakdown voltage characteristics of this device mainly include the electric field concentration at the edge of the high concentration diffusion layer 12, the concentration of the low concentration diffusion layer 14, the electric field concentration at the edge of the low concentration diffusion layer 14 and the edge of the gate electrode, and the like. Is determined by the punch-through breakdown voltage in the channel portion generated immediately below the gate electrode 15. In particular, the dominant parameters are the dimension L3 of the offset diffusion layer and its impurity concentration. Here, the edge portion of the high-concentration diffusion layer 12 refers to both the edge on the substrate surface and the edge inside the substrate. The electric field concentration occurs when a voltage is applied to the high concentration diffusion layer 12. In particular, when the voltage gradient is steep, it occurs at the corner of the diffusion layer. When the potential on the low concentration diffusion layer 14 side is higher than the potential of the gate electrode 15, the potential gradient becomes steep at the portion where the distance between the low concentration diffusion layer 14 and the gate electrode 15 is the shortest, and electric field concentration occurs. Punch-through in the channel portion is likely to occur when the distance between the gate electrodes 15 is short or when the substrate concentration is low. The depletion layer of the drain diffusion layer extends laterally and comes into contact with the source diffusion layer, causing punch-through. The breakdown voltage of a high breakdown voltage semiconductor device having an offset structure is determined mainly by the length of L3 and the impurity concentration. The resistance of the low concentration diffusion layer 14 called an offset resistance or a pinch resistance lowers the voltage applied to the drain diffusion layer. The value of the resistance is determined by the length between both ends of the diffusion layer and the resistivity. For this reason, the resistance value increases as the dimension L3 increases, and as the impurity concentration increases, the resistance value decreases and the voltage drop decreases.
【００１８】低濃度拡散層１４の不純物濃度は、イオン
注入量によってコントロールされる。イオン注入量を多
くすると、オフセット拡散層の抵抗が減少し、オフセッ
ト部での電圧降下が減り、ゲート電極１５のエッヂ部に
かかる電圧は高くなる。ゲート電極１５の耐圧は、図示
しないが酸化膜を介して、半導体基板１１とゲート電極
１５との間の耐圧であり、この耐圧は酸化膜の膜質と膜
厚とによって決まる。この耐圧が低いと酸化膜は破壊さ
れ、信頼性不良が生じる。このためゲート電極１５に印
加された電圧が半導体基板１１に抜けリーク電流が発生
する。このようにゲート電極１５のエッヂ部の耐圧によ
ってトランジスタの耐圧が決定される。このためイオン
注入量を多くするとトランジスタの耐圧は減少してしま
う。また、イオン注入量を下げると、低濃度拡散層１４
の抵抗は大きくなり、オフセット部での電圧降下が大に
なる。このためゲート電極のエッヂ部に印加される電圧
はゲート電極１５のエッヂ部の耐圧より低くなる。この
ためトランジスタの耐圧は向上する。しかし、イオン注
入量をさらに下げると、この耐圧は低下し始める。これ
は高濃度拡散層１２のドレインエッヂ部１２ａでの低濃
度拡散層１４の濃度が低くなりすぎ、ドレインエッヂ部
１２ａでの電界集中が大きくなるためである。これによ
ってドレインエッヂ部１２ａでの電界緩和が十分でなく
なってしまう。The impurity concentration of the low concentration diffusion layer 14 is controlled by the ion implantation amount. When the ion implantation amount is increased, the resistance of the offset diffusion layer decreases, the voltage drop at the offset portion decreases, and the voltage applied to the edge of the gate electrode 15 increases. The breakdown voltage of the gate electrode 15 is illustrated
And not but through the oxide film, Ri withstand der between the semiconductor substrate 11 and the gate electrode 15, the breakdown voltage is determined by the quality and thickness of the oxide film. If the withstand voltage is low, the oxide film is destroyed, resulting in poor reliability. For this reason, the voltage applied to the gate electrode 15 passes through the semiconductor substrate 11 to generate a leakage current. As described above, the breakdown voltage of the transistor is determined by the breakdown voltage of the edge portion of the gate electrode 15. Therefore, when the ion implantation amount is increased, the breakdown voltage of the transistor decreases. When the ion implantation amount is reduced, the low-concentration diffusion layer 14
, And the voltage drop at the offset portion becomes large. Therefore, the voltage applied to the edge of the gate electrode is lower than the withstand voltage of the edge of the gate electrode 15. Therefore, the withstand voltage of the transistor is improved. However, when the ion implantation amount is further reduced, the breakdown voltage starts to decrease. This is because the concentration of the low concentration diffusion layer 14 at the drain edge portion 12a of the high concentration diffusion layer 12 is low no longer too, electric field concentration at the drain edge portion 12a increases. As a result, the electric field in the drain edge portion 12a is not sufficiently relaxed.
【００１９】これを防ぐには、低濃度拡散層１３をドレ
インエッヂ部１２ａの近傍のみに形成することが必要で
ある。低濃度拡散層１３によって、電界強度は緩和され
る。すなわちオフセット拡散層である低濃度拡散層１４
全体の不純物濃度が上がらないように、すなわち局所的
にドレイン拡散層のエッヂ部のみの不純物濃度を上げる
ために低濃度拡散層１３が形成されている。このとき、
低濃度拡散層１３の横方向へのはみ出し寸法Ｌ１が長く
なりすぎると、低濃度拡散層１３と低濃度拡散層１４と
の重なり部分が大きくなる。その部分では不純物濃度が
より高くなり、オフセット拡散層全体の抵抗が減少して
しまう。このためその耐圧は減少する。In order to prevent this, it is necessary to form the low concentration diffusion layer 13 only near the drain edge portion 12a. The electric field strength is reduced by the low concentration diffusion layer 13. That is, the low concentration diffusion layer 14 which is an offset diffusion layer
The low-concentration diffusion layer 13 is formed so as not to increase the overall impurity concentration, that is, to locally increase the impurity concentration only at the edge of the drain diffusion layer. At this time,
If the laterally protruding dimension L1 of the low-concentration diffusion layer 13 is too long, the overlapping portion between the low-concentration diffusion layer 13 and the low-concentration diffusion layer 14 becomes large. In that portion, the impurity concentration becomes higher, and the resistance of the entire offset diffusion layer decreases. Therefore, the breakdown voltage is reduced.
【００２０】図２は、本発明における第２の実施例であ
る高耐圧拡散抵抗装置と高耐圧トランジスタの断面図を
示したものである。FIG. 2 is a sectional view of a high-breakdown-voltage diffusion resistance device and a high-breakdown-voltage transistor according to a second embodiment of the present invention.
【００２１】ドレインの高濃度拡散層１２の拡散深さよ
りも深い拡散深さをもつ低濃度拡散層１３を高耐圧抵抗
装置に設けている。また高耐圧トランジスタの高濃度拡
散層１２を含むまたは、覆うように設置されている。半
導体基板１１はＮ型のシリコン基板または低濃度の拡散
深さの深いＮ型ウェル拡散層である。半導体基板１１の
高耐圧トランジスタを形成する領域の所定領域に、高濃
度ドレイン拡散層となる高濃度拡散層１２が形成されて
いる。高濃度拡散層１２よりも深い拡散深さをもつ低濃
度拡散層１３が形成されている。低濃度拡散層１３は半
導体基板１１の他の高耐圧拡散抵抗装置が形成される領
域に形成されている。またそれらの高濃度不純物層１２
に隣接して、その左右にオフセット拡散層である低濃度
拡散層１４が形成されている。A low-concentration diffusion layer 13 having a diffusion depth deeper than that of the high-concentration diffusion layer 12 of the drain is provided in the high breakdown voltage resistance device. Further, it is provided so as to include or cover the high concentration diffusion layer 12 of the high breakdown voltage transistor. The semiconductor substrate 11 is an N-type silicon substrate or an N-type well diffusion layer having a low concentration and a large diffusion depth. A high-concentration diffusion layer 12 serving as a high-concentration drain diffusion layer is formed in a predetermined region of the semiconductor substrate 11 where a high breakdown voltage transistor is formed. A low concentration diffusion layer 13 having a deeper diffusion depth than the high concentration diffusion layer 12 is formed. The low concentration diffusion layer 13 is formed in a region where another high withstand voltage diffusion resistance device is formed in the semiconductor substrate 11. Also, the high-concentration impurity layers 12
, A low-concentration diffusion layer 14 as an offset diffusion layer is formed on the left and right sides.
【００２２】ここで、高耐圧拡散抵抗装置では、基板表
面に低濃度拡散層１４が形成されており、その中に低濃
度拡散層１４より深さの深い低濃度拡散層１３が形成さ
れている。一方、高耐圧トランジスタでは、高濃度拡散
層１２が低濃度拡散層１４内に形成されている。さらに
高濃度拡散層１２の周囲を囲むようにして、かつ低濃度
拡散層１４の一部を含んで低濃度拡散層１３が形成され
ている。高濃度拡散層１２の一方の側壁から低濃度拡散
層１３の同側の側壁までの距離を横方向のはみ出し寸法
Ｌ１で示す。また高濃度拡散層１２の底面から低濃度拡
散層１３の底面までの深さ方向の距離をはみ出し寸法Ｌ
２で示す。また高濃度拡散層１２の一方の側面に隣接し
た低濃度拡散層１４の横方向の距離をオフセット寸法Ｌ
３で示す。Here, in the high withstand voltage diffusion resistance device, a low concentration diffusion layer 14 is formed on the substrate surface, and a low concentration diffusion layer 13 deeper than the low concentration diffusion layer 14 is formed therein. . On the other hand, in the high breakdown voltage transistor, the high concentration diffusion layer 12 is formed in the low concentration diffusion layer 14. Further, a low concentration diffusion layer 13 is formed so as to surround the periphery of the high concentration diffusion layer 12 and to include a part of the low concentration diffusion layer 14. The distance from one side wall of the high-concentration diffusion layer 12 to the side wall of the low-concentration diffusion layer 13 on the same side is indicated by a lateral protrusion L1. The distance L in the depth direction from the bottom surface of the high-concentration diffusion layer 12 to the bottom surface of the low-concentration diffusion layer 13 is defined as a dimension L.
Indicated by 2. Also, the lateral distance of the low concentration diffusion layer 14 adjacent to one side surface of the high concentration diffusion layer 12 is set to the offset dimension L.
Indicated by 3.
【００２３】高耐圧拡散抵抗装置における、低濃度拡散
層１３の役割は、主に抵抗値を設定するのに用いられ
る。低濃度拡散層１３の拡散深さは、１〜３μｍであ
る。深くしすぎると高耐圧装置をウェル内に形成しよう
とする場合に、ウェルの拡散深さを十分に深くしておか
なくてはならず高温での熱処理時間を６０時間以上にし
ないと耐圧が十分に得られない。また、浅くしすぎる
と、曲率半径が小さくなり低濃度拡散層１３自身の耐圧
が出なくなる。このようなことから、低濃度拡散層１３
の拡散深さを１〜３μｍとしている。ここで本実施例で
は低濃度拡散層１３の抵抗値は約１００ｋΩとなる。The role of the low concentration diffusion layer 13 in the high withstand voltage diffusion resistance device is mainly used for setting a resistance value. The diffusion depth of the low concentration diffusion layer 13 is 1 to 3 μm. If the depth is too high, the diffusion depth of the well must be sufficiently large when a high breakdown voltage device is to be formed in the well, and the withstand voltage is sufficient unless the heat treatment time at high temperature is 60 hours or more. Can not be obtained. On the other hand, if the depth is too shallow, the radius of curvature becomes small and the withstand voltage of the low concentration diffusion layer 13 itself cannot be obtained. Therefore, the low concentration diffusion layer 13
Has a diffusion depth of 1 to 3 μm. Here, in this embodiment, the resistance value of the low concentration diffusion layer 13 is about 100 kΩ.
【００２４】高耐圧拡散抵抗装置において、Ｐ型の低濃
度拡散層１４を深さ０.２〜１μｍ、不純物濃度約１０
16／ｃｍ3で形成している。低濃度拡散層１４は抵抗装
置の制御用の拡散抵抗として用いる。また、Ｐ型の低濃
度拡散層１３は、深さ１〜３μｍ、不純物濃度約１０16
／ｃｍ3で形成されている。主たる機能は抵抗装置の拡
散抵抗として用いる。In the high-breakdown-voltage diffusion resistance device, the P-type low-concentration diffusion layer 14 has a depth of 0.2 to 1 μm and an impurity concentration of about 10 μm.
It is formed at 16 / cm 3 . The low concentration diffusion layer 14 is used as a diffusion resistance for controlling the resistance device. The P-type low concentration diffusion layer 13 has a depth of 1 to 3 μm and an impurity concentration of about 10 16.
/ Cm 3 . The main function is used as the diffusion resistance of the resistance device.
【００２５】高耐圧抵抗装置の抵抗値は主として低濃度
拡散層１３で決定される。エッヂ部における耐圧を向上
させるために、半導体基板１１表面の浅い領域に低濃度
拡散層１４が補助的に追加され、抵抗値をも下げるよう
にコントロールされている。特に低濃度拡散層１４が表
面に形成されることで、表面側での不純物濃度が、低濃
度拡散層１３側では高くなり、印加する電圧を上げたと
きの基板バイアス効果による抵抗上昇を抑える働きをす
る。なぜなら抵抗が高すぎると、高電圧が印加されたと
き、空乏層の幅が大きくなり抵抗値が上昇するためであ
る。The resistance value of the high breakdown voltage resistance device is mainly determined by the low concentration diffusion layer 13. In order to improve the breakdown voltage in the edge portion, a low-concentration diffusion layer 14 is additionally provided in a shallow region on the surface of the semiconductor substrate 11, and the resistance is controlled so as to lower the resistance value. In particular, since the low-concentration diffusion layer 14 is formed on the surface, the impurity concentration on the front side increases on the low-concentration diffusion layer 13 side, and a function of suppressing an increase in resistance due to a substrate bias effect when the applied voltage is increased. do. This is because, if the resistance is too high, when a high voltage is applied, the width of the depletion layer increases and the resistance value increases.
【００２６】半導体基板１１の高耐圧トランジスタには
低濃度拡散層１４から離間した位置に高濃度ソース拡散
層１６が形成されている。低濃度拡散層１４は高濃度拡
散層１２の両側に設けられているので、高濃度ソース拡
散層１６もそれぞれの低濃度拡散層１４に対して形成さ
れている。ここで電極として作用するＰ型の高濃度ソー
ス拡散層１６は、深さ０.３〜０.６μｍ、不純物濃度１
０19〜１０20／ｃｍ3で形成される。In the high breakdown voltage transistor of the semiconductor substrate 11, a high concentration source diffusion layer 16 is formed at a position separated from the low concentration diffusion layer 14. Since the low concentration diffusion layer 14 is provided on both sides of the high concentration diffusion layer 12, the high concentration source diffusion layer 16 is also formed for each low concentration diffusion layer 14. Here, the P-type high-concentration source diffusion layer 16 acting as an electrode has a depth of 0.3 to 0.6 μm and an impurity concentration of 1.
It is formed at 0 19 to 10 20 / cm 3 .
【００２７】次に、高耐圧トランジスタと高耐圧拡散抵
抗装置とを電気的に分離するためにそれらの間に厚い酸
化膜１７が形成されている。Next, a thick oxide film 17 is formed between the high-breakdown-voltage transistor and the high-breakdown-voltage diffusion resistance device to electrically separate them.
【００２８】半導体基板１１上には絶縁膜を介してゲー
ト電極１５が形成されている。高耐圧拡散抵抗装置では
低濃度拡散層１４の側端より厚い酸化膜１７にかけての
領域にゲート電極１５が形成されている。高耐圧拡散抵
抗装置では低濃度拡散層１４は低濃度拡散層１３の両側
に形成されているので、ゲート電極１５もまたそれぞれ
の低濃度拡散層１４の端部から形成されている。高耐圧
トランジスタでは、高濃度拡散層１２をドレインとし、
高濃度ソース拡散層１６をソースとするトランジスタが
形成されている。これらのソースとドレインとの間の基
板上に絶縁膜を介してゲート電極１５が形成されてい
る。ゲート電極１５の側壁にはサイドウォール膜１８が
形成されている。On the semiconductor substrate 11, a gate electrode 15 is formed via an insulating film. In the high withstand voltage diffusion resistance device, the gate electrode 15 is formed in a region extending from the side edge of the low concentration diffusion layer 14 to the oxide film 17 which is thicker. Since the low-concentration diffusion layer 14 is formed on both sides of the low-concentration diffusion layer 13 in the high-breakdown-voltage diffusion resistance device, the gate electrode 15 is also formed from the end of each low-concentration diffusion layer 14. In the high breakdown voltage transistor, the high concentration diffusion layer 12 is used as a drain,
A transistor using the high concentration source diffusion layer 16 as a source is formed. A gate electrode 15 is formed on the substrate between these source and drain via an insulating film. A sidewall film 18 is formed on the side wall of the gate electrode 15.
【００２９】ここで低濃度拡散層１３，１４を作る位置
によって、低濃度拡散層１３からゲート電極１５までの
距離が短くなると、耐圧の低下が生じるが、４μｍ以上
離れておれば問題はない。If the distance from the low-concentration diffusion layer 13 to the gate electrode 15 is reduced depending on the position where the low-concentration diffusion layers 13 and 14 are formed, the withstand voltage decreases. However, there is no problem if the distance is 4 μm or more.
【００３０】図３は図２の上面図である。図２は図３の
一点鎖線Ａ−Ｂの部分の断面図を示してある。図３は、
高耐圧トランジスタと高耐圧拡散抵抗装置とを同時に搭
載した高耐圧半導体装置の平面図を示す。FIG. 3 is a top view of FIG. FIG. 2 is a cross-sectional view taken along a dashed line AB in FIG. FIG.
1 shows a plan view of a high breakdown voltage semiconductor device in which a high breakdown voltage transistor and a high breakdown voltage diffusion resistance device are simultaneously mounted.
【００３１】高耐圧半導体装置は長方形のドレイン拡散
層をとりまいて低濃度拡散層１４が形成されている。そ
の周辺にゲート電極１５がリング状に形成されている。
さらにその外周にソース拡散層１６が形成されている。
ゲート電極１５はソース拡散層１６とドレイン拡散層と
の間を流れる電流を制御している。一方、高耐圧抵抗装
置は低濃度拡散層１３を取り巻いて低濃度拡散層１４が
形成されている。この周囲にゲート電極１５が形成され
ている。低濃度拡散層１３には２つの電極である高濃度
拡散層１８，１９があり、この両者の電極間で拡散抵抗
としている。高濃度拡散層１８，１９は、金属電極とコ
ンタクトをとっている。ゲート電極１５が低濃度拡散層
１３，１４の外周に形成されているのは、高耐圧部であ
る低濃度拡散層１３，１４での耐圧の低下を防止するた
めに設けられている。すなわち低濃度拡散層１４が厚い
酸化膜１７と接しないようにするために、多結晶シリコ
ンのゲート電極１５を形成している。低濃度拡散層１４
を形成する際、ゲート電極１５をマスクとしてセルフア
ライメントでイオン注入を行う。The high breakdown voltage semiconductor device has a low concentration diffusion layer 14 surrounding a rectangular drain diffusion layer. A gate electrode 15 is formed in a ring shape around the periphery.
Further, a source diffusion layer 16 is formed on the outer periphery.
The gate electrode 15 controls a current flowing between the source diffusion layer 16 and the drain diffusion layer. On the other hand, in the high breakdown voltage resistance device, a low concentration diffusion layer 14 is formed around the low concentration diffusion layer 13. A gate electrode 15 is formed around this. The low-concentration diffusion layer 13 has two electrodes, high-concentration diffusion layers 18 and 19, and a diffusion resistance is provided between the two electrodes. The high concentration diffusion layers 18 and 19 make contact with the metal electrodes. The gate electrode 15 is formed on the outer periphery of the low-concentration diffusion layers 13 and 14 in order to prevent a decrease in withstand voltage in the low-concentration diffusion layers 13 and 14 that are high withstand voltage portions. That is, the gate electrode 15 of polycrystalline silicon is formed so that the low concentration diffusion layer 14 does not contact the thick oxide film 17. Low concentration diffusion layer 14
Is formed, ions are implanted by self-alignment using the gate electrode 15 as a mask.
【００３２】また、ゲート電極１５が厚い酸化膜１７の
一部を覆っているが、この重なりは１μｍ以上であり、
このゲート電極１５が厚い酸化膜１７と連続した絶縁膜
上に２μｍ以上あれば耐圧が低下するのを防ぐことがで
きる。また、ゲート電極１５をリング状にしているの
は、電流を多く取るためである。また、高耐圧部のドレ
イン拡散層を中心とし周りにソース拡散層１６を配置す
ることで耐圧の低下を防ぐことができる。なぜなら高耐
圧部であるドレイン拡散層と厚い酸化膜１７とが接する
と、厚い酸化膜１７の下に形成されたチャンネルストッ
パとなる拡散層での耐圧の低下が生じるためである。Although the gate electrode 15 covers a part of the thick oxide film 17, the overlap is 1 μm or more.
If the gate electrode 15 is 2 μm or more on the insulating film continuous with the thick oxide film 17, it is possible to prevent the breakdown voltage from lowering. The reason why the gate electrode 15 is formed in a ring shape is to take a large amount of current. Further, by arranging the source diffusion layer 16 around the drain diffusion layer of the high withstand voltage portion, a decrease in the withstand voltage can be prevented. This is because when the drain diffusion layer, which is a high breakdown voltage portion, and the thick oxide film 17 are in contact with each other, the breakdown voltage of the diffusion layer serving as a channel stopper formed under the thick oxide film 17 is reduced.
【００３３】高耐圧トランジスタのゲート電極１５の両
端にサイドウォール膜１８を形成しているのは、素子の
微細化によってパンチスルー耐圧が低下するため、それ
を防止するために設けている。すなわちサイドウォール
膜１８を形成することによって、ソース拡散層とドレイ
ン拡散層の横方向への広がりを抑えている。高耐圧拡散
抵抗装置では、このサイドウォール膜１８の有無はその
性能に影響せず、サイドウォール膜１８の形成工程にお
いて同時に作られてしまう。高耐圧トランジスタではサ
イドウォール膜１８があると、十分な電流が得られなく
なる。このためサイドウォール膜１８を形成する前に低
濃度拡散層１４を形成しておく。The formation of the sidewall films 18 at both ends of the gate electrode 15 of the high-breakdown-voltage transistor is provided to prevent the punch-through breakdown voltage from being reduced due to the miniaturization of the element. That is, by forming the sidewall film 18, the lateral diffusion of the source diffusion layer and the drain diffusion layer is suppressed. In the high-breakdown-voltage diffusion resistance device, the presence or absence of the sidewall film 18 does not affect its performance, and is formed simultaneously in the process of forming the sidewall film 18. In the case of a high breakdown voltage transistor, if the side wall film 18 is provided, a sufficient current cannot be obtained. Therefore, before forming the sidewall film 18, the low concentration diffusion layer 14 is formed.
【００３４】さらに、高耐圧トランジスタにおける低濃
度拡散層１４のオフセット寸法Ｌ３、高濃度拡散層１２
に対する、低濃度拡散層１３の横方向へのはみ出し寸法
Ｌ１、深さ方向へのはみ出し寸法Ｌ２は、第１の実施例
で説明した構造と同じ位置関係をもっている。Further, the offset dimension L3 of the low concentration diffusion layer 14 and the high concentration diffusion layer 12
The laterally protruding dimension L1 and the protruding dimension L2 in the depth direction of the low-concentration diffusion layer 13 have the same positional relationship as the structure described in the first embodiment.
【００３５】本実施例においては図３の高耐圧トランラ
ジスタは、並列に複数個並べて出力電流をとっているの
に対して、高耐圧拡散抵抗装置は１つだけあればよい。In this embodiment, a plurality of high breakdown voltage transistors are arranged in parallel to take output current, whereas only one high breakdown voltage diffusion resistor device is required.
【００３６】以上のように、オフセツト拡散層となる低
濃度拡散層１４は、高耐圧トランジスタだけでなく、高
耐圧拡散抵抗装置にも形成され、高耐圧拡散抵抗装置の
抵抗及び電圧依存性をコントロールしている。オフセッ
ト拡散層となる低濃度拡散層１４を低濃度拡散層１３の
上に形成することで、表面の抵抗を下げることができ
る。このことから拡散抵抗装置の電極に高電圧が印加さ
れたとき、拡散層内の空乏層の広がり方は、表面側で少
なくなり、電圧による抵抗依存性がより小さくなる。こ
のため、高電圧を印加したときでも、その抵抗が極端に
高くなることはない。低濃度拡散層１４は、既に述べた
ように高耐圧トランジスタの耐圧をも制御している。イ
オン注入量を減らし低濃度拡散層１４の抵抗を上げてい
くと耐圧は、上がる傾向にあるが、その出力電流は減
る。As described above, the low-concentration diffusion layer 14 serving as an offset diffusion layer is formed not only in a high-breakdown-voltage transistor but also in a high-breakdown-voltage diffusion resistor, and controls the resistance and voltage dependence of the high-breakdown-voltage diffusion resistor. are doing. By forming the low-concentration diffusion layer 14 serving as the offset diffusion layer on the low-concentration diffusion layer 13, the surface resistance can be reduced. For this reason, when a high voltage is applied to the electrode of the diffusion resistance device, the degree of expansion of the depletion layer in the diffusion layer decreases on the surface side, and the resistance dependence due to the voltage decreases. Therefore, even when a high voltage is applied, the resistance does not become extremely high. The low concentration diffusion layer 14 also controls the withstand voltage of the high withstand voltage transistor as described above. As the resistance of the low concentration diffusion layer 14 is increased by decreasing the ion implantation amount, the breakdown voltage tends to increase, but the output current decreases.
【００３７】このように、本発明においては、低濃度拡
散層１３とオフセット拡散層となる低濃度拡散層１４
を、それぞれの工程において同時に高耐圧拡散抵抗装置
及び高耐圧トランジスタの両方に形成し、耐圧特性と出
力電流特性とを同時に制御している。As described above, in the present invention, the low-concentration diffusion layer 13 and the low-concentration diffusion layer 14 serving as the offset diffusion layer are formed.
Are formed simultaneously in both the high-breakdown-voltage diffusion resistance device and the high-breakdown-voltage transistor in each step, and the breakdown voltage characteristics and the output current characteristics are simultaneously controlled.
【００３８】ここで拡散抵抗装置の寸法Ｌ３は、高耐圧
トランジスタの寸法Ｌ３（＝３μｍ）よりも大きめ（４
μｍ以上）にとって余裕を持たせてもよい。Here, the dimension L3 of the diffusion resistance device is larger (4) than the dimension L3 (= 3 μm) of the high breakdown voltage transistor.
(μm or more).
【００３９】図４は、横方向へのはみ出し寸法Ｌ１と高
耐圧トランジスタの耐圧の関係を示したものである。図
には従来の構造の半導体装置での特性も同時に示した。FIG. 4 shows the relationship between the lateral protrusion L1 and the breakdown voltage of the high breakdown voltage transistor. The figure also shows the characteristics of the conventional semiconductor device.
【００４０】図４のように、はみ出し寸法Ｌ１が１μｍ
以下では、従来の構造に比べて耐圧の向上がみられる。
はみ出し寸法が１μｍをこえると、耐圧は低下してしま
うことが分かる。As shown in FIG . 4, the protrusion dimension L1 is 1 μm.
In the following, the withstand voltage is improved as compared with the conventional structure.
It can be seen that when the protrusion dimension exceeds 1 μm, the withstand voltage decreases.
【００４１】これより耐圧が向上するための位置関係
は、Ｌ２＞Ｌ１、Ｌ３＞Ｌ１＞０であればよい。すなわ
ち、横方向のはみ出し寸法Ｌ１は深さ方向のはみ出し寸
法Ｌ２よりも小さく、かつオフセット寸法Ｌ３はＬ１よ
りも十分に長くしておく。The positional relationship for improving the breakdown voltage may be L2> L1, L3>L1> 0. That is, the lateral protrusion L1 is smaller than the depth protrusion L2, and the offset L3 is sufficiently longer than L1.
【００４２】高耐圧トランジスタ耐圧とオフセット寸法
Ｌ３との関係について、図５に示す。FIG. 5 shows the relationship between the breakdown voltage of the high breakdown voltage transistor and the offset dimension L3.
【００４３】高耐圧トランジスタのサイズを決めている
のは、主にゲート長とこのオフセット寸法Ｌ３である。
図には従来の構造の半導体装置での特性も同時に示し
た。The size of the high breakdown voltage transistor is determined mainly by the gate length and the offset dimension L3.
The figure also shows the characteristics of the conventional semiconductor device.
【００４４】図５からわかるように、オフセット寸法Ｌ
３が４μｍのとき、従来構造の高耐圧トランジスタの耐
圧は，絶対値で，６５Ｖ程度であるが、低濃度拡散層１
４を形成すると、その耐圧を、さらに、１０Ｖ程度向上
させ、７５Ｖ程度にまで高めることができた。As can be seen from FIG. 5 , the offset dimension L
When 3 is 4 [mu] m, the breakdown voltage of the high voltage transistor of the conventional structure, in absolute value, but is about 65V, low-concentration diffusion layer 1
4 , the breakdown voltage is further improved by about 10V.
Then, could Rukoto increased to about 75V.
【００４５】また、図５のように、従来構造の高耐圧ト
ランジスタで、オフセット寸法Ｌ３が４μｍのとき、そ
の耐圧は−６５Ｖ程度である。蛍光表示管を駆動する外
部からの印加電圧は、−３０Ｖ程度であるが、浮遊容量
による、パルス・ノイズの発生を考慮すると、信頼性上
の耐圧は−６０Ｖ程度が必要であると考えられる。この
ことからオフセット寸法Ｌ３を３μｍ（このときの耐圧
が−６０Ｖ程度）以下にすると信頼性上の保証が困難に
なってくる。製造上のばらつきを考慮すると、オフセッ
ト寸法Ｌ３は４μｍ程度必要となり、それ以下の縮小化
は困難となっていた。 Further, as shown in FIG. 5, the high-voltage bets conventional structure
In transistors, when the offset dimension L3 is 4 [mu] m, its
Has a breakdown voltage of about -65V. The externally applied voltage for driving the fluorescent display tube is about −30 V. However, considering the generation of pulse noise due to stray capacitance, the reliability is low .
It is considered that the breakdown voltage of about -60 V is required . Therefore, the offset dimension L3 is set to 3 μm (the withstand voltage at this time).
Below about -60V) , it becomes difficult to guarantee reliability. In consideration of manufacturing variations, the offset dimension L3 needs to be about 4 μm, and it has been difficult to reduce the offset dimension L3 below that.
【００４６】本発明によると、オフセット寸法Ｌ３を４
μｍから３μｍまで，すなわち従来構造より１μｍ程度
縮小して，３μｍにすることができ、そのときでも、耐
圧は−６５Ｖ以上であり、パルス・ノイズを考慮して
も、信頼性上の特性が保証できることになる。すなわち
高耐圧の半導体装置の寸法をより縮小できる。 According to the present invention , the offset dimension L3 is set to 4
From μm to 3 [mu] m, that is, 1μm about <br/> reduced than the conventional structure, can be 3 [mu] m, even then the breakdown voltage - der than 65V is, considering the pulse noise
Also, so that the characteristics of reliability can be guaranteed. That is, the size of the high withstand voltage semiconductor device can be further reduced.
【００４７】図６は、本発明における第３の実施例であ
る高耐圧半導体装置の製造方法を説明する拡散工程フロ
ーを示す。FIG. 6 shows a flow chart of a diffusion process for explaining a method of manufacturing a high breakdown voltage semiconductor device according to a third embodiment of the present invention.
【００４８】本実施例において、半導体基板２１にはＰ
型半導体を使用し比抵抗は、１０から１５Ωｃｍを用い
た。しかし、Ｎ型半導体基板を用いても構わない。Ｐ型
半導体基板２１を使用する場合は、深いＮウェルを形成
してそのなかに、Ｐ型の高耐圧半導体装置を形成するこ
とになる。Ｎ型半導体基板を使用する場合には、深いＮ
ウェルはいらない。In this embodiment, the semiconductor substrate 21 has P
A type semiconductor was used, and the specific resistance was 10 to 15 Ωcm. However, an N-type semiconductor substrate may be used. When the P-type semiconductor substrate 21 is used, a deep N-well is formed and a P-type high breakdown voltage semiconductor device is formed therein. When an N-type semiconductor substrate is used, a deep N
No wells needed.
【００４９】図６（ａ）では、まず半導体基板２１表面
に、厚い酸化膜２２を形成する。この後深いＮ型ウェル
２３を形成する領域をエッチングし酸化膜２２を除去す
る。次に薄い酸化膜２４を形成し、厚い酸化膜２２をマ
スクとして、リンイオンをイオン注入する。レジストを
除去してから温度１２００℃で５０数時間の拡散処理を
する。In FIG. 6A, first, a thick oxide film 22 is formed on the surface of the semiconductor substrate 21. Thereafter, the region where the deep N-type well 23 is to be formed is etched to remove the oxide film 22. Next, a thin oxide film 24 is formed, and phosphorus ions are ion-implanted using the thick oxide film 22 as a mask. After the resist is removed, a diffusion process is performed at a temperature of 1200 ° C. for 50 hours or more.
【００５０】次に図６（ｂ）では、表面の酸化膜２２，
２４を除去してから薄い酸化膜とＳｉＮ膜を形成し、Ｐ
型ウェル領域２５となる領域のＳｉＮ膜を除去する。こ
の後、ボロンイオンをイオン注入し、酸化性の雰囲気で
拡散する。次にＳｉＮ膜を除去し、Ｎ型ウェル領域２６
が開くようにレジストマスクで覆い、リンイオン注入を
行った後、温度１２００℃で、３から５時間程度の拡散
を行う。Next, in FIG. 6B, the oxide film 22 on the surface,
24, a thin oxide film and a SiN film are formed,
The SiN film in the region that will become the mold well region 25 is removed. Thereafter, boron ions are implanted and diffused in an oxidizing atmosphere. Next, the SiN film is removed, and the N-type well region 26 is removed.
Is covered with a resist mask so as to open, and after phosphorus ion implantation, diffusion is performed at a temperature of 1200 ° C. for about 3 to 5 hours.
【００５１】図６（ｃ）では、高耐圧部のＰ型の低濃度
拡散層２７を形成するために、高耐圧拡散抵抗装置と高
耐圧トランジスタとの領域にレジストマスクを用いて、
ボロンイオンをイオン注入する。その後温度１２００℃
で、１時間程度の熱処理をする。この時点で深いＮ型ウ
ェル２３の拡散深さは１０μｍ程度であり、ＣＭＯＳ用
のウェル拡散層の拡散深さは３〜５μｍ、高耐圧部のＰ
型の低濃度拡散層２７の拡散深さは１〜３μｍとなるよ
うにする。In FIG. 6C, in order to form a P-type low-concentration diffusion layer 27 of a high-breakdown-voltage portion, a resist mask is used in the region of the high-breakdown-voltage diffusion resistance device and the high-breakdown-voltage transistor.
Boron ions are implanted. After that, temperature 1200 ° C
Then, heat treatment is performed for about one hour. At this time, the diffusion depth of the deep N-type well 23 is about 10 μm, the diffusion depth of the well diffusion layer for CMOS is 3 to 5 μm, and the P
The diffusion depth of the low-concentration diffusion layer 27 is set to 1 to 3 μm.
【００５２】図６（ｄ）では、分離領域用の厚い酸化膜
２８を形成した後、ゲート酸化膜２９を形成する。高耐
圧部のゲート酸化膜３０は、通常のトランジスタ部の膜
厚よりも厚くしておく。次に、ゲート電極となるポリシ
リコン膜３１を形成する。レジストをマスクとしてゲー
ト電極パターンを、エッチングで形成する。In FIG. 6D, after forming a thick oxide film 28 for the isolation region, a gate oxide film 29 is formed. The gate oxide film 30 in the high breakdown voltage section is made thicker than the normal transistor section. Next, a polysilicon film 31 serving as a gate electrode is formed. A gate electrode pattern is formed by etching using the resist as a mask.
【００５３】図６（ｅ）では高耐圧部のオフセット拡散
層となるＰ型の低濃度拡散層３２を形成する。このた
め、ボロンイオン注入をレジストマスクなしで、全面に
行う。In FIG. 6E, a P-type low-concentration diffusion layer 32 serving as an offset diffusion layer of a high breakdown voltage portion is formed. Therefore, boron ion implantation is performed on the entire surface without a resist mask.
【００５４】ここでオフセット拡散層である低濃度拡散
層３２の形成を、ゲート側壁のサイドウォール膜３３を
形成する前に行うのは、拡散深さをより伸ばし耐圧を向
上させると共に、高耐圧トランジスタの出力電流を多く
とるためである。The formation of the low-concentration diffusion layer 32, which is an offset diffusion layer, before the formation of the sidewall film 33 on the gate side wall is performed by increasing the diffusion depth, improving the breakdown voltage, and increasing the high breakdown voltage transistor. This is because a large output current is obtained.
【００５５】図６（ｆ）では、Ｎ型トランジスタの領域
にレジストの窓を開け、ＬＤＤ（Lightly Doped Drai
n）形成用のリンイオン注入を行う。その後、軽い熱処
理を行う。次に、ゲート電極の側壁にサイドウォール膜
３３を形成する。その後Ｐ型の高濃度ドレイン層３４を
形成するために、レジストをマスクとして砒素イオン注
入を行う。この後レジストを除去し、再度レジストをマ
スクとしてＢＦ2イオン注入を行う。このようにしてＰ
型の高濃度ドレイン層３４が形成される。In FIG. 6F, a resist window is opened in the region of the N-type transistor, and an LDD (Lightly Doped Dra
n) Implant phosphorus ions for formation. Thereafter, a light heat treatment is performed. Next, a sidewall film 33 is formed on the side wall of the gate electrode. After that, arsenic ion implantation is performed using the resist as a mask in order to form the P-type high-concentration drain layer 34. Thereafter, the resist is removed, and BF 2 ion implantation is performed again using the resist as a mask. Thus P
A high concentration drain layer 34 is formed.
【００５６】つぎにレジストを除去して薄い酸化膜を形
成する。さらに薄いＳｉＮ膜を形成して、ＢＰＳＧ膜な
どの層間絶縁膜を形成する。この後、温度９００℃程度
の熱処理を行う。この層間絶縁膜にコンタクト窓を形成
し、金属配線層を形成する。その上にパッシベーション
膜を形成する。Next, the resist is removed to form a thin oxide film. Further, a thin SiN film is formed, and an interlayer insulating film such as a BPSG film is formed. Thereafter, a heat treatment at a temperature of about 900 ° C. is performed. A contact window is formed in this interlayer insulating film, and a metal wiring layer is formed. A passivation film is formed thereon.
【００５７】[0057]
【発明の効果】以上述べてきたように、本発明における
高耐圧半導体装置及びその製造方法を実施することによ
り、高耐圧半導体装置の高耐圧入出力回路の半導体装置
の寸法、特に高耐圧トランジスタの縮小化に効果があ
り、横方向へのはみ出し寸法を抑えた低濃度拡散層をド
レイン部にも形成することで、半導体装置の寸法の縮小
化が図れる。しかも耐圧特性も劣化させない高耐圧半導
体装置を提供できる。As described above, by implementing the high breakdown voltage semiconductor device and the method of manufacturing the same according to the present invention, the dimensions of the semiconductor device of the high breakdown voltage input / output circuit of the high breakdown voltage semiconductor device, in particular, the dimensions of the high breakdown voltage transistor are reduced. The size of the semiconductor device can be reduced by forming a low-concentration diffusion layer having a reduced size in the lateral direction also in the drain portion. In addition, a high breakdown voltage semiconductor device that does not deteriorate the breakdown voltage characteristics can be provided.
【図１】本発明による高耐圧半導体装置の実施例の拡散
構造を示す断面図FIG. 1 is a sectional view showing a diffusion structure of an embodiment of a high breakdown voltage semiconductor device according to the present invention.
【図２】本発明の高耐圧拡散抵抗装置と高耐圧トランジ
スタの断面図FIG. 2 is a cross-sectional view of a high-breakdown-voltage diffusion resistance device and a high-breakdown-voltage transistor of the present invention.
【図３】本発明の高耐圧拡散抵抗装置と高耐圧トランジ
スタの上面図FIG. 3 is a top view of the high withstand voltage diffusion resistance device and the high withstand voltage transistor of the present invention.
【図４】高耐圧トランジスタの耐圧と横方向へのはみ出
し寸法との関係を示す図FIG. 4 is a diagram showing a relationship between a withstand voltage of a high-breakdown-voltage transistor and a protrusion size in a lateral direction.
【図５】高耐圧トランジスタの耐圧とオフセット寸法と
の関係を示す図FIG. 5 is a diagram showing a relationship between a withstand voltage of a high withstand voltage transistor and an offset dimension.
【図６】本発明の実施例における製造方法の拡散工程順
断面図FIG. 6 is a sectional view in the order of a diffusion step of a manufacturing method according to an embodiment of the present invention.
【図７】従来の高耐圧半導体装置の拡散構造を示す断面
図FIG. 7 is a sectional view showing a diffusion structure of a conventional high breakdown voltage semiconductor device.
１１ 半導体基板 １２ 高濃度拡散層 １２ａ ドレインエッヂ部 １３，１４ 低濃度拡散層 DESCRIPTION OF SYMBOLS 11 Semiconductor substrate 12 High concentration diffusion layer 12a Drain edge part 13,14 Low concentration diffusion layer
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/8238 H01L 27/092 H01L 21/336 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/78 H01L 21/8238 H01L 27/092 H01L 21/336
Claims (2)
一の導電型のウェル拡散層上に絶縁膜を介してゲート電
極が形成され、前記ゲート電極の一方の側に第二の導電
型のソース拡散層が形成され、前記ゲート電極の他方の
側に前記ゲート電極から離間されて第二の導電型のドレ
イン拡散層が形成され、前記ゲート電極と前記ドレイン
拡散層との間に、不純物濃度が前記ドレイン拡散層より
低い，第二の導電型のオフセット拡散層が形成されてな
る高耐圧半導体装置において、前記ドレイン拡散層の側
面及び底面を囲んで前記オフセット拡散層と同じ不純物
濃度の第二の導電型の拡散層が形成され、前記側面から
のはみ出し寸法Ｌ１及び前記底面からのはみ出し寸法Ｌ
２が、Ｌ２＞Ｌ１，０＜Ｌ１≦１μｍであり、 前記オフセット拡散層の，前記ドレイン拡散層の側面か
ら前記ゲート電極側へ伸びる長さ寸法Ｌ３が、４μｍ＞
Ｌ３≧３μｍで あることを特徴とする高耐圧半導体装
置。A first conductive type semiconductor substrate or a first conductive type semiconductor substrate;
The gate voltage is placed on one conductive type well diffusion layer via an insulating film.
A pole is formed and a second conductive material is formed on one side of the gate electrode.
A source diffusion layer of a second conductivity type is formed, and a drain diffusion layer of a second conductivity type is formed on the other side of the gate electrode and separated from the gate electrode, and the gate electrode and the drain diffusion layer are formed. between, not pure concentration is lower than the drain diffusion layer, the second in the conductivity type high voltage semiconductor device offset diffusion layer are formed of the offset surrounds the side and bottom surfaces of the drain diffusion layer A diffusion layer of the second conductivity type having the same impurity concentration as the diffusion layer is formed, and the protrusion dimension L1 from the side surface and the protrusion dimension L from the bottom surface are formed.
2 satisfies L2> L1, 0 <L1 ≦ 1 μm, and the offset diffusion layer has a side surface of the drain diffusion layer.
Length L3 extending from the gate electrode side to the gate electrode side is 4 μm>
A high breakdown voltage semiconductor device, wherein L3 ≧ 3 μm .
一の導電型のウェル拡散層中に、第二の導電型でなる高
濃度のドレイン拡散層及び第二の導電型でなる低濃度の
オフセット拡散層を持つ高耐圧トランジスタと、第二の
導電型でなる低濃度の抵抗拡散層を持つ高耐圧抵抗装置
とを形成する工程をそなえ、 前記オフセット拡散層を、前記ドレイン拡散層の側面及
び底面を囲み，かつ前記ドレイン拡散層の側面からのは
み出し寸法Ｌ１及び前記ドレイン拡散層の底面からのは
み出し寸法Ｌ２の範囲をもつ第１の低濃度拡散層と、前
記ドレイン拡散層の側面から前記第１の低濃度拡散層の
側面をこえて延在し，前記ドレイン拡散層の側面からの
はみ出し寸法Ｌ３をもつ第２の低濃度拡散層とで、前記
寸法Ｌ１，Ｌ２及びＬ３の各寸法を，それぞれ，Ｌ２＞
Ｌ１，０＜Ｌ１≦１μｍ及び４μｍ＞Ｌ３≧３μｍの寸
法関係で、かつ前記第１の低濃度拡散層及び前記第２の
低濃度拡散層を同じ濃度に設定して形成すること、及び
前記抵抗拡散層を、前記オフセット拡散層の形成と同一
工程で，前記第１の低濃度不純物の領域が前記第２の低
濃度不純物の領域の中を貫通するように形成することを
特徴とする高耐圧半導体装置の製造方法。2. A high-concentration drain diffusion layer of a second conductivity type and a low-concentration drain of a second conductivity type in a semiconductor substrate of a first conductivity type or a well diffusion layer of a first conductivity type. Forming a high withstand voltage transistor having an offset diffusion layer and a high withstand voltage resistance device having a low-concentration resistance diffusion layer of a second conductivity type, wherein the offset diffusion layer is formed on a side surface of the drain diffusion layer. A first low-concentration diffusion layer surrounding the bottom surface and having a dimension L1 protruding from the side surface of the drain diffusion layer and a dimension L2 protruding from the bottom surface of the drain diffusion layer; The second low-concentration diffusion layer extending beyond the side surface of the first low-concentration diffusion layer and having a dimension L3 protruding from the side surface of the drain diffusion layer has the dimensions L1, L2 and L3. , Each , L2>
L1 , 0 <L1 ≦ 1 μm and 4 μm> L3 ≧ 3 μm , and the first low-concentration diffusion layer and the second low-concentration diffusion layer are formed to have the same concentration, and the resistance is set. Forming a diffusion layer in the same step as forming the offset diffusion layer so that the first low concentration impurity region penetrates the second low concentration impurity region; A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12125793A JP3265712B2 (en) | 1992-05-25 | 1993-05-24 | High breakdown voltage semiconductor device and method of manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13218692 | 1992-05-25 | ||
| JP4-132186 | 1992-05-25 | ||
| JP12125793A JP3265712B2 (en) | 1992-05-25 | 1993-05-24 | High breakdown voltage semiconductor device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645602A JPH0645602A (en) | 1994-02-18 |
| JP3265712B2 true JP3265712B2 (en) | 2002-03-18 |
Family
ID=26458677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12125793A Expired - Fee Related JP3265712B2 (en) | 1992-05-25 | 1993-05-24 | High breakdown voltage semiconductor device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265712B2 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003092078A1 (en) * | 2002-04-25 | 2003-11-06 | Sanken Electric Co., Ltd. | Semiconductor element and manufacturing method thereof |
| JP2005076606A (en) * | 2003-09-03 | 2005-03-24 | Honda Motor Co Ltd | Valve system for multi-cylinder engine |
| JP2006156779A (en) | 2004-11-30 | 2006-06-15 | Seiko Epson Corp | Semiconductor device and its manufacturing method |
| US8207580B2 (en) | 2009-05-29 | 2012-06-26 | Power Integrations, Inc. | Power integrated circuit device with incorporated sense FET |
| US9983239B2 (en) | 2016-05-13 | 2018-05-29 | Power Integrations, Inc. | Integrated linear current sense circuitry for semiconductor transistor devices |
| DE112016007127T5 (en) | 2016-08-08 | 2019-08-22 | Power Integrations, Inc. | INTEGRATED CIRCUIT FOR FAST TEMPERATURE PERCEPTION OF SEMICONDUCTOR SWITCHING DEVICE |
-
1993
- 1993-05-24 JP JP12125793A patent/JP3265712B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0645602A (en) | 1994-02-18 |
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