JP3265045B2 - 電圧制御発振器 - Google Patents
電圧制御発振器Info
- Publication number
- JP3265045B2 JP3265045B2 JP09424693A JP9424693A JP3265045B2 JP 3265045 B2 JP3265045 B2 JP 3265045B2 JP 09424693 A JP09424693 A JP 09424693A JP 9424693 A JP9424693 A JP 9424693A JP 3265045 B2 JP3265045 B2 JP 3265045B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- controlled
- supply source
- conductivity type
- potential supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000010355 oscillation Effects 0.000 claims description 77
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 18
- 230000003071 parasitic effect Effects 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/06—Frequency or rate modulation, i.e. PFM or PRM
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
CO;Voltage Controlled Oscilator)に関し、特にP
LL(Phase Locked Loop )回路の局部発振器として使
用されるものである。
例を示している。この発振器は日本楽器製造株式会社製
の「YM3623」に内蔵されているもので、カタログ
No.LSI−1136230の第5頁に記載されてい
る。
は奇数)の遅延回路11−1〜11−nがリング型に接
続された構成になっている。各々の遅延回路11−1〜
11−nは、遅延回路11−1で代表して示すようにP
チャネル型MOSトランジスタP1,P2とNチャネル
型MOSトランジスタN1,N2から構成される。上記
MOSトランジスタP2,N2は相補型インバータを構
成しており、MOSトランジスタP2と電源VDD間には
MOSトランジスタP1が接続され、MOSトランジス
タN2と接地点GND間にはMOSトランジスタN1が
接続される。そして、上記MOSトランジスタP1のゲ
ートは接地点GNDに接続され、上記MOSトランジス
タN1のゲートには制御電圧Vcが印加される。初段の
遅延回路11−1の出力ノードは2段目の遅延回路11
−2の入力ノードに、この遅延回路11−2の出力ノー
ドは3段目の遅延回路11−3の入力ノードにそれぞれ
接続され、以下同様に遅延回路11−4〜11−(n−
1)の出力ノードが順次次段の遅延回路11−5〜11
−nの入力ノードに接続される。n段目の遅延回路11
−nの出力ノードは初段の遅延回路11−1の入力ノー
ドに接続される。そして、このn段目の遅延回路11−
nから発振出力OSCを得る。図15に示す遅延回路1
1−1〜11−nの各遅延時間をTdとすると、この発
振器の発振周波数fosc.は
の遅延時間Tdは、各遅延回路の出力の立ち上がり時
は、MOSトランジスタP1,P2のオン抵抗rP1,
rP2と次段のゲート容量等の寄生容量Cによる時定数
τup τup=C×(rP1+rP2) に依存し、立ち下がり時は、MOSトランジスタN1,
N2のオン抵抗rN1,rN2と寄生容量Cによる時定
数τdownにより同様に、 τdown=C×(rN1+rN2) に依存する。従って、
トランジスタN1のオン抵抗rN1が変化し、遅延時間
Tdが変化することにより発振周波数fosc.が変化す
る。
振特性を示している。図示する如く、制御電圧Vcを変
化させることにより、ΔWの幅で発振周波数fosc.を変
えることができる。
の発振器では、発振周波数fosc.の制御をMOSトラン
ジスタN1のみで行っているため、特に制御電圧Vcが
低くなると時定数τupとτdownのアンバランスにより発
振が不安定となり、更に低くなるとMOSトランジスタ
N1がカットオフして発振を停止してしまう。また、発
振周波数fosc.の安定度は図16に示した制御電圧Vc
−発振周波数fosc.の傾きに依存しており、傾きが緩や
かなほど安定した発振周波数を得ることができる。従っ
て、従来のVCOでは、安定した発振を得るためには発
振周波数の可変範囲をあまり広く取れない。また、発振
が停止した場合に、システムが不安定になったり、誤動
作をしてしまうような応用システムに用いる時には、制
御電圧Vcがある値以下に下がらないような回路的な工
夫が必要となる。
スタムLSI等のような自動設計に用いられるコア・セ
ルとして使用する場合には、可変周波数の制限により応
用システムの範囲が限定されたり、制御電圧が下がり過
ぎると発振が停止することによる使用上の制約がある。
従って、高い汎用性が要求されるコア・セルとして用い
る場合には問題となる。
の電圧制御発振器は、発振周波数の可変範囲が狭く、低
域から高域まで安定した発振周波数が得られないため、
多様な応用システムに対応できないという問題があっ
た。また、制御電圧が接地電位になると発振が停止して
しまい、応用システムへの適用が容易に行えないという
問題があった。
れたもので、その目的とするところは、発振周波数の可
変範囲を広くでき、低域から高域まで安定した発振周波
数が得られる電圧制御発振器を提供することにある。
ムに対応できる電圧制御発振器を提供することにある。
また、この発明の更に他の目的は、制御電圧が接地電位
になっても発振が停止せず、応用システムへの適用が容
易に行える電圧制御発振器を提供することにある。
ャージ・シェアの影響を防止できる電圧制御発振器を提
供することにある。この発明の更に別の目的は、制御電
圧の変動や各MOSトランジスタの閾値電圧の製造ばら
つき等の影響を受け難くでき、発振波形のデューティの
崩れやこれによる異常発振を防止できる電圧制御発振器
を提供することにある。
求項1に記載した電圧制御発振器は、一端が第1の電位
供給源に接続され、入力信号で導通制御される第1導電
型の第1トランジスタと、一端が上記第1トランジスタ
の他端に接続され、上記入力信号で導通制御される第1
導電型の第2トランジスタと、一端が上記第2トランジ
スタの他端に接続され、上記入力信号で導通制御される
第2導電型の第3トランジスタと、上記第3トランジス
タの他端と第2の電位供給源間に接続され、上記入力信
号で導通制御される第2導電型の第4トランジスタと、
上記第1の電位供給源と上記第1,第2トランジスタの
接続点間に接続され、第1の制御電圧で導通制御される
第1導電型の第5トランジスタと、上記第3,第4トラ
ンジスタの接続点と上記第2の電位供給源間に接続さ
れ、上記第2の電位供給源と上記第1の電位供給源との
中間電位に対して上記第1の制御電圧と対称な第2の制
御電圧で導通制御される第2導電型の第6トランジスタ
と、上記第1の電位供給源と上記第3,第4トランジス
タの接続点間に接続され、上記入力信号で導通制御され
る第1導電型の第7トランジスタと、上記第1,第2ト
ランジスタの接続点と第2の電位供給源間に接続され、
上記入力信号で導通制御される第2導電型の第8トラン
ジスタとを備え、上記第2,第3トランジスタの接続点
から上記入力信号の遅延信号を出力する遅延回路をリン
グ型に奇数段接続したことを特徴としている。
一端が第1の電位供給源に接続され、制御電圧で導通制
御される第1導電型の第1トランジスタと、一端が上記
第1トランジスタの他端に接続され、入力信号で導通制
御される第1導電型の第2トランジスタと、上記第2ト
ランジスタの他端と第2の電位供給源間に接続され、上
記入力信号で導通制御される第2導電型の第3トランジ
スタと、一端が上記第2の電位供給源に接続され、他端
が上記第1,第2トランジスタの接続点間に接続され、
上記入力信号で導通制御される第2導電型の第4トラン
ジスタと、上記第1トランジスタに並列接続され、上記
入力信号で導通制御される第1導電型の第5トランジス
タとを備え、上記入力信号を遅延した信号を上記第2,
第3トランジスタの接続点から出力する遅延回路をリン
グ型に奇数段接続して形成したことを特徴としている。
第1の電位供給源に接続され、制御電圧で導通制御され
る第1導電型の第1トランジスタと、一端が上記第1ト
ランジスタの他端に接続され、入力信号で導通制御され
る第1導電型の第2トランジスタと、一端が上記第2ト
ランジスタの他端に接続され、上記入力信号で導通制御
される第2導電型の第3トランジスタと、一端が上記第
2の電位供給源に接続され、他端が上記第1,第2トラ
ンジスタの接続点間に接続され、上記入力信号で導通制
御される第2導電型の第4トランジスタと、上記第2の
電位供給源と上記第3トランジスタの他端間に接続さ
れ、上記第1の電位供給源の電位で導通制御される第2
導電型の第5トランジスタと、一端が上記第5,第3ト
ランジスタの接続点に接続され、他端が上記第1の電位
供給源に接続され、上記入力信号で導通制御される第1
導電型の第6トランジスタとを備え、上記入力信号を遅
延した信号を上記第2,第3トランジスタの接続点から
出力する遅延回路をリング型に奇数段接続して形成した
ことを特徴としている。
スタで最小発振周波数を規定し、第5,第6トランジス
タにより第1,第2の制御電圧のレベルに対応した発振
周波数(最小発振周波数から最大周波数まで)に設定可
能である。第8トランジスタは、入力信号のレベルが第
2トランジスタの閾値電圧近傍でこの第2トランジスタ
がカットオフ動作になった時、第1,第2,第5トラン
ジスタの接続点を“L”レベルにディスチャージする。
一方、第7トランジスタは、入力信号のレベルが第3ト
ランジスタの閾値電圧近傍でこの第3トランジスタがカ
ットオフ動作になった時、第3,第4,第6トランジス
タの接続点を“H”レベルにチャージする。そして、上
記第2トランジスタまたは第3トランジスタがオン状態
の時には、これらのトランジスタのソース,ドレイン間
の電位をほぼ等しくできる。これによって、第1,第
2,第5トランジスタの接続点と第1の電位供給源間及
び第3,第4,第6トランジスタの接続点と第2の電位
供給源間にそれぞれ存在する寄生容量にはチャージされ
ないので、チャージ・シェアを防止できる。請求項7,
9に示すように構成すれば、第4トランジスタによって
第1,第2トランジスタの接続点の電位を安定させるこ
とができる。
照して説明する。図1は、この発明の第1の実施例に係
る電圧制御発振器の構成を示す回路図であり、図2は上
記図1に示した電圧制御発振器における1つの遅延回路
を抽出して示している。
御部12と発振部13とで構成されており、制御部13
は相補型インバータ14と抵抗R1,R2から形成され
る。上記インバータ14は、Pチャネル型MOSトラン
ジスタP3とNチャネル型MOSトランジスタN3から
成る。上記抵抗R1の一端には制御電圧Vcが印加さ
れ、他端は上記インバータ14の入力端に接続される。
上記抵抗R2はインバータ14の入力端と出力端との間
に接続される。一方、発振部13はn段(nは奇数)の
遅延回路11−1〜11−nをリング型に奇数段接続し
た構成となっている。これら各遅延回路11−1〜11
−n中のPチャネル型MOSトランジスタP4のゲート
に、上記インバータ14の出力端が接続される。上記制
御部13の利得Gは、抵抗R1,R2の抵抗値をそれぞ
れr1,r2とすると、
増幅器となっている。動作の中心点は、インバータ14
の回路閾値となるため、MOSトランジスタP3とMO
SトランジスタN3の相互コンダクタンスgmが等しく
なるように素子のサイズを決めると、動作の中心点がV
DD/2となる。これによって、制御電圧Vcに対してV
DD/2を中心(基準)にほぼ対称な出力/Vcが得られ
る。このインバータ14は、一般的な演算増幅器で置き
換えが可能であるが、インバータの方が入出力電圧の動
作範囲が広く、製造プロセスのばらつきの影響を受け難
いため設計が容易であり、更に回路規模が小さいなどの
利点もある。
1−nは、図2に示すように、Pチャネル型MOSトラ
ンジスタP4,P5,P6とNチャネル型MOSトラン
ジスタN4,N5,N6から構成される。MOSトラン
ジスタP5,N5は相補型のインバータ15を構成して
おり、MOSトランジスタP5と電源VDDとの間に発振
周波数制御用のMOSトランジスタP4,P6が並列接
続され、MOSトランジスタN5と接地点GNDとの間
に発振周波数制御用のMOSトランジスタN4,N6が
並列接続される。上記MOSトランジスタP4のゲート
は制御部12中のインバータ14の出力端に接続される
ことにより制御電圧/Vcが印加され、MOSトランジ
スタP6のゲートは接地点GNDに接続される。上記M
OSトランジスタN4のゲートには制御電圧Vcが印加
され、MOSトランジスタN6のゲートは電源VDDに接
続される。
ジスタP6とN6は、MOSトランジスタP4,N4が
カットオフした時にMOSトランジスタP5,N5に流
れる電流の最低値を決めており、これら2つのトランジ
スタにより、制御電圧Vcが接地電位(/Vcは電源電
位)になっても発振状態が維持される。そして、この2
つのトランジスタにより発振周波数fosc.の最小値が決
まるため、2つのトランジスタP6,N6のサイズ(チ
ャネル長Lやチャネル幅W)を変えることによって、発
振周波数fosc.の最小値を容易に設計できる。また、上
記MOSトランジスタP4,N4は、制御電圧Vcが電
源電位VDD(/Vcは接地電位GND)となった場合の
電流の最大値を決めており、これら2つのトランジスタ
により発振周波数fosc.の最大値が決まるため、2つの
トランジスタのサイズを変えることによって発振周波数
fosc.の最大値も容易に設計できる。
明による電圧制御発振器の発振特性と、図15に示した
従来の電圧制御発振器の発振特性を比較して示してい
る。なお、破線は理想の発振特性である。図示するよう
に、この発明の発振器の方が従来の発振器の発振特性よ
りも理想の発振特性に近く、且つ発振周波数の可変範囲
を広くできるとともに、制御電圧Vcが0Vになっても
発振状態を維持できる。
な効果が得られる。 (a)図3に示すように、図15に示した従来の発振器
と比較して理想の発振特性に近く、且つ周波数の可変範
囲を広くできる。
発振動作が停止する問題はない。 (c)図1に示す実施例では、制御電圧Vcに対してV
DD/2を中心にしてほぼ対称な制御電圧/Vcを得るた
めに、インバータと抵抗素子2個によってゲインが1倍
の反転増幅器を構成している。この反転増幅器により、
動作範囲を広くでき、製造プロセスのばらつきの影響を
受け難くできる。上記反転増幅器は、回路規模が小さ
く、パターン占有面積の増加もほとんどない。
圧制御発振器について説明するためのもので、上記図2
に示した遅延回路の他の構成例を示している。この回路
では、上記図2に示した回路におけるMOSトランジス
タP6に代えて抵抗R3を設けるとともに、MOSトラ
ンジスタN6に代えて抵抗R4を設けている。上記MO
SトランジスタP6,N6はともに常時導通状態であ
り、負荷素子として働くので、図4に示すように抵抗R
3,R4に置き換えても基本的には同じ動作を行い、同
様な作用効果が得られる。
3,4の実施例に係る電圧制御発振器について説明する
ためのもので、遅延回路の更に他の構成例を示してい
る。図5に示す回路では、上記図2に示した回路におけ
るMOSトランジスタP4,P6に代えてディプレッシ
ョン型のMOSトランジスタD1を設けるとともに、M
OSトランジスタN4,N6に代えてディプレッション
型のMOSトランジスタD2を設けている。そして、上
記MOSトランジスタD1,D2のゲートに、制御電圧
Vcを印加している。上記遅延回路をリング型に奇数段
接続して電圧制御発振器を構成する。
のMOSトランジスタD1,D2は、ゲート電位が0V
であっても電流が流れるので、上記各実施例と同様に制
御電圧Vcが接地電位となっても発振状態を維持でき
る。また、制御電圧Vcに応じてオン抵抗が変化するの
で、少ない素子数で上記図2及び図4に示した回路と同
様な作用効果が得られる。
5の出力端にディプレッション型のMOSトランジスタ
D3を設けている。そして、このMOSトランジスタD
3のゲートに制御電圧Vcを印加している。このような
構成では、インバータ15の出力信号の立上がりや立ち
下がりの遅延時間をMOSトランジスタD3のオン抵抗
に応じて制御することになる。MOSトランジスタD3
は、ゲート電位が0Vであっても電流が流れるので、上
述した各実施例と同様に制御電圧Vcが接地電位となっ
ても発振状態を維持できる。
圧制御発振器について説明するためのもので、上記図1
に示した回路における制御部12の他の構成例を示して
いる。図7に示す回路は、2つのインバータ16,17
と4つの抵抗R5〜R8とから構成されている。この回
路は図1に示した回路における制御部12を2段縦続接
続したものである。すなわち、抵抗R5の一端には制御
電圧Vcが印加され、この抵抗R5の他端はインバータ
16の入力端に接続される。このインバータ16の入力
端と出力端間には抵抗R6が接続される。上記インバー
タ16の出力端は抵抗R7の一端に接続され、この抵抗
R7の他端はインバータ17の入力端に接続される。こ
のインバータ17の入力端と出力端間には抵抗R8が接
続される。そして、上記インバータ17の出力端から制
御電圧Vcと同相の制御電圧Vc´を得、上記インバー
タ16の出力端から制御電圧Vcに対してVDD/2(但
し、VDDはインバータ16の電源)を基準にしてほぼ対
称な制御電圧/Vc´を得る。
ても、図1に示した制御部12と実質的に同様な動作を
行い、図2及び図4に示したような構成の遅延回路をリ
ング型に奇数段接続した発振部に適用することにより、
同じ作用効果が得られる。
の実施例に係る電圧制御発振器について説明するための
もので、上記図1及び図2に示した電圧制御発振器を改
良したものである。すなわち、図2に示した構成の遅延
回路をIC化すると、Pチャネル型MOSトランジスタ
P4,P6のドレイン共通接続点と電源VDD間、Nチャ
ネル型MOSトランジスタN4,N6のドレイン共通接
続点と接地点GND間にそれぞれ第1,第2の寄生容量
が形成される。また、相補型インバータ15の出力端と
接地点GND間には、第3の寄生容量が形成される。上
記第1,第2の寄生容量と第3の寄生容量との間でチャ
ージ・シェアを起こし、遅延時間が設計値よりも短くな
るので、発振器の最小発振周波数を低くすることが難し
くなる。また、製造ばらつきによりMOSトランジスタ
の閾値電圧Vthが変動すると、制御電圧Vcが閾値電圧
Vthに近くなったとき、トランジスタN4がカットオフ
のままなのに対し、トランジスタP4が先に電流を流し
始めるため、Pチャネル型MOSトランジスタとNチャ
ネル型MOSトランジスタとのバランスが崩れ、発振波
形のデューティがずれる。そこで、この第6の実施例で
は、上記寄生容量の存在や製造ばらつきによるMOSト
ランジスタの閾値電圧の変動に配慮したものである。
御部12と発振部13とで構成されており、制御部13
は相補型インバータ14と抵抗R1,R2とから形成さ
れる。上記抵抗R1の一端には制御電圧Vcnが印加さ
れ、他端は上記インバータ14の入力端に接続される。
上記抵抗R2はインバータ14の入力端と出力端との間
に接続される。そして、インバータ14の出力端から制
御電圧Vcpが出力され、この制御電圧Vcpと上記制
御電圧Vcnとで発振部13の動作が制御される。制御
電圧Vcpは、電源VDDと接地点GNDの中間電位VDD
/2を基準にして制御電圧Vcnと対称の関係にある電
圧である。上記発振部13はn段の遅延回路11−1〜
11−nをリング型に奇数段接続し、最終段11−nの
出力をインバータ18を介して発振出力OSCとして出
力する構成となっている。
−1〜11−nは、図9に示すように、Pチャネル型M
OSトランジスタP11〜P14とNチャネル型MOS
トランジスタN11〜N14とから構成される。MOS
トランジスタP11,P12,N12,N11は、電源
VDDと接地点GND間に直列接続され、各ゲートに入力
信号VINが供給される。上記トランジスタP11のソー
ス,ドレインにはそれぞれMOSトランジスタP13の
ソース,ドレインが接続され、このトランジスタP13
のゲートには上記インバータ14から出力される制御電
圧Vcpが供給される。上記トランジスタN11のドレ
イン,ソースにはそれぞれMOSトランジスタN13の
ドレイン,ソースが接続され、このトランジスタN13
のゲートには上記制御電圧Vcnが供給される。電源V
DDとMOSトランジスタN12,N11の接続点間に
は、MOSトランジスタP14のソース,ドレインが接
続され、上記MOSトランジスタP11,P12の接続
点と接地点GND間にはMOSトランジスタN14のソ
ース,ドレインが接続される。これらMOSトランジス
タP14,N14のゲートにはそれぞれ、入力信号VIN
が供給される。そして、MOSトランジスタP12とN
12のドレイン共通接続点から出力信号VOUTが出力さ
れる。
MOSトランジスタP11,P12,P13の接続点
(ノードV11)と電源VDD間に、キャパシタCpで等
価的に表すように寄生容量が形成される。MOSトラン
ジスタN11,N12,N13の接続点(ノードV1
2)と接地点GND間には、キャパシタCnで等価的に
表すように寄生容量が形成される。また、出力端と接地
点GND間には、寄生容量Coが付随する。
VOUT を出力するようになっており、MOSトランジス
タP11,N11で最小発振周波数fmin を規定し、M
OSトランジスタP13,N13により制御電圧Vc
p,Vcnのレベルに対応した発振周波数(最小発振周
波数fmin から最大周波数fmax まで)に設定可能にな
っている。ここで、MOSトランジスタN14は、入力
信号VINのレベルがPチャネル型MOSトランジスタの
閾値電圧近傍でMOSトランジスタP12がカットオフ
動作になった時、ノードV11を“L”レベルにディス
チャージする。一方、MOSトランジスタP14は、入
力信号VINのレベルがNチャネル型MOSトランジスタ
の閾値電圧近傍でMOSトランジスタN12がカットオ
フ動作になった時、ノードV12を“H”レベルにチャ
ージする。そして、上記MOSトランジスタP12また
はN12がオン状態の時には、これらのトランジスタP
12,N12のソース,ドレイン間の電位がほぼ等しく
なる。従って、寄生容量Cp,Cnが存在してもこれら
の容量はチャージされないので、チャージ・シェアは発
生しない。よって、遅延時間が短くなることはなく、最
小発振周波数fmin はMOSトランジスタP11,N1
1によって規定された設計値になる。また、ノードV1
1,V12をそれぞれ“L”レベルと“H”レベルに安
定させることができるため、出力信号VOUT を接地電位
から電源電位までフルスィングさせることができる。こ
の結果、制御電圧Vcp,Vcnの変動や各MOSトラ
ンジスタの閾値電圧の製造ばらつき等の影響を受け難く
でき、発振波形のデューティの崩れやこれによる異常発
振を確実に防止できる。
上昇し、MOSトランジスタP13,N13を流れる電
流が大きくなると、MOSトランジスタN14とP14
でノードV12,V11をそれぞれ“L”レベル,
“H”レベルに設定できず、各ノードV12,V11は
中間レベルとなり、チャージ・シェアが起こる。しかし
ながら、この場合にはMOSトランジスタP13とN1
3の電流駆動能力が十分大きくなって大きな出力振幅に
なるため、出力振幅に対するチャージ・シェアによる電
圧変動の割合は小さく、VCOの動作への影響はほとん
どない。
電圧制御発振器を示している。この電圧制御発振器は、
他の実施例と同様に制御部12と発振部13とで構成さ
れている。制御部13はナンドゲート19、抵抗R9,
R10、インバータ20、トランスファゲート21、及
びNチャネル型MOSトランジスタN30から構成され
る。抵抗R9の一端及びトランスファゲート21の一端
には制御電圧Vcnが供給され、上記インバータ20の
入力端、トランスファゲート21中のPチャネル型MO
Sトランジスタのゲート、及びMOSトランジスタN3
0のゲートにパワーダウン信号PDが供給される。上記
抵抗R9の他端はナンドゲート19の一方の入力端及び
抵抗R10の一端に接続され、上記インバータ20の出
力端はナンドゲート19の他方の入力端及びトランスフ
ァゲート21中のNチャネル型MOSトランジスタのゲ
ートに接続される。このナンドゲート19の出力端は、
抵抗R10の他端及び制御信号線22−1に接続され
る。上記トランスファゲート21の他方の入力端は、制
御信号線22−2に接続される。この信号線22−2と
接地点GND間にはMOSトランジスタN30が接続さ
れる。
11−1は、Pチャネル型MOSトランジスタP31〜
P34、及びNチャネル型MOSトランジスタN30〜
N35から形成される。電源VDDと接地点GND間に
は、MOSトランジスタP31,P32,N32,N3
1が直列接続される。MOSトランジスタP31のゲー
トは上記制御信号線22−1に接続され、MOSトラン
ジスタP32,N32,N31のゲートは最終段の遅延
回路11−nの出力端に接続される。MOSトランジス
タP31のソース,ドレインにはそれぞれ、MOSトラ
ンジスタP33のソース,ドレインが接続され、MOS
トランジスタP32,N32の接続点と接地点GND間
にはMOSトランジスタN35のドレイン,ソースが接
続される。これらMOSトランジスタP33,N35の
ゲートには上記パワーダウン信号PDが供給される。電
源VDDとトランジスタN32,N31の接続点間には、
MOSトランジスタP34のソース,ドレインが接続さ
れ、このトランジスタP34のゲートには最終段の遅延
回路11−nの出力信号が供給される。また、トランジ
スタP31,P32の接続点と接地点GND間には、M
OSトランジスタN34のドレイン,ソースが接続さ
れ、このトランジスタN34のゲートには最終段の遅延
回路11−nの出力信号が供給される。そして、トラン
ジスタN31のドレイン,ソースにトランジスタN33
のドレイン,ソースがそれぞれ接続され、このトランジ
スタN33のゲートが制御信号線22−2に接続され
る。
は、上記図9と同じ回路構成になっている。上述したよ
うな遅延回路11−1〜11−nをリング型に奇数段接
続し、最終段の遅延回路11−nからインバータ18を
介して発振出力OSCを得る。
示した電圧制御発振回路をパワーダウン信号PDのレベ
ルに応じて制御できる。すなわち、パワーダウンモード
が選択され、パワーダウン信号PDが“H”レベルにな
ると、トランスファゲート21がオフ、MOSトランジ
スタN30がオン、ナンドゲート19の出力が“H”レ
ベルとなる。この結果、制御信号線22−1,22−2
はそれぞれ“H”レベル,“L”レベルとなり、遅延回
路11−1中のMOSトランジスタP31,N33、及
び遅延回路11−2〜11−n中のMOSトランジスタ
P13,N13がオフする。また、パワーダウン信号P
Dの“H”レベルによって、遅延回路11−1中のMO
SトランジスタP33がオフ、N35がオンする。従っ
て、初段の遅延回路11−1の動作が停止され、出力信
号は“L”レベルに固定される。二段目以降の偶数段目
の遅延回路11−2,11−4,…の出力は“H”レベ
ル、奇数段目の遅延回路11−3,…,11−nの出力
は“L”レベルに固定され、発振動作が停止される。出
力の“H”レベル及び“L”レベルが固定された状態で
は各遅延回路11−1〜11−nに電流は流れないの
で、電流はほとんど消費されない。
ルの時は、トランスファゲート21がオン、MOSトラ
ンジスタN30がオフ、ナンドゲート19の出力が
“H”レベルと“L”レベルの中間レベルとなる。この
結果、制御信号線22−1,22−2はそれぞれ制御電
圧Vcp,Vcnとなり、遅延回路11−1中のMOS
トランジスタP31,N33、及び遅延回路11−2〜
11−n中のMOSトランジスタP13,N13がオン
する。また、パワーダウン信号PDの“L”によって、
遅延回路11−1中のMOSトランジスタP33がオ
ン、N35がオフする。従って、初段の遅延回路11−
1は二段目以降の遅延回路11−2〜11−nと実質的
に同じ回路構成となり、発振動作が行われる。この時の
動作は図8に示した回路と同様であるので、第6の実施
例と同じ作用効果が得られる。
の第8ないし第11の実施例に係る電圧制御発振器につ
いて説明するためのもので、遅延回路の構成例を示して
いる。上記遅延回路が奇数段リング型に接続されて発振
回路が構成される。これらの回路は、いずれもゲートに
制御電圧Vcnが印加されるNチャネル型MOSトラン
ジスタで発振周波数を制御するようになっている。
トランジスタP41〜P43とNチャネル型MOSトラ
ンジスタN41〜N43から構成されている。MOSト
ランジスタP41,P42,N42,N41は、電源V
DDと接地点GND間に直列接続される。上記MOSトラ
ンジスタP41のゲートには接地点GNDが接続され、
上記MOSトランジスタN41のゲートには制御電圧V
cnが印加される。上記MOSトランジスタP42,N
42のゲートには入力信号VINが供給され、これらトラ
ンジスタP42とN42との接続点から出力信号Vout
が出力される。上記MOSトランジスタP43は、電源
VDDとトランジスタN42,N41との接続点との間に
接続され、ゲートに入力信号VINが供給される。また、
上記MOSトランジスタN43は、トランジスタP41
とP42の接続点と接地点GNDとの間に接続され、ゲ
ートに入力信号VINが供給される。
続して発振器を構成すると、最小発振周波数fmin 時に
発振が停止する。しかしながら、トランジスタP43,
N43によりトランジスタP41,P42の接続点の電
位、及びトランジスタN42,N41の接続点の電位を
安定化できる。
OSトランジスタP51〜P53とNチャネル型MOS
トランジスタN51〜N54から構成されている。MO
SトランジスタP51,P52,N52,N51は、電
源VDDと接地点GND間に直列接続され、これら各トラ
ンジスタのゲートに入力信号VINが供給される。上記M
OSトランジスタP53は、電源VDDとトランジスタN
52,N51の接続点間に接続され、ゲートに入力信号
VINが供給される。また、上記MOSトランジスタN5
3は、トランジスタP51,P52の接続点と接地点G
NDとの間に接続され、ゲートに入力信号VINが供給さ
れる。MOSトランジスタN54は、トランジスタN5
1に並列接続され、ゲートに制御電圧Vcnが印加され
る。そして、トランジスタP52とN52との接続点か
ら上記入力信号VINを遅延した出力信号Vout が出力さ
れる。
た回路におけるPチャネル型MOSトランジスタP13
を除去したものと等価である。図13に示す遅延回路
は、Pチャネル型MOSトランジスタP61,P62と
N61,N62から構成されている。MOSトランジス
タP61,N61,N62は、電源VDDと接地点GND
間に直列接続される。上記トランジスタP61,N61
のゲートには入力信号VINが供給され、トランジスタN
62のゲートには制御電圧Vcnが印加される。更に、
上記トランジスタP62は、電源VDDとトランジスタN
61,N62の接続点間に接続され、ゲートに入力信号
VINが供給される。そして、上記トランジスタP61と
N61との接続点から上記入力信号VINを遅延した出力
信号VOUT が出力される。
示した回路と同様に、最小発振周波数fmin 時に発振が
停止する。図14に示す遅延回路は、上記図13に示し
た回路におけるトランジスタP61とP62との接続点
と接地点GND間に、ゲートに入力信号VINが供給され
るNチャネル型MOSトランジスタN63を付加したも
のである。
いて、各Nチャネル型MOSトランジスタとPチャネル
型MOSトランジスタの極性、及び電源の極性を入れ替
えるとともに制御信号としてVcpを供給し、Pチャネ
ル型MOSトランジスタで発振周波数を制御するように
構成しても同様な特性が得られるのは勿論である。
御発振器は次のような効果が得られる。発振周波数の可
変範囲を広くでき、低域から高域まで安定した発振周波
数が得られる。また、多様な応用システムに対応でき
る。制御電圧が接地電位になっても発振が停止せず、応
用システムへの適用が容易に行える。更に、寄生容量に
よるチャージ・シェアの影響を防止できる。制御電圧の
変動や各MOSトランジスタの閾値電圧の製造ばらつき
等の影響を受け難くでき、発振波形のデューティの崩れ
やこれによる異常発振を防止できる。
の構成を示す回路図。
を示す回路図。
性を比較して示す図。
について説明するためのもので、図1に示した回路にお
ける各遅延回路の他の構成例を示す回路図。
について説明するためのもので、発振器を構成する遅延
回路の別の構成例を示す回路図。
について説明するためのもので、発振器を構成する遅延
回路の更に別の構成例を示す回路図。
について説明するためのもので、図1に示した回路にお
ける制御部の他の構成例を示す回路図。
について説明するためのもので、図2に示した遅延回路
を改良した構成例を示す回路図。
を詳細に示す回路図。
器を示す回路図。
器について説明するためのもので、遅延回路の構成例を
示す回路図。
器について説明するためのもので、遅延回路の構成例を
示す回路図。
振器について説明するためのもので、遅延回路の構成例
を示す回路図。
振器について説明するためのもので、遅延回路の構成例
を示す回路図。
図。
発振部、14〜18,20…インバータ、19…ナンド
ゲート、P3〜P6,P11〜P14,P31〜P3
4,P41〜P43,P51〜P53,P61〜P63
…Pチャネル型MOSトランジスタ、N3〜N6,N1
1〜N14,N31〜N35,N41〜N43,N51
〜N54,N61〜N63…Nチャネル型MOSトラン
ジスタ、D1〜D3…ディプレッション型MOSトラン
ジスタ、R1〜R10…抵抗、VDD…電源、GND…接
地点、Vc,/Vc,Vcn,Vcp…制御電圧、VIN
…入力信号、VOUT …出力信号。
Claims (9)
- 【請求項1】 一端が第1の電位供給源に接続され、入
力信号で導通制御される第1導電型の第1トランジスタ
と、一端が上記第1トランジスタの他端に接続され、上
記入力信号で導通制御される第1導電型の第2トランジ
スタと、一端が上記第2トランジスタの他端に接続さ
れ、上記入力信号で導通制御される第2導電型の第3ト
ランジスタと、上記第3トランジスタの他端と第2の電
位供給源間に接続され、上記入力信号で導通制御される
第2導電型の第4トランジスタと、上記第1の電位供給
源と上記第1,第2トランジスタの接続点間に接続さ
れ、第1の制御電圧で導通制御される第1導電型の第5
トランジスタと、上記第3,第4トランジスタの接続点
と上記第2の電位供給源間に接続され、上記第2の電位
供給源と上記第1の電位供給源との中間電位に対して上
記第1の制御電圧と対称な第2の制御電圧で導通制御さ
れる第2導電型の第6トランジスタと、上記第1の電位
供給源と上記第3,第4トランジスタの接続点間に接続
され、上記入力信号で導通制御される第1導電型の第7
トランジスタと、上記第1,第2トランジスタの接続点
と第2の電位供給源間に接続され、上記入力信号で導通
制御される第2導電型の第8トランジスタとを備え、上
記第2,第3トランジスタの接続点から上記入力信号の
遅延信号を出力する遅延回路をリング型に奇数段接続し
たことを特徴とする電圧制御発振器。 - 【請求項2】 前記第1の制御電圧が入力され、前記第
2の電位供給源と前記第1の電位供給源との中間電位を
基準にして前記第1の制御電圧と対称の関係にある第2
の制御電圧を発生する反転増幅手段を更に具備し、上記
第1の制御電圧を変えることにより発振周波数を変える
ことを特徴とする請求項1記載の電圧制御発振器。 - 【請求項3】 前記反転増幅手段は、一端に前記第1の
制御電圧が印加される第1抵抗と、入力端が上記第1抵
抗の他端に接続され、前記各遅延回路中の前記第6トラ
ンジスタを導通制御するための出力を生成するインバー
タと、一端が上記インバータの入力端に接続され、他端
が上記インバータの出力端に接続される第2抵抗とから
成ることを特徴とする請求項2記載の電圧制御発振器。 - 【請求項4】 前記リング型に接続した遅延回路の一つ
として、一端が前記第1の電位供給源に接続され、前記
第1の制御電圧で導通制御される第1導電型の第9トラ
ンジスタと、一端が上記第9トランジスタの他端に接続
され、上記入力信号で導通制御される第1導電型の第1
0トランジスタと、一端が上記第10トランジスタの他
端に接続され、上記入力信号で導通制御される第2導電
型の第11トランジスタと、上記第11トランジスタの
他端と第2の電位供給源間に接続され、前記第2の制御
電圧で導通制御される第2導電型の第12トランジスタ
と、前記第1の電位供給源と上記第11,第12トラン
ジスタの接続点間に接続され、上記入力信号で導通制御
される第1導電型の第13トランジスタと、上記第9,
第10トランジスタの接続点と上記第2の電位供給源間
に接続され、上記入力信号で導通制御される第2導電型
の第14トランジスタと、上記第9トランジスタに並列
接続され、前記第1の制御電圧で導通制御される第1導
電型の第15トランジスタと、上記第10,第11トラ
ンジスタの接続点と上記第1の電位供給源間に接続さ
れ、発振動作を制御するための発振制御信号で導通制御
される第2導電型の第16トランジスタと、上記第12
トランジスタに並列接続され、上記発振制御信号で導通
制御される第17トランジスタとを備え、上記第10,
第11トランジスタの接続点から上記入力信号の遅延信
号を出力する遅延回路を設けることを特徴とする請求項
1記載の電圧制御発振器。 - 【請求項5】 前記第1の制御電圧が入力され、前記発
振制御信号が有意レベルの時に前記第2の電位供給源と
前記第1の電位供給源との中間電位を基準にして前記第
1の制御電圧と対称の関係にある第2の制御電圧を発生
する制御手段を更に具備し、上記第1の制御電圧を変え
ることにより発振周波数を変えることを特徴とする請求
項4記載の電圧制御発振器。 - 【請求項6】 前記制御手段は、一端に前記第1の制御
電圧が印加される第1の抵抗と、一方の入力端に上記第
1の抵抗の他端が接続され、他方の入力端に前記発振制
御信号の反転信号が供給され、出力端から第2の制御電
圧を出力するナンドゲートと、上記ナンドゲートの一方
の入力端と出力端間に接続される第2の抵抗と、前記発
振制御信号が有意レベルの時に前記第2の制御電圧を前
記各遅延回路に与え、それ以外の時には前記第2の制御
電圧として前記第1の電位供給源の電位を与える手段と
備えることを特徴とする請求項5記載の電圧制御発振
器。 - 【請求項7】 一端が第1の電位供給源に接続され、制
御電圧で導通制御される第1導電型の第1トランジスタ
と、一端が上記第1トランジスタの他端に接続され、入
力信号で導通制御される第1導電型の第2トランジスタ
と、上記第2トランジスタの他端と第2の電位供給源間
に接続され、上記入力信号で導通制御される第2導電型
の第3トランジスタと、一端が上記第2の電位供給源に
接続され、他端が上記第1,第2トランジスタの接続点
間に接続され、上記入力信号で導通制御される第2導電
型の第4トランジスタと、上記第1トランジスタに並列
接続され、上記入力信号で導通制御される第1導電型の
第5トランジスタとを備え、上記入力信号を遅延した信
号を上記第2,第3トランジスタの接続点から出力する
遅延回路をリング型に奇数段接続して形成したことを特
徴とする電圧制御発振器。 - 【請求項8】 前記第3トランジスタと前記第2の電位
供給源間に挿入され、前記入力信号で導通制御される第
2導電型の第6トランジスタと、一端が前記第6,第3
トランジスタの接続点に接続され、他端が前記第1の電
位供給源に接続され、前記入力信号で導通制御される第
1導電型の第7トランジスタとを更に具備することを特
徴とする請求項7記載の電圧制御発振器。 - 【請求項9】 一端が第1の電位供給源に接続され、制
御電圧で導通制御される第1導電型の第1トランジスタ
と、一端が上記第1トランジスタの他端に接続され、入
力信号で導通制御される第1導電型の第2トランジスタ
と、一端が上記第2トランジスタの他端に接続され、上
記入力信号で導通制御される第2導電型の第3トランジ
スタと、一端が上記第2の電位供給源に接続され、他端
が上記第1,第2トランジスタの接続点間に接続され、
上記入力信号で導通制御される第2導電型の第4トラン
ジスタと、上記第2の電位供給源と上記第3トランジス
タの他端間に接続され、上記第1の電位供給源の電位で
導通制御される第2導電型の第5トランジスタと、一端
が上記第5,第3トランジスタの接続点に接続され、他
端が上記第1の電位供給源に接続され、上記入力信号で
導通制御される第1導電型の第6トランジスタとを備
え、上記入力信号を遅延した信号を上記第2,第3トラ
ンジスタの接続点から出力する遅延回路をリング型に奇
数段接続して形成したことを特徴とする電圧制御発振
器。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09424693A JP3265045B2 (ja) | 1993-04-21 | 1993-04-21 | 電圧制御発振器 |
US08/229,791 US5594391A (en) | 1993-04-21 | 1994-04-19 | N-stage ring connected voltage controlled oscillator |
KR1019940008288A KR0139137B1 (ko) | 1993-04-21 | 1994-04-20 | 전압 제어 발진기 |
DE69401087T DE69401087T2 (de) | 1993-04-21 | 1994-04-21 | Spannungsgesteuerter Oszillator |
EP94106223A EP0621689B1 (en) | 1993-04-21 | 1994-04-21 | Voltage controlled oscillator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09424693A JP3265045B2 (ja) | 1993-04-21 | 1993-04-21 | 電圧制御発振器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06310994A JPH06310994A (ja) | 1994-11-04 |
JP3265045B2 true JP3265045B2 (ja) | 2002-03-11 |
Family
ID=14104955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09424693A Expired - Fee Related JP3265045B2 (ja) | 1993-04-21 | 1993-04-21 | 電圧制御発振器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5594391A (ja) |
EP (1) | EP0621689B1 (ja) |
JP (1) | JP3265045B2 (ja) |
KR (1) | KR0139137B1 (ja) |
DE (1) | DE69401087T2 (ja) |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3703516B2 (ja) * | 1994-04-25 | 2005-10-05 | セイコーインスツル株式会社 | 発振回路 |
KR0137992B1 (ko) * | 1994-12-31 | 1998-06-15 | 김주용 | 링 발진기 |
JP2870464B2 (ja) * | 1996-01-22 | 1999-03-17 | 日本電気株式会社 | 可変遅延回路 |
JPH10201222A (ja) * | 1996-12-27 | 1998-07-31 | Fujitsu Ltd | 昇圧回路及びこれを用いた半導体装置 |
KR100214548B1 (ko) * | 1996-12-30 | 1999-08-02 | 구본준 | 전압 제어발진기 |
JPH1127107A (ja) * | 1997-07-02 | 1999-01-29 | Fujitsu Ltd | 電圧制御型発振回路 |
SE518573C2 (sv) * | 1997-12-04 | 2002-10-22 | Ericsson Telefon Ab L M | Elektronisk krets resp. omkopplare för styrning av konduktans samt förfarande för tillverkning av dylik krets |
KR100280482B1 (ko) * | 1998-05-13 | 2001-02-01 | 김영환 | 오실레이터의 주파수조절회로 및 방법 |
US6204710B1 (en) * | 1998-06-22 | 2001-03-20 | Xilinx, Inc. | Precision trim circuit for delay lines |
US6367059B1 (en) * | 1999-03-23 | 2002-04-02 | Artisan Components, Inc. | Carry chain standard cell with charge sharing reduction architecture |
JP3684109B2 (ja) | 1999-06-30 | 2005-08-17 | 株式会社東芝 | 電圧制御発振回路 |
US6704908B1 (en) | 1999-11-17 | 2004-03-09 | Amadala Limited | Method and apparatus for automatically generating a phase lock loop (PLL) |
US6696828B2 (en) | 1999-11-30 | 2004-02-24 | Kabushiki Kaisha Toshiba | Integrated circuit and lot selection system therefor |
US6624679B2 (en) * | 2000-01-31 | 2003-09-23 | Stmicroelectronics S.R.L. | Stabilized delay circuit |
US6373342B1 (en) * | 2000-07-20 | 2002-04-16 | Texas Instruments Incorporated | Jitter reduction circuit |
JP2002176340A (ja) | 2000-12-06 | 2002-06-21 | Toshiba Corp | 遅延回路及び電圧制御発振回路 |
US6501339B1 (en) | 2001-08-10 | 2002-12-31 | Xilinx, Inc. | Ring oscillators with improved signal-path matching for high-speed data communications |
US6664837B1 (en) | 2002-09-18 | 2003-12-16 | Xilinx, Inc. | Delay line trim unit having consistent performance under varying process and temperature conditions |
TWI228867B (en) * | 2003-08-19 | 2005-03-01 | Koltek Inc | Low power consumption oscillator and delay circuit |
KR100560298B1 (ko) * | 2003-10-31 | 2006-03-10 | 주식회사 하이닉스반도체 | 공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로 |
KR100574498B1 (ko) * | 2004-12-28 | 2006-04-27 | 주식회사 하이닉스반도체 | 반도체 장치의 초기화 회로 |
KR100558600B1 (ko) * | 2005-02-02 | 2006-03-13 | 삼성전자주식회사 | 반도체 장치의 지연회로 |
TWI400886B (zh) | 2005-02-28 | 2013-07-01 | Semiconductor Energy Lab | 半導體裝置和使用該半導體裝置的電子設備 |
US7800455B2 (en) * | 2005-04-27 | 2010-09-21 | Semiconductor Energy Laboratories Co., Ltd. | PLL circuit and semiconductor device having the same |
EP1920537B1 (en) * | 2005-08-11 | 2015-06-24 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator and phase-locked loop |
TWI481195B (zh) * | 2006-10-31 | 2015-04-11 | 半導體能源研究所股份有限公司 | 振盪器電路及包含該振盪器電路的半導體裝置 |
US7456667B2 (en) * | 2006-12-22 | 2008-11-25 | Taylor Stewart S | Electrical signal duty cycle modification |
US9007138B2 (en) * | 2013-05-31 | 2015-04-14 | Freescale Semiconductor, Inc. | Oscillator with startup circuitry |
US9397637B2 (en) | 2014-03-06 | 2016-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator, semiconductor device, and electronic device |
CN106134078B (zh) * | 2014-03-07 | 2019-05-28 | 株式会社半导体能源研究所 | 用于驱动半导体装置的方法 |
KR102352633B1 (ko) | 2014-07-25 | 2022-01-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발진 회로 및 그것을 포함하는 반도체 장치 |
KR102553553B1 (ko) | 2015-06-12 | 2023-07-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 촬상 장치, 및 그 동작 방법 및 전자 기기 |
CN106330135B (zh) * | 2015-07-01 | 2024-03-29 | 意法半导体(中国)投资有限公司 | 低电流和高频振荡器电路 |
US10038402B2 (en) | 2015-10-30 | 2018-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
TWI730091B (zh) | 2016-05-13 | 2021-06-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4015219A (en) * | 1974-01-16 | 1977-03-29 | Hitachi, Ltd. | Electronic circuit using field effect transistor with compensation means |
US3931588A (en) * | 1974-09-10 | 1976-01-06 | Rca Corporation | Voltage controlled oscillator utilizing field effect transistors |
JPS5150641A (ja) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd | Parusuhatsuseikairo |
US4146849A (en) * | 1977-01-31 | 1979-03-27 | Tokyo Shibaura Electric Co., Ltd. | Voltage controlled oscillator |
JPS54125954A (en) * | 1978-03-24 | 1979-09-29 | Hitachi Ltd | Complementary mis oscillator circuit |
JPS55128910A (en) * | 1979-03-28 | 1980-10-06 | Hitachi Ltd | Complementary mis amplifying circuit |
JPS5915211B2 (ja) * | 1979-11-27 | 1984-04-07 | 富士通株式会社 | 発振回路 |
EP0395118A1 (en) * | 1984-07-31 | 1990-10-31 | Yamaha Corporation | Analog signal delay circuit |
JPS62135011A (ja) * | 1985-12-06 | 1987-06-18 | Nec Corp | 半導体装置 |
JPH0691430B2 (ja) * | 1986-08-11 | 1994-11-14 | 日本電気株式会社 | 電圧制御発振器 |
JPH01183147A (ja) * | 1988-01-18 | 1989-07-20 | Oki Electric Ind Co Ltd | 基板電位発生回路 |
JPH02179121A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | インバータ回路 |
US5157278A (en) * | 1990-10-30 | 1992-10-20 | Samsung Electronics Co., Ltd. | Substrate voltage generator for semiconductor device |
US5121014A (en) * | 1991-03-05 | 1992-06-09 | Vlsi Technology, Inc. | CMOS delay circuit with controllable delay |
US5081428A (en) * | 1991-03-29 | 1992-01-14 | Codex Corp. | Voltage controlled oscillator having 50% duty cycle clock |
US5208557A (en) * | 1992-02-18 | 1993-05-04 | Texas Instruments Incorporated | Multiple frequency ring oscillator |
-
1993
- 1993-04-21 JP JP09424693A patent/JP3265045B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-19 US US08/229,791 patent/US5594391A/en not_active Expired - Lifetime
- 1994-04-20 KR KR1019940008288A patent/KR0139137B1/ko not_active IP Right Cessation
- 1994-04-21 DE DE69401087T patent/DE69401087T2/de not_active Expired - Fee Related
- 1994-04-21 EP EP94106223A patent/EP0621689B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5594391A (en) | 1997-01-14 |
EP0621689B1 (en) | 1996-12-11 |
EP0621689A1 (en) | 1994-10-26 |
KR0139137B1 (ko) | 1998-06-15 |
JPH06310994A (ja) | 1994-11-04 |
KR940025186A (ko) | 1994-11-19 |
DE69401087T2 (de) | 1997-07-10 |
DE69401087D1 (de) | 1997-01-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3265045B2 (ja) | 電圧制御発振器 | |
US4853654A (en) | MOS semiconductor circuit | |
KR100629196B1 (ko) | 전압 제어 발진 회로 | |
JPH09219623A (ja) | 電流ミラー付きの偶数個の差動段を使うリング発振器 | |
US5059838A (en) | Signal delay circuit using charge pump circuit | |
KR19980080329A (ko) | 지연 회로 및 그것을 이용한 발진 회로 | |
JPH05243990A (ja) | 電圧制御発振器 | |
KR0162929B1 (ko) | 디지탈 신호 처리용 지연 회로 | |
JPH0645878A (ja) | 完全差動緩和型電圧制御発信器およびその方法 | |
US5545941A (en) | Crystal oscillator circuit | |
US5621360A (en) | Voltage supply isolation buffer | |
US7038495B2 (en) | Low jitter high speed CMOS to CML clock converter | |
EP0895354B1 (en) | Voltage-controlled oscillator | |
JPH10242812A (ja) | 半導体回路 | |
JP3196020B2 (ja) | 半導体メモリ装置の可変遅延回路 | |
JP2001094418A (ja) | 電圧制御発振器 | |
JPH07202646A (ja) | 電圧制御発振回路 | |
JPH07307661A (ja) | 信号転送回路 | |
JPH0427729B2 (ja) | ||
KR100384203B1 (ko) | 링오실레이터및발진방법 | |
JPH06140884A (ja) | Cmos型半導体cr発振回路 | |
US4499428A (en) | IC Delay conversion operational amplifier | |
JP2002353783A (ja) | 発振回路およびそれを用いたpll回路 | |
KR0139906B1 (ko) | 신호지연회로 및 그 회로를 이용한 클럭신호발생회로 | |
Townsend et al. | Design and optimization of low-voltage low-power quasi-floating gate digital circuits |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071228 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081228 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091228 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091228 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101228 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111228 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121228 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |