JP3265045B2 - 電圧制御発振器 - Google Patents

電圧制御発振器

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JP3265045B2 JP09424693A JP9424693A JP3265045B2 JP 3265045 B2 JP3265045 B2 JP 3265045B2 JP 09424693 A JP09424693 A JP 09424693A JP 9424693 A JP9424693 A JP 9424693A JP 3265045 B2 JP3265045 B2 JP 3265045B2
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    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K7/06—Frequency or rate modulation, i.e. PFM or PRM

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、電圧制御発振器（Ｖ
ＣＯ；Voltage Controlled Oscilator）に関し、特にＰ
ＬＬ（Phase Locked Loop ）回路の局部発振器として使
用されるものである。
【０００２】
【従来の技術】図１５は、従来の電圧制御発振器の構成
例を示している。この発振器は日本楽器製造株式会社製
の「ＹＭ３６２３」に内蔵されているもので、カタログ
Ｎｏ．ＬＳＩ−１１３６２３０の第５頁に記載されてい
る。
【０００３】図１５に示す電圧制御発振器は、ｎ段（ｎ
は奇数）の遅延回路１１−１〜１１−ｎがリング型に接
続された構成になっている。各々の遅延回路１１−１〜
１１−ｎは、遅延回路１１−１で代表して示すようにＰ
チャネル型ＭＯＳトランジスタＰ１，Ｐ２とＮチャネル
型ＭＯＳトランジスタＮ１，Ｎ２から構成される。上記
ＭＯＳトランジスタＰ２，Ｎ２は相補型インバータを構
成しており、ＭＯＳトランジスタＰ２と電源ＶDD間には
ＭＯＳトランジスタＰ１が接続され、ＭＯＳトランジス
タＮ２と接地点ＧＮＤ間にはＭＯＳトランジスタＮ１が
接続される。そして、上記ＭＯＳトランジスタＰ１のゲ
ートは接地点ＧＮＤに接続され、上記ＭＯＳトランジス
タＮ１のゲートには制御電圧Ｖｃが印加される。初段の
遅延回路１１−１の出力ノードは２段目の遅延回路１１
−２の入力ノードに、この遅延回路１１−２の出力ノー
ドは３段目の遅延回路１１−３の入力ノードにそれぞれ
接続され、以下同様に遅延回路１１−４〜１１−（ｎ−
１）の出力ノードが順次次段の遅延回路１１−５〜１１
−ｎの入力ノードに接続される。ｎ段目の遅延回路１１
−ｎの出力ノードは初段の遅延回路１１−１の入力ノー
ドに接続される。そして、このｎ段目の遅延回路１１−
ｎから発振出力ＯＳＣを得る。図１５に示す遅延回路１
１−１〜１１−ｎの各遅延時間をＴｄとすると、この発
振器の発振周波数ｆosc.は
【０００４】
【数１】 となる。但し、ｎは遅延回路の段数である。そして、こ
の遅延時間Ｔｄは、各遅延回路の出力の立ち上がり時
は、ＭＯＳトランジスタＰ１，Ｐ２のオン抵抗ｒＰ１，
ｒＰ２と次段のゲート容量等の寄生容量Ｃによる時定数
τup τup＝Ｃ×（ｒＰ１＋ｒＰ２） に依存し、立ち下がり時は、ＭＯＳトランジスタＮ１，
Ｎ２のオン抵抗ｒＮ１，ｒＮ２と寄生容量Ｃによる時定
数τdownにより同様に、 τdown＝Ｃ×（ｒＮ１＋ｒＮ２） に依存する。従って、
【０００５】
【数２】 となる。そして、制御電圧Ｖｃを変化させると、ＭＯＳ
トランジスタＮ１のオン抵抗ｒＮ１が変化し、遅延時間
Ｔｄが変化することにより発振周波数ｆosc.が変化す
る。
【０００６】図１６は、上記図１５に示した発振器の発
振特性を示している。図示する如く、制御電圧Ｖｃを変
化させることにより、ΔＷの幅で発振周波数ｆosc.を変
えることができる。
【０００７】しかしながら、図１５に示したような従来
の発振器では、発振周波数ｆosc.の制御をＭＯＳトラン
ジスタＮ１のみで行っているため、特に制御電圧Ｖｃが
低くなると時定数τupとτdownのアンバランスにより発
振が不安定となり、更に低くなるとＭＯＳトランジスタ
Ｎ１がカットオフして発振を停止してしまう。また、発
振周波数ｆosc.の安定度は図１６に示した制御電圧Ｖｃ
−発振周波数ｆosc.の傾きに依存しており、傾きが緩や
かなほど安定した発振周波数を得ることができる。従っ
て、従来のＶＣＯでは、安定した発振を得るためには発
振周波数の可変範囲をあまり広く取れない。また、発振
が停止した場合に、システムが不安定になったり、誤動
作をしてしまうような応用システムに用いる時には、制
御電圧Ｖｃがある値以下に下がらないような回路的な工
夫が必要となる。
【０００８】このため、従来のＶＣＯは、例えばセミカ
スタムＬＳＩ等のような自動設計に用いられるコア・セ
ルとして使用する場合には、可変周波数の制限により応
用システムの範囲が限定されたり、制御電圧が下がり過
ぎると発振が停止することによる使用上の制約がある。
従って、高い汎用性が要求されるコア・セルとして用い
る場合には問題となる。
【０００９】
【発明が解決しようとする課題】上述したように、従来
の電圧制御発振器は、発振周波数の可変範囲が狭く、低
域から高域まで安定した発振周波数が得られないため、
多様な応用システムに対応できないという問題があっ
た。また、制御電圧が接地電位になると発振が停止して
しまい、応用システムへの適用が容易に行えないという
問題があった。
【００１０】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、発振周波数の可
変範囲を広くでき、低域から高域まで安定した発振周波
数が得られる電圧制御発振器を提供することにある。
【００１１】この発明の他の目的は、多様な応用システ
ムに対応できる電圧制御発振器を提供することにある。
また、この発明の更に他の目的は、制御電圧が接地電位
になっても発振が停止せず、応用システムへの適用が容
易に行える電圧制御発振器を提供することにある。
【００１２】この発明の別の目的は、寄生容量によるチ
ャージ・シェアの影響を防止できる電圧制御発振器を提
供することにある。この発明の更に別の目的は、制御電
圧の変動や各ＭＯＳトランジスタの閾値電圧の製造ばら
つき等の影響を受け難くでき、発振波形のデューティの
崩れやこれによる異常発振を防止できる電圧制御発振器
を提供することにある。
【００１３】
【課題を解決するための手段】すなわち、この発明の請
求項１に記載した電圧制御発振器は、一端が第１の電位
供給源に接続され、入力信号で導通制御される第１導電
型の第１トランジスタと、一端が上記第１トランジスタ
の他端に接続され、上記入力信号で導通制御される第１
導電型の第２トランジスタと、一端が上記第２トランジ
スタの他端に接続され、上記入力信号で導通制御される
第２導電型の第３トランジスタと、上記第３トランジス
タの他端と第２の電位供給源間に接続され、上記入力信
号で導通制御される第２導電型の第４トランジスタと、
上記第１の電位供給源と上記第１，第２トランジスタの
接続点間に接続され、第１の制御電圧で導通制御される
第１導電型の第５トランジスタと、上記第３，第４トラ
ンジスタの接続点と上記第２の電位供給源間に接続さ
れ、上記第２の電位供給源と上記第１の電位供給源との
中間電位に対して上記第１の制御電圧と対称な第２の制
御電圧で導通制御される第２導電型の第６トランジスタ
と、上記第１の電位供給源と上記第３，第４トランジス
タの接続点間に接続され、上記入力信号で導通制御され
る第１導電型の第７トランジスタと、上記第１，第２ト
ランジスタの接続点と第２の電位供給源間に接続され、
上記入力信号で導通制御される第２導電型の第８トラン
ジスタとを備え、上記第２，第３トランジスタの接続点
から上記入力信号の遅延信号を出力する遅延回路をリン
グ型に奇数段接続したことを特徴としている。
【００１４】また、請求項７に示す電圧制御発振器は、
一端が第１の電位供給源に接続され、制御電圧で導通制
御される第１導電型の第１トランジスタと、一端が上記
第１トランジスタの他端に接続され、入力信号で導通制
御される第１導電型の第２トランジスタと、上記第２ト
ランジスタの他端と第２の電位供給源間に接続され、上
記入力信号で導通制御される第２導電型の第３トランジ
スタと、一端が上記第２の電位供給源に接続され、他端
が上記第１，第２トランジスタの接続点間に接続され、
上記入力信号で導通制御される第２導電型の第４トラン
ジスタと、上記第１トランジスタに並列接続され、上記
入力信号で導通制御される第１導電型の第５トランジス
タとを備え、上記入力信号を遅延した信号を上記第２，
第３トランジスタの接続点から出力する遅延回路をリン
グ型に奇数段接続して形成したことを特徴としている。
【００１５】請求項９に示す電圧制御発振器は、一端が
第１の電位供給源に接続され、制御電圧で導通制御され
る第１導電型の第１トランジスタと、一端が上記第１ト
ランジスタの他端に接続され、入力信号で導通制御され
る第１導電型の第２トランジスタと、一端が上記第２ト
ランジスタの他端に接続され、上記入力信号で導通制御
される第２導電型の第３トランジスタと、一端が上記第
２の電位供給源に接続され、他端が上記第１，第２トラ
ンジスタの接続点間に接続され、上記入力信号で導通制
御される第２導電型の第４トランジスタと、上記第２の
電位供給源と上記第３トランジスタの他端間に接続さ
れ、上記第１の電位供給源の電位で導通制御される第２
導電型の第５トランジスタと、一端が上記第５，第３ト
ランジスタの接続点に接続され、他端が上記第１の電位
供給源に接続され、上記入力信号で導通制御される第１
導電型の第６トランジスタとを備え、上記入力信号を遅
延した信号を上記第２，第３トランジスタの接続点から
出力する遅延回路をリング型に奇数段接続して形成した
ことを特徴としている。
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【作用】請求項１に示す回路では、第１，第４トランジ
スタで最小発振周波数を規定し、第５，第６トランジス
タにより第１，第２の制御電圧のレベルに対応した発振
周波数（最小発振周波数から最大周波数まで）に設定可
能である。第８トランジスタは、入力信号のレベルが第
２トランジスタの閾値電圧近傍でこの第２トランジスタ
がカットオフ動作になった時、第１，第２，第５トラン
ジスタの接続点を“Ｌ”レベルにディスチャージする。
一方、第７トランジスタは、入力信号のレベルが第３ト
ランジスタの閾値電圧近傍でこの第３トランジスタがカ
ットオフ動作になった時、第３，第４，第６トランジス
タの接続点を“Ｈ”レベルにチャージする。そして、上
記第２トランジスタまたは第３トランジスタがオン状態
の時には、これらのトランジスタのソース，ドレイン間
の電位をほぼ等しくできる。これによって、第１，第
２，第５トランジスタの接続点と第１の電位供給源間及
び第３，第４，第６トランジスタの接続点と第２の電位
供給源間にそれぞれ存在する寄生容量にはチャージされ
ないので、チャージ・シェアを防止できる。請求項７，
９に示すように構成すれば、第４トランジスタによって
第１，第２トランジスタの接続点の電位を安定させるこ
とができる。
【００２２】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明の第１の実施例に係
る電圧制御発振器の構成を示す回路図であり、図２は上
記図１に示した電圧制御発振器における１つの遅延回路
を抽出して示している。
【００２３】図１に示すように、電圧制御発振器は、制
御部１２と発振部１３とで構成されており、制御部１３
は相補型インバータ１４と抵抗Ｒ１，Ｒ２から形成され
る。上記インバータ１４は、Ｐチャネル型ＭＯＳトラン
ジスタＰ３とＮチャネル型ＭＯＳトランジスタＮ３から
成る。上記抵抗Ｒ１の一端には制御電圧Ｖｃが印加さ
れ、他端は上記インバータ１４の入力端に接続される。
上記抵抗Ｒ２はインバータ１４の入力端と出力端との間
に接続される。一方、発振部１３はｎ段（ｎは奇数）の
遅延回路１１−１〜１１−ｎをリング型に奇数段接続し
た構成となっている。これら各遅延回路１１−１〜１１
−ｎ中のＰチャネル型ＭＯＳトランジスタＰ４のゲート
に、上記インバータ１４の出力端が接続される。上記制
御部１３の利得Ｇは、抵抗Ｒ１，Ｒ２の抵抗値をそれぞ
れｒ１，ｒ２とすると、
【００２４】
【数３】 で表され、ｒ１＝ｒ２に設定することにより１倍の反転
増幅器となっている。動作の中心点は、インバータ１４
の回路閾値となるため、ＭＯＳトランジスタＰ３とＭＯ
ＳトランジスタＮ３の相互コンダクタンスｇｍが等しく
なるように素子のサイズを決めると、動作の中心点がＶ
DD／２となる。これによって、制御電圧Ｖｃに対してＶ
DD／２を中心（基準）にほぼ対称な出力／Ｖｃが得られ
る。このインバータ１４は、一般的な演算増幅器で置き
換えが可能であるが、インバータの方が入出力電圧の動
作範囲が広く、製造プロセスのばらつきの影響を受け難
いため設計が容易であり、更に回路規模が小さいなどの
利点もある。
【００２５】上記発振部１３の各遅延回路１１−１〜１
１−ｎは、図２に示すように、Ｐチャネル型ＭＯＳトラ
ンジスタＰ４，Ｐ５，Ｐ６とＮチャネル型ＭＯＳトラン
ジスタＮ４，Ｎ５，Ｎ６から構成される。ＭＯＳトラン
ジスタＰ５，Ｎ５は相補型のインバータ１５を構成して
おり、ＭＯＳトランジスタＰ５と電源ＶDDとの間に発振
周波数制御用のＭＯＳトランジスタＰ４，Ｐ６が並列接
続され、ＭＯＳトランジスタＮ５と接地点ＧＮＤとの間
に発振周波数制御用のＭＯＳトランジスタＮ４，Ｎ６が
並列接続される。上記ＭＯＳトランジスタＰ４のゲート
は制御部１２中のインバータ１４の出力端に接続される
ことにより制御電圧／Ｖｃが印加され、ＭＯＳトランジ
スタＰ６のゲートは接地点ＧＮＤに接続される。上記Ｍ
ＯＳトランジスタＮ４のゲートには制御電圧Ｖｃが印加
され、ＭＯＳトランジスタＮ６のゲートは電源ＶDDに接
続される。
【００２６】上記のような構成において、ＭＯＳトラン
ジスタＰ６とＮ６は、ＭＯＳトランジスタＰ４，Ｎ４が
カットオフした時にＭＯＳトランジスタＰ５，Ｎ５に流
れる電流の最低値を決めており、これら２つのトランジ
スタにより、制御電圧Ｖｃが接地電位（／Ｖｃは電源電
位）になっても発振状態が維持される。そして、この２
つのトランジスタにより発振周波数ｆosc.の最小値が決
まるため、２つのトランジスタＰ６，Ｎ６のサイズ（チ
ャネル長Ｌやチャネル幅Ｗ）を変えることによって、発
振周波数ｆosc.の最小値を容易に設計できる。また、上
記ＭＯＳトランジスタＰ４，Ｎ４は、制御電圧Ｖｃが電
源電位ＶDD（／Ｖｃは接地電位ＧＮＤ）となった場合の
電流の最大値を決めており、これら２つのトランジスタ
により発振周波数ｆosc.の最大値が決まるため、２つの
トランジスタのサイズを変えることによって発振周波数
ｆosc.の最大値も容易に設計できる。
【００２７】図３は、上記図１及び図２に示したこの発
明による電圧制御発振器の発振特性と、図１５に示した
従来の電圧制御発振器の発振特性を比較して示してい
る。なお、破線は理想の発振特性である。図示するよう
に、この発明の発振器の方が従来の発振器の発振特性よ
りも理想の発振特性に近く、且つ発振周波数の可変範囲
を広くできるとともに、制御電圧Ｖｃが０Ｖになっても
発振状態を維持できる。
【００２８】この発明により下記（ａ）〜（ｃ）のよう
な効果が得られる。 （ａ）図３に示すように、図１５に示した従来の発振器
と比較して理想の発振特性に近く、且つ周波数の可変範
囲を広くできる。
【００２９】（ｂ）制御電圧Ｖｃが接地電位となっても
発振動作が停止する問題はない。 （ｃ）図１に示す実施例では、制御電圧Ｖｃに対してＶ
DD／２を中心にしてほぼ対称な制御電圧／Ｖｃを得るた
めに、インバータと抵抗素子２個によってゲインが１倍
の反転増幅器を構成している。この反転増幅器により、
動作範囲を広くでき、製造プロセスのばらつきの影響を
受け難くできる。上記反転増幅器は、回路規模が小さ
く、パターン占有面積の増加もほとんどない。
【００３０】図４は、この発明の第２の実施例に係る電
圧制御発振器について説明するためのもので、上記図２
に示した遅延回路の他の構成例を示している。この回路
では、上記図２に示した回路におけるＭＯＳトランジス
タＰ６に代えて抵抗Ｒ３を設けるとともに、ＭＯＳトラ
ンジスタＮ６に代えて抵抗Ｒ４を設けている。上記ＭＯ
ＳトランジスタＰ６，Ｎ６はともに常時導通状態であ
り、負荷素子として働くので、図４に示すように抵抗Ｒ
３，Ｒ４に置き換えても基本的には同じ動作を行い、同
様な作用効果が得られる。
【００３１】図５及び図６はそれぞれ、この発明の第
３，４の実施例に係る電圧制御発振器について説明する
ためのもので、遅延回路の更に他の構成例を示してい
る。図５に示す回路では、上記図２に示した回路におけ
るＭＯＳトランジスタＰ４，Ｐ６に代えてディプレッシ
ョン型のＭＯＳトランジスタＤ１を設けるとともに、Ｍ
ＯＳトランジスタＮ４，Ｎ６に代えてディプレッション
型のＭＯＳトランジスタＤ２を設けている。そして、上
記ＭＯＳトランジスタＤ１，Ｄ２のゲートに、制御電圧
Ｖｃを印加している。上記遅延回路をリング型に奇数段
接続して電圧制御発振器を構成する。
【００３２】このような構成では、ディプレッション型
のＭＯＳトランジスタＤ１，Ｄ２は、ゲート電位が０Ｖ
であっても電流が流れるので、上記各実施例と同様に制
御電圧Ｖｃが接地電位となっても発振状態を維持でき
る。また、制御電圧Ｖｃに応じてオン抵抗が変化するの
で、少ない素子数で上記図２及び図４に示した回路と同
様な作用効果が得られる。
【００３３】また、図６に示す回路では、インバータ１
５の出力端にディプレッション型のＭＯＳトランジスタ
Ｄ３を設けている。そして、このＭＯＳトランジスタＤ
３のゲートに制御電圧Ｖｃを印加している。このような
構成では、インバータ１５の出力信号の立上がりや立ち
下がりの遅延時間をＭＯＳトランジスタＤ３のオン抵抗
に応じて制御することになる。ＭＯＳトランジスタＤ３
は、ゲート電位が０Ｖであっても電流が流れるので、上
述した各実施例と同様に制御電圧Ｖｃが接地電位となっ
ても発振状態を維持できる。
【００３４】図７は、この発明の第５の実施例に係る電
圧制御発振器について説明するためのもので、上記図１
に示した回路における制御部１２の他の構成例を示して
いる。図７に示す回路は、２つのインバータ１６，１７
と４つの抵抗Ｒ５〜Ｒ８とから構成されている。この回
路は図１に示した回路における制御部１２を２段縦続接
続したものである。すなわち、抵抗Ｒ５の一端には制御
電圧Ｖｃが印加され、この抵抗Ｒ５の他端はインバータ
１６の入力端に接続される。このインバータ１６の入力
端と出力端間には抵抗Ｒ６が接続される。上記インバー
タ１６の出力端は抵抗Ｒ７の一端に接続され、この抵抗
Ｒ７の他端はインバータ１７の入力端に接続される。こ
のインバータ１７の入力端と出力端間には抵抗Ｒ８が接
続される。そして、上記インバータ１７の出力端から制
御電圧Ｖｃと同相の制御電圧Ｖｃ´を得、上記インバー
タ１６の出力端から制御電圧Ｖｃに対してＶDD／２（但
し、ＶDDはインバータ１６の電源）を基準にしてほぼ対
称な制御電圧／Ｖｃ´を得る。
【００３５】図７に示すような制御部１２の構成であっ
ても、図１に示した制御部１２と実質的に同様な動作を
行い、図２及び図４に示したような構成の遅延回路をリ
ング型に奇数段接続した発振部に適用することにより、
同じ作用効果が得られる。
【００３６】図８及び図９はそれぞれ、この発明の第６
の実施例に係る電圧制御発振器について説明するための
もので、上記図１及び図２に示した電圧制御発振器を改
良したものである。すなわち、図２に示した構成の遅延
回路をＩＣ化すると、Ｐチャネル型ＭＯＳトランジスタ
Ｐ４，Ｐ６のドレイン共通接続点と電源ＶDD間、Ｎチャ
ネル型ＭＯＳトランジスタＮ４，Ｎ６のドレイン共通接
続点と接地点ＧＮＤ間にそれぞれ第１，第２の寄生容量
が形成される。また、相補型インバータ１５の出力端と
接地点ＧＮＤ間には、第３の寄生容量が形成される。上
記第１，第２の寄生容量と第３の寄生容量との間でチャ
ージ・シェアを起こし、遅延時間が設計値よりも短くな
るので、発振器の最小発振周波数を低くすることが難し
くなる。また、製造ばらつきによりＭＯＳトランジスタ
の閾値電圧Ｖthが変動すると、制御電圧Ｖｃが閾値電圧
Ｖthに近くなったとき、トランジスタＮ４がカットオフ
のままなのに対し、トランジスタＰ４が先に電流を流し
始めるため、Ｐチャネル型ＭＯＳトランジスタとＮチャ
ネル型ＭＯＳトランジスタとのバランスが崩れ、発振波
形のデューティがずれる。そこで、この第６の実施例で
は、上記寄生容量の存在や製造ばらつきによるＭＯＳト
ランジスタの閾値電圧の変動に配慮したものである。
【００３７】図８に示すように、電圧制御発振器は、制
御部１２と発振部１３とで構成されており、制御部１３
は相補型インバータ１４と抵抗Ｒ１，Ｒ２とから形成さ
れる。上記抵抗Ｒ１の一端には制御電圧Ｖｃｎが印加さ
れ、他端は上記インバータ１４の入力端に接続される。
上記抵抗Ｒ２はインバータ１４の入力端と出力端との間
に接続される。そして、インバータ１４の出力端から制
御電圧Ｖｃｐが出力され、この制御電圧Ｖｃｐと上記制
御電圧Ｖｃｎとで発振部１３の動作が制御される。制御
電圧Ｖｃｐは、電源ＶDDと接地点ＧＮＤの中間電位ＶDD
／２を基準にして制御電圧Ｖｃｎと対称の関係にある電
圧である。上記発振部１３はｎ段の遅延回路１１−１〜
１１−ｎをリング型に奇数段接続し、最終段１１−ｎの
出力をインバータ１８を介して発振出力ＯＳＣとして出
力する構成となっている。
【００３８】上記発振部１３を構成する各遅延回路１１
−１〜１１−ｎは、図９に示すように、Ｐチャネル型Ｍ
ＯＳトランジスタＰ１１〜Ｐ１４とＮチャネル型ＭＯＳ
トランジスタＮ１１〜Ｎ１４とから構成される。ＭＯＳ
トランジスタＰ１１，Ｐ１２，Ｎ１２，Ｎ１１は、電源
ＶDDと接地点ＧＮＤ間に直列接続され、各ゲートに入力
信号ＶINが供給される。上記トランジスタＰ１１のソー
ス，ドレインにはそれぞれＭＯＳトランジスタＰ１３の
ソース，ドレインが接続され、このトランジスタＰ１３
のゲートには上記インバータ１４から出力される制御電
圧Ｖｃｐが供給される。上記トランジスタＮ１１のドレ
イン，ソースにはそれぞれＭＯＳトランジスタＮ１３の
ドレイン，ソースが接続され、このトランジスタＮ１３
のゲートには上記制御電圧Ｖｃｎが供給される。電源Ｖ
DDとＭＯＳトランジスタＮ１２，Ｎ１１の接続点間に
は、ＭＯＳトランジスタＰ１４のソース，ドレインが接
続され、上記ＭＯＳトランジスタＰ１１，Ｐ１２の接続
点と接地点ＧＮＤ間にはＭＯＳトランジスタＮ１４のソ
ース，ドレインが接続される。これらＭＯＳトランジス
タＰ１４，Ｎ１４のゲートにはそれぞれ、入力信号ＶIN
が供給される。そして、ＭＯＳトランジスタＰ１２とＮ
１２のドレイン共通接続点から出力信号ＶOUTが出力さ
れる。
【００３９】上記のような構成の回路をＩＣ化すると、
ＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３の接続点
（ノードＶ１１）と電源ＶDD間に、キャパシタＣｐで等
価的に表すように寄生容量が形成される。ＭＯＳトラン
ジスタＮ１１，Ｎ１２，Ｎ１３の接続点（ノードＶ１
２）と接地点ＧＮＤ間には、キャパシタＣｎで等価的に
表すように寄生容量が形成される。また、出力端と接地
点ＧＮＤ間には、寄生容量Ｃｏが付随する。
【００４０】この回路は、入力信号ＶINを反転した信号
ＶOUT を出力するようになっており、ＭＯＳトランジス
タＰ１１，Ｎ１１で最小発振周波数ｆmin を規定し、Ｍ
ＯＳトランジスタＰ１３，Ｎ１３により制御電圧Ｖｃ
ｐ，Ｖｃｎのレベルに対応した発振周波数（最小発振周
波数ｆmin から最大周波数ｆmax まで）に設定可能にな
っている。ここで、ＭＯＳトランジスタＮ１４は、入力
信号ＶINのレベルがＰチャネル型ＭＯＳトランジスタの
閾値電圧近傍でＭＯＳトランジスタＰ１２がカットオフ
動作になった時、ノードＶ１１を“Ｌ”レベルにディス
チャージする。一方、ＭＯＳトランジスタＰ１４は、入
力信号ＶINのレベルがＮチャネル型ＭＯＳトランジスタ
の閾値電圧近傍でＭＯＳトランジスタＮ１２がカットオ
フ動作になった時、ノードＶ１２を“Ｈ”レベルにチャ
ージする。そして、上記ＭＯＳトランジスタＰ１２また
はＮ１２がオン状態の時には、これらのトランジスタＰ
１２，Ｎ１２のソース，ドレイン間の電位がほぼ等しく
なる。従って、寄生容量Ｃｐ，Ｃｎが存在してもこれら
の容量はチャージされないので、チャージ・シェアは発
生しない。よって、遅延時間が短くなることはなく、最
小発振周波数ｆmin はＭＯＳトランジスタＰ１１，Ｎ１
１によって規定された設計値になる。また、ノードＶ１
１，Ｖ１２をそれぞれ“Ｌ”レベルと“Ｈ”レベルに安
定させることができるため、出力信号ＶOUT を接地電位
から電源電位までフルスィングさせることができる。こ
の結果、制御電圧Ｖｃｐ，Ｖｃｎの変動や各ＭＯＳトラ
ンジスタの閾値電圧の製造ばらつき等の影響を受け難く
でき、発振波形のデューティの崩れやこれによる異常発
振を確実に防止できる。
【００４１】なお、制御電圧ＶｃｐとＶｃｎのレベルが
上昇し、ＭＯＳトランジスタＰ１３，Ｎ１３を流れる電
流が大きくなると、ＭＯＳトランジスタＮ１４とＰ１４
でノードＶ１２，Ｖ１１をそれぞれ“Ｌ”レベル，
“Ｈ”レベルに設定できず、各ノードＶ１２，Ｖ１１は
中間レベルとなり、チャージ・シェアが起こる。しかし
ながら、この場合にはＭＯＳトランジスタＰ１３とＮ１
３の電流駆動能力が十分大きくなって大きな出力振幅に
なるため、出力振幅に対するチャージ・シェアによる電
圧変動の割合は小さく、ＶＣＯの動作への影響はほとん
どない。
【００４２】図１０は、この発明の第７の実施例に係る
電圧制御発振器を示している。この電圧制御発振器は、
他の実施例と同様に制御部１２と発振部１３とで構成さ
れている。制御部１３はナンドゲート１９、抵抗Ｒ９，
Ｒ１０、インバータ２０、トランスファゲート２１、及
びＮチャネル型ＭＯＳトランジスタＮ３０から構成され
る。抵抗Ｒ９の一端及びトランスファゲート２１の一端
には制御電圧Ｖｃｎが供給され、上記インバータ２０の
入力端、トランスファゲート２１中のＰチャネル型ＭＯ
Ｓトランジスタのゲート、及びＭＯＳトランジスタＮ３
０のゲートにパワーダウン信号ＰＤが供給される。上記
抵抗Ｒ９の他端はナンドゲート１９の一方の入力端及び
抵抗Ｒ１０の一端に接続され、上記インバータ２０の出
力端はナンドゲート１９の他方の入力端及びトランスフ
ァゲート２１中のＮチャネル型ＭＯＳトランジスタのゲ
ートに接続される。このナンドゲート１９の出力端は、
抵抗Ｒ１０の他端及び制御信号線２２−１に接続され
る。上記トランスファゲート２１の他方の入力端は、制
御信号線２２−２に接続される。この信号線２２−２と
接地点ＧＮＤ間にはＭＯＳトランジスタＮ３０が接続さ
れる。
【００４３】上記発振部１３を構成する遅延回路の初段
１１−１は、Ｐチャネル型ＭＯＳトランジスタＰ３１〜
Ｐ３４、及びＮチャネル型ＭＯＳトランジスタＮ３０〜
Ｎ３５から形成される。電源ＶDDと接地点ＧＮＤ間に
は、ＭＯＳトランジスタＰ３１，Ｐ３２，Ｎ３２，Ｎ３
１が直列接続される。ＭＯＳトランジスタＰ３１のゲー
トは上記制御信号線２２−１に接続され、ＭＯＳトラン
ジスタＰ３２，Ｎ３２，Ｎ３１のゲートは最終段の遅延
回路１１−ｎの出力端に接続される。ＭＯＳトランジス
タＰ３１のソース，ドレインにはそれぞれ、ＭＯＳトラ
ンジスタＰ３３のソース，ドレインが接続され、ＭＯＳ
トランジスタＰ３２，Ｎ３２の接続点と接地点ＧＮＤ間
にはＭＯＳトランジスタＮ３５のドレイン，ソースが接
続される。これらＭＯＳトランジスタＰ３３，Ｎ３５の
ゲートには上記パワーダウン信号ＰＤが供給される。電
源ＶDDとトランジスタＮ３２，Ｎ３１の接続点間には、
ＭＯＳトランジスタＰ３４のソース，ドレインが接続さ
れ、このトランジスタＰ３４のゲートには最終段の遅延
回路１１−ｎの出力信号が供給される。また、トランジ
スタＰ３１，Ｐ３２の接続点と接地点ＧＮＤ間には、Ｍ
ＯＳトランジスタＮ３４のドレイン，ソースが接続さ
れ、このトランジスタＮ３４のゲートには最終段の遅延
回路１１−ｎの出力信号が供給される。そして、トラン
ジスタＮ３１のドレイン，ソースにトランジスタＮ３３
のドレイン，ソースがそれぞれ接続され、このトランジ
スタＮ３３のゲートが制御信号線２２−２に接続され
る。
【００４４】二段目以降の遅延回路１１−２〜１１−ｎ
は、上記図９と同じ回路構成になっている。上述したよ
うな遅延回路１１−１〜１１−ｎをリング型に奇数段接
続し、最終段の遅延回路１１−ｎからインバータ１８を
介して発振出力ＯＳＣを得る。
【００４５】このような構成によれば、図８及び図９に
示した電圧制御発振回路をパワーダウン信号ＰＤのレベ
ルに応じて制御できる。すなわち、パワーダウンモード
が選択され、パワーダウン信号ＰＤが“Ｈ”レベルにな
ると、トランスファゲート２１がオフ、ＭＯＳトランジ
スタＮ３０がオン、ナンドゲート１９の出力が“Ｈ”レ
ベルとなる。この結果、制御信号線２２−１，２２−２
はそれぞれ“Ｈ”レベル，“Ｌ”レベルとなり、遅延回
路１１−１中のＭＯＳトランジスタＰ３１，Ｎ３３、及
び遅延回路１１−２〜１１−ｎ中のＭＯＳトランジスタ
Ｐ１３，Ｎ１３がオフする。また、パワーダウン信号Ｐ
Ｄの“Ｈ”レベルによって、遅延回路１１−１中のＭＯ
ＳトランジスタＰ３３がオフ、Ｎ３５がオンする。従っ
て、初段の遅延回路１１−１の動作が停止され、出力信
号は“Ｌ”レベルに固定される。二段目以降の偶数段目
の遅延回路１１−２，１１−４，…の出力は“Ｈ”レベ
ル、奇数段目の遅延回路１１−３，…，１１−ｎの出力
は“Ｌ”レベルに固定され、発振動作が停止される。出
力の“Ｈ”レベル及び“Ｌ”レベルが固定された状態で
は各遅延回路１１−１〜１１−ｎに電流は流れないの
で、電流はほとんど消費されない。
【００４６】一方、パワーダウン信号ＰＤが“Ｌ”レベ
ルの時は、トランスファゲート２１がオン、ＭＯＳトラ
ンジスタＮ３０がオフ、ナンドゲート１９の出力が
“Ｈ”レベルと“Ｌ”レベルの中間レベルとなる。この
結果、制御信号線２２−１，２２−２はそれぞれ制御電
圧Ｖｃｐ，Ｖｃｎとなり、遅延回路１１−１中のＭＯＳ
トランジスタＰ３１，Ｎ３３、及び遅延回路１１−２〜
１１−ｎ中のＭＯＳトランジスタＰ１３，Ｎ１３がオン
する。また、パワーダウン信号ＰＤの“Ｌ”によって、
遅延回路１１−１中のＭＯＳトランジスタＰ３３がオ
ン、Ｎ３５がオフする。従って、初段の遅延回路１１−
１は二段目以降の遅延回路１１−２〜１１−ｎと実質的
に同じ回路構成となり、発振動作が行われる。この時の
動作は図８に示した回路と同様であるので、第６の実施
例と同じ作用効果が得られる。
【００４７】図１１ないし図１４はそれぞれ、この発明
の第８ないし第１１の実施例に係る電圧制御発振器につ
いて説明するためのもので、遅延回路の構成例を示して
いる。上記遅延回路が奇数段リング型に接続されて発振
回路が構成される。これらの回路は、いずれもゲートに
制御電圧Ｖｃｎが印加されるＮチャネル型ＭＯＳトラン
ジスタで発振周波数を制御するようになっている。
【００４８】図１１に示す回路は、Ｐチャネル型ＭＯＳ
トランジスタＰ４１〜Ｐ４３とＮチャネル型ＭＯＳトラ
ンジスタＮ４１〜Ｎ４３から構成されている。ＭＯＳト
ランジスタＰ４１，Ｐ４２，Ｎ４２，Ｎ４１は、電源Ｖ
DDと接地点ＧＮＤ間に直列接続される。上記ＭＯＳトラ
ンジスタＰ４１のゲートには接地点ＧＮＤが接続され、
上記ＭＯＳトランジスタＮ４１のゲートには制御電圧Ｖ
ｃｎが印加される。上記ＭＯＳトランジスタＰ４２，Ｎ
４２のゲートには入力信号ＶINが供給され、これらトラ
ンジスタＰ４２とＮ４２との接続点から出力信号Ｖout
が出力される。上記ＭＯＳトランジスタＰ４３は、電源
ＶDDとトランジスタＮ４２，Ｎ４１との接続点との間に
接続され、ゲートに入力信号ＶINが供給される。また、
上記ＭＯＳトランジスタＮ４３は、トランジスタＰ４１
とＰ４２の接続点と接地点ＧＮＤとの間に接続され、ゲ
ートに入力信号ＶINが供給される。
【００４９】この図１１の遅延回路をリング型にｎ段接
続して発振器を構成すると、最小発振周波数ｆmin 時に
発振が停止する。しかしながら、トランジスタＰ４３，
Ｎ４３によりトランジスタＰ４１，Ｐ４２の接続点の電
位、及びトランジスタＮ４２，Ｎ４１の接続点の電位を
安定化できる。
【００５０】図１２に示す遅延回路は、Ｐチャネル型Ｍ
ＯＳトランジスタＰ５１〜Ｐ５３とＮチャネル型ＭＯＳ
トランジスタＮ５１〜Ｎ５４から構成されている。ＭＯ
ＳトランジスタＰ５１，Ｐ５２，Ｎ５２，Ｎ５１は、電
源ＶDDと接地点ＧＮＤ間に直列接続され、これら各トラ
ンジスタのゲートに入力信号ＶINが供給される。上記Ｍ
ＯＳトランジスタＰ５３は、電源ＶDDとトランジスタＮ
５２，Ｎ５１の接続点間に接続され、ゲートに入力信号
ＶINが供給される。また、上記ＭＯＳトランジスタＮ５
３は、トランジスタＰ５１，Ｐ５２の接続点と接地点Ｇ
ＮＤとの間に接続され、ゲートに入力信号ＶINが供給さ
れる。ＭＯＳトランジスタＮ５４は、トランジスタＮ５
１に並列接続され、ゲートに制御電圧Ｖｃｎが印加され
る。そして、トランジスタＰ５２とＮ５２との接続点か
ら上記入力信号ＶINを遅延した出力信号Ｖout が出力さ
れる。
【００５１】この図１２に示す回路は、上記図９に示し
た回路におけるＰチャネル型ＭＯＳトランジスタＰ１３
を除去したものと等価である。図１３に示す遅延回路
は、Ｐチャネル型ＭＯＳトランジスタＰ６１，Ｐ６２と
Ｎ６１，Ｎ６２から構成されている。ＭＯＳトランジス
タＰ６１，Ｎ６１，Ｎ６２は、電源ＶDDと接地点ＧＮＤ
間に直列接続される。上記トランジスタＰ６１，Ｎ６１
のゲートには入力信号ＶINが供給され、トランジスタＮ
６２のゲートには制御電圧Ｖｃｎが印加される。更に、
上記トランジスタＰ６２は、電源ＶDDとトランジスタＮ
６１，Ｎ６２の接続点間に接続され、ゲートに入力信号
ＶINが供給される。そして、上記トランジスタＰ６１と
Ｎ６１との接続点から上記入力信号ＶINを遅延した出力
信号ＶOUT が出力される。
【００５２】上記図１３に示した回路は、上記図１１に
示した回路と同様に、最小発振周波数ｆmin 時に発振が
停止する。図１４に示す遅延回路は、上記図１３に示し
た回路におけるトランジスタＰ６１とＰ６２との接続点
と接地点ＧＮＤ間に、ゲートに入力信号ＶINが供給され
るＮチャネル型ＭＯＳトランジスタＮ６３を付加したも
のである。
【００５３】なお、上記図１１ないし図１４の回路にお
いて、各Ｎチャネル型ＭＯＳトランジスタとＰチャネル
型ＭＯＳトランジスタの極性、及び電源の極性を入れ替
えるとともに制御信号としてＶｃｐを供給し、Ｐチャネ
ル型ＭＯＳトランジスタで発振周波数を制御するように
構成しても同様な特性が得られるのは勿論である。
【００５４】
【発明の効果】以上説明したように、この発明の電圧制
御発振器は次のような効果が得られる。発振周波数の可
変範囲を広くでき、低域から高域まで安定した発振周波
数が得られる。また、多様な応用システムに対応でき
る。制御電圧が接地電位になっても発振が停止せず、応
用システムへの適用が容易に行える。更に、寄生容量に
よるチャージ・シェアの影響を防止できる。制御電圧の
変動や各ＭＯＳトランジスタの閾値電圧の製造ばらつき
等の影響を受け難くでき、発振波形のデューティの崩れ
やこれによる異常発振を防止できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係る電圧制御発振器
の構成を示す回路図。
【図２】図１に示した回路における各遅延回路の構成例
を示す回路図。
【図３】この発明による発振器と従来の発振器の発振特
性を比較して示す図。
【図４】この発明の第２の実施例に係る電圧制御発振器
について説明するためのもので、図１に示した回路にお
ける各遅延回路の他の構成例を示す回路図。
【図５】この発明の第３の実施例に係る電圧制御発振器
について説明するためのもので、発振器を構成する遅延
回路の別の構成例を示す回路図。
【図６】この発明の第４の実施例に係る電圧制御発振器
について説明するためのもので、発振器を構成する遅延
回路の更に別の構成例を示す回路図。
【図７】この発明の第５の実施例に係る電圧制御発振器
について説明するためのもので、図１に示した回路にお
ける制御部の他の構成例を示す回路図。
【図８】この発明の第６の実施例に係る電圧制御発振器
について説明するためのもので、図２に示した遅延回路
を改良した構成例を示す回路図。
【図９】上記図８に示した回路における遅延回路の構成
を詳細に示す回路図。
【図１０】この発明の第７の実施例に係る電圧制御発振
器を示す回路図。
【図１１】この発明の第８の実施例に係る電圧制御発振
器について説明するためのもので、遅延回路の構成例を
示す回路図。
【図１２】この発明の第９の実施例に係る電圧制御発振
器について説明するためのもので、遅延回路の構成例を
示す回路図。
【図１３】この発明の第１０の実施例に係る電圧制御発
振器について説明するためのもので、遅延回路の構成例
を示す回路図。
【図１４】この発明の第１１の実施例に係る電圧制御発
振器について説明するためのもので、遅延回路の構成例
を示す回路図。
【図１５】従来の電圧制御発振器の構成例を示す回路
図。
【図１６】図１５に示した発振器の発振特性を示す図。
【符号の説明】
１１−１〜１１−ｎ…遅延回路、１２…制御部、１３…
発振部、１４〜１８，２０…インバータ、１９…ナンド
ゲート、Ｐ３〜Ｐ６，Ｐ１１〜Ｐ１４，Ｐ３１〜Ｐ３
４，Ｐ４１〜Ｐ４３，Ｐ５１〜Ｐ５３，Ｐ６１〜Ｐ６３
…Ｐチャネル型ＭＯＳトランジスタ、Ｎ３〜Ｎ６，Ｎ１
１〜Ｎ１４，Ｎ３１〜Ｎ３５，Ｎ４１〜Ｎ４３，Ｎ５１
〜Ｎ５４，Ｎ６１〜Ｎ６３…Ｎチャネル型ＭＯＳトラン
ジスタ、Ｄ１〜Ｄ３…ディプレッション型ＭＯＳトラン
ジスタ、Ｒ１〜Ｒ１０…抵抗、ＶDD…電源、ＧＮＤ…接
地点、Ｖｃ，／Ｖｃ，Ｖｃｎ，Ｖｃｐ…制御電圧、ＶIN
…入力信号、ＶOUT …出力信号。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/354 H03L 7/099

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 一端が第１の電位供給源に接続され、入
    力信号で導通制御される第１導電型の第１トランジスタ
    と、一端が上記第１トランジスタの他端に接続され、上
    記入力信号で導通制御される第１導電型の第２トランジ
    スタと、一端が上記第２トランジスタの他端に接続さ
    れ、上記入力信号で導通制御される第２導電型の第３ト
    ランジスタと、上記第３トランジスタの他端と第２の電
    位供給源間に接続され、上記入力信号で導通制御される
    第２導電型の第４トランジスタと、上記第１の電位供給
    源と上記第１，第２トランジスタの接続点間に接続さ
    れ、第１の制御電圧で導通制御される第１導電型の第５
    トランジスタと、上記第３，第４トランジスタの接続点
    と上記第２の電位供給源間に接続され、上記第２の電位
    供給源と上記第１の電位供給源との中間電位に対して上
    記第１の制御電圧と対称な第２の制御電圧で導通制御さ
    れる第２導電型の第６トランジスタと、上記第１の電位
    供給源と上記第３，第４トランジスタの接続点間に接続
    され、上記入力信号で導通制御される第１導電型の第７
    トランジスタと、上記第１，第２トランジスタの接続点
    と第２の電位供給源間に接続され、上記入力信号で導通
    制御される第２導電型の第８トランジスタとを備え、上
    記第２，第３トランジスタの接続点から上記入力信号の
    遅延信号を出力する遅延回路をリング型に奇数段接続し
    たことを特徴とする電圧制御発振器。
  2. 【請求項２】 前記第１の制御電圧が入力され、前記第
    ２の電位供給源と前記第１の電位供給源との中間電位を
    基準にして前記第１の制御電圧と対称の関係にある第２
    の制御電圧を発生する反転増幅手段を更に具備し、上記
    第１の制御電圧を変えることにより発振周波数を変える
    ことを特徴とする請求項１記載の電圧制御発振器。
  3. 【請求項３】 前記反転増幅手段は、一端に前記第１の
    制御電圧が印加される第１抵抗と、入力端が上記第１抵
    抗の他端に接続され、前記各遅延回路中の前記第６トラ
    ンジスタを導通制御するための出力を生成するインバー
    タと、一端が上記インバータの入力端に接続され、他端
    が上記インバータの出力端に接続される第２抵抗とから
    成ることを特徴とする請求項２記載の電圧制御発振器。
  4. 【請求項４】 前記リング型に接続した遅延回路の一つ
    として、一端が前記第１の電位供給源に接続され、前記
    第１の制御電圧で導通制御される第１導電型の第９トラ
    ンジスタと、一端が上記第９トランジスタの他端に接続
    され、上記入力信号で導通制御される第１導電型の第１
    ０トランジスタと、一端が上記第１０トランジスタの他
    端に接続され、上記入力信号で導通制御される第２導電
    型の第１１トランジスタと、上記第１１トランジスタの
    他端と第２の電位供給源間に接続され、前記第２の制御
    電圧で導通制御される第２導電型の第１２トランジスタ
    と、前記第１の電位供給源と上記第１１，第１２トラン
    ジスタの接続点間に接続され、上記入力信号で導通制御
    される第１導電型の第１３トランジスタと、上記第９，
    第１０トランジスタの接続点と上記第２の電位供給源間
    に接続され、上記入力信号で導通制御される第２導電型
    の第１４トランジスタと、上記第９トランジスタに並列
    接続され、前記第１の制御電圧で導通制御される第１導
    電型の第１５トランジスタと、上記第１０，第１１トラ
    ンジスタの接続点と上記第１の電位供給源間に接続さ
    れ、発振動作を制御するための発振制御信号で導通制御
    される第２導電型の第１６トランジスタと、上記第１２
    トランジスタに並列接続され、上記発振制御信号で導通
    制御される第１７トランジスタとを備え、上記第１０，
    第１１トランジスタの接続点から上記入力信号の遅延信
    号を出力する遅延回路を設けることを特徴とする請求項
    １記載の電圧制御発振器。
  5. 【請求項５】 前記第１の制御電圧が入力され、前記発
    振制御信号が有意レベルの時に前記第２の電位供給源と
    前記第１の電位供給源との中間電位を基準にして前記第
    １の制御電圧と対称の関係にある第２の制御電圧を発生
    する制御手段を更に具備し、上記第１の制御電圧を変え
    ることにより発振周波数を変えることを特徴とする請求
    項４記載の電圧制御発振器。
  6. 【請求項６】 前記制御手段は、一端に前記第１の制御
    電圧が印加される第１の抵抗と、一方の入力端に上記第
    １の抵抗の他端が接続され、他方の入力端に前記発振制
    御信号の反転信号が供給され、出力端から第２の制御電
    圧を出力するナンドゲートと、上記ナンドゲートの一方
    の入力端と出力端間に接続される第２の抵抗と、前記発
    振制御信号が有意レベルの時に前記第２の制御電圧を前
    記各遅延回路に与え、それ以外の時には前記第２の制御
    電圧として前記第１の電位供給源の電位を与える手段と
    備えることを特徴とする請求項５記載の電圧制御発振
    器。
  7. 【請求項７】 一端が第１の電位供給源に接続され、制
    御電圧で導通制御される第１導電型の第１トランジスタ
    と、一端が上記第１トランジスタの他端に接続され、入
    力信号で導通制御される第１導電型の第２トランジスタ
    と、上記第２トランジスタの他端と第２の電位供給源間
    に接続され、上記入力信号で導通制御される第２導電型
    の第３トランジスタと、一端が上記第２の電位供給源に
    接続され、他端が上記第１，第２トランジスタの接続点
    間に接続され、上記入力信号で導通制御される第２導電
    型の第４トランジスタと、上記第１トランジスタに並列
    接続され、上記入力信号で導通制御される第１導電型の
    第５トランジスタとを備え、上記入力信号を遅延した信
    号を上記第２，第３トランジスタの接続点から出力する
    遅延回路をリング型に奇数段接続して形成したことを特
    徴とする電圧制御発振器。
  8. 【請求項８】 前記第３トランジスタと前記第２の電位
    供給源間に挿入され、前記入力信号で導通制御される第
    ２導電型の第６トランジスタと、一端が前記第６，第３
    トランジスタの接続点に接続され、他端が前記第１の電
    位供給源に接続され、前記入力信号で導通制御される第
    １導電型の第７トランジスタとを更に具備することを特
    徴とする請求項７記載の電圧制御発振器。
  9. 【請求項９】 一端が第１の電位供給源に接続され、制
    御電圧で導通制御される第１導電型の第１トランジスタ
    と、一端が上記第１トランジスタの他端に接続され、入
    力信号で導通制御される第１導電型の第２トランジスタ
    と、一端が上記第２トランジスタの他端に接続され、上
    記入力信号で導通制御される第２導電型の第３トランジ
    スタと、一端が上記第２の電位供給源に接続され、他端
    が上記第１，第２トランジスタの接続点間に接続され、
    上記入力信号で導通制御される第２導電型の第４トラン
    ジスタと、上記第２の電位供給源と上記第３トランジス
    タの他端間に接続され、上記第１の電位供給源の電位で
    導通制御される第２導電型の第５トランジスタと、一端
    が上記第５，第３トランジスタの接続点に接続され、他
    端が上記第１の電位供給源に接続され、上記入力信号で
    導通制御される第１導電型の第６トランジスタとを備
    え、上記入力信号を遅延した信号を上記第２，第３トラ
    ンジスタの接続点から出力する遅延回路をリング型に奇
    数段接続して形成したことを特徴とする電圧制御発振
    器。
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