JP3259690B2 - Field effect transistor and method for manufacturing the same - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、電界効果型トラ
ンジスタ及びその製造方法に係り、詳しくは、絶縁体上
の半導体層に形成され、かつ、素子領域が、素子分離領
域によって囲まれている電界効果型トランジスタ及びそ
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor and a method of manufacturing the same, and more particularly, to an electric field transistor formed in a semiconductor layer on an insulator and having an element region surrounded by an element isolation region. The present invention relates to an effect transistor and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】通常のＭＯＳ(Metal Oxide Semiconduct
or)型電界効果型トランジスタ（FieldEffect Transisto
r：以下、ＦＥＴとも称する）のように、半導体基板に
ソース及びドレイン領域が形成されている構造において
は、チャネル電荷による衝突電離（インパクトイオン
化）によって生成したキャリアは、その極性に応じて、
ドレイン電極または基板に流入する。2. Description of the Related Art Conventional MOS (Metal Oxide Semiconduct)
or) Field-Effect Transistor (FieldEffect Transisto)
In a structure in which source and drain regions are formed in a semiconductor substrate, as in the case of r: FET, carriers generated by impact ionization (impact ionization) due to channel charges are generated according to their polarities.
It flows into the drain electrode or the substrate.

【０００３】しかし、半導体などの基板上に形成された
絶縁体上に設けられた半導体層、いわゆるＳＯＩ（Sili
con On Insulator）層に形成されたＭＯＳ(Metal Insul
atorSemiconductor)型のＦＥＴ（ＳＯＩ−ＭＯＳＦＥ
Ｔ）では、半導体層の下に絶縁体があるために、衝突電
離によって発生したキャリアのうち基板に流入すべき極
性を持つもの（ｎチャネルトランジスタでは正孔、ｐチ
ャネルトランジスタでは電子）が排除されない。する
と、半導体層中の余剰なキャリア（ｎチャネルトランジ
スタでは正孔、ｐチャネルトランジスタでは電子）の濃
度が高くなり、その結果半導体層の電位が変動し、異常
動作が起きる。この異常動作は基板浮遊効果、寄生バイ
ポーラ効果等と呼ばれている。以下、上述したような衝
突電離によって発生したキャリアの影響について、ｎチ
ャネルＦＥＴを例にとって、図３１及び図３２を参照し
て詳細に説明する。ここで、図３２は図３１のＫ−Ｋ矢
視断面図を示す。一般に、ＦＥＴにより構成されるＬＳ
Ｉにおいては、素子領域と素子分離領域が設けられる。
素子領域は、ソース領域、ドレイン領域及びチャネル形
成領域（ソース領域とドレイン領域の間に設けられる不
純物濃度の低い領域）の三つの領域を含む領域（図３１
の斜線部）であり、素子領域を囲む領域が素子分離領域
（以下、フィールド領域とも称する）である。図３２に
示すような電子による衝突電離により発生した正孔は、
基板側に流入できない。この正孔を除去するためには、
図３２の平面とは垂直な方向、すなわち図３１の矢印３
１０で示した経路に沿って、素子領域から素子分離領域
側に抜き取る必要がある。However, a semiconductor layer provided on an insulator formed on a substrate such as a semiconductor, so-called SOI (Silicon
MOS (Metal Insul) formed on the con On Insulator) layer
atorSemiconductor) type FET (SOI-MOSFE)
In T), since there is an insulator under the semiconductor layer, carriers having a polarity that should flow into the substrate (holes in an n-channel transistor and electrons in a p-channel transistor) among carriers generated by impact ionization are not excluded. . Then, the concentration of excess carriers (holes in an n-channel transistor, electrons in a p-channel transistor) in the semiconductor layer increases, and as a result, the potential of the semiconductor layer fluctuates, and abnormal operation occurs. This abnormal operation is called a substrate floating effect, a parasitic bipolar effect, or the like. Hereinafter, the influence of carriers generated by the above-described impact ionization will be described in detail with reference to FIGS. 31 and 32 taking an n-channel FET as an example. Here, FIG. 32 is a sectional view taken along the line KK of FIG. Generally, LS constituted by FET
In I, an element region and an element isolation region are provided.
The element region includes three regions of a source region, a drain region, and a channel formation region (a region provided between the source region and the drain region and having a low impurity concentration) (FIG. 31).
And a region surrounding the element region is an element isolation region (hereinafter, also referred to as a field region). Holes generated by impact ionization by electrons as shown in FIG.
Cannot flow into the substrate side. To remove these holes,
The direction perpendicular to the plane in FIG. 32, that is, the arrow 3 in FIG.
It is necessary to extract from the element region to the element isolation region side along the path indicated by 10.

【０００４】衝突電離によって発生したキャリアに基づ
いた問題を解決するために、従来においていくつかの具
体的な解決手段が提案されている。例えば特開平７−９
４７５４公報（以下、第１の従来技術とも称する）に
は、フィールドシールド(FieldSield：以下、ＦＳとも
称する)ゲートを設けるようにしたＦＥＴが開示されて
いる。以下、図２１〜図２４を参照して、第１の従来技
術について、ｎチャネルＦＥＴを例にとって、詳細に説
明する。図２１は同ＦＥＴの構成を示す上面図、図２２
は図２１のＤ−Ｄ矢視断面図、図２３は図２１のＥ−Ｅ
矢視断面図、図２４は図２１のＦ−Ｆ矢視断面図であ
る。In order to solve the problem based on carriers generated by impact ionization, some specific solutions have been proposed in the past. For example, JP-A-7-9
Japanese Patent No. 4754 (hereinafter also referred to as a first prior art) discloses an FET in which a field shield (hereinafter, also referred to as FS) gate is provided. Hereinafter, the first related art will be described in detail with reference to FIGS. 21 to 24, taking an n-channel FET as an example. FIG. 21 is a top view showing the structure of the FET, and FIG.
21 is a sectional view taken along the line DD of FIG. 21, and FIG.
FIG. 24 is a sectional view taken along the arrow FF in FIG. 21.

【０００５】この第１の従来技術では、図２１〜図２４
に示すように、シリコン基板などからなる半導体基板１
０１上には、酸化膜などからなる埋め込み絶縁膜１０２
が形成され、さらに、同絶縁膜１０２上には半導体層と
してのｐ領域１２７が形成されて、いわゆるＳＯＩ層が
形成される。ＳＯＩ層上には、酸化膜などからなるゲー
ト絶縁膜１０５を介してゲート電極１０６が設けられ、
その両側にｎ⁻拡散領域１０３、ｎ^＋拡散領域１０４が
設けられる。ゲート電極１０６の下部のＳＯＩ層は、チ
ャネル領域（ｐ型）１２５となる。ｎ^＋拡散領域１０
４、チャネル領域１２５を囲むようにＳＯＩ層内にチャ
ネルストップ領域１１４が形成される。チャネルストッ
プ領域１１４には、チャネル領域１２５より高濃度のｐ
型の不純物が導入される。In this first prior art, FIGS.
As shown in FIG. 1, a semiconductor substrate 1 such as a silicon substrate
01, a buried insulating film 102 made of an oxide film or the like.
Is formed, and a p region 127 as a semiconductor layer is formed on the insulating film 102 to form a so-called SOI layer. A gate electrode 106 is provided on the SOI layer with a gate insulating film 105 made of an oxide film or the like interposed therebetween.
An n ⁻ diffusion region 103 and an n ⁺ diffusion region 104 are provided on both sides thereof. The SOI layer below the gate electrode 106 becomes a channel region (p-type) 125. n ⁺ diffusion region 10
4. A channel stop region 114 is formed in the SOI layer so as to surround the channel region 125. The channel stop region 114 has a higher concentration of p than the channel region 125.
Type impurities are introduced.

【０００６】チャネルストップ領域１１４上には、酸化
膜などからなるＦＳゲート絶縁膜１０９を介在してＦＳ
ゲート１１０が形成され、これらを覆うように酸化膜な
どからなる絶縁膜１１１、層間酸化膜１１２が形成され
る。図２４に示すように、チャネルストップ領域１１４
は、チャネル領域１２５の端部と接続しており、チャネ
ル領域１２５に発生する余剰キャリアである正孔はこの
チャネルストップ領域１１４を通して排除される。正孔
が排出される経路の一例を、上面図２１に矢印３２０で
示した。チャネルストップ領域１１４を通して素子領域
から排除された正孔は、ボディコンタクト１２３を通し
て配線へと排出される。なお、ボディコンタクトとは半
導体基板中のｐ^＋領域と配線を接続する部分である。Ｆ
Ｓゲート１１０は、その上部にあるゲート電極１０６
（図２４の左側）からの電界を遮蔽し、チャネルストッ
プ領域１１４の電位を、低い値に固定する。余剰な正孔
は電位の低いところを流れるので、ＦＳゲート１１０は
キャリアの排出を助ける働きがある。また、もしチャネ
ルストップ領域１１４の電位が上昇すると、この領域を
通してリーク電流が流れるので、ＦＳゲート１１０は、
リーク電流を抑制することに対しても有効である。な
お、１０７はタングステンシリサイド層、１０８はシリ
サイド層、１１３は配線層、１２０はソースコンタク
ト、１２１はドレインコンタクト、１２２はゲートコン
タクト、１２３はボディコンタクト、１２４はＦＳゲー
トコンタクト、１２６はｐ^＋領域である。また、上記公
報には、チャネルストップ領域１１４の不純物濃度は、
同領域１１４の全体に空乏層が伸びない程度に設けるこ
とが好ましいと記されている。On the channel stop region 114, an FS gate insulating film 109 made of an oxide film or the like is interposed.
A gate 110 is formed, and an insulating film 111 made of an oxide film or the like and an interlayer oxide film 112 are formed so as to cover these. As shown in FIG.
Is connected to the end of the channel region 125, and holes as surplus carriers generated in the channel region 125 are eliminated through the channel stop region 114. An example of a path from which holes are discharged is indicated by an arrow 320 in the top view 21. The holes eliminated from the element region through the channel stop region 114 are discharged to the wiring through the body contact 123. Here, the body contact is a portion connecting the p ⁺ region and the wiring in the semiconductor substrate. F
The S gate 110 has a gate electrode 106
The electric field from the left side of FIG. 24 is shielded, and the potential of the channel stop region 114 is fixed to a low value. Since the excess holes flow at a low potential, the FS gate 110 has a function of assisting the discharge of carriers. Also, if the potential of the channel stop region 114 increases, a leakage current flows through this region, so that the FS gate 110
It is also effective for suppressing the leak current. Note that 107 is a tungsten silicide layer, 108 is a silicide layer, 113 is a wiring layer, 120 is a source contact, 121 is a drain contact, 122 is a gate contact, 123 is a body contact, 124 is an FS gate contact, and 126 is a p ⁺ region. is there. According to the above publication, the impurity concentration of the channel stop region 114 is as follows:
It is described that it is preferable to provide the depletion layer to the extent that the depletion layer does not extend over the entire region 114.

【０００７】従来の他の具体的な解決手段として、チェ
ンらによって、１９９６年シンポシウム・オン・ブイエ
ルエスアイ・テクノロジー、９３頁（W.chen, 1996Sump
osium on VLSI Technology, p.93）（以下、第２の従来
技術とも称する）に報告された、ＳＯＩ−ＭＯＳＦＥＴ
における基板浮遊効果を抑制する方法が知られている。
以下、図２５〜図２７を参照して、第２の従来技術につ
いて、ｎチャネルＦＥＴを例にとって、詳細に説明す
る。図２５は、同ＦＥＴの構成を示す上面図、図２６
は、図２５のＧ−Ｇ矢視断面図、また、図２７は、図２
５のＨ−Ｈ矢視断面図である。As another conventional solution, Chen et al., 1996, Symposium on VSI Technology, p. 93 (W. chen, 1996 Sump).
osium on VLSI Technology, p. 93) (hereinafter also referred to as a second prior art).
There is known a method of suppressing the substrate floating effect.
Hereinafter, the second related art will be described in detail with reference to FIGS. 25 to 27, taking an n-channel FET as an example. FIG. 25 is a top view showing the structure of the FET, and FIG.
Is a sectional view taken along the line GG in FIG. 25, and FIG.
FIG. 5 is a sectional view taken along the line HH of FIG. 5.

【０００８】この第２の従来技術では、図２６に示すよ
うに、シリコン基板などからなる半導体基板１５１上
に、酸化膜などからなる埋め込み酸化膜１５２を介して
半導体層（ＳＯＩ）層が形成される。半導体層は、フィ
ールド領域に位置する膜厚が薄いｐ領域１５３と、チャ
ネル形成領域となるｐ領域１５４と、ソース及びドレイ
ン領域となるｎ^＋領域１５８とから概略なる。図２９に
示す通り、ｐ領域１５４の上部には、ゲート絶縁膜１５
６を介してゲートポリシリコンなどからなるゲート電極
１５７が設けられる。ｐ領域１５４の両側には、ｎ^＋領
域１５８よりなるソース・ドレイン領域が設けられる。
ｐ領域１５４、ｎ^＋領域１５８を除く領域はフィールド
領域であり、同フィールド領域のｐ領域１５３上に、酸
化膜などからなるフィールド絶縁膜１５５が積層された
構造になっている。ここで、フィールド領域のｐ領域１
５３はそれ以外の領域の半導体層（ｐ領域１５４及びｎ
^＋領域１５８）よりも膜厚が薄いことが、特徴である。In the second prior art, as shown in FIG. 26, a semiconductor layer (SOI) layer is formed on a semiconductor substrate 151 such as a silicon substrate via a buried oxide film 152 such as an oxide film. You. The semiconductor layer is roughly composed of a p region 153 having a small thickness located in a field region, a p region 154 serving as a channel formation region, and an n ⁺ region 158 serving as source and drain regions. As shown in FIG. 29, the gate insulating film 15
6, a gate electrode 157 made of gate polysilicon or the like is provided. On both sides of p region 154, source / drain regions composed of n ⁺ region 158 are provided.
The region excluding the p region 154 and the n ⁺ region 158 is a field region, and has a structure in which a field insulating film 155 made of an oxide film or the like is stacked on the p region 153 of the field region. Here, the p region 1 of the field region
53 denotes a semiconductor layer (p region 154 and n
^The feature is that the film thickness is smaller than that of the ⁺ region 158).

【０００９】図２６に示すように、チャネル領域のｐ領
域１５４は、フィールド領域のｐ領域１５３に接続され
るので、チャネル領域で生成した正孔は、フィールド領
域のｐ領域１５３を介して除去され、基板浮遊効果を抑
制できる。この例では、フィールド絶縁膜１５５となる
酸化膜は選択酸化法として知られているＬＯＣＯＳ（Lo
cal Oxidation Of Silicon)法により形成される。同Ｌ
ＯＣＯＳ法は、フィールド領域の半導体層の表面を熱酸
化して、フィールド酸化膜を形成する方法であるが、こ
の時、酸化が半導体層の底まで到達しないようにするこ
とにより、酸化されずに残った半導体層が、フィールド
領域のｐ領域１５３を成すものである。As shown in FIG. 26, p region 154 in the channel region is connected to p region 153 in the field region, so that holes generated in the channel region are removed through p region 153 in the field region. In addition, the substrate floating effect can be suppressed. In this example, the oxide film serving as the field insulating film 155 is formed by LOCOS (Lo) which is known as a selective oxidation method.
cal Oxidation Of Silicon). L
The OCOS method is a method in which a field oxide film is formed by thermally oxidizing the surface of a semiconductor layer in a field region. The remaining semiconductor layer forms the p region 153 of the field region.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、上述し
た第１及び第２の従来技術によるＦＥＴは、いずれもが
次に詳述するような課題を有している。以下、それにつ
いて順次に説明する。 （１）第一の課題 第１の従来技術においては、ＦＳゲート１１０が存在す
ると、コンタクト構造が複雑になるという、第一の課題
がある。半導体基板１０１に配線を接続するためにボデ
ィコンタクト１２３を形成するには、ＦＳゲート１１０
を貫いて形成する必要がある。一方、ＦＳゲート１１０
の電位を固定するためには、ＦＳゲート１１０を配線に
接続する構造（ＦＳゲートコンタクト１２４）を、ＦＳ
ゲート１１０上に設ける必要がある。したがって、ＦＳ
ゲート１１０を貫くコンタクトと、ＦＳゲート１１０上
に設けるコンタクトとの二種類のコンタクトが必要とな
る。また、これら二種類のコンタクトは構造が異なるた
めに別々の工程によって作る必要が生じる。この結果構
造が複雑になるとともに、製造方法もまた複雑になる。
また、ＬＳＩのパターン形状自体を複雑にし、回路のレ
イアウトに制限が加わる。However, the above-described first and second prior art FETs both have the following problems. Hereinafter, this will be described sequentially. (1) First Problem The first prior art has a first problem that the presence of the FS gate 110 complicates the contact structure. To form the body contact 123 for connecting a wiring to the semiconductor substrate 101, the FS gate 110
Must be formed. On the other hand, the FS gate 110
To fix the potential of the FS gate 110 to the wiring (FS gate contact 124),
It is necessary to provide on the gate 110. Therefore, FS
Two types of contacts, a contact penetrating the gate 110 and a contact provided on the FS gate 110, are required. Further, since these two types of contacts have different structures, they need to be formed by different processes. As a result, the structure is complicated and the manufacturing method is also complicated.
Further, the pattern shape itself of the LSI is complicated, and the layout of the circuit is restricted.

【００１１】（２）第二の課題 また、第１の従来技術では、ＦＳゲート１１０の高さだ
け素子の段差が大きくなるという、第二の課題がある。
段差部分は、配線の断線、フォトリソグラフィ工程にお
けるパターン変形等の原因となる。また、段差部分は、
エッチング残りの原因にもなる。ゲート電極１０６は、
全体を不純物濃度の高いポリシリコン等の導電性材料で
覆った後、これをＲＩＥ(Ractive Ion Etching)等によ
りエッチングしてパターニングすることにより形成する
が、この時、素子に段差があると、本来パターンを形成
しない場所においても、ポリシリコン等の導電性材料が
段差の側面に付着して残存するという問題が生じる。段
差に付着した材料を取り除くためには、本来よりも長時
間のエッチング（オーバーエッチング）が必要となる
が、オーバーエッチング工程は、ゲート酸化膜やゲート
酸化膜下の半導体層に損傷を与える可能性があるので、
この点からも素子の段差は小さいことが望ましい。(2) Second Problem In the first prior art, there is a second problem that the step of the element is increased by the height of the FS gate 110.
The step portion causes disconnection of wiring, pattern deformation in a photolithography process, and the like. Also, the step is
It also causes etching residue. The gate electrode 106
After the whole is covered with a conductive material such as polysilicon having a high impurity concentration, it is formed by etching and patterning by RIE (Ractive Ion Etching) or the like. Even in a place where a pattern is not formed, there is a problem that a conductive material such as polysilicon adheres to and remains on the side surface of the step. In order to remove the material attached to the step, etching (over-etching) for a longer time than originally required is required, but the over-etching process may damage the gate oxide film and the semiconductor layer under the gate oxide film. Because there is
Also from this point, it is desirable that the step of the element is small.

【００１２】（３）第三の課題 また、第１の従来技術では、ゲート電極とＦＳゲート電
極間に寄生容量が発生するという第三の課題がある。こ
れは、ゲート電極１０６がＦＳゲート１１０の上部に重
なる領域があることと、ゲート電極１０６にはＦＳゲー
ト１１０とは異なる電圧が印加されることによる。この
寄生容量は、ゲート電極１０６とＦＳゲート１１０との
間の静電気的結合によるものであり、ゲート電極１０６
の負荷容量を増加させ、素子の動作速度を低下させてし
まう。ゲート電極１０６とＦＳゲート１１０との間の絶
縁膜を厚くすると寄生容量は減るが段差は増加し、逆に
絶縁膜を薄くすると段差は減るが寄生容量は増加するの
で、段差と寄生容量との両者を低減することができな
い。一方、上記第一、第二及び第３の課題を解決するた
めにもしもＦＳゲートを省略すると、以下の第四及び第
五の課題が生ずる。(3) Third Problem In the first prior art, there is a third problem that a parasitic capacitance is generated between the gate electrode and the FS gate electrode. This is because the gate electrode 106 has a region overlapping the FS gate 110 and a voltage different from that of the FS gate 110 is applied to the gate electrode 106. This parasitic capacitance is due to electrostatic coupling between the gate electrode 106 and the FS gate 110.
Increases the load capacity of the device, and lowers the operation speed of the device. If the insulating film between the gate electrode 106 and the FS gate 110 is made thicker, the parasitic capacitance is reduced but the step is increased. Conversely, if the insulating film is made thinner, the step is reduced but the parasitic capacitance is increased. Both cannot be reduced. On the other hand, if the FS gate is omitted in order to solve the first, second and third problems, the following fourth and fifth problems will occur.

【００１３】（４）第四の課題 第一の従来例においてもしＦＳゲートを省略すると、正
孔の排除能力が下がるという問題、及びリーク電流が増
すという問題が発生する。これについて、以下図２８〜
図３０を参照して詳細に説明する。図２８は上面図、図
２９及び図３０は、図２８のＩ−Ｉ矢視断面図である。
図２８〜図３０において、符号２０１はソース領域、２
０２はドレイン領域、２０３はゲート電極、２０４はド
レイン電界、２０５はチャネル形成領域、２０６（ゲー
ト電極２０３の下部を含み、素子分離領域における半導
体を指す）はフィールド領域に設けるシリコン層などか
らなるフィールド半導体層、２０７は絶縁膜、２０８は
酸化膜などからなる埋め込み絶縁膜、２０９はアクセプ
タイオン、２１０はアクセプタへ向う電界、２１１は酸
化膜などからなるフィールド絶縁膜を示している。な
お、ソース領域２０１とドレイン領域２０２とは、置き
換えが可能となっている。(4) Fourth Problem In the first conventional example, if the FS gate is omitted, a problem that the hole rejection ability is reduced and a problem that the leak current is increased occur. About this, FIG.
This will be described in detail with reference to FIG. 28 is a top view, and FIGS. 29 and 30 are cross-sectional views taken along the line II of FIG.
28 to 30, reference numeral 201 denotes a source region, 2
02 is a drain region, 203 is a gate electrode, 204 is a drain electric field, 205 is a channel formation region, and 206 (including a lower part of the gate electrode 203 and indicating a semiconductor in an element isolation region) is a field made of a silicon layer provided in a field region. A semiconductor layer, 207 is an insulating film, 208 is a buried insulating film made of an oxide film or the like, 209 is an acceptor ion, 210 is an electric field toward the acceptor, and 211 is a field insulating film made of an oxide film or the like. Note that the source region 201 and the drain region 202 can be replaced.

【００１４】ｎチャネルＦＥＴでは、余剰となるキャリ
アは正孔であり、この正孔は電位の低いところを流れ
る。正孔を除去するためには、素子領域を囲んでいる素
子分離領域に電位の低いフィールド半導体層２０６を設
けて、このフィールド半導体層２０６を通じて正孔を除
去することが考えられる。この場合、フィールド半導体
層の電位は、図２９に示すように、フィールド領域中の
アクセプタイオン２０９とゲート電極２０３との間の電
界２１０に依存する。すなわち、フィールド半導体層の
電位は、ゲート電極２０３の電位からアクセプタによっ
て作られるゲート・フィールド間の電位差を減じた値に
なる。したがって、ゲート電極２０３の電位が上がる
と、フィールド半導体層の電位も上昇する。回路の動作
中にゲート電極２０３の電位は正になる場合があるが、
ゲート電極２０３の電位は正になった場合においても、
フィールド半導体層の電位を正孔の排除に充分なだけ低
い値に保つには、ゲート・フィールド半導体層間の電界
強度を大きくして、ゲート電極２０３とフィールド半導
体層との電位差を大きくすることが望ましい。この電位
差が大きいと、ゲート電極２０３の電位が上昇してもフ
ィールド半導体層の電位は充分低く保たれる。ゲート電
極２０３とフィールド半導体層との間の電界強度は、フ
ィールド半導体層におけるアクセプタ２０９の量（上か
ら見た面における面密度）が多いと増加する。したがっ
て、フィールド半導体層の電位を低く保つには、フィー
ルド半導体層のアクセプタの量を増せば良いが、アクセ
プタの量を増やすには、フィールド半導体層を形成する
ＳＯＩ層の膜厚を厚くするか、アクセプタ濃度を高くす
る必要がある。In the n-channel FET, the surplus carriers are holes, and the holes flow at a low potential. In order to remove holes, it is conceivable to provide a field semiconductor layer 206 having a low potential in an element isolation region surrounding the element region, and remove holes through the field semiconductor layer 206. In this case, the potential of the field semiconductor layer depends on the electric field 210 between the acceptor ion 209 and the gate electrode 203 in the field region as shown in FIG. That is, the potential of the field semiconductor layer has a value obtained by subtracting the potential difference between the gate and the field created by the acceptor from the potential of the gate electrode 203. Therefore, when the potential of the gate electrode 203 increases, the potential of the field semiconductor layer also increases. During the operation of the circuit, the potential of the gate electrode 203 may be positive,
Even when the potential of the gate electrode 203 becomes positive,
In order to keep the potential of the field semiconductor layer low enough to eliminate holes, it is desirable to increase the electric field strength between the gate and field semiconductor layers to increase the potential difference between the gate electrode 203 and the field semiconductor layer. . If this potential difference is large, the potential of the field semiconductor layer is kept sufficiently low even if the potential of the gate electrode 203 rises. The electric field intensity between the gate electrode 203 and the field semiconductor layer increases when the amount of the acceptor 209 (the surface density in a surface viewed from above) in the field semiconductor layer is large. Therefore, in order to keep the potential of the field semiconductor layer low, the amount of the acceptor in the field semiconductor layer may be increased. It is necessary to increase the acceptor concentration.

【００１５】しかし、ＦＥＴの設計寸法が小さくなる
と、これらの方法では、フィールド半導体層２０６の電
位を低い値に固定することが難しくなる。これについて
図２８を参照して説明する。フィールド半導体層２０６
を挟んで存在するソース領域２０１とドレイン領域２０
２の間隔が短くなると、二次元効果により、ドレイン領
域２０２から発生するドレイン電界２０４の影響が大き
くなる。ドレイン電界２０４（矢印）は、チャネル形成
領域２０５の外側に隣接する、フィールド領域のフィー
ルド半導体層２０６を経由してソース領域２０１に至る
が、この時、この経路に当たる位置で電位が上昇するこ
とになる。この部分の電位が上昇すると、正孔を排除す
る経路が遮断される。これは、電位が高い位置には正孔
が流れにくいためである。またリーク電流は電位が高い
ところを流れるので、電位の上昇する経路を通してソー
ス・ドレイン領域間にリーク電流が流れるという問題が
生じる。However, as the design dimensions of the FET become smaller, it becomes difficult to fix the potential of the field semiconductor layer 206 to a low value by these methods. This will be described with reference to FIG. Field semiconductor layer 206
Source region 201 and drain region 20 located across
When the interval between the two is short, the effect of the drain electric field 204 generated from the drain region 202 increases due to the two-dimensional effect. The drain electric field 204 (arrow) reaches the source region 201 via the field semiconductor layer 206 in the field region adjacent to the outside of the channel formation region 205. Become. When the potential of this portion rises, the path for eliminating holes is cut off. This is because holes hardly flow to a position where the potential is high. In addition, since the leak current flows in a place where the potential is high, there is a problem that the leak current flows between the source and drain regions through a path where the potential rises.

【００１６】この問題について、図２９を参照して、詳
しく説明する。フィールド領域のフィールド半導体層２
０６の電位は、ゲート電極２０３からアクセプタに向か
う電界２１０（破線の矢印）によって下げられる。一
方、ドレイン領域２０２からのドレイン電界２０４（実
線の矢印）は、上述のゲート−アクセプタ間の電界とは
逆に、フィールド領域の電位を上昇させる作用を持つ
（ドレインからの横向きの電界が起源となる一種の二次
元効果であり、以下単に二次元効果と記す。）。したが
って、ドレイン電界２０４が大きいと、フィールド領域
の電位が充分に下がらなくなる。この効果（ドレイン電
界による二次元効果）は、ソース領域２０１とドレイン
領域２０２とが接近している微細寸法のＦＥＴにおいて
特に顕著になる。また、二次元効果は、ドレイン領域が
厚くなるに従い増大する。通常のＳＯＩ−ＭＯＳＦＥＴ
ではドレイン領域は半導体層（ＳＯＩ層）の上端から下
端までの全層にわたるので、半導体層の厚さとドレイン
領域の厚さは等しい。従って、半導体層が厚いと、この
二次元効果は大きくなる。なお、図２９の電界成分は、
それぞれの効果によりもたらされる電界の成分の寄与
を、他の電界成分がないとした場合について示したもの
である。This problem will be described in detail with reference to FIG. Field semiconductor layer 2 in field region
The electric potential of 06 is lowered by the electric field 210 (dashed arrow) from the gate electrode 203 toward the acceptor. On the other hand, the drain electric field 204 (solid arrow) from the drain region 202 has a function of increasing the potential of the field region, which is opposite to the electric field between the gate and the acceptor (originating from the lateral electric field from the drain. This is a kind of two-dimensional effect, and is hereinafter simply referred to as a two-dimensional effect.) Therefore, when the drain electric field 204 is large, the potential of the field region cannot be sufficiently lowered. This effect (two-dimensional effect due to the drain electric field) is particularly remarkable in a fine-sized FET in which the source region 201 and the drain region 202 are close to each other. Also, the two-dimensional effect increases as the drain region becomes thicker. Normal SOI-MOSFET
In this case, since the drain region extends from the upper end to the lower end of the semiconductor layer (SOI layer), the thickness of the semiconductor layer is equal to the thickness of the drain region. Therefore, when the semiconductor layer is thick, the two-dimensional effect becomes large. The electric field component in FIG.
The contribution of the electric field component brought about by each effect is shown for the case where there is no other electric field component.

【００１７】もし、二次元効果が無ければ、図３０に示
すように半導体層を厚くすると、フィールド半導体層２
０６中のアクセプタの量が増すのでＦＳゲートが無くと
もフィールド領域の電位を下げられる。しかし実際に
は、半導体層２０６の膜厚が厚くなるに従い、二次元効
果による電位の上昇も顕著化する。したがって、二次元
効果の影響を受けやすい素子（ソース領域とドレイン領
域とが接近している微細寸法のＦＥＴ）では、同半導体
層２０６を厚くしても、これらの二つの電界の変化（ア
クセプタ量の増加によるフィールド電位の低下と、二次
元効果によるフィールド電位の上昇）が相殺する。すな
わち、フィールド半導体層２０６の膜厚を厚くすること
によって、アクセプタへ向う電界２１０を増加しても、
同時に反対の作用を持つドレイン電界２０４も増加して
しまう。従って、単に半導体層の膜厚を厚くしても、Ｆ
Ｓゲートを省略した場合に顕著になる上述のような電位
の上昇を回避できない。If there is no two-dimensional effect, the thickness of the semiconductor layer is increased as shown in FIG.
Since the amount of the acceptor in the cell 06 increases, the potential of the field region can be lowered even without the FS gate. However, in practice, as the thickness of the semiconductor layer 206 increases, the increase in potential due to the two-dimensional effect also increases. Therefore, in an element which is susceptible to the two-dimensional effect (a fine-sized FET in which the source region and the drain region are close to each other), these two electric fields change (acceptor amount) even when the semiconductor layer 206 is thickened. Of the field potential due to the increase in the field potential and increase in the field potential due to the two-dimensional effect). That is, by increasing the thickness of the field semiconductor layer 206, even if the electric field 210 toward the acceptor is increased,
At the same time, the drain electric field 204 having the opposite effect increases. Therefore, even if the thickness of the semiconductor layer is simply increased, F
It is not possible to avoid the above-described increase in the potential that becomes conspicuous when the S gate is omitted.

【００１８】また、フィールド領域の電位が上昇する
と、フィールド領域を挟んで配置される二つのＦＥＴの
各々のソース・ドレイン領域間に、リーク電流が流れ易
くなるという問題も発生する。すなわち、フィールド領
域の素子分離領域としての素子分離能力が低下すること
になる。これは、一方又は双方のＦＥＴのドレイン領域
からのドレイン電界がフィールド領域の電位を上昇させ
た結果、フィールド領域を挟んで隣接している一方のＦ
ＥＴのソース・ドレイン領域から、他方のＦＥＴのソー
ス・ドレイン領域間にリーク電流が流れるものである。Further, when the potential of the field region rises, there arises a problem that a leak current easily flows between the source / drain regions of the two FETs arranged with the field region interposed therebetween. That is, the element isolation capability of the field region as an element isolation region is reduced. This is because the drain electric field from the drain region of one or both FETs raises the potential of the field region, and as a result, one F
A leak current flows from the source / drain region of the ET to the source / drain region of the other FET.

【００１９】このように、第一の従来技術において、単
にＦＳゲートを取り除いた場合には、二次元効果のため
にフィールド領域の電位が上昇するために、正孔が排除
され難くなるという欠点が生ずる。また、ソースからド
レインへのリーク電流及び素子間のリーク電流がが流れ
易くなるという欠点が生ずる。As described above, in the first prior art, when the FS gate is simply removed, the potential of the field region rises due to the two-dimensional effect, so that it is difficult to eliminate holes. Occurs. Further, there is a disadvantage that a leak current from the source to the drain and a leak current between the elements easily flow.

【００２０】（５）第五の課題(5) Fifth problem

【００２１】また、第一の従来技術において、ＦＳゲー
トを取り除く場合、半導体層の膜厚を薄く保ったまま
で、フィールド半導体層のアクセプタ濃度を上げること
により、フィールド領域の電位を下げる方法も考えられ
る。この場合、ソース及びドレイン領域の膜厚も薄いま
まで厚くならないので、ドレイン電界による二次元効果
は抑制でき、またアクセプタ濃度を高くすることで、ア
クセプタ量を確保することでフィールド領域の電位を下
げられる。しかしアクセプタ濃度が高いと、ソース及び
ドレイン領域とフィールド半導体装置との間のバンド間
トンネリングによるリーク電流や、不純物濃度の増加に
よる欠陥の生成等が問題となる。また、アクセプタの代
表として用いられるホウ素（ボロン）は、半導体層とし
てのシリコンから酸化膜に拡散し易く、薄いシリコン層
においては、ホウ素の濃度を精密に制御することには困
難が伴う。In the first prior art, when removing the FS gate, a method of lowering the potential of the field region by increasing the acceptor concentration of the field semiconductor layer while keeping the thickness of the semiconductor layer small may be considered. . In this case, the thickness of the source and drain regions remains thin and does not increase, so that a two-dimensional effect due to the drain electric field can be suppressed. Can be However, when the acceptor concentration is high, there are problems such as leak current due to tunneling between bands between the source and drain regions and the field semiconductor device, generation of defects due to an increase in impurity concentration, and the like. In addition, boron (boron), which is used as a representative of the acceptor, easily diffuses from silicon as a semiconductor layer into an oxide film, and it is difficult to precisely control the boron concentration in a thin silicon layer.

【００２２】すなわち、リーク電流による素子特性の劣
化及び不純物濃度の制御性という観点から、フィールド
領域を薄膜化することが困難になるという問題がある。That is, there is a problem that it is difficult to reduce the thickness of the field region from the viewpoint of deterioration of device characteristics due to leak current and controllability of impurity concentration.

【００２３】（６）第六の課題 第２の従来技術は、フィールド半導体層の膜厚がチャネ
ル領域よりも薄いという構造を持つ。従って、チャネル
形成領域の膜厚を極めて薄く設定した場合には（例えば
１０ｎｍ）、フィールド領域はさらに薄くなり、正孔排
出の経路として機能させるのが難しくなるという、第六
の課題を持つ。また、フィールド領域の電位はその中に
含まれるアクセプタイオンによって下げられるが、フィ
ールド領域が薄いとアクセプタの量が減るので、フィー
ルド領域の電位が充分に下がらなくなる。また、ドレイ
ン領域が厚いために二次元効果が顕著になり、その結果
フィールド領域の半導体層の電位が上昇してしまう。正
孔は電位の低いところを経由して排除されるので、フィ
ールド領域の電位が下がらなければ、正孔の排除能力が
低下する。第２の従来技術では、上に述べた微細化に伴
う二次元効果に係わる問題（第四の課題）及びフィール
ド領域の薄膜化に係わる課題（第五の課題）はより顕著
になる。(6) Sixth Problem The second prior art has a structure in which the thickness of the field semiconductor layer is smaller than that of the channel region. Therefore, when the thickness of the channel formation region is set to be extremely thin (for example, 10 nm), the field region is further thinned, and there is a sixth problem that it becomes difficult to function as a hole discharge path. The potential of the field region is lowered by the acceptor ions contained therein, but if the field region is thin, the amount of the acceptor is reduced, so that the potential of the field region cannot be sufficiently lowered. Further, since the drain region is thick, the two-dimensional effect becomes significant, and as a result, the potential of the semiconductor layer in the field region increases. Since holes are eliminated through a portion having a low potential, if the potential of the field region does not decrease, the ability to eliminate holes is reduced. In the second prior art, the above-described problem related to the two-dimensional effect due to miniaturization (fourth problem) and the problem related to thinning the field region (fifth problem) become more prominent.

【００２４】この発明は、上述の事情に鑑みてなされた
もので、ＳＯＩ層にＦＥＴを形成する場合、ＦＳゲート
を用いることなく、衝突電離によって発生したキャリア
を効率的に排除できる電界効果型トランジスタ及びその
製造方法を提供することを目的としている。The present invention has been made in view of the above circumstances, and when an FET is formed in an SOI layer, a field effect transistor which can efficiently eliminate carriers generated by impact ionization without using an FS gate. And a method for producing the same.

【００２５】[0025]

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、絶縁体の上に成膜された半
導体層に形成されて、素子領域が素子分離領域により囲
まれている電界効果型トランジスタであって、上記素子
領域は、第一導電型の不純物濃度が高いソース及びドレ
イン領域と、該両領域により挟まれて両領域よりも不純
物濃度が低いチャネル形成領域と、該チャネル形成領域
上にゲート絶縁膜を介して設けられたゲート電極とを有
し、上記素子分離領域のうち、上記チャネル形成領域に
隣接する部分に、該チャネル形成領域よりも膜厚が厚い
フィールド半導体層と、該フィールド半導体層上に積層
されたフィールド絶縁膜とを有している。According to a first aspect of the present invention, there is provided a semiconductor device having a semiconductor layer formed on an insulator, wherein an element region is surrounded by an element isolation region. A field-effect transistor, wherein the element region is a source and drain region having a high impurity concentration of the first conductivity type, and a channel formation region sandwiched between the two regions and having a lower impurity concentration than both regions; A gate electrode provided on the channel formation region with a gate insulating film interposed therebetween, and a field having a thickness larger than that of the channel formation region is formed in a portion of the element isolation region adjacent to the channel formation region. The semiconductor device has a semiconductor layer and a field insulating film laminated on the field semiconductor layer.

【００２６】請求項２記載の発明は、請求項１記載の電
界効果型トランジスタに係り、上記素子分離領域の上記
フィールド半導体層は、上記素子領域の上記チャネル形
成領域よりも、上記絶縁体上で突起していることを特徴
としている。According to a second aspect of the present invention, there is provided the field effect transistor according to the first aspect, wherein the field semiconductor layer in the element isolation region is located on the insulator more than the channel formation region in the element region. It is characterized by protruding.

【００２７】請求項３記載の発明は、請求項１又は２記
載の電界効果型トランジスタに係り、上記素子分離領域
が、上記フィールド半導体層が設けられる上記チャネル
形成領域に隣接する領域と、上記半導体層が設けられな
い領域とからなることを特徴としている。According to a third aspect of the present invention, there is provided the field effect transistor according to the first or second aspect, wherein the element isolation region includes a region adjacent to the channel forming region provided with the field semiconductor layer, and the semiconductor device. It is characterized by comprising a region where no layer is provided.

【００２８】請求項４記載の発明は、請求項１又は２記
載の電界効果型トランジスタに係り、上記素子分離領域
のすべての領域に、上記フィールド半導体層と上記フィ
ールド絶縁膜が設けられることを特徴としている。According to a fourth aspect of the invention, there is provided the field effect transistor according to the first or second aspect, wherein the field semiconductor layer and the field insulating film are provided in all regions of the element isolation region. And

【００２９】請求項５記載の発明は、請求項１、２、３
又は４記載の電界効果型トランジスタに係り、上記素子
分離領域の上記フィールド半導体層に第二導電型の不純
物が導入され、該素子分離領域の第二導電型の不純物濃
度は、少なくとも上記チャネル形成領域に接する領域に
おいては、上記ソース及びドレイン領域の第一導電型の
不純物濃度よりも低いことを特徴としている。The invention described in claim 5 is the invention according to claims 1, 2, and 3
Or the field-effect transistor according to 4, wherein an impurity of the second conductivity type is introduced into the field semiconductor layer of the element isolation region, and the impurity concentration of the second conductivity type in the element isolation region is at least the channel formation region. Is characterized in that the impurity concentration of the first conductivity type of the source and drain regions is lower than that of the source and drain regions.

【００３０】請求項６記載の発明は、請求項１、２、
３、４又は５記載の電界効果型トランジスタに係り、上
記フィールド半導体層のうち、上記チャネル形成領域か
ら離れた位置に高不純物濃度の第二導電型の領域を設
け、該高不純物濃度の第二導電型領域に配線を接続した
ボディコンタクトを有することを特徴としている。[0030] The invention according to claim 6 is based on claims 1 and 2,
6. The field-effect transistor according to 3, 4, or 5, further comprising a high-impurity-concentration second-conductivity-type region provided in the field semiconductor layer at a position distant from the channel-forming region. It has a body contact in which a wiring is connected to the conductive region.

【００３１】請求項７記載の発明は、請求項６記載の電
界効果型トランジスタに係り、上記素子分離領域の上記
フィールド半導体層は、少なくとも上記チャネル形成領
域から上記高不純物濃度の第二導電型領域に至る経路に
おいて、膜厚全体にわたって単結晶であることを特徴と
している。According to a seventh aspect of the present invention, there is provided the field effect transistor according to the sixth aspect, wherein the field semiconductor layer in the element isolation region is at least from the channel formation region to the high conductivity type second conductivity type region. Is characterized by being a single crystal over the entire film thickness.

【００３２】請求項８記載の発明は、請求項１乃至７の
いずれか１に記載の電界効果型トランジスタに係り、上
記フィールド半導体層の上記素子分離領域側の側面に側
壁絶縁膜が設けられていることを特徴としている。An eighth aspect of the present invention relates to the field-effect transistor according to any one of the first to seventh aspects, wherein a sidewall insulating film is provided on a side surface of the field semiconductor layer on the element isolation region side. It is characterized by having.

【００３３】請求項９記載の発明は、請求項８記載の電
界効果型トランジスタに係り、前記素子分離領域の側面
に設けられる前記側壁絶縁膜の側面は、傾斜しているこ
とを特徴としている。According to a ninth aspect of the present invention, there is provided the field-effect transistor according to the eighth aspect, wherein a side surface of the sidewall insulating film provided on a side surface of the element isolation region is inclined.

【００３４】請求項１０記載の発明は、請求項１乃至９
いずれか１に記載の電界効果型トランジスタに係り、上
記素子分離領域の上記フィールド半導体層は、上記素子
領域の上記チャネル形成領域と接し、かつ、前記チャネ
ル形成領域と接する位置から前記ボディコンタクトに至
るある特定の経路においてのみ設けられていることを特
徴としている。[0034] The invention according to claim 10 is the invention according to claims 1 to 9.
In the field effect transistor according to any one of the first to third aspects, the field semiconductor layer in the element isolation region is in contact with the channel formation region in the element region and extends from a position in contact with the channel formation region to the body contact. It is characterized in that it is provided only on a certain specific route.

【００３５】また、請求項１１記載の発明は、請求項１
乃至１０のいずれか１に記載の電界効果型トランジスタ
に係り、上記半導体層下部の前記絶縁体の下に、半導体
基板を持ち、該半導体基板に、外部電源を接続するため
のコンタクトが設けられていることを特徴としている。The invention according to claim 11 is the first invention.
11. The field-effect transistor according to any one of the above items, wherein a semiconductor substrate is provided below the insulator under the semiconductor layer, and a contact for connecting an external power supply is provided on the semiconductor substrate. It is characterized by having.

【００３６】また、請求項１２記載の発明は、電界効果
型トランジスタを製造するための方法に係り、絶縁体の
上に成膜した半導体層上に絶縁膜を形成した後、上記半
導体層の素子形成領域に対応する領域を除く絶縁膜領域
をレジスト膜で覆うパターニング工程と、上記レジスト
膜をマスクとして上記絶縁膜をエッチングするエッチン
グ工程と、続いて上記絶縁膜が除去された領域におい
て、上記半導体層をある一定の厚さまでエッチングによ
り薄膜化する工程と、上記半導体層のうち上記薄膜化を
実施した領域に、ソース及びドレイン領域、チャネル形
成領域を形成する素子形成工程とを含むことを特徴とし
ている。According to a twelfth aspect of the present invention, there is provided a method for manufacturing a field effect transistor, comprising: forming an insulating film on a semiconductor layer formed on an insulator; A patterning step of covering an insulating film region except for a region corresponding to a formation region with a resist film, an etching step of etching the insulating film using the resist film as a mask, and a semiconductor device in a region where the insulating film is removed. A step of thinning a layer by etching to a certain thickness, and an element forming step of forming a source and drain region and a channel formation region in the thinned region of the semiconductor layer. I have.

【００３７】さらにまた、請求項１３記載の発明は、請
求項１２記載の電界効果型トランジスタを製造するため
の方法に係り、上記素子形成工程を、所望の導電型の不
純物をイオン打ち込みして行うことを特徴としている。
さらにまた、請求項１４記載の発明は、請求項１２又は
１３記載の電界効果型トランジスタを製造するための方
法に係り、上記半導体層をある一定の厚さまでエッチン
グにより薄膜化する上記工程によって薄膜化されない領
域の半導体層を素子分離領域のフィールド半導体層とし
て用いることを特徴としている。さらにまた、請求項１
５記載の発明は、請求項１２、１３又は１４記載の電界
効果型トランジスタを製造するための方法に係り、前記
絶縁膜をエッチングする前記エッチング工程、または前
記半導体層をある一定の厚さまでエッチングにより薄膜
化する前記工程において、前記絶縁膜または前記半導体
層の側面を傾斜した形状にエッチングし、前記側壁絶縁
膜を該傾斜した側面に形成することを特徴としている。According to a thirteenth aspect of the present invention, there is provided a method for manufacturing a field-effect transistor according to the twelfth aspect, wherein the element forming step is performed by ion-implanting impurities of a desired conductivity type. It is characterized by:
Furthermore, the invention according to claim 14 relates to a method for manufacturing a field effect transistor according to claim 12 or 13, wherein the semiconductor layer is thinned by etching to a certain thickness. The semiconductor device is characterized in that a semiconductor layer in a region not formed is used as a field semiconductor layer in an element isolation region. Furthermore, claim 1
The invention according to claim 5 relates to a method for manufacturing a field-effect transistor according to claim 12, 13 or 14, wherein the etching step of etching the insulating film, or the semiconductor layer is etched to a certain thickness. In the thinning step, the side surface of the insulating film or the semiconductor layer is etched into an inclined shape, and the sidewall insulating film is formed on the inclined side surface.

【００３８】[0038]

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１〜図３は、この発明の第１実施例であるｎチャネル
電界効果型トランジスタ（以下、ＦＥＴとも称する）を
示し、図１は同ＦＥＴの構成を示す上面図、図２は図１
のＡ−Ａ矢視断面図、図３は図１のＢ−Ｂ矢視断面図、
また、図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）は同
ＦＥＴの製造方法を工程順に示す工程図である。最初に
ＦＥＴの構成を説明する。図１〜図３に示すように、シ
リコン基板などからなる半導体基板１上に、酸化膜など
からなる埋め込み絶縁膜２を介して、シリコン層などか
らなる半導体層３（ＳＯＩ層）が設けられる。埋め込み
絶縁膜２の厚さは例えば８０ｎｍから１μｍとする。同
半導体層３は、ゲート電圧の印加によりチャネルが形成
される領域（チャネル形成領域５）では薄く、素子領域
（チャネル形成領域５とソース／ドレイン領域１６をあ
わせた部分）を囲む素子分離領域（フィールド領域）１
７においてフィールド半導体層４を成す部分では厚い
（図２、３）。例えば、チャネル形成領域の厚さを１０
ｎｍ、フィールド半導体層の厚さを５０ｎｍとする。フ
ィールド半導体層４上には酸化膜などからなるフィール
ド絶縁膜７が積層されている。Embodiments of the present invention will be described below with reference to the drawings. The description will be specifically made using an embodiment. First Embodiment FIGS. 1 to 3 show an n-channel field-effect transistor (hereinafter also referred to as FET) according to a first embodiment of the present invention. FIG. 1 is a top view showing the structure of the FET. 2 is FIG.
3 is a sectional view taken along the arrow AA of FIG. 3, FIG. 3 is a sectional view taken along the line BB of FIG.
FIGS. 4A and 4B and FIGS. 5A and 5B are process diagrams showing a method of manufacturing the same FET in the order of steps. First, the configuration of the FET will be described. As shown in FIGS. 1 to 3, a semiconductor layer 3 (SOI layer) made of a silicon layer or the like is provided on a semiconductor substrate 1 made of a silicon substrate or the like via a buried insulating film 2 made of an oxide film or the like. The thickness of the buried insulating film 2 is, for example, 80 nm to 1 μm. The semiconductor layer 3 is thin in a region where a channel is formed by application of a gate voltage (channel formation region 5), and is an element isolation region (portion where the channel formation region 5 and the source / drain region 16 are combined). Field area) 1
In FIG. 7, the portion forming the field semiconductor layer 4 is thick (FIGS. 2 and 3). For example, if the thickness of the channel formation region is 10
nm, and the thickness of the field semiconductor layer is 50 nm. On the field semiconductor layer 4, a field insulating film 7 made of an oxide film or the like is laminated.

【００３９】チャネル形成領域５上には酸化膜などから
なるゲート絶縁膜６が設けられ、フィールド半導体層４
とフィールド絶縁膜７の積層した部分（素子分離領域）
のチャネル形成領域５側の側面には、酸化膜などの絶縁
膜からなる側壁絶縁膜８が設けられる（図２、３）。側
壁絶縁膜８の膜厚は例えば１０ｎｍ〜０．５μｍとす
る。ゲート絶縁膜６、側壁絶縁膜８、フィールド絶縁膜
７の上部にはゲートポリシリコン９がパターニングされ
て、ゲート電極となる。これらの構造は層間絶縁膜１０
で覆われる。ゲート絶縁膜は例えば厚さ５ｎｍのＳｉＯ
_２、ゲート電極はｎ^＋ポリシリコン、タングステンシリ
サイド等の金属−シリコン化合物、Ｔａ、Ｗ等の金属ま
たはＴｉＮ等の金属化合物あるいは他の導電体とする。A gate insulating film 6 made of an oxide film or the like is provided on the channel formation region 5, and a field semiconductor layer 4
(Element isolation region) where the gate electrode and the field insulating film 7 are stacked
A sidewall insulating film 8 made of an insulating film such as an oxide film is provided on the side surface on the channel forming region 5 side (FIGS. 2, 3). The thickness of the sidewall insulating film 8 is, for example, 10 nm to 0.5 μm. A gate polysilicon 9 is patterned on the gate insulating film 6, the sidewall insulating film 8, and the field insulating film 7 to form a gate electrode. These structures correspond to the interlayer insulating film 10.
Covered with. The gate insulating film is made of, for example, 5 nm thick SiO.
_{2. The} gate electrode is a metal-silicon compound such as n ⁺ polysilicon or tungsten silicide, a metal such as Ta or W, a metal compound such as TiN, or another conductor.

【００４０】図２及び３に示す通り、ゲートポリシリコ
ン９、ソース／ドレイン領域１６、フィールド半導体層
４は、それぞれゲートコンタクト１３、ソース／ドレイ
ンコンタクト１４、ボディコンタクト１２、によって、
それぞれ金属配線１５に接続される。ここで、ボディコ
ンタクト１２は層間絶縁膜１０とフィールド絶縁膜７
を、ゲートコンタクト１３は層間絶縁膜１０を、ソース
／ドレインコンタクト１４は層間絶縁膜１０をそれぞれ
貫くように設けられる。チャネル形成領域５は低濃度の
ｐ型半導体、低濃度のｎ型半導体、または真性半導体よ
りなる。図３に示すように、ポリシリコン（ゲート電
極）９を挟んで設けられるソース／ドレイン領域１６
は、ｎ^＋半導体よりなる。フィールド領域のフィールド
半導体層４はｐ型不純物が導入される。図１に示すよう
に、特に、ボディコンタクト１２に接触する部分には、
ｐ型不純物が高濃度に導入されたｐ^＋領域１１が形成さ
れる。As shown in FIGS. 2 and 3, the gate polysilicon 9, the source / drain region 16, and the field semiconductor layer 4 are formed by a gate contact 13, a source / drain contact 14, and a body contact 12, respectively.
Each is connected to the metal wiring 15. Here, the body contact 12 is formed of the interlayer insulating film 10 and the field insulating film 7.
The gate contact 13 is provided to penetrate the interlayer insulating film 10, and the source / drain contact 14 is provided to penetrate the interlayer insulating film 10. The channel formation region 5 is made of a low-concentration p-type semiconductor, a low-concentration n-type semiconductor, or an intrinsic semiconductor. As shown in FIG. 3, source / drain regions 16 provided with polysilicon (gate electrode) 9 interposed therebetween
Consists of an n ⁺ semiconductor. A p-type impurity is introduced into the field semiconductor layer 4 in the field region. As shown in FIG. 1, in particular, a portion in contact with the body contact 12 includes:
Ap ⁺ region 11 in which p-type impurities are introduced at a high concentration is formed.

【００４１】この構造では第１の従来技術におけるＦＳ
ゲートは存在しないので、前記第一、第二及び第三の課
題は発生しない。すなわち、ＦＳゲートに対してコンタ
クトを設ける必要がなく、素子構造と製造方法が簡略化
される。またＦＳゲート絶縁膜１０９とＦＳゲート１１
０の厚さに相当する段差が軽減される。また、第１の従
来技術で発生していたＦＳゲート１１０とゲート電極１
０６との間の寄生容量が存在しない。In this structure, the FS of the first prior art is used.
Since there is no gate, the first, second and third problems do not occur. That is, there is no need to provide a contact to the FS gate, and the element structure and the manufacturing method are simplified. The FS gate insulating film 109 and the FS gate 11
A step corresponding to a thickness of 0 is reduced. Further, the FS gate 110 and the gate electrode 1 generated in the first prior art are used.
There is no parasitic capacitance between the first and second capacitors.

【００４２】この例のように、素子分離領域となるフィ
ールド領域のフィールド半導体層４が、チャネル形成領
域５よりも厚く形成されると、前述の図２９に対応した
断面は図２０ようになる。図２９から明らかなように、
フィールド領域のフィールド半導体層２０６（図２及び
図３のフィールド半導体層４に相当）は厚いので、その
中に含まれるアクセプタイオン２０９の量は充分に多く
確保できる。したがって、ゲート電極２０３からアクセ
プタイオン２０９へ向かう電界が増加し、フィールド領
域のフィールド半導体層２０６の電位がより低くくな
る。When the field semiconductor layer 4 in the field region serving as the element isolation region is formed thicker than the channel formation region 5 as in this example, the cross section corresponding to FIG. 29 described above is as shown in FIG. As is clear from FIG.
Since the field semiconductor layer 206 in the field region (corresponding to the field semiconductor layer 4 in FIGS. 2 and 3) is thick, a sufficiently large amount of the acceptor ions 209 contained therein can be secured. Therefore, the electric field from the gate electrode 203 toward the acceptor ions 209 increases, and the potential of the field semiconductor layer 206 in the field region becomes lower.

【００４３】一方、図２０において、ソース領域２０１
及びドレイン領域２０２（ソース／ドレイン領域１６に
相当）は薄く形成されるので、ドレイン電界２０４の影
響が減り（ドレインからの電界の影響は、ドレイン領域
の膜厚が薄いと減るので）、フィールド半導体層２０６
の電位上昇が小さい。すなわち、フィールド領域のフィ
ールド半導体層４を厚くしても、ソース／ドレイン領域
１６は厚くならない。従ってフィールド領域を厚くして
アクセプタ量を増すことによりフィールド領域の電位を
下げるという効果が、ドレイン領域が厚くなったことに
よりドレイン電界の影響が増すという効果によって相殺
されることがない。したがって、前記第四の課題は発生
しない。その結果、チャネル形成領域５に接続されるフ
ィールド半導体層４の電位が充分に下がるので、チャネ
ル形成領域から正孔が排除され易くなる。また、同様の
理由により、電子がフィールド領域を通して流れること
により発生するリーク電流も無くなる。この効果は、フ
ィールド半導体層と、それよりも膜厚の薄いソース／ド
レイン領域とを接続するという、本発明独特の構造によ
りもたらされるものである。またフィールド領域のフィ
ールド半導体層２０６が厚いので、前記第五の課題が解
決される。すなわち、フィールド半導体層の内部におけ
る不純物濃度が低くとも、充分な量のアクセプタを確保
することが可能となるので、不純物濃度の増加によるリ
ーク電流の増加や欠陥の生成がない。また、フィールド
半導体層が厚いので、不純物が酸化膜中へ拡散しにくく
なる。また、側壁絶縁膜８を設けたことにより、ゲート
電極（ゲートポリシリコン９）の側面と、フィールド領
域のフィールド半導体層４の側面との間の寄生容量を低
減することができる。本発明では第二導電型の半導体層
上に絶縁膜が積層した構造を持つ前記素子分離領域１７
の内部の、チャネル形成領域５から離れた位置におい
て、高不純物濃度の第二導電型領域１１を設け、該高不
純物濃度の第二導電型領域１１上において、配線１５と
の接続（ボディコンタクト１２）を行う。余剰なキャリ
アは、不純物濃度の低い半導体層４（１７の下層）に流
入した後、この半導体層３中を経由して、高不純物濃度
の第二導電型領域１１に流入し、配線との接続部１２を
介して、配線へと除去される。ここで、高不純物濃度の
第二導体領域１１を設けるのは、配線と半導体層との接
触抵抗を小さくするためである。また、高不純物濃度の
第二導体領域１１をチャネル領域から離すのは、第一導
電型の不純物濃度が高いソース・ドレイン領域と、高不
純物濃度の第二導体領域が接近すると、両者間の電界が
強くなり、バンド間トンネル等のリーク電流が発生する
ので、このようなリーク電流を防ぐためである。チャネ
ル形成領域はソース・ドレイン領域に接して設けられる
ので、第二導電型の高不純物濃度領域をソース・ドレイ
ン領域から離すためには、チャネル形成領域から離せば
良い。また、もし正孔を排出するための配線とソース・
ドレイン領域が近接すると、配線が第一導電型ポリシリ
コンである場合にはソース・ドレイン領域と短絡し、配
線が第二導電型ポリシリコンである場合にはソース・ド
レイン領域との間に強電界が発生してリーク電流が流
れ、配線が金属である場合にはソース・ドレイン領域と
の間にショットキーダイオードが形成され、リーク電流
の原因となる。本発明では、チャネル形成領域と高不純
物濃度の第二導電型領域間、チャネル形成領域と正孔を
排出するための配線間には、チャネル形成領域よりも厚
い第二導電型の半導体層が形成される。一般に、チャネ
ル形成領域と高不純物濃度の第二導電型領域間、あるい
はチャネル形成領域と正孔を排出するための配線間が離
れると、余剰なキャリアが流れにくくなる。しかし、本
発明では、前述の理由によってフィールド領域（該第二
導電型の半導体層）の電位をｎチャネルトランジスタで
は低く保つことができ、高不純物濃度の第二導電型領
域、または正孔を排出するための配線へ余剰なキャリア
を誘導するのに充分な電位分布を形成できる。On the other hand, in FIG.
And the drain region 202 (corresponding to the source / drain region 16) is formed thin, so that the influence of the drain electric field 204 is reduced (the influence of the electric field from the drain is reduced when the thickness of the drain region is small). Layer 206
Is small. That is, even if the field semiconductor layer 4 in the field region is thickened, the source / drain region 16 is not thickened. Therefore, the effect of reducing the potential of the field region by increasing the amount of acceptor by increasing the thickness of the field region is not offset by the effect of increasing the effect of the drain electric field by increasing the thickness of the drain region. Therefore, the fourth problem does not occur. As a result, the potential of the field semiconductor layer 4 connected to the channel formation region 5 drops sufficiently, so that holes are easily removed from the channel formation region. Further, for the same reason, there is no leakage current caused by electrons flowing through the field region. This effect is brought about by the unique structure of the present invention in which the field semiconductor layer is connected to the thinner source / drain region. Since the field semiconductor layer 206 in the field region is thick, the fifth problem is solved. That is, even if the impurity concentration inside the field semiconductor layer is low, it is possible to secure a sufficient amount of acceptors, so that there is no increase in leak current or generation of defects due to the increase in impurity concentration. In addition, since the field semiconductor layer is thick, impurities hardly diffuse into the oxide film. Further, the provision of the sidewall insulating film 8 can reduce the parasitic capacitance between the side surface of the gate electrode (gate polysilicon 9) and the side surface of the field semiconductor layer 4 in the field region. In the present invention, the element isolation region 17 having a structure in which an insulating film is laminated on a semiconductor layer of the second conductivity type is used.
A second conductive type region 11 having a high impurity concentration is provided at a position distant from the channel forming region 5 inside the semiconductor device, and a connection with the wiring 15 (the body contact 12) is formed on the second conductive type region 11 having the high impurity concentration. )I do. Excess carriers flow into the semiconductor layer 4 having a low impurity concentration (lower layer 17), and then flow into the second conductivity type region 11 having a high impurity concentration via the semiconductor layer 3 to be connected to a wiring. Via the part 12, it is removed to the wiring. Here, the reason why the second conductive region 11 having a high impurity concentration is provided is to reduce the contact resistance between the wiring and the semiconductor layer. Further, the separation of the second impurity region 11 having a high impurity concentration from the channel region is performed when the source / drain region having a high impurity concentration of the first conductivity type and the second conductor region having a high impurity concentration approach each other. Is increased, and a leak current such as a band-to-band tunnel occurs, so that such a leak current is prevented. Since the channel formation region is provided in contact with the source / drain regions, the second conductivity type high impurity concentration region may be separated from the channel formation region to be separated from the source / drain regions. Also, if the wiring for discharging holes and the source
When the drain region is close, the wiring is short-circuited with the source / drain region when the wiring is the first conductivity type polysilicon, and a strong electric field is generated between the source / drain region when the wiring is the second conductivity type polysilicon. Occurs, causing a leakage current to flow, and when the wiring is made of metal, a Schottky diode is formed between the source and the drain region, causing a leakage current. According to the present invention, a semiconductor layer of the second conductivity type thicker than the channel formation region is formed between the channel formation region and the high impurity concentration second conductivity type region and between the channel formation region and the wiring for discharging holes. Is done. In general, when the channel formation region and the second conductivity type region having a high impurity concentration or the channel formation region and the wiring for discharging holes are separated, excess carriers are difficult to flow. However, in the present invention, the potential of the field region (the semiconductor layer of the second conductivity type) can be kept low in the n-channel transistor for the above-described reason, and the second conductivity type region with high impurity concentration or holes are discharged. Potential distribution sufficient to induce excess carriers to the wiring for performing the operation can be formed.

【００４４】次に、図４（ａ）、（ｂ）及び図５
（ａ）、（ｂ）を参照して、この例のＦＥＴの製造方法
について工程順に説明する。まず、図４（ａ）に示すよ
うに、シリコン基板などからなる半導体基板１上に膜厚
が１００ｎｍの酸化膜などからなる埋め込み絶縁膜２、
その上に膜厚が５０ｎｍの単結晶シリコンなどからなる
半導体層３(ＳＯＩ層)を持つＳＯＩ基板を用意する。続
いて、半導体層３の表面に、膜厚が８０ｎｍの酸化膜な
どからなるフィールド絶縁膜７をＣＶＤ（Chemical Vap
or Deposition)法によって堆積形成する。次に、その上
にフォトリソグラフィまたは電子ビーム露光等により、
フォトレジスト２１をパターニングする。フォトレジス
ト２１はフィールド領域となる位置にパターニングされ
る。ここで、フィールド絶縁膜７をＣＶＤで堆積する前
に、半導体層３の表面に熱酸化膜を形成しておいても良
い。この場合フィールド絶縁膜は、熱酸化膜とＣＶＤ酸
化膜との積層構造となる。また、フィールド絶縁膜の全
体が熱酸化膜でも良い。Next, FIGS. 4A and 4B and FIG.
With reference to (a) and (b), a method of manufacturing the FET of this example will be described in the order of steps. First, as shown in FIG. 4A, a buried insulating film 2 made of an oxide film or the like having a thickness of 100 nm is formed on a semiconductor substrate 1 made of a silicon substrate or the like.
An SOI substrate having a semiconductor layer 3 (SOI layer) made of single crystal silicon or the like having a thickness of 50 nm is prepared thereon. Subsequently, a field insulating film 7 made of an oxide film or the like having a thickness of 80 nm is formed on the surface of the semiconductor layer 3 by CVD (Chemical Vap).
or Deposition) method. Next, by photolithography or electron beam exposure on it,
The photoresist 21 is patterned. The photoresist 21 is patterned at a position to be a field region. Here, before depositing the field insulating film 7 by CVD, a thermal oxide film may be formed on the surface of the semiconductor layer 3. In this case, the field insulating film has a laminated structure of a thermal oxide film and a CVD oxide film. Further, the entire field insulating film may be a thermal oxide film.

【００４５】次に、図４（ｂ）に示すように、フィール
ド領域のフォトレジスト２１をマスクに、ＲＩＥ等によ
り、フィールド絶縁膜７をエッチングして、半導体層３
を露出させる。続いて、同じフォトレジスト２１をマス
クとして、ＲＩＥによって半導体層３を深さが３８ｎｍ
にわたってエッチングし除去する。エッチングを行った
部分では、半導体層３の厚さは１２ｎｍとなる。ここ
で、エッチングによって半導体層３が薄くなった領域が
素子領域(チャネル形成領域、及びソース／ドレイン領
域が形成される領域)となる。また、エッチングが施さ
れず、半導体層３が厚いままの部分がフィールド半導体
層４、フィールド半導体層上に残された絶縁体がフィー
ルド絶縁膜７となる。ここで、半導体層３のエッチング
は、フォトレジスト２１を除去した後に、フィールド絶
縁膜をマスクにして行っても良い。Next, as shown in FIG. 4B, using the photoresist 21 in the field region as a mask, the field insulating film 7 is etched by RIE or the like to form the semiconductor layer 3.
To expose. Subsequently, using the same photoresist 21 as a mask, the depth of the semiconductor layer 3 is reduced to 38 nm by RIE.
And etched over. In the etched portion, the thickness of the semiconductor layer 3 is 12 nm. Here, a region where the semiconductor layer 3 is thinned by etching becomes an element region (a region where a channel formation region and a source / drain region are formed). Further, a portion where the semiconductor layer 3 is not etched and the semiconductor layer 3 remains thick becomes the field semiconductor layer 4, and an insulator left on the field semiconductor layer becomes the field insulating film 7. Here, the etching of the semiconductor layer 3 may be performed using the field insulating film as a mask after removing the photoresist 21.

【００４６】半導体層３のエッチングは、ＨＢｒ、Ｃｌ
_２、ＣＦ_４等のガス、又はこれらの組み合わせによって
行う。又、硝酸−フッ酸混合液等の酸、ＫＯＨ、ヒドラ
ジン等のアルカリによる化学的ウエットエッチング、Ｃ
ｌ_２、ＨＣｌガス、プラズマによる化学的気相エッチン
グでも良い。The semiconductor layer 3 is etched by HBr, Cl
_2, CF ₄ or the like of the gas, or performs a combination thereof. Chemical wet etching with an acid such as a nitric acid-hydrofluoric acid mixed solution or an alkali such as KOH or hydrazine;
Chemical vapor etching using l ₂ , HCl gas, or plasma may be used.

【００４７】次に、図５（ａ）に示すように、ｐ型不純
物としてホウ素を用いて、４０ｋｅＶのエネルギーで、
３×１０^１２〜３×１０^１３／ｃｍ^２のドーズ量でイオ
ン注入を行い、続いてアニール処理を行って、フィール
ド領域のホウ素の濃度が１０ ^１８／cm^３程度になるよう
にする。この時、ホウ素が素子領域を通り抜けるよう
に、注入エネルギーを高めに選択しても良い。すなわ
ち、素子領域では半導体層３が薄いので、注入されたホ
ウ素が素子領域を通り抜け、埋め込み絶縁膜２、あるい
は半導体基板１まで突き抜けて素子領域の半導体層には
不純物がほとんど注入されず、フィールド絶縁層とフィ
ールド半導体層からなる厚い層を持つ素子分離領域で
は、注入した不純物がフィールド半導体中に止まるよう
にする。すると、素子領域の不純物濃度をあまり上昇さ
せずに、フィールド領域だけに不純物を高濃度に導入で
きる。また、素子領域、フィールド領域のホウ素の濃度
は、それぞれ１×１０^１７／ｃｍ^３から１×１０^１９／
ｃｍ^３となるような値の条件を用いても良い。但し、素
子領域、フィールド領域のそれぞれとソース／ドレイン
領域との間の電界強度が大きくなりすぎないようにする
ためには、前記ホウ素の濃度は、５×１０^１８／ｃｍ^３
以下が望ましい。Next, as shown in FIG.
Using boron as an object, at an energy of 40 keV,
3 × 10¹²~ 3 × 10¹³/ Cm²Io with a dose of
Implant, followed by annealing
Concentration of boron in the doped region is 10 ¹⁸/cm³About
To At this time, boron passes through the element region.
Alternatively, a higher injection energy may be selected. Sand
Since the semiconductor layer 3 is thin in the element region, the injected
Uranium passes through the element region, and the buried insulating film 2 or
Penetrates to the semiconductor substrate 1 and the semiconductor layer in the element region
Almost no impurities are implanted and the field insulating layer
Element isolation region with a thick layer of
Make sure that the implanted impurities stop in the field semiconductor
To As a result, the impurity concentration in the element region is increased
Without introducing impurities into the field region at a high concentration.
Wear. Also, the boron concentration in the element region and the field region
Is 1 × 10¹⁷/ Cm³From 1 × 10¹⁹/
cm³A condition of a value such that However,
Child region, field region and source / drain
Make sure that the electric field strength between the
For example, the concentration of boron is 5 × 10¹⁸/ Cm³
The following is desirable.

【００４８】次に、図５（ｂ）に示すように、全面にＣ
ＶＤ法により酸化膜を２０ｎｍ堆積し、これをエッチバ
ックすることにより、フィールド絶縁膜７の側面及びフ
ィールド領域のフィールド半導体層４の側面に側壁酸化
膜８を設ける。続いて、熱酸化により、素子領域である
チャネル形成領域５の表面に、熱酸化膜等の絶縁膜から
なるゲート絶縁膜６を設ける。ゲート絶縁膜の厚さは例
えば４ｎｍとする。Next, as shown in FIG.
An oxide film is deposited to a thickness of 20 nm by the VD method, and is etched back to form a sidewall oxide film 8 on the side surface of the field insulating film 7 and the side surface of the field semiconductor layer 4 in the field region. Subsequently, a gate insulating film 6 made of an insulating film such as a thermal oxide film is provided on the surface of the channel forming region 5 as an element region by thermal oxidation. The thickness of the gate insulating film is, for example, 4 nm.

【００４９】続いて、膜厚が２００ｎｍのポリシリコン
９を全面に堆積し、これに高濃度のリンを導入したあ
と、これをフォトリソグラフィ等とＲＩＥ等により加工
し、ゲート電極とする。最後に、ゲート電極であるゲー
トポリシリコン９をマスクに、素子領域にリンをイオン
注入し、高濃度のｎ型不純物を含むソース／ドレイン領
域１６を形成して、図１〜図３に示すようなＦＥＴを得
る。ここで、ソース／ドレイン領域にはｎ型不純物とし
て、リンまたはヒ素が１×１０^１９／ｃｍ^３以上導入さ
れる。この時、チャネル形成領域５の半導体層の膜厚は
約１０ｎｍ、フィールド領域のフィールド半導体層４の
膜厚は５０ｎｍとなる。Subsequently, a polysilicon 9 having a thickness of 200 nm is deposited on the entire surface, high-concentration phosphorus is introduced into the polysilicon 9, and then processed by photolithography or the like and RIE to form a gate electrode. Lastly, phosphorus is ion-implanted into the element region using the gate polysilicon 9 serving as a gate electrode as a mask to form a source / drain region 16 containing a high concentration of n-type impurities, as shown in FIGS. Obtain the best FET. Here, phosphorus or arsenic is introduced into the source / drain regions as an n-type impurity at 1 × 10 ¹⁹ / cm ³ or more. At this time, the thickness of the semiconductor layer in the channel formation region 5 is about 10 nm, and the thickness of the field semiconductor layer 4 in the field region is 50 nm.

【００５０】このように、この例の構成によれば、ＦＳ
ゲートを用いないので、ＦＳゲートを用いる場合に比べ
ると、ＦＳゲートに対するコンタクトを設ける必要がな
く、ＦＳゲート絶縁膜とＦＳゲートの厚さに相当する段
差が軽減され、ＦＳゲートとゲート間の寄生容量の発生
を防止できる。As described above, according to the configuration of this example, FS
Since the gate is not used, there is no need to provide a contact with the FS gate, as compared with the case where the FS gate is used. Generation of capacity can be prevented.

【００５１】また、フィールド領域のフィールド半導体
層４の膜厚はチャネル形成領域５のそれに比べて厚いの
で、その中に含まれるアクセプタイオンの量は充分に多
く確保でき、ゲート電極からアクセプタイオンへ向かう
電界が増加し、フィールド領域のシリコン層の電位が低
くなる。この結果、フィールド領域において、余剰なキ
ャリアの排出に必要な電位（低い電位）を確保できると
ともに、フィールド領域を経由した漏れ電流を抑制でき
る。また、フィールドシリコン層の内部における不純物
濃度が低くとも、充分な量のアクセプタを確保すること
が可能となる。Since the thickness of the field semiconductor layer 4 in the field region is thicker than that of the channel forming region 5, a sufficient amount of acceptor ions contained therein can be secured, and the amount of the acceptor ions is increased from the gate electrode toward the acceptor ions. The electric field increases, and the potential of the silicon layer in the field region decreases. As a result, in the field region, a potential (low potential) required for discharging excess carriers can be secured, and a leakage current passing through the field region can be suppressed. Further, even if the impurity concentration inside the field silicon layer is low, it is possible to secure a sufficient amount of acceptors.

【００５２】また、ソース／ドレイン領域１６は薄く形
成されるので、ドレインからの電界の影響が減り、フィ
ールド領域のフィールド半導体層４における電位上昇が
小さい。すなわち、フィールド半導体層４を厚くして
も、ソース・ドレイン領域１６は厚くならないので、フ
ィールド領域を厚くしてアクセプタ量を増すことにより
フィールド部の電位を下げるという効果が、ドレイン領
域が厚くなったことによりドレイン電界の影響が増すと
いう効果によって相殺されることがない。Further, since the source / drain region 16 is formed thin, the influence of the electric field from the drain is reduced, and the potential rise in the field semiconductor layer 4 in the field region is small. That is, even if the field semiconductor layer 4 is made thicker, the source / drain region 16 does not become thicker. Therefore, the effect of decreasing the potential of the field portion by increasing the amount of the acceptor by increasing the thickness of the field region is increased. As a result, the effect of the effect of the drain electric field is not canceled out.

【００５３】また、上述した理由（図２０参照）によ
り、ＦＳゲートを設けなくとも、フィールド領域のフィ
ールド半導体層４の電位を低い値に保つことが容易とな
り、正孔は電位の低いところを流れるので、チャネル形
成領域５に接続されるフィールド領域の電位が低くなる
ことによって、チャネル形成領域５から正孔が排除され
易くなる。また、電子は電位の低いところを流れないの
で、電子がフィールド領域を通して流れること(リーク
電流)も無くなる。これらの効果は、フィールド半導体
層と、それよりも膜厚の薄い素子領域とを接続するとい
う、本発明独特の構造がもたらすものである。そして本
実施例の製造方法は、通常のＳＯＩ基板上に作成するト
ランジスタにおいて、素子領域だけを薄膜化することを
可能とし、前記独特の構造を製造することを可能とす
る。Further, for the reason described above (see FIG. 20), it is easy to keep the potential of the field semiconductor layer 4 in the field region at a low value without providing the FS gate, and the holes flow through the low potential portion. Therefore, the potential of the field region connected to the channel forming region 5 is lowered, so that holes are easily removed from the channel forming region 5. In addition, since electrons do not flow in a low potential area, electrons do not flow through the field region (leakage current). These effects are brought about by the unique structure of the present invention in which the field semiconductor layer is connected to the element region having a smaller thickness. The manufacturing method according to the present embodiment makes it possible to reduce the thickness of only the element region in a transistor formed on a normal SOI substrate, and to manufacture the unique structure.

【００５４】◇第２実施例 図６は、この発明の第２実施例であるＦＥＴの構成を示
す上面図である。この第２実施例の同ＦＥＴが、第１実
施例のそれと大きく異なるところは、ボディコンタクト
をゲート電極の延長上の位置からソース／ドレイン領域
寄りにずれた位置に形成するようにした点である。すな
わち、同図に示すように、ボディコンタクト１２は、ゲ
ート電極９の延長上の位置からソース／ドレイン領域１
６寄りにずれた位置に形成されている。このように、ボ
ディコンタクト１２は、フィールド領域１７上で、フィ
ールド半導体層４の設けられている位置であれば、どこ
に設けても良い。また、一つのトランジスタに対して一
つのボディコンタクトを設けるのではなく、数個のトラ
ンジスタに対して一つの割合で設けても良い。これによ
りボディコンタクトの個数を減らし、回路のレイアウト
に必要となる面積を削減できる。なお、図６において、
図１〜図３の構成部分と対応する各部には、同一の番号
を付してその説明を省略する。FIG. 6 is a top view showing the structure of an FET according to a second embodiment of the present invention. The FET of the second embodiment is significantly different from that of the first embodiment in that the body contact is formed at a position shifted from the extended position of the gate electrode toward the source / drain region. . That is, as shown in the figure, the body contact 12 is formed from the extension of the gate electrode 9 to the source / drain region 1.
It is formed at a position shifted toward six. As described above, the body contact 12 may be provided anywhere on the field region 17 where the field semiconductor layer 4 is provided. Further, instead of providing one body contact for one transistor, one body contact may be provided for several transistors. As a result, the number of body contacts can be reduced, and the area required for circuit layout can be reduced. In FIG. 6,
1 to 3 are denoted by the same reference numerals and description thereof will be omitted.

【００５５】このように、この例の構成によれば、第１
実施例と略同様な効果を得ることができる。加えて、ボ
ディコンタクトの個数を減らし、回路のレイアウトに必
要となる面積を削減できる。As described above, according to the configuration of this example, the first
It is possible to obtain substantially the same effects as in the embodiment. In addition, the number of body contacts can be reduced, and the area required for circuit layout can be reduced.

【００５６】◇第３実施例 図７は、この発明の第３実施例であるＦＥＴの構成を示
す断面図である。なお、図７から図１２は、ＦＥＴにお
ける素子領域と素子分離領域との接続部を拡大した断面
図である。この第３実施例の同ＦＥＴが、第１実施例の
それと大きく異なるところは、フィールド領域の端を斜
めに加工するようにした点である。すなわち、フィール
ド領域１７の端のフィールド絶縁膜７の側面は斜めに加
工されている。これはＲＩＥによる加工を行う際に、例
えば、ＣＨＦ_３、ＣＦ_４などの炭素を含んだエッチング
ガスを用いたり、ＣＯ等の炭素を含んだガスをエッチン
グガスに混入して、ＲＩＥを行うことによって得られ
る。その原理は、ＲＩＥによるエッチング中に炭素がレ
ジストの側面に堆積し、エッチングが進むとともに、そ
の側面に堆積した厚さが増し、その結果あたかもレジス
トの幅がエッチングの進行とともに増していくような効
果をもたらし、エッチングの進行とともに、エッチング
される位置がずれ、斜めにエッチングされるものであ
る。このように凸部の端が斜めにエッチングされると、
フィールド領域の段差が緩和されるので、ゲート電極と
なるゲートポリシリコン９のエッチング残り等の問題が
さらに緩和され、加工性が向上する。また、ＲＩＥによ
りゲートポリシリコン９をエッチングするとき、垂直な
側壁部に有機物又は無機物よりなる堆積物（ＲＩＥ時の
反応生成物）が付着することがあるが、このように傾斜
を付けることにより、堆積物の付着を防ぐことができ
る。Third Embodiment FIG. 7 is a sectional view showing the structure of an FET according to a third embodiment of the present invention. 7 to 12 are enlarged cross-sectional views of the connection between the element region and the element isolation region in the FET. The FET of the third embodiment is significantly different from that of the first embodiment in that the end of the field region is processed obliquely. That is, the side surface of the field insulating film 7 at the end of the field region 17 is processed diagonally. This is because, when processing by RIE, for example, an etching gas containing carbon such as CHF ₃ or CF ₄ is used, or a gas containing carbon such as CO is mixed into the etching gas to perform RIE. can get. The principle is that carbon deposits on the side of the resist during RIE etching, and as the etching progresses, the thickness deposited on the side increases, and as a result, the width of the resist increases as the etching progresses. And the etching position shifts with the progress of the etching and is etched obliquely. When the end of the projection is etched obliquely,
Since the step in the field region is alleviated, problems such as residual etching of the gate polysilicon 9 serving as the gate electrode are further alleviated, and workability is improved. When the gate polysilicon 9 is etched by RIE, a deposit (a reaction product at the time of RIE) made of an organic substance or an inorganic substance may adhere to the vertical side wall. Accumulation of sediment can be prevented.

【００５７】このように、この例の構成によれば、第１
実施例と略同様な効果を得ることができる。加えて、フ
ィールド領域の段差が緩和されるので、ゲート電極のエ
ッチング残り等の問題をさらに緩和することができる。As described above, according to the configuration of this example, the first
It is possible to obtain substantially the same effects as in the embodiment. In addition, since the step in the field region is alleviated, problems such as residual etching of the gate electrode can be further alleviated.

【００５８】◇第４実施例 図８は、この発明の第４実施例であるＦＥＴの構成を示
す断面図である。この第４実施例の同ＦＥＴが、第３実
施例のそれと大きく異なるところは、フィールド領域の
端のフィールド絶縁膜７の側面だけでなく、フィールド
半導体層４の側面も斜めに加工するようにした点であ
る。これによって、フィールド領域の段差がより緩和さ
れるので、ゲート電極となるゲートポリシリコン９のエ
ッチング残り等の問題がより一層緩和されるので、加工
性が向上する。Fourth Embodiment FIG. 8 is a sectional view showing the structure of an FET according to a fourth embodiment of the present invention. The major difference between the FET of the fourth embodiment and that of the third embodiment is that not only the side surface of the field insulating film 7 at the end of the field region but also the side surface of the field semiconductor layer 4 are processed obliquely. Is a point. As a result, the step in the field region is further alleviated, so that problems such as residual etching of the gate polysilicon 9 serving as the gate electrode are further alleviated, so that workability is improved.

【００５９】このように、この例の構成によっても、第
３実施例と略同様な効果を得ることができる。As described above, according to the structure of this embodiment, substantially the same effects as those of the third embodiment can be obtained.

【００６０】◇第５実施例 図９は、この発明の第５実施例であるＦＥＴの構成を示
す断面図である。この第５実施例の同ＦＥＴが、第３実
施例のそれと大きく異なるところは、フィールド領域の
端の側壁絶縁膜８の膜厚を特に厚く（例えば、１００ｎ
ｍ、この場合、側壁絶縁膜８の膜厚はゲート酸化膜の２
０倍以上である。典型的には、ゲート酸化膜厚の１０倍
から５０倍とする。）形成するようにした点である。こ
の結果、ゲート電極の側面と、フィールド半導体層の側
面との距離をより離すことができるので、両者間の寄生
容量をより減らすことができる。この場合、チャネル形
成領域５と、フィールド領域のフィールド半導体層４と
の間にオフセット部が生じるようになる。一般に、オフ
セット部の電位は不安定であり、電位が上昇しやすくな
るが、本発明では、このオフセット部は、フィールド領
域中のアクセプタから、横方向（図９の右から左への方
向）に電界の影響を受ける結果、フィールド領域と同様
に電位が低下し、正孔が流れ易くなるので、フィールド
領域へ向かって正孔を排出する経路として作用する。こ
こで、オフセット部が横方向の電界の影響を受けやすい
のは、フィールド半導体層が厚く、電界を発生させるア
クセプタが多い、及び横方向の電界を阻害する電界を発
生させるソース／ドレイン領域が薄くこれが阻害されに
くいという、本発明特有の構造による。Fifth Embodiment FIG. 9 is a sectional view showing the structure of an FET according to a fifth embodiment of the present invention. The fifth embodiment differs greatly from the third embodiment in that the thickness of the sidewall insulating film 8 at the end of the field region is particularly large (for example, 100 n).
m, in this case, the thickness of the side wall insulating film 8 is 2
0 times or more. Typically, the thickness is 10 to 50 times the gate oxide film thickness. ). As a result, the distance between the side surface of the gate electrode and the side surface of the field semiconductor layer can be further increased, so that the parasitic capacitance between the two can be further reduced. In this case, an offset portion occurs between the channel forming region 5 and the field semiconductor layer 4 in the field region. In general, the potential of the offset portion is unstable and the potential tends to increase. In the present invention, however, the offset portion is moved from the acceptor in the field region in the horizontal direction (from right to left in FIG. 9). As a result of being affected by the electric field, the potential drops similarly to the field region, and holes easily flow, so that it acts as a path for discharging holes toward the field region. Here, the offset portion is easily affected by the lateral electric field because the field semiconductor layer is thick, there are many acceptors that generate the electric field, and the source / drain regions that generate the electric field that inhibits the horizontal electric field are thin. This is due to the structure unique to the present invention, which is unlikely to be inhibited.

【００６１】このように、この例の構成によっても、第
３実施例と同様な効果を得ることができる。特に、ゲー
ト電極の側面と、フィールド半導体層の側面との寄生容
量をより減らすことができる。As described above, the same effects as those of the third embodiment can be obtained by the configuration of this embodiment. In particular, the parasitic capacitance between the side surface of the gate electrode and the side surface of the field semiconductor layer can be further reduced.

【００６２】◇第６実施例 図１０は、この発明の第６実施例であるＦＥＴの構成を
示す断面図である。この第６実施例の同ＦＥＴが、第３
実施例のそれと大きく異なるところは、フィールド領域
のフィールド絶縁膜７の斜めに下降した側面の下部に、
不純物濃度の低いフィールド半導体層（第一のフィール
ド半導体層）２２を設けるとともに、これに隣接して不
純物濃度の高いフィールド半導体層（第二のフィールド
半導体層）２３を設けるようにした点である。すなわ
ち、チャネル形成領域５に近い位置には第一のフィール
ド半導体層（ホウ素濃度が５×１０^１７／ｃｍ^３）２２
が、チャネル形成領域５から離れた位置には第二のフィ
ールド半導体層（ホウ素濃度が１×１０^１８／ｃｍ^３）
２３が設けられている。Sixth Embodiment FIG. 10 is a sectional view showing the structure of an FET according to a sixth embodiment of the present invention. The FET of the sixth embodiment is
What is significantly different from that of the embodiment is that the lower part of the obliquely lowered side surface of the field insulating film 7 in the field region has
The point is that a field semiconductor layer (first field semiconductor layer) 22 having a low impurity concentration is provided, and a field semiconductor layer (second field semiconductor layer) 23 having a high impurity concentration is provided adjacent thereto. That is, the first field semiconductor layer (the boron concentration is 5 × 10 ¹⁷ / cm ³ ) 22 is located at a position near the channel formation region 5.
However, a second field semiconductor layer (a boron concentration of 1 × 10 ¹⁸ / cm ³ ) is located at a position away from the channel formation region 5.
23 are provided.

【００６３】フィールド半導体層４の不純物濃度（ｎチ
ャネルＦＥＴではアクセプタ、ｐチャネルＦＥＴではド
ナーの濃度）が高いほど、正孔の排出には有効である
が、不純物濃度が高すぎると、ソース・ドレイン領域１
６と接する部分で電界強度が大きくなり過ぎて、リーク
電流が発生する原因となる。そこで素子領域に近い部分
では不純物濃度を下げると、ソース・ドレイン領域１６
付近で電界が大きくなることを防ぎ、リークを抑制でき
る。The higher the impurity concentration of the field semiconductor layer 4 (the acceptor concentration in an n-channel FET and the concentration of a donor in a p-channel FET), the more effective it is for discharging holes. Area 1
The electric field intensity becomes excessively large at the portion in contact with 6, causing a leak current. Therefore, if the impurity concentration is reduced in a portion near the element region, the source / drain region 16
It is possible to prevent the electric field from becoming large in the vicinity and suppress the leak.

【００６４】第一のフィールド半導体層２２と、第二の
フィールド半導体層２３で不純物濃度を変える方法とし
ては、例えば、それぞれを形成するためのイオン注入時
に、それぞれを範囲に開口を持ったレジストパターンを
設ける。あるいは、収束イオンビームを用いて、それぞ
れに必要な範囲にだけイオン注入を行う。この構造で
は、フィールド領域の中央部の電位に主に影響する第二
のフィールド領域の範囲においてアクセプタ不純物の濃
度を高くすると同時に、不純物濃度がリーク電流に影響
する第一のフィールド半導体層２２においては不純物濃
度を下げるようにする。第一のフィールド半導体層２２
の電位は、第二のフィールド半導体層２３からの横方向
の電界によって低下させるので、リーク電流を増加させ
ることなく、正孔を排出し易くすることができる。As a method of changing the impurity concentration between the first field semiconductor layer 22 and the second field semiconductor layer 23, for example, a resist pattern having an opening in each range at the time of ion implantation for forming each of them. Is provided. Alternatively, using a focused ion beam, ion implantation is performed only in a necessary range for each. In this structure, the concentration of the acceptor impurity is increased in the range of the second field region which mainly affects the potential of the central portion of the field region, and at the same time, in the first field semiconductor layer 22 where the impurity concentration affects the leak current. Reduce the impurity concentration. First field semiconductor layer 22
Is reduced by the lateral electric field from the second field semiconductor layer 23, so that holes can be easily discharged without increasing the leak current.

【００６５】このように、この例の構成によっても、第
３実施例と同様な効果を得ることができる。加えて、チ
ャネル形成領域のソース・ドレイン領域、フィールド領
域の三者が接する付近で電界が大きくなることを防ぎ、
リークを抑制できる。As described above, the same effect as that of the third embodiment can be obtained by the configuration of this embodiment. In addition, it prevents the electric field from increasing near the contact of the source / drain region and the field region of the channel forming region,
Leakage can be suppressed.

【００６６】◇第７実施例 図１１は、この発明の第７実施例であるＦＥＴの構成を
示す断面図である。この第７実施例の同ＦＥＴが、第５
実施例のそれと大きく異なるところは、側壁絶縁膜８の
下部の素子領域の端部に不純物濃度の高い（ホウ素濃度
が５×１０¹⁸／ｃｍ^３）オフセット領域２４を設けるよ
うにした点である。このように、側壁絶縁膜８の下部に
高濃度オフセット領域２４を設けることにより、第５実
施例に比べて、より正孔の排除能力を高めることができ
る。また、高濃度オフセット領域２４とチャネル形成領
域との間に、ある一定の間隔を設けると、第６実施例に
おける第一のフィールド半導体層２２と同様に、電界強
度を緩和させることもできるようになる。このように、
この例の構成によっても、第５実施例と同様な効果を得
ることができる。加えて、より正孔の排除能力を高める
ことができる。Seventh Embodiment FIG. 11 is a sectional view showing the structure of an FET according to a seventh embodiment of the present invention. The FET of the seventh embodiment is
A major difference from the embodiment is that an offset region 24 having a high impurity concentration (boron concentration of 5 × 10 ¹⁸ / cm ³ ) is provided at the end of the element region below the sidewall insulating film 8. Thus, by providing the high-concentration offset region 24 below the sidewall insulating film 8, it is possible to further enhance the hole removing ability as compared with the fifth embodiment. When a certain distance is provided between the high-concentration offset region 24 and the channel formation region, the electric field strength can be reduced similarly to the first field semiconductor layer 22 in the sixth embodiment. Become. in this way,
According to the configuration of this example, the same effect as in the fifth embodiment can be obtained. In addition, the ability to eliminate holes can be further enhanced.

【００６７】◇第８実施例 図１２は、この発明の第８実施例であるＦＥＴの構成を
示す断面図である。この第８実施例の同ＦＥＴが、第１
実施例のそれと大きく異なるところは、側壁絶縁膜８を
ＣＶＤ法ではなく熱酸化膜法により形成するようにした
点である。この場合、側壁絶縁膜８の膜厚が薄くなっ
て、ゲート電極９とフィールド半導体層４の側面との間
の寄生容量が増加する。しかし、ゲート絶縁膜の熱酸化
と同時に、側壁絶縁膜８を熱酸化により形成するという
方法を用いると、側壁絶縁膜８を形成するためのＣＶＤ
工程、エッチバック工程が不要になるので、工程を簡略
化できる。Eighth Embodiment FIG. 12 is a sectional view showing the structure of an FET according to an eighth embodiment of the present invention. The FET of the eighth embodiment is a first FET.
A major difference from the embodiment is that the sidewall insulating film 8 is formed not by the CVD method but by the thermal oxide film method. In this case, the thickness of the sidewall insulating film 8 becomes thin, and the parasitic capacitance between the gate electrode 9 and the side surface of the field semiconductor layer 4 increases. However, if a method of forming the sidewall insulating film 8 by thermal oxidation simultaneously with the thermal oxidation of the gate insulating film is used, the CVD for forming the sidewall insulating film 8 is performed.
Since a process and an etch-back process are not required, the process can be simplified.

【００６８】このように、この例の構成によっても、フ
ィールド半導体層４の側面との間の寄生容量が増すこと
を除いて、第１実施例と同様な効果を得ることができ
る。加えて、側壁絶縁膜の形成を簡単に行うことができ
る。As described above, according to the structure of this embodiment, the same effect as that of the first embodiment can be obtained except that the parasitic capacitance between the side surface of the field semiconductor layer 4 is increased. In addition, the formation of the sidewall insulating film can be easily performed.

【００６９】◇第９実施例 図１３は、この発明の第９実施例であるＦＥＴの構成を
示す断面図である。この第９実施例の同ＦＥＴが、第１
実施例のそれと大きく異なるところは、半導体基板１に
支持基板高濃度（ｐ^＋）領域２５を設け、支持基板コン
タクト２６を介して金属配線１５に接続するようにした
点である。すなわち、この例では、正孔の排除能力を高
めることを目的として、負の電位を持つ基板からの電界
を加えるために、負の基板バイアス（Ｖ_bg）を印加する
ようにしたものである。この場合、構造がやや複雑にな
るが、上述の目的を達成するには有効な手段となる。Ninth Embodiment FIG. 13 is a sectional view showing the structure of an FET according to a ninth embodiment of the present invention. The FET of the ninth embodiment is
A major difference from the embodiment is that a high-concentration (p ⁺ ) support substrate region 25 is provided in the semiconductor substrate 1 and is connected to the metal wiring 15 via a support substrate contact 26. That is, in this example, a negative substrate bias (V _bg ) is applied to apply an electric field from a substrate having a negative potential for the purpose of enhancing the ability to eliminate holes. In this case, the structure is slightly complicated, but it is an effective means for achieving the above-mentioned object.

【００７０】また、この例では、負の基板バイアスによ
って、フィールド領域のフィールド半導体層４の電位を
下げるので、フィールド半導体層４に導入すべき不純物
濃度が低くても良いか、あるいは不純物の導入を省略で
きるという長所がある。これは、フィールド領域では、
フィールド半導体層４上にフィールド絶縁膜７があるた
めに、フィールド半導体層４とゲート電極９、又はフィ
ールド半導体層４と金属配線１５との静電的結合が弱
く、その結果フィールド半導体層４が基板の電位の影響
を受けやすいことを利用したものである。またチャネル
形成領域５の上部では、ゲート絶縁膜膜６は薄いので、
ゲート電極９との静電気的結合は強く、ゲートに適当な
電位を与えることにより、チャネルの形成が可能であ
る。In this example, since the potential of the field semiconductor layer 4 in the field region is lowered by the negative substrate bias, the impurity concentration to be introduced into the field semiconductor layer 4 may be low or the impurity may be introduced. There is an advantage that it can be omitted. This is the field area
Since the field insulating film 7 is provided on the field semiconductor layer 4, the electrostatic coupling between the field semiconductor layer 4 and the gate electrode 9 or between the field semiconductor layer 4 and the metal wiring 15 is weak. This is based on the fact that it is susceptible to the influence of the potential. In addition, since the gate insulating film 6 is thin above the channel forming region 5,
The electrostatic coupling with the gate electrode 9 is strong, and a channel can be formed by applying an appropriate potential to the gate.

【００７１】このように、この例の構成によっても、第
１実施例と略同様な効果を得ることができる。加えて、
負の電位を持つ基板からの電界を加えることにより正孔
の排除能力を高めることができる。As described above, according to the structure of this embodiment, substantially the same effects as those of the first embodiment can be obtained. in addition,
By applying an electric field from a substrate having a negative potential, the ability to eliminate holes can be increased.

【００７２】◇第１０実施例 図１４及び図１５は、この発明の第１０実施例であるＦ
ＥＴの構成を示し、図１４は上面図、図１５は図１４の
Ｃ−Ｃ矢視断面図である。この第１０実施例の同ＦＥＴ
が、第１実施例のそれと大きく異なるところは、フィー
ルド領域のフィールド半導体層４を、チャネル形成領域
５とボディコンタクト１２を結ぶある特定の経路のみに
設けるようにした点である。このように、ゲート電極９
の下部では、フィールド半導体層４は除かれていても良
い。符号３０は、その除かれている領域を示している。
この場合、ゲートコンタクト１３まわりのゲート電極の
下部、あるいはこれに接続する金属配線１５の下部には
半導体層がないので、ゲートコンタクト１３まわりのゲ
ート電極と半導体層との間、あるいは金属配線１５と半
導体層との間に寄生容量が発生しないという利点が得ら
れる。これは、ＦＥＴの高速化を図る上で有利になる。
なお、図１４の斜線部分（３０）は、半導体層のない領
域３０上に配線が形成されている様子を示している。Tenth Embodiment FIGS. 14 and 15 show a tenth embodiment of the present invention.
14 shows a top view, and FIG. 15 is a cross-sectional view taken along the line CC of FIG. The FET of the tenth embodiment
However, what is greatly different from that of the first embodiment is that the field semiconductor layer 4 in the field region is provided only in a specific path connecting the channel forming region 5 and the body contact 12. Thus, the gate electrode 9
Below, the field semiconductor layer 4 may be removed. Reference numeral 30 indicates an area that has been removed.
In this case, since there is no semiconductor layer below the gate electrode around the gate contact 13 or below the metal wiring 15 connected to the gate contact 13, between the gate electrode around the gate contact 13 and the semiconductor layer, or between the gate wiring 13 and the metal wiring 15. The advantage that no parasitic capacitance occurs between the semiconductor layer and the semiconductor layer can be obtained. This is advantageous in increasing the speed of the FET.
Note that the hatched portion (30) in FIG. 14 shows a state in which the wiring is formed on the region 30 where there is no semiconductor layer.

【００７３】このように、この例の構成によっても、第
１実施例と略同様な効果を得ることができる。加えて、
必要最小個所のみにフィールド半導体層を設けているの
で、寄生容量の発生を防止できる。As described above, according to the structure of this embodiment, substantially the same effects as those of the first embodiment can be obtained. in addition,
Since the field semiconductor layer is provided only at the necessary minimum portion, it is possible to prevent the occurrence of parasitic capacitance.

【００７４】◇第１１実施例 図１６は、この発明の第１１実施例であるＦＥＴを示す
上面図である。この第１１実施例の同ＦＥＴが、第１０
実施例のそれと大きく異なるところは、チャネル形成領
域５に隣接しない部分において、ソース／ドレイン領域
１６の回りのフィールド半導体層４を除去した点であ
る。３０はその除かれている領域を示している。この場
合、ソース・ドレイン領域１６の側面が、半導体層（フ
ィールド半導体層４）に隣接しないので、フィールド領
域のフィールド半導体層４とソース・ドレイン領域１６
との間のリーク電流を防ぐことができる。これは、特に
フィールド半導体層４中の不純物濃度が高く、ソース・
ドレイン領域１６側面とフィールド領域の間で、バンド
間トンネルによるリーク電流が発生するおそれのある場
合に有効である。なお、斜め破線の領域は、半導体層の
ない領域３０上に配線などが形成されている領域を示
す。このように、この例の構成によっても、第１０実施
例と同様な効果を得ることができる。加えて、フィール
ド半導体層とソース・ドレイン領域との間のリーク電流
を防ぐことができる。[Eleventh Embodiment] FIG. 16 is a top view showing an FET according to an eleventh embodiment of the present invention. The FET of the eleventh embodiment is
A major difference from the embodiment is that the field semiconductor layer 4 around the source / drain region 16 is removed in a portion not adjacent to the channel formation region 5. Numeral 30 indicates an area that has been removed. In this case, since the side surface of the source / drain region 16 is not adjacent to the semiconductor layer (field semiconductor layer 4), the field semiconductor layer 4 in the field region and the source / drain region 16
Can be prevented. This is because the impurity concentration in the field semiconductor layer 4 is particularly high,
This is effective when there is a possibility that a leak current due to an interband tunnel may occur between the side surface of the drain region 16 and the field region. Note that the region indicated by the oblique dashed line indicates a region where a wiring or the like is formed over the region 30 without a semiconductor layer. Thus, the same effect as that of the tenth embodiment can be obtained by the configuration of this embodiment. In addition, a leak current between the field semiconductor layer and the source / drain region can be prevented.

【００７５】◇第１２実施例 図１７は、この発明の第１２実施例であるＦＥＴを示す
上面図である。この第１２実施例の同ＦＥＴは、フィー
ルド半導体層４を除去した領域３０の位置が、第１１実
施例のそれと異なる。斜め斜線の領域は、半導体層のな
い領域３０上に配線などが形成されている領域を示す。
また、チャネル形成領域５とフィールド半導体層４との
接続は、チャネル形成領域５の片側の端に対してのみ行
われ、他端では、シリコン層が除かれても良い。例え
ば、チャネル形成領域５の端からボディコンタクト１２
までの領域及び素子領域を除いたすべての領域で半導体
層を除去するものである。これは正孔の排除に最低限必
要な領域を残してシリコン層を除いたものであり、ここ
に述べた効果（寄生容量の低減とリークの低減）を大き
く得ることができる構造である。このように、この例の
構成によっても、第１１実施例と同様な効果を得ること
ができる。FIG. 17 is a top view showing an FET according to a twelfth embodiment of the present invention. The FET of the twelfth embodiment differs from that of the eleventh embodiment in the position of the region 30 from which the field semiconductor layer 4 has been removed. The obliquely hatched region indicates a region where a wiring or the like is formed on the region 30 without a semiconductor layer.
The connection between the channel forming region 5 and the field semiconductor layer 4 may be made only to one end of the channel forming region 5, and the silicon layer may be removed at the other end. For example, from the end of the channel formation region 5 to the body contact 12
The semiconductor layer is removed in all regions except the region up to and the element region. This is a structure in which the silicon layer is removed except for a region necessary for the elimination of holes at the minimum, and has a structure capable of largely obtaining the effects (reduction of parasitic capacitance and reduction of leakage) described herein. Thus, the same effect as that of the eleventh embodiment can be obtained by the configuration of this embodiment.

【００７６】なお、第１０実施例〜第１２実施例におい
て、フィールド半導体層のない領域３０を設けるため
に、半導体層３を除去するためには、フィールド絶縁膜
７を堆積したのち、あるいはさらにフィールド絶縁膜７
のパターニングを行った後に、レジスト等をマスクにＲ
ＩＥ等によって、半導体層３（フィールド半導体層４）
を除去しておいても良い。あるいは、フィールド絶縁膜
７を堆積（または熱酸化により形成）する工程より以前
に、レジスト等をマスクにＲＩＥ等によって、半導体層
３（フィールド半導体層４）を除去しておいても良い。In the tenth to twelfth embodiments, in order to provide the region 30 without the field semiconductor layer, the semiconductor layer 3 is removed after the field insulating film 7 is deposited, or after the field insulating film 7 is deposited. Insulating film 7
After performing patterning of R, R
Semiconductor layer 3 (field semiconductor layer 4) by IE or the like
May be removed. Alternatively, the semiconductor layer 3 (field semiconductor layer 4) may be removed by RIE or the like using a resist or the like as a mask before the step of depositing (or forming by field oxidation) the field insulating film 7.

【００７７】フィールド絶縁膜７を堆積した後に、フィ
ールド半導体層４を除去する場合には、それを除去する
領域ではフィールド絶縁膜７を除去する必要がある。こ
の場合、半導体層４を残す部分とそうでない部分では、
フィールド絶縁膜の厚さ分だけ、段差が増す。一方、フ
ィールド絶縁膜７を堆積する前に、半導体層を除去し、
その後絶縁膜を堆積すれば、半導体層を除去するフィー
ルド領域にもＣＶＤにより堆積された絶縁膜が残るの
で、段差が小さくなるという長所がある。また、前記半
導体層を除去する領域３０において、半導体層をＲＩＥ
により除去するかわりに、ＬＯＣＯＳ法を用いて、半導
体層（シリコン層）を絶縁膜（酸化膜）に変換すること
により、半導体層を除いても良い。When removing the field semiconductor layer 4 after depositing the field insulating film 7, it is necessary to remove the field insulating film 7 in a region where it is to be removed. In this case, the portion where the semiconductor layer 4 is left and the portion where it is not are:
The step increases by the thickness of the field insulating film. On the other hand, before depositing the field insulating film 7, the semiconductor layer is removed,
After that, if an insulating film is deposited, the insulating film deposited by CVD remains in the field region where the semiconductor layer is removed, so that there is an advantage that the step is reduced. In the region 30 where the semiconductor layer is removed, the semiconductor layer is removed by RIE.
Instead, the semiconductor layer may be removed by converting the semiconductor layer (silicon layer) to an insulating film (oxide film) by using the LOCOS method.

【００７８】ＬＯＣＯＳ法を、前記半導体層を除去する
領域において、半導体層が完全に酸化されない程度に実
施すると、その領域には薄い半導体層が残る。この場
合、上述のように半導体層と金属配線間の寄生容量は必
ずしも減るとは限らないが（寄生容量を低減るために
は、この半導体層に中性領域が形成されてはいけない。
一般にシリコン層が薄ければ中性領域は形成されにくい
が、使用条件、具体的な電圧の印加条件によっては、そ
れが皆無とは言えないので。）、少なくとも、半導体層
をＲＩＥにより除去して形成した場合に発生する素子領
域の突起が緩和される分だけ、構造の平坦性を増すこと
ができる。構造の平坦性が増せば、続く工程の加工が容
易になる。If the LOCOS method is performed to such an extent that the semiconductor layer is not completely oxidized in the region where the semiconductor layer is removed, a thin semiconductor layer remains in that region. In this case, as described above, the parasitic capacitance between the semiconductor layer and the metal wiring does not always decrease (in order to reduce the parasitic capacitance, a neutral region must not be formed in this semiconductor layer).
Generally, if the silicon layer is thin, it is difficult to form a neutral region, but it cannot be said that there is no such region depending on use conditions and specific voltage application conditions. ) At least, the flatness of the structure can be increased by the amount by which the protrusion in the element region, which is generated when the semiconductor layer is formed by removing the semiconductor layer by RIE, is reduced. If the flatness of the structure increases, the processing in the subsequent steps becomes easier.

【００７９】◇第１３実施例 図１８は、この発明の第１３実施例であるＦＥＴを示す
上面図である。この第１３実施例の同ＦＥＴが、第１実
施例のそれと大きく異なるところは、ゲートポリシリコ
ン９の側面にＣＶＤとＲＩＥによるエッチバックによっ
て数十ｎｍ程度か、それ以下の厚さのゲート側壁３１を
設け、続いて選択エピタキシャル成長により、リンを含
んだｎ^＋半導体層（シリコン）のエピタキシャル層３２
の成長を行い、このエピタキシャル層３２からリンを拡
散させてソース／ドレイン領域１６を形成させるように
した点である。FIG. 18 is a top view showing an FET according to a thirteenth embodiment of the present invention. This FET of the thirteenth embodiment is significantly different from that of the first embodiment in that the gate side wall 31 having a thickness of about several tens of nm or less on the side surface of the gate polysilicon 9 by etch back by CVD and RIE. And then, by selective epitaxial growth, an epitaxial layer 32 of an n ⁺ semiconductor layer (silicon) containing phosphorus.
Is grown, and phosphorus is diffused from the epitaxial layer 32 to form the source / drain regions 16.

【００８０】このように、この例の構成によっても、第
１実施例と略同様な効果を得ることができる。ここで、
ソース／ドレイン領域１６の形成には、イオン注入以外
の方法、例えば拡散、エピタキシャル成長等を用いても
良い。例えば、ゲートのパターニング後に、ＰＳＧ(リ
ンガラス)をＣＶＤ、スピンコート等で堆積し、続く熱
処理により、リンをＰＳＧより半導体層中に拡散させる
ことによりリンを高濃度に含む領域を形成し、これをソ
ース／ドレイン領域１６としても良い。また選択エピタ
キシャル成長に変えて、選択ポリシリコン成長を用いて
も良い。As described above, according to the structure of this embodiment, substantially the same effects as those of the first embodiment can be obtained. here,
The source / drain region 16 may be formed by a method other than ion implantation, for example, diffusion, epitaxial growth, or the like. For example, after patterning the gate, PSG (phosphorus glass) is deposited by CVD, spin coating, or the like, and a subsequent heat treatment is performed to diffuse phosphorus from the PSG into the semiconductor layer to form a region containing a high concentration of phosphorus. May be used as the source / drain region 16. Alternatively, selective polysilicon growth may be used instead of selective epitaxial growth.

【００８１】ソース／ドレイン領域を選択エピタキシャ
ル成長させた場合等、ソース／ドレイン領域はフィール
ド領域よりも厚くなる場合や、ソース／ドレイン領域と
同程度の厚さとなる場合がある。しかし、図１９に示す
ように、ソース／ドレイン領域の盛り上がった部分と、
フィールド領域の間には絶縁膜が存在するので、ソース
・ドレイン領域とフィールド領域との静電気的なカップ
リングは小さい。これは、ＳｉＯ_２等の絶縁膜はシリコ
ンよりも誘電率が小さく、ソース・ドレイン領域の盛り
上がった部分と、フィールドの突起部との静電容量が小
さいことによる。In some cases, such as when the source / drain regions are selectively epitaxially grown, the source / drain regions may be thicker than the field regions or may be as thick as the source / drain regions. However, as shown in FIG. 19, the raised portions of the source / drain regions
Since an insulating film exists between the field regions, electrostatic coupling between the source / drain regions and the field region is small. This is because an insulating film such as SiO ₂ has a smaller dielectric constant than silicon and a small capacitance between a raised portion of the source / drain region and a projecting portion of the field.

【００８２】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、ｎチャ
ネルＦＥＴに限らず、ｐチャネルＦＥＴに対しても同様
に適用することができる。Although the embodiment of the present invention has been described in detail with reference to the drawings, the specific configuration is not limited to this embodiment, and there may be changes in the design without departing from the gist of the present invention. Is also included in the present invention. For example, the present invention can be applied not only to the n-channel FET but also to the p-channel FET.

【００８３】また、各実施例では、例えば以下の通りの
構造、寸法、電圧印加条件等を用いることができる。 （ア）埋め込み酸化膜２の膜厚は、例えば８０ｎｍ〜１
μｍである、ただし、これより薄くとも、厚くとも良
い。埋め込み酸化膜２をこれより薄くすると、基板への
熱伝導を改善できる。また、厚くするとトランジスタと
支持基板間の寄生容量をより減少させられる。チャネル
形成領域５の厚さは、例えば、１０〜１００ｎｍであ
る。ただし、短チャネル効果をより強く抑制したい場合
にはこれより薄くとも良い。フィールド領域のシリコン
層の厚さは、チャネル形成領域５より厚ければ良いが、
例えばチャネル形成領域の２倍以上とする。また、ゲー
ト絶縁膜の厚さは一般に３ｎｍから１０ｎｍ程度である
が、短チャネル効果の抑制やドレイン電流の増強を優先
し、トンネル電流による漏れ電流の増加を許容する場合
はこれより薄くても良い。また、高耐圧ＦＥＴ等、ゲー
ト絶縁膜の耐圧を重視する場合には、これより厚くても
良い。また、ゲート絶縁膜は、ＳｉＯ_２以外の絶縁膜で
あっても良い。例えばＳｉ_３Ｎ_４膜、あるいは窒素を導
入したＳｉＯ_２膜、金属酸化物（Ｔａ_２Ｏ_５、Ｗｏ
_３等）、空隙、これらによる多層膜であっても良い。 （イ）フィールド領域のシリコン層の厚さ、不純物濃度
は、素子にとって要求される正孔排除能力を満たすよう
に設定すれば良い。フィールド領域のシリコン層が厚い
場合、あるいはアクセプタ不純物の濃度が高い場合に
は、フィールド領域のシリコン層の電位が下がり、正孔
が排除され易くなる。チャネル形成領域下部に中性領域
を持つ、部分空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、正孔
が蓄積されやすいので、フィールド領域のシリコン層の
不純物濃度を高く、あるいはシリコン層を厚く設定し
て、フィールド領域のシリコン層の電位を下げ、正孔排
除能力を高くする。ここで中性領域とは、正孔の濃度と
不純物の濃度がほぼ等しくなる領域（空乏層ではない領
域）のことを言う。中性領域はアクセプタ不純物の濃度
を上げること、あるいは半導体層を厚くすることにより
形成される。また、中性領域は空乏層領域よりも電位が
低い。チャネル形成領域に中性領域がある場合には、フ
ィールド領域のシリコン層の電位も、中性領域が出来る
程度まで低くすると、正孔が蓄積しにくくなる。In each embodiment, for example, the following structures, dimensions, voltage application conditions, and the like can be used. (A) The thickness of the buried oxide film 2 is, for example, 80 nm to 1 nm.
μm, but may be thinner or thicker. When the buried oxide film 2 is thinner than this, heat conduction to the substrate can be improved. When the thickness is increased, the parasitic capacitance between the transistor and the supporting substrate can be further reduced. The thickness of the channel formation region 5 is, for example, 10 to 100 nm. However, if the short channel effect is to be more strongly suppressed, it may be thinner. The thickness of the silicon layer in the field region may be thicker than that of the channel formation region 5,
For example, it is set to be twice or more the channel formation region. In addition, the thickness of the gate insulating film is generally about 3 nm to 10 nm, but may be thinner when priority is given to suppression of the short channel effect and enhancement of the drain current, and increase in leakage current due to tunnel current is allowed. . Further, when importance is placed on the withstand voltage of the gate insulating film, such as in a high-withstand-voltage FET, the thickness may be larger. Further, the gate insulating film may be an insulating film other than SiO ₂ . For example, a Si ₃ N ₄ film, a SiO ₂ film into which nitrogen is introduced, a metal oxide (Ta ₂ O ₅ , Wo
₃ ), voids, and multilayer films formed of these. (A) The thickness and impurity concentration of the silicon layer in the field region may be set so as to satisfy the hole exclusion ability required for the device. When the silicon layer in the field region is thick or the concentration of the acceptor impurity is high, the potential of the silicon layer in the field region decreases, and holes are easily eliminated. In a partially depleted SOI-MOSFET having a neutral region below a channel formation region, holes are easily accumulated. Therefore, the impurity concentration of the silicon layer in the field region is increased, or the thickness of the silicon layer is set to be large. Lower the potential of the silicon layer and increase the hole rejection capability. Here, the neutral region refers to a region (a region other than a depletion layer) where the hole concentration and the impurity concentration are substantially equal. The neutral region is formed by increasing the concentration of the acceptor impurity or increasing the thickness of the semiconductor layer. The neutral region has a lower potential than the depletion layer region. In the case where a neutral region is present in the channel formation region, if the potential of the silicon layer in the field region is also reduced to the extent that the neutral region can be formed, holes hardly accumulate.

【００８４】また、チャネル形成領域に中性領域がない
完全空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、正孔が蓄積し
にくいので、フィールド領域の電位は中性領域が出来る
程度までは下げなくても良い。また、フィールド領域の
電位を中性領域が出来る程度まで下げれば、正孔排除能
力はさらに高くなる。また、部分空乏化型素子におい
て、基板浮遊効果に対する抑制がゆるやかで良い場合、
例えばキンクと呼ばれる小規模な基板浮遊効果の発生は
許容し、ブレークダウンと呼ばれる大規模な基板浮遊効
果だけを抑制したい場合等には、フィールド領域に中性
領域を設けなくても良い。In a fully-depleted SOI-MOSFET having no neutral region in the channel formation region, since holes are unlikely to accumulate, the potential of the field region does not need to be lowered to the extent that a neutral region can be formed. Further, if the potential of the field region is lowered to the extent that the neutral region can be formed, the hole rejection ability is further enhanced. Further, in the case of a partially depleted element, in which the suppression of the substrate floating effect may be gradual,
For example, when the occurrence of a small-scale substrate floating effect called kink is allowed and only the large-scale substrate floating effect called breakdown is desired to be suppressed, the neutral region may not be provided in the field region.

【００８５】（ウ）ボディコンタクトに印加する電圧に
ついても、正孔の排除に必要とされる電圧が与えられば
良い。例えば、ボディコンタクト印加電圧を、接地電
圧、またはソース電圧と同じにする。また、ボディコン
タクト電圧は、接地電圧よりも低くしても良い。この場
合、チャネル形成領域に、中性領域が形成されにくくな
る場合もあるが、ボディコンタクトへ向かう電位勾配が
より急峻になるので、正孔の排除に有利である。また、
逆に、ボディコンタクトの電圧を接地又はソース電圧よ
りも高くすることもできる。この場合、ボディコンタク
トからソースへ向かう漏れ電流は若干増すが、フィール
ド領域の電位が高めであっても、その中での正孔濃度は
高いので、過剰な正孔は流れやすい。ただし、漏れ電流
の抑制が必要な場合は、ボディコンタクトの電圧をあま
り高くしてはならない。ｐ型ボディコンタクトはｎ型の
ソースに対して−１Ｖ前後のビルトインポテンシャルを
有し、ボディコンタクトの電位は、印加される電圧とビ
ルトインポテンシャルの和から決まる。リーク電流を抑
制するために、例えば、ボディコンタクトの電位をソー
ス電位や接地電位より０．５Ｖ以上低くしたいとするな
らば、ボディコンタクトに与える電圧は、ソース電圧や
接地電圧よりも、０．５Ｖ以上高くならないようにすれ
ば良い。(C) As for the voltage applied to the body contact, a voltage required for eliminating holes may be given. For example, the body contact applied voltage is set equal to the ground voltage or the source voltage. Further, the body contact voltage may be lower than the ground voltage. In this case, a neutral region may not be easily formed in the channel formation region, but the potential gradient toward the body contact becomes steeper, which is advantageous for eliminating holes. Also,
Conversely, the voltage of the body contact can be higher than the ground or source voltage. In this case, the leakage current from the body contact to the source slightly increases, but even if the potential of the field region is high, the excess hole easily flows because the hole concentration in the field region is high. However, if it is necessary to suppress the leakage current, the voltage of the body contact should not be too high. The p-type body contact has a built-in potential of about -1 V with respect to the n-type source, and the potential of the body contact is determined by the sum of the applied voltage and the built-in potential. For example, if it is desired that the potential of the body contact be lower than the source potential or the ground potential by 0.5 V or more in order to suppress the leakage current, the voltage applied to the body contact is 0.5 V lower than the source voltage or the ground voltage. What is necessary is just to make it not higher.

【００８６】（エ）側壁酸化膜の厚さについては、典型
的にはゲート絶縁膜の数倍から数十倍であるが、特に制
限はない。ゲート酸化膜と同程度に薄く形成されても良
いし(図１４)、ＣＶＤ等によって例えば数十ｎｍ〜０．
５μｍ程度に厚く形成しても良い(図１１、１３)。絶縁
膜よりなる側壁８が厚いと、ゲートポリシリコン９の側
面とフィールド領域のシリコン層４の側面との間の寄生
容量を低減できる。逆に、絶縁膜よりなる側壁８が薄い
と、ゲートポリシリコン９の側面とフィールド領域のシ
リコン層４の側面との間の寄生容量は増すが、素子の形
成に必要な面積を低減できる。側壁８が薄くする方法
（例えばゲート酸化膜と同程度の１．５〜５ｎｍとす
る）は、フィールド領域のシリコン層が薄く設定され
（例えばチャネル形成領域１０ｎｍに対してフィールド
領域のシリコン層２０ｎｍ）、フィールド領域側面の段
差が小さく、この部分とゲート側面との寄生容量が付き
にくい場合等に有効である。(D) The thickness of the sidewall oxide film is typically several times to several tens times the thickness of the gate insulating film, but is not particularly limited. It may be formed as thin as the gate oxide film (FIG. 14), or may be formed, for example, from several tens nm to 0.1 nm by CVD or the like.
It may be formed as thick as about 5 μm (FIGS. 11 and 13). If the side wall 8 made of an insulating film is thick, the parasitic capacitance between the side surface of the gate polysilicon 9 and the side surface of the silicon layer 4 in the field region can be reduced. Conversely, if the side wall 8 made of an insulating film is thin, the parasitic capacitance between the side surface of the gate polysilicon 9 and the side surface of the silicon layer 4 in the field region increases, but the area required for forming the element can be reduced. In the method of making the side wall 8 thin (for example, 1.5 to 5 nm, which is about the same as the gate oxide film), the silicon layer in the field region is set to be thin (for example, the silicon layer in the field region is 20 nm for the channel formation region 10 nm). This is effective when the step on the side surface of the field region is small and a parasitic capacitance between this portion and the side surface of the gate is hardly formed.

【００８７】（オ）また、上述の実施例において、半導
体層としてシリコン以外の材料を用いた場合も効果は同
様である。例えばＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＳｉＣ等
を用いるようにしても良い。また、埋め込み酸化膜に代
えて、他の材料よりなる絶縁体、例えばＳｉ_３Ｎ_４膜、
Ａｌ_２Ｏ_５膜、ＣａＦ_２膜、ダイヤモンド膜等を用いて
も良い。側壁絶縁膜、ゲート酸化膜についても同様に、
ＳｉＯ_２又はそれ以外の絶縁膜を用いても良い。特にゲ
ート酸化膜では、ＳｉＯ_２に代えて、Ｔａ_２Ｏ _５等の高
誘電率材料を用いれば、ゲート容量の確保に有利とな
る。 （カ）チャネル形成領域の端とボディコンタクトの間の
距離は、例えば１〜５μｍとする。なお、ソース・ドレ
イン領域の第一導電型領域とボディコンタクトの第二導
電型領域との間の電界強度を小さく抑えることができる
場合（例えば、電源電圧が低くて電界強度が大きくなり
難い場合）には、当該距離は、１μｍより短くても良
い。一方、余剰キャリアの除去能力に余裕のある場合
（例えば、電源電圧が低く、余剰キャリアの発生が少な
い場合等が）には、５μｍよりも長くても良い。(E) In the above embodiment, the semiconductor
The effect is the same when a material other than silicon is used for the body layer.
It is like. For example, SiGe, Ge, GaAs, SiC, etc.
May be used. Also, substitute for buried oxide film.
In addition, an insulator made of another material, for example, Si₃N₄film,
Al₂O₅Membrane, CaF₂Film, diamond film, etc.
Is also good. Similarly, for the sidewall insulating film and the gate oxide film,
SiO₂Alternatively, another insulating film may be used. Especially
In the oxide film, SiO₂Instead of Ta₂O ₅High
Use of a dielectric material is advantageous for securing gate capacitance.
You. (F) between the end of the channel forming region and the body contact
The distance is, for example, 1 to 5 μm. In addition, source dress
Of the first conductivity type region of the in-region and the second conduction of the body contact.
The electric field strength between the electric type region and the electric type region can be suppressed to be small.
(For example, if the power supply voltage is low and the
If it is difficult, the distance may be shorter than 1 μm.
No. On the other hand, when there is enough surplus carrier removal capacity
(For example, the power supply voltage is low and the generation of excess carriers is small.
May be longer than 5 μm.

【００８８】また、上述の実施例では、ゲート電極につ
いては、ｎ^＋ポリシリコンの場合について述べたが、他
の材料により形成されていても良い。例えばｐ^＋ポリシ
リコン、ｐ^＋ＳｉＧｅ、Ｗ、Ｔａ等の金属、ＴｉＮ、金
属シリサイドで形成されても良い。また、チャネル領域
等、素子が形成される半導体層は、絶縁体上に形成され
た単結晶半導体層（例えば、ＳＩＭＯＸ、張り合わせＳ
ＯＩ基板）であっても良いし、絶縁体上に形成された多
結晶または、アモルファス半導体であっても良い。ｎ^＋
ポリシリコンゲートを用いる場合、一般にチャネル領域
にはホウ素等のアクセプタを導入するが、ｐ^＋ポリシリ
コン、Ｗ、Ｔａ等の金属をゲートに用いた場合には、チ
ャネル領域にはアクセプタを導入しないか、あるいはド
ナーを導入しても良い。また、単結晶半導体を用いるよ
うにした場合、多結晶やアモルファス半導体を用いた場
合に比べ、結晶欠陥が少ないので、これに起因する漏れ
電流の発生が抑制される。また単結晶では、キャリアが
散乱されにくく、キャリアの移動度が高いので、電流が
向上する。電流が流れやすいので、チャネル電流が大き
いのに加えて、余剰キャリアによる電流も流れ易くな
り、余剰キャリアが排出され易くなる。Further, in the above embodiment, the case where the gate electrode is made of n ⁺ polysilicon has been described, but the gate electrode may be made of another material. For example ^{p + polysilicon,} p + SiGe, W, metals such as Ta, TiN, may be formed of a metal silicide. In addition, a semiconductor layer on which an element is formed, such as a channel region, is formed of a single crystal semiconductor layer (eg, SIMOX, bonded S
OI substrate) or a polycrystalline or amorphous semiconductor formed on an insulator. n ⁺
When a polysilicon gate is used, an acceptor such as boron is generally introduced into a channel region. However, when a metal such as p ⁺ polysilicon, W, or Ta is used for a gate, an acceptor is not introduced into a channel region. Alternatively, a donor may be introduced. Further, in the case where a single crystal semiconductor is used, the number of crystal defects is smaller than in the case where a polycrystalline or amorphous semiconductor is used, so that generation of leakage current due to this is suppressed. In a single crystal, carriers are less likely to be scattered and the mobility of carriers is high, so that the current is improved. Since the current easily flows, in addition to the large channel current, the current due to the surplus carriers also easily flows, and the surplus carriers are easily discharged.

【００８９】また、もしチャネル形成領域と、フィール
ド領域が連続した単結晶ではなく、その境界に粒界が有
れば、余剰キャリアがチャネル形成領域から、フィール
ド領域に流れ込む際に散乱を受け、余剰キャリアが流れ
難くなる。また、フィールド領の一部が多結晶であれ
ば、その部分で余剰キャリアが流れにくくなる。また、
多結晶では、不純物分布、欠陥、面方位及び粒界の分布
が不均一であり、電位の分布がばらつくので、フィール
ド領域の電位分布が制御しにくくなる。フィールド領域
１７が、チャネル形成領域と連続した単結晶構造を持て
ば、これらの問題の発生を抑制できる。If the channel forming region and the field region are not continuous single crystals and there is a grain boundary at the boundary, the surplus carriers are scattered when flowing from the channel forming region into the field region. It makes it difficult for carriers to flow. If a part of the field region is polycrystalline, surplus carriers are less likely to flow in that part. Also,
In a polycrystal, the distribution of impurities, defects, plane orientations, and grain boundaries is non-uniform, and the distribution of potential varies, making it difficult to control the potential distribution in the field region. If the field region 17 has a single crystal structure continuous with the channel formation region, the occurrence of these problems can be suppressed.

【００９０】一方、多結晶やアモルファス半導体上にト
ランジスタを形成するＴＦＴ（薄膜トランジスタ）で
は、単結晶半導体を用いた場合に比べ、基板を安価に得
られる、大面積の基板が得られるという効果が得られ
る。また、漏れ電流やキャリアの移動度に関係する部分
（チャネル形成領域、ソース・ドレイン領域の周辺）だ
けを単結晶とし、他の部分（フィールド領域）を多結晶
またはアモルファス半導体を組み合わせて、両者の長所
を用いるという方法でも良い。これは、例えばレーザー
光により、多結晶またはアモルファス半導体の一部を単
結晶化させ、そこにトランジスタを作り付けるという方
法で形成することができる。On the other hand, a TFT (thin film transistor) in which a transistor is formed on a polycrystalline or amorphous semiconductor has an effect that a substrate can be obtained at lower cost and a large-area substrate can be obtained as compared with a case where a single crystal semiconductor is used. Can be Further, only the portion (around the channel forming region and the source / drain region) related to the leakage current and the mobility of carriers is made single crystal, and the other portion (field region) is made of a polycrystalline or amorphous semiconductor, and the both are combined. A method that uses advantages may be used. This can be formed by a method in which a part of a polycrystalline or amorphous semiconductor is monocrystallized by, for example, laser light, and a transistor is formed there.

【００９１】また、各実施例の電界効果型トランジスタ
は、通常の電界効果型トランジスタと同じく、ＣＭＯＳ
(Complementary MOS)回路を構成できる。また、ＤＲＡ
Ｍ等のメモリセルを構成する電界効果型トランジスタの
代わりに用いても良い。また、この発明の構造を持つ電
界効果型トランジスタは、各種論理回路、増幅回路、変
調／復調回路、保護回路、リレー、電力／電圧制御装置
等、通常の電界効果型トランジスタが用いられるあらゆ
る用途に用いることができる。また、ｎチャネルトラン
ジスタについて述べたが、ｐチャネルトランジスタにお
いては、極性をすべて逆にすれば良い。例えば、ソース
・ドレイン領域はｐ型（ホウ素等を導入）とし、フィー
ルド領域のシリコン層に導入する不純物には、ドナーと
なる、リン、ヒ素等を用いる。この場合、動作原理につ
いては、同様に極性を逆に読み替えれば良い。例えば、
ｐチャネルでは、余剰となるキャリアは電子であり、こ
れを排除するためには、チャネル形成領域に接続するフ
ィールド領域の電位が、より高くなるようにすれば良
い。本明細書に記述したｎチャネルトランジスタに関す
る動作原理において、極性を逆に読み替えれば、ｐチャ
ネルトランジスタに本発明を適用した場合の動作原理と
なる。例えば、「ｎ型」を「ｐ型」、「ｐ型」を「ｎ
型」「電位が低い」を「電位が高い」、「電位が高い」
を「電位が低い」、「アクセプタ」を「ドナー」、「ド
ナー」を「アクセプタ」、「電子」を「正孔」、「正
孔」を「電子」等と読み替える。素子分離領域の半導体
層を素子領域に比べ厚くすることは、ｐチャネルトラン
ジスタにおいても同じである。The field-effect transistor of each embodiment is similar to a normal field-effect transistor, and is similar to that of a normal field-effect transistor.
(Complementary MOS) circuit. Also, DRA
It may be used in place of a field effect transistor constituting a memory cell such as M. In addition, the field effect transistor having the structure of the present invention can be used in various applications where a normal field effect transistor is used, such as various logic circuits, amplifier circuits, modulation / demodulation circuits, protection circuits, relays, power / voltage control devices, and the like. Can be used. Although the n-channel transistor has been described, the polarity of the p-channel transistor may be all reversed. For example, the source / drain regions are p-type (boron or the like is introduced), and phosphorus, arsenic, or the like serving as a donor is used as an impurity to be introduced into the silicon layer in the field region. In this case, the operation principle may be similarly read with the polarity reversed. For example,
In the p-channel, surplus carriers are electrons, and to eliminate them, the potential of the field region connected to the channel formation region may be set higher. In the operation principle of the n-channel transistor described in this specification, if the polarity is read in reverse, the operation principle will be the case where the present invention is applied to the p-channel transistor. For example, “n type” is “p type” and “p type” is “n
"Type""lowpotential" means "high potential", "high potential"
For "low potential", "acceptor" for "donor", "donor" for "acceptor", "electron" for "hole", and "hole" for "electron". Making the semiconductor layer of the element isolation region thicker than the element region is the same for the p-channel transistor.

【００９２】[0092]

【発明の効果】最初にｎチャネルトランジスタに関する
効果を説明する。以上説明したように、この発明の構成
によれば、ＦＳゲートを用いないので、ＦＳゲートを用
いる場合に比べると、ＦＳゲートに対するコンタクトを
設ける必要がなく、ＦＳゲート絶縁膜とＦＳゲートの厚
さに相当する分だけ段差が軽減され、ＦＳゲートとゲー
ト間の寄生容量の発生を防止できる。First, effects of the n-channel transistor will be described. As described above, according to the configuration of the present invention, since the FS gate is not used, there is no need to provide a contact with the FS gate as compared with the case where the FS gate is used. Is reduced by an amount corresponding to the above, and the occurrence of parasitic capacitance between the FS gate and the gate can be prevented.

【００９３】また、フィールド領域のフィールド半導体
層の膜厚はチャネル形成領域のそれに比べて数倍は厚い
ので、その中に含まれるアクセプタイオンの量は充分に
多く確保でき、ゲート電極からアクセプタイオンへ向か
う電界が増加し、フィールド領域のシリコン層の電位が
低くなる。また、その内部における不純物濃度が低くと
も、充分な量のアクセプタを確保することが可能とな
る。その結果、フィールド領域において、余剰なキャリ
アの排出に必要な電位を確保できるとともに、フィール
ド領域を経由した漏れ電流を抑制できる。Further, since the thickness of the field semiconductor layer in the field region is several times as large as that of the channel formation region, the amount of acceptor ions contained therein can be secured sufficiently large, and the amount of acceptor ions from the gate electrode can be reduced. The heading electric field increases, and the potential of the silicon layer in the field region decreases. Further, even if the impurity concentration in the inside is low, it is possible to secure a sufficient amount of acceptors. As a result, in the field region, a potential required for discharging excess carriers can be secured, and leakage current via the field region can be suppressed.

【００９４】また、ソース／ドレイン領域は薄く形成さ
れるので、ドレインからの電界が減り、フィールド領域
のフィールド半導体層における電位上昇が小さい。すな
わち、フィールド半導体層４を厚くしても、ソース・ド
レイン領域は厚くならないので、フィールド領域を厚く
してアクセプタ量を増すことによりフィールド部の電位
を下げるという効果が、ドレイン領域が厚くなったこと
によるドレイン電界の増加によって相殺されることがな
い。Further, since the source / drain region is formed thin, the electric field from the drain is reduced, and the potential rise in the field semiconductor layer in the field region is small. In other words, even if the field semiconductor layer 4 is made thicker, the source / drain regions do not become thicker. Therefore, the effect of lowering the potential of the field portion by increasing the amount of the acceptor by increasing the thickness of the field region is that the drain region becomes thicker. Is not offset by the increase in the drain electric field.

【００９５】また、上述した理由により、ＦＳゲートを
設けなくとも、フィールド領域のフィールド半導体層４
の電位を低い値に保つことが容易となり、正孔は電位の
低いところを流れるので、チャネル形成領域に接続され
るフィールド領域の電位が低くなることによって、チャ
ネル形成領域５から正孔が排除され易くなる。また、電
子は電位の低いところを流れないので、電子がフィール
ド領域を通して流れること(リーク電流)も無くなる。ｐ
チャネルトランジスタに対しては、以上とは極性が逆に
なり、余剰なキャリアである電子に対して、それを排除
するための高い電位をフィールド半導体層に形成するこ
とができ、電子の排除及びその他の課題に関して、ｎチ
ャネルトランジスタに本発明を適用した場合と同様に課
題を解決できる。For the above-described reason, the field semiconductor layer 4 in the field region can be provided without providing the FS gate.
Can easily be kept at a low value, and holes flow in a low potential area. Therefore, the potential of the field region connected to the channel formation region is lowered, so that holes are eliminated from the channel formation region 5. It will be easier. In addition, since electrons do not flow in a low potential area, electrons do not flow through the field region (leakage current). p
For a channel transistor, the polarity is opposite to that described above, and a high potential can be formed in the field semiconductor layer to eliminate electrons as surplus carriers. Can be solved similarly to the case where the present invention is applied to the n-channel transistor.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１実施例である電界効果型トラン
ジスタを示す上面図である。FIG. 1 is a top view showing a field-effect transistor according to a first embodiment of the present invention.

【図２】図１のＡ−Ａ矢視断面図である。FIG. 2 is a sectional view taken along the line AA of FIG.

【図３】図１のＢ−Ｂ矢視断面図である。FIG. 3 is a sectional view taken along the line BB of FIG. 1;

【図４】同半導体装置の製造方法を工程順に示す工程図
である。FIG. 4 is a process chart showing a method for manufacturing the same semiconductor device in the order of steps.

【図５】同半導体装置の製造方法を工程順に示す工程図
である。FIG. 5 is a process chart showing a method for manufacturing the same semiconductor device in the order of steps.

【図６】この発明の第２実施例である電界効果型トラン
ジスタの構成を示す上面図である。FIG. 6 is a top view showing a configuration of a field effect transistor according to a second embodiment of the present invention.

【図７】この発明の第３実施例である電界効果型トラン
ジスタの構成を示す断面図である。FIG. 7 is a sectional view showing a configuration of a field-effect transistor according to a third embodiment of the present invention.

【図８】この発明の第４実施例である電界効果型トラン
ジスタの構成を示す断面図である。FIG. 8 is a sectional view showing a configuration of a field effect transistor according to a fourth embodiment of the present invention.

【図９】この発明の第５実施例である電界効果型トラン
ジスタの構成を示す断面図である。FIG. 9 is a sectional view showing a configuration of a field-effect transistor according to a fifth embodiment of the present invention.

【図１０】この発明の第６実施例である電界効果型トラ
ンジスタの構成を示す断面図である。FIG. 10 is a sectional view showing a configuration of a field-effect transistor according to a sixth embodiment of the present invention.

【図１１】この発明の第７実施例である電界効果型トラ
ンジスタの構成を示す断面図である。FIG. 11 is a sectional view showing a configuration of a field-effect transistor according to a seventh embodiment of the present invention.

【図１２】この発明の第８実施例である電界効果型トラ
ンジスタの構成を示す断面図である。FIG. 12 is a sectional view showing a configuration of a field-effect transistor according to an eighth embodiment of the present invention.

【図１３】この発明の第９実施例である電界効果型トラ
ンジスタの構成を示す断面図である。FIG. 13 is a sectional view showing a configuration of a field effect transistor according to a ninth embodiment of the present invention.

【図１４】この発明の第１０実施例である電界効果型ト
ランジスタの構成を示す断面図である。FIG. 14 is a sectional view showing a configuration of a field-effect transistor according to a tenth embodiment of the present invention.

【図１５】図１４のＣ−Ｃ矢視断面図である。FIG. 15 is a sectional view taken along the line CC of FIG. 14;

【図１６】この発明の第１１実施例である電界効果型ト
ランジスタの構成を示す断面図である。FIG. 16 is a sectional view showing a configuration of a field effect transistor according to an eleventh embodiment of the present invention.

【図１７】この発明の第１２実施例である電界効果型ト
ランジスタの構成を示す断面図である。FIG. 17 is a sectional view showing a configuration of a field effect transistor according to a twelfth embodiment of the present invention.

【図１８】この発明の第１３実施例である電界効果型ト
ランジスタの構成を示す断面図である。FIG. 18 is a sectional view showing a configuration of a field-effect transistor according to a thirteenth embodiment of the present invention.

【図１９】同電界効果型トランジスタの利点を説明する
図である。FIG. 19 is a diagram illustrating advantages of the field-effect transistor.

【図２０】同電界効果型トランジスタを示す断面図であ
る。FIG. 20 is a cross-sectional view showing the same field-effect transistor.

【図２１】従来の電界効果型トランジスタを示す上面図
である。FIG. 21 is a top view showing a conventional field-effect transistor.

【図２２】図２１のＤ−Ｄ矢視断面図である。22 is a sectional view taken along the line DD in FIG. 21.

【図２３】図２１のＥ−Ｅ矢視断面図である。23 is a sectional view taken along the line EE in FIG. 21.

【図２４】図２１のＦ−Ｆ矢視断面図である。FIG. 24 is a sectional view taken along the line FF in FIG. 21;

【図２５】従来の電界効果型トランジスタを示す上面図
である。FIG. 25 is a top view showing a conventional field-effect transistor.

【図２６】図２５のＧ−Ｇ矢視断面図である。26 is a sectional view taken along the line GG of FIG. 25.

【図２７】図２５のＨ−Ｈ矢視断面図である。27 is a sectional view taken along the line HH of FIG. 25.

【図２８】従来の電界効果型トランジスタを示す上面図
である。FIG. 28 is a top view showing a conventional field-effect transistor.

【図２９】図２５のＩ−Ｉ矢視断面図である。FIG. 29 is a sectional view taken along the line II of FIG. 25;

【図３０】図２５のＪ−Ｊ矢視断面図である。30 is a sectional view taken along the line JJ of FIG. 25.

【図３１】従来の電界効果型トランジスタを示す上面図
である。FIG. 31 is a top view showing a conventional field-effect transistor.

【図３２】図３１のＫ−Ｋ矢視断面図である。32 is a sectional view taken along the line KK of FIG. 31.

【符号の説明】[Explanation of symbols]

１ 半導体基板 ２ 埋め込み絶縁膜 ３ 半導体層 ４ フィールド絶縁膜 ５ チャネル領域 ６ ゲート絶縁膜 ７ フィールド絶縁膜 ８ 側壁絶縁膜 ９ ゲートポリシリコン（ゲート電極） １０ 層間絶縁膜 １１ ｐ^＋領域 １２ ボディコンタクト １３ ゲートコンタクト １４ ソース／ドレインコンタクト １５ 金属配線 １６ ソース／ドレイン領域 １７ 素子分離領域（フィールド領域） ２１ フォトレジスト ２２ 第一のフィールド半導体層 ２３ 第二のフィールド半導体層 ２４ 高濃度のオフセット領域 ２５ 支持基板ｐ^＋コンタクト ２６ 支持基板コンタクト ３０ フィールド半導体層のない領域 ３１ ゲート側壁 ３２ エピタキシャル層 ３０１ ソース ３０２ ドレイン ３０３ ゲート ３０４ ゲート酸化膜 ３０６ チャネル形成領域 ３０８ 埋め込み絶縁膜 ３１０ 正孔排除経路 ３２０ 正孔の経路REFERENCE SIGNS LIST 1 semiconductor substrate 2 buried insulating film 3 semiconductor layer 4 field insulating film 5 channel region 6 gate insulating film 7 field insulating film 8 sidewall insulating film 9 gate polysilicon (gate electrode) 10 interlayer insulating film 11 p ⁺ region 12 body contact 13 gate Contact 14 Source / drain contact 15 Metal wiring 16 Source / drain region 17 Element isolation region (field region) 21 Photoresist 22 First field semiconductor layer 23 Second field semiconductor layer 24 High-concentration offset region 25 Support substrate p ⁺ Contact 26 Support substrate contact 30 Region without field semiconductor layer 31 Gate sidewall 32 Epitaxial layer 301 Source 302 Drain 303 Gate 304 Gate oxide film 306 Channel formation region 308 Filling gap Path of film 310 hole elimination pathway 320 holes

Claims (15)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 絶縁体上の半導体層に形成されて、素子
領域が素子分離領域により囲まれている電界効果型トラ
ンジスタであって、 前記素子領域は、第一導電型の不純物濃度が高いソース
及びドレイン領域と、該両領域により挟まれて両領域よ
りも不純物濃度が低いチャネル形成領域と、該チャネル
形成領域上にゲート絶縁膜を介して設けられたゲート電
極とを有し、 前記素子分離領域のうち、前記チャネル形成領域に隣接
する部分に、該チャネル形成領域よりも膜厚が厚いフィ
ールド半導体層と、該フィールド半導体層上に積層され
たフィールド絶縁膜とを有することを特徴とする電界効
果型トランジスタ。1. A field effect transistor formed in a semiconductor layer on an insulator, wherein an element region is surrounded by an element isolation region, wherein the element region has a first conductivity type with a high impurity concentration. A channel formation region sandwiched between the two regions and having a lower impurity concentration than the two regions, and a gate electrode provided on the channel formation region with a gate insulating film interposed therebetween. An electric field, comprising: a field semiconductor layer having a thickness larger than that of the channel formation region, and a field insulating film stacked on the field semiconductor layer, in a portion of the region adjacent to the channel formation region. Effect type transistor. 【請求項２】 前記素子分離領域の前記フィールド半導
体層は、前記素子領域の前記チャネル形成領域よりも、
前記絶縁体上で突起していることを特徴とする請求項１
記載の電界効果型トランジスタ。2. The method according to claim 1, wherein the field semiconductor layer in the element isolation region is more than the channel formation region in the element region.
2. A projection on the insulator.
The field-effect transistor according to any one of the preceding claims. 【請求項３】 前記素子分離領域が、前記フィールド半
導体層が設けられる前記チャネル形成領域に隣接する領
域と、前記半導体層が設けられない領域とからなること
を特徴とする請求項１又は２記載の電界効果型トランジ
スタ。3. The device isolation region according to claim 1, wherein the element isolation region includes a region adjacent to the channel formation region where the field semiconductor layer is provided, and a region where the semiconductor layer is not provided. Field effect transistor. 【請求項４】 前記素子分離領域のすべての領域に、前
記フィールド半導体層と前記フィールド絶縁膜が設けら
れることを特徴とする請求項１又は２記載の電界効果型
トランジスタ。4. The field effect transistor according to claim 1, wherein said field semiconductor layer and said field insulating film are provided in all of said element isolation regions. 【請求項５】 前記素子分離領域の前記フィールド半導
体層に第二導電型の不純物が導入され、該素子分離領域
の第二導電型の不純物濃度は、少なくとも前記チャネル
形成領域に接する領域においては、前記ソース及びドレ
イン領域の第一導電型の不純物濃度よりも低いことを特
徴とする請求項１、２、３又は４記載の電界効果型トラ
ンジスタ。5. An impurity of a second conductivity type is introduced into the field semiconductor layer of the element isolation region, and an impurity concentration of the second conductivity type of the element isolation region is at least in a region in contact with the channel formation region. 5. The field effect transistor according to claim 1, wherein said source and drain regions have an impurity concentration lower than that of said first conductivity type. 【請求項６】 前記フィールド半導体層のうち、前記チ
ャネル形成領域から離れた位置に高不純物濃度の第二導
電型の領域を設け、該高不純物濃度の第二導電型領域に
配線を接続したボディコンタクトを有することを特徴と
する請求項１、２、３、４又は５記載の電界効果型トラ
ンジスタ。6. A body in which a high-impurity-concentration second conductivity type region is provided in the field semiconductor layer at a position away from the channel formation region, and a wiring is connected to the high-impurity concentration second conductivity type region. The field-effect transistor according to claim 1, 2, 3, 4, or 5, further comprising a contact. 【請求項７】 前記素子分離領域の前記フィールド半導
体層は、少なくとも前記チャネル形成領域から前記高不
純物濃度の第二導電型領域に至る経路において、膜厚全
体にわたって単結晶であることを特徴とする請求項６記
載の電界効果型トランジスタ。7. The field semiconductor layer of the element isolation region is a single crystal over the entire film thickness at least in a path from the channel formation region to the high impurity concentration second conductivity type region. A field-effect transistor according to claim 6. 【請求項８】 前記フィールド半導体層の前記素子分離
領域側の側面に側壁絶縁膜が設けられていることを特徴
とする請求項１乃至７のいずれか１に記載の電界効果型
トランジスタ。8. The field-effect transistor according to claim 1, wherein a sidewall insulating film is provided on a side surface of said field semiconductor layer on the element isolation region side. 【請求項９】 前記素子分離領域の側面に設けられる前
記側壁絶縁膜の側面は、傾斜していることを特徴とする
請求項８記載の電界効果型トランジスタ。9. The field effect transistor according to claim 8, wherein a side surface of said sidewall insulating film provided on a side surface of said element isolation region is inclined. 【請求項１０】 前記素子分離領域の前記フィールド半
導体層は、前記素子領域の前記チャネル形成領域と接
し、かつ、前記チャネル形成領域と接する位置から前記
ボディコンタクトに至るある特定の経路においてのみに
設けられていることを特徴とする請求項１乃至９のいず
れか１に記載の電界効果型トランジスタ。10. The field semiconductor layer of the element isolation region is provided only in a specific path in contact with the channel formation region of the element region and from a position in contact with the channel formation region to the body contact. The field effect transistor according to claim 1, wherein: 【請求項１１】 前記半導体層下部の前記絶縁体の下
に、半導体基板を持ち、該半導体基板に、外部電源を接
続するためのコンタクトが設けられていることを特徴と
する請求項１乃至１０のいずれか１に記載の電界効果型
トランジスタ。11. The semiconductor device according to claim 1, further comprising a semiconductor substrate under said insulator under said semiconductor layer, said semiconductor substrate being provided with a contact for connecting an external power supply. The field-effect transistor according to any one of the above. 【請求項１２】 絶縁体上の半導体層上に絶縁膜を形成
した後、前記半導体層の素子形成領域に対応する領域を
除く絶縁膜領域をレジスト膜で覆うパターニング工程
と、 前記レジスト膜をマスクとして前記絶縁膜をエッチング
するエッチング工程と、 続いて前記絶縁膜が除去され
た領域において、前記半導体層をある一定の厚さまでエ
ッチングにより薄膜化する工程と、 前記半導体層のうち前記薄膜化を実施した領域に、ソー
ス及びドレイン領域、チャネル形成領域を形成する素子
形成工程とを含むことを特徴とする請求項電界効果型ト
ランジスタの製造方法。12. A patterning step of forming an insulating film on a semiconductor layer on an insulator and then covering the insulating film region except for a region corresponding to an element forming region of the semiconductor layer with a resist film; An etching step of etching the insulating film, and a step of thinning the semiconductor layer by etching to a certain thickness in a region where the insulating film has been removed; and performing the thinning of the semiconductor layer. And forming a source and drain region and a channel formation region in the formed region. 【請求項１３】 前記素子形成工程を、所望の導電型の
不純物をイオン打ち込みして行うことを特徴とする請求
項１２記載の電界効果型トランジスタの製造方法。13. The method according to claim 12, wherein the element forming step is performed by ion-implanting impurities of a desired conductivity type. 【請求項１４】 前記半導体層をある一定の厚さまでエ
ッチングにより薄膜化する前記工程によって薄膜化され
ない領域の半導体層を素子分離領域のフィールド半導体
層として用いることを特徴とする請求項１２又は１３記
載の電界効果型トランジスタの製造方法。14. The semiconductor layer according to claim 12, wherein a semiconductor layer in a region not thinned by said step of thinning said semiconductor layer to a certain thickness by etching is used as a field semiconductor layer in an element isolation region. Method for manufacturing a field-effect transistor. 【請求項１５】 前記絶縁膜をエッチングする前記エッ
チング工程、または前記半導体層をある一定の厚さまで
エッチングにより簿膜化する前記工程において、前記絶
縁膜または前記半導体層の側面を傾斜した形状にエッチ
ングし、前記側壁絶縁膜を該傾斜した側面に形成するこ
とを特徴とする請求項１２、１３又は１４記載の電界効
果型トランジスタの製造方法。15. In the etching step of etching the insulating film or the step of forming the semiconductor layer into a thin film by etching to a certain thickness, a side surface of the insulating film or the semiconductor layer is etched into an inclined shape. 15. The method for manufacturing a field effect transistor according to claim 12, wherein the side wall insulating film is formed on the inclined side surface.