JP3257612B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP3257612B2 JP3257612B2 JP12917894A JP12917894A JP3257612B2 JP 3257612 B2 JP3257612 B2 JP 3257612B2 JP 12917894 A JP12917894 A JP 12917894A JP 12917894 A JP12917894 A JP 12917894A JP 3257612 B2 JP3257612 B2 JP 3257612B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】映像信号をデジタル信号に変換し
て処理する画像処理技術に係わり、特に、システムクロ
ックの安定化を図るためのＰＬＬ回路の付加回路に関す
る。
て処理する画像処理技術に係わり、特に、システムクロ
ックの安定化を図るためのＰＬＬ回路の付加回路に関す
る。
【０００２】
【従来の技術】従来、テレビジョンに使用するＰＬＬ回
路は水平同期信号に同期するシステムクロック信号を発
生するため、図１５に示すように、水平同期分離回路１
と、位相比較回路２と、ローパスフィルタ部３と、ＶＣ
Ｏ４と、分周回路５と、スキュー検出手段６とで構成
し、ＶＣＯで発振するシステムクロック（ＣＫｓ）信号
を分周した分周信号（Ｈｃｋ／ｎ）を水平同期信号（Ｈ
ｓｙｎｃ）と位相が合うように制御し、例えば、ＶＴＲ
よりの映像信号のようにヘッドの切り換え時に発生する
スキューを含む映像信号のスキューを検出し、該検出信
号で分周回路をリセットして、スキューの発生する水平
同期信号部分では位相比較しないようにして、システム
クロックの周期の乱れが起こらないように制御してい
た。しかるに、映像信号にはＮＴＳＣ方式，ＰＡＬ方式
他のように水平周波数の異なるものがあり、これらに対
応するには、複数のＶＣＯを用意して、入力する映像信
号に適したＶＣＯを選択し、切り換える必要が出てき
た。
路は水平同期信号に同期するシステムクロック信号を発
生するため、図１５に示すように、水平同期分離回路１
と、位相比較回路２と、ローパスフィルタ部３と、ＶＣ
Ｏ４と、分周回路５と、スキュー検出手段６とで構成
し、ＶＣＯで発振するシステムクロック（ＣＫｓ）信号
を分周した分周信号（Ｈｃｋ／ｎ）を水平同期信号（Ｈ
ｓｙｎｃ）と位相が合うように制御し、例えば、ＶＴＲ
よりの映像信号のようにヘッドの切り換え時に発生する
スキューを含む映像信号のスキューを検出し、該検出信
号で分周回路をリセットして、スキューの発生する水平
同期信号部分では位相比較しないようにして、システム
クロックの周期の乱れが起こらないように制御してい
た。しかるに、映像信号にはＮＴＳＣ方式，ＰＡＬ方式
他のように水平周波数の異なるものがあり、これらに対
応するには、複数のＶＣＯを用意して、入力する映像信
号に適したＶＣＯを選択し、切り換える必要が出てき
た。
【０００３】
【発明が解決しようとする課題】本発明は、上述の必要
性に応えるため、複数のＶＣＯを用意して、入力する映
像信号に適したＶＣＯを自動的に選択して切り換えるＰ
ＬＬ回路を提供することを目的としている。
性に応えるため、複数のＶＣＯを用意して、入力する映
像信号に適したＶＣＯを自動的に選択して切り換えるＰ
ＬＬ回路を提供することを目的としている。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、入力するビデオ信号より水平同期信号を分
離する水平同期分離回路と、該同期分離回路の水平同期
信号（Ｈｓｙｎｃ）と分周回路の分周信号（Ｈｃｋｓ／
ｎ）の位相を比較する複数の位相比較回路と、該位相比
較回路よりの出力信号（Ｓｃｏｍｐ）の低域成分をそれ
ぞれ出力する複数のローパスフィルタと、同ローパスフ
ィルタの出力電圧（Ｖｌｆ）によりそれぞれ異なる周波
数のシステムクロック（ＣＫｓ）信号を生成する複数の
電圧制御発振器（以下ＶＣＯと記す）と、前記複数のＶ
ＣＯを切り換えて出力するＶＣＯ切り換え手段と、該Ｖ
ＣＯ切り換え手段よりの出力を分周し、スキュー検出手
段よりの信号（Ｓｓｃ）でリセットされる前記分周回路
と、水平同期信号（Ｈｓｙｎｃ）期間を分割してスキュ
ーの方向を検出するＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号を生
成し、前記水平同期信号の周期の乱れを検出して前記ス
キュー検出（Ｓｓｃ）信号を出力する前記スキュー検出
手段と、該スキュー検出手段の出力を入力し、１フィー
ルド期間のスキューの発生状態を監視して１フィールド
期間のスキューの方向を示す信号（アップ方向判定（Ｓ
ｕｐ）信号、ダウン方向判定（Ｓｄｗｎ）信号）とスキ
ューの発生を判定する信号（１フィールド判定（Ｓ１
ｆ）信号）とを出力する１フィールド判定手段と、前記
スキュー検出手段の出力を入力し、４フィールド期間の
スキューの発生状態を監視して４フィールド期間のスキ
ューの方向と数とにより４フィールド期間の方向判定信
号を出力する４フィールド判定手段と、該４フィールド
判定手段よりの方向判定信号を入力し、１６フィールド
期間に入力するスキューの方向を示す方向判定信号を出
力する１６フィールド判定手段と、前記１フィールド判
定手段、４フィールド判定手段および１６フィールド判
定手段よりの判定信号を基に、前記ＶＣＯ切り換え手段
を制御するＶＣＯ切り換え制御部と、入力するビデオ信
号より垂直同期信号を分離する垂直同期分離回路と、前
記垂直同期信号と前記水平同期信号（Ｈｓｙｎｃ）とか
ら、垂直同期信号より前後に幅の広いＶｇａｔｅパルス
（Ｓｖｇｐ）を生成するＶｇａｔｅパルス発生手段と、
前記各フィールドの周期毎に出力される各種フィールド
信号を生成するフィールドクリア信号生成手段とからな
るＶ系信号発生手段とで構成している。
決するため、入力するビデオ信号より水平同期信号を分
離する水平同期分離回路と、該同期分離回路の水平同期
信号（Ｈｓｙｎｃ）と分周回路の分周信号（Ｈｃｋｓ／
ｎ）の位相を比較する複数の位相比較回路と、該位相比
較回路よりの出力信号（Ｓｃｏｍｐ）の低域成分をそれ
ぞれ出力する複数のローパスフィルタと、同ローパスフ
ィルタの出力電圧（Ｖｌｆ）によりそれぞれ異なる周波
数のシステムクロック（ＣＫｓ）信号を生成する複数の
電圧制御発振器（以下ＶＣＯと記す）と、前記複数のＶ
ＣＯを切り換えて出力するＶＣＯ切り換え手段と、該Ｖ
ＣＯ切り換え手段よりの出力を分周し、スキュー検出手
段よりの信号（Ｓｓｃ）でリセットされる前記分周回路
と、水平同期信号（Ｈｓｙｎｃ）期間を分割してスキュ
ーの方向を検出するＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号を生
成し、前記水平同期信号の周期の乱れを検出して前記ス
キュー検出（Ｓｓｃ）信号を出力する前記スキュー検出
手段と、該スキュー検出手段の出力を入力し、１フィー
ルド期間のスキューの発生状態を監視して１フィールド
期間のスキューの方向を示す信号（アップ方向判定（Ｓ
ｕｐ）信号、ダウン方向判定（Ｓｄｗｎ）信号）とスキ
ューの発生を判定する信号（１フィールド判定（Ｓ１
ｆ）信号）とを出力する１フィールド判定手段と、前記
スキュー検出手段の出力を入力し、４フィールド期間の
スキューの発生状態を監視して４フィールド期間のスキ
ューの方向と数とにより４フィールド期間の方向判定信
号を出力する４フィールド判定手段と、該４フィールド
判定手段よりの方向判定信号を入力し、１６フィールド
期間に入力するスキューの方向を示す方向判定信号を出
力する１６フィールド判定手段と、前記１フィールド判
定手段、４フィールド判定手段および１６フィールド判
定手段よりの判定信号を基に、前記ＶＣＯ切り換え手段
を制御するＶＣＯ切り換え制御部と、入力するビデオ信
号より垂直同期信号を分離する垂直同期分離回路と、前
記垂直同期信号と前記水平同期信号（Ｈｓｙｎｃ）とか
ら、垂直同期信号より前後に幅の広いＶｇａｔｅパルス
（Ｓｖｇｐ）を生成するＶｇａｔｅパルス発生手段と、
前記各フィールドの周期毎に出力される各種フィールド
信号を生成するフィールドクリア信号生成手段とからな
るＶ系信号発生手段とで構成している。
【０００５】
【作用】以上のように構成したので、本発明のＰＬＬ回
路では、１フィールド判定結果と、４フィールド判定結
果と、１６フィールド判定結果をもとに、入力する映像
信号に最適な発振周波数を発生するＶＣＯを自動的に選
択して切り換えている。
路では、１フィールド判定結果と、４フィールド判定結
果と、１６フィールド判定結果をもとに、入力する映像
信号に最適な発振周波数を発生するＶＣＯを自動的に選
択して切り換えている。
【０００６】
【実施例】以下、図面に基づいて本発明によるＰＬＬ回
路を詳細に説明する。図１は本発明によるＰＬＬ回路の
一実施例を示す要部ブロック図である。図において、１
は、入力する映像信号より水平同期（Ｈｓｙｎｃ）信号
を分離する水平同期分離回路である。２ａおよび２ｂは
位相比較回路で、前記水平同期信号（Ｈｓｙｎｃ）と後
述の分周回路６よりの分周信号（Ｈｃｋｓ／ｎ）の位相
を比較している。３ａおよび３ｂはローパスフィルタ部
で、前記位相比較回路２よの比較信号（Ｓｃｍｐ）の高
周波成分をカットしている。４ａおよび４ｂは電圧制御
発振器（ＶＣＯＡ，ＶＣＯＢ）で、前記ローパスフィル
タ３よりの出力電圧（Ｖｌｆ）に対応して、ＶＣＯＡ４
ａはより低い発振周波数のシステムクロック（ＣＫｓ
１）を発生し、また、ＶＣＯＢ４ｂはより高い発振周波
数のシステムクロック（ＣＫｓ２）信号を発生してい
る。５はＶＣＯ切り換え手段で、後述のＶＣＯ切り換え
制御部１３により制御してＶＣＯＡ４ａ，ＶＣＯＢ４ｂ
の出力を切り換えてシステムクロック（ＣＫｓ）信号を
出力している。６は分周回路で、前記ＶＣＯ切り換え手
段５よりのシステムクロック（ＣＫｓ）信号を１／ｎに
分周している。７はスキュー検出手段で、前記ＶＣＯ切
り換え手段５よりのシステムクロック（ＣＫｓ）信号を
基準にして水平同期分離回路１よりの水平同期（Ｈｓｙ
ｎｃ）信号のスキュー（不連続性信号）を検出し、スキ
ュー検出（Ｓｓｃ）信号を出力している。８は垂直同期
分離回路で、入力する映像信号より垂直同期信号（Ｖｓ
ｙｎｃ）を分離している。９はＶ系信号発生手段で、前
記垂直同期（Ｖｓｙｎｃ）信号と水平同期信号（Ｈｓｙ
ｎｃ）とから、垂直同期信号より前後に幅の広いＶｇａ
ｔｅパルス（Ｓｖｇｐ）を生成するＶｇａｔｅパルス発
生手段と、前記各フィールドの周期毎に出力される各種
フィールド信号を生成するフィールドクリア信号生成手
段とから構 成し、後述のフィールド判定手段等に必要な
信号を生成している。
路を詳細に説明する。図１は本発明によるＰＬＬ回路の
一実施例を示す要部ブロック図である。図において、１
は、入力する映像信号より水平同期（Ｈｓｙｎｃ）信号
を分離する水平同期分離回路である。２ａおよび２ｂは
位相比較回路で、前記水平同期信号（Ｈｓｙｎｃ）と後
述の分周回路６よりの分周信号（Ｈｃｋｓ／ｎ）の位相
を比較している。３ａおよび３ｂはローパスフィルタ部
で、前記位相比較回路２よの比較信号（Ｓｃｍｐ）の高
周波成分をカットしている。４ａおよび４ｂは電圧制御
発振器（ＶＣＯＡ，ＶＣＯＢ）で、前記ローパスフィル
タ３よりの出力電圧（Ｖｌｆ）に対応して、ＶＣＯＡ４
ａはより低い発振周波数のシステムクロック（ＣＫｓ
１）を発生し、また、ＶＣＯＢ４ｂはより高い発振周波
数のシステムクロック（ＣＫｓ２）信号を発生してい
る。５はＶＣＯ切り換え手段で、後述のＶＣＯ切り換え
制御部１３により制御してＶＣＯＡ４ａ，ＶＣＯＢ４ｂ
の出力を切り換えてシステムクロック（ＣＫｓ）信号を
出力している。６は分周回路で、前記ＶＣＯ切り換え手
段５よりのシステムクロック（ＣＫｓ）信号を１／ｎに
分周している。７はスキュー検出手段で、前記ＶＣＯ切
り換え手段５よりのシステムクロック（ＣＫｓ）信号を
基準にして水平同期分離回路１よりの水平同期（Ｈｓｙ
ｎｃ）信号のスキュー（不連続性信号）を検出し、スキ
ュー検出（Ｓｓｃ）信号を出力している。８は垂直同期
分離回路で、入力する映像信号より垂直同期信号（Ｖｓ
ｙｎｃ）を分離している。９はＶ系信号発生手段で、前
記垂直同期（Ｖｓｙｎｃ）信号と水平同期信号（Ｈｓｙ
ｎｃ）とから、垂直同期信号より前後に幅の広いＶｇａ
ｔｅパルス（Ｓｖｇｐ）を生成するＶｇａｔｅパルス発
生手段と、前記各フィールドの周期毎に出力される各種
フィールド信号を生成するフィールドクリア信号生成手
段とから構 成し、後述のフィールド判定手段等に必要な
信号を生成している。
【０００７】１０は１フィールド判定手段で、前記スキ
ュー検出手段７よりのＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号お
よびスキュー検出（Ｓｓｃ）信号とＶ系信号発生手段９
よりのＶゲートパルス（Ｓｖｇｐ）信号とＶＣＯ切り換
え手段５よりのシステムクロック（ＣＫｓ）信号を入力
して１フィールド期間に入力するスキューの方向を示す
方向判定（Ｓｕｐ，Ｓｄｗｎ）信号と、１フィールド期
間に入力するスキューの数を示す１フィールド判定（Ｓ
１ｆ）信号を生成している。１１は４フィールド判定手
段で、スキュー検出（Ｓｓｃ）信号とＶ系（Ｓｖｇｐ，
Ｓｕ／ｄ，Ｓｆ４）信号とシステムクロック（ＣＫｓ）
信号を入力して４フィールド期間中のスキューの方向と
数により、４フィールド判定（Ｓｕｐｓ，Ｓｄｗｎｓ）
信号を出力している。１２は１６フィールド判定手段
で、前記４フィールド判定手段１１よりの４フィールド
判定（Ｓｕｐｓ，Ｓｄｗｎｓ）信号とＶ系信号発生手段
９よりのＶ系（Ｓｆ４，Ｓｆ１６）信号を入力して、１
６フィールド期間に入力するスキューの方向を示す方向
判定（Ｓｕｐ，Ｓｄｗｎ）信号を生成している。１３は
ＶＣＯ切り換え制御部で、前記各フィールド判定手段の
出力する判定信号に基づいて、ＶＣＯ切り換え手段５を
制御する制御信号（Ｓｕｐｃ，Ｓｄｗｎｃ）信号を出力
している。
ュー検出手段７よりのＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号お
よびスキュー検出（Ｓｓｃ）信号とＶ系信号発生手段９
よりのＶゲートパルス（Ｓｖｇｐ）信号とＶＣＯ切り換
え手段５よりのシステムクロック（ＣＫｓ）信号を入力
して１フィールド期間に入力するスキューの方向を示す
方向判定（Ｓｕｐ，Ｓｄｗｎ）信号と、１フィールド期
間に入力するスキューの数を示す１フィールド判定（Ｓ
１ｆ）信号を生成している。１１は４フィールド判定手
段で、スキュー検出（Ｓｓｃ）信号とＶ系（Ｓｖｇｐ，
Ｓｕ／ｄ，Ｓｆ４）信号とシステムクロック（ＣＫｓ）
信号を入力して４フィールド期間中のスキューの方向と
数により、４フィールド判定（Ｓｕｐｓ，Ｓｄｗｎｓ）
信号を出力している。１２は１６フィールド判定手段
で、前記４フィールド判定手段１１よりの４フィールド
判定（Ｓｕｐｓ，Ｓｄｗｎｓ）信号とＶ系信号発生手段
９よりのＶ系（Ｓｆ４，Ｓｆ１６）信号を入力して、１
６フィールド期間に入力するスキューの方向を示す方向
判定（Ｓｕｐ，Ｓｄｗｎ）信号を生成している。１３は
ＶＣＯ切り換え制御部で、前記各フィールド判定手段の
出力する判定信号に基づいて、ＶＣＯ切り換え手段５を
制御する制御信号（Ｓｕｐｃ，Ｓｄｗｎｃ）信号を出力
している。
【０００８】図２は、前記スキュー検出手段７の一実施
例を示す回路ブロック図である。図において、７１はＨ
ゲートパルス発生手段で、ＡＮＤ回路７１ａと、前記シ
ステムクロック（ＣＫｓ）信号をカウントする１０ビッ
トカウンタ７１ｂと、８値デコード回路７１ｃと、７９
１値デコード回路７１ｄと、ＪＫフリップフロップ７１
ｄとで構成し、水平同期（Ｈｓｙｎｃ）信号を所定の幅
で抜き取るＨゲートパルス（Ｓｈｇｐ）信号とＨゲート
パルスエッジ（Ｓｈｇｅ）信号（本実施例では８値デコ
ード（Ｓｄ８）信号）を発生し、また、１０ビットカウ
ンタ７１ｂのＭＳＢ信号をスキューの方向を検出するＵ
Ｐ／ＤＷＮ（Ｓｕ／ｄ）信号として出力している。７２
はゲート手段で、Ｄフリップフロップで構成し、前記ゲ
ートパルス発生手段７１よりのＨゲートパルス（Ｓｈｇ
ｐ）信号で水平同期（Ｈｓｙｎｃ）信号を抜き出してＨ
ゲート（Ｓｈｓｇ）信号を出力している。７３はスキュ
ーパルス発生手段で、２個のＤフリップフロップ７３
ａ，７３ｂとＡＮＤ回路７３ｃとＮＡＮＤ回路７３ｄと
で構成し、前記Ｈゲートパルス発生手段７１よりのＨゲ
ートパルスエッジ（Ｓｈｇｅ）信号とゲート手段７２よ
りのＨゲート（Ｓｈｓｇ）信号とシステムクロック（Ｃ
Ｋｓ）信号を入力して、スキュー検出（Ｓｓｃ）信号を
生成している。
例を示す回路ブロック図である。図において、７１はＨ
ゲートパルス発生手段で、ＡＮＤ回路７１ａと、前記シ
ステムクロック（ＣＫｓ）信号をカウントする１０ビッ
トカウンタ７１ｂと、８値デコード回路７１ｃと、７９
１値デコード回路７１ｄと、ＪＫフリップフロップ７１
ｄとで構成し、水平同期（Ｈｓｙｎｃ）信号を所定の幅
で抜き取るＨゲートパルス（Ｓｈｇｐ）信号とＨゲート
パルスエッジ（Ｓｈｇｅ）信号（本実施例では８値デコ
ード（Ｓｄ８）信号）を発生し、また、１０ビットカウ
ンタ７１ｂのＭＳＢ信号をスキューの方向を検出するＵ
Ｐ／ＤＷＮ（Ｓｕ／ｄ）信号として出力している。７２
はゲート手段で、Ｄフリップフロップで構成し、前記ゲ
ートパルス発生手段７１よりのＨゲートパルス（Ｓｈｇ
ｐ）信号で水平同期（Ｈｓｙｎｃ）信号を抜き出してＨ
ゲート（Ｓｈｓｇ）信号を出力している。７３はスキュ
ーパルス発生手段で、２個のＤフリップフロップ７３
ａ，７３ｂとＡＮＤ回路７３ｃとＮＡＮＤ回路７３ｄと
で構成し、前記Ｈゲートパルス発生手段７１よりのＨゲ
ートパルスエッジ（Ｓｈｇｅ）信号とゲート手段７２よ
りのＨゲート（Ｓｈｓｇ）信号とシステムクロック（Ｃ
Ｋｓ）信号を入力して、スキュー検出（Ｓｓｃ）信号を
生成している。
【０００９】図３は１フィールド判定手段１０の一実施
例を示す回路ブロック図である。図において、１０１は
第一のＯＲ回路で、Ｖｇａｔｅパルス（Ｓｖｇｐ）を除
く期間に発生するスキュー検出（Ｓｓｃ）信号を取り出
している。１０２はＮＯＡ回路で、前記第一のＯＲ回路
１０１よりの信号と後述の第二のＯＲ回路よりの１フィ
ールド判定（Ｓ１ｆ）信号を入力してノアゲートしてい
る。１０３は５ビットアップダウンカウンタで、前記Ｎ
ＯＡ回路より出力されるスキュー検出（Ｓｓｃ）信号を
ＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号に基づいて初期値８から
アップまたはダウンカウントして１フィールド期間のア
ップ方向のスキューとダウン方向のスキューを共にカウ
ントしている。１０４は１５値デコード回路で、前記カ
ウンタ１０３が１フィールド期間にスキュー検出（Ｓｓ
ｃ）信号を７回アップカウントすると１５値をデコード
してアップ方向判定（Ｓｕｐ）信号を出力している。１
０５は１値デコード回路で、前記カウンタ１０３が１フ
ィールド期間にスキュー検出（Ｓｓｃ）信号を７回ダウ
ンカウントすると１値をデコードしてダウン方向判定
（Ｓｄｗｎ）信号を出力している。１０６は第二のＯＲ
回路で、前記デコード回路１０４と１０５の出力信号の
ＯＲをとって、１フィールド期間にスキューがあったこ
とを判定する１フィールド判定（Ｓ１ｆ）信号を出力し
ている。
例を示す回路ブロック図である。図において、１０１は
第一のＯＲ回路で、Ｖｇａｔｅパルス（Ｓｖｇｐ）を除
く期間に発生するスキュー検出（Ｓｓｃ）信号を取り出
している。１０２はＮＯＡ回路で、前記第一のＯＲ回路
１０１よりの信号と後述の第二のＯＲ回路よりの１フィ
ールド判定（Ｓ１ｆ）信号を入力してノアゲートしてい
る。１０３は５ビットアップダウンカウンタで、前記Ｎ
ＯＡ回路より出力されるスキュー検出（Ｓｓｃ）信号を
ＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号に基づいて初期値８から
アップまたはダウンカウントして１フィールド期間のア
ップ方向のスキューとダウン方向のスキューを共にカウ
ントしている。１０４は１５値デコード回路で、前記カ
ウンタ１０３が１フィールド期間にスキュー検出（Ｓｓ
ｃ）信号を７回アップカウントすると１５値をデコード
してアップ方向判定（Ｓｕｐ）信号を出力している。１
０５は１値デコード回路で、前記カウンタ１０３が１フ
ィールド期間にスキュー検出（Ｓｓｃ）信号を７回ダウ
ンカウントすると１値をデコードしてダウン方向判定
（Ｓｄｗｎ）信号を出力している。１０６は第二のＯＲ
回路で、前記デコード回路１０４と１０５の出力信号の
ＯＲをとって、１フィールド期間にスキューがあったこ
とを判定する１フィールド判定（Ｓ１ｆ）信号を出力し
ている。
【００１０】図４は４フィールド判定手段１１の一実施
例を示す回路ブロック図である。図において、１１１は
第一のＯＲ回路で、Ｖｇａｔｅパルス（Ｓｖｇｐ）を除
く期間に発生するスキュー検出（Ｓｓｃ）信号を取り出
している。１１２は第二のＯＲ回路で、前記第一のＯＲ
回路１１１よりの信号と後述のＤフリップフロップ回路
１１３のＱ出力とオアをとっている。１１３はＤフリッ
プフロップ回路で、前記分周回路６を形成するカウンタ
のＭＳＢ信号であるＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号と前
記第二のＯＲ回路１１２よりの信号とシステムクロック
（ＣＫｓ）信号をインバータ１１８ａにて反転した信号
と、４フィールド毎のパルス（Ｓｆ４）をインバータ１
１８ｃにて反転した信号とを入力し、４フィールド期間
に入力される前記第二のＯＲ回路１１２よりの信号をラ
ッチしてＱ出力より４フィールド期間のアップ方向のス
キュー検出（Ｓ’ｕｐｓ）信号を出力している。１１４
は第一のＡＮＤ回路で、前記Ｄフリップフロップ回路１
１３のＱ出力よりの４フィールド期間のアップ方向のス
キュー検出（Ｓ’ｕｐｓ）信号と、後述のＤフリップフ
ロップ回路１１６のＱ’出力信号のアンドをとってアッ
プ方向のスキュー判定（Ｓｕｐｓ）信号を出力してい
る。１１５は第三のＯＲ回路で、前記第一のＯＲ回路１
１１よりの信号と後述のＤフリップフロップ回路１１６
のＱ出力とオアをとっている。１１６はＤフリップフロ
ップ回路で、前記分周回路６を形成するカウンタのＭＳ
Ｂ信号であるＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号をインバー
タ１１８ｂにて反転した信号と前記第三のＯＲ回路１１
５よりの信号とシステムクロック（ＣＫｓ）信号をイン
バータ１１８ａにて反転した信号と、４フィールド毎の
パルス（Ｓｆ４）をインバータ１１８ｃにて反転した信
号とを入力し、４フィールド期間に入力される前記第三
のＯＲ回路１１５よりの信号をラッチしてＱ出力より４
フィールド期間のダウン方向のスキュー検出（Ｓ’ｄｗ
ｎｓ）信号を生成して出力している。１１７は第二のＡ
ＮＤ回路で、前記Ｄフリップフロップ回路１１６のＱ出
力より４フィールド期間のダウン方向のスキュー検出
（Ｓ’ｄｗｎｓ）信号と、前記Ｄフリップフロップ回路
１１３のＱ’出力信号のアンドをとってダウン方向のス
キュー判定（Ｓｄｗｎｓ）信号を出力している。前記Ｄ
フリップフロップ回路１１３及び、Ｄフリップフロップ
回路１１６は４フィールド毎のパルス（Ｓｆ４）により
リセットされる。
例を示す回路ブロック図である。図において、１１１は
第一のＯＲ回路で、Ｖｇａｔｅパルス（Ｓｖｇｐ）を除
く期間に発生するスキュー検出（Ｓｓｃ）信号を取り出
している。１１２は第二のＯＲ回路で、前記第一のＯＲ
回路１１１よりの信号と後述のＤフリップフロップ回路
１１３のＱ出力とオアをとっている。１１３はＤフリッ
プフロップ回路で、前記分周回路６を形成するカウンタ
のＭＳＢ信号であるＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号と前
記第二のＯＲ回路１１２よりの信号とシステムクロック
（ＣＫｓ）信号をインバータ１１８ａにて反転した信号
と、４フィールド毎のパルス（Ｓｆ４）をインバータ１
１８ｃにて反転した信号とを入力し、４フィールド期間
に入力される前記第二のＯＲ回路１１２よりの信号をラ
ッチしてＱ出力より４フィールド期間のアップ方向のス
キュー検出（Ｓ’ｕｐｓ）信号を出力している。１１４
は第一のＡＮＤ回路で、前記Ｄフリップフロップ回路１
１３のＱ出力よりの４フィールド期間のアップ方向のス
キュー検出（Ｓ’ｕｐｓ）信号と、後述のＤフリップフ
ロップ回路１１６のＱ’出力信号のアンドをとってアッ
プ方向のスキュー判定（Ｓｕｐｓ）信号を出力してい
る。１１５は第三のＯＲ回路で、前記第一のＯＲ回路１
１１よりの信号と後述のＤフリップフロップ回路１１６
のＱ出力とオアをとっている。１１６はＤフリップフロ
ップ回路で、前記分周回路６を形成するカウンタのＭＳ
Ｂ信号であるＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号をインバー
タ１１８ｂにて反転した信号と前記第三のＯＲ回路１１
５よりの信号とシステムクロック（ＣＫｓ）信号をイン
バータ１１８ａにて反転した信号と、４フィールド毎の
パルス（Ｓｆ４）をインバータ１１８ｃにて反転した信
号とを入力し、４フィールド期間に入力される前記第三
のＯＲ回路１１５よりの信号をラッチしてＱ出力より４
フィールド期間のダウン方向のスキュー検出（Ｓ’ｄｗ
ｎｓ）信号を生成して出力している。１１７は第二のＡ
ＮＤ回路で、前記Ｄフリップフロップ回路１１６のＱ出
力より４フィールド期間のダウン方向のスキュー検出
（Ｓ’ｄｗｎｓ）信号と、前記Ｄフリップフロップ回路
１１３のＱ’出力信号のアンドをとってダウン方向のス
キュー判定（Ｓｄｗｎｓ）信号を出力している。前記Ｄ
フリップフロップ回路１１３及び、Ｄフリップフロップ
回路１１６は４フィールド毎のパルス（Ｓｆ４）により
リセットされる。
【００１１】図５は１６フィールド判定手段１２の一実
施例を示すブロック図である。図において、１２１はＯ
Ｒ回路で、前記４フィールド判定手段１１よりのアップ
方向スキュー判定（Ｓｕｐｓ）信号とダウン方向スキュ
ー判定（Ｓｄｗｎｓ）信号のオアをとっている。１２２
は３ビットアップダウンカウンタで、前記ＯＲ回路１２
１よりの信号とアップ方向スキュー判定（Ｓｕｐｓ）信
号と４フィールド毎のパルス（Ｓｆ４）信号と１６フィ
ールド毎のパルス（Ｓｆ１６）信号を入力し、１６フィ
ールド期間、初期値４から前記アップ方向スキュー判定
（Ｓｕｐｓ）信号をアップカウントし、ダウン方向スキ
ュー判定（Ｓｄｗｎｓ）信号をダウンカウントしてい
る。１２３は７値デコード回路で、前記カウンタ１２２
の出力信号をデコードして７値をアップ方向判定（Ｓｕ
ｐ）信号として出力している。１２４は１値デコード回
路で、前記カウンタ１２２の出力信号をデコードして１
値をダウン方向判定（Ｓｄｗｎ）信号として出力してい
る。
施例を示すブロック図である。図において、１２１はＯ
Ｒ回路で、前記４フィールド判定手段１１よりのアップ
方向スキュー判定（Ｓｕｐｓ）信号とダウン方向スキュ
ー判定（Ｓｄｗｎｓ）信号のオアをとっている。１２２
は３ビットアップダウンカウンタで、前記ＯＲ回路１２
１よりの信号とアップ方向スキュー判定（Ｓｕｐｓ）信
号と４フィールド毎のパルス（Ｓｆ４）信号と１６フィ
ールド毎のパルス（Ｓｆ１６）信号を入力し、１６フィ
ールド期間、初期値４から前記アップ方向スキュー判定
（Ｓｕｐｓ）信号をアップカウントし、ダウン方向スキ
ュー判定（Ｓｄｗｎｓ）信号をダウンカウントしてい
る。１２３は７値デコード回路で、前記カウンタ１２２
の出力信号をデコードして７値をアップ方向判定（Ｓｕ
ｐ）信号として出力している。１２４は１値デコード回
路で、前記カウンタ１２２の出力信号をデコードして１
値をダウン方向判定（Ｓｄｗｎ）信号として出力してい
る。
【００１２】図６はＶ系信号発生手段９を構成するＶｇ
ａｔｅパルス発生手段の一実施例を示すブロック図であ
る。図において、９１１は９ビットカウンタで、１フィ
ールド期間中の水平同期信号（Ｈｓｙｎｃ）をカウント
している。９１２は１７値デコード回路で、前記９ビッ
トカウンタ９１１の出力信号をデコードして１７値を出
力している。９１３は２４３値デコード回路で、前記９
ビットカウンタ９１１の出力信号をデコードして２４３
値を出力している。９１４はＪＫフリップフロップ回路
で、前記デコード回路の出力信号によりシステムクロッ
ク（ＣＫｓ）のタイミングでトグルして、垂直同期（Ｖ
ｓｙｎｃ）信号の前縁より±１６Ｈの幅のパルスを生成
し、Ｑ出力よりＶｇａｔｅパルス（Ｓｖｇｐ）を、Ｑ’
出力よりＶｇａｔｅパルス（Ｓ’ｖｇｐ）を出力してい
る。
ａｔｅパルス発生手段の一実施例を示すブロック図であ
る。図において、９１１は９ビットカウンタで、１フィ
ールド期間中の水平同期信号（Ｈｓｙｎｃ）をカウント
している。９１２は１７値デコード回路で、前記９ビッ
トカウンタ９１１の出力信号をデコードして１７値を出
力している。９１３は２４３値デコード回路で、前記９
ビットカウンタ９１１の出力信号をデコードして２４３
値を出力している。９１４はＪＫフリップフロップ回路
で、前記デコード回路の出力信号によりシステムクロッ
ク（ＣＫｓ）のタイミングでトグルして、垂直同期（Ｖ
ｓｙｎｃ）信号の前縁より±１６Ｈの幅のパルスを生成
し、Ｑ出力よりＶｇａｔｅパルス（Ｓｖｇｐ）を、Ｑ’
出力よりＶｇａｔｅパルス（Ｓ’ｖｇｐ）を出力してい
る。
【００１３】図７はＶ系信号発生手段９を構成するフィ
ールドクリア信号発生手段の一実施例を示すブロック図
である。図において、９２１は４フィールドパルス生成
部で、２つのＴフリップフロップ回路９２１ａ，９２１
ｂとＡＮＤ回路９２１ｃとで構成し、前記ＪＫフリップ
フロップ回路９１４からのＶｇａｔｅパルス（Ｓｖｇ
ｐ）を入力して４フィールド周期で１フィールド幅のパ
ルス（Ｓｆ４）信号を生成している。９２２は第一のＡ
ＮＤ回路で、前記４フィールドパルス生成部９２１より
のパルス（Ｓｆ４）信号と垂直同期（Ｖｓｙｎｃ）信号
をインバータ９２６ａを通して反転した信号を入力して
アンドをとって、４フィールド周期で垂直同期（Ｖｓｙ
ｎｃ）信号の幅の４フィールドパルス（Ｓｆｐ４）信号
を出力している。９２３はＮＡＮＤ回路で、前記４フィ
ールドパルス生成部９２１よりのパルス（Ｓｆ４）信号
と前記Ｖｇａｔｅパルス（Ｓ’ｖｇｐ）をインバータ９
２６ｂを通して反転した信号を入力してナンドをとって
いる。９２４は１６フィルドパルス生成部で、２つのＴ
フリップフロップ回路９２４ａ，９２４ｂとＡＮＤ回路
９２４ｃとで構成し、前記ＮＡＮＤ回路９２３よりの４
フィールド信号を入力して１６フィルド周期で４フィー
ルド幅のパルス（Ｓｆ１６）を生成している。９２５は
第二のＡＮＤ回路で、前記第一のＡＮＤ回路９２２より
の４フィールドパルス（Ｓｆｐ４）信号と１６フィルド
パルス生成部９２４よりの１６フィールドパルスとを入
力してアンドをとって、１６フィールド周期で垂直同期
（Ｖｓｙｎｃ）信号の幅の１６フィールドパルス（Ｓｆ
ｐ１６）信号を出力している。
ールドクリア信号発生手段の一実施例を示すブロック図
である。図において、９２１は４フィールドパルス生成
部で、２つのＴフリップフロップ回路９２１ａ，９２１
ｂとＡＮＤ回路９２１ｃとで構成し、前記ＪＫフリップ
フロップ回路９１４からのＶｇａｔｅパルス（Ｓｖｇ
ｐ）を入力して４フィールド周期で１フィールド幅のパ
ルス（Ｓｆ４）信号を生成している。９２２は第一のＡ
ＮＤ回路で、前記４フィールドパルス生成部９２１より
のパルス（Ｓｆ４）信号と垂直同期（Ｖｓｙｎｃ）信号
をインバータ９２６ａを通して反転した信号を入力して
アンドをとって、４フィールド周期で垂直同期（Ｖｓｙ
ｎｃ）信号の幅の４フィールドパルス（Ｓｆｐ４）信号
を出力している。９２３はＮＡＮＤ回路で、前記４フィ
ールドパルス生成部９２１よりのパルス（Ｓｆ４）信号
と前記Ｖｇａｔｅパルス（Ｓ’ｖｇｐ）をインバータ９
２６ｂを通して反転した信号を入力してナンドをとって
いる。９２４は１６フィルドパルス生成部で、２つのＴ
フリップフロップ回路９２４ａ，９２４ｂとＡＮＤ回路
９２４ｃとで構成し、前記ＮＡＮＤ回路９２３よりの４
フィールド信号を入力して１６フィルド周期で４フィー
ルド幅のパルス（Ｓｆ１６）を生成している。９２５は
第二のＡＮＤ回路で、前記第一のＡＮＤ回路９２２より
の４フィールドパルス（Ｓｆｐ４）信号と１６フィルド
パルス生成部９２４よりの１６フィールドパルスとを入
力してアンドをとって、１６フィールド周期で垂直同期
（Ｖｓｙｎｃ）信号の幅の１６フィールドパルス（Ｓｆ
ｐ１６）信号を出力している。
【００１４】図８はＶＣＯ切り換え制御部１３とＶＣＯ
切り換え手段５の一実施例を示すブロック図である。図
において、１３１は第一のＡＮＤ回路で、前記１フィル
ド判定手段１０および１６フィールド判定手段１２より
出力するダウン方向スキュー検出（Ｓｄｗｎ）信号と後
述のＴフリップフロップ回路１３４のＱ出力信号とアン
ドをとっている。１３２は第二のＡＮＤ回路で、前記１
フィルド判定手段１０および１６フィールド判定手段１
２より出力するダウン方向判定（Ｓｕｐ）信号と後述の
Ｔフリップフロップ回路１３４のＱ’出力信号とアンド
をとっている。１３３は第一のＯＲ回路で、前記２つの
ＡＮＤ回路の出力信号のオアをとっている。１３４はＴ
フリップフロップ回路で、前記ＯＲ回路１３３よりの信
号をＴ端子に、１フィールド判定手段１０よりの１フィ
ールド判定（Ｓ１ｆ）信号をイネーブル端子にそれぞれ
入力してＱ出力よりダウン制御（Ｓｄｗｎｃ）信号を、
Ｑ’出力よりアップ制御（Ｓｕｐｃ）信号を出力してい
る。図に示すように、前記ＶＣＯ切り換え制御部１３
は、前記第一のＡＮＤ回路１３１、前記第二のＡＮＤ回
路１３２、前記第一のＯＲ回路１３３および前記Ｔフリ
ップフロップ回路１３４とにより構成されている。ま
た、５１は第三のＡＮＤ回路で、前記ＶＣＯＡ４ａより
のシステムクロック（ＣＫｓ１）信号を前記ダウン制御
（Ｓｄｗｎｃ）信号によりゲートしている。５２は第四
のＡＮＤ回路で、前記ＶＣＯＢ４ｂよりのシステムクロ
ック（ＣＫｓ２）信号を前記アップ制御（Ｓｕｐｃ）信
号によりゲートしている。５３は第二のＯＲ回路で、前
記第三のＡＮＤ回路および第四のＡＮＤ回路よりの信号
をオアをとって出力している。図に示すように、前記Ｖ
ＣＯ切り換え手段５は、前記第三のＡＮＤ回路５１、前
記第四のＡＮＤ回路５２、前記第二のＯＲ回路５３とに
より構成されている。
切り換え手段５の一実施例を示すブロック図である。図
において、１３１は第一のＡＮＤ回路で、前記１フィル
ド判定手段１０および１６フィールド判定手段１２より
出力するダウン方向スキュー検出（Ｓｄｗｎ）信号と後
述のＴフリップフロップ回路１３４のＱ出力信号とアン
ドをとっている。１３２は第二のＡＮＤ回路で、前記１
フィルド判定手段１０および１６フィールド判定手段１
２より出力するダウン方向判定（Ｓｕｐ）信号と後述の
Ｔフリップフロップ回路１３４のＱ’出力信号とアンド
をとっている。１３３は第一のＯＲ回路で、前記２つの
ＡＮＤ回路の出力信号のオアをとっている。１３４はＴ
フリップフロップ回路で、前記ＯＲ回路１３３よりの信
号をＴ端子に、１フィールド判定手段１０よりの１フィ
ールド判定（Ｓ１ｆ）信号をイネーブル端子にそれぞれ
入力してＱ出力よりダウン制御（Ｓｄｗｎｃ）信号を、
Ｑ’出力よりアップ制御（Ｓｕｐｃ）信号を出力してい
る。図に示すように、前記ＶＣＯ切り換え制御部１３
は、前記第一のＡＮＤ回路１３１、前記第二のＡＮＤ回
路１３２、前記第一のＯＲ回路１３３および前記Ｔフリ
ップフロップ回路１３４とにより構成されている。ま
た、５１は第三のＡＮＤ回路で、前記ＶＣＯＡ４ａより
のシステムクロック（ＣＫｓ１）信号を前記ダウン制御
（Ｓｄｗｎｃ）信号によりゲートしている。５２は第四
のＡＮＤ回路で、前記ＶＣＯＢ４ｂよりのシステムクロ
ック（ＣＫｓ２）信号を前記アップ制御（Ｓｕｐｃ）信
号によりゲートしている。５３は第二のＯＲ回路で、前
記第三のＡＮＤ回路および第四のＡＮＤ回路よりの信号
をオアをとって出力している。図に示すように、前記Ｖ
ＣＯ切り換え手段５は、前記第三のＡＮＤ回路５１、前
記第四のＡＮＤ回路５２、前記第二のＯＲ回路５３とに
より構成されている。
【００１５】以上の構成において、つぎにその動作を説
明するがまず、スキューのない通常の映像信号が入力さ
れた場合について説明する。通常のＰＬＬ回路の動作と
しては、入力する映像信号より分離する水平同期（Ｈｓ
ｙｎｃ）信号と、システムクロック信号（ＣＫｓ）を１
／ｎに分周した（Ｈｃｋｃ／ｎ）信号との位相を比較し
て、その誤差信号の高周波成分を取り除いた誤差電圧
（Ｖｌｆ）でＶＣＯ４を制御し、水平同期（Ｈｓｙｎ
ｃ）信号とシステムクロック（ＣＫｓ）信号の位相が合
うようにしている。つぎに、水平同期（Ｈｓｙｎｃ）信
号にスキューが発生した場合について説明する。水平同
期（Ｈｓｙｎｃ）信号にスキューが発生すると、スキュ
ー検出手段７よりスキュー検出（Ｓｓｃ）信号を出力す
る。該スキュー検出（Ｓｓｃ）信号は、前記分周回路６
をリセットして、スキューの発生する水平同期信号部分
では位相比較しないようにして、システムクロックの周
期の乱れが起こらないように制御している。また、１フ
ィールド判定手段１０では、スキュー検出手段７よりの
スキュー検出（Ｓｓｃ）信号を入力し、１フィールド期
間内に所定の数（本実施例では７）以上の同一方向のス
キューが検出されると判定結果として、アップ方向判定
（Ｓｕｐ）信号またはダウン方向判定（Ｓｄｗｎ）信号
を出力している。４フィールド判定手段１１では、スキ
ュー検出手段７よりのスキュー検出（Ｓｓｃ）信号を入
力し、４フィールド期間内でスキューの方向の変化を検
出して、判定結果を１６フィールド判定手段１２に入力
している。１６フィールド判定手段１２では、前記４フ
ィールド判定手段１１の同一の判定結果が１６フィルド
期間中に所定の回数（本実施例では４回）以上あれば、
その検出する方向に切り換えるためのアップ方向判定
（Ｓｕｐ）信号またはダウン方向判定（Ｓｄｗｎ）信号
を出力している。ＶＣＯ切り換え制御部では、前記１フ
ィールド判定手段１０または１６フィールド判定手段１
２よりのアップ方向判定（Ｓｕｐ）またはダウン方向判
定（Ｓｄｗｎ）信号に基づいて、アップ制御（Ｓｕｐ
ｃ）信号またはダウン制御（Ｓｄｗｎｃ）信号を生成
し、このアップ制御（Ｓｕｐｃ）信号またはダウン制御
（Ｓｄｗｎｃ）信号によりＶＣＯ切り換え手段５を切換
えて、ＶＣＯＡ４ａまたはＶＣＯＢ４ｂの出力をシステ
ムクロック（ＣＫｓ）信号として出力するようにしてい
る。
明するがまず、スキューのない通常の映像信号が入力さ
れた場合について説明する。通常のＰＬＬ回路の動作と
しては、入力する映像信号より分離する水平同期（Ｈｓ
ｙｎｃ）信号と、システムクロック信号（ＣＫｓ）を１
／ｎに分周した（Ｈｃｋｃ／ｎ）信号との位相を比較し
て、その誤差信号の高周波成分を取り除いた誤差電圧
（Ｖｌｆ）でＶＣＯ４を制御し、水平同期（Ｈｓｙｎ
ｃ）信号とシステムクロック（ＣＫｓ）信号の位相が合
うようにしている。つぎに、水平同期（Ｈｓｙｎｃ）信
号にスキューが発生した場合について説明する。水平同
期（Ｈｓｙｎｃ）信号にスキューが発生すると、スキュ
ー検出手段７よりスキュー検出（Ｓｓｃ）信号を出力す
る。該スキュー検出（Ｓｓｃ）信号は、前記分周回路６
をリセットして、スキューの発生する水平同期信号部分
では位相比較しないようにして、システムクロックの周
期の乱れが起こらないように制御している。また、１フ
ィールド判定手段１０では、スキュー検出手段７よりの
スキュー検出（Ｓｓｃ）信号を入力し、１フィールド期
間内に所定の数（本実施例では７）以上の同一方向のス
キューが検出されると判定結果として、アップ方向判定
（Ｓｕｐ）信号またはダウン方向判定（Ｓｄｗｎ）信号
を出力している。４フィールド判定手段１１では、スキ
ュー検出手段７よりのスキュー検出（Ｓｓｃ）信号を入
力し、４フィールド期間内でスキューの方向の変化を検
出して、判定結果を１６フィールド判定手段１２に入力
している。１６フィールド判定手段１２では、前記４フ
ィールド判定手段１１の同一の判定結果が１６フィルド
期間中に所定の回数（本実施例では４回）以上あれば、
その検出する方向に切り換えるためのアップ方向判定
（Ｓｕｐ）信号またはダウン方向判定（Ｓｄｗｎ）信号
を出力している。ＶＣＯ切り換え制御部では、前記１フ
ィールド判定手段１０または１６フィールド判定手段１
２よりのアップ方向判定（Ｓｕｐ）またはダウン方向判
定（Ｓｄｗｎ）信号に基づいて、アップ制御（Ｓｕｐ
ｃ）信号またはダウン制御（Ｓｄｗｎｃ）信号を生成
し、このアップ制御（Ｓｕｐｃ）信号またはダウン制御
（Ｓｄｗｎｃ）信号によりＶＣＯ切り換え手段５を切換
えて、ＶＣＯＡ４ａまたはＶＣＯＢ４ｂの出力をシステ
ムクロック（ＣＫｓ）信号として出力するようにしてい
る。
【００１６】以上は、図１のブロック図の動作を説明し
たが、つぎに、本発明の各手段の動作を説明する。ま
ず、スキュー検出手段７の動作を図９に示すタイミング
チャートを参照して説明する。１０ビットカウンタ７１
ｂはシステムクロック（ＣＫｓ）信号をカウントし、８
値デコード回路７１ｃより８値デコード（Ｓｄ８）信号
を発生し、該（Ｓｄ８）信号と７９１値デコード回路７
１ｄよりの７９１値デコード（Ｓｄ７９１）信号からＨ
ゲートパルス（Ｓｈｇｐ）信号を生成している。ゲート
回路７２では、水平同期（Ｈｓｙｎｃ）信号を前記Ｈゲ
ートパルス（Ｓｈｇｐ）信号で抜き出して、Ｈゲート
（Ｓｈｓｇ）信号を生成している。今、水平同期（Ｈｓ
ｙｎｃ）信号のＨ３とＨ４の間隔が広くなったとする
と、Ｈゲート（Ｓｈｓｇ）信号は図に示すように、水平
同期（Ｈｓｙｎｃ）のＨ４，Ｈ５はＨゲートパルス（Ｓ
ｈｇｐ）信号で抜き出せないでＨレベルのままになる。
スキューパルス発生手段７３のＤフリップフロップ回路
７３ａでは、８値デコード（Ｓｄ８）信号がＨレベルの
ときシステムクロック（ＣＫｓ）信号の立ち上がりのタ
イミングでＨゲート（Ｓｈｓｇ）信号をラッチしてＱ出
力よりＤラッチ（Ｓｄ１）信号を出力している。また、
Ｄフリップフロップ回路７３ｂでは、８値デコード（Ｓ
ｄ８）信号がＨレベルのときシステムクロック（ＣＫ
ｓ）信号の立ち上がりのタイミングで前記Ｄフリップフ
ロップ回路７３ａよりのＤラッチ（Ｓｄ１）信号をラッ
チしてＱ出力よりＤラッチ（Ｓｄ２）信号を出力してい
る。ＡＮＤ回路７３ｃではこのＤラッチ（Ｓｄ１）信号
とＤラッチ（Ｓｄ２）信号をアンドゲートし、該ゲート
信号と水平同期（Ｈｓｙｎｃ）信号をＮＡＮＤ回路７３
ｄでナンドゲートすることにより、水平同期（Ｈｓｙｎ
ｃ）信号のＨ５を抜き出して水平同期（Ｈｓｙｎｃ）信
号の幅のスキュー検出（Ｓｓｃ）信号としている。
たが、つぎに、本発明の各手段の動作を説明する。ま
ず、スキュー検出手段７の動作を図９に示すタイミング
チャートを参照して説明する。１０ビットカウンタ７１
ｂはシステムクロック（ＣＫｓ）信号をカウントし、８
値デコード回路７１ｃより８値デコード（Ｓｄ８）信号
を発生し、該（Ｓｄ８）信号と７９１値デコード回路７
１ｄよりの７９１値デコード（Ｓｄ７９１）信号からＨ
ゲートパルス（Ｓｈｇｐ）信号を生成している。ゲート
回路７２では、水平同期（Ｈｓｙｎｃ）信号を前記Ｈゲ
ートパルス（Ｓｈｇｐ）信号で抜き出して、Ｈゲート
（Ｓｈｓｇ）信号を生成している。今、水平同期（Ｈｓ
ｙｎｃ）信号のＨ３とＨ４の間隔が広くなったとする
と、Ｈゲート（Ｓｈｓｇ）信号は図に示すように、水平
同期（Ｈｓｙｎｃ）のＨ４，Ｈ５はＨゲートパルス（Ｓ
ｈｇｐ）信号で抜き出せないでＨレベルのままになる。
スキューパルス発生手段７３のＤフリップフロップ回路
７３ａでは、８値デコード（Ｓｄ８）信号がＨレベルの
ときシステムクロック（ＣＫｓ）信号の立ち上がりのタ
イミングでＨゲート（Ｓｈｓｇ）信号をラッチしてＱ出
力よりＤラッチ（Ｓｄ１）信号を出力している。また、
Ｄフリップフロップ回路７３ｂでは、８値デコード（Ｓ
ｄ８）信号がＨレベルのときシステムクロック（ＣＫ
ｓ）信号の立ち上がりのタイミングで前記Ｄフリップフ
ロップ回路７３ａよりのＤラッチ（Ｓｄ１）信号をラッ
チしてＱ出力よりＤラッチ（Ｓｄ２）信号を出力してい
る。ＡＮＤ回路７３ｃではこのＤラッチ（Ｓｄ１）信号
とＤラッチ（Ｓｄ２）信号をアンドゲートし、該ゲート
信号と水平同期（Ｈｓｙｎｃ）信号をＮＡＮＤ回路７３
ｄでナンドゲートすることにより、水平同期（Ｈｓｙｎ
ｃ）信号のＨ５を抜き出して水平同期（Ｈｓｙｎｃ）信
号の幅のスキュー検出（Ｓｓｃ）信号としている。
【００１７】つぎに、１フィールド判定手段１０の動作
を図１０に示すタイミングチャートを参照して説明す
る。第一のＯＲ回路１０１ではスキュー検出手段７で生
成するスキュー検出（Ｓｓｃ）信号のうちＶＴＲのヘッ
ド切り換え期間に相当するＶｇａｔｅパルス（Ｓｖｇ
ｐ）信号期間のスキュー検出（Ｓｓｃ）信号を取り除い
ている。前記Ｖｇａｔｅパルス（Ｓｖｇｐ）信号期間以
外に発生するスキュー検出（Ｓｓｃ）信号はＮＯＲ回路
１０２をへて５ビットアップダウンカウンタ１０３のＣ
ＫＥＮ端子に入力し、１０ビットカウンタ７１ｂのＭＳ
Ｂ信号であるスキューの方向を検出するＵＰ／ＤＷＮ
（Ｓｕ／ｄ）信号をＵ／Ｄ切り換え端子に入力し、初期
値８からアップカウントまたはダウンカウントしてい
る。今、図１０に示すように、ＵＰ／ＤＷＮ（Ｓｕ／
ｄ）＝０の時、即ち水平同期（Ｈｓｙｎｃ）信号の周期
がＨゲートパルス（Ｓｈｇｐ）信号より長い時にスキュ
ー検出（Ｓｓｃ）信号が入力されると、５ビットアップ
ダウンカウンタ１０３は初期値８からダウンカウント
し、１フィルド期間中に７パルスのアップ方向のスキュ
ー検出（Ｓｓｃ）信号が入力されると、５ビットアップ
ダウンカウンタ１０３の出力は１値となり、１値デコー
ド回路よりダウン方向判定（Ｓｄｗｎ）信号を出力して
いる。その逆に、ＵＰ／ＤＷＮ（Ｓｕ／ｄ）＝１の時、
即ち水平同期（Ｈｓｙｎｃ）信号の周期がＨゲートパル
ス（Ｓｈｇｐ）信号より短い時にスキュー検出（Ｓｓ
ｃ）信号が入力されると、５ビットアップダウンカウン
タ１０３は初期値８からアップカウントし、１フィルド
期間中に７パルスのダウン方向のスキュー検出（Ｓｓ
ｃ）信号が入力されると、５ビットアップダウンカウン
タ１０３の出力は１５値となり、１５値デコード回路よ
りアップ方向判定（Ｓｕｐ）信号を出力する。第二のＯ
Ｒ回路からは、前記ダウン方向判定（Ｓｄｗｎ）信号ま
たはアップ方向判定（Ｓｕｐ）信号が入力されると、１
フィールド判定（Ｓ１ｆ）信号を出力している。尚、前
記アップダウンカウンタ１０３は、垂直同期（Ｖｓｙｎ
ｃ）信号により初期化している。
を図１０に示すタイミングチャートを参照して説明す
る。第一のＯＲ回路１０１ではスキュー検出手段７で生
成するスキュー検出（Ｓｓｃ）信号のうちＶＴＲのヘッ
ド切り換え期間に相当するＶｇａｔｅパルス（Ｓｖｇ
ｐ）信号期間のスキュー検出（Ｓｓｃ）信号を取り除い
ている。前記Ｖｇａｔｅパルス（Ｓｖｇｐ）信号期間以
外に発生するスキュー検出（Ｓｓｃ）信号はＮＯＲ回路
１０２をへて５ビットアップダウンカウンタ１０３のＣ
ＫＥＮ端子に入力し、１０ビットカウンタ７１ｂのＭＳ
Ｂ信号であるスキューの方向を検出するＵＰ／ＤＷＮ
（Ｓｕ／ｄ）信号をＵ／Ｄ切り換え端子に入力し、初期
値８からアップカウントまたはダウンカウントしてい
る。今、図１０に示すように、ＵＰ／ＤＷＮ（Ｓｕ／
ｄ）＝０の時、即ち水平同期（Ｈｓｙｎｃ）信号の周期
がＨゲートパルス（Ｓｈｇｐ）信号より長い時にスキュ
ー検出（Ｓｓｃ）信号が入力されると、５ビットアップ
ダウンカウンタ１０３は初期値８からダウンカウント
し、１フィルド期間中に７パルスのアップ方向のスキュ
ー検出（Ｓｓｃ）信号が入力されると、５ビットアップ
ダウンカウンタ１０３の出力は１値となり、１値デコー
ド回路よりダウン方向判定（Ｓｄｗｎ）信号を出力して
いる。その逆に、ＵＰ／ＤＷＮ（Ｓｕ／ｄ）＝１の時、
即ち水平同期（Ｈｓｙｎｃ）信号の周期がＨゲートパル
ス（Ｓｈｇｐ）信号より短い時にスキュー検出（Ｓｓ
ｃ）信号が入力されると、５ビットアップダウンカウン
タ１０３は初期値８からアップカウントし、１フィルド
期間中に７パルスのダウン方向のスキュー検出（Ｓｓ
ｃ）信号が入力されると、５ビットアップダウンカウン
タ１０３の出力は１５値となり、１５値デコード回路よ
りアップ方向判定（Ｓｕｐ）信号を出力する。第二のＯ
Ｒ回路からは、前記ダウン方向判定（Ｓｄｗｎ）信号ま
たはアップ方向判定（Ｓｕｐ）信号が入力されると、１
フィールド判定（Ｓ１ｆ）信号を出力している。尚、前
記アップダウンカウンタ１０３は、垂直同期（Ｖｓｙｎ
ｃ）信号により初期化している。
【００１８】つぎに、４フィールド判定手段１１の動作
を図１１に示すタイミングチャートを参照して説明す
る。この場合も１フィールド判定手段１０と同様、第一
のＯＲ回路１１１ではスキュー検出手段７で生成するス
キュー検出（Ｓｓｃ）信号のうちＶＴＲのヘッド切り換
え期間に相当するＶｇａｔｅパルス（Ｓｖｇｐ）信号期
間のスキュー検出（Ｓｓｃ）信号を取り除いている。Ｄ
フリップフロップ１１３は４フィールド期間中にＶｇａ
ｔｅパルス（Ｓｖｇｐ）信号期間以外に検出するアップ
方向のスキュー検出（Ｓｓｃ）信号が少なくとも１個入
力されたことを検出し、Ｄフリップフロップ１１６は４
フィールド期間中にＶｇａｔｅパルス（Ｓｖｇｐ）信号
期間以外に検出するダウン方向のスキュー検出（Ｓｓ
ｃ）信号が少なくとも１個入力されたことを検出してい
る。いま、４フィールド判定期間中に、アップ方向のス
キュー検出（Ｓｓｃ）信号だけが検出されると図１１−
ａに示すように、第一のＡＮＤ回路１１４からは、検出
してから判定期間中Ｈレベルの（ＳｕｐｓＨ）信号を、
第二のＡＮＤ回路１１７より判定期間中Ｌレベルの（Ｓ
ｄｗｎｓＬ）信号を出力している。また、４フィールド
判定期間中に、アップ方向とダウン方向のスキュー検出
（Ｓｓｃ）信号が検出されると図１１−ｂに示すように
第一のＡＮＤ回路１１４からは、アップ方向を検出して
からダウン方向を検出するまでＨレベルの（ＳｕｐｓＨ
／Ｌ）信号を、第二のＡＮＤ回路１１７よりダウン方向
を検出してから判定期間中Ｈレベルの（ＳｄｗｎｓＨ）
信号を出力している。
を図１１に示すタイミングチャートを参照して説明す
る。この場合も１フィールド判定手段１０と同様、第一
のＯＲ回路１１１ではスキュー検出手段７で生成するス
キュー検出（Ｓｓｃ）信号のうちＶＴＲのヘッド切り換
え期間に相当するＶｇａｔｅパルス（Ｓｖｇｐ）信号期
間のスキュー検出（Ｓｓｃ）信号を取り除いている。Ｄ
フリップフロップ１１３は４フィールド期間中にＶｇａ
ｔｅパルス（Ｓｖｇｐ）信号期間以外に検出するアップ
方向のスキュー検出（Ｓｓｃ）信号が少なくとも１個入
力されたことを検出し、Ｄフリップフロップ１１６は４
フィールド期間中にＶｇａｔｅパルス（Ｓｖｇｐ）信号
期間以外に検出するダウン方向のスキュー検出（Ｓｓ
ｃ）信号が少なくとも１個入力されたことを検出してい
る。いま、４フィールド判定期間中に、アップ方向のス
キュー検出（Ｓｓｃ）信号だけが検出されると図１１−
ａに示すように、第一のＡＮＤ回路１１４からは、検出
してから判定期間中Ｈレベルの（ＳｕｐｓＨ）信号を、
第二のＡＮＤ回路１１７より判定期間中Ｌレベルの（Ｓ
ｄｗｎｓＬ）信号を出力している。また、４フィールド
判定期間中に、アップ方向とダウン方向のスキュー検出
（Ｓｓｃ）信号が検出されると図１１−ｂに示すように
第一のＡＮＤ回路１１４からは、アップ方向を検出して
からダウン方向を検出するまでＨレベルの（ＳｕｐｓＨ
／Ｌ）信号を、第二のＡＮＤ回路１１７よりダウン方向
を検出してから判定期間中Ｈレベルの（ＳｄｗｎｓＨ）
信号を出力している。
【００１９】つぎに、１６フィールド判定手段１２の動
作を図１２に示すタイミングチャートを参照して説明す
る。１６フィールド判定手段１２では、４フィールド判
定手段１１よりのアップ方向スキュー判定（Ｓｕｐｓ）
信号またはダウン方向スキュー判定（Ｓｄｗｎｓ）信号
が１２フィールド期間に同一方向３回以上検出すると検
出する方向への切り換え信号として、７値デコード回路
よりアップ方向判定（Ｓｕｐ）信号または１値デコード
回路よりダウン方向判定（Ｓｄｗｎ）信号を出力してい
る。また、１２フィールド期間に同一方向３回以上検出
しない場合は、１６フィールド期間に同一方向３回以上
検出すると検出する方向への切り換え信号として、７値
デコード回路よりアップ方向判定（Ｓｕｐ）信号または
１値デコード回路よりダウン方向判定（Ｓｄｗｎ）信号
を出力している。尚、図１２に示す（Ｓｕｐｓ）信号
は、１２フィールド期間にアップ方向が３回検出された
例を示し、（Ｓｕｐｓ）信号は、１６フィールド期間
にアップ方向が３回検出された例を示している。
作を図１２に示すタイミングチャートを参照して説明す
る。１６フィールド判定手段１２では、４フィールド判
定手段１１よりのアップ方向スキュー判定（Ｓｕｐｓ）
信号またはダウン方向スキュー判定（Ｓｄｗｎｓ）信号
が１２フィールド期間に同一方向３回以上検出すると検
出する方向への切り換え信号として、７値デコード回路
よりアップ方向判定（Ｓｕｐ）信号または１値デコード
回路よりダウン方向判定（Ｓｄｗｎ）信号を出力してい
る。また、１２フィールド期間に同一方向３回以上検出
しない場合は、１６フィールド期間に同一方向３回以上
検出すると検出する方向への切り換え信号として、７値
デコード回路よりアップ方向判定（Ｓｕｐ）信号または
１値デコード回路よりダウン方向判定（Ｓｄｗｎ）信号
を出力している。尚、図１２に示す（Ｓｕｐｓ）信号
は、１２フィールド期間にアップ方向が３回検出された
例を示し、（Ｓｕｐｓ）信号は、１６フィールド期間
にアップ方向が３回検出された例を示している。
【００２０】つぎに、Ｖ系信号発生手段９の動作を説明
する。図１３は、Ｖ系信号発生手段９のＶｇａｔｅパル
ス発生手段の動作を説明するタイミングチャートであ
り、図１４は同Ｖ系信号発生手段９のフィールドクリア
信号発生手段の動作を説明するタイミングチャートであ
る。Ｖｇａｔｅパルス発生手段では、図１３に示すよう
に、垂直同期（Ｖｓｙｎｃ）信号の前縁より±１６Ｈの
幅のパルスを生成し、Ｖｇａｔｅパルスとして、ＪＫフ
リップフロップ９１４のＱ出力から（Ｓｖｇｐ）Ｑ’出
力から（Ｓ’ｖｇｐ）を出力している。フィールドクリ
ア信号発生手段では、図１４に示すように、前記Ｖｇａ
ｔｅパルス発生手段９１よりのＶｇａｔｅパルス（Ｓ’
ｖｇｐ）と垂直同期（Ｖｓｙｎｃ）信号より１フィール
ド幅で４フィールド周期の（Ｓｆ４）信号と、垂直同期
（Ｖｓｙｎｃ）信号と同じ幅で４フィールド周期の（Ｓ
ｆｐ４）信号と、４フィールド幅で１６フィールド周期
の（Ｓｆ１６）信号と、垂直同期（Ｖｓｙｎｃ）信号と
同じ幅で１６フィールド周期の（Ｓｆｐ１６）信号とを
生成している。
する。図１３は、Ｖ系信号発生手段９のＶｇａｔｅパル
ス発生手段の動作を説明するタイミングチャートであ
り、図１４は同Ｖ系信号発生手段９のフィールドクリア
信号発生手段の動作を説明するタイミングチャートであ
る。Ｖｇａｔｅパルス発生手段では、図１３に示すよう
に、垂直同期（Ｖｓｙｎｃ）信号の前縁より±１６Ｈの
幅のパルスを生成し、Ｖｇａｔｅパルスとして、ＪＫフ
リップフロップ９１４のＱ出力から（Ｓｖｇｐ）Ｑ’出
力から（Ｓ’ｖｇｐ）を出力している。フィールドクリ
ア信号発生手段では、図１４に示すように、前記Ｖｇａ
ｔｅパルス発生手段９１よりのＶｇａｔｅパルス（Ｓ’
ｖｇｐ）と垂直同期（Ｖｓｙｎｃ）信号より１フィール
ド幅で４フィールド周期の（Ｓｆ４）信号と、垂直同期
（Ｖｓｙｎｃ）信号と同じ幅で４フィールド周期の（Ｓ
ｆｐ４）信号と、４フィールド幅で１６フィールド周期
の（Ｓｆ１６）信号と、垂直同期（Ｖｓｙｎｃ）信号と
同じ幅で１６フィールド周期の（Ｓｆｐ１６）信号とを
生成している。
【００２１】つぎに、ＶＣＯ切り換え制御部１３とＶＣ
Ｏ切り換え手段５の動作を説明する。ＶＣＯ切り換え制
御部１３では、前記１フィールド判定手段１０および１
６フィールド判定手段１２よりのアップ方向判定（Ｓｕ
ｐ）信号およびダウン方向判定（Ｓｄｗｎ）信号と、１
フィールド判定（Ｓ１ｆ）信号とを入力し、例えば、ダ
ウン方向判定（Ｓｄｗｎ）信号が入力されると、Ｔフリ
ップフロップ回路１３４のＱ出力よりの切り換え用ダウ
ン制御（Ｓｄｗｎｃ）信号をＨレベルに、またＴフリッ
プフロップ回路１３４のＱ’出力よりのアップ制御（Ｓ
ｕｐｃ）信号をＬレベルにしてＶＣＯ切り換え手段５に
入力し、ＶＣＯ切り換え手段５が低い周波数を発振する
ＶＣＯ１よりのシステムクロック（ＣＫｓ１）を通すよ
うに切換えている。
Ｏ切り換え手段５の動作を説明する。ＶＣＯ切り換え制
御部１３では、前記１フィールド判定手段１０および１
６フィールド判定手段１２よりのアップ方向判定（Ｓｕ
ｐ）信号およびダウン方向判定（Ｓｄｗｎ）信号と、１
フィールド判定（Ｓ１ｆ）信号とを入力し、例えば、ダ
ウン方向判定（Ｓｄｗｎ）信号が入力されると、Ｔフリ
ップフロップ回路１３４のＱ出力よりの切り換え用ダウ
ン制御（Ｓｄｗｎｃ）信号をＨレベルに、またＴフリッ
プフロップ回路１３４のＱ’出力よりのアップ制御（Ｓ
ｕｐｃ）信号をＬレベルにしてＶＣＯ切り換え手段５に
入力し、ＶＣＯ切り換え手段５が低い周波数を発振する
ＶＣＯ１よりのシステムクロック（ＣＫｓ１）を通すよ
うに切換えている。
【００２２】以上は、４フィールド判定手段１１の判定
結果は、１６フィールド判定手段１２に入力して、１２
フィールドまたは１６フィールド期間のスキュー状態を
監視してその判定結果をもとにＶＣＯ切り換え手段を制
御する実施例を説明したが、図１の点線で示すように、
４フィールド判定手段１１の判定結果をもとにＶＣＯ切
り換え手段を制御してもよい。
結果は、１６フィールド判定手段１２に入力して、１２
フィールドまたは１６フィールド期間のスキュー状態を
監視してその判定結果をもとにＶＣＯ切り換え手段を制
御する実施例を説明したが、図１の点線で示すように、
４フィールド判定手段１１の判定結果をもとにＶＣＯ切
り換え手段を制御してもよい。
【００２３】
【発明の効果】以上説明したように、本発明によるＰＬ
Ｌ回路によれば、ＶＴＲのヘッド切り換え位置に発生す
るスキューはこれを検出して分周回路をリセットし、位
相比較しないように制御するとともに、ＶＴＲのヘッド
切り換え位置に相当する期間以外で発生するスキューに
対しても検出して、そのスキューの発生が、ＶＣＯの発
振周波数が高いため起こるのか、低いため起こるのか
を、１フィールド期間に発生するスキューの方向と数を
測定することにより判定する１フィールド判定手段と、
４フィールド期間でのスキューの方向の変化を検出し判
定する４フィールド判定手段と、４フィールド期間に判
定される同一方向のスキューが１６フィールド期間に幾
つ発生するかによって判定する１６フィールド判定手段
との判定結果に基づいて、発振周波数の適切なＶＣＯに
自動的に切り換えるので、ＮＴＳＣ方式，ＰＡＬ方式他
のように水平周波数の異なる映像信号が入力しても安定
なシステムクロック信号を生成することができる。
Ｌ回路によれば、ＶＴＲのヘッド切り換え位置に発生す
るスキューはこれを検出して分周回路をリセットし、位
相比較しないように制御するとともに、ＶＴＲのヘッド
切り換え位置に相当する期間以外で発生するスキューに
対しても検出して、そのスキューの発生が、ＶＣＯの発
振周波数が高いため起こるのか、低いため起こるのか
を、１フィールド期間に発生するスキューの方向と数を
測定することにより判定する１フィールド判定手段と、
４フィールド期間でのスキューの方向の変化を検出し判
定する４フィールド判定手段と、４フィールド期間に判
定される同一方向のスキューが１６フィールド期間に幾
つ発生するかによって判定する１６フィールド判定手段
との判定結果に基づいて、発振周波数の適切なＶＣＯに
自動的に切り換えるので、ＮＴＳＣ方式，ＰＡＬ方式他
のように水平周波数の異なる映像信号が入力しても安定
なシステムクロック信号を生成することができる。
【図１】本発明によるＰＬＬ回路の一実施例を示す要部
ブロック図である。
ブロック図である。
【図２】スキュー検出手段の一実施例を示す回路ブロッ
ク図である。
ク図である。
【図３】１フィールド判定手段の一実施例を示す回路ブ
ロック図である。
ロック図である。
【図４】４フィールド判定手段の一実施例を示す回路ブ
ロック図である。
ロック図である。
【図５】１６フィールド判定手段の一実施例を示すブロ
ック図である。
ック図である。
【図６】Ｖｇａｔｅパルス発生手段の一実施例を示すブ
ロック図である。
ロック図である。
【図７】フィールドクリア信号発生手段の一実施例を示
すブロック図である。
すブロック図である。
【図８】ＶＣＯ切り換え制御部とＶＣＯ切り換え手段の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図９】スキュー検出手段の動作を説明するタイミング
チャートである。
チャートである。
【図１０】１フィールド判定手段の動作を説明するタイ
ミングチャートである。
ミングチャートである。
【図１１】４フィールド判定手段の動作を説明するタイ
ミングチャートである。
ミングチャートである。
【図１２】１６フィールド判定手段の動作を説明するタ
イミングチャートである。
イミングチャートである。
【図１３】Ｖｇａｔｅパルス発生手段の動作を説明する
タイミングチャートである。
タイミングチャートである。
【図１４】フィールドクリア信号発生手段の動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図１５】従来のＰＬＬ回路を示すブロック図である。
１ 水平同期分離回路 ２ 位相比較回路 ３ ローパスフィルタ ４ 電圧制御発振器（ＶＣＯ） ５ ＶＣＯ切り換え手段 ６ 分周回路 ７ スキュー検出手段 ８ 垂直同期分離回路 ９ Ｖ系信号発生手段 １０ １フィールド判定手段 １１ ４フィールド判定手段 １２ １６フィールド判定手段 １３ ＶＣＯ切り換え制御部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12 H04N 5/91 - 5/956
Claims (11)
- 【請求項１】 入力するビデオ信号より水平同期信号を
分離する水平同期分離回路と、該同期分離回路の水平同
期信号（Ｈｓｙｎｃ）と分周回路の分周信号（Ｈｃｋｓ
／ｎ）の位相を比較する複数の位相比較回路と、該位相
比較回路よりの出力信号（Ｓｃｏｍｐ）の低域成分をそ
れぞれ出力する複数のローパスフィルタと、同ローパス
フィルタの出力電圧（Ｖｌｆ）によりそれぞれ異なる周
波数のシステムクロック（ＣＫｓ）信号を生成する複数
の電圧制御発振器（以下ＶＣＯと記す）と、前記複数の
ＶＣＯを切り換えて出力するＶＣＯ切り換え手段と、該
ＶＣＯ切り換え手段よりの出力を分周し、スキュー検出
手段よりの信号（Ｓｓｃ）でリセットされる前記分周回
路と、水平同期信号（Ｈｓｙｎｃ）期間を分割してスキ
ューの方向を検出するＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号を
生成し、前記水平同期信号の周期の乱れを検出して前記
スキュー検出（Ｓｓｃ）信号を出力する前記スキュー検
出手段と、該スキュー検出手段の出力を入力し、１フィ
ールド期間のスキューの発生状態を監視して１フィール
ド期間のスキューの方向を示す信号（アップ方向判定
（Ｓｕｐ）信号、ダウン方向判定（Ｓｄｗｎ）信号）と
スキューの発生を判定する信号（１フィールド判定（Ｓ
１ｆ）信号）とを出力する１フィールド判定手段と、前
記スキュー検出手段の出力を入力し、４フィールド期間
のスキューの発生状態を監視して４フィールド期間のス
キューの方向と数とにより４フィールド期間の方向判定
信号を出力する４フィールド判定手段と、該４フィール
ド判定手段よりの方向判定信号を入力し、１６フィール
ド期間に入力するスキューの方向を示す方向判定信号を
出力する１６フィールド判定手段と、前記１フィールド
判定手段および１６フィールド判定手段よりの判定信号
を基に、前記ＶＣＯ切り換え手段を制御するＶＣＯ切り
換え制御部と、入力するビデオ信号より垂直同期信号を
分離する垂直同期分離回路と、前記垂直同期信号と前記
水平同期信号（Ｈｓｙｎｃ）とから、垂直同期信号より
前後に幅の広いＶｇａｔｅパルス（Ｓｖｇｐ）を生成す
るＶｇａｔｅパルス発生手段と、前記各フィールドの周
期毎に出力される各種フィールド信号を生成するフィー
ルドクリア信号生成手段とからなるＶ系信号発生手段と
で構成していることを特徴とするＰＬＬ回路。 - 【請求項２】 入力するビデオ信号より水平同期信号を
分離する水平同期分離回路と、該同期分離回路の水平同
期信号（Ｈｓｙｎｃ）と分周回路の分周信号（Ｈｃｋｓ
／ｎ）の位相を比較する複数の位相比較回路と、該位相
比較回路よりの出力信号（Ｓｃｏｍｐ）の低域成分をそ
れぞれ出力する複数のローパスフィルタと、同ローパス
フィルタの出力電圧（Ｖｌｆ）によりそれぞれ異なる周
波数のシステムクロック（ＣＫｓ）信号を生成する複数
の電圧制御発振器（以下ＶＣＯと記す）と、前記複数の
ＶＣＯを切り換えて出力するＶＣＯ切り換え手段と、該
ＶＣＯ切り換え手段よりの出力を分周し、スキュー検出
手段よりの信号（Ｓｓｃ）でリセットされる前記分周回
路と、水平同期信号（Ｈｓｙｎｃ）期間を分割してスキ
ューの方向を検出するＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号を
生成し、前記水平同期信号の周期の乱れを検出して前記
スキュー検出（Ｓｓｃ）信号を出力する前記スキュー検
出手段と、該スキュー検出手段の出力を入力し、１フィ
ールド期間のスキューの発生状態を監視して１フィール
ド期間のスキューの方向を示す信号（アップ方向判定
（Ｓｕｐ）信号、ダウン方向判定（Ｓｄｗｎ）信号）と
スキューの発生を判定する信号（１フィールド判定（Ｓ
１ｆ）信号）とを出力する１フィールド判定手段と、前
記スキュー検出手段の出力を入力し、４フィールド期間
のスキューの発生状態を監視して４フィールド期間のス
キューの方向と数とにより４フィールド期間の方向判定
信号を出力する４フィールド判定手段と、該４フィール
ド判定手段よりの方向判定信号を入力し、１６フィール
ド期間に入力するスキューの方向を示す方向判定信号を
出力する１６フィールド判定手段と、前記１フィールド
判定手段、４フィールド判定手段、および１６フィール
ド判定手段よりの判定信号を基に、前記ＶＣＯ切り換え
手段を制御するＶＣＯ切り換え制御部と、入力するビデ
オ信号より垂直同期信号を分離する垂直同期分離回路
と、前記垂直同期信号と前記水平同期信号（Ｈｓｙｎ
ｃ）とから、垂直同期信号より前後に幅の広いＶｇａｔ
ｅパルス（Ｓｖｇｐ）を生成するＶｇａｔｅパルス発生
手段と、前記各フィールドの周期毎に出力される各種フ
ィールド信号を生成するフィールドクリア信号生成手段
とからなるＶ系信号発生手段とで構成していることを特
徴とするＰＬＬ回路。 - 【請求項３】 前記スキュー検出手段が、前記ＶＣＯ切
り換え手段よりのシステムクロック（ＣＫｓ）信号より
スキューの方向を検出するＵＰ／ＤＷＮ（Ｓｕ／ ｄ）信
号と、数クロックのパルス幅のＨゲートパルス（Ｓｈｇ
ｐ）信号と１クロック幅のＨゲートパルスエッジ（Ｓｈ
ｇｅ）信号とを生成するＨゲートパルス発生手段と、該
Ｈゲートパルス発生手段よりのＨゲートパルス（Ｓｈｇ
ｐ）信号により前記水平同期（Ｈｓｙｎｃ）信号をゲー
トするゲート手段と、該ゲート手段よりのＨゲート（Ｓ
ｈｓｇ）信号から前記Ｈゲートパルス（Ｓｈｇｐ）信号
により前記水平同期（Ｈｓｙｎｃ）信号をゲート出来な
い位置信号を検出し、同位置信号を前記水平同期（Ｈｓ
ｙｎｃ）信号でゲートして水平同期（Ｈｓｙｎｃ）信号
のパルス幅を有するスキュー検出（Ｓｓｃ）信号を生成
するスキューパルス発生手段とで構成されてなることを
特徴とする請求項１または請求項２記載のＰＬＬ回路。 - 【請求項４】 前記Ｈゲートパルス発生手段が、前記ス
キューパルス発生手段よりのスキュー検出（Ｓｓｃ）信
号とシステムクロック（ＣＫｓ）信号をカウントするク
ロックカウンタよりのＭＳＢ信号をアンドゲートするＡ
ＮＤ回路と、該ＡＮＤ回路よりの信号を入力し、システ
ムクロック（ＣＫｓ）信号をカウントし、前記ＭＳＢ信
号を前記ＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号として出力する
前記クロックカウンタと、該クロックカウンタよりの信
号の水平同期期間内の水平同期（Ｈｓｙｎｃ）信号の少
し後の位置に対応する低い値をデコードして、Ｈゲート
パルスエッジ（Ｓｈｇｐｅ）信号を出力する低値デコー
ド回路と、水平同期（Ｈｓｙｎｃ）信号の少し手前の位
置に対応する高い値をデコードする高値デコード回路
と、前記低値デコード回路よりの信号と高値デコード回
路よりの信号をＪ及びＫ端子に入力し、システムクロッ
ク（ＣＫｓ）信号をクロック端子に入力して、前記水平
同期（Ｈｓｙｎｃ）信号より前後に幅の広いＨゲートパ
ルス（Ｓｈｇｐ）信号を出力するＪＫフリップフロップ
回路とで構成されてなることを特徴とする請求項３記載
のＰＬＬ回路。 - 【請求項５】 前記スキューパルス発生手段が、前記Ｈ
ゲートパルス発生手段よりのＨゲートパルスエッジ（Ｓ
ｈｇｅ）信号をクロックイネーブル（ＣＫＥＮ）端子
に、前記ゲート手段よりのＨゲート（Ｓｈｓｇ）信号を
データ（Ｄ）端子に、システムクロック（ＣＫｓ）信号
をクロック（ＣＬＫ）端子に入力する第一のＤフリップ
フロップ回路と、該第一のＤフリップフロップ回路より
の信号をデー タ（Ｄ）端子に、前記Ｈゲートパルス発生
手段よりのＨゲートパルスエッジ（Ｓｈｇｅ）信号をク
ロックイネーブル（ＣＫＥＮ）端子に、システムクロッ
ク（ＣＫｓ）信号をクロック（ＣＬＫ）端子にそれぞれ
入力する第二のＤフリップフロップ回路と、該第二のＤ
フリップフロップ回路よりの信号と前記第一のＤフリッ
プフロップ回路よりの信号をアンドゲートするＡＮＤ回
路と、該ＡＮＤ回路よりの信号と前記水平同期分離回路
よりの水平同期（Ｈｓｙｎｃ）信号をナンドゲートして
スキュー検出（Ｓｓｃ）信号を出力するＮＡＮＤ回路と
で構成されてなることを特徴とする請求項３記載のＰＬ
Ｌ回路。 - 【請求項６】 前記１フィールド判定手段が、前記Ｖ系
信号発生手段のＶｇａｔｅパルス発生手段より出力する
負の垂直同期信号の立ち下がり±１６Ｈの幅のＶｇａｔ
ｅパルス（Ｓｖｇｐ）で前記スキュー検出手段よりのス
キュー検出（Ｓｓｃ）信号をオアゲートする第一のＯＲ
回路と、該第一のＯＲ回路よりの出力信号と第二のＯＲ
回路よりの信号をノアゲートするＮＯＲ回路と、該ＮＯ
Ｒ回路よりの信号と前記分周回路を形成するカウンタの
ＭＳＢ信号であるＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号と前記
システムクロック（ＣＫｓ）信号を入力し、前記システ
ムクロック（ＣＫｓ）信号のタイミングで前記ＮＯＲ回
路よりの信号を前記ＵＰ／ＤＷＮ（Ｓｕ／ｄ）信号に基
づいてアップカウントまたはダウンカウントするアップ
ダウンカウンタと、該アップダウンカウンタの出力のア
ップレベル値をデコードするＵＰ値デコード部と、ダウ
ンレベル値をデコードするＤＷＮ値デコード部と、前記
ＵＰ値デコード部よりのデコード出力（Ｓｕｐ）信号と
ＤＷＮ値デコード部よりのデコード出力（Ｓｄｗｎ）信
号とをオアゲートして１フィールド判定（Ｓ１ｆ）信号
を出力する前記第二のＯＲ回路とで構成されてなること
を特徴とする請求項１または請求項２記載のＰＬＬ回
路。 - 【請求項７】 前記４フィールド判定手段が、前記Ｖ系
信号発生手段のＶｇａｔｅパルス発生手段より出力する
負の垂直同期信号の立ち下がり±１６Ｈの幅のＶｇａｔ
ｅパルス（Ｓｖｇｐ）で前記スキュー検出手段よりのス
キュー検出（Ｓｓｃ）信号をオアゲートする第一のＯＲ
回路と、該第一のＯＲ回路の出力信号と第一のＤフリッ
プフロップ回路のＱ出力よりの信号をオアゲートする第
二のＯＲ回路と、前記第一のＯＲ回路の出力信号と第二
のＤフリップフロップ回路のＱ出力よりの信号をオアゲ
ートする第三のＯＲ回路と、前記第二のＯＲ回路よりの
信号をクロックイネーブル（ＣＫＥＮ）端子に、前記分
周回路を形成するカウンタのＭＳＢ信号であるＵＰ／Ｄ
ＷＮ（Ｓｕ／ｄ）信号をデータ（Ｄ）端子に、前記シス
テムクロック（ＣＫｓ）信号をクロック（ＣＬＫ）端子
に、前記Ｖ系信号発生手段のフィールドクリア信号生成
手段より出力する４フィールド毎のパルス（Ｓｆ４）を
データイネーブル端子にそれぞれ入力してアップ方向の
スキュー検出（Ｓ’ｕｐｓ）信号を発生する第一のＤフ
リップフロップ回路と、前記第三のＯＲ回路よりの信号
をクロックイネーブル（ＣＫＥＮ）端子に、前記分周回
路を形成するカウンタのＭＳＢ信号であるＵＰ／ＤＷＮ
信号の極性反対の信号をデータ（Ｄ）端子に、前記シス
テムクロック（ＣＫｓ）信号をクロック（ＣＬＫ）端子
に、前記Ｖ系信号発生手段のフィールドクリア信号生成
手段より出力する４フィールド毎のパルス（Ｓｆ４）を
データイネーブル端子にそれぞれ入力してダウン方向の
スキュー検出（Ｓ’ｄｗｎｓ）信号を発生する第二のＤ
フリップフロップ回路と、前記第一のＤフリップフロッ
プのＱ出力と第二のＤフリップフロップのＱ’出力とを
アンドゲートしてアップ方向のスキュー判定（Ｓｕｐ
ｓ）信号を出力する第一のＡＮＤ回路と、前記第一のＤ
フリップフロップのＱ’出力と第二のＤフリップフロッ
プのＱ出力とをアンドゲートしてダウン方向のスキュー
判定（Ｓｄｗｎｓ）信号を出力する第二のＡＮＤ回路と
で構成されてなることを特徴とする請求項１記載のＰＬ
Ｌ回路。 - 【請求項８】 前記１６フィールド判定手段が、前記４
フィールド判定手段より出力される方向判定信号である
アップ方向のスキュー判定（Ｓｕｐｓ）信号とダウン方
向のスキュー判定（Ｓｄｗｎｓ）信号とをオアゲートす
る第六のＯＲ回路と、該第六のＯＲ回路よりの信号と前
記第一のＡＮＤ回路よりの信号と前記Ｖ系信号発生手段
のフィールドクリア信号生成手段より出力する４フィー
ルド毎のパルス（Ｓｆ４）と１６フィールド毎のパルス
（Ｓｆ１６）とを入力して、前記アップ方向のスキュー
判定（Ｓｕｐｓ）信号をアップカウントし、ダウン方向
のスキュー判定（Ｓｄｗｎｓ）信号をダウンカウントす
るアップダウンカウンタと、同アップダウンカウンタよ
りの出力をデコードして初期値に＋ｎしたアップレベル
値をデコードしてアップ方向判定（Ｓｕｐ）信号を出力
するＵＰ値デコード部 と、初期値に−ｎしたダウンレベ
ル値をデコードしてダウン方向判定（Ｓｄｗｎ）信号を
出力するＤＷＮ値デコード部とで構成されてなることを
特徴とする請求項７記載のＰＬＬ回路。 - 【請求項９】 前記Ｖｇａｔｅパルス発生手段が、前記
水平同期信号（Ｈｓｙｎｃ）と、システムクロック（Ｃ
Ｋｓ）信号と垂直同期信号（Ｖｓｙｎｃ）を入力して、
１フィールド期間の前記水平同期信号（Ｈｓｙｎｃ）を
カウントするカウンタと、該カウンタの出力の前記垂直
同期信号（Ｖｓｙｎｃ）の少し後の位置に対応する低い
値をデコードするＬ値デコード部と、前記垂直同期信号
（Ｖｓｙｎｃ）の少し手前の位置に対応する高い値をデ
コードするＨ値デコード部と、前記Ｌ値デコード部より
の信号と前記Ｈ値デコード部よりの信号をＪ及びＫ端子
に入力し、システムクロック（ＣＫｓ）信号をクロック
端子に入力して、前記垂直同期信号（Ｖｓｙｎｃ）より
前後に幅の広いＶｇａｔｅパルス（Ｓｖｇｐ，Ｓ’ｖｇ
ｐ）を出力するＪＫフリップフロップとで構成されてな
ることを特徴とする請求項１または請求項２記載のＰＬ
Ｌ回路。 - 【請求項１０】 前記フィールドクリア信号生成手段
が、前記Ｖｇａｔｅパルス発生手段よりのＶｇａｔｅパ
ルス（Ｓｖｇｐ）を入力する第一のＴフリップフロップ
と同第一のＴフリップフロップの出力を入力する第二の
Ｔフリップフロップと同第一のＴフリップフロップと第
二のＴフリップフロップの出力をアンドゲートする第一
のＡＮＤ回路とでなる４フィールドパルス生成部と、前
記４フィールドパルス生成部の第一のＡＮＤ回路の出力
信号と垂直同期（Ｖｓｙｎｃ）信号の反転信号をアンド
ゲートする第二のＡＮＤ回路と、前記Ｖｇａｔｅパルス
（Ｓｖｇｐ）を反転する反転信号と前記第一のＡＮＤ回
路よりの信号をナンドゲートするＮＡＮＤ回路と該ＮＡ
ＮＤ回路の出力信号を入力する第３のＴフリップフロッ
プと同第３のＴフリップフロップの出力を入力する第４
のＴフリップフロップと同第３のＴフリップフロップと
第４のＴフリップフロップの出力をアンドゲートする第
三のＡＮＤ回路とでなる１６フィールドパルス生成部
と、前記１６フィールドパルス生成部の第三のＡＮＤ回
路の出力信号と第二のＡＮＤ回路よりの出力信号をアン
ドゲートする第四のＡＮＤ回路とで構成され、前記４フ
ィールドパルス生成部の第一のＡＮＤ回路より１フィー
ルド幅の４フィールド毎のパルス（Ｓ ｆ４）を、前記第
二のＡＮＤ回路より垂直同期（Ｖｓｙｎｃ）信号の幅の
４フィールドパルス（Ｓｆｐ４）を、前記１６フィール
ドパルス生成部の第三のＡＮＤ回路より４フィールド幅
の１６フィールド毎のパルス（Ｓｆ１６）を、第四のＡ
ＮＤ回路より垂直同期（Ｖｓｙｎｃ）信号の幅の１６フ
ィールドパルス（Ｓｆｐ１６）をそれぞれ出力するよう
にしていることを特徴とする請求項１または請求項２記
載のＰＬＬ回路。 - 【請求項１１】 前記ＶＣＯ切り換え制御部が、前記１
フィールド判定手段からのスキューの方向を示す信号
（アップ方向判定（Ｓｕｐ）信号、ダウン方向判定（Ｓ
ｄｗｎ）信号）をそれぞれ入力し、Ｔフリップフロップ
のＱ，Ｑ’出力とアンドゲートする第一のＡＮＤ回路お
よび第二のＡＮＤ回路と、該二つのＡＮＤ回路の出力信
号を入力してオアゲートする第一のＯＲ回路と該第一の
ＯＲ回路の出力信号と前記１フィールド判定手段のスキ
ューの発生を判定する信号（１フィールド判定（Ｓ１
ｆ）信号）を入力する前記Ｔフリップフロップとで構成
される一方、前記ＶＣＯ切り換え手段が、前記Ｔフリッ
プフロップよりのＱ出力信号と前記複数のＶＣＯの第一
のＶＣＯの出力信号（ＣＫｓ１）をアンドゲートする第
三のＡＮＤ回路と、前記ＴフリップフロップよりのＱ’
出力信号と前記第一のＶＣＯ出力信号（ＣＫｓ１）より
高い周波数を出力する第二のＶＣＯの出力信号（ＣＫｓ
２）をアンドゲートする第四のＡＮＤ回路と、前記第三
のＡＮＤ回路の出力信号と第四のＡＮＤ回路の出力信号
をオアゲートする第二のＯＲ回路とで構成されてなるこ
とを特徴とする請求項１または請求項２記載のＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12917894A JP3257612B2 (ja) | 1994-06-10 | 1994-06-10 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12917894A JP3257612B2 (ja) | 1994-06-10 | 1994-06-10 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07336556A JPH07336556A (ja) | 1995-12-22 |
| JP3257612B2 true JP3257612B2 (ja) | 2002-02-18 |
Family
ID=15003074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12917894A Expired - Fee Related JP3257612B2 (ja) | 1994-06-10 | 1994-06-10 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257612B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004173177A (ja) | 2002-11-22 | 2004-06-17 | Nec Corp | Ｐｌｌ回路 |
-
1994
- 1994-06-10 JP JP12917894A patent/JP3257612B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07336556A (ja) | 1995-12-22 |
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