JPH11112833A

JPH11112833A - 水平同期分離回路

Info

Publication number: JPH11112833A
Application number: JP28919197A
Authority: JP
Inventors: Hirobumi Ishii; 博文石井
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 1997-10-06
Filing date: 1997-10-06
Publication date: 1999-04-23

Abstract

(57)【要約】【課題】ＡＦＣの動作乱れの影響を受けない水平同期
信号を得ること。【解決手段】同期スライス回路２６、マスキング回路
２８及びＡＦＣ回路３２を具備し、切替信号作成回路５
２で作成した切替信号で切替回路５４を切り替え、設定
期間Ｔａ、Ｔｂ毎に、マスキング回路２８から出力する
第１ＨＤ（水平同期信号）とＡＦＣ回路３２から出力す
る第２ＨＤを切り替える。設定期間ＴａとＴｂを、ＡＦ
Ｃ回路３２の動作が乱れている期間と動作が安定してい
る期間に設定することによって、設定期間Ｔａ、Ｔｂ毎
に第１、第２ＨＤを切り替えて出力できる。このため、
映像信号処理回路に組込んだ場合、合成映像信号として
ＶＴＲ信号が入力した場合、ＶＴＲ信号中のスキューで
ＡＦＣ回路３２の動作が乱れている期間（設定期間Ｔ
ａ）第１ＨＤ信号を出力し、ＡＦＣ回路３２の動作乱れ
による悪影響（表示画面の上部が曲がる現象）の発生を
防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＴＶ信号（テレビ
ジョン放送局からの映像信号）やＶＴＲ信号（ビデオテ
ープレコーダからの映像信号）などのアナログの合成映
像信号（又は複合映像信号ともいう）から水平同期信号
を分離する水平同期分離回路に関するものである。

【０００２】

【従来の技術】薄型、軽量のディスプレイ装置として、
ＰＤＰ（プラズマディスプレイパネル）やＬＣＤ（液晶
ディスプレイ）パネルを用いた表示装置が注目されてい
る。このような表示装置は、ディジタル化された入力映
像信号による直接駆動方式であるため、アナログの合成
映像信号を入力とする場合に、図１２に示すような映像
信号処理回路が用いられる。

【０００３】すなわち、アナログ映像処理回路１０によ
って入力端子１２に入力したアナログの合成映像信号か
らＲ（赤）、Ｇ（緑）、Ｂ（青）信号を作成し、この
Ｒ、Ｇ、Ｂ信号をＡ／Ｄ（アナログ／ディジタル）変換
回路１４でディジタルのＲ、Ｇ、Ｂ信号に変換しディジ
タル映像処理回路１６に入力する。同期分離回路１８に
よって入力合成映像信号から分離したＨＤ信号（水平同
期信号）、ＶＤ信号（垂直同期信号）は、タイミング信
号としてディジタル映像処理回路１６に入力する。ＰＬ
Ｌ（位相同期ループ）回路２０は、ＨＤ信号に位相同期
したクロックを作成してＡ／Ｄ変換回路１４とディジタ
ル映像処理回路１６に出力する。このため、ディジタル
映像処理回路１６からＰＤＰやＬＣＤパネルに対応した
ビット数の映像信号が表示装置２２に送られ、多階調画
像が表示される。例えばサブフレーム点灯法による多階
調画像が表示される。

【０００４】図１２の同期分離回路１８のうちの水平同
期分離回路は、従来、図１３又は図１５に示すように構
成されていた。図１３に示す水平同期分離回路２４は、
クランプ・同期スライス回路２６及びマスキング回路２
８からなり、このクランプ・同期スライス回路２６は、
入力端子１２に入力した合成映像信号のレベルを一定レ
ベルに固定した後、同期部分をスライスして図１４
（ａ）に示すような合成同期信号（又は複合同期信号と
もいう）を出力し、マスキング回路２８は、合成同期信
号の立下り時から一定のマスキング期間Ｔｍをマスクす
ることによって等化パルスや切込パルスを除き、図１４
（ｂ）に示すようなＨＤ信号を出力端子２９から出力し
ていた。

【０００５】また、図１５に示す水平同期分離回路３０
は、クランプ・同期スライス回路２６、マスキング回路
２８及びＡＦＣ（自動周波数制御）回路３２からなり、
このＡＦＣ回路３２は、マスキング回路２８の出力信号
を基準信号として比較信号と位相を比較し、位相差に応
じた信号（例えば検出パルス）を出力する位相比較器３
４と、この位相比較器３４の出力信号（例えば出力パル
ス）を平滑化して出力するＬＰＦ（ローパスフィルタ）
３６と、このＬＰＦ３６の出力電圧に応じてクロックの
発振周波数Ｆｏを変えて出力するＶＣＯ（電圧制御発振
器）３８と、このＶＣＯ３８の出力するクロックの周波
数を１／ｎに分周しＨＤ信号（周波数Ｆｈ）として出力
端子３９から出力するとともに、このＨＤ信号を位相比
較器３４へ比較信号として出力する分周器４０とからな
っている。Ｆｏ、ｎ、Ｆｈの間には次式（１）の関係が
成立する。Ｆｏ＝Ｆｈ×ｎ…（１）

【０００６】分周器４０は、図１６に示すように、ＶＣ
Ｏ３８の出力するクロックを計数するカウンタ４２と、
このカウンタ４２の計数値が分周器４０の分周比ｎに対
応したＸ（例えばＸ＝ｎ−１）になったことをデコード
して信号を出力するＸカウントデコーダ４４と、前記カ
ウンタ４２の計数値がＹ（Ｙ＜Ｘ）になったことをデコ
ードして信号を出力するＹカウントデコーダ４６と、Ｘ
カウントデコーダ４４の出力信号をセット信号、Ｙカウ
ントデコーダ４６の出力信号をリセット信号とするＲＳ
フリップフロップ４８とからなり、このＲＳフリップフ
ロップ４８の出力信号を、ＨＤ信号とするとともに位相
比較器３４への比較信号としている。また、Ｘカウント
デコーダ４４の出力信号はＣＬＲ（クリア）信号として
カウンタ４２にのリセット側に出力し、カウンタ４２を
リセットする。

【０００７】そして、ＶＣＯ３８から出力するクロック
（周波数Ｆｏ）が図１７（ａ）であるとし、カウンタ４
２がｔ１時からクロックの計数を開始したとすると、そ
の計数値は同図（ｂ）のようになる。このため、Ｙカウ
ントデコーダ４６は、カウンタ４２の計数値がＹとなる
毎（ｔ２、ｔ４、…毎）に図１７（ｃ）に示すようなパ
ルス信号を出力し、Ｘカウントデコーダ４６は、カウン
タ４２の計数値がＸとなる毎（ｔ３、ｔ５、…毎）に同
図（ｄ）に示すようなパルス信号を出力し、ＲＳフリッ
プフロップ４８の反転Ｑ出力側には、ｔ３時以降、同図
（ｅ）に示すようなＨＤ信号が出力するとともに、この
ＨＤ信号は比較信号として位相比較器３４に入力する。
このＨＤ信号は、図１７（ｅ）に示すように、Ｌレベル
期間がＴｌ、周期がＴｓのパルス信号となり、ＡＦＣ回
路３２の周波数制御作用によって、マスキング回路２８
から出力する信号に位相同期した信号となる。

【０００８】

【発明が解決しようとする課題】しかるに、図１３に示
した水平同期分離回路２４には次ぎのようなメリットと
デメリットがある。（１）メリット：入力合成映像信号の同期タイミングが
そのまま後段のＰＬＬ回路２０に伝わるため、このＰＬ
Ｌ回路２０の収束動作が早くなり、Ｓ／Ｎ比（信号対雑
音比）が設定値以下の信号（例えばＶＴＲ信号のような
Ｓ／Ｎ比の良非標準信号）が入力した時にＰＬＬ回路２
０の動作が安定しやすい。（２）デメリット：クランプ、スライス及びマスキング
でＨＤ信号を分離しているだけなので、Ｓ／Ｎ比が設定
値を超えている信号（例えば弱電界のＴＶ信号のような
Ｓ／Ｎ比の悪い信号）が入力した時に、分離後のＨＤ信
号にノイズが混入しやすく、このノイズが後段のＰＬＬ
回路２０の外乱となってＰＬＬ回路２０の動作が乱れや
すい。

【０００９】また、図１５に示した水平同期分離回路３
０には次ぎのようなメリットとデメリットがある。（１）メリット：Ｓ／Ｎ比が設定値を超えている信号
（例えばＴＶ信号）が入力した時でも、分離後のＨＤ信
号にノイズが混入することがなく、後段のＰＬＬ回路２
０の動作が乱れにくい。（２）デメリット：Ｓ／Ｎ比が設定値以下の信号（例え
ばＶＴＲ信号）が入力した時に、ＶＴＲ信号中に必ず存
在するＨＤ信号のスキューによりＡＦＣ回路３２の動作
が乱され、ＡＦＣ回路３２の周波数制御動作が収束した
後に後段のＰＬＬ回路２０が収束するという過程を経る
ことになるので、結果的にＰＬＬ回路２０の収束が遅く
なり、表示画面の上部が曲がるなどの弊害がでやすい。
例えば、汎用のＶＴＲでは斜め走査方式が採用され、１
垂直走査毎にヘッドのトラックが切り替わり、このヘッ
ド切替に伴って特定のＨＤ信号（例えばＶＤ信号のはじ
まりの５Ｈ前のＨＤ信号）に位相遅れや位相進みが生
じ、原画像の全てを表示する表示装置（例えばＰＤＰ表
示装置）の表示画面上で上部が斜めにかしぐスキュー現
象が現われることが知られている。

【００１０】本発明は、上述の点に鑑みなされたもの
で、図１５に示すような、同期スライス回路、マスキン
グ回路及びＡＦＣ回路を具備した水平同期分離回路にお
いて、ＡＦＣ回路の動作を乱す成分（例えばスキュー）
を含む合成映像信号（例えばＶＴＲ信号）が入力したと
きに、ＡＦＣ回路の動作が乱れている期間ではマスキン
グ回路の出力側から水平同期信号を得、ＡＦＣ回路の動
作が安定している期間ではＡＦＣ回路の出力側から水平
同期信号を得、ＡＦＣ回路の動作乱れの影響を受けない
水平同期信号を得ることを目的とする。このため、本発
明による水平同期分離回路を図１２１の映像信号処理回
路に組込んだ場合において、ＡＦＣ回路の動作を乱す成
分（例えばスキュー）を含む合成映像信号（例えばＶＴ
Ｒ信号）が入力したときに、ＡＦＣ回路の動作乱れによ
る悪影響（例えば表示画面の上部が曲がる現象）の発生
を防止できる。

【００１１】

【課題を解決するための手段】請求項１の発明による水
平同期分離回路は、入力した合成映像信号の同期部分を
スライスして合成同期信号を出力する同期スライス回路
と、合成同期信号のうちの水平同期信号以外をマスキン
グ処理し第１の水平同期信号として出力するマスキング
回路と、発信周波数制御によって第１水平同期信号と位
相同期した信号を作成し第２の水平同期信号として出力
するＡＦＣ回路と、設定期間Ｔａ、Ｔｂ毎に切り替える
ための切替信号を作成する切替信号作成回路と、切替信
号によって第１、第２水平同期信号を切り替えて出力す
る切替回路とを具備することを特徴とする。

【００１２】切替信号作成回路で作成した切替信号によ
って切替回路が設定期間Ｔａ、Ｔｂ毎に切り替えられる
ので、切替回路から出力する水平同期信号は、設定期間
Ｔａ、Ｔｂ毎に、マスキング回路から出力する第１水平
同期信号とＡＦＣ回路から出力する第２水平同期信号と
に切り替えられる。このため、設定期間ＴａとＴｂを、
ＡＦＣ回路の動作が乱れている期間と安定している期間
とに設定することによって、ＡＦＣ回路の動作が乱れて
いる期間（例えば、第１、第２水平同期信号の位相差が
設定値を超えている期間）には、マスキング回路から出
力する第１水平同期信号を水平同期信号として出力し、
ＡＦＣ回路の動作が安定している期間（例えば、第１、
第２水平同期信号の位相差が設定値以下の期間）には、
ＡＦＣ回路から出力する第２水平同期信号を水平同期信
号として出力することができる。

【００１３】請求項２の発明は、請求項１の発明におい
て、ＡＦＣ回路として汎用回路を利用できるようにする
ために、ＡＦＣ回路を、マスキング回路から出力する第
１水平同期信号を基準信号として比較信号と位相を比較
し、位相差に応じた信号を出力する位相比較器と、この
位相比較器の出力信号を平滑化して出力するＬＰＦと、
このＬＰＦの出力電圧に応じてクロックの発振周波数を
変えて出力するＶＣＯと、このＶＣＯの出力クロックの
周波数を分周して第２の水平同期信号を作成するととも
に、この第２水平同期信号を比較信号として位相比較器
へ出力する分周器とで構成する。

【００１４】請求項３の発明による水平同期分離回路
は、入力した合成映像信号の同期部分をスライスして合
成同期信号を出力する同期スライス回路と、合成同期信
号のうちの水平同期信号以外をマスキング処理し第１の
水平同期信号として出力するマスキング回路と、第１水
平同期信号を基準信号として比較信号と位相を比較し、
位相差に応じた信号を出力する位相比較器と、この位相
比較器の出力信号を平滑化して出力するＬＰＦと、この
ＬＰＦの出力電圧に応じてクロックの発振周波数を変え
て出力するＶＣＯと、設定期間Ｔａ、Ｔｂ毎に切り替え
るための切替信号を作成する切替信号作成回路と、ＶＣ
Ｏの出力クロックの周波数を分周して第２の水平同期信
号を作成するとともに、切替信号で第１、第２水平同期
信号を切り替えて出力する分周・切替回路とを具備して
なることを特徴とする

【００１５】分周・切替回路は、ＶＣＯの出力クロック
の周波数を分周して第２の水平同期信号を作成するとと
もに、切替信号作成回路で作成した切替信号によって第
１、第２水平同期信号を設定期間Ｔａ、Ｔｂ毎に切り替
えて出力する。このため、設定期間ＴａとＴｂを、ＡＦ
Ｃ回路（位相比較器、ＬＰＦ、ＶＣＯ及び分周・切替回
路の分周回路部からなる）の動作が乱れている期間と安
定している期間とに設定することによって、ＡＦＣ回路
の動作が乱れている期間には、第１水平同期信号を水平
同期信号として出力し、ＡＦＣ回路の動作が安定してい
る期間には、第２水平同期信号を水平同期信号として出
力することができる。

【００１６】請求項４の発明は、請求項３の発明におい
て、分周・切替回路の回路構成を簡単にするために、分
周・切替回路を、ＶＣＯの出力するクロックを計数する
カウンタと、このカウンタの計数値が分周比に対応した
Ｘになったことをデコードして信号を出力するＸカウン
トデコーダと、カウンタの計数値がＹ（Ｙ＜Ｘ）になっ
たことをデコードして信号を出力するＹカウントデコー
ダと、第１水平同期信号の立下り又立上りのエッジを検
出するエッジ検出回路と、このエッジ検出回路の検出信
号とＸカウントデコーダの出力信号とを切替信号で切り
替えてカウンタのリセット側へ出力する切替回路と、こ
の切替回路の出力信号をセット信号、Ｙカウントデコー
ダの出力信号をリセット信号とするＲＳフリップフロッ
プとで構成し、このＲＳフリップフロップの出力信号を
水平同期信号として出力するとともに位相比較器へ比較
信号として出力する。

【００１７】請求項５の発明は、請求項１、２、３又は
４の発明において、切替信号作成回路の構成を簡単にす
るために、同期スライス回路から出力する合成同期信号
から垂直同期信号を分離する垂直同期分離回路を設け、
切替信号作成回路を、垂直同期信号と第１水平同期信号
とに基づいて、和が１フィールド期間となる設定期間Ｔ
ａ、Ｔｂ毎に切り替えるための切替信号を作成するよう
に構成する。

【００１８】請求項６の発明による水平同期分離回路
は、入力合成映像信号の同期部分をスライスして合成同
期信号を出力する同期スライス回路と、合成同期信号の
うちの水平同期信号以外をマスキング処理し第１水平同
期信号として出力するマスキング回路と、発信周波数制
御によって第１水平同期信号と位相同期した信号を作成
し第２の水平同期信号として出力するＡＦＣ回路と、第
１、第２水平同期信号の位相差が設定値以下か否かに基
づいてロック、アンロックの検出信号を出力するロック
・アンロック検出回路と、このロック、アンロックの検
出信号で第１、第２水平同期信号を切り替えて出力する
切替回路とを具備してなることを特徴とする。

【００１９】第１、第２水平同期信号の位相差が設定値
以下か否かに対応したロック、アンロック検出信号によ
って、マスキング回路から出力する第１水平同期信号と
ＡＦＣ回路から出力する第２水平同期信号とに切り替え
られる。このため、第１、第２水平同期信号の位相差が
設定値を超えている期間（例えば、ＡＦＣ回路の動作が
乱れている期間）には、マスキング回路から出力する第
１水平同期信号が水平同期信号として出力し、第１、第
２水平同期信号の位相差が設定値以下の期間（例えば、
ＡＦＣ回路の動作が安定している期間）には、ＡＦＣ回
路から出力する第２水平同期信号が水平同期信号として
出力する。

【００２０】請求項７の発明は、請求項６の発明におい
て、ＡＦＣ回路として汎用回路を利用できるようにする
ために、ＡＦＣ回路を、マスキング回路から出力する第
１水平同期信号を基準信号として比較信号と位相を比較
し、位相差に応じた信号を出力する位相比較器と、この
位相比較器の出力信号を平滑化して出力するＬＰＦと、
このＬＰＦの出力電圧に応じてクロックの発振周波数を
変えて出力するＶＣＯと、このＶＣＯの出力クロックの
周波数を分周して第２の水平同期信号を作成するととも
に、この第２水平同期信号を比較信号として位相比較器
へ出力する分周器とで構成する。

【００２１】請求項８の発明による水平同期分離回路
は、入力した合成映像信号の同期部分をスライスして合
成同期信号を出力する同期スライス回路と、合成同期信
号のうちの水平同期信号以外をマスキング処理し第１の
水平同期信号として出力するマスキング回路と、第１水
平同期信号を基準信号として比較信号と位相を比較し、
位相差に応じた信号を出力する位相比較器と、この位相
比較器の出力信号を平滑化して出力するＬＰＦと、この
ＬＰＦの出力電圧に応じてクロックの発振周波数を変え
て出力するＶＣＯと、このＶＣＯの出力クロックの周波
数を分周して第２の水平同期信号を作成するとともに、
第１、第２水平同期信号を切り替えて出力する分周・切
替回路と、第１、第２水平同期信号の位相差が設定値以
下か否かに基づいてロック、アンロックの検出信号を出
力するロック・アンロック検出回路とを具備し、分周・
切替回路は、ロック、アンロックの検出信号で第１、第
２水平同期信号を切り替えて出力してなることを特徴と
する。

【００２２】分周・切替回路は、ＶＣＯの出力クロック
の周波数を分周して第２の水平同期信号を作成するとと
もに、ロック・アンロック検出回路のロック、アンロッ
ク検出信号によって第１、第２水平同期信号を切り替え
て出力する。このため、第１、第２水平同期信号の位相
差が設定値を超えている期間（例えばＡＦＣ回路の動作
が乱れている期間）には、第１水平同期信号が水平同期
信号として出力し、第１、第２水平同期信号の位相差が
設定値以下の期間（例えば、ＡＦＣ回路の動作が安定し
ている期間）には、第２水平同期信号が水平同期信号と
して出力する。

【００２３】請求項９の発明は、請求項８の発明におい
て、分周・切替回路の構成を簡単にするために、分周・
切替回路を、カウンタ、Ｘカウントデコーダ、Ｙカウン
トデコーダ、エッジ検出回路、切替回路及びＲＳフリッ
プフロップで構成し、このＲＳフリップフロップの出力
信号を水平同期信号として出力するとともに位相比較器
へ比較信号として出力する。

【００２４】請求項１０の発明は、請求項６、７、８又
は９の発明において、ロック・アンロック検出回路の構
成を簡単にするために、ロック・アンロック検出回路
を、第２水平同期信号の立上りエッジ（又は立下りエッ
ジ）を含む設定期間Ｔｈだけ導通期間としたゲートパル
スを生成するゲートパルス生成部と、このゲートパルス
を第１水平同期信号の立上りエッジ（又は立下りエッ
ジ）でラッチしロック、アンロックの検出信号として出
力するロック・アンロック判定部とで構成する。

【００２５】請求項１１の発明は、請求項１０の発明に
おいて、ゲートパルス生成部とロック・アンロック判定
部の構成を簡単にするために、ゲートパルス生成部を第
２エッジ検出回路、カウンタ、ａカウントデコーダ、ｂ
カウントデコーダ及びＲＳフリップフロップで構成し、
ロック・アンロック判定部を第１エッジ検出回路及びＤ
フリップフロップで構成する。

【００２６】請求項１２の発明は、請求項６、７、８又
は９の発明において、第１ＨＤの立上りエッジ（又は立
下りエッジ）がＧＰの設定期間Ｔｈ（Ｈレベル期間）か
ら１回でも外れたら位相差が設定値を超えたと判断する
ような、過敏なロック、アンロックの判定に基づく誤判
断が生じる可能性を少なくするために、ロック・アンロ
ック検出回路を、ゲートパルス生成部と、ロック・アン
ロック判定部と、このロック・アンロック判定部のロッ
ク判定信号が複数回継続したときにロックの検出信号
を、アンロック判定信号が複数回継続したときにアンロ
ックの検出信号を出力する判定結果積算部とで構成す
る。

【００２７】請求項１３の発明は、請求項１２の発明に
おいて、ゲートパルス生成部、ロック・アンロック判定
部及び判定結果積算部の構成を簡単にするために、ゲー
トパルス生成部を第２エッジ検出回路、カウンタ、ａカ
ウントデコーダ、ｂカウントデコーダ及びＲＳフリップ
フロップで構成し、ロック・アンロック判定部を、第１
エッジ検出回路及びＤフリップフロップで構成し、判定
結果積算部を第１、第２ゲート回路、第１、第２積算回
路、ｃカウントデコーダ、ｄカウントデコーダ及びＲＳ
フリップフロップで構成し、この判定結果積算部のＲＳ
フリップフロップの出力信号をロック、アンロックの検
出信号とする。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態例を図
面により説明する。図１は本発明による水平同期分離回
路の第１の実施形態例を示すもので、図１３、図１５と
同一部分は同一符号とする。図１において、１２は入力
端子、５０は垂直同期分離回路、５２は切替信号作成回
路、５４は切替回路である。前記入力端子１２には、ク
ランプ・同期スライス回路２６、マスキング回路２８、
ＡＦＣ回路３２が順次結合し、このＡＦＣ回路３２は位
相比較器３４、ＬＰＦ３６、ＶＣＯ３８及び分周器４０
で構成されている。

【００２９】前記垂直同期分離回路５０は、前記クラン
プ・同期スライス回路２６から出力する合成同期信号か
らＶＤ信号（垂直同期信号）を分離して出力するように
構成されている。

【００３０】前記切替信号作成回路５２は、前記垂直同
期分離回路５０から出力するＶＤ信号と前記マスキング
回路２８から出力する第１ＨＤ信号とに基づいて、設定
期間Ｔａ、Ｔｂ毎に切り替えるための切替信号を出力す
るように構成されている。この設定期間Ｔａ、Ｔｂは、
ＶＴＲ信号中に必ず存在する水平同期信号のスキューに
よってＡＦＣ回路３２の動作が乱れる期間と安定してい
る期間とに対応して予め設定されている。具体的には、
設定期間Ｔａ、Ｔｂの和が垂直走査期間と等しく、設定
期間Ｔｂが後述の設定値Ｍ、Ｎに依存するように設定さ
れている。

【００３１】前記切替信号作成回路５２は、具体的に
は、図２に示すように、第１ＨＤ信号の立下りエッジを
検出するエッジ検出回路５６と、ＶＤ信号の立下りエッ
ジを検出するエッジ検出回路５８と、前記エッジ検出回
路５６の検出パルスを計数し前記エッジ検出回路５８の
検出パルスでクリアされるカウンタ６０と、カウンタ６
０の計数値が設定値Ｍになったことをデコードして信号
を出力するＭカウントデコーダ６２と、カウンタ６０の
計数値が設定値Ｎ（Ｎ＜Ｍ）になったことをデコードし
て信号を出力するＮカウントデコーダ６４と、Ｍカウン
トデコーダ６２の出力信号をセット信号、Ｎカウントデ
コーダ６４の出力信号をリセット信号とするＲＳフリッ
プフロップ６６とを具備し、このＲＳフリップフロップ
６６の反転Ｑ出力を切替信号として出力するように構成
されている。この設定値Ｍ、Ｎは、Ｍ−Ｎの値が設定値
Ｔｂに対応して決められている。前記Ｍ、Ｎカウントデ
コーダ６２、６４は、これに限るものではないが、その
設定値Ｍ、Ｎの値が外部制御によって（例えば手動操作
によって）書換え可能に構成されている。

【００３２】前記切替回路５４は、前記切替信号作成回
路５２のＲＳフリップフロップ６６から出力する切替信
号に基づいて、前記マスキング回路２８から出力する第
１ＨＤ信号と前記ＡＦＣ回路３２の分周器４０から出力
するの第２ＨＤ信号とを切り替え、ＨＤ信号（水平同期
信号）として出力端子６８へ出力するように構成されて
いる。

【００３３】つぎに図１の作用を図２及び図３を併用し
て説明する。説明の便宜上、スキュー現象によってＶＴ
Ｒ信号中に含まれる特定の水平同期信号（例えばＶＤ信
号の始まりの５Ｈ前の水平同期信号）の水平走査期間が
変化し（例えば伸長し）たものとすると、入力端子１２
に入力したＶＴＲ信号は図３（ａ）に示すように表せ
る。

【００３４】（イ）クランプ・同期スライス回路２６
は、入力端子１２に入力したＶＴＲ信号のレベルを一定
レベルに固定した後、同期部分をスライスして合成同期
信号を出力し、マスキング回路２８は、合成同期信号の
立下り時からマスキング期間Ｔｍの間、等化パルスや切
込パルスをマスクすることによって図３（ｂ）に示すよ
うなＨＤ信号を第１ＨＤ信号として出力する。この第１
ＨＤ信号は、図３（ｂ）に示すようにスキュー現象に対
応した信号部分の水平走査期間が伸長している。垂直同
期分離回路５０は、クランプ・同期スライス回路２６か
ら出力した合成同期信号から図３（ｃ）に示すようなＶ
Ｄ信号を分離して出力する。

【００３５】（ロ）ＡＦＣ回路３２では、位相比較器３
４がマスキング回路２８から出力する第１ＨＤ信号を基
準信号として比較信号と位相を比較し、位相差に応じた
検出パルスを出力し、この検出パルスがＬＰＦ３６で平
滑化されＶＣＯ３８に入力してクロックの発振周波数Ｆ
ｏを制御し、分周器４０がＶＣＯ３８の出力するクロッ
クの周波数Ｆｏを１／ｎに分周し、第２ＨＤ信号として
出力するとともに、この第２ＨＤ信号を位相比較器３４
へ比較信号として出力する。

【００３６】（ハ）切替信号作成回路５２は図３（ｄ）
に示すような切替信号を作成して出力する。つぎに図２
を用いて詳述する。カウンタ６０は、ＶＤ信号の立下り時（ｔ１時、ｔ４
時、…）毎にエッジ検出回路５８の検出パルスでクリア
され、エッジ検出回路５６から出力する第１ＨＤ信号の
検出パルスの計数を開始する。Ｎカウントデコーダ６４は、カウンタ６０の計数値が
設定値Ｎになる（ｔ２時、…）毎に出力信号（例えばＨ
レベル信号）をＲＳフリップフロップ６６のリセット端
子に出力し、このＲＳフリップフロップ６６の反転Ｑ出
力側をＨレベルとする。Ｍカウントデコーダ６２は、カウンタ６０の計数値が
設定値Ｍになる（ｔ３時、…）毎に出力信号（例えばＨ
レベル信号）をＲＳフリップフロップ６６のセット端子
に出力し、このＲＳフリップフロップ６６の反転Ｑ出力
側をＬレベルとする。このため、ＲＳフリップフロップ６６の反転Ｑ出力側
から出力する切替信号信号は、図３（ｄ）に示すよう
に、ｔ０時〜ｔ２時、ｔ３時〜ｔ５時（図示省略）、…
の設定期間ＴａはＬレベル、ｔ２時〜ｔ３時、ｔ５時
（図示省略）〜ｔ６時（図示省略）、…の設定期間Ｔｂ
はＨレベルとなる。

【００３７】（ニ）切替回路５４は、切替信号作成回路
５２のＲＳフリップフロップ６６からの切替信号に基づ
いて、図３（ｅ）に示すように、マスキング回路２８か
ら出力する第１ＨＤ信号とＡＦＣ回路３２の分周器４０
から出力する第２ＨＤ信号とを切り替えて出力端子６８
へ出力する。このため、スキュー現象でＡＦＣ回路３２
の周波数制御動作が乱れている期間（設定期間Ｔａに対
応）では、切替信号がＬレベルとなってマスキング回路
２８から出力する第１ＨＤ信号をＨＤ信号として出力
し、ＡＦＣ回路３２の周波数制御動作が収束して動作が
安定している期間（設定期間Ｔｂに対応）では、ＡＦＣ
回路３２の分周器４０から出力する第２ＨＤ信号をＨＤ
信号として出力する。したがって、図１の水平同期分離
回路を図１２の映像信号処理回路に組込み、合成映像信
号としてＶＴＲ信号を入力した場合、ＶＴＲ信号中に必
ず存在する水平同期信号のスキューによって表示画面の
上部に曲がりが発生するのを防止できる。

【００３８】前記実施形態例では、ＡＦＣ回路を、位相
比較器、ＬＰＦ、ＶＣＯ及び分周器で構成した場合につ
いて説明したが、本発明はこれに限るものでなく、ＡＦ
Ｃ回路は、発振周波数制御によってマスキング回路から
出力する第１ＨＤ信号と位相同期した信号を作成し、第
２ＨＤ信号として出力するものであればよい。

【００３９】図４は本発明による水平同期分離回路の第
２の実施形態例を示すもので、図１、図１５、図１６と
同一部分は同一符号とし、対応部分の詳細な説明を省略
する。図４において、７０は分周・切替回路で、この分
周・切替回路７０は、カウンタ４２、Ｘカウントデコー
ダ４４、Ｙカウントデコーダ４６、ＲＳフリップフロッ
プ４８、切替回路５４ａ及びエッジ検出回路５７で構成
されている。

【００４０】前記エッジ検出回路５７は、前記マスキン
グ回路２８から出力する第１ＨＤ信号の立下りエッジを
検出し、エッジ検出信号を出力するように構成されてい
る。前記切替回路５４ａは、切替信号作成回路５２から
の切替信号によって、前記エッジ検出回路５７の検出信
号と前記Ｘカウントデコーダ４４の出力信号とを切り替
えて出力し、その出力側は前記カウンタ４２のリセット
側に結合するとともに、前記ＲＳフリップフロップ４８
のセット側に結合している。前記Ｙカウントデコーダ４
６の出力側は前記ＲＳフリップフロップ４８のリセット
側に結合し、前記ＲＳフリップフロップ４８の反転Ｑ出
力側は、位相比較器３４の比較信号入力側に結合すると
ともに、出力端子６８に結合している。

【００４１】つぎに図４の作用を図３、図５及び図１７
を併用して説明する。説明の便宜上、入力端子１２に入
力したＶＴＲ信号が図３（ａ）に示すような信号で、マ
スキング回路２８から出力する第１ＨＤ信号、垂直同期
分離回路５０から出力するＶＤ信号、切替信号作成回路
５２から出力する切替信号のそれぞれが、同図（ｂ）
（ｃ）（ｄ）であるとする。

【００４２】（イ）図３（ｄ）のｔ２時〜ｔ３時、ｔ５
時〜ｔ６時（図示省略）、…のような、切替信号作成回
路５２から出力する切替信号がＨレベルの設定期間Ｔｂ
（ＡＦＣ回路の動作安定期間に対応）においては、切替
回路５４ａは図４中に点線で示す接続状態となり、図４
の回路は図１５及び図１６に示した回路と同一機能を有
する。すなわち、位相比較器３４と、ＬＰＦ３６と、Ｖ
ＣＯ３８と、分周器（カウンタ４２、Ｘカウントデコー
ダ４４、Ｙカウントデコーダ４６及びＲＳフリップフロ
ップ４８からなる）とで構成されたＡＦＣ回路の動作が
安定している設定期間Ｔｂにおいては、ＲＳフリップフ
ロップ４８の反転Ｑ出力側から出力端子６８へ出力する
ＨＤ信号は、図１７（ｅ）に示すように、ＡＦＣ回路の
周波数制御作用によって、マスキング回路２８から出力
する第１ＨＤ信号に位相同期した信号となる。

【００４３】（ロ）図３（ｄ）のｔ０時〜ｔ２時、ｔ３
時〜ｔ５時（図示省略）、…のような、切替信号作成回
路５２から出力する切替信号がＬレベルの設定期間Ｔａ
（ＡＦＣ回路の動作が乱れている期間に対応）において
は、切替回路５４ａは図４中に実線で示す接続状態とな
り、分周・切替回路７０はつぎのように作用する。

【００４４】説明の便宜上、ＶＣＯ３８から出力する
クロック（周波数Ｆｏ）が図５（ａ）、カウンタ４２の
計数値が同図（ｂ）、マスキング回路２８から出力する
第１ＨＤ信号が同図（ｅ）に示したものであるとする。Ｙカウントデコーダ４６は、カウンタ４２の計数値が
Ｙとなる（ｔ１２時、ｔ１４時、…）毎に図５（ｃ）に
示すようなパルス信号をＲＳフリップフロップ４８のリ
セット側に出力してリセットし、Ｘカウントデコーダ４
６は、カウンタ４２の計数値がＸとなる（ｔ１１時、ｔ
１３時、ｔ１５時、…）毎に同図（ｄ）に示すようなパ
ルス信号を切替回路５４ａの非接続側（点線で示す接続
側）に出力する。エッジ検出回路５７は第１ＨＤ信号の立下りエッジを
検出して図５（ｆ）に示すようなエッジ検出信号を出力
し、このエッジ検出信号は切替回路５４ａを介してカウ
ンタ４２のリセット側に入力してリセットするととも
に、ＲＳフリップフロップ４８のセット側に入力してセ
ットする。このため、ＲＳフリップフロップ４８の反転Ｑ出力側
には、ｔ１１時以降、図５（ｇ）に示すような第１ＨＤ
ａ信号が出力するとともに、この第１ＨＤａ信号は比較
信号として位相比較器３４に入力する。マスキング回路２８から出力する第１ＨＤ信号の水平
走査期間がスキューによって変化し（例えば伸長し）、
エッジ検出回路５７によるエッジ検出信号が変化するこ
とによって、位相比較器３４に入力する第１ＨＤ信号
（基準信号）と第１ＨＤａ信号（比較信号）の間に位相
差が生じ、Ｘカウントデコーダ４４及びＹカウントデコ
ーダ４６の出力信号が変化しても、Ｘカウントデコーダ
４４の出力信号は切替回路５４ａで遮断されているの
で、ＲＳフリップフロップ４８をセットしない。このＲ
Ｓフリップフロップ４８は、エッジ検出回路５７で検出
された第１ＨＤ信号のエッジ検出信号でセットされるの
で、ＲＳフリップフロップ４８の反転Ｑ出力側から出力
する第１ＨＤａ信号は、常に第１ＨＤ信号と位相同期し
た信号となる。また、このＡＦＣ回路の動作が乱れてい
る期間では、ＡＦＣ回路の自動周波数制御に基づくＹカ
ウントデコーダ４６の出力信号変化によってＬレベル期
間のＴｌも変動するが、第１ＨＤａ信号と第１ＨＤ信号
の位相同期に影響しない。

【００４５】（ハ）したがって、図４の水平同期分離回
路を図１２の映像信号処理回路に組込み、合成映像信号
としてＶＴＲ信号を入力した場合、ＶＴＲ信号中に必ず
存在する水平同期信号のスキューによって表示画面の上
部に曲がりが発生するのを防止できる。

【００４６】図４に示した実施形態例では、分周・切替
回路を、カウンタ、Ｘカウントデコーダ、Ｙカウントデ
コーダ、エッジ検出回路、切替回路及びＲＳフリップフ
ロップで構成したが、本発明はこれに限るものでなく、
ＶＣＯの出力クロックの周波数を分周して第２の水平同
期信号を作成するとともに、切替信号で第１、第２水平
同期信号を切り替えて出力するものであればよい。

【００４７】図１、図４に示した実施形態例では、垂直
同期分離回路を設け、切替信号作成回路が、垂直同期信
号と第１ＨＤ信号とに基づいて、和が１垂直走査期間
（１フィールド期間）となる設定期間Ｔａ、Ｔｂ毎に切
り替えるための切替信号を作成し、切替信号作成回路の
構成を簡単にしたが、本発明はこれに限るものでなく、
ＡＦＣ回路の動作が乱れている期間と安定している期間
に対応した設定期間Ｔａ、Ｔｂ毎に切り替えるための切
替信号を作成するものであればよい。

【００４８】図６は本発明による水平同期分離回路の第
３の実施形態例を示すもので、図１と同一部分は同一符
号とし、詳細な説明を省略する。図６において、１２は
入力端子、１１はロック・アンロック検出回路、５４ｂ
は切替回路である。前記入力端子１２には、クランプ・
同期スライス回路２６、マスキング回路２８、ＡＦＣ回
路３２が順次結合し、このＡＦＣ回路３２は位相比較器
３４、ＬＰＦ３６、ＶＣＯ３８及び分周器４０で構成さ
れている。

【００４９】前記ロック・アンロック検出回路１１は、
前記マスキング回路２８から出力する第１ＨＤ信号と前
記分周器４０から出力する第２ＨＤ信号との位相差が設
定値以下か否かに基づいて、ロック検出信号（例えばＨ
レベル信号）、アンロック検出信号（例えばＬレベル信
号）を出力するように構成されている。前記ロック・ア
ンロック検出回路１１は、具体的には、図７に示すよう
に、ゲートパルス生成部１３とロック・アンロック判定
部１５で構成されている。

【００５０】前記ゲートパルス生成部１３は、前記分周
器４０から出力する第２ＨＤ信号の立上りエッジを検出
するエッジ検出回路１７と、このエッジ検出回路１７の
検出信号をクリア信号とし前記ＶＣＯ３８から出力する
クロック（周波数Ｆｏ）を計数するカウンタ１９と、こ
のカウンタ１９の計数値が設定値ａ、ｂ（ａ、ｂはａ＜
ｂを満足する整数）になったことをデコードして信号を
出力するａ、ｂカウントデコーダ２１、２３と、前記エ
ッジ検出回路１７の検出信号をクリア信号とし、前記
ａ、ｂカウントデコーダ２１、２３の出力信号をセット
信号、リセット信号とするＲＳフリップフロップ２５と
で構成され、このＲＳフリップフロップ２５の反転Ｑ出
力側からＧＰ（ゲートパルス）を出力する。前記ＧＰ
を、第２ＨＤ信号の立上りエッジを含む設定期間Ｔｈだ
け導通期間のゲートパルスとすると、前記設定値ａ、ｂ
は設定期間Ｔｈの始期と終期の一方と他方に対応した値
に設定されている。

【００５１】ロック・アンロック判定部１５は、前記マ
スキング回路２８から出力する第１ＨＤ信号の立上りエ
ッジを検出するエッジ検出回路２７と、このエッジ検出
回路２７の検出信号によって前記ゲートパルス生成部１
３から出力するＧＰをラッチするＤフリップフロップ
（Ｄ型フリップフロップ）３１とで構成され、このＤフ
リップフロップ３１のＱ出力をロック、アンロックの検
出信号として出力する。

【００５２】前記切替回路５４ｂは、前記ロック・アン
ロック判定部１５から出力するロック、アンロックの検
出信号によって、前記マスキング回路２８から出力する
第１ＨＤ信号と、前記分周器４０から出力する第２ＨＤ
信号とを切り替えて出力端子６８へ出力するように構成
されている。

【００５３】つぎに図６の作用を図７及び図８を併用し
て説明する。説明の便宜上、入力端子１２に入力した合
成映像信号（例えばＶＴＲ信号）中に含まれる同期乱れ
の原因となる成分（例えばスキュー現象によってＶＤ信
号の始まりの５Ｈ前のＨＤ信号の水平走査期間の変化）
によって、マスキング回路２８から出力する第１ＨＤ信
号の立上り時が、図８（ａ）（ｂ）に示すようにｔ１、
ｔ２、ｔ４、ｔ６、ｔ７時であるのに対して、分周器４
０から出力する第２ＨＤ信号の立上り時が、同図（ｃ）
（ｄ）に示すようにｔ１、ｔ２、ｔ３（ｔ２＜ｔ３＜ｔ
４）、ｔ５（ｔ４＜ｔ５＜ｔ６）、ｔ７時となったもの
とする。すなわち、ｔ２時とｔ７時の間で第１、第２Ｈ
Ｄ信号の位相差が設定値を超え、ＡＦＣ回路３２が周波
数制御動作に入って動作が乱れているものとする。

【００５４】（イ）ゲートパルス生成部１３は次のよう
に作用する。カウンタ１９は、図８（ｄ）に示すようなｔ１、ｔ
２、ｔ３、ｔ５、ｔ７時にエッジ検出回路１７から出力
するエッジ検出信号によってクリアされ、ＶＣＯ３８か
ら出力するクロックを計数するので、同図（ｅ）に示す
ような計数値を出力する。ａカウントデコーダ２１は、計数値がａになる毎に図
８（ｆ）に示すようなデコード信号を出力し、ｂカウン
トデコーダ２３は、計数値がｂになる毎に同図（ｇ）に
示すようなデコード信号を出力する。ＲＳフリップフロップ２５は、エッジ検出回路１７か
ら出力する検出信号によってクリアされるとともに、
ａ、ｂカウントデコーダ２１、２３のデコード信号でセ
ット、リセットされるので、反転Ｑ出力側から図８
（ｈ）に示すようなＧＰが出力する。ａ、ｂカウントデ
コーダ２１、２３の設定値ａ、ｂは、ＧＰの導通期間Ｔ
ｈ（Ｈレベル期間）の終期と始期に対応している。

【００５５】（ロ）ロック・アンロック判定部１５は次
のように作用する。Ｄフリップフロップ３１は、エッジ
検出回路２７から出力する図８（ｂ）に示すようなエッ
ジ検出信号によって、ゲートパルス生成部１３のＲＳフ
リップフロップ２５から出力するＧＰをラッチするの
で、同図（ｉ）に示すようなロック、アンロックの検出
信号を出力する。すなわち、ｔ１、ｔ２時のエッジ検出
信号でラッチしたＧＰのレベルはＨレベル、ｔ４、ｔ６
時のエッジ検出信号でラッチしたＧＰのレベルはＬレベ
ル、ｔ７時のエッジ検出信号でラッチしたＧＰのレベル
はＨレベルなので、第１、第２ＨＤ信号の位相差が設定
値を超えたｔ４時にロック検出信号からアンロック検出
信号に変化し、第１、第２ＨＤ信号の位相差が設定値以
下（図では位相差が０の同期）になったｔ７時にアンロ
ック検出信号からロック検出信号に変化する。

【００５６】（ハ）切替回路５４ｂは、ロック・アンロ
ック判定部１５から出力するロック、アンロックの検出
信号によって、マスキング回路２８から出力する第１Ｈ
Ｄ信号と、分周器４０から出力する第２ＨＤ信号とを切
り替えて出力端子６８へ出力する。したがって、図６の
水平同期分離回路を図１１の映像信号処理回路に組込
み、入力端子１２に入力した合成映像信号（例えばＶＴ
Ｒ信号）中に含まれる同期乱れの原因となる成分（例え
ばスキュー現象を生じさせる成分）によって、第１、第
２ＨＤ信号の位相差が設定値を超え、ＡＦＣ回路３２が
周波数制御動作に入って動作が乱れている場合でも、こ
の動作が乱れている期間には第１ＨＤ信号を水平同期信
号として出力し、動作が安定している期間には第２ＨＤ
信号を水平同期信号として出力するので、合成映像信号
中に含まれる同期乱れの原因となる成分を原因とする表
示画面上の不具合（例えば、スキュー現象による表示画
面の上部が曲がるような不具合）が発生するのを防止で
きる。なお、ＡＦＣ回路３２の動作を乱すことのない合
成映像信号（例えばＴＶ信号）が入力端子１２に入力し
た場合には、ロック・アンロック検出回路１１の出力が
常にロック検出信号となっているので、切替回路５４ｂ
が点線で示した接続状態となり、常に第２ＨＤ信号が水
平同期信号として出力端子６８から出力する。

【００５７】図６の実施形態例では、ＡＦＣ回路を、位
相比較器、ＬＰＦ、ＶＣＯ及び分周器で構成した場合に
ついて説明したが、本発明はこれに限るものでなく、Ａ
ＦＣ回路は、発振周波数制御によってマスキング回路か
ら出力する第１ＨＤ信号と位相同期した信号を作成し、
第２ＨＤ信号として出力するものであればよい。

【００５８】図９は本発明による水平同期分離回路の第
４の実施形態例を示すもので、図４、図６と同一部分は
同一符号とし、対応部分の詳細な説明を省略する。図９
において、７０ａは分周・切替回路で、この分周・切替
回路７０ａは、カウンタ４２、Ｘカウントデコーダ４
４、Ｙカウントデコーダ４６、ＲＳフリップフロップ４
８、切替回路５４ｃ及びエッジ検出回路５７で構成され
ている。

【００５９】前記切替回路５４ｃは、ロック・アンロッ
ク検出回路１１のロック、アンロックの検出信号によっ
て、前記エッジ検出回路５７の検出信号と前記Ｘカウン
トデコーダ４４の出力信号とを切り替えて出力し、その
出力側は前記カウンタ４２のリセット側に結合するとと
もに、前記ＲＳフリップフロップ４８のセット側に結合
している。前記Ｙカウントデコーダ４６の出力側は前記
ＲＳフリップフロップ４８のリセット側に結合し、前記
ＲＳフリップフロップ４８の反転Ｑ出力側は、位相比較
器３４の比較信号入力側に結合するとともに、出力端子
６８に結合している。

【００６０】そして、ロック・アンロック検出回路１１
は、図６の実施形態例と同様に、マスキング回路２８か
ら出力する第１ＨＤ信号と分周・切替回路７０ａのＸカ
ウントデコーダ４４から出力するデコード信号（図６の
第２ＨＤ信号に対応）との位相差が設定値以下か否かに
基づいて、ロック検出信号（例えばＨレベル信号）とア
ンロック検出信号（例えばＬレベル信号）を出力し、切
替回路５４ｃを実線で示す接続側と点線で示す接続側と
に切り替えるように構成されている。

【００６１】位相差が設定値以下でロック検出信号によ
って切替回路５４ｃを点線で示す接続側に接続している
とき（ＡＦＣ回路の動作が安定している期間）には、切
替回路５４ｃは図９中に点線で示すような接続状態とな
り、図１５及び図１６に示した回路と同一機能を有す
る。すなわち、位相比較器３４と、ＬＰＦ３６と、ＶＣ
Ｏ３８と、分周器（カウンタ４２、Ｘカウントデコーダ
４４、Ｙカウントデコーダ４６及びＲＳフリップフロッ
プ４８からなる）とで構成されたＡＦＣ回路の動作が安
定し、ＲＳフリップフロップ４８の反転Ｑ出力側から出
力するＨＤ信号は、図１７（ｅ）に示すように、ＡＦＣ
回路の周波数制御作用によって、マスキング回路２８か
ら出力する第１ＨＤ信号に位相同期した信号となる。

【００６２】位相差が設定値を超えてアンロック検出信
号によって切替回路５４ｃを実線で示す接続側に接続し
ているとき（ＡＦＣ回路の動作が乱れているとき）に
は、図４及び図５で示した例と同様に作用する。すなわ
ち、出力端子６８から出力する水平同期信号は、図５
（ｇ）に示した信号と同様に、第１ＨＤ信号と位相同期
した第１ＨＤａ信号となる。この場合、位相比較器３４
に入力する第１ＨＤ信号（基準信号）と第１ＨＤａ信号
（比較信号）の間に位相差が生じ、Ｘカウントデコーダ
４４及びＹカウントデコーダ４６の出力信号が変化して
も、図４の実施形態例と同様に、ＲＳフリップフロップ
４８が第１ＨＤ信号のエッジ検出信号でセットされるの
で、ＲＳフリップフロップ４８の反転Ｑ出力側から出力
する第１ＨＤａ信号は、常に第１ＨＤ信号と位相同期し
た信号となる。なお、ＡＦＣ回路の動作を乱すことのな
い合成映像信号（例えばＴＶ信号）が入力端子１２に入
力した場合には、ロック・アンロック検出回路１１の出
力が常にロック検出信号となっているので、切替回路５
４ｃが点線で示した接続状態となり、常に第２ＨＤ信号
が水平同期信号として出力端子６８から出力する。

【００６３】図９に示した実施形態例では、分周・切替
回路を、カウンタ、Ｘカウントデコーダ、Ｙカウントデ
コーダ、エッジ検出回路、切替回路及びＲＳフリップフ
ロップで構成したが、本発明はこれに限るものでなく、
ＶＣＯの出力クロックの周波数を分周して第２の水平同
期信号を作成するとともに、切替信号で第１、第２水平
同期信号を切り替えて出力するものであればよい。

【００６４】図６及び図９に示した実施形態例では、ゲ
ートパルス生成部とロック・アンロック判定部の構成を
簡単にするために、ゲートパルス生成部を第２エッジ検
出回路、カウンタ、ａ、ｂカウントデコーダ及びＲＳフ
リップフロップで構成し、ロック・アンロック判定部を
第１エッジ検出回路及びＤフリップフロップで構成した
が、本発明はこれに限るものでなく、ゲートパルス生成
部は、第２ＨＤ信号の立上りエッジ（又は立下りエッ
ジ）を含む設定期間Ｔｈだけ導通期間のゲートパルスを
出力し、ロック・アンロック判定部は、ゲートパルス生
成部で生成したゲートパルスを第１ＨＤ信号の立上りエ
ッジ（又は立下りエッジ）でラッチしロック、アンロッ
クの検出信号として出力するものであればよい。

【００６５】図６及び図９に示した実施形態例では、ロ
ック・アンロック検出回路の構成を簡単にするために、
ロック・アンロック検出回路をゲートパルス生成部とロ
ック・アンロック判定部で構成した場合について説明し
たが、本発明はこれに限るものでなく、マスキング回路
から出力する第１ＨＤ信号と分周器（又は分周・切替回
路）から出力する比較信号（例えば第２ＨＤ信号）との
位相差が設定値以下か否かに基づいて、ロック、アンロ
ックの検出信号を出力するものであればよい。

【００６６】例えば、図１０に示すように、ゲートパル
ス生成部１３とロック・アンロック判定部１５と判定結
果積算部４１とでロック・アンロック検出回路１１ａを
構成した場合についても本発明を利用することができ
る。このような構成とした場合、過敏なロック、アンロ
ックの判定に基づく誤判断が生じる可能性を少なくでき
る。例えば、アンロック検出については、第１ＨＤがＧ
Ｐの設定期間Ｔｈ（Ｈレベル期間）から１回でも外れた
ら比較信号（例えば第２ＨＤ信号）との位相差が設定値
を超えたと判断するのでなく、予め設定した複数回ロッ
ク外れが生じたときに始めてアンロック検出信号を出力
するように構成する。以下、詳述する。

【００６７】前記判定結果積算部４１は、第１、第２ゲ
ート回路４３、４５，第１、第２積算カウンタ４７、４
９，ｃ、ｄカウントデコーダ５１、５３，第１、第２反
転回路６１、６３及びＲＳフリップフロップ６５で構成
されている。

【００６８】前記第１ゲート回路４３は、Ｄフリップフ
ロップ３１の反転Ｑ出力をゲート信号として、エッジ検
出回路２７のエッジ検出信号（第１ＨＤ信号の立上り
エッジを検出した信号）を通すか否かを決め、前記第２
ゲート回路４５は、前記Ｄフリップフロップ３１のＱ出
力をゲート信号として、エッジ検出回路２７のエッジ検
出信号を通すか否かを決めるように構成されている。
このため、第１、第２ゲート回路４３、４５の一方が第
１ＨＤ信号のエッジ検出信号を通しているときには、
他方が第１ＨＤ信号のエッジ検出信号を遮断している
ことになる。

【００６９】前記第１、第２積算カウンタ４７、４９
は、第２、第１反転回路６３、６１の出力信号でクリア
されるとともに、前記第１、第２ゲート回路４３、４５
の出力パルスを計数し、前記ｃ、ｄカウントデコーダ５
１、５３は、前記第１、第２積算カウンタ４７、４９の
計数値が設定値ｃ、ｄ（ｃ、ｄは２以上の整数、ｃ＝ｄ
の場合を含む）になったことをデコードして信号を出力
し、前記第１、第２反転回路６１、６３は、前記ｃ、ｄ
カウントデコーダ５１、５３の出力信号を反転した信号
をクリア信号として前記第２、第１積算カウンタ４９、
４７へ出力するように構成されている。前記ＲＳフリッ
プフロップ６５は、前記ｃカウントデコーダ５１の出力
信号をセット信号とし、前記ｄカウントデコーダ５３の
出力信号をリセット信号とし、反転Ｑ信号をロック、ア
ンロックの検出信号として出力するように構成されてい
る。

【００７０】つぎに、図１０のロック・アンロック検出
回路１１ａの作用を図１１を用いて説明する。説明の便
宜上、図１１（ａ）（ｄ）に示すように、ｔ１時に第１
ＨＤ信号と比較信号（例えば第２ＨＤ信号）の位相が一
致し、ｔ１時の直前に第１反転回路６１の出力信号で第
２積算カウンタ４９がクリアされたものとする。（イ）図７の場合と同様にして、エッジ検出回路２７、
１７から図１１（ｂ）（ｅ）に示すようなエッジ検出信
号、が出力するとともに、ゲートパルス生成部１３
のＲＳフリップフロップ２５の反転Ｑ出力側から同図
（ｃ）に示すようなＧＰが出力する。ｔ１時において
は、エッジ検出信号の出力時がＧＰの導通期間Ｔｈ
（Ｈレベル期間）内にあるので、ロック・アンロック判
定部１５のＤフリップフロップ３１のＱ出力側から同図
（ｆ）に示すようなＨレベル信号（ロック判定信号）が
出力する。図７の場合には、このＨレベル信号（ロック
判定信号）がロック検出信号として切替回路へ出力する
が、図１０の場合には判定結果積算部４１を介して切替
回路へ出力する。Ｄフリップフロップ３１のＱ出力側か
らＨレベル信号（ロック判定信号）が出力すると、第２
ゲート回路４５が導通状態となってのエッジ検出信号
を通過させるので、ｔ１時の第２積算カウンタ４９の計
数値が１となる。

【００７１】（ロ）第１ＨＤ信号と比較信号の位相差が
設定値以下の状態が継続し、ｔ２時に第２積算カウンタ
４９の計数値が設定値ｄに達したものとすると、ｄカウ
ントデコーダ５３の出力側が図１１（ｊ）に示すように
ＬレベルからＨレベルに変化し、ＲＳフリップフロップ
６５の反転Ｑ出力側から同図（ｋ）に示すようなロック
検出信号（Ｈレベル信号）が出力する。

【００７２】（ハ）ＡＦＣ回路の動作が乱れる原因（例
えばＶＴＲ信号中の水平同期信号のスキュー）により、
ｔ３時の直前に第１ＨＤ信号と比較信号の位相差が設定
値を超えたものとすると、図１１（ｂ）（ｃ）に示すよ
うにエッジ検出信号の出力時がＧＰの導通期間Ｔｈ
（Ｈレベル期間）から外れるので、ｔ３時にＤフリップ
フロップ３１のＱ出力がＨレベルからＬレベルに変化し
て第２ゲート回路４５を非導通状態とする。一方、Ｄフ
リップフロップ３１の反転Ｑ出力側からＨレベル信号
（ロック判定信号）が出力して第１ゲート回路４３を導
通状態としエッジ検出信号を通過させる。ｔ３時にｄ
カウントデコーダの出力が図１０（ｊ）に示すようにＬ
レベルに変化して第１積算カウンタ４７をリセットする
ので、第１積算カウンタ４７が、第１ゲート回路４３を
導通したエッジ検出信号の計数を開始する。

【００７３】（ニ）第１ＨＤ信号と比較信号の位相差が
設定値を超えた状態が継続し、ｔ４時に第１積算カウン
タ４７の計数値が設定値ｃに達したものとすると、ｃカ
ウントデコーダ５１の出力側が図１１（ｉ）に示すよう
にＬレベルからＨレベルに変化し、ＲＳフリップフロッ
プ６５の反転Ｑ出力側から同図（ｋ）に示すようなアン
ロック検出信号（Ｌレベル信号）が出力する。

【００７４】（ホ）ｔ４時から第１ＨＤ信号の１水平走
査期間（１Ｈ）経過したｔ５時に、ｃカウントデコーダ
５１の出力側がＬレベルに変化しＲＳフリップフロップ
６５のセット側をＬレベルとするが、ＲＳフリップフロ
ップ６５のリセット側にＨレベル信号が入力するまでア
ンロック状態が継続する。また、ｔ５時にｃカウントデ
コーダ５１の出力側がＬレベルに変化すると、このＬレ
ベル信号が第１反転回路６１を介して第２積算カウンタ
４９をクリアし、ロック判定信号の入力に待機せしめ
る。

【００７５】

【発明の効果】請求項１の発明による水平同期分離回路
は、同期スライス回路、マスキング回路、ＡＦＣ回路、
切替信号作成回路及び切替回路を具備し、切替信号作成
回路で作成した切替信号によって切替回路を設定期間Ｔ
ａ、Ｔｂ毎に切り替え、切替回路から出力する水平同期
信号を、設定期間Ｔａ、Ｔｂ毎に、マスキング回路から
出力する第１水平同期信号とＡＦＣ回路から出力する第
２水平同期信号とに切り替えるように構成した。このた
め、設定期間ＴａとＴｂを、ＡＦＣ回路の動作が乱れて
いる期間と安定している期間とに対応して設定すること
によって、ＡＦＣ回路の動作が乱れている期間（例え
ば、第１、第２水平同期信号の位相差が設定値を超えて
いる期間）には、マスキング回路から出力する第１水平
同期信号を水平同期信号として出力し、ＡＦＣ回路の動
作が安定している期間（例えば、第１、第２水平同期信
号の位相差が設定値以下の期間）には、ＡＦＣ回路から
出力する第２水平同期信号を水平同期信号として出力す
ることができる。したがって、本発明による水平同期分
離回路を図１２の映像信号処理回路に組込んだ場合にお
いて、ＡＦＣ回路の動作が乱れる成分（例えばスキュ
ー）を含む合成映像信号（例えばＶＴＲ信号）が入力し
たときに、ＡＦＣ回路の動作不安定による悪影響（表示
画面の上部が曲がる現象）の発生を防止できる。

【００７６】請求項２の発明は、請求項１の発明におい
て、ＡＦＣ回路を位相比較器、ＬＰＦ、ＶＣＯ及び分周
器で構成したので、ＡＦＣ回路として汎用回路を利用す
ることができる。

【００７７】請求項３の発明による水平同期分離回路
は、同期スライス回路、マスキング回路、位相比較器、
ＬＰＦ、ＶＣＯ、切替信号作成回路及び分周・切替回路
を具備し、分周・切替回路で、ＶＣＯの出力クロックの
周波数を分周して第２の水平同期信号を作成するととも
に、切替信号作成回路で作成した切替信号によって第
１、第２水平同期信号を設定期間Ｔａ、Ｔｂ毎に切り替
えて出力するように構成した。このため、設定期間Ｔａ
とＴｂを、ＡＦＣ回路（位相比較器、ＬＰＦ、ＶＣＯ及
び分周・切替回路の分周回路部からなる）の動作が乱れ
ている期間と安定している期間とに対応して設定するこ
とによって、ＡＦＣ回路の動作が乱れている期間（例え
ば、第１、第２水平同期信号の位相差が設定値を超えて
いる期間）には、第１水平同期信号を水平同期信号とし
て出力し、ＡＦＣ回路の動作が安定している期間には、
第２水平同期信号を水平同期信号として出力できる。し
たがって、映像信号処理回路に組込んだ場合において、
ＡＦＣ回路の動作を乱す成分（例えばスキュー）を含む
合成映像信号（例えばＶＴＲ信号）が入力したときに、
ＡＦＣ回路の動作不安定による悪影響（表示画面の上部
が曲がる現象）の発生を防止できる。

【００７８】請求項４の発明は、請求項３の発明におい
て、分周・切替回路を、カウンタ、Ｘカウントデコー
ダ、Ｙカウントデコーダ、エッジ検出回路、切替回路及
びＲＳフリップフロップで構成し、このＲＳフリップフ
ロップの出力信号を水平同期信号として出力するととも
に位相比較器へ比較信号として出力するようにしたの
で、分周・切替回路の回路構成を簡単にすることができ
る。

【００７９】請求項５の発明は、請求項１、２、３又は
４の発明において、同期スライス回路から出力する合成
同期信号から垂直同期信号を分離する垂直同期分離回路
を設け、切替信号作成回路を、垂直同期信号と第１水平
同期信号とに基づいて、和が１フィールド期間となる設
定期間Ｔａ、Ｔｂ毎に切り替えるための切替信号を作成
するように構成したので、切替信号作成回路の構成を簡
単にできる。

【００８０】請求項６の発明による水平同期分離回路
は、同期スライス回路、マスキング回路、ＡＦＣ回路、
ロック・アンロック検出回路及び切替回路を具備し、第
１、第２水平同期信号の位相差が設定値以下か否かに対
応したロック、アンロック検出信号によって、マスキン
グ回路から出力する第１水平同期信号と分周器から出力
する第２水平同期信号とを切り替えて出力するように構
成した。このため、第１、第２水平同期信号の位相差が
設定値を超えている期間（例えば、ＡＦＣ回路の動作が
乱れている期間）には、マスキング回路から出力する第
１水平同期信号が水平同期信号として出力し、第１、第
２水平同期信号の位相差が設定値以下の期間（例えば、
ＡＦＣ回路の動作が安定している期間）には、ＡＦＣ回
路から出力する第２水平同期信号が水平同期信号として
出力する。したがって、映像信号処理回路に組込んだ場
合、ＡＦＣ回路の動作を乱す成分（例えばスキュー）を
含む合成映像信号（例えばＶＴＲ信号）が入力したとき
に、ＡＦＣ回路の動作不安定による悪影響の発生を防止
できる。

【００８１】請求項７の発明は、請求項６の発明におい
て、ＡＦＣ回路を位相比較器、ＬＰＦ、ＶＣＯ及び分周
器で構成したので、ＡＦＣ回路として汎用回路を利用す
ることができる。

【００８２】請求項８の発明による水平同期分離回路
は、同期スライス回路、マスキング回路、位相比較器、
ＬＰＦ、ＶＣＯ、分周・切替回路及びロック・アンロッ
ク検出回路を具備し、分周・切替回路が、ＶＣＯの出力
クロックの周波数を分周して第２の水平同期信号を作成
するとともに、ロック・アンロック検出回路のロック、
アンロック検出信号によって第１、第２水平同期信号を
切り替えて出力するように構成した。このため、第１、
第２水平同期信号の位相差が設定値を超えている期間
（例えば、ＡＦＣ回路の動作が乱れている期間）には、
第１水平同期信号が水平同期信号として出力し、第１、
第２水平同期信号の位相差が設定値以下の期間（例え
ば、ＡＦＣ回路の動作が安定している期間）には、第２
水平同期信号が水平同期信号として出力する。したがっ
て、映像信号処理回路に組込んだ場合、ＡＦＣ回路の動
作を乱す成分（例えばスキュー）を含む合成映像信号
（例えばＶＴＲ信号）が入力したときに、ＡＦＣ回路の
動作不安定による悪影響の発生を防止できる。

【００８３】請求項９の発明は、請求項８の発明におい
て、分周・切替回路を、カウンタ、Ｘカウントデコー
ダ、Ｙカウントデコーダ、エッジ検出回路、切替回路及
びＲＳフリップフロップで構成し、このＲＳフリップフ
ロップの出力信号を水平同期信号として出力するととも
に位相比較器へ比較信号として出力するように構成した
ので、分周・切替回路の構成を簡単にすることができ
る。

【００８４】請求項１０の発明は、請求項６、７、８又
は９の発明において、ロック・アンロック検出回路を、
第２水平同期信号の立上りエッジ（又は立下りエッジ）
を含む設定期間Ｔｈだけ導通期間としたゲートパルスを
生成するゲートパルス生成部と、このゲートパルスを第
１水平同期信号の立上りエッジ（又は立下りエッジ）で
ラッチしロック、アンロックの検出信号として出力する
ロック・アンロック判定部とで構成したので、ロック・
アンロック検出回路の構成を簡単にすることができる。

【００８５】請求項１１の発明は、請求項１０の発明に
おいて、ゲートパルス生成部を第２エッジ検出回路、カ
ウンタ、ａカウントデコーダ、ｂカウントデコーダ及び
ＲＳフリップフロップで構成し、ロック・アンロック判
定部を第１エッジ検出回路及びＤフリップフロップで構
成したので、ゲートパルス生成部とロック・アンロック
判定部の構成を簡単にすることができる。

【００８６】請求項１２の発明は、請求項６、７、８又
は９の発明において、ロック・アンロック検出回路を、
ゲートパルス生成部と、ロック・アンロック判定部と、
このロック・アンロック判定部のロック判定信号が複数
回継続したときにロックの検出信号を、アンロック判定
信号が複数回継続したときにアンロックの検出信号を出
力する判定結果積算部とで構成したので、第１ＨＤ信号
と比較信号（例えば第２ＨＤ信号）の位相差が設定値を
超えたら直ちにアンロックと判断するような過敏な判断
を避けることができる。

【００８７】請求項１３の発明は、請求項１２の発明に
おいて、ゲートパルス生成部を、第２エッジ検出回路、
カウンタ、ａカウントデコーダ、ｂカウントデコーダ及
びＲＳフリップフロップで構成し、ロック・アンロック
判定部を、第１エッジ検出回路及びＤフリップフロップ
で構成し、判定結果積算部を第１、第２ゲート回路、第
１、第２積算回路、ｃカウントデコーダ、ｄカウントデ
コーダ及びＲＳフリップフロップで構成し、この判定結
果積算部のＲＳフリップフロップの出力信号をロック、
アンロックの検出信号とするようにしたので、ゲートパ
ルス生成部、ロック・アンロック判定部及び判定結果積
算部の構成を簡単にすることができる。

【図面の簡単な説明】

【図１】本発明による水平同期分離回路の第１実施形態
例を示すブロック図である。

【図２】図１中の切替信号生成回路の具体例を示すブロ
ック図である。

【図３】図１及び図２の作用を説明するタイミングチャ
ートである。

【図４】本発明による水平同期分離回路の第２実施形態
例を示すブロック図である。

【図５】図４の作用を説明するタイミングチャートであ
る。

【図６】本発明による水平同期分離回路の第３実施形態
例を示すブロック図である。

【図７】図６中のロック・アンロック検出回路の具体例
を示すブロック図である。

【図８】図７の作用を説明するタイミングチャートであ
る。

【図９】本発明による水平同期分離回路の第４実施形態
例を示すブロック図である。

【図１０】図６又は図７中のロック・アンロック検出回
路の他の具体例を示すブロック図である。

【図１１】図１０の作用を説明するタイミングチャート
である。

【図１２】合成映像信号を入力とし、ＰＤＰ表示装置や
ＬＣＤ表示装置などの表示装置を出力装置とする映像信
号処理回路を示すブロック図である。

【図１３】図１２中の同期分離回路内に設けられた水平
同期分離回路の従来例を示すブロック図である。

【図１４】図１３の作用を説明する波形図である。

【図１５】図１２中の同期分離回路内に設けられた水平
同期分離回路の他の従来例を示すブロック図である。

【図１６】図１５中の分周器の一例を示すブロック図で
ある。

【図１７】図１６の作用を説明するタイミングチャート
である。

【符号の説明】

１０…アナログ映像処理回路、１１、１１ａ…ロック
・アンロック検出回路、１２…入力端子、１３…ゲ
ートパルス生成部、１４…Ａ／Ｄ（アナログ／ディジ
タル）変換回路、１５…ロック・アンロック判定部、
１６…ディジタル映像処理回路、１７、２７、５７
…エッジ検出回路、１８…同期分離回路、１９…カ
ウンタ、２０…ＰＬＬ回路、２１、２３、４４、４
６、５１、５３…カウントデコーダ、２２…表示装
置、２４、３０…水平同期分離回路、２５、４８、
６５…ＲＳ（リセット・セット）フリッピフロップ、
２６…クランプ・同期スライス回路、２８…マスキン
グ回路、２９、３９、６８…出力端子、３２…ＡＦ
Ｃ（自動周波数制御）回路、３４…位相比較器、３６
…ＬＰＦ（ローパスフィルタ）、３８…ＶＣＯ（電圧
制御発振器）、４０…分周器、４２…カウンタ、
４３…第１ゲート回路、４５…第２ゲート回路、４
７、４９…積算カウンタ、６１、６３…反転回路、
第１ＨＤ信号…第１水平同期信号。

Claims

【特許請求の範囲】

【請求項１】入力した合成映像信号の同期部分をスライ
スして合成同期信号を出力する同期スライス回路と、前
記合成同期信号のうちの水平同期信号以外をマスキング
処理し第１の水平同期信号として出力するマスキング回
路と、発信周波数制御によって前記第１水平同期信号と
位相同期した信号を作成し第２の水平同期信号として出
力するＡＦＣ回路と、設定期間Ｔａ、Ｔｂ毎に切り替え
るための切替信号を作成する切替信号作成回路と、前記
切替信号によって前記第１、第２水平同期信号を切り替
えて出力する切替回路とを具備することを特徴とする水
平同期分離回路。
【請求項２】ＡＦＣ回路は、マスキング回路から出力す
る第１水平同期信号を基準信号として比較信号と位相を
比較し、位相差に応じた信号を出力する位相比較器と、
この位相比較器の出力信号を平滑化して出力するＬＰＦ
と、このＬＰＦの出力電圧に応じてクロックの発振周波
数を変えて出力するＶＣＯと、このＶＣＯの出力クロッ
クの周波数を分周して前記位相比較器へ比較信号として
出力するとともに、この比較信号を第２水平同期信号と
して出力する分周器とからなる請求項１記載の水平同期
分離回路。
【請求項３】入力した合成映像信号の同期部分をスライ
スして合成同期信号を出力する同期スライス回路と、前
記合成同期信号のうちの水平同期信号以外をマスキング
処理し第１の水平同期信号として出力するマスキング回
路と、前記第１水平同期信号を基準信号として比較信号
と位相を比較し、位相差に応じた信号を出力する位相比
較器と、この位相比較器の出力信号を平滑化して出力す
るＬＰＦと、このＬＰＦの出力電圧に応じてクロックの
発振周波数を変えて出力するＶＣＯと、設定期間Ｔａ、
Ｔｂ毎に切り替えるための切替信号を作成する切替信号
作成回路と、前記ＶＣＯの出力クロックの周波数を分周
して第２の水平同期信号を作成するとともに、前記切替
信号で前記第１、第２水平同期信号を切り替えて出力す
る分周・切替回路とを具備してなることを特徴とする水
平同期分離回路。
【請求項４】分周・切替回路は、ＶＣＯの出力するクロ
ックを計数するカウンタと、このカウンタの計数値が分
周比に対応したＸになったことをデコードして信号を出
力するＸカウントデコーダと、前記カウンタの計数値が
Ｙ（Ｙ＜Ｘ）になったことをデコードして信号を出力す
るＹカウントデコーダと、第１水平同期信号の立下り又
立上りのエッジを検出するエッジ検出回路と、このエッ
ジ検出回路の検出信号と前記Ｘカウントデコーダの出力
信号とを切替信号で切り替えて前記カウンタのリセット
側へ出力する切替回路と、この切替回路の出力信号をセ
ット信号、前記Ｙカウントデコーダの出力信号をリセッ
ト信号とするＲＳフリップフロップとを具備し、このＲ
Ｓフリップフロップの出力信号を水平同期信号として出
力するとともに位相比較器へ比較信号として出力してな
る請求項３記載の水平同期分離回路。
【請求項５】同期スライス回路から出力する合成同期信
号から垂直同期信号を分離する垂直同期分離回路を設
け、切替信号作成回路は、前記垂直同期信号と第１水平
同期信号とに基づいて、和が１フィールド期間となる設
定期間Ｔａ、Ｔｂ毎に切り替えるための切替信号を作成
してなる請求項１、２、３又は４記載の水平同期分離回
路。
【請求項６】入力した合成映像信号の同期部分をスライ
スして合成同期信号を出力する同期スライス回路と、前
記合成同期信号のうちの水平同期信号以外をマスキング
処理し第１の水平同期信号として出力するマスキング回
路と、発信周波数制御によって前記第１水平同期信号と
位相同期した信号を作成し第２の水平同期信号として出
力するＡＦＣ回路と、前記第１、第２水平同期信号の位
相差が設定値以下か否かに基づいてロック、アンロック
の検出信号を出力するロック・アンロック検出回路と、
このロック、アンロックの検出信号で前記第１、第２水
平同期信号を切り替えて出力する切替回路とを具備して
なることを特徴とする水平同期分離回路。
【請求項７】ＡＦＣ回路は、マスキング回路から出力す
る第１水平同期信号を基準信号として比較信号と位相を
比較し、位相差に応じた信号を出力する位相比較器と、
この位相比較器の出力信号を平滑化して出力するＬＰＦ
と、このＬＰＦの出力電圧に応じてクロックの発振周波
数を変えて出力するＶＣＯと、このＶＣＯの出力クロッ
クの周波数を分周して前記位相比較器へ比較信号として
出力するとともに、この比較信号を第２の水平同期信号
として出力する分周器とからなる請求項６記載の水平同
期分離回路。
【請求項８】入力した合成映像信号の同期部分をスライ
スして合成同期信号を出力する同期スライス回路と、前
記合成同期信号のうちの水平同期信号以外をマスキング
処理し第１の水平同期信号として出力するマスキング回
路と、前記第１水平同期信号を基準信号として比較信号
と位相を比較し、位相差に応じた信号を出力する位相比
較器と、この位相比較器の出力信号を平滑化して出力す
るＬＰＦと、このＬＰＦの出力電圧に応じてクロックの
発振周波数を変えて出力するＶＣＯと、このＶＣＯの出
力クロックの周波数を分周して第２の水平同期信号を作
成するとともに、前記第１、第２水平同期信号を切り替
えて出力する分周・切替回路と、前記第１、第２水平同
期信号の位相差が設定値以下か否かに基づいてロック、
アンロックの検出信号を出力するロック・アンロック検
出回路とを具備し、前記分周・切替回路は、前記ロッ
ク、アンロックの検出信号で前記第１、第２水平同期信
号を切り替えて出力してなることを特徴とする水平同期
分離回路。
【請求項９】分周・切替回路は、ＶＣＯの出力するクロ
ックを計数するカウンタと、このカウンタの計数値が分
周比に対応したＸになったことをデコードして信号を出
力するＸカウントデコーダと、前記カウンタの計数値が
Ｙ（Ｙ＜Ｘ）になったことをデコードして信号を出力す
るＹカウントデコーダと、第１水平同期信号の立下り又
立上りのエッジを検出するエッジ検出回路と、このエッ
ジ検出回路の検出信号と前記Ｘカウントデコーダの出力
信号と切り替えて前記カウンタのリセット側へ出力する
切替回路と、この切替回路の出力信号をセット信号、前
記Ｙカウントデコーダの出力信号をリセット信号とする
ＲＳフリップフロップとを具備し、このＲＳフリップフ
ロップの出力信号を水平同期信号として出力するととも
に位相比較器へ比較信号として出力してなる請求項８記
載の水平同期分離回路。
【請求項１０】ロック・アンロック検出回路は、第２水
平同期信号の立上りエッジ（又は立下りエッジ）を含む
設定期間Ｔｈだけ導通期間としたゲートパルスを生成す
るゲートパルス生成部と、このゲートパルスを第１水平
同期信号の立上りエッジ（又は立下りエッジ）でラッチ
しロック、アンロックの検出信号として出力するロック
・アンロック判定部とからなる請求項６、７、８又は９
記載の水平同期分離回路。
【請求項１１】ゲートパルス生成部は、第２水平同期信
号の立上りエッジ（又は立下りエッジ）を検出する第２
エッジ検出回路と、ＶＣＯの出力するクロックを計数
し、計数値が前記第２エッジ検出回路の検出信号でクリ
アされるカウンタと、このカウンタの計数値が設定期間
Ｔｈの始期と終期の一方に対応したａになったことをデ
コードして信号を出力するａカウントデコーダと、前記
カウンタの計数値が設定期間Ｔｈの始期と終期の他方に
対応したｂになったことをデコードして信号を出力する
ｂカウントデコーダと、前記ａ、ｂカウントデコーダの
一方の出力信号をセット信号、他方の出力信号をリセッ
ト信号としてゲートパルスを出力するＲＳフリップフロ
ップとからなり、ロック・アンロック判定部は、第１水
平同期信号の立上りエッジ（又は立下りエッジ）を検出
する第１エッジ検出回路と、前記ＲＳフリップフロップ
の出力するゲートパルスを第１エッジ検出回路の検出信
号でラッチしロック、アンロックの検出信号として出力
するＤフリップフロップとからなる請求項１０記載の水
平同期分離回路。
【請求項１２】ロック・アンロック検出回路は、第２水
平同期信号の立上りエッジ（又は立下りエッジ）を含む
設定期間Ｔｈだけ導通期間としたゲートパルスを生成す
るゲートパルス生成部と、このゲートパルスを第１水平
同期信号の立上りエッジ（又は立下りエッジ）でラッチ
しロック、アンロックの判定信号を出力するロック・ア
ンロック判定部と、このロック・アンロック判定部のロ
ック判定信号が複数回継続したときにロックの検出信号
を、アンロック判定信号が複数回継続したときにアンロ
ックの検出信号を出力する判定結果積算部とからなる請
求項６、７、８又は９記載の水平同期分離回路。
【請求項１３】ゲートパルス生成部は、第２水平同期信
号の立上りエッジ（又は立下りエッジ）を検出する第２
エッジ検出回路と、ＶＣＯの出力するクロックを計数
し、計数値が前記第２エッジ検出回路の検出信号でクリ
アされるカウンタと、このカウンタの計数値が設定期間
Ｔｈの始期と終期の一方に対応したａになったことをデ
コードして信号を出力するａカウントデコーダと、前記
カウンタの計数値が設定期間Ｔｈの始期と終期の他方に
対応したｂになったことをデコードして信号を出力する
ｂカウントデコーダと、前記ａ、ｂカウントデコーダの
一方の出力信号をセット信号、他方の出力信号をリセッ
ト信号としてゲートパルスを出力するＲＳフリップフロ
ップとからなり、ロック・アンロック判定部は、第１水
平同期信号の立上りエッジ（又は立下りエッジ）を検出
する第１エッジ検出回路と、前記ＲＳフリップフロップ
の出力するゲートパルスを前記第１エッジ検出回路の検
出信号でラッチするＤフリップフロップとからなり、判
定結果積算部は、前記Ｄフリップフロップの反転Ｑ出力
をゲート信号として第１水平同期信号の通過を制御する
第１ゲート回路と、前記ＤフリップフロップのＱ出力を
ゲート信号として第１水平同期信号の通過を制御する第
２ゲート回路と、前記第１、第２ゲート回路を通過した
第１水平同期信号を計数する第１、第２積算回路と、前
記第１積算回路の計数値がｃ（ｃは２以上の整数）にな
ったことをデコードして信号を出力するとともに、この
出力信号を前記第２積算回路へのクリア信号とするｃカ
ウントデコーダと、前記第２積算回路の計数値がｄ（ｄ
は２以上の整数）になったことをデコードして信号を出
力するとともに、この出力信号を前記第１積算回路への
クリア信号とするｄカウントデコーダと、前記ｃ、ｄカ
ウントデコーダの一方の出力信号をセット信号、他方の
出力信号をリセット信号とするＲＳフリップフロップと
からなり、このＲＳフリップフロップの出力信号をロッ
ク、アンロックの検出信号としてなる請求項１２記載の
水平同期分離回路。