JPH06244198A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH06244198A JPH06244198A JP2590593A JP2590593A JPH06244198A JP H06244198 A JPH06244198 A JP H06244198A JP 2590593 A JP2590593 A JP 2590593A JP 2590593 A JP2590593 A JP 2590593A JP H06244198 A JPH06244198 A JP H06244198A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive film
- forming
- insulating film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
の耐圧を低下させることなく狭チャネル効果を防止した
トランジスタを得ること。 【構成】 半導体基板1に形成された絶縁膜5に囲まれ
た領域にゲート,ソース,ドレイン電極6,10a,1
0bが埋め込まれ、かつソース及びドレイン電極と素子
分離絶縁膜5との間にサイドウォール8が形成されてい
る。
Description
製造方法に関するものである。
circuit) の高集積化が進むに従い、トランジスタの微
細化が活発に研究されている。各トランジスタは素子分
離のために、絶縁膜であるシリコン酸化膜で囲まれてい
る。この酸化膜は通常LOCOS(local oxidation of
Si) 法により形成される。LOCOS法は文献「超高速
MOSデバイス」,菅野卓雄監修,香山晋編(培風館)
(1986)のp136に示されるように、シリコン窒
化膜をマスクに基板シリコンを酸化することにより形成
する。このシリコン酸化膜はその周辺部でバーズビーク
と呼ばれるような緩やかな形状を示す。その上に形成さ
れるゲート電極配線は下地段差が緩やかであるため、パ
ターニング時のエッチング残が発生しにくい利点がある
一方、文献「サブミクロンデバイスI」,小柳光正著
(丸善)(1987)p138〜p147に説明されて
いるように、チャネル領域にまでバーズビークが食い込
み、また、高濃度の不純物からなるチャネルストッパ領
域4もチャネル領域へと食い込むため、狭チャネル効果
というMOSトランジスタの微細化の妨げとなる現象を
生じさせる欠点も持っている。
ネル幅方向の断面図を示す。図において、1は半導体基
板、2はゲート酸化膜、4はチャネルストッパ領域、5
は絶縁膜からなる素子分離膜、6はゲート電極である。
絶縁膜5はバーズビークと呼ばれる緩やかなカーブを形
成しており、ゲート電極6は該バーズビークに乗り上げ
るように形成されている。狭チャネル効果は、上記文献
「サブミクロンデバイスI」p147に記述されるよう
に、バーズビークのテーパー角度が小さいほど起こりや
すくなる。このため、バーズビークによる狭チャネル効
果を防止する素子分離方法として、例えば、文献「超高
速MOSデバイス」p141〜142のSEPOXやp
144のモード素子分離のように、シリコン基板上に素
子分離用酸化膜を形成して、テーパー角を大きくする方
法が考えられている。しかし、このような方法では酸化
膜の下地段差が大きくなり、ゲート電極配線のパターニ
ングが困難であるという欠点がある。
ている他の素子分離方法では、基板シリコンをエッチン
グすることにより発生するダメージや、基板シリコンを
酸化した時のストレスが大きくなり、欠陥を発生させ、
リーク電流が増大するといった欠点がある。
高集積化を行うためには、素子分離は狭チャネル効果の
防止や、ゲート電極等の配線形成の容易さや、不純物拡
散層と基板とのリーク電流の抑制といった課題を解決す
るものでなければならず、LOCOS法に代わる方法を
開発する必要性が近年特に強くなってきている。
子分離方法では、狭チャネル効果の防止,ゲート配線を
容易にすること,基板シリコンにストレスやダメージを
加えないことといった要求を同時に満たすことができな
いという問題点があった。
ためになされたもので、トランジスタの微細化が可能と
なる半導体装置、及びその製造方法を提供することを目
的とする。
置は、半導体基板上に形成された絶縁膜により囲まれる
領域に、ゲート電極となる導電性膜とソース及びドレイ
ン電極となる導電性膜を埋め込むように形成して平坦化
し、さらに、ソース及びドレイン電極と上記絶縁膜との
間、及び、ゲート電極と上記ソース及びドレイン電極の
間に絶縁膜からなるサイドウォールを形成するようにし
たものである。
されたゲート電極領域を有するソース及びドレイン電極
と、該ゲート電極領域に設けられたゲート電極と、上記
ソース及びドレイン電極と隣接する絶縁膜と、該絶縁膜
と上記ソース及びドレイン電極との間に設けられた絶縁
膜のサイドウォールよりなり、さらに、ゲート電極領域
表面とソース及びドレイン電極表面に絶縁膜を有し、上
記ソース及びドレイン電極表面及び該ソース及びドレイ
ン電極に隣接する絶縁膜表面が平坦化されているもので
ある。
分離用絶縁膜を半導体基板上に形成することにより、狭
チャネル効果を防止することが可能となる。
面を導電性膜形成時に平坦化することにより、半導体装
置上の配線を容易に形成することができる。
第1の実施例による半導体装置の製造工程を示す断面図
であり、図1(h) は図1(g) のゲート電極方向の断面図
である。図において、1は半導体基板、2はゲート酸化
膜、3は第1の導電性膜、4はチャネルストッパ領域、
5は絶縁膜、6はゲート電極、7は不純物拡散層領域、
8はサイドウォール、9は第2の導電性膜、10は埋込
電極、11は配線、50は濃度の低い不純物拡散層であ
る。
(a) に示すように、半導体基板1上にゲート酸化膜2を
熱酸化法やCVD法等により形成し、その上に第1の導
電性膜3、例えば多結晶シリコン膜をCVD法等により
形成する。
導電性膜3を、写真製版及びエッチングの組み合わせに
より、トランジスタを形成する領域にのみ導電性膜3が
残るようにパターニングを行う。その後、チャネルスト
ッパ用の不純物(ボロン等)を、注入エネルギー40〜
80keV、注入量5E11〜5E12cm-2でイオン
注入し、熱拡散を行って半導体基板表面1にチャネルス
トッパ領域4を形成する。
等により素子分離用の絶縁膜5を形成する。
バック法、又は研磨法により絶縁膜5を平坦にし、第1
の導電性膜3と同じ高さにする。
エッチングの組み合わせによりパターニングして、ゲー
ト電極6を形成する。その後、LDD(lightly doped d
rain) 構造のトランジスタを形成する方法と同様に、注
入エネルギー50〜100keV、注入量1E13〜5
E14cm-2でイオン注入することにより濃度の低い不
純物拡散層50を形成した後、絶縁膜のCVD法、及び
エッチングの組み合わせによりサイドウォール8を形成
し、その後、注入エネルギー40〜80keV、注入量
1E15〜5E15cm-2でイオン注入し、半導体基板
1上に不純物濃度の高い不純物拡散層7を形成する。n
チャネルトランジスタの場合、例えば、ヒ素を注入し、
n型のソース及びドレイン領域である不純物拡散層7が
ゲートの両側に形成される(図1(d))。
を形成する(図1(e))。
法により第2の導電性膜9を、ゲート電極6又は素子分
離用絶縁膜5のもとの高さまでエッチングした後、さら
にエッチングを行う。例えば、絶縁膜5のもとの膜厚が
700nmの場合、最終的に500nmになるまでエッ
チングを行う。これにより、半導体基板1上に埋込電極
10を形成すると同時に、ゲート電極6と埋込電極10
とをサイドウォール8により電気的に絶縁することがで
きる(図1(f))。
を形成し、該導電性膜にパターニングを施し、ゲート電
極6及びソース,ドレイン電極10上に配線11を形成
する(図1(g))。
(h) に示すように、ゲート電極を素子分離用絶縁膜5で
囲まれた領域に埋め込むように形成し、かつ、表面を完
全に平坦化させたことにより、その表面での配線パター
ニングを容易とすることができる。また、素子分離用絶
縁膜5を基板に対し垂直になるように形成したことによ
り、狭チャネル効果を防止することが可能となる。
示すゲート電極6に直角な方向の断面図については、素
子分離用絶縁膜5にサイドウォール8を形成したことに
より、LDDトランジスタと同様、チャネルストッパ領
域7と、ソース又はドレイン領域の不純物拡散層4との
間での濃度勾配を緩やかとすることができる。従って、
ソース又はドレイン領域と、チャネルストッパ領域との
間の電界が緩やかになり、この間でのブレークダウン電
圧を高くできる、すなわち、リーク電流を小さくできる
効果がある。
線材は、多結晶シリコンの他、金属や金属シリサイド、
又はこれらの2層以上の多層膜であってもよい。特にシ
リサイドの場合、本実施例1は従来のサリサイドプロセ
スの代替技術としてこれを用いることができる。
ク、又は研磨工程において、絶縁膜5が第1の導電性膜
3上に残るようにし、図1(d) 及び(e) で示す工程の
後、図1(f) の工程において、導電性膜3の高さよりも
低い位置まで第2の導電性膜9をレジストエッチバッ
ク、又は研磨するようにしてもよい。また、上記第1の
導電性膜3上に残された絶縁膜5の高さよりも低く、か
つ、絶縁膜5が残るように表面を平坦にエッチングする
ようにしてもよい。ただし、第1の導電性膜3上に絶縁
膜5が残る場合、その後形成される配線と、ゲート電極
6と、埋込電極10とを接続するためには、絶縁膜5に
コンタクトホールを開口する必要がある。
膜3をゲート電極として用いたが、ゲート電極用の導電
性膜を形成し直すようにしてもよい。即ち、図2(a) な
いし(g) は本発明の第2の実施例の半導体装置の製造工
程を示す図である。図において、1は半導体基板、2は
ゲート酸化膜、3は第1の導電性膜、4はチャンネルス
トッパ領域、5は絶縁膜、6はゲート電極、7は不純物
拡散層領域、8はサイドウォール、12は第2のゲート
酸化膜、13は第3の導電性膜、50は濃度の低い不純
物拡散層である。
(b),(c) は実施例1での図1(a),(b),(c) と同様の工程
であり、その後、図2(d) に示すように、第1の導電性
膜3を除去する。
この段階でMOSトランジスタのしきい値電圧を所定の
値に設定するためのチャネルドープや、ラッチアップ防
止のために、高エネルギー注入によるリトログレードウ
ェルの形成(「サブミクロンデバイスI」小柳光正著p
214参照)を施すことができる。
ゲート酸化膜12を形成した後、CVD法等により導電
性膜を形成し、その後、表面をレジストエッチバック、
又は研磨法により平坦化し、第3の導電性膜13を形成
する(図2(e))。
により第3の導電性膜13をパターニングし、ゲート電
極6を形成する(図2(f))。
により、絶縁膜のサイドウォール8を形成する。この
時、図1(d) と全く同様に不純物拡散層7を形成する
(図2(g))。以後は図1(e),(f),(g) と同様の工程を行
う。
て、ゲート酸化膜2は第1の導電性膜3をエッチングす
る時のストッパとして利用しているが、例えば第1の導
電性膜3が多結晶シリコンの場合には、基板の単結晶シ
リコンに対し選択的にエッチングすることが可能である
ため、図2(a),(b),(c) においてゲート酸化膜2はなく
てもよい。
去しない場合には、図2(e) において第2のゲート酸化
膜12を形成し直す必要はない。
(例えば IEEE IEDM p.221, M. Sugiyama et. al. (198
9)) にも適用できるものである。
施例による半導体装置の製造工程を示す図である。図に
おいて、図1と同一符号は、同一又は相当する部分を示
し、31はエミッタ電極、32はベース電極、33はコ
レクタ電極、34はn+ 拡散層、35はp拡散層、36
はn- 拡散層、37はn+ 拡散層、38はn+ 埋込み
層、39はSiO2 、40は多結晶シリコン膜、41は
フォトレジストである。
1,ベース電極32,コレクタ電極33に導電性膜、例
えば多結晶シリコンを用い、表面を完全平坦化したデバ
イスである。その製造方法は、実施例1または2におい
て、ゲート酸化膜を形成しない場合と同様であり、製造
工程を以下に説明する。
絶縁膜5を形成したのち、該絶縁膜を開孔し、バイポー
ラトランジスタを形成する領域を設け、As等を注入エ
ネルギー100〜200keV、注入量1E15〜5E
15cm-2でイオン注入し、熱拡散を行い、n+ 埋込み
層38を形成し、同様に注入エネルギー50〜100k
eV、注入量1E13〜5E14cm-2でイオン注入を
行い、n- 拡散層36を形成する。
を形成し、その後研磨等により絶縁膜5と同じ高さにな
るように表面を平坦化させる(図3(b))。
ッチングの組合せにより、エミッタ電極及びゲート電極
を形成する領域を開孔し、ボロン等を注入エネルギー2
0〜40keV、注入量1E13〜1E14cm-2でイ
オン注入し、熱拡散を行い、P拡散層35を形成する
(図3(c))。
晶シリコンをCVD法により形成し、Asを注入エネル
ギー50〜80keV、注入量5E15〜1E16cm
-2でイオン注入を行うか、または、リンドープを行った
のち、表面を平坦化して多結晶シリコン膜40を得る。
とエッチングの組合せにより多結晶シリコン膜40から
エミッタ電極31を形成する。ただし、この時、熱処理
は行わない。
ッチングの組合せによりSiO2 膜39を開孔してコレ
クタ電極を形成する領域を設けたのち、エミッタ電極3
1、絶縁膜5およびSiO2 膜39の側面にサイドウォ
ール8を設ける(図3(g))。
41を形成し、写真製版によりコレクタが形成される領
域を開孔したのち、サイドウォール8とフォトレジスト
41をマスクとしてAs等を注入エネルギー50〜10
0keV、注入量1E15〜5E15cm-2でイオン注
入を行い、n+ 拡散層37を設ける(図3(h))。
を行う。エミッタ層には図3(d) の工程に示したように
PまたはAsが注入されているので、エッチング電極3
1直下にn型拡散層34が形成される(図3(i))。
晶シリコン膜を形成し、表面を研磨法等によりサイドウ
ォール8の高さ以下とし、かつ、平坦化することによ
り、ベース電極32,コレクタ電極33が形成され、図
3(c) に示すようなバイポーラトランジスタが得られ
る。
現されているため、その後の配線のパターニングが容易
になるという利点がある。
造方法は、図4に示すようなポリシリコン・ソースドレ
イン・トランジスタにも適用できる(IEEE Elect. Dev.
Lett. EDL-7.p.314, T.Y.Huang et. al. (1986) )。
しかし、上記実施例1及び2に示すようなサイドウォー
ル8が素子分離絶縁膜5とソース,ドレイン電極10の
間にないため、チャネルストッパ4と、ソース又はドレ
イン領域7との間での濃度勾配が大きくなり、これらの
領域間の耐電圧が小さいという問題が発生し、このまま
では現実のデバイスには使用できない。以下ではこの問
題点を容易に解決することができる本発明の第4の実施
例について説明する。
例による半導体装置の製造方法における製造工程を示し
た図である。図において、1は半導体基板、3は第1の
導電性膜、4はチャンネルストッパ領域、5は絶縁膜、
6はゲート長0.5〜1μmのゲート電極、7は不純物
拡散層領域、8はサイドウォール、10は埋め込み電
極、14は第2の絶縁膜、51はゲート電極になる領域
である。
半導体基板1、例えばシリコン基板に第1の導電性膜
3、例えば多結晶シリコンを形成する(図5(a))。
1の導電性膜3をパターニングし、トランジスタが形成
される領域のみに残るようにする(図5(b))。
り絶縁膜、例えばシリコン酸化膜からなる幅約200n
mのサイドウォール8を形成する。これは通常のLDD
トランジスタのサイドウォールの形成法と同様の方法を
用いる。そして、チャネルストッパ用不純物を注入エネ
ルギー40〜80keV、注入量5E11〜5E12c
m-2で注入して拡散させ、チャネルストッパ領域4を形
成する(図5(c))。
シリコン酸化膜を形成した後、レジストエッチバック、
又は研磨法により平坦化し、第1の導電性膜3と同じ高
さになるようにする。その後、第1の導電性膜3にイオ
ン注入法等により不純物を注入エネルギー40〜80k
eV、注入量1E15〜5E15cm-2で注入する(図
5(d))。
とエッチング法の組み合わせを施し、ゲート電極が形成
される領域51を形成する。この時、残った部分はソー
ス又はドレイン領域の埋込電極10となる。その後、熱
処理により、ソース及びドレイン領域の埋込電極10の
導電性膜から半導体基板表面に不純物を拡散させ、不純
物拡散層領域7を形成する(図5(e))。
法やCVD法により第2の絶縁膜14、例えばシリコン
酸化膜を形成し、その後、第2の導電性膜、例えば多結
晶シリコンをCVD法により堆積した後、写真製版とエ
ッチングの組み合わせによりパターニングし、ゲート電
極6を形成する(図5(f))。
結晶シリコン)上に形成した第1の導電性膜3(多結晶
シリコン)を選択的にエッチングするようにしている
が、選択比は3程度と小さく、基板1をエッチングする
ことがあり、素子分離領域にダメージが入り、リーク電
流を増大させてしまうことがある。これを防止する方法
を図6について以下に示す。
5を形成し、その上に第1の導電性膜3を形成し、写真
製版、及びエッチング法によりパターニングする(図6
(a))。
を形成した後、チャネルストッパ領域4を形成し、さら
に図5(d) と同様に絶縁膜5を形成し平坦化する(図6
(b))。
らにシリコン酸化膜15が除去されるまで全面をエッチ
バックする。この時、シリコン酸化膜15の厚さは50
nm以下であり、絶縁膜5の厚さは500nm以上であ
るため、上記全面エッチバックによる絶縁膜5の膜減り
はこれを無視することができる(図6(c))。
成し、レジストエッチバック、又は研磨法により表面を
平坦にする。この時、第3の導電性膜9はCVD法によ
り直接ドープトポリシリコンを形成してもよく、あまり
ドープしていないポリシリコンを形成してもよい。但
し、後者の場合、第3の導電性膜9を形成した後にイオ
ン注入法により不純物を注入する必要がある(図6
(d))。以後の工程は、図5(e),(f) の工程と同じであ
る。
ールを設けることにより、濃度勾配を緩やかにすること
が可能となり、素子分離絶縁膜とソース,ドレイン電極
間の耐電圧を大きくできる効果がある。
3の端部にサイドウォール8を形成する方法は、上記実
施例1及び2にもこれを適用することができる。この場
合、チャネルストッパ領域の不純物がトランジスタのゲ
ート電極下のチャネル領域に拡散することを防ぐことが
でき、さらに効果的に狭チャネル効果を抑制することが
できる。
(h) に対応する図であるが、チャネル領域へのチャネル
ストッパ領域の侵入が防止されている様子を示す。
で示す工程の後、図8(a) に示すように、CVD法によ
り絶縁膜16(例えばシリコン酸化膜)を形成し、その
後、ゲート領域を図5(e) と同様パターニングし(図8
(b))、さらに、図5(f) で示す工程を行うことによりト
ランジスタを形成してもよい。このような構成とするこ
とによってゲートとソース,ドレイン間の絶縁性(耐
圧)を高め、また、寄生容量を減少させる効果が得られ
る。また、同様の理由より、図8(b) の工程で、ソー
ス,ドレイン電極側壁にサイドウォールを形成してもよ
い。また、図8(a) の絶縁膜16は、図5(d) の工程に
おいて、絶縁膜5が第1の導電性膜3上に残るようにエ
ッチバックを行うことにより形成してもよい。従って、
この場合は、図8(a) において、CVD法により絶縁膜
17を形成する必要がなくなる。
ンジスタのソース,ドレイン,ゲートと、他のトランジ
スタのソース,ドレイン,ゲート電極とを配線するに
は、絶縁膜14を除去し、さらに配線を形成する必要が
ある。この場合、ゲート電極にさらに配線の膜厚分の段
差が加わるために、その後、該配線の上方にさらに配線
をパターニングすることが困難であること、そして段差
のある配線上に形成された層間絶縁膜に開口されるコン
タクトホールは深さに差が生じるため、深いホールと浅
いホールを開孔するためのエッチングを同時に行うと、
浅いホールに対してはオーバーエッチ量が増えるため
に、浅いホールのホールサイズが大きくなったり、下地
配線をエッチングしたりする問題がある。以下、この問
題を解決する本発明の第6の実施例を説明する。
例による半導体装置の製造方法における製造工程を示す
図である。図において、1は半導体基板、3は第1の導
電性膜、4はチャンネルストッパ領域、5は絶縁膜、8
はサイドウォール、9は第2の導電性膜、11はソー
ス,ドレイン領域からの配線、14は第2の絶縁膜、1
5はシリコン酸化膜、21は開孔された配線領域であ
る。
上記実施例4の図6(b) で示す段階を示している。次
に、写真製版とエッチングとの組み合わせにより配線が
施されるべき領域を絶縁膜5に開口することによって、
配線領域21を得る(図9(b))。
シリコン酸化膜15を除去する(図9(c))。
トエッチバック、又は研磨法により表面を平坦化する
(図9(d))。この工程により、ソース又はドレインとな
る領域からの配線11が自己整合的に形成される。
グしてゲート電極形成領域51を形成し、熱処理により
不純物拡散層7を形成したのち、基板表面1、及び第3
の導電性膜9表面を酸化し、絶縁膜14を形成する(図
9(e))。
CVD法等により形成し、写真製版とエッチングとの組
み合わせによりパターニングし、ゲート電極6を形成す
る(図9(f))。
領域、又は図9(d) で形成される配線とを電気的に接続
する場合、図9(e) で形成された絶縁膜14を除去する
必要がある。以下にその工程を示す。
図において、24は配線用コンタクト窓である。電気的
にゲート電極6と図9(d) で形成された配線とを接続す
るために配線上の一部の絶縁膜14を写真製版とエッチ
ングとの組み合わせにより除去し、配線用コンタクト窓
24を形成する(図10(b))。
ゲート電極6を形成する(図10(c))。
記実施例1又は2に対しても適用できるものである。即
ち、図11(a) ないし(c) は本発明の第7の実施例を示
す。図11(a) は本発明の第1の実施例における図1
(d) の状態の半導体装置に、写真製版とエッチングとの
組み合わせにより絶縁膜5に配線を形成すべき領域21
をパターニングした状態を示すものである。
えば多結晶シリコン膜を形成し、レジストエッチバッ
ク、又は研磨法により表面を平坦化する。この時、実施
例1又は2と同様、ゲート電極6のもとの高さより低く
なるまで削る(図11(b))。この段階で、埋込電極10
と配線11とが同時に、かつ自己整合的に形成される。
の半導体装置の断面図である。この場合、ゲート電極6
から、他のトランジスタの電極等に接続されるような配
線11が施される例を示している。上述したように、埋
込電極10を形成する際に、配線11を同時にかつ自己
整合的に形成することができ、さらに、良好な平坦性を
実現できる利点がある。なお、すでに述べたように、埋
込電極10はシリサイド膜や金属膜であってもよい。ま
た、実施例3で示されるような半導体装置に対しても適
用できる。
おいては、ゲート電極6の膜厚分の段差が残る。この段
差もなくす方法について以下に説明する。図12(a) な
いし(c) は本発明の第8の実施例を示す工程図である。
まず、上記実施例5の図8(b) で示される工程の後、酸
化性雰囲気下で半導体装置表面に熱処理を施し、ゲート
酸化膜2を形成し、熱処理により不純物拡散層7を形成
する(図12(a))。
により、絶縁膜16に配線を形成する領域21を形成す
る(図12(b))。
し、その後エッチバック、又は研磨法により平坦化し、
ゲート電極6及び配線11を形成する(図12(c))。
絶縁膜16をパターニングする際、配線となる領域21
も形成しておき、その後、酸化処理を行うことによりゲ
ート電極となる領域5bおよび配線領域21の表面を酸
化したのち、ソース又はドレイン領域の埋込電極3表面
の配線領域に形成される酸化膜のみを図12(b) の工程
で写真製版とエッチングの組み合わせにより除去するよ
うにしてもよい。
の第9の実施例による半導体装置の製造方法における工
程図である。図13(a) は実施例4に示す半導体装置の
図5(d) の工程の後、表面にシリコン窒化膜17を形成
し、さらに絶縁膜16を形成した後、ゲート電極領域5
1、及び配線の領域21の絶縁膜16を、写真製版とエ
ッチングの組み合わせによりパターニングし、さらに、
同様な方法でゲート電極領域51のシリコン窒化膜1
7、及び導電性膜3をパターニングし、ソース,ドレイ
ン領域の電極10を形成した後、酸化性雰囲気下で熱処
理を施し、ゲート酸化膜2を形成した状態を示すもので
ある。
17を、絶縁膜16をマスクとして、選択的にエッチン
グする(図13(b))。
次にレジストエッチバック、及び研磨法により平坦化
し、ゲート電極6、及び配線11を形成する(図13
(c))。
効果を得ることができる。
は、トランジスタを形成した後、配線11を施すように
しているが、ゲート電極6上の配線11がソース又はド
レイン領域9とショートしないためには、サイドウォー
ル8の幅以上に写真製版の位置合わせがずれないことが
必要である。従って、半導体装置の微細化がさらに進む
と、より正確な位置合わせ精度が要求される。また、ゲ
ート電極6幅に対して配線11幅を狭くする等の必要が
あり、配線幅11を狭くするとさらに微細加工技術が困
難になる。本発明の第10の実施例はこのような問題点
を解決するものである。
実施例による半導体装置の製造工程を示すものである。
まず、半導体基板1上にゲート酸化膜2を熱酸化法等に
より形成し、次に第1の導電性膜3をCVD法等により
形成し、その後シリコン窒化膜17をCVD法により形
成する(図14(a))。
によりシリコン窒化膜17と第1の導電性膜3との積層
膜をパターニングし、チャネルストッパ領域4を形成
し、その後CVD法により絶縁膜5を形成した後、レジ
ストエッチバック、又は研磨法により平坦化する(図1
4(b))。
によりシリコン窒化膜17及び第1の導電性膜3をパタ
ーニングし、ゲート電極6を形成する。
よりサイドウォール8を形成する。この時、実施例1の
図1(d) と同様、不純物拡散層7を形成する(図14
(c))。
形成した後、レジストエッチバック、又は研磨法により
平坦化し、埋込電極10を形成する(図14(d))。
により、埋込電極10の表面のみを酸化し、シリコン酸
化膜14を形成する(図14(e))。
を除去し、その後CVD法等により導電性膜11、例え
ば多結晶シリコン膜を形成し、写真製版とエッチングと
の組み合わせにより配線11を形成する(図14(f))。
14をエッチングし、その後、配線11と同様に、第2
の配線18を形成する(図14(g))。
ン窒化膜を利用して、埋込電極10の表面にのみシリコ
ン酸化膜14を形成し、これをマスクとして電極11を
構成するようにしたので、ゲート電極6上の微細加工が
可能となる。
縁膜19、例えばシリコン酸化膜をCVD法により形成
し、コンタクトホール20を開口し、その後、第2の配
線18を形成するようにしてもよい(図14(h))。
に示す方法によっても同様の効果を奏する半導体装置が
得られる。まず、上記実施例1の図1(c) または上記実
施例2の図2(e) で示される工程のあと、シリコン窒化
膜17をCVD法等で形成する(図15(a))。
せによりゲート電極6を形成する(図15(b))。
ち、エッチバックによりサイドウォール8を形成する。
この時、実施例1同様、不純物拡散層領域7を形成する
(図15(c))。
ッチバック又は研磨法により平坦化し、埋め込み電極1
0を形成する(図15(d))。
11を施すが、実施例8の図14(f) 以下と同様である
ため説明は省略する。
パー角の大きい絶縁膜からなるサイドウォールによって
素子分離を行うようにしたので、狭チャネル効果を防止
し、半導体装置をさらに微細化することが可能となる効
果がある。
成された絶縁膜により囲まれたトランジスタ領域にゲー
ト,ソース,ドレイン電極を埋め込み、その表面を平坦
化するようにしたので、その後の配線の形成を容易に、
かつ、正確に行うことができ、半導体装置をさらに微細
化することが可能となる効果がある。
造工程を示す断面図である。
造工程を示す断面図である。
造工程を示す断面図である。
スタの断面図である。
造工程を示す断面図である。
造工程を示す断面図である。
造工程を示す断面図である。
造工程を示す断面図である。
造工程を示す断面図である。
製造工程を示す平面図である。
製造工程を示す断面図である。
製造工程を示す断面図である。
製造工程を示す断面図である。
の製造工程を示す断面図である。
の製造工程を示す断面図である。
Claims (19)
- 【請求項1】 半導体基板上に形成された第1のゲート
酸化膜、及び該ゲート酸化膜上に設けられた第1の導電
性膜からなるゲート電極と、 該ゲート電極の側部に隣接して設けられた第2の導電性
膜からなるソース,ドレイン電極と、 該ソース,ドレイン電極の側面にそれぞれ設けられた第
1の絶縁膜と、 上記ゲート電極とソース,ドレイン電極との間、及び、
該ソース,ドレイン電極と第1の絶縁膜との間に設けら
れた第2の絶縁膜からなるサイドウォールとを備え、 上記ゲート電極と、上記ソース,ドレイン電極と、上記
第1の絶縁膜とが同一の高さとなるように平坦化されて
いることを特徴とする半導体装置。 - 【請求項2】 半導体基板に第1のゲート酸化膜を形成
し、該第1のゲート酸化膜上に第1の導電性膜を形成
し、該第1の導電性膜をパターニングし、トランジスタ
を形成する領域に上記ゲート酸化膜、及び第1の導電性
膜を残す工程と、 上記半導体基板上に第1の絶縁膜を形成し、該第1の絶
縁膜をエッチバック、または研磨して、該第1の絶縁
膜、及び上記第1の導電性膜の表面を平坦化する工程
と、 該第1の導電性膜をパターニングしてゲート電極を形成
し、該パターニングにより開孔した領域の側面に、第2
の絶縁膜からなるサイドウォールを形成する工程と、 上記基板上に第2の導電性膜を形成し、該第2の導電性
膜をエッチバック、又は研磨することにより表面を平坦
化し、ソース,ドレイン電極となる埋込電極を形成する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項3】 請求項2記載の半導体装置の製造方法に
おいて上記第1の絶縁膜および第1の導電性膜の表面を
平坦化したのち、上記第1の導電性膜及び第1のゲート
酸化膜を除去し、チャネルドープ又は高エネルギー注入
を行った後、第2のゲート酸化膜、及び第3の導電性膜
を形成する工程をさらに備えたことを特徴とする半導体
装置の製造方法。 - 【請求項4】 請求項3記載の半導体装置の製造方法に
おいて、 第1のゲート酸化膜を形成する工程を省略したことを特
徴とする半導体装置の製造方法。 - 【請求項5】 請求項3記載の半導体装置の製造方法に
おいて、 第1のゲート酸化膜を除去せず、かつ第2のゲート酸化
膜を形成する工程を省略したことを特徴とする半導体装
置の製造方法。 - 【請求項6】 請求項1記載の半導体装置において、 上記第1のゲート酸化膜が除去され、上記ゲート電極を
エミッタ電極とし、上記ソース,ドレイン電極を、それ
ぞれベース,コレクタ電極としたことを特徴とする半導
体装置。 - 【請求項7】 半導体基板上に設けられ、その両者間に
ゲート電極形成領域を有する、第1の導電性膜からなる
ソース,ドレイン電極と、 該ソース,ドレイン電極の外側に隣接する第1の絶縁膜
と、 該第1の絶縁膜と、上記ソース,ドレイン領域との間に
設けられた、第2の絶縁膜からなるサイドウォールと、 上記ゲート電極形成領域に設けられたゲート電極とを備
え、 上記ソース,ドレイン電極の表面、及び上記ゲート電極
の表面が、酸化膜を介して相互に絶縁されており、 上記ソース,ドレイン電極、及び上記第1の絶縁膜の表
面が平坦化されていることを特徴とする半導体装置。 - 【請求項8】 半導体基板に第1の導電性膜を形成し、
該第1の導電性膜をパターニングし、トランジスタが形
成される領域に該第1の導電性膜を残す工程と、 該第1の導電性膜側面に第2の絶縁膜からサイドウォー
ルを形成する工程と、 上記基板上に第1の絶縁膜を形成し、エッチバック、又
は研磨により該第1の絶縁膜、及び上記第1の導電性膜
の表面を平坦化する工程と、 該第1の導電性膜のゲート電極形成領域の部分を除去
し、該第1の導電性膜、及び上記半導体基板の表面を酸
化する工程と、 上記半導体基板上に第2の導電性膜を形成し、ゲート電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項9】 半導体基板に第1のゲート酸化膜を形成
し、該第1のゲート酸化膜上に第1の導電性膜を形成す
る工程と、 該第1の導電性膜をパターニングしてトランジスタが形
成される領域に該第1の導電性膜を残す工程と、 該第1の導電性膜側面に、第2の絶縁膜よりサイドウォ
ールを形成する工程と、 上記半導体基板上に第1の絶縁膜を形成し、エッチバッ
ク、又は研磨により表面を平坦化する工程と、 上記第1の導電性膜及び上記第1のゲート酸化膜を除去
する工程と、 上記半導体基板上に第3の導電性膜を形成し、エッチバ
ック、又は研磨により表面を平坦化する工程と、 上記第3の導電性膜のゲート電極形成領域の部分を除去
した後、該ゲート電極となる領域の表面、及び第3の導
電性膜の表面を酸化する工程と、 上記半導体基板上に第2の導電性膜を形成し、ゲート電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項10】 請求項7記載の半導体装置において、 上記ゲート電極形成領域を除く上記半導体基板表面に第
3の絶縁膜を備えたことを特徴とする半導体装置。 - 【請求項11】 請求項8記載の半導体装置の製造方法
において、 上記第1の絶縁膜表面、及び上記第1の導電性膜の表面
を平坦化する工程の後、該表面に第3の絶縁膜を形成す
る工程をさらに含むことを特徴とする半導体装置の製造
方法。 - 【請求項12】 請求項1または9記載の半導体装置に
おいて、 上記第1の絶縁膜、及び上記サイドウォール上に埋め込
まれた配線領域を備えたことを特徴とする半導体装置。 - 【請求項13】 請求項10記載の半導体装置におい
て、 上記第1の絶縁膜、及び上記サイドウォール上に埋め込
まれた配線領域を備え、かつ、上記半導体装置表面が平
坦化されていることを特徴とする半導体装置。 - 【請求項14】 請求項2記載の半導体装置の製造方法
において、 上記第2の絶縁膜より上記サイドウォールを形成する工
程の後、エッチングにより上記第1の絶縁膜、及び上記
サイドウォール上に配線領域を形成する工程を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項15】 請求項11記載の半導体装置の製造方
法において、 上記第3の絶縁膜を形成する工程の後、該絶縁膜に配線
を形成する領域を設ける工程と、 上記半導体基板上に第2の導電性膜を形成した後、上記
半導体基板表面を平坦化する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項16】 請求項15記載の半導体装置の製造方
法において、 上記第1の絶縁膜表面、及び上記第1の導電性膜表面を
平坦化した後、該第1の絶縁膜、及び第1の導電性膜表
面にシリコン窒化膜層を形成する工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項17】 請求項13記載の半導体装置におい
て、 上記第3の絶縁膜と上記ソース,ドレイン電極及び上記
第1の絶縁膜との間にシリコン窒化膜を設けたことを特
徴とする半導体装置。 - 【請求項18】 半導体基板にゲート酸化膜を形成し、
該ゲート酸化膜上に第1の導電性膜を形成し、該第1の
導電性膜上にシリコン窒化膜を形成する工程と、 上記シリコン窒化膜をパターニングし、トランジスタが
形成される領域に該シリコン窒化膜,上記第1の導電性
膜、及び上記ゲート酸化膜を残す工程と、 第2の絶縁膜を形成し、レジストエッチバック、又は研
磨により表面を平坦化する工程と、 上記シリコン窒化膜、及び上記第1の導電性膜をパター
ニングし、ゲート電極を形成する工程と、 上記パターニングにより開孔した領域の側面に絶縁膜サ
イドウォールを形成する工程と、 第2の導電性膜を形成し、レジストエッチバック、又は
研磨により、表面を平坦化する工程と、 上記第2の導電性膜の表面を酸化した後、上記ゲート電
極上に残されたシリコン窒化膜を除去した後、該ゲート
電極上に配線を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項19】 半導体基板に形成されている第1の絶
縁膜と、該第1の絶縁膜により囲まれた領域内に形成さ
れているゲート酸化膜、及び第1の導電性膜の表面にシ
リコン窒化膜を形成する工程と、 該シリコン窒化膜と上記第1の導電性膜とをパターニン
グし、ゲート電極を形成する工程と、 上記パターニングにより開孔した領域の側面に第2の絶
縁膜からなるサイドウォールを形成する工程と、 第2の導電性膜を形成し、レジストエッチバック、又は
研磨により表面を平坦化する工程と、 上記第2の導電性膜の表面を酸化する工程と、 上記ゲート電極上に残されたシリコン窒化膜を除去した
後、該ゲート電極上に配線を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02590593A JP3280734B2 (ja) | 1993-02-16 | 1993-02-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02590593A JP3280734B2 (ja) | 1993-02-16 | 1993-02-16 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06244198A true JPH06244198A (ja) | 1994-09-02 |
JP3280734B2 JP3280734B2 (ja) | 2002-05-13 |
Family
ID=12178806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02590593A Expired - Lifetime JP3280734B2 (ja) | 1993-02-16 | 1993-02-16 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3280734B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6124622A (en) * | 1995-04-25 | 2000-09-26 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor with a three-layer device isolation film surrounding the MIS transistor |
KR100315728B1 (ko) * | 1999-12-31 | 2001-12-13 | 박종섭 | 트랜지스터 및 그의 제조 방법 |
JP2014241386A (ja) * | 2013-06-12 | 2014-12-25 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
-
1993
- 1993-02-16 JP JP02590593A patent/JP3280734B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6124622A (en) * | 1995-04-25 | 2000-09-26 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor with a three-layer device isolation film surrounding the MIS transistor |
KR100315728B1 (ko) * | 1999-12-31 | 2001-12-13 | 박종섭 | 트랜지스터 및 그의 제조 방법 |
JP2014241386A (ja) * | 2013-06-12 | 2014-12-25 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3280734B2 (ja) | 2002-05-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100394517B1 (ko) | 집적회로에트렌치격리구조를형성하는방법 | |
US5742095A (en) | Method of fabricating planar regions in an integrated circuit | |
US5449637A (en) | Method of producing low and high voltage MOSFETs with reduced masking steps | |
EP0562207A1 (en) | Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom | |
US5310692A (en) | Method of forming a MOSFET structure with planar surface | |
JPH1070281A (ja) | 半導体装置およびその製造方法 | |
US5652152A (en) | Process having high tolerance to buried contact mask misalignment by using a PSG spacer | |
US6489661B2 (en) | Method of manufacturing semiconductor device and semiconductor device | |
JPH118326A (ja) | 半導体装置の製造方法 | |
JPS5843912B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2990497B2 (ja) | Cmosアナログ半導体装置の製造方法 | |
US6034410A (en) | MOSFET structure with planar surface | |
US5874331A (en) | Method of manufacturing CMOS semiconductor devices by forming a salicide structure | |
JP3280734B2 (ja) | 半導体装置及びその製造方法 | |
JPH05102475A (ja) | 半導体装置とその製造方法 | |
JPH06333944A (ja) | 半導体装置 | |
JP2782781B2 (ja) | 半導体装置の製造方法 | |
US5104817A (en) | Method of forming bipolar transistor with integral base emitter load resistor | |
US6221745B1 (en) | High selectivity mask oxide etching to suppress silicon pits | |
JP2624948B2 (ja) | Mos−fet製造方法 | |
JPH1197529A (ja) | 半導体装置の製造方法 | |
JPH11274486A (ja) | 半導体装置およびその製造方法 | |
US5817570A (en) | Semiconductor structure for an MOS transistor and method for fabricating the semiconductor structure | |
JP3259439B2 (ja) | 半導体装置の製造方法 | |
JP3235091B2 (ja) | Mis型半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080222 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090222 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20090222 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100222 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20110222 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20130222 |
|
EXPY | Cancellation because of completion of term |