JP3253475B2 - Switching control type power supply circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はスイッチング型電源回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching type power supply circuit.

【０００２】[0002]

【従来の技術】図２は従来のリンギングチョーク型コン
バータの回路図である。2. Description of the Related Art FIG. 2 is a circuit diagram of a conventional ringing choke type converter.

【０００３】この回路において、トーテンポール回路の
トランジスタＱ２のバイアスを抵抗Ｒ２とＲ３とからな
る自己バイアス型とし、その入力には抵抗Ｒ５とコンデ
ンサＣ３からなる積分回路を使用している。さらに、ト
ランスＴのメイン巻線ＬPとＦＥＴのドレイン間にイン
ダクタンスＬ１を、トランスＴとソース間にキャパシタ
Ｃ４を挿入することにより共振回路を構成している。前
記積分回路は遅延回路として作用し、このため、ゲート
容量への充電時間が遅れることになる。In this circuit, a bias of a transistor Q2 of a totem pole circuit is of a self-bias type composed of resistors R2 and R3, and an input thereof uses an integrating circuit composed of a resistor R5 and a capacitor C3. Further, a resonance circuit is formed by inserting an inductance L1 between the main winding LP of the transformer T and the drain of the FET and a capacitor C4 between the transformer T and the source. The integration circuit acts as a delay circuit, which delays charging time to the gate capacitance.

【０００４】上記Ｌ１とＣ４からなる共振回路を有する
ものは、いわゆるソフトスイッチング電源回路を構成
し、後述するようにドレイン電圧の立ち上がり時に重複
していたドレイン電圧とドレイン電流との重なりがなく
なる。A circuit having a resonance circuit composed of L1 and C4 constitutes a so-called soft switching power supply circuit, and as described later, the overlap between the drain voltage and the drain current that has been duplicated when the drain voltage rises is eliminated.

【０００５】次に図２の従来例回路の動作を説明する
が、まず、図２における抵抗Ｒ１１がない場合の動作を
説明する。Next, the operation of the conventional circuit shown in FIG. 2 will be described. First, the operation in the case where there is no resistor R11 in FIG. 2 will be described.

【０００６】電源が投入されると、端子１（プラス端
子）から起動抵抗Ｒ１を流れる電流はコンデンサＣ１を
充電する。コンデンサＣ１が充電されると抵抗Ｒ２、Ｒ
３からなる自己バイアス回路によってバイアス電圧が加
えられトーテンポール型の一方のトランジスタＱ２をオ
ンせしめる。トランジスタＱ２がオンとなり、このトラ
ンジスタＱ２のコレクタ電流（実質的なＦＥＴのゲート
の充電電流）が増大すると、抵抗Ｒ２における電圧降下
が増し、このためトランジスタＱ２のベース電流が減少
し、ＦＥＴのドライブ電流に制限をかける。この結果Ｆ
ＥＴのゲートへの充電時間が遅延せしめられることにな
る。When power is turned on, a current flowing from the terminal 1 (plus terminal) through the starting resistor R1 charges the capacitor C1. When the capacitor C1 is charged, the resistors R2, R
A bias voltage is applied by a self-bias circuit composed of the transistor 3 to turn on one of the totem-pole type transistors Q2. When the transistor Q2 is turned on and the collector current of the transistor Q2 (substantially the charging current of the gate of the FET) increases, the voltage drop in the resistor R2 increases, so that the base current of the transistor Q2 decreases and the drive current of the FET Q2 decreases. Place restrictions on As a result F
The charging time of the gate of the ET will be delayed.

【０００７】その後、トランジスタＱ２のオンによりＦ
ＥＴＱ１はオンとなり、トランスＴのドライブ巻線ＬD
に電圧が誘起される。このドライブ巻線に発生した電圧
はダイオードＤ１を介してコンデンサＣ１を充電すると
ともに、抵抗Ｒ５及びコンデンサＣ３よりなる積分回路
に加えられるが、積分回路はこの入力電圧を遅延せしめ
てコンデンサＣ２を介してトランジスタＱ２に加える。
このように前述した自己バイアス回路とともに、この積
分回路はＦＥＴがオンとなるタイミングを遅延せしめる
ことになる。Then, when the transistor Q2 is turned on, F
ETQ1 is turned on and the drive winding LD of the transformer T is turned on.
, A voltage is induced. The voltage generated in the drive winding charges the capacitor C1 via the diode D1 and is applied to an integrating circuit composed of the resistor R5 and the capacitor C3. The integrating circuit delays this input voltage and outputs the delayed voltage via the capacitor C2. Applied to transistor Q2.
Thus, together with the above-described self-biasing circuit, this integrating circuit delays the timing at which the FET is turned on.

【０００８】一方、ドライブ巻線ＬDに発生する電圧は
またダイオードＤ３及び抵抗Ｒ７を介してコンデンサＣ
５を充電する。そして、コンデンサＣ５の両端間電圧
が、０．７Ｖ以上になるとトランジスタＱ４がオンする
ので、トランジスタＱ２がオフ、Ｑ３がオンとなり、こ
の結果ＦＥＴＱ１がオフとなる。この時、インダクタン
スＬ１、コンデンサＣ４によりなる共振回路の共振電圧
（コンデンサＣ４の両端間電圧＝ドレイン電圧）が０の
時にＦＥＴがオフするようにさせるとドレイン電流が０
になってからＦＥＴがドレイン電圧を立ち上がらせるこ
とができる。これによって、図３の重複期間Ｔ（図３に
おいて、Ａ部はドレイン電圧とドレイン電流の重なりを
示す）がなくなり、図４の如くなる。On the other hand, the voltage generated in the drive winding LD is also applied to the capacitor C via the diode D3 and the resistor R7.
Charge 5. When the voltage between both ends of the capacitor C5 becomes 0.7 V or more, the transistor Q4 is turned on, so that the transistor Q2 is turned off and the transistor Q3 is turned on. As a result, the FET Q1 is turned off. At this time, if the FET is turned off when the resonance voltage of the resonance circuit including the inductance L1 and the capacitor C4 (voltage across the capacitor C4 = drain voltage) is zero, the drain current becomes zero.
After that, the FET can cause the drain voltage to rise. As a result, the overlap period T in FIG. 3 (in FIG. 3, the portion A indicates the overlap of the drain voltage and the drain current) is eliminated, and the result is as shown in FIG.

【０００９】次に、定常状態に移り、ＦＥＴＱ１がオフ
すると２次側にエネルギーが供給されダイオードＤ５、
コンデンサＣ６で整流され、これによって出力電圧は端
子３、４間に得られる。尚、符号２はアース端子（マイ
ナス端子）を示している。Next, when the FET Q1 is turned off, energy is supplied to the secondary side and the diode D5,
Rectified by the capacitor C6, whereby an output voltage is obtained between the terminals 3,4. Reference numeral 2 indicates a ground terminal (minus terminal).

【００１０】尚、定電圧化はシャントレギュレータＩＣ
１、分圧抵抗Ｒ９、Ｒ１０とフォトカプラＰＣ１でトラ
ンジスタＱ４を制御して行われる。It is to be noted that the shunt regulator IC is used for the constant voltage.
1. This is performed by controlling the transistor Q4 by the voltage dividing resistors R9 and R10 and the photocoupler PC1.

【００１１】２次側にエネルギーが供給されると今度は
ドライブ巻線ＬDにリンギングが発生してこの電圧によ
りトランジスタＱ２がオンするが、この時、急激に放電
されるコンデンサＣ４の充電電荷がＦＥＴのオン時にド
レイン電流となり、ドレイン電圧が十分降下しないうち
にドレイン電流が急激に流れ、ドレイン電圧波形とドレ
イン電流波形との重なりが生じ、この結果損失が発生す
る。When energy is supplied to the secondary side, ringing occurs in the drive winding LD, and this voltage turns on the transistor Q2. At this time, the charge of the capacitor C4, which is rapidly discharged, is charged by the FET. Becomes a drain current when the transistor is turned on, and the drain current suddenly flows before the drain voltage drops sufficiently, causing a overlap between the drain voltage waveform and the drain current waveform, resulting in a loss.

【００１２】しかしながら、この回路においては、ドラ
イブ巻線ＬDに発生する電圧は、抵抗Ｒ５、コンデンサ
Ｃ３からなる積分回路を介してトランジスタＱ２のベー
スに供給される。従って、トランジスタＱ２のベースに
加わる電圧は積分回路の時定数に従って増加する電圧と
なり、このためＦＥＴの導通度も漸次増加するのでドレ
イン電圧も漸次減少する。これによって、図４のように
コンデンサＣ４から放電される電流ＣDも従来程急峻に
はならず、この結果放電電流はドレイン電圧が下降して
から放電することになる。よって、図４のＤ部から分か
るようにドレイン電流とドレイン電圧波形との時間的重
なりを可及的に少なくすることができるので、スイッチ
ングロスを減少させることもできる。However, in this circuit, the voltage generated in the drive winding LD is supplied to the base of the transistor Q2 via an integrating circuit including the resistor R5 and the capacitor C3. Accordingly, the voltage applied to the base of the transistor Q2 becomes a voltage that increases according to the time constant of the integrating circuit. As a result, the conductivity of the FET gradually increases, and the drain voltage also gradually decreases. As a result, as shown in FIG. 4, the current CD discharged from the capacitor C4 does not become as steep as before, and as a result, the discharge current is discharged after the drain voltage falls. Therefore, as can be seen from the portion D in FIG. 4, the time overlap between the drain current and the drain voltage waveform can be reduced as much as possible, and the switching loss can also be reduced.

【００１３】ところで、上記のものにおいて、トランス
Ｔが結合が悪いものであると、スイッチング時に発生す
るリンギング電圧を抑制することができず、また、ＦＥ
Ｔのオン時に生じる放電電流ＣDが大きくなり、これら
が高調波ノイズとなってテレビ画面に妨害として現れ
る。しかし、この図２に示すようにトランスとソース間
に接続されたキャパシタＣ４と直列に抵抗Ｒ１１を接続
し、スナバ回路を構成することにより、トランスＴの出
力電圧に発生するリンギング電圧を抑圧することができ
ると共にＦＥＴオン時のラッシュ電流をも低減でき、こ
の結果高調波に起因するノイズを低減することができる
ようにしている。By the way, in the above arrangement, if the transformer T has poor coupling, the ringing voltage generated at the time of switching cannot be suppressed.
The discharge current CD generated when T is turned on increases, and these become harmonic noise and appear as interference on the television screen. However, as shown in FIG. 2, by connecting the resistor R11 in series with the capacitor C4 connected between the transformer and the source to form a snubber circuit, it is possible to suppress the ringing voltage generated in the output voltage of the transformer T. As a result, the rush current when the FET is turned on can be reduced, and as a result, noise caused by harmonics can be reduced.

【００１４】[0014]

【発明が解決しようとする課題】ところで、上記回路の
ゲート部の電圧（ＦＥＴのゲートとアース端子間の電
圧）は定常状態では図５のようになっている。しかしな
がら、上記従来の回路では何らかの原因で整流ダイオー
ドが破壊されるとゲート部の電圧は図５の定常状態より
大きな電圧が長い期間にわたって発生する図６のような
状態になる。このような電圧がＦＥＴのゲート部にかか
り続けると、ＦＥＴのオン期間が長く、しかも大きな電
流が流れ、この結果、ＦＥＴが破壊され、ヒューズが切
れる事態を招来することになる。The voltage at the gate of the above circuit (voltage between the gate of the FET and the ground terminal) is as shown in FIG. 5 in a steady state. However, in the above-described conventional circuit, if the rectifier diode is destroyed for some reason, the voltage of the gate portion becomes a state as shown in FIG. 6, in which a voltage larger than the steady state of FIG. 5 is generated for a long period. If such a voltage continues to be applied to the gate portion of the FET, the ON period of the FET is long and a large current flows. As a result, the FET is destroyed and the fuse is blown.

【００１５】従って、本発明はかかる問題点を解決する
ことを目的とするものである。Accordingly, an object of the present invention is to solve such a problem.

【００１６】[0016]

【課題を解決するための手段】メインスイッチング素子
としての電界効果型トランジスタと、トランスと前記電
解効果型トランジスタのドレインとの間に接続される共
振回路と、前記電界効果型トランジスタを駆動するべく
前記電界効果型トランジスタのゲートに接続されたトー
テンポール型ドライブ回路と、前記電界効果型トランジ
スタがＯＮするタイミングを遅延させるために前記トー
テンポール型ドライブ回路の制御電極に接続された積分
回路と、前記電界効果型トランジスタのゲート電圧の変
化を前記トーテンポール型ドライブ回路の制御電極に付
与するべく前記トーテンポール型ドライブ回路の制御電
極に接続された制御電圧付与トランジスタとを備え、２
次側の整流器が破壊されたとき前記電解効果型トランジ
スタをＯＦＦすべく前記制御電圧付与トランジスタの制
御電極が抵抗及びダイオードを介して前記電解効果型ト
ランジスタのゲートに接続されたスイッチング制御型電
源回路である。A field effect transistor as a main switching element, a resonance circuit connected between a transformer and a drain of the field effect transistor, and a driving circuit for driving the field effect transistor. A totem-pole drive circuit connected to the gate of the field-effect transistor; an integration circuit connected to a control electrode of the totem-pole drive circuit for delaying a timing at which the field-effect transistor is turned on; A control voltage applying transistor connected to a control electrode of the totem-pole type drive circuit to apply a change in a gate voltage of the transistor to a control electrode of the totem-pole type drive circuit;
A switching control type power supply circuit in which the control electrode of the control voltage applying transistor is connected to the gate of the field effect transistor via a resistor and a diode to turn off the field effect transistor when the rectifier on the next side is broken. is there.

【００１７】[0017]

【作用】上記の構成によれば、電界効果型トランジスタ
のゲート電圧が異常に上昇するとその電圧の変化がドラ
イブトランジスタの制御電極に加わり、ドライブトラン
ジスタが電界効果型トランジスタを駆動することがなく
なり、発振動作が停止する。According to the above arrangement, when the gate voltage of the field effect transistor rises abnormally, a change in the voltage is applied to the control electrode of the drive transistor, so that the drive transistor does not drive the field effect transistor, and Operation stops.

【００１８】[0018]

【実施例】以下、本発明の一実施例を図１を参照しつつ
説明するが、上記従来例（図２）と同一構成要素には同
一符号を付けてその重複説明は省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIG. 1. However, the same components as those of the above-described conventional example (FIG. 2) are denoted by the same reference numerals, and a duplicate description thereof will be omitted.

【００１９】すなわち、図１において、図２の回路構成
と異なるところは、ダイオードＤ６がＦＥＴＱ１のゲー
トと、抵抗Ｒ７とダイオードＤ３の接続点に図示の極性
で接続されている点である。That is, FIG. 1 differs from the circuit configuration of FIG. 2 in that the diode D6 is connected to the gate of the FET Q1 and to the connection point of the resistor R7 and the diode D3 with the polarity shown in FIG.

【００２０】かかる構成にすると、整流ダイオードＤ５
が破壊された場合、ＦＥＴＱ１のゲート電圧は図６のよ
うに増大しようとするが、このＦＥＴＱ１のゲート電圧
の変化は前記ダイオードＤ６、抵抗Ｒ７を介してトラン
ジスタＱ４のベース電位を上昇せしめＱ４がオンになる
ように作用する。トランジスタＱ４がオンになると、ト
ランジスタＱ２とトランジスタＱ３のベース電流が引き
込まれ、これによってＦＥＴＱ１のゲート電圧が減少
し、これによってＦＥＴがオフになる。ＦＥＴがオフに
なると、当該発振回路の発振動作が停止し、この結果Ｆ
ＥＴの破壊がなくなり、ヒューズも熔断することがなく
なる。With this configuration, the rectifier diode D5
Is destroyed, the gate voltage of the FET Q1 tends to increase as shown in FIG. 6, but this change in the gate voltage of the FET Q1 raises the base potential of the transistor Q4 via the diode D6 and the resistor R7, turning on the transistor Q4. Acts to be. When transistor Q4 is turned on, the base current of transistors Q2 and Q3 is drawn, thereby reducing the gate voltage of FET Q1 and thereby turning off the FET. When the FET is turned off, the oscillating operation of the oscillating circuit stops, and as a result F
The ET is not destroyed and the fuse is not blown.

【００２１】[0021]

【発明の効果】本発明によれば、スイッチング制御型電
源回路において、２次側の整流ダイオード破壊時に増大
するＦＥＴのゲート電圧に起因するＦＥＴの破壊を防止
し得る。According to the present invention, in the switching control type power supply circuit, it is possible to prevent the destruction of the FET caused by the increase in the gate voltage of the FET when the rectifier diode on the secondary side is destroyed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例に係るスイッチング制御型電
源回路の回路構成図である。FIG. 1 is a circuit configuration diagram of a switching control type power supply circuit according to one embodiment of the present invention.

【図２】従来のスイッチング制御型電源回路の回路構成
図である。FIG. 2 is a circuit configuration diagram of a conventional switching control type power supply circuit.

【図３】ドレイン電圧及びドレイン電流の波形図であ
る。FIG. 3 is a waveform diagram of a drain voltage and a drain current.

【図４】図１および図２の回路におけるドレイン電圧及
びドレイン電流の波形図である。FIG. 4 is a waveform diagram of a drain voltage and a drain current in the circuits of FIGS. 1 and 2;

【図５】図１および図２の回路における正常時のゲート
電圧波形図である。FIG. 5 is a gate voltage waveform diagram in a normal state in the circuits of FIGS. 1 and 2;

【図６】図２の回路における異常時のゲート電圧波形図
である。FIG. 6 is a diagram showing a gate voltage waveform at the time of abnormality in the circuit of FIG. 2;

【符号の説明】[Explanation of symbols]

Ｑ１ 電界効果型トランジスタ Ｑ２ ドライブトランジスタ Ｑ３ ドライブトランジスタ Ｔ トランス ＬP メイン巻線 ＬD ドライブ巻線 Ｒ５ 抵抗 Ｃ３ コンデンサ Ｌ１ インダクタンス Ｃ４ コンデンサ Ｒ１１ 抵抗 Ｄ６ ダイオード Q1 Field-effect transistor Q2 Drive transistor Q3 Drive transistor T Transformer LP Main winding LD Drive winding R5 Resistance C3 Capacitor L1 Inductance C4 Capacitor R11 Resistance D6 Diode

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 メインスイッチング素子としての電界効
果型トランジスタと、 トランスと前記電解効果型トランジスタのドレインとの
間に接続される共振回路と、 前記電界効果型トランジスタを駆動するべく前記電界効
果型トランジスタのゲートに接続されたトーテンポール
型ドライブ回路と、 前記電界効果型トランジスタがＯＮするタイミングを遅
延させるために前記トーテンポール型ドライブ回路の制
御電極に接続された積分回路と、 前記電界効果型トランジスタのゲート電圧の変化を前記
トーテンポール型ドライブ回路の制御電極に付与するべ
く前記トーテンポール型ドライブ回路の制御電極に接続
された制御電圧付与トランジスタと、 を備え、 ２次側の整流器が破壊されたとき前記電解効果型トラン
ジスタをＯＦＦすべく前記制御電圧付与トランジスタの
制御電極が抵抗及びダイオードを介して前記電解効果型
トランジスタのゲートに接続されたことを特徴とするス
イッチング制御型電源回路。1. A field effect transistor as a main switching element, a resonance circuit connected between a transformer and a drain of the field effect transistor, and the field effect transistor for driving the field effect transistor A totem-pole type drive circuit connected to the gate of the transistor; an integrating circuit connected to a control electrode of the totem-pole type drive circuit for delaying a timing at which the field-effect transistor is turned on; a gate voltage of the field-effect transistor And a control voltage applying transistor connected to the control electrode of the totem-pole type drive circuit so as to apply the change of the voltage to the control electrode of the totem-pole type drive circuit. Control to turn off transistor A switching control type power supply circuit, wherein a control electrode of a voltage applying transistor is connected to a gate of the field effect transistor via a resistor and a diode.