JP3252990B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＴＦＴ（薄膜トランジ
スタ）の構造、及びその作製方法に関する。The present invention relates to a structure of a TFT (thin film transistor) and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来より、アクティブマトリックス型の
液晶表示装置やイメージセンサー等のガラス基板上に集
積化された装置にＴＦＴ（薄膜トランジスタ）を利用す
る構成が広く知られている。図５に従来のＴＦＴの断面
の概略を示す。図５（Ａ）に示されているのは、ガラス
基板上に設けられた薄膜珪素半導体を用いた絶縁ゲイト
型電界効果トランジスタ（以下単にＴＦＴという）であ
る。図５（Ａ）において、６１がガラス基板であり、こ
のガラス基板６１上に下地の酸化珪素膜６２（２０００
Å厚程度）が形成され、さらにその上にソース／ドレイ
ン領域６３、６５とチャネル形成領域６４とが設けられ
た珪素半導体膜により構成される活性層が形成されてい
る。この珪素半導体膜は、１０００Å程度の厚さであ
り、非晶質（アモツファス）または結晶性（多結晶や微
結晶）を有している。2. Description of the Related Art Hitherto, it has been widely known that a TFT (thin film transistor) is used in a device integrated on a glass substrate such as an active matrix type liquid crystal display device or an image sensor. FIG. 5 shows a schematic cross section of a conventional TFT. FIG. 5A illustrates an insulated gate field effect transistor (hereinafter simply referred to as a TFT) using a thin film silicon semiconductor provided over a glass substrate. In FIG. 5A, reference numeral 61 denotes a glass substrate, and an underlying silicon oxide film 62 (2000
(Approximately thick), and an active layer composed of a silicon semiconductor film on which source / drain regions 63 and 65 and a channel forming region 64 are provided. This silicon semiconductor film has a thickness of about 1000 ° and has an amorphous (amorphous) or crystalline (polycrystalline or microcrystalline) shape.
【０００３】そして活性層上にはゲイト絶縁膜を構成す
る酸化珪素膜６６が１０００Å程度の厚さで形成されて
いる。そしてゲイト電極６７がアルミニウムで形成さ
れ、このゲイト電極６７の周囲には、アルミの陽極酸化
によって形成された酸化物層６８が厚さ２０００Å程度
の厚さで形成されている。さらに層間絶縁物６９が酸化
珪素等で形成され、ソース／ドイレイ電極７０、７１と
ゲイト電極６７へのコンタクトホール７２が形成されて
いる。図５（Ａ）において、ゲイト電極６７へのコンタ
クトホール７２は、紙面向う側あるいは手前側（即ちソ
ース／ドレイン電極７０、７１と同一平面上にはない）
に存在する。On the active layer, a silicon oxide film 66 constituting a gate insulating film is formed with a thickness of about 1000 °. A gate electrode 67 is formed of aluminum, and an oxide layer 68 formed by anodic oxidation of aluminum is formed around the gate electrode 67 to a thickness of about 2000 °. Further, an interlayer insulator 69 is formed of silicon oxide or the like, and contact holes 72 to the source / drain electrodes 70 and 71 and the gate electrode 67 are formed. In FIG. 5A, the contact hole 72 to the gate electrode 67 is on the side facing the paper surface or on the near side (that is, not on the same plane as the source / drain electrodes 70 and 71).
Exists.
【０００４】図５（Ａ）に示す構造は、アルミニウムの
ゲイト電極６７の陽極酸化によって形成されたゲイト電
極６７周囲の酸化物層６８の厚さ７３によって、自己整
合的にオフセットゲイト領域を形成できる点が特徴であ
る。即ち、酸化物層６８を形成した後において、ソース
／ドレイン領域を構成するための不純物イオンの注入を
行うことによって、酸化物層６８の厚さの分をオフセッ
ト領域として形成することができる。In the structure shown in FIG. 5A, the offset gate region can be formed in a self-aligned manner by the thickness 73 of the oxide layer 68 around the gate electrode 67 formed by anodic oxidation of the aluminum gate electrode 67. The feature is the point. That is, after the oxide layer 68 is formed, impurity ions for forming source / drain regions are implanted, so that the thickness of the oxide layer 68 can be formed as an offset region.
【０００５】しかしながら、実際には不純物の拡散があ
るので、ソース／ドレイン領域６３、６５とチャネル形
成領域６４との境界は、酸化物層６８の端部に対応する
所よりチャネル形成領域側によった部分となる。従っ
て、その分を考慮して酸化物層６８の厚さを決めなけれ
ばならない。即ち、一般的には所望のオフセットゲイト
の長さより厚く酸化物層６８を形成しなければならな
い。However, since the diffusion of impurities actually occurs, the boundary between the source / drain regions 63 and 65 and the channel forming region 64 is closer to the channel forming region than to the end corresponding to the end of the oxide layer 68. Part. Therefore, the thickness of the oxide layer 68 must be determined in consideration of the amount. That is, the oxide layer 68 must generally be formed thicker than the desired length of the offset gate.
【０００６】また、ソース／ドレイン領域６３、６５へ
のコンタクトホールの形成を行う場合、エッチングし過
ぎると、酸化珪素膜６６との界面を中心にコンタクトホ
ール周辺部がエッチングされてしまう。すると、７０、
７１のアルミ電極を形成した場合に、エッチングされた
周辺部へアルミが拡散し、時にはチャネル形成領域６４
付近へもアルミが拡散してＴＦＴの特性や信頼性を低下
させてしまう。In the case where contact holes are formed in the source / drain regions 63 and 65, the peripheral portions of the contact holes are etched around the interface with the silicon oxide film 66 if the etching is excessive. Then 70,
When the aluminum electrode 71 is formed, aluminum diffuses into the etched peripheral portion, and sometimes the channel formation region 64 is formed.
Aluminum also diffuses in the vicinity, thereby deteriorating the characteristics and reliability of the TFT.
【０００７】一方、ソース／ドレイン領域へのコンタク
ト部とチャネル形成領域６４との間の距離７４が大きい
場合、ソース／ドレイン領域のシート抵抗が問題とな
る。この問題を解決するには、７４で示される距離を短
くする方法が考えられるが、マスク合わせの精度の問題
であまり短くすることはできない。特に基板としてガラ
ス基板を用いた場合には、加熱工程（各種アニール工程
が必要とされる）におけるガラス基板の縮みがマスク合
わせに際して大きな問題となる。例えば、１０ｃｍ角以
上のガラス基板に対して、６００度程度の熱処理を加え
ると、数μｍ程度は簡単に縮んでしまう。従って、７４
で示される距離は２０μｍ程度としてマージンをとって
いるのが現状である。On the other hand, when the distance 74 between the contact portion to the source / drain region and the channel forming region 64 is large, the sheet resistance of the source / drain region becomes a problem. To solve this problem, a method of shortening the distance indicated by 74 is conceivable, but it cannot be reduced much due to the problem of mask alignment accuracy. In particular, when a glass substrate is used as a substrate, shrinkage of the glass substrate in the heating step (which requires various annealing steps) poses a serious problem in mask alignment. For example, when a heat treatment of about 600 degrees is applied to a glass substrate having a size of 10 cm square or more, the glass substrate easily shrinks by about several micrometers. Therefore, 74
At present, the distance indicated by is marginally set to about 20 μm.
【０００８】さらにまた、前述のソース／ドレイン領域
へのコンタクトホールの形成におけるオーバーエッチン
グの問題を考えると、７４で示される距離を無闇に短く
することはできない。以上述べたように、従来のＴＦＴ
においては、 （１）ソース／ドレイン領域へのコンタクトホールの形
成が問題となる。 （２）（１）に関連してコンタクトホールの位置をチャ
ネル形成領域近くに形成できないので、ソース／ドレイ
ン領域のシート抵抗が問題となる。Further, considering the problem of over-etching in the formation of the contact hole to the source / drain region, the distance indicated by 74 cannot be reduced indiscriminately. As described above, the conventional TFT
In (1), formation of a contact hole in a source / drain region poses a problem. (2) Since the position of the contact hole cannot be formed near the channel formation region in connection with (1), the sheet resistance of the source / drain region becomes a problem.
【０００９】一方、上記（１）、（２）に示すような問
題を解決する構造として、図６（Ｂ）に示すような構造
のＴＦＴが提案されている。このＴＦＴは、図６（Ａ）
のＴＦＴと同様なアルミニウムを主成分とするゲイト電
極６７の周囲に陽極酸化工程によって、酸化物層６８を
形成し、この酸化物層６８に密接してソース／ドレイン
電極７０、７１を設けたものである。しかし、この構造
では、ソース／ドレイン電極７０、７１とゲイト電極６
７とが酸化物層６８のみを介して存在することになるの
で、酸化物層６８を介しての寄生容量が問題となり、動
作の不安定さ、信頼性の低下が発生してしまう。この問
題を解決するには、酸化物層６８の厚さを厚くすればよ
いのであるが、酸化物層６８の厚さは、オフセットゲイ
トの長さを決めるものであるので、無闇に厚くすること
はできない。さらに、酸化物層６８にピンホールが存在
している場合には、ソース／ドレイン電極とゲイト電極
との間でリークが発生する問題があり、何れにしても実
用的ではなかった。On the other hand, a TFT having a structure as shown in FIG. 6B has been proposed as a structure for solving the problems as described in (1) and (2) above. This TFT is shown in FIG.
An oxide layer 68 is formed by an anodizing process around a gate electrode 67 mainly composed of aluminum, similar to the TFT described above, and source / drain electrodes 70 and 71 are provided in close contact with the oxide layer 68. It is. However, in this structure, the source / drain electrodes 70 and 71 and the gate electrode 6
7 exists only through the oxide layer 68, so that the parasitic capacitance via the oxide layer 68 becomes a problem, resulting in unstable operation and reduced reliability. In order to solve this problem, the thickness of the oxide layer 68 may be increased. However, since the thickness of the oxide layer 68 determines the length of the offset gate, the thickness of the oxide layer 68 should not be increased. Can not. Further, when a pinhole exists in the oxide layer 68, there is a problem that a leak occurs between the source / drain electrode and the gate electrode, and it is not practical in any case.
【００１０】[0010]
【発明が解決しようとする課題】本発明は、上記のよう
な問題を解決し、ソース／ドレイン領域へのコンタクト
をチャネル形成領域に近い位置に正確に形成すること、
またはソース／ドレインへのコンタクトホールの形成に
際して、高い信頼性を得ることができるＴＦＴを得るこ
とを課題とする。SUMMARY OF THE INVENTION The present invention solves the above-mentioned problems, and accurately forms a contact to a source / drain region at a position close to a channel formation region.
Another object is to provide a TFT which can obtain high reliability when forming a contact hole to a source / drain.
【００１１】[0011]
【課題を解決するための手段】図１を用いて本発明を説
明する。アルミニウムを主成分とするゲイト電極１５の
周囲にはアルミニュームの酸化物層１６が形成されてお
り、さらにその周囲に概略三角形状の絶縁物（酸化珪
素）２２が設けられており、この絶縁物２２によってソ
ース／ドレイン領域１７、１９と電極２９、３０とのコ
ンタクト位置が決定されている。この概略三角形状の絶
縁物は、酸化珪素膜２０を成膜した後、垂直方向に異方
性を有するエッチング（垂直方向が選択的にエッチング
される）を行うことによって、２１で示される部分に形
成される。The present invention will be described with reference to FIG. An aluminum oxide layer 16 is formed around a gate electrode 15 mainly composed of aluminum, and a substantially triangular insulator (silicon oxide) 22 is further provided around the aluminum oxide layer 16. The contact position between the source / drain regions 17 and 19 and the electrodes 29 and 30 is determined by 22. This insulator having a substantially triangular shape is formed by forming a silicon oxide film 20 and then performing anisotropic etching in the vertical direction (selective etching in the vertical direction) to obtain a portion indicated by 21. It is formed.
【００１２】この概略三角形状の絶縁物２２の寸法特に
その幅は、予め成膜される絶縁物２０の厚さと、エッチ
ング条件と、ゲイト電極１５の高さ（この場合絶縁層１
６の厚さも含まれる）とによって決定される。２５の値
は２０００Å〜２００００Å程度が一般的であるが、実
施態様に合わせて決めればよい。また、この絶縁物２２
の形状は、三角形状に限定されるものではなく、酸化物
２０のステップカバレージや膜厚によってその形状が変
化する。例えば、２５で示す寸法を短くした場合は、方
形状となる。しかし、簡単のため以下明細書中では、２
２のことを図面に示すように概略三角形状の絶縁物とい
うこととする。The dimensions, particularly the width, of the substantially triangular insulator 22 are determined by the thickness of the insulator 20 formed in advance, the etching conditions, and the height of the gate electrode 15 (in this case, the insulating layer 1).
6 is also included). The value of 25 is generally about 2000 to 20000 °, but may be determined according to the embodiment. In addition, this insulator 22
Is not limited to a triangular shape, and the shape changes depending on the step coverage and the film thickness of the oxide 20. For example, when the dimension indicated by 25 is shortened, it becomes a square shape. However, for simplicity, in the following description, 2
2 is a substantially triangular insulator as shown in the drawing.
【００１３】また、ソース／ドレイン電極２９、３０が
ソース／ドレイン領域１７、１９とコンタクトしている
部分には、珪素と金属との化合物（以下シリサイドとい
う）２８が形成されており、その接触抵抗とソース／ド
レイン領域１７、１９のシート抵抗とが低減されてい
る。このシリサイド２８は、珪素膜上にシリサイドを構
成する金属膜２７を成膜し、必要に応じて熱処理を加え
ることによって、珪素膜上に形成される。このシリサイ
ドの種類としては、Tiを用いてTiSi，TiSi2 、Mo用いて
MoSi2 、Ｗを用いてWSi2，W(SiAl)2、TiSi2 を用いてTi
7Si12Al5、Pd2Siを用いてPd4SiAl3を利用することがで
きる。しかしながら、Tiを用いてTiSiやTiSi2 を利用す
ることが、処理温度の問題や、接触抵抗, シート抵抗の
問題から好ましい。Further, in a portion where the source / drain electrodes 29 and 30 are in contact with the source / drain regions 17 and 19, a compound (hereinafter referred to as silicide) 28 of silicon and a metal is formed. And the sheet resistance of the source / drain regions 17 and 19 are reduced. The silicide 28 is formed on the silicon film by forming a metal film 27 constituting silicide on the silicon film and performing a heat treatment as needed. The type of silicide, TiSi with Ti, with TiSi 2, Mo
MoSi 2 , W using WSi 2 , W (SiAl) 2 , TiSi 2 using Ti
Pd 4 SiAl 3 can be used by using 7 Si 12 Al 5 and Pd 2 Si. However, it is preferable to use Ti and TiSi 2 using Ti from the viewpoint of the processing temperature, the contact resistance, and the sheet resistance.
【００１４】また、また図１に示すＴＦＴでは、ゲイト
電極周囲に絶縁層１６が形成されているが、この絶縁層
が形成されておらず、ゲイト電極に密接して絶縁物２２
を設ける構成としてもよい。Further, in the TFT shown in FIG. 1, the insulating layer 16 is formed around the gate electrode. However, this insulating layer is not formed, and the insulating layer 16 is in close contact with the gate electrode.
May be provided.
【００１５】さらに本発明の好ましい実施態様例を図３
に示す。図３に示すのは、シリサイド層９０を形成する
ことによって、ソース／ドレイン領域のシート抵抗を低
減させたもので、ソース／ドレイン電極が通常のＴＦＴ
のようにチャネル形成領域８７より離れた位置（９４で
示される）に存在している構造である。このような構造
を採用すると、ソース／ドレイン領域のシート抵抗を低
減できるので、ソース／ドレイン電極の形成される位置
が、図３（Ｄ）に示されるように通常の位置であって
も、ＴＦＴの特性を向上させることができる。FIG. 3 shows a preferred embodiment of the present invention.
Shown in FIG. 3 shows that the sheet resistance of the source / drain region is reduced by forming the silicide layer 90, and the source / drain electrodes are formed of a normal TFT.
The structure exists at a position (shown by 94) remote from the channel forming region 87 as shown in FIG. By adopting such a structure, the sheet resistance of the source / drain region can be reduced. Therefore, even if the position where the source / drain electrode is formed is a normal position as shown in FIG. Characteristics can be improved.
【００１６】[0016]
【作用】ゲイト電極の側面に概略三角形状の絶縁物を自
己整合的に設けることで、ソース／ドレイン領域へのコ
ンタクトホールの形成が不要になる。また、この概略三
角形状の絶縁物によって、ソース／ドレイン領域へのコ
ンタクト位置をチャネル形成領域に近い所に設けること
ができる。そして、ソース／ドレイン領域表面をシリサ
イド化することで、ソース／ドレイン電極との接触抵抗
の低減、ソース／ドレイン領域のシート抵抗の低減を得
ることができる。The provision of a substantially triangular insulator on the side surface of the gate electrode in a self-aligned manner eliminates the need for forming a contact hole in the source / drain region. Further, the contact position to the source / drain region can be provided near the channel formation region by the substantially triangular insulator. Then, by silicidizing the surface of the source / drain region, a reduction in contact resistance with the source / drain electrode and a reduction in sheet resistance of the source / drain region can be obtained.
【００１７】また、通常のＴＦＴの構造を採用した場合
であっても、ソース／ドレイン領域表面に金属とのシリ
サイド層を形成することより、ソース／ドレイン領域の
シート抵抗を下げることができ、ＴＦＴの特性を向上さ
せることができる。Further, even when a normal TFT structure is adopted, the sheet resistance of the source / drain region can be reduced by forming a silicide layer with a metal on the surface of the source / drain region. Characteristics can be improved.
【００１８】[0018]
【実施例】 〔実施例１〕図１に本実施例のＴＦＴの概略の作製工程
を示す。本実施例で作製するのは、Ｎチャネル型ＴＦＴ
であるが、ソース／ドレイン領域をＰ型半導体で構成す
ればＰチャネル型ＴＦＴとできることはいうまでもな
い。また、以下の実施例の説明においては、半導体とし
て珪素半導体を用いる例を説明するが、他の半導体を用
いることもできる。本実施例のＴＦＴは、液晶表示装置
の画素に設けられるＴＦＴや周辺回路に利用されるＴＦ
Ｔ、さらにはイメージセンサやその他集積回路に利用す
ることができる。[Embodiment 1] FIG. 1 shows a schematic manufacturing process of a TFT of this embodiment. In this embodiment, an N-channel TFT is manufactured.
However, needless to say, if the source / drain regions are formed of a P-type semiconductor, a P-channel TFT can be obtained. Further, in the following description of the embodiments, an example in which a silicon semiconductor is used as a semiconductor will be described, but another semiconductor may be used. The TFT of this embodiment is a TFT provided in a pixel of a liquid crystal display device or a TF used for a peripheral circuit.
T, and can be used for an image sensor and other integrated circuits.
【００１９】本実施例においては、基板１１としてガラ
ス基板を用いる。まずガラス基板１１上に下地膜１２と
して酸化珪素膜を２０００Åの厚さにスパッタ法によっ
て成膜する。つぎに非晶質珪素膜１３をプラズマＣＶＤ
法によって１０００Åの厚さに成膜する。この非晶質珪
素膜１３の成膜方法や膜厚は実施態様によって決定され
るものであり、特に限定されるものではない。また結晶
性を有する珪素膜（例えば微結晶珪素膜や多結晶珪素
膜）を利用することもできる。In this embodiment, a glass substrate is used as the substrate 11. First, a silicon oxide film is formed as a base film 12 on a glass substrate 11 to a thickness of 2000 ° by a sputtering method. Next, the amorphous silicon film 13 is formed by plasma CVD.
The film is formed to a thickness of 1000 ° by the method. The method of forming the amorphous silicon film 13 and the film thickness are determined by the embodiment, and are not particularly limited. Alternatively, a silicon film having crystallinity (eg, a microcrystalline silicon film or a polycrystalline silicon film) can be used.
【００２０】つぎに、非晶質珪素膜１３を結晶化させ、
結晶性珪素膜とする。結晶化は、６００度、２４時間の
加熱によって行うのが、簡単であるが、レーザー光の照
射や強光の照射によって行ってもよい。そして、素子間
分離のためのパターニングを行ない、活性層領域を確定
する。活性層領域とは、ソース／ドレイン領域とチャネ
ル形成領域とが形成される島状の半導体領域のことであ
る。Next, the amorphous silicon film 13 is crystallized,
It is a crystalline silicon film. It is easy to perform crystallization by heating at 600 ° C. for 24 hours, but it may be performed by laser light irradiation or strong light irradiation. Then, patterning for element isolation is performed to determine an active layer region. The active layer region is an island-shaped semiconductor region where a source / drain region and a channel formation region are formed.
【００２１】つぎにゲイト絶縁膜となる酸化珪素膜１４
を１０００Åの厚さにスパッタ法によって成膜する。こ
の酸化珪素膜１４の成膜は、有機シラン（例えばＴＥＯ
Ｓ）と酸素とを用いたプラズマＣＶＤ法によるものでも
よい。つぎにゲイト電極となるアルミニウム膜を６００
０〜８０００Å、本実施例では６０００Åの厚さに成膜
する。なお、このアルミニウム膜中には珪素を０．１〜
２％程度含有させてある。またゲイト電極としては、珪
素を主成分としたもの、珪素と金属とのシリサイド、珪
素と金属との積層体等を用いることもできる。Next, a silicon oxide film 14 serving as a gate insulating film
Is formed to a thickness of 1000 ° by a sputtering method. This silicon oxide film 14 is formed by using an organic silane (for example, TEO).
The plasma CVD method using S) and oxygen may be used. Next, an aluminum film serving as a gate electrode is
The film is formed to a thickness of 0 to 8000 °, in this example, 6000 °. The aluminum film contains silicon in an amount of 0.1 to 0.1.
About 2% is contained. As the gate electrode, an electrode containing silicon as a main component, a silicide of silicon and a metal, a laminate of silicon and a metal, or the like can also be used.
【００２２】つぎに、アルミニウム膜をパターニングし
て、ゲイト電極１５を形成する。さらにこのアルミニウ
ムよりなるゲイト電極１５の表面を陽極酸化して、表面
に酸化物層１６を形成する。この陽極酸化は、酒石酸が
１〜５％含まれたエチレングリコール溶液中で行った。
本実施例においては、この酸化物層１６の側面での厚さ
が２０００Åであり、この厚さを利用して後の不純物イ
オン注入工程において、オフセットゲイト領域を形成す
る。こうして、図１（Ａ）に示す形状を得る。Next, a gate electrode 15 is formed by patterning the aluminum film. Further, the surface of the gate electrode 15 made of aluminum is anodized to form an oxide layer 16 on the surface. This anodization was performed in an ethylene glycol solution containing tartaric acid at 1 to 5%.
In the present embodiment, the thickness of the side surface of the oxide layer 16 is 2000 °, and the offset gate region is formed in the subsequent impurity ion implantation step by using this thickness. Thus, the shape shown in FIG.
【００２３】次にＮ型の導電型を付与するための不純物
Ｐ（燐）をイオン注入法により、活性層として形成され
た結晶性珪素膜１３にドーピングする。この際、ゲイト
電極１５とその周囲の酸化物層１６がマスクとなり、自
己整合的にソース／ドレイン領域１７、１９とチャネル
形成領域１８とが形成される。この後ドーピングされた
Ｐを活性化するのと結晶化の劣化した珪素膜のアニール
を行うために、レーザー光の照射によるアニールを行
う。このアニールは、赤外光の照射によるランプアニー
ルによるものでもよい。また公知の加熱によるものでも
よい。しかし、赤外線（例えば1.2 μｍの赤外線）によ
るアニールは、赤外線が珪素半導体に選択的に吸収さ
れ、ガラス基板をそれ程加熱せず、しかも一回の照射時
間を短くすることで、ガラス基板に対する加熱を抑える
ことができ、極めて有用である。なおこの際、Ｐはチャ
ネル形成領域の方に多少拡散するので、ソース／ドレイ
ン領域１７、１９とチャネル形成領域１８との界面は、
酸化物層１６よりもチャネル形成領域１８側にシフトし
た位置に存在する。Next, an impurity P (phosphorus) for imparting N-type conductivity is doped into the crystalline silicon film 13 formed as an active layer by an ion implantation method. At this time, the gate electrode 15 and the surrounding oxide layer 16 serve as a mask, and the source / drain regions 17 and 19 and the channel forming region 18 are formed in a self-aligned manner. Thereafter, in order to activate the doped P and anneal the silicon film having deteriorated crystallization, annealing by laser light irradiation is performed. This annealing may be performed by lamp annealing using infrared light irradiation. Further, a known heating method may be used. However, annealing with infrared light (for example, infrared light of 1.2 μm) selectively heats the glass substrate by not absorbing the infrared light selectively and shortening the irradiation time for one time. It can be suppressed and is extremely useful. At this time, since P slightly diffuses toward the channel formation region, the interface between the source / drain regions 17 and 19 and the channel formation region 18
It exists at a position shifted to the channel formation region 18 side from the oxide layer 16.
【００２４】次に酸化珪素膜２０を６０００Å〜２μ
ｍ、ここでは９０００Åの厚さにスパッタ法によって成
膜する。この酸化珪素膜２０の成膜方法としては、スパ
ッタ法の他にＴＥＯＳと酸素とを用いたプラズマＣＶＤ
法によるものでもよい。この酸化珪素膜は、段差が大き
いゲイト電極１５の上方において、図１（Ｂ）に示すよ
うな形状となる。これは程度の問題であって、酸化珪素
膜２０のスッテプカバレージや膜厚によって変化する。Next, the silicon oxide film 20 is formed to a thickness of 6000.degree.
m, here, a film thickness of 9000 ° is formed by a sputtering method. As a method of forming the silicon oxide film 20, a plasma CVD using TEOS and oxygen is used in addition to the sputtering method.
It may be by law. This silicon oxide film has a shape as shown in FIG. 1B above the gate electrode 15 having a large step. This is a matter of degree, and varies depending on the step coverage and the film thickness of the silicon oxide film 20.
【００２５】次に、公知のＲＩＥ法による異方性ドライ
エッチングを行うことによって、この酸化珪素膜２０の
エッチングを行う。この際、その高さが９０００Åある
ゲイト電極１５の側面においては、その高さ方向の厚さ
が膜厚（酸化珪素膜の膜厚９０００Åのこと）の約２倍
となるので、エッチングを進めていくと、点線２１で示
されるような形状で酸化珪素を残すことができる。また
この際、ゲイト絶縁膜である酸化珪素膜１４をも続けて
エッチングしてしまい、ソース／ドレイン領域１７、１
９を露呈させる。またこの場合、活性層としてパターニ
ングされた結晶性珪素膜１３の端部においても段差が存
在するが、その高さは１０００Å程度であるので、この
部分には酸化珪素膜２０はほとんど残存しない。図１に
おいては、酸化珪素膜２０が図１（Ｂ）に示すような形
状に形成されたので、点線２１で示すような形状で酸化
珪素が残存するが、仮に酸化珪素膜２０がゲイト電極の
形状をそのまま反映した形（四角く角張った形状で盛り
上がる）で成膜されたとすると、２１の形状は方形状ま
たは矩形状となる。Next, the silicon oxide film 20 is etched by performing anisotropic dry etching by a known RIE method. At this time, on the side surface of the gate electrode 15 having a height of 9000 °, the thickness in the height direction is about twice the film thickness (the thickness of the silicon oxide film is 9000 °). As a result, silicon oxide can be left in a shape as shown by a dotted line 21. At this time, the silicon oxide film 14, which is a gate insulating film, is also etched continuously, so that the source / drain regions 17, 1
9 is exposed. In this case, there is also a step at the end of the crystalline silicon film 13 patterned as the active layer, but since the height is about 1000 °, the silicon oxide film 20 hardly remains in this portion. In FIG. 1, since the silicon oxide film 20 is formed in a shape as shown in FIG. 1B, the silicon oxide remains in a shape as shown by a dotted line 21, but if the silicon oxide film 20 is formed as a gate electrode. Assuming that the film is formed in a shape that reflects the shape as it is (swells up in a square and square shape), the shape of 21 is rectangular or rectangular.
【００２６】こうして概略三角形状に形成された酸化珪
素２２が残存した状態が得られる。本実施例において
は、この三角形状の酸化珪素２２の幅は、３０００Å程
度であるが、その値は酸化珪素膜２０の膜厚とエッチン
グ条件、さらにはゲイト電極１５の高さ（酸化物層１６
も含めて考える）によって定めることができる。Thus, a state is obtained in which the silicon oxide 22 formed in a substantially triangular shape remains. In the present embodiment, the width of the triangular silicon oxide 22 is about 3000 °, but the value depends on the thickness of the silicon oxide film 20, the etching conditions, and the height of the gate electrode 15 (the oxide layer 16).
And also consider).
【００２７】次に、ＴｉまたはＴｉＳｉ2 の膜を成膜
し、熱アニールを加えることにより、２８で示されるよ
うなＳｉとＴｉとのシリサイドを形成する。ここではＴ
ｉ膜を、１００Å〜１０００Åここでは５００Åの厚さ
にスパッタ法で成膜する。そして４５０度でアニール
し、シリサイド層２８を形成する。このアニールは赤外
光のランプアニールによるものでもよい。ランプアニー
ルを行う場合には、被照射面表面が６００度〜１０００
度程度になるように、６００度の場合は数分間、１００
０度の場合は数秒間のランプ照射を行うようにする。ま
た、ここでは、ゲイト電極にアルミを用いているので、
Ｔｉ膜成膜後の熱アニールを４５０度としたが、ゲイト
電極に珪素を主成分としたものを用いた場合には、５０
０℃以上の温度で行うことが好ましい。Next, a film of Ti or TiSi 2 is formed, and thermal annealing is applied to form a silicide of Si and Ti as indicated by 28. Where T
An i-film is formed by a sputtering method to a thickness of 100 ° to 1000 °, here 500 °. Then, annealing is performed at 450 degrees to form a silicide layer 28. This annealing may be performed by lamp annealing of infrared light. When lamp annealing is performed, the surface to be irradiated should be 600 to 1000 degrees.
100 degrees for a few minutes at 600 degrees.
In the case of 0 degrees, lamp irradiation is performed for several seconds. Also, here, aluminum is used for the gate electrode,
Although the thermal annealing after forming the Ti film was performed at 450 ° C., when the gate electrode was mainly made of silicon,
It is preferable to carry out at a temperature of 0 ° C. or higher.
【００２８】この後、過酸化水素とアンモニアと水とを
５：２：２で混合したエッチング液でＴｉ膜のエッチン
グする。この際、ＳｉとＴｉとのシリサイド層２８はエ
ッチングされないので、残存させることができる。さら
にレーザー光の照射によってアニールを行う。このアニ
ール工程は、２００ｍＪ／ｃｍ2 〜４００ｍＪ／ｃｍ2
で行う。Thereafter, the Ti film is etched with an etching solution in which hydrogen peroxide, ammonia and water are mixed at a ratio of 5: 2: 2. At this time, the silicide layer 28 of Si and Ti is not etched and can be left. Further, annealing is performed by laser light irradiation. This annealing step is performed between 200 mJ / cm 2 and 400 mJ / cm 2.
Do with.
【００２９】上記の工程の結果、２８で示されるように
ソース／ドレイン領域の表面にＳｉとＴｉとのシリサイ
ドが形成される。さらにソース／ドレイン電極２９、３
０を形成することにより、Ｎチャネル型ＴＦＴを完成す
る。（図１（Ｄ）As a result of the above steps, silicide of Si and Ti is formed on the surface of the source / drain region as shown by 28. Further, source / drain electrodes 29, 3
By forming 0, an N-channel TFT is completed. (FIG. 1 (D)
【００３０】ソース／ドレイン電極２９、３０は下地を
窒化チタンとした窒化チタン／アルミニウム２層膜で構
成することが好ましい。これは、ソース／ドレイン領域
表面がチタンシリサイドとなっているので、極めて良好
なコンタクトがとれるためである。The source / drain electrodes 29 and 30 are preferably formed of a titanium nitride / aluminum two-layer film with a titanium nitride underlayer. This is because the surface of the source / drain regions is made of titanium silicide, so that a very good contact can be obtained.
【００３１】こうして完成したＮチャネル型ＴＦＴは、
三角形状の酸化珪素２２の存在によって、所謂自己整合
的にソース／ドレイン領域と電極とのコンタクト部を決
定することができ、しかもその位置をガラス基板１１の
縮みに関係無く決めることができる。さらに、極力コン
タクト位置をチャネル形成領域に近づけることができ、
さらにそれに加えてソース／ドレイン領域のシート抵抗
がシリサイド層２８の存在によって低減されているの
で、高特性を有するＴＦＴを得ることができる。また、
ソース／ドレイン電極を設けるためのゲイト絶縁膜への
穴開け工程が不要となるので、この工程に起因する諸問
題を根本的に解決することができる。The N-channel type TFT thus completed is
The presence of the triangular silicon oxide 22 allows the contact portion between the source / drain region and the electrode to be determined in a so-called self-alignment manner, and its position can be determined regardless of shrinkage of the glass substrate 11. Furthermore, the contact position can be made as close as possible to the channel formation region,
Furthermore, since the sheet resistance of the source / drain regions is reduced by the presence of the silicide layer 28, a TFT having high characteristics can be obtained. Also,
Since a step of forming holes in the gate insulating film for providing source / drain electrodes is not required, various problems caused by this step can be fundamentally solved.
【００３２】また本実施例のような構成を採った場合、
ゲイト電極１５の側面に陽極酸化工程によって形成され
たアルミニュームの酸化物（Ａｌ2 Ｏ3 ）と酸化珪素
（ＳｉＯ2 ）２２とが設けられているので、ゲイト電極
とソース／ドレイン電極との間の寄生容量を減少させる
ことができる。When the configuration as in the present embodiment is adopted,
Since aluminum oxide (Al 2 O 3 ) and silicon oxide (SiO 2 ) 22 formed by the anodic oxidation process are provided on the side surfaces of the gate electrode 15, the gap between the gate electrode and the source / drain electrodes is provided. Can be reduced.
【００３３】〔実施例２〕本実施例の作製工程を図２に
示す。図２に示す符号において、図１に示す符号と同じ
ものは、実施例１において説明したものと作製方法は同
じである。まずガラス基板１１上にスパッタ法によっ
て、酸化珪素膜を２０００Åの厚さに成膜する。次に、
非晶質珪素膜１３を１０００Åの厚さにプラズマＣＶＤ
法によって成膜する。そして６００度、２４時間の熱ア
ニールによって非晶質珪素膜１３を結晶化させ、結晶性
珪素膜とする。[Embodiment 2] FIG. 2 shows a manufacturing process of this embodiment. 2, the same components as those shown in FIG. 1 have the same manufacturing method as that described in the first embodiment. First, a silicon oxide film is formed to a thickness of 2000 ° on a glass substrate 11 by a sputtering method. next,
Plasma CVD of amorphous silicon film 13 to a thickness of 1000 °
The film is formed by a method. The amorphous silicon film 13 is crystallized by thermal annealing at 600 degrees for 24 hours to form a crystalline silicon film.
【００３４】次に、アルミニウム膜を６０００Åの厚さ
に成膜し、実施例１と同様な工程を経て、その表面に２
０００Å厚の酸化物層１６が形成されたアルミニウムの
ゲイト電極１５を形成する。そして、ゲイト電極以外の
場所のゲイト絶縁膜１４をエッチングによって除去し
て、図２（Ａ）のような状態を得る。この後、Ｐのイオ
ン注入を行ない、ソース／ドレイン領域１７、１９とチ
ャネル形成領域１８とを自己整合的に形成する。なお、
このイオン注入工程は、ゲイト電極である酸化珪素膜１
４を除去する前に行ってもよい。そして、レーザー照射
またはランプ加熱または加熱によるアニールを行いソー
ス／ドレイン領域１７、１９を活性化させる。Next, an aluminum film is formed to a thickness of 6000 °, and the same process as in the first embodiment is performed.
An aluminum gate electrode 15 on which an oxide layer 16 having a thickness of Å is formed. Then, the gate insulating film 14 at a position other than the gate electrode is removed by etching to obtain a state as shown in FIG. Thereafter, P ions are implanted to form the source / drain regions 17 and 19 and the channel forming region 18 in a self-aligned manner. In addition,
In this ion implantation step, the silicon oxide film 1 serving as a gate electrode is
4 may be performed before removing. The source / drain regions 17 and 19 are activated by laser irradiation or lamp heating or annealing by heating.
【００３５】次に、酸化珪素膜２０を６０００Åの厚さ
にスパッタ法によって成膜し、ＲＩＥ法によって実施例
１と同様な方法によりエッチングを行ない、２１で示さ
れる部分に概略三角形状の酸化珪素２２を残存させる。Next, a silicon oxide film 20 is formed to a thickness of 6000.degree. By sputtering, and is etched by RIE in the same manner as in the first embodiment. 22 is left.
【００３６】次に、Ｔｉ膜２７を５００Åの厚さに成膜
する。そして４５０度の熱アニールを行い、実施例１で
説明したようにＴｉ膜２７を選択的にエッチングして除
去する。そしてさらにレーザー光の照射によるアニール
を行い、ＳｉとＴｉとによるシリサイド層２８を形成す
る。そして、ソース／ドレイン電極となるアルミ電極２
９と３０を形成して、Ｎチャネル型ＴＦＴを完成する。Next, a Ti film 27 is formed to a thickness of 500 °. Then, thermal annealing at 450 degrees is performed, and the Ti film 27 is selectively etched and removed as described in the first embodiment. Then, annealing by laser light irradiation is further performed to form a silicide layer 28 of Si and Ti. And an aluminum electrode 2 serving as a source / drain electrode
9 and 30 are formed to complete an N-channel TFT.
【００３７】本実施例の場合も、実施例１と同様な構造
上の効果を得ることができる。即ち、２５で示される概
略三角形状の酸化珪素２２の幅を約３０００Å（２５で
示される）と狭くすることができるので、ソース／ドレ
イン領域１７／１９と電極２９／３０とのコンタクトの
容易さを実現するとともに、ソース／ドレイン領域１
７、１９のコンタクク部をチャネル形成領域１８に近づ
けることができ、高い特性を有するＴＦＴを得ることが
できる。In the present embodiment, the same structural effects as in the first embodiment can be obtained. That is, the width of the substantially triangular silicon oxide 22 shown by 25 can be reduced to about 3000 ° (shown by 25), so that the source / drain region 17/19 and the electrode 29/30 can be easily contacted. And the source / drain region 1
The contact portions 7 and 19 can be made closer to the channel forming region 18, and a TFT having high characteristics can be obtained.
【００３８】勿論、２５で示される部分の寸法は、酸化
珪素膜２０の膜厚、酸化珪素膜２０のエッチング条件、
ゲイト電極（酸化物層１６も含む）１５の高さ、によっ
て必要とする値に決めることができる。Of course, the dimensions of the portion indicated by 25 are the thickness of the silicon oxide film 20, the etching conditions of the silicon oxide film 20,
The required value can be determined by the height of the gate electrode (including the oxide layer 16) 15.
【００３９】また、ソース／ドレイン領域への穴明け工
程が不要となるので、この穴明け工程に従う問題を根本
的に解決することができる。Further, since the step of forming a hole in the source / drain region is not required, the problem of following the step of forming the hole can be fundamentally solved.
【００４０】〔実施例３〕本実施例の作製工程図を図３
に示す。図３に示すＴＦＴは、ソース／ドレイン電極の
形成を従来の方法と同様な方法で形成するものである
が、ソース／ドレイン領域表面９０にシリサイド層が形
成されており、ソース／ドレイン領域８６、８８のシー
ト抵抗が低減されていることが特長である。[Embodiment 3] FIG.
Shown in In the TFT shown in FIG. 3, a source / drain electrode is formed by a method similar to a conventional method, but a silicide layer is formed on a source / drain region surface 90 and a source / drain region 86, It is a feature that the sheet resistance of No. 88 is reduced.
【００４１】まず、ガラス基板８０上に下地膜８１であ
る酸化珪素膜を１０００Åの厚さにスパッタ法によって
成膜する。次に非晶質珪素膜８２をプラズマＣＶＤ法で
１０００Åの厚さに成膜し、６００度、４８時間の加熱
により結晶化させる。次に素子間分離を行ない活性層を
形成する。First, a silicon oxide film as a base film 81 is formed on a glass substrate 80 to a thickness of 1000 ° by a sputtering method. Next, an amorphous silicon film 82 is formed to a thickness of 1000 ° by a plasma CVD method and crystallized by heating at 600 ° C. for 48 hours. Next, isolation between elements is performed to form an active layer.
【００４２】さらに、ゲイト絶縁膜となる酸化珪素膜８
３を１０００Åの厚さにスパッタ法で形成する。そし
て、ゲイト電極８４を構成する珪素が１％添加されたア
ルミニウム膜を６０００Åの厚さに成膜し、パターニン
グによりゲイト電極８４を形成する。さらに陽極酸化工
程により、酸化物層８５を２０００Åの厚さに形成す
る。そして、Ｐをイオン注入することによって、８６、
８８をＮ型化し、チャネル形成領域８７を自己整合的に
形成する。こうして、ソース／ドレイン領域８６、８
８、さらにはチャネル形成領域８７が形成される。Further, a silicon oxide film 8 serving as a gate insulating film
3 is formed to a thickness of 1000 ° by a sputtering method. Then, an aluminum film to which 1% of silicon constituting the gate electrode 84 is added is formed to a thickness of 6000 °, and the gate electrode 84 is formed by patterning. Further, an oxide layer 85 is formed to a thickness of 2000 ° by an anodizing step. Then, by ion implantation of P, 86,
The channel formation region 87 is formed in a self-aligned manner. Thus, the source / drain regions 86, 8
8, and further a channel forming region 87 is formed.
【００４３】この後、レーザー光の照射、あるいは赤外
光の照射によるソース／ドレイン領域の活性化工程を行
なう。そして、露呈した酸化珪素膜８３を除去し、Ｔｉ
膜８９をスパッタ法で５００Åの厚さに形成する。そし
て４５０度で熱アニールを加えることにより、ＳｉとＴ
ｉとのシリサイド層９０を形成する。その後Ｔｉ膜８９
を実施例１で説明した選択性のあるエッチングによって
取り除く。さらにレーザー光によるアニールを加える。Thereafter, a step of activating the source / drain regions by laser light irradiation or infrared light irradiation is performed. Then, the exposed silicon oxide film 83 is removed, and Ti
A film 89 is formed to a thickness of 500 ° by a sputtering method. Then, thermal annealing is performed at 450 degrees, so that Si and T
A silicide layer 90 with i is formed. Then the Ti film 89
Is removed by the selective etching described in the first embodiment. Further, annealing by laser light is added.
【００４４】そして、層間絶縁物９１を酸化珪素によっ
て形成し、通常のパターニング工程によって、ソース／
ドレイン電極９２、９３の形成を行う。このような構成
を採った場合、ソース／ドレイン電極９２、９３とチャ
ネル形成領域８７との距離９４が離れていても、シリサ
イド層９０の作用によってソース／ドレイン領域のシー
ト抵抗が低減されているので、ソース／ドレイン領域の
シート抵抗の影響を受けないＴＦＴを得ることができ
る。また、９４の距離をある程度の余裕をもってとるこ
とができるので、ソース／ドレイン電極形成の際の層間
絶縁物９１に対する穴開け工程におけるマスク合わせに
余裕を持たすことができ、作製工程上も有意である。Then, an interlayer insulator 91 is formed of silicon oxide, and the source / source is formed by a normal patterning process.
Drain electrodes 92 and 93 are formed. In such a configuration, even when the distance 94 between the source / drain electrodes 92 and 93 and the channel formation region 87 is large, the sheet resistance of the source / drain region is reduced by the action of the silicide layer 90. Thus, a TFT which is not affected by the sheet resistance of the source / drain regions can be obtained. Further, since the distance 94 can be set with a certain margin, it is possible to have a margin for mask alignment in the step of forming a hole in the interlayer insulator 91 when forming the source / drain electrodes, which is also significant in the manufacturing process. .
【００４５】特に、ソース／ドレイン領域への、コンタ
クトホールの穴明けの際に、ゲイト電極への穴明けを行
おうとする場合、従来では、ゲイト電極上側の陽極酸化
層をエッチンしている間に、ソース／ドレイン領域上面
がエッチング液（バッファ弗酸）によって変成されてし
まう問題があったが、本実施例のように、ソース／ドレ
イン領域上面にシリサイド層が形成されている場合、シ
リサイド層はバッファ弗酸によってほとんど変成されな
いので、上記の問題を解決することができる。In particular, when a hole is to be formed in the gate electrode when a contact hole is formed in the source / drain region, conventionally, while the anodic oxide layer on the gate electrode is being etched, There is a problem that the upper surface of the source / drain region is denatured by the etchant (buffer hydrofluoric acid). However, when a silicide layer is formed on the upper surface of the source / drain region as in this embodiment, The above-mentioned problem can be solved because it is hardly modified by the buffered hydrofluoric acid.
【００４６】〔実施例４〕本実施例は、ガラス基板上に
Ｎチャネル型ＴＦＴ（ＮＴＦＴ）とＰチャネル型ＴＦＴ
（ＰＴＦＴ）とを相補型に構成したＣ／ＴＦＴ（コンプ
リメンタリー薄膜トランジスタ）設ける例である。[Embodiment 4] In this embodiment, an N-channel TFT (NTFT) and a P-channel TFT are formed on a glass substrate.
This is an example in which a C / TFT (complementary thin film transistor) in which a (PTFT) is configured in a complementary manner is provided.
【００４７】まず、ガラス基板１００上に下地膜１０１
である酸化珪素膜を１０００Åの厚さにスパッタ法によ
って成膜する。次に非晶質珪素膜をプラズマＣＶＤ法で
１０００Åの厚さに成膜し、６００度、４８時間の加熱
により結晶化させる。次に素子間分離を行ない結晶化さ
れた活性層１０２と１０３を形成する。First, a base film 101 is formed on a glass substrate 100.
Is formed to a thickness of 1000 ° by a sputtering method. Next, an amorphous silicon film is formed to a thickness of 1000 ° by a plasma CVD method and crystallized by heating at 600 ° C. for 48 hours. Next, isolation between elements is performed to form crystallized active layers 102 and 103.
【００４８】さらに、ゲイト絶縁膜となる酸化珪素膜１
０４を１０００Åの厚さにスパッタ法で形成する。そし
て、ゲイト電極１０５、１０７を構成する珪素が１％添
加されたアルミニウム膜を６０００Åの厚さに成膜し、
パターニングによりゲイト電極１０５、１０７を形成す
る。さらに陽極酸化工程により、酸化物層１０６、１０
８を２０００Åの厚さに形成する。そして、一方の活性
層１０２にＢをイオン注入することによって、ソース／
ドレイン領域となる１０９、１１１をＰ型化し、チャネ
ル形成領域１１０を自己整合的に形成する。さらに他の
一方の活性層１０３にＰをイオン注入することによっ
て、ソース／ドレイン領域となる１１２、１１４をＮ型
化し、チャネル形成領域１１３を自己整合的に形成す
る。この工程において、イオン注入を必要としない領域
はレジストで覆えばよい。Further, a silicon oxide film 1 serving as a gate insulating film
04 is formed to a thickness of 1000 ° by a sputtering method. Then, an aluminum film containing 1% of silicon for forming the gate electrodes 105 and 107 is formed to a thickness of 6000 °,
Gate electrodes 105 and 107 are formed by patterning. Further, the oxide layers 106, 10
8 is formed to a thickness of 2000 mm. Then, by ion-implanting B into one of the active layers 102, the source /
The drain regions 109 and 111 are made P-type, and the channel formation region 110 is formed in a self-aligned manner. By ion-implanting P into the other active layer 103, the source / drain regions 112 and 114 are made N-type, and the channel formation region 113 is formed in a self-aligned manner. In this step, a region which does not require ion implantation may be covered with a resist.
【００４９】この後、レーザー光の照射、あるいは赤外
光の照射によるソース／ドレイン領域の活性化工程を行
なう。そして、露呈した酸化珪素膜１０４を除去し、Ｔ
ｉ膜を実施例１と同様な条件で成膜し、さらに熱アニー
ルを加えることにより、ＳｉとＴｉとのシリサイド層１
１６を形成する。その後Ｔｉ膜をエッチングによって取
り除き、さらにレーザー光によるアニールを加える。こ
うしてＳｉとＴｉとのシリサイド層１１６を形成する。Thereafter, a step of activating the source / drain regions by laser light irradiation or infrared light irradiation is performed. Then, the exposed silicon oxide film 104 is removed, and T
An i-film is formed under the same conditions as in Example 1 and further subjected to thermal annealing to form a silicide layer 1 of Si and Ti.
16 are formed. Thereafter, the Ti film is removed by etching, and annealing by laser light is further performed. Thus, a silicide layer 116 of Si and Ti is formed.
【００５０】そして、層間絶縁物１１７を酸化珪素によ
って形成し、通常のパターニング工程によって、Ｐチャ
ンネル型ＴＦＴのソース／ドレイン電極１１８、１１
９、Ｎチャネル型ＴＦＴのソース／ドレイン電極１２
０、１２１を形成する。このような構成を採った場合、
ソース／ドレイン電極１２０、１２１とチャネル形成領
域１１３との距離１２２が離れていても、シリサイド層
１１６の作用によってソース／ドレイン領域のシート抵
抗が低減されているので、ソース／ドレイン領域のシー
ト抵抗の影響を受けないＴＦＴを得ることができる。ま
た、１２２の距離をある程度の余裕をもってとることが
できるので、ソース／ドレイン電極形成の際の層間絶縁
物１１７に対する穴開け工程におけるマスク合わせに余
裕をもたすことができ、作製工程上も有用である。さら
に、この穴開け工程において、ソース／ドレイン領域上
面がエッチングあるいは変成されることを防ぐことがで
きる。Then, an interlayer insulator 117 is formed of silicon oxide, and the source / drain electrodes 118 and 11 of the P-channel TFT are formed by a normal patterning process.
9. Source / drain electrodes 12 of N-channel TFT
0 and 121 are formed. In such a configuration,
Even if the distance 122 between the source / drain electrodes 120 and 121 and the channel forming region 113 is large, the sheet resistance of the source / drain region is reduced by the action of the silicide layer 116, so that the sheet resistance of the source / drain region is reduced. A TFT which is not affected can be obtained. Further, since the distance 122 can be set with a certain margin, it is possible to provide a margin for mask alignment in the step of forming a hole in the interlayer insulator 117 at the time of forming the source / drain electrodes, which is also useful in the manufacturing process. It is. Further, it is possible to prevent the upper surface of the source / drain region from being etched or altered in the hole making step.
【００５１】以上の実施例１〜４においては、ゲイト電
極としてアルミニウムを用い、その周囲に陽極酸化によ
って形成した酸化物層を設ける構成を示した。しかしな
がら、珪素を主成分としたゲイトであっても、また金属
を主成分としたゲイト電極であっても、また半導体と金
属の積層で構成されるゲイト電極であってもよい。また
は半導体と金属のシリサイドであってもよい。例えばＴ
ｉ電極、Ｃｒ電極、Ｔａ電極、またはこれらと珪素との
積層やシリサイドの電極、さらにはＳｉ−Ｗ、Ｓｉ−Ｍ
ｏ、Ｓｉ−Ａｌの積層またはシリサイドをゲイト電極と
して利用することができる。In the above Examples 1 to 4, the configuration was shown in which aluminum was used as the gate electrode and an oxide layer formed by anodic oxidation was provided around the gate electrode. However, a gate containing silicon as a main component, a gate electrode containing a metal as a main component, or a gate electrode formed by stacking a semiconductor and a metal may be used. Alternatively, it may be a silicide of a semiconductor and a metal. For example, T
i-electrode, Cr-electrode, Ta-electrode, or lamination of these with silicon or silicide electrode, furthermore, Si-W, Si-M
o, a stacked layer of Si-Al or silicide can be used as the gate electrode.
【００５２】[0052]
【効果】ゲイト電極に隣接して、自己整合的に絶縁物を
設けることで、ソース／ドレイン領域へのコンタクト位
置を自動的に決めることができる。しかもソース／ドレ
イン領域のシート抵抗の高さをあまり問題としなくても
よい構造を得ることがきる。特に、 (1)マスク合わせの問題が無い。 (2)コンタクトホール形成の際の諸問題がない。 (3)自己整合的にコンタクト部とチャネル形成領域との
距離を設定することができる。 といった有用性を得ることができる。[Effect] By providing an insulator in a self-aligned manner adjacent to the gate electrode, the contact position to the source / drain region can be automatically determined. In addition, it is possible to obtain a structure in which the height of the sheet resistance of the source / drain region does not matter much. In particular, (1) there is no problem of mask alignment. (2) There are no problems when forming contact holes. (3) The distance between the contact portion and the channel formation region can be set in a self-aligned manner. Such usefulness can be obtained.
【００５３】また、ソース／ドレイン領域の表面にシリ
サイド層を形成することで、ソース／ドレイン領域のシ
ート抵抗を低減することができ、ＴＦＴの特性、歩留
り、信頼性、生産性を向上させることができる。By forming a silicide layer on the surface of the source / drain region, the sheet resistance of the source / drain region can be reduced, and the characteristics, yield, reliability, and productivity of the TFT can be improved. it can.
【図１】 実施例のＴＦＴの作製工程を示す。FIG. 1 shows a manufacturing process of a TFT according to an embodiment.
【図２】 実施例のＴＦＴの作製工程を示す。FIG. 2 shows a manufacturing process of a TFT according to an embodiment.
【図３】 実施例のＴＦＴの作製工程を示す。FIG. 3 shows a manufacturing process of the TFT of the embodiment.
【図４】 実施例のＴＦＴの作製工程を示す。FIG. 4 shows a manufacturing process of the TFT of the embodiment.
【図５】 従来のＴＦＴの構造を示す。FIG. 5 shows a structure of a conventional TFT.
１１・・・・・ガラス基板 １２・・・・・下地膜（酸化珪素膜） １３・・・・・珪素半導体膜 １４・・・・・酸化珪素膜 １５・・・・・ゲイト電極 １６・・・・・酸化物層 １７・・・・・ソース／ドレイン領域 １８・・・・・チャネル形成領域 １９・・・・・ドレイン／ソース領域 ２０・・・・・酸化珪素膜 ２１・・・・・酸化珪素膜が残存する領域 ２２・・・・・残存した概略三角形状の酸化珪素 ２７・・・・・Ｔｉ膜 ２８・・・・・シリサイド層 ２９・・・・・電極 ３０・・・・・電極 ８０・・・・・ガラス基板 ８１・・・・・下地膜（酸化珪素膜） ８２・・・・・珪素膜 ８３・・・・・酸化珪素膜 ８４・・・・・ゲイト電極 ８５・・・・・酸化物層 ８９・・・・・Ｔｉ膜 ９０・・・・・シリサイド層 ９１・・・・・層間絶縁物 ９２・・・・・電極 ９３・・・・・電極 11: Glass substrate 12: Underlayer (silicon oxide film) 13: Silicon semiconductor film 14: Silicon oxide film 15: Gate electrode 16: ... Oxide layer 17 ... Source / drain region 18 ... Channel formation region 19 ... Drain / source region 20 ... Silicon oxide film 21 ... Area in which silicon oxide film remains 22... Remaining triangular silicon oxide 27... Ti film 28... Silicide layer 29... Electrode 30. Electrode 80: Glass substrate 81: Base film (silicon oxide film) 82: Silicon film 83: Silicon oxide film 84: Gate electrode 85: ... Oxide layer 89 ... Ti film 90 ... Silicide layer 91 ... Insulator 92 ----- electrode 93 ..... electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１７Ａ ６１７Ｊ (56)参考文献 特開 昭63−318779（ＪＰ，Ａ) 特開 平３−203322（ＪＰ，Ａ) 特開 平１−160009（ＪＰ，Ａ) 特開 平４−360580（ＪＰ，Ａ) 特開 昭58−23479（ＪＰ，Ａ) 特開 平２−228041（ＪＰ，Ａ) 特開 昭57−99775（ＪＰ，Ａ)────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 7 identifications FI H01L 29/786 H01L 29/78 617A 617J ( 56) references Patent Sho 63-318779 (JP, a) Patent Rights 3-203322 (JP, A) JP-A-1-160009 (JP, A) JP-A-4-360580 (JP, A) JP-A-58-23479 (JP, A) JP-A-2-228041 (JP, A) Kaisho 57-99775 (JP, A)
Claims (3)
域、オフセットゲイト領域およびチャネル形成領域を含
む結晶性半導体層と、 前記チャネル形成領域上に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上に形成されたゲイト電極と、 前記ゲイト電極の上面および側面に形成された第１の絶
縁層と、 前記第１の絶縁層の側面に形成された概略三角形状の絶
縁物とを有し、 前記ソース領域および前記ドレイン領域の表面にはシリ
サイド層が形成されており、 前記概略三角形状の絶縁物および前記シリサイド層に密
接して窒化チタン層が形成されており、前記窒化チタン層上には、ソース電極またはドレイン電
極が形成されており、 前記ゲイト電極は、金属からなり、 前記第１の絶縁層は、前記ゲイト電極の金属酸化物であ
り、 前記概略三角形状の絶縁物は、前記ゲイト電極の金属酸
化物と異なる材料からなり、 前記オフセットゲイト領域と前記ソース領域との界面お
よび前記オフセットゲイト領域と前記ドレイン領域との
界面は、前記ゲイト絶縁膜を介して前記ゲイト電極の側
面に形成された第１の絶縁層の下部に設けられている こ
とを特徴とする半導体装置。A base film formed on a glass substrate; a crystalline semiconductor layer including a source region, a drain region, an offset gate region, and a channel formation region formed on the base film; A gate insulating film formed thereon, a gate electrode formed on the gate insulating film, a first insulating layer formed on the top and side surfaces of the gate electrode, and a side surface of the first insulating layer . and a formed substantially triangular shape of the insulator, the source region and the a surface of the drain region is a silicide layer is formed, the substantially triangular shape of the insulator and titanium nitride closely to the silicide layer A source electrode or a drain electrode on the titanium nitride layer.
A pole is formed, the gate electrode is made of metal, the first insulating layer is a metal oxide of the gate electrode, and the substantially triangular insulator is a metal oxide of the gate electrode. Ri Do from different materials, our interface between the offset gate region and the source region
And the offset gate region and the drain region
The interface is on the side of the gate electrode via the gate insulating film.
A semiconductor device provided below a first insulating layer formed on a surface .
アルミニウムを主成分としており、 前記第１の絶縁層は、アルミニウムの酸化物であること
を特徴とする半導体装置。2. The method according to claim 1, wherein the gate electrode comprises :
Aluminum is a main component, the first insulating layer, wherein a is an oxide of aluminum.
る工程と、 前記第１の結晶性珪素膜をパターニングして第２の結晶
性珪素膜とする工程と、前記第２の結晶性珪素膜上にゲ
イト絶縁膜を形成し、前記ゲイト絶縁膜上にゲイト電極
を形成し、前記ゲイト電極の上面および側面に第１の絶
縁層を形成する工程と、 前記第１の絶縁層をマスクにして前記第２の結晶性珪素
膜にＮ型またはＰ型の不純物を添加し、活性化してソー
ス領域、ドレイン領域およびオフセットゲイト領域を形
成する工程と、 前記第１の絶縁層および前記第２の結晶性珪素膜を覆っ
て第２の絶縁層を形成する工程と、 前記第２の絶縁層を異方性エッチングし、前記第１の絶
縁層の側面に概略三角形状の絶縁物を残存させるととも
に、前記ソース領域および前記ドレイン領域を露呈させ
る工程と、 前記露呈したソース領域およびドレイン領域表面にシリ
サイド層を形成する工程と、 前記概略三角形状の絶縁物および前記シリサイド層上に
密接して窒化チタン層を形成する工程と、前記窒化チタ
ン層上にソース電極およびドレイン電極を形成する工程
とを有し、かつ前記基板は、ガラス基板であることを特
徴とする半導体装置の作製方法。A step of forming a base film on the substrate; a step of forming an amorphous silicon film on the base film; and crystallizing the amorphous silicon film to form first crystalline silicon. Forming a second crystalline silicon film by patterning the first crystalline silicon film; forming a gate insulating film on the second crystalline silicon film; a gate electrode formed on the membrane, said forming a first insulating layer on the upper and side surfaces of the gate electrode, N-type to the second crystalline silicon film by the first insulating layer as a mask or Adding a P-type impurity and activating the same to form a source region, a drain region, and an offset gate region; and forming a second insulating layer covering the first insulating layer and the second crystalline silicon film. Forming, and anisotropically etching the second insulating layer to form the first insulating layer . Excellence
Leaving a substantially triangular insulator on a side surface of the edge layer and exposing the source region and the drain region; forming a silicide layer on the exposed surface of the source region and the drain region; includes a step of forming an insulator and the silicide layer of titanium nitride layer closely on the shape, and forming a source electrode and a drain electrode on said titanium nitride layer, and the substrate is a glass substrate A method for manufacturing a semiconductor device, comprising the steps of:
Priority Applications (14)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17271193A JP3252990B2 (en) | 1993-06-18 | 1993-06-18 | Semiconductor device and manufacturing method thereof |
| TW082108259A TW232751B (en) | 1992-10-09 | 1993-10-06 | Semiconductor device and method for forming the same |
| CN93114663A CN1041872C (en) | 1992-10-09 | 1993-10-09 | Semiconductor device and method for forming the same |
| KR1019930020969A KR0131061B1 (en) | 1992-07-20 | 1993-10-09 | Thin-film semiconductor device & its manufacture |
| US08/886,139 US5962897A (en) | 1992-06-18 | 1997-06-30 | Semiconductor device and method for forming the same |
| US09/122,092 US6624477B1 (en) | 1992-10-09 | 1998-07-24 | Semiconductor device and method for manufacturing the same |
| US09/387,054 US6455875B2 (en) | 1992-10-09 | 1999-08-31 | Thin film transistor having enhanced field mobility |
| JP2000077625A JP3472233B2 (en) | 1992-10-09 | 2000-03-21 | Method for manufacturing semiconductor device |
| JP2000077570A JP3472232B2 (en) | 1992-10-09 | 2000-03-21 | Method for manufacturing semiconductor device |
| US10/241,624 US6790749B2 (en) | 1992-10-09 | 2002-09-12 | Method of manufacturing a semiconductor device |
| US10/938,500 US7109108B2 (en) | 1992-10-09 | 2004-09-13 | Method for manufacturing semiconductor device having metal silicide |
| US11/522,376 US7602020B2 (en) | 1992-10-09 | 2006-09-18 | Semiconductor device and method for forming the same |
| US12/369,578 US7723788B2 (en) | 1992-10-09 | 2009-02-11 | Semiconductor device and method for forming the same |
| US12/604,879 US8017506B2 (en) | 1992-10-09 | 2009-10-23 | Semiconductor device and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17271193A JP3252990B2 (en) | 1993-06-18 | 1993-06-18 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778782A JPH0778782A (en) | 1995-03-20 |
| JP3252990B2 true JP3252990B2 (en) | 2002-02-04 |
Family
ID=15946925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17271193A Expired - Fee Related JP3252990B2 (en) | 1992-06-18 | 1993-06-18 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3252990B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247562B2 (en) | 2003-04-23 | 2007-07-24 | Semiconductor Energy Laboratory Co. Ltd. | Semiconductor element, semiconductor device and methods for manufacturing thereof |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10135475A (en) | 1996-10-31 | 1998-05-22 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacture |
| KR100491141B1 (en) * | 2001-03-02 | 2005-05-24 | 삼성에스디아이 주식회사 | TFT and Method for Fabricating the Same and Active Matrix display device and Method for fabricating the Same using the TFT |
| JP5291866B2 (en) * | 2005-05-31 | 2013-09-18 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| JP4628485B2 (en) * | 2010-02-17 | 2011-02-09 | 株式会社半導体エネルギー研究所 | Method for manufacturing thin film transistor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799775A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5823479A (en) * | 1981-08-05 | 1983-02-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS63318779A (en) * | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | Manufacture of semiconductor device |
| JP2890584B2 (en) * | 1989-12-29 | 1999-05-17 | ソニー株式会社 | Method for manufacturing semiconductor device |
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- 1993-06-18 JP JP17271193A patent/JP3252990B2/en not_active Expired - Fee Related
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| US9171919B2 (en) | 2003-04-23 | 2015-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, semiconductor device and methods for manufacturing thereof |
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|---|---|
| JPH0778782A (en) | 1995-03-20 |
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