JPH09214338A - Ｐｌｌ周波数シンセサイザ - Google Patents

Ｐｌｌ周波数シンセサイザ

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JPH09214338A
JPH09214338A JP8014075A JP1407596A JPH09214338A JP H09214338 A JPH09214338 A JP H09214338A JP 8014075 A JP8014075 A JP 8014075A JP 1407596 A JP1407596 A JP 1407596A JP H09214338 A JPH09214338 A JP H09214338A
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】ＰＬＬシンセサイザ回路における周波数の切り
替えを高速に行う。 【解決手段】位相誤差信号ｕｐ，ｄｏｗｎの供給に応答
してこの信号ｕｐ，ｄｏｗｎの大きさに比例する直流電
圧である利得制御電圧Ｖｇを生成するＰＬＬ状態検出器
７を備える。チャージポンプ５が、利得制御電圧Ｖｇの
制御に応答してチャージポンプ信号ｃｐの電圧を直線的
に変化させるチャージ駆動回路５２，ディスチャージ駆
動回路５３を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＰＬＬ周波数シンセ
サイザに関し、特にアナログ方式の位相ロックループ
（ＰＬＬ）を用いるＰＬＬ周波数シンセサイザに関す
る。
【０００２】
【従来の技術】従来この種のＰＬＬシンセサイザ回路に
おいて、周波数の切り替えを高速に行い、かつ切り替え
後の動作の安定化を図る技術として、周波数切り替え時
にループゲインを上昇させて引き込み時間（ロックアッ
プタイム）を速くし、切り替え終了後にこのループゲイ
ンを低下させることにより動作を安定化する方法が知ら
れている。
【０００３】特開平４−１９２６２５号公報記載の従来
のこの種のＰＬＬ周波数シンセサイザをブロックで示す
図５を参照すると、この従来のＰＬＬ周波数シンセサイ
ザは、制御電圧Ｖｃにより発振周波数が制御され発振信
号ｆｏを出力する電圧制御発振器（ＶＣＯ）１と、信号
ｆｏを分周し分周信号ｆｖを出力する可変分周器２と、
基準周波数の基準信号ｆｒを発生する基準信号発生器３
と、分周信号ｆｖと基準信号ｆｒとを位相比較し位相比
較結果誤差信号であるアップ信号ｕｐまたはダウン信号
ｄｏｗｎを出力する周波数位相比較器４と、信号ｕｐ，
ｄｏｗｎに対応して直流のチャージポンプ信号ｃｐを発
生するチャージポンプ１０と、信号ｃｐを平滑化し制御
電圧Ｖｃを発生するループフィルタ６から成るフィード
バックループにて基本的な位相ロックループ（ＰＬＬ）
を形成し、さらにチャージポンプ１０のチャージ／ディ
スチャージ電流の電流量を制御するための電流量制御回
路１１を備える。
【０００４】次に、図５を参照して、従来のＰＬＬ周波
数シンセサイザの動作について説明すると、まず、ＶＣ
Ｏ１は制御電圧Ｖｃの供給を受けてこれに対応した発振
周波数の発振信号ｆｏを発生する。この発振信号ｆｏは
可変分周器２に供給され、可変分周器２は分周信号ｆｖ
を発生する。一方、基準信号発生器３は基準信号ｆｒを
発生する。周波数位相比較器４は分周信号ｆｖと基準信
号ｆｒの周波数・位相の比較を行いこれに対応した誤差
信号ｕｐ，ｄｏｗｎを出力する。チャージポンプ１０は
誤差信号ｕｐ，ｄｏｗｎの供給に応答してアップ信号ｕ
ｐがアクティブの場合チャージ出力を、またダウン信号
ｄｏｗｎがアクティブの場合ディスチャージ出力をチャ
ージポンプ信号ｃｐとしてループフィルター６に供給す
る。ループフィルター６はチャージポンプ１０のチャー
ジポンプ信号の供給を受けてこれを積分，平滑化しＶＣ
Ｏ制御電圧Ｖｃを生成しＶＣＯへ帰還することでＰＬＬ
を形成する。
【０００５】次に、電流量制御回路１１は、周波数切り
替え時にチャージポンプ１０のチャージ／ディスチャー
ジ電流を増加させることによりループゲインを上昇さ
せ、これにより引き込み時間（ロックアップタイム）を
速くし、また切り替え後にチャージポンプの出力電流を
減少させることで安定化を確保する。
【０００６】しかしながら、この従来のＰＬＬ周波数シ
ンセサイザの電流量制御回路１１は電流量制御に関して
電流量設定端子を設定してあることだけに留まってい
る。すなわち、周波数切り替え時には可変分周器２の分
周数を変えると共に電流量制御回路１１は、チャージ／
ディスチャージ電流量を一定量だけ増加させるよう電流
量設定値をチャージポンプ１０に供給する。その後時間
的に連続にチャージ／ディスチャージ電流量を低減する
ように制御する。つまり、周波数切り替えデータがどの
ような値で入力されようとチャージ／ディスチャージ電
流量を一定量増大させるということであり、ここではＰ
ＬＬの状態は全く考慮されていない。
【０００７】周波数切り替え時の周波数変化の過渡状態
を示す図６を併せて参照すると、時刻ｔ１に隣接チャネ
ルなど比較的周波数の変化量が小さい周波数へ切り替え
を行った場合、チャージ／ディスチャージ電流量が一定
量増大するとループゲインが高くなりすぎチャージポン
プ１０の出力は必要以上の大きさとなることになる。こ
のため発振周波数は設定周波数を一旦越えたオーバーシ
ュート状態（曲線Ｓｂ）を生じた後収束することにな
る。
【０００８】これは上記設定電流量が大きいほど、すな
わちループゲインを上げてロックアップを速くするほど
オーバーシュートは大きくなり、周波数の変化量の少な
い周波数切り替えを行う程この現象が顕著になる。こう
なるとＰＬＬとしてはオーバーシュート状態を生じた後
必要以上にずれた周波数から収束することになり、ロッ
クアップタイムは長くなる。
【０００９】
【発明が解決しようとする課題】上述した従来のＰＬＬ
周波数シンセサイザは、周波数切り替え時の周波数変化
量と無関係にチャージ／ディスチャージ電流量を一定量
だけ増加していたので、切り替え時の上記周波数変化量
が小さい場合にはループゲインが必要以上に上昇し、発
振周波数が大きくオーバシュートするため、ＰＬＬのロ
ックアップタイムが長くなるという欠点があった。
【００１０】
【課題を解決するための手段】本発明のＰＬＬ周波数シ
ンセサイザは、制御電圧の電圧値に応答して発振周波数
が制御される発振信号を発生する電圧制御発振器と、前
記発振信号を分周し分周信号を生成する可変分周器と、
基準周波数の基準信号を発生する基準信号発生器と、前
記分周信号と前記基準信号との位相の比較を行い位相誤
差信号を出力する周波数位相比較器と、前記位相誤差信
号の供給に応答してこの位相誤差信号の極性および大き
さに対応する直流電圧であるチャージポンプ信号を発生
するチャージポンプ回路と、前記チャージポンプ信号を
平滑化および積分して前記誤差信号を生成するループフ
ィルタとを備えるＰＬＬ周波数シンセサイザにおいて、
前記位相誤差信号の供給に応答してこの位相誤差信号の
大きさに比例する直流電圧である利得制御信号を生成す
るＰＬＬ状態検出回路を備え、前記チャージポンプ回路
が、前記利得制御信号の制御に応答して前記チャージポ
ンプ信号電圧を直線的に変化させる利得制御回路を備え
て構成されている。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態を図５
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
ＰＬＬ周波数シンセサイザは、従来と共通の電圧制御発
振器（ＶＣＯ）１と、可変分周器２と、基準信号発生器
３と、周波数位相比較器４と、ループフィルタ６とに加
えて、チャージポンプ１０の代りにゲイン制御信号Ｖｇ
によりチャージ／ディスチャージ電流量が制御され信号
ｕｐ，ｄｏｗｎに対応して直流のチャージポンプ信号ｃ
ｐを発生する可変ゲインのチャージポンプ５と、信号ｕ
ｐ，ｄｏｗｎの供給に応答してチャージポンプ５のゲイ
ン設定用のゲイン制御信号Ｖｇを出力するＰＬＬ状態検
出器７とを備える。
【００１２】次に、図１を参照して本実施の形態の動作
について説明すると、まず、ＶＣＯ１の発振信号ｆｏの
発生からループフィルタ６の制御電圧Ｖｃの発生までの
ＰＬＬ動作の一般については従来と同一であるので本発
明に関連する部分を除き説明を省略する。
【００１３】本発明を特徴ずける、ＰＬＬ状態検出器７
は周波数位相比較器４から信号ｕｐ，ｄｏｗｎの供給を
受けてチャージポンプ５のゲインを設定するゲイン制御
信号Ｖｇを出力する。チャージポンプ５は、従来と同様
に誤差信号ｕｐ，ｄｏｗｎの供給に応答して信号ｕｐが
アクティブの場合チャージ電流を、信号ｄｏｗｎがアク
ティブの場合ディスチャージ信号をそれぞれチャージポ
ンプ信号ｃｐとしてループフィルター６に供給する。こ
のとき、チャージ／ディスチャージ電流量がゲイン制御
信号Ｖｇにより設定される。
【００１４】ＰＬＬ状態検出器７とチャージポンプ５の
構成を回路図で示す図２を参照すると、ＰＬＬ状態検出
器７は信号ｕｐ，ｄｏｗｎを入力としＮＡＮＤ信号Ｎを
出力する２入力のＮＡＮＤゲート７１と、ＮＡＮＤ信号
Ｎを積分し信号Ｖｇを生成するＲＣ積分器７２とを備え
る。
【００１５】ＰＬＬ状態検出器７の動作を模式的に説明
する図３を併せて参照して動作について説明すると、誤
差信号ｕｐ，ｄｏｗｎの各々のパルス幅は周波数位相比
較器４で位相比較した結果の位相誤差の量に比例する。
ＮＡＮＤゲート７１はこれら誤差信号ｕｐ，ｄｏｗｎの
いずれの信号がアクティブになってもこれら信号ｕｐ，
ｄｏｗｎの誤差量対応のパルス幅のＮＡＮＤ信号Ｎを出
力する。ＲＣ積分器７２はこのＮＡＮＤ信号Ｎを積分
し、積分値対応のＤＣ電圧をゲイン制御信号Ｖｇとして
チャージポンプ５に供給する。
【００１６】したがって、周波数変化が小さい隣接チャ
ネル等への変更の場合はＮＡＮＤ信号Ｎのパルス幅は小
さいので（状態Ｓ２，Ｓ４）、積分回路７２は低いＤＣ
電圧のゲイン制御信号Ｖｇを発生する。周波数変化が大
きい場合はＮＡＮＤ信号Ｎのパルス幅は大きくなるので
（状態Ｓ１，Ｓ３）、積分回路７２は高いＤＣ電圧のゲ
イン制御信号Ｖｇを発生する。
【００１７】図２を再度参照すると、本実施の形態を特
徴ずける可変ゲイン型のチャージポンプ５は、信号ｕ
ｐ，ｄｏｗｎの供給に応答してチャージ／デイスチャー
ジ電流を出力端子Ｔｃｐに出力する主チャージポンプ回
路５１と、主チャージポンプ回路５１にチャージ電流を
供給するチャージ駆動回路５２と、主チャージポンプ回
路５１にディスチャージ電流を供給するディスチャージ
駆動回路５３とを備える。
【００１８】主チャージポンプ回路５１は、ゲートに信
号ｕｐの供給を受けドレインを出力端子Ｔｃｐに接続し
たＰチャネルＭＯＳトランジスタＰ４と、ゲートに信号
ｄｏｗｎの反転信号の供給を受けドレインを出力端子Ｔ
ｃｐに接続したＮチャネルＭＯＳトランジスタＮ３とを
備える。
【００１９】チャージ駆動回路５２は、ソースを電源に
接続しゲートとドレインとを共通接続して一端を接地し
た抵抗Ｒ１の他端に接続したＰチャネルＭＯＳトランジ
スタＰ１と、ソースを電源にゲートをトランジスタＰ１
のゲートにそれぞれ接続したＰチャネルＭＯＳトランジ
スタＰ２と、ソースを電源にゲートをトランジスタＰ２
のゲートにドレインをトランジスタＰ４のソースにそれ
ぞれ接続したＰチャネルトランジスタＰ３とを備え、カ
レントミラー回路を構成する。
【００２０】ディスチャージ駆動回路５３は、ゲートに
ゲイン制御信号Ｖｇの供給を受けソースを接地しドレイ
ンを抵抗Ｒ１の他端と接続したＮチャネルＭＯＳトラン
ジスタＮ４と、ドレインとゲートを共通接続してトラン
ジスタＰ２のドレインにソースを接地にそれぞれ接続し
たＮチャネルＭＯＳトランジスタＮ１と、ゲートをトラ
ンジスタＮ１のゲートにソースを接地にドレインをトラ
ンジスタＮ３のソースにそれぞれ接続したＮチャネルＭ
ＯＳトランジスタ２とを備え、トランジスタＮ１，Ｎ２
はカレントミラー回路を構成する。
【００２１】動作について説明すると、チャージ駆動回
路５２のトランジスタＰ３はチャージ電流の電流源とな
っており、信号ｕｐのアクティブ化に応答してトランジ
スタＰ４が導通するとチャージポンプ出力端子Ｔｃｐよ
りチャージ電流をチャージポンプ信号ｃｐとして出力す
る。一方、ディスチャージ駆動回路５３のトランジスタ
Ｎ２はディスチャージ電流の電流源となっており、信号
ｄｏｗｎのアクティブ化に応答してトランジスタＮ３が
導通すると出力端子Ｔｃｐよりディスチャージ電流をチ
ャージポンプ信号ｃｐとして出力する。
【００２２】これらチャージ／ディスチャージ駆動回路
５２，５３の出力のチャージ／ディスチャージ電流は抵
抗Ｒ１および抵抗Ｒ１に並列接続したトランジスタＮ４
により決定される。トランジスタＮ４のゲートにはゲイ
ン制御電圧Ｖｇの供給に応答して、このゲイン制御電圧
Ｖｇが高くなると電流量が増大し、低くなると電流量が
減少するという制御を行う。したがって、周波数変化量
が大きい場合にはチャージポンプ５のゲインを増大し、
周波数変化量が小さい場合にはチャージポンプ５のゲイ
ンを低減するよう自動的に制御できる。
【００２３】これにより、周波数変化量が大きい場合は
チャージポンプのゲインを増大することによりＰＬＬの
ロックアップタイムを短縮し、周波数変化量が小さい場
合はゲインを低減することにより、図４に示すように過
大なオーバシュートの発生を抑圧して（曲線Ｓａ）、必
要以上の周波数変化を抑制し、ＰＬＬの動作状態に応じ
たすばやいロックアップタイムを実現できる。
【００２４】
【発明の効果】以上説明したように、本発明のＰＬＬ周
波数シンセサイザは、ＰＬＬ状態検出回路と可変ゲイン
型のチャージポンプを備えることによって、自動的にＰ
ＬＬ状態に応じてチャージポンプのゲインを最適に制御
するため、周波数の切り替え時に、周波数変化量が大き
い場合はチャージポンプのゲインを増大することでＰＬ
Ｌのロックアップタイムを短くし、周波数変化量が小さ
い場合はチャージポンプのゲインを低減することでオー
バシュートを抑圧し、ＰＬＬの動作状態に応じた高速の
ロックアップタイムを実現することができるという効果
がある。
【図面の簡単な説明】
【図１】本発明のＰＬＬ周波数シンセサイザの一実施の
形態を示すブロック図である。
【図２】図１の回路のＰＬＬ状態検出器とチャージポン
プの構成を示す回路図である。
【図３】本実施の形態のＰＬＬ周波数シンセサイザにお
ける動作の一例を示すタイムチャートである。
【図４】本実施の形態のＰＬＬ周波数シンセサイザにお
ける動作の一例を示す波形図である。
【図５】従来のＰＬＬ周波数シンセサイザの一例を示す
ブロック図である。
【図６】従来のＰＬＬ周波数シンセサイザにおける動作
の一例を示す波形図である。
【符号の説明】
１ 電圧制御発振器 ２ 可変分周器 ３ 基準信号発生器 ４ 周波数位相比較器 ５，１０ チャージポンプ ７ ＰＬＬ状態検出器 １１ 電流量制御回路 ５１ 主チャージポンプ回路 ５２ チャージ駆動回路 ５３ ディスチャージ駆動回路 ７１ ＮＡＮＤゲート ７２ ＲＣ積分器

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 制御電圧の電圧値に応答して発振周波数
    が制御される発振信号を発生する電圧制御発振器と、前
    記発振信号を分周し分周信号を生成する可変分周器と、
    基準周波数の基準信号を発生する基準信号発生器と、前
    記分周信号と前記基準信号との位相の比較を行い位相誤
    差信号を出力する周波数位相比較器と、前記位相誤差信
    号の供給に応答してこの位相誤差信号の極性および大き
    さに対応する直流電圧であるチャージポンプ信号を発生
    するチャージポンプ回路と、前記チャージポンプ信号を
    平滑化および積分して前記誤差信号を生成するループフ
    ィルタとを備えるＰＬＬ周波数シンセサイザにおいて、 前記位相誤差信号の供給に応答してこの位相誤差信号の
    大きさに比例する直流電圧である利得制御信号を生成す
    るＰＬＬ状態検出回路を備え、 前記チャージポンプ回路が、前記利得制御信号の制御に
    応答して前記チャージポンプ信号電圧を直線的に変化さ
    せる利得制御回路を備えることを特徴とするＰＬＬ周波
    数シンセサイザ。
  2. 【請求項２】 前記位相誤差信号が、前記周波数位相比
    較器で位相比較した結果の位相誤差の第１，第２の極性
    にそれぞれ対応する第１，第２の誤差信号から成りこれ
    ら第１，第２の誤差信号は前記誤差信号の誤差量に比例
    するパルス幅を有し、 前記ＰＬＬ状態検出回路が、前記第１，第２の誤差信号
    の否定論理和を取り否定論理和信号を生成するＮＡＮＤ
    回路と、 前記否定論理和信号を積分し前記利得制御信号を生成す
    る積分回路とを備え、 前記チャージポンプ回路が、前記第１，第２の誤差信号
    の各々の供給に応答してチャージまたはデイスチャージ
    電流を発生する主チャージポンプ回路と、 前記利得制御信号の制御に応答して可変するチャージ電
    流またはディスチャージ電流をそれぞれ前記主チャージ
    ポンプ回路に供給する前記利得制御回路であるチャージ
    駆動回路およびディスチャージ駆動回路とを備えること
    を特徴とする請求項１記載のＰＬＬ周波数シンセサイ
    ザ。
  3. 【請求項３】 前記主チャージポンプ回路が、ゲートに
    前記第１の誤差信号の供給を受けドレインを出力端子に
    接続した第１の導電型の第１のＭＯＳトランジスタと、
    ゲートに前記第２の誤差信号の反転信号の供給を受けド
    レインを前記出力端子接続した第２の導電型の第２のＭ
    ＯＳトランジスタとを備え、 前記チャージ駆動回路が、ソースを電源に接続しゲート
    とドレインとを共通接続して一端を接地した抵抗の他端
    に接続した第１の導電型の第３のＭＯＳトランジスタ
    と、ソースを電源にゲートを前記第３のＭＯＳトランジ
    スタのゲートにそれぞれ接続した第１の導電型の第４の
    ＭＯＳトランジスタと、ソースを電源にゲートを前記第
    ４のＭＯＳトランジスタのゲートにドレインを前記第１
    のＭＯＳトランジスタ４のソースにそれぞれ接続した第
    １の導電型の第５のＭＯＳトランジスタととを備え、 前記ディスチャージ駆動回路が、ゲートに前記ゲイン制
    御信号の供給を受けソースを接地しドレインを前記抵抗
    の他端と接続した第２の導電型の第６のＭＯＳトランジ
    スタと、ドレインとゲートを共通接続して前記第４のＭ
    ＯＳトランジスタのドレインにソースを接地にそれぞれ
    接続した第２の導電型の第７のＭＯＳトランジスタと、
    ゲートを前記第７のＭＯＳトランジスタのゲートにソー
    スを接地にドレインを前記第２のＭＯＳトランジスタソ
    ースにそれぞれ接続した第２の導電型の第８のＭＯＳト
    ランジスタとを備えることを特徴とする請求項２記載の
    ＰＬＬ周波数シンセサイザ。
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DE69713636T DE69713636D1 (de) 1996-01-30 1997-01-29 PLL Frequenzsynthesierer mit gesteuerter Verstärkung der Ladungspumpenschaltung
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