JP3247759B2 - 演算処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定のビット数で表わ
される２つの入力データを乗算する演算処理装置に関す
るものである。

【０００２】

【従来の技術】演算処理装置では、ビット幅が小さいデ
ータの乗算を複数同時に実行する演算が行なわれること
がある。その演算は、多数のビットで表わされるデータ
の乗算を行なう多ビット乗算器を工夫して用いることに
より行なわれる。

【０００３】このような演算の代表例としては、コンピ
ュータグラフィックにおける輝度計算がある。その輝度
計算では、具体的に、それぞれ８ビットの輝度信号のデ
ータであるα（透過率またはアンチエイリアシング混合
比）、Ｒ（赤色信号）、Ｇ（緑色信号）およびＢ（青色
信号）で構成されるデータの組の各データに８ビットの
定数ｋのデータを乗じてｋα、ｋＲ、ｋＧおよびｋＢが
求められる。

【０００４】図２３は、輝度信号データおよび定数デー
タをそのまま乗算した場合の演算イメージを表わす模式
図である。

【０００５】演算処理装置には、それぞれが３２ビット
単位で取扱われる第１の入力データ１および第２の入力
データ２が入力される。第１の入力データ１および第２
の入力データ２のそれぞれは、１つの領域が８ビットの
ビット幅を有する４つのデータ領域にて構成される。

【０００６】第１の入力データ１では、乗算対象データ
である輝度信号データα，Ｒ，Ｇ，Ｂが１つのデータ領
域ごとに表わされる。すなわち、第１の入力データ１で
は、輝度信号データα，Ｒ，Ｇ，Ｂがそれぞれ８ビット
ごとに表わされる。第２の入力データ２では、乗算対象
データである定数ｋが、最も下位ビット側のデータ領域
に表わされ、それ以外のデータ領域には、“０”が表わ
される。すなわち、第２の入力信号では、定数ｋが８ビ
ットで表わされる。

【０００７】第１の入力データ１および第２の入力デー
タ２とが乗算されると、定数データｋに、輝度信号デー
タα，Ｒ，Ｇ，Ｂのそれぞれが乗じられ、その結果、４
つの部分積データ５１〜５４が得られる。各部分積デー
タ５１〜５４は、４０ビットのビット幅で表わされる。

【０００８】部分積データ５１は、第３９ビット〜第０
ビットの領域を有し、第１５ビット〜第０ビットの領域
に部分積ｋＢが表わされる。部分積５２は、第４７ビッ
ト〜第８ビットの領域を有し、第２３ビット〜第８ビッ
トの領域に部分積ｋＧが表わされる。部分積５３は、第
５５ビット〜第１６ビットの領域を有し、第３１ビット
〜第１６ビットの領域に部分積ｋＲが表わされる。部分
積５４は、第６３ビット〜第２４ビットの領域を有し、
第３９ビット〜第２４ビットの領域に部分積ｋαが表わ
される。

【０００９】そして、これらの部分積データ５１〜５４
が加算され、第１の入力データ１と第２の入力データ２
との最終的な乗算結果を表わす出力データ５５が得られ
る。出力データ５５は、第６３ビット〜第０ビットの６
４ビットのビット幅で表わされる。この加算において
は、各部分積データ５１〜５４のそれぞれにおいて部分
積ｋα，ｋＲ，ｋＧ，ｋＢが表わされるビットの領域が
少しずつ重なるため、出力データ５５は、各部分積の加
算値ｋα＋ｋＲ＋ｋＧ＋ｋＢを第３９ビット〜第０ビッ
トにおいて４０ビットのビット幅で表わす。すなわち、
第１の入力データ１と第２の入力データ２とをそのまま
の形で乗算すると、必要な部分積ｋα，ｋＲ，ｋＧ，ｋ
Ｂがそれぞれ独立したデータとして得られない。

【００１０】部分積ｋα，ｋＲ，ｋＧ，ｋＢをそれぞれ
独立したデータとして得る演算処理装置としては、論文
“Ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｗｉｔｈ
ｔｈｅ ８８１１０ ＲＩＳＣ Ｍｉｃｒｏｐｒｏｃ
ｅｓｓｏｒ”（ＣｏｍｐＣｏｎ ９２， ＳａｎＦｒａ
ｎｃｉｓｃｏ， ＣＡ， Ｆｅｂｒｕａｒｙ １９９
２）の第２章２．３節（ｐｐ．１７０−１７２）に開示
されたものがある。次に、その論文に記述された演算処
理装置について説明する。この演算処理装置では、２つ
の入力データのそれぞれに対してデータ変換を行ない、
データ変換された２つの入力データを乗算するようにな
っている。

【００１１】図２４は、前記論文に記述された従来の演
算処理装置における入力データ変換のイメージを表わす
模式図である。なお、図２４において図２３と一致する
部分には同番号を付しその説明を省略する。まず、デー
タの乗算に先立って第１の入力データ１および第２の入
力データ２のそれぞれについてデータ変換が行なわれ
る。第１の入力データ１は６４ビットで表わされる入力
データ６１に変換され、第２の入力データ２は６４ビッ
トで表わされる入力データ６２に変換される。

【００１２】第１の入力データ１は、各輝度信号データ
α，Ｒ，Ｇ，Ｂのそれぞれのデータの上位ビット側に
“０”を８ビット分拡張したフォーマットの入力データ
６１に変換される。第２の入力データ２は、定数データ
ｋの上位ビット側に“０”を５６ビット分拡張したフォ
ーマットの入力データ６２に変換される。このような入
力データの変換は、部分積の加算において各部分積のビ
ット領域が重ならないようにすることを目的として行な
われる。

【００１３】図２５は、データ変換された入力データの
乗算のイメージを表わす模式図である。入力データ変換
後の入力データ６１と入力データ６２とが乗算される
と、その結果、複数の部分積データ６３〜７０が得られ
る。各部分積データ６３〜７０は、７２ビットのビット
幅で表わされる。

【００１４】部分積データ６３は、第７１ビット〜第０
ビットの領域を有し、第１５ビット〜第０ビットの領域
に部分積ｋＢが表わされ、それ以外の領域に“０”が表
わされる。部分積データ６５は、第８７ビット〜第１６
ビットの領域を有し、第３１ビット〜第１６ビットの領
域に部分積ｋＧが表わされ、それ以外の領域に“０”が
表わされる。部分積データ６７は、第１０３ビット〜第
３２ビットの領域を有し、第４７ビット〜第３２ビット
の領域に部分積ｋＲが表わされ、それ以外の領域に
“０”が表わされる。部分積データ６９は、第１１９ビ
ット〜第４８ビットの領域を有し、第６３ビット〜第４
８ビットの領域に部分積ｋαが表わされ、それ以外の領
域に“０”が表わされる。

【００１５】また、第７９ビット〜第８ビットの領域を
有する部分積データ６４、第９５ビット〜第２４ビット
の領域を有する部分積データ６６、第１１１ビット〜第
４０ビットの領域を有する部分積データ６８および第１
２７ビット〜第５６ビットの領域を有する部分積データ
７０のそれぞれには、すべての領域に“０”が表わされ
る。

【００１６】そして、これらの部分積データ６３〜７０
が加算され、入力データ変換後の入力データ６１と入力
データ６２との乗算結果を表わす出力７１が得られる。
出力データ７１は、１２８ビットのビット幅で表わされ
る。この加算においては、部分積データ６３，６５，６
７，６９における部分積ｋＢ，ｋＧ，ｋＲ，ｋαが表わ
されるビット領域が重ならない。このため、出力データ
７１では、第６３ビット〜第０ビットの領域において各
部分積ｋα，ｋＲ，ｋＧ，ｋＢをそれぞれ１６ビットご
とに表わし、それ以外の領域には“０”を表わす。すな
わち、入力データ変換後の入力データ６１と入力データ
６２とを乗算すると、必要な部分積ｋα，ｋＲ，ｋＧ，
ｋＢのそれぞれが独立したデータとして得られる。

【００１７】出力データ７１に表わされる部分積ｋα，
ｋＲ，ｋＧ，ｋＢは、それぞれが１６ビットで表わされ
る６４ビットのデータであるため、最終的に、各部分積
が８ビットごとに表わされる３２ビットのデータに変換
される。

【００１８】図２６は、出力フォーマット変換のイメー
ジを表わす模式図である。この出力フォーマット変換で
は、１２８ビットで表わされる出力データ７１が３２ビ
ットで表わされるデータ７２に変換される。部分積ｋ
α，ｋＲ，ｋＧ，ｋＢは、それぞれが１６ビットで表わ
されるため、これらの部分積が表わされる各データ領域
の上位８ビットだけが抽出され、抽出された８ビットの
部分積ｋα，ｋＲ，ｋＧ，ｋＢが、それぞれ、データ７
２の８ビットのデータに変換される。

【００１９】

【発明が解決しようとする課題】しかし、前述のように
入力データの変換を行なう従来の演算処理装置では、入
力データの変換を行なうことにより入力データのビット
数が多くなるため、演算処理装置のハードウエアが大型
化し、それに伴って演算処理速度が低下するという問題
があった。

【００２０】本発明は、このような問題を解決するため
になされたものであり、入力データに含まれる複数の乗
算対象データを個別に定数倍した結果を得る乗算を行な
うためのハードウエアを小型化することを可能とし、そ
れに伴ってその演算処理速度を高速化することを可能と
する演算処理装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】請求項１に記載の本発明
は、所定のビット数で表わされる２つの入力データを乗
算する演算処理装置であって、入力データ変換手段、部
分積算出手段、加工手段および加算手段を含む。

【００２２】入力データ変換手段は、複数種類の乗算対
象データを含む第１の入力データと、１種類の乗算対象
データを含む第２の入力データとを受け、前記第１およ
び第２の入力データに含まれる乗算対象データを、前記
第１および第２の入力データの各々のビット数が乗算対
象データの１データ分だけ拡張された新たな２つの入力
データに分配設定することにより、前記第１の入力デー
タおよび前記第２の入力データを前記新たな２つの入力
データに変換する。

【００２３】部分積算出手段は、前記入力データ変換手
段により得られた新たな２つの入力データを受け、これ
らの入力データの乗算による部分積を算出する。

【００２４】加工手段は、前記部分積算出手段で算出さ
れた部分積のうちの一部の部分積を加工する。

【００２５】加算手段は、前記加工手段により加工され
た部分積を含むすべての部分積を加算する。

【００２６】請求項２に記載の本発明は、所定のビット
数で表わされる２つの入力データを乗算する演算処理装
置であって、入力データ変換手段、部分積算出手段およ
び加算手段を含む。

【００２７】入力データ変換手段は、所定ビット幅ごと
に表わされる複数種類の乗算対象データを含む第１の入
力データと、前記所定ビット幅で表わされた１種類の乗
算対象データを含む第２の入力データとを受け、前記第
１の入力データについては、最上位に表わされる乗算対
象データ以外の各乗算対象データの上位ビット側に、乗
算対象データがないことを表わすデータを前記所定ビッ
ト幅だけ拡張するデータ変換を行ない、前記第２の入力
データについては、その乗算対象データの上位ビット側
に、乗算対象データがないことを表わすデータを前記第
１の入力データ全体の拡張分だけ拡張するデータ変換を
行なう。

【００２８】部分積算出手段は、前記入力データ変換手
段で変換された第１の入力データおよび第２の入力デー
タを受け、これらの入力データの乗算による部分積を算
出する。

【００２９】加算手段は、前記部分積算出手段で算出さ
れた部分積を加算する。請求項３に記載の本発明は、所
定のビット数で表わされる２つの入力データを乗算する
演算処理装置であって、入力データ変換手段、部分積算
出手段、加工手段および加算手段を含む。

【００３０】入力データ変換手段は、４種類の乗算対象
データよりなる第１の入力データと、１種類の乗算対象
データを含む第２の入力データとを受け、これらの入力
データを、最上位ビット側から順に、前記４種類の乗算
対象データのうちの２つのデータの一方、“０”、前記
２つのデータの他方、“０”および前記１種類の乗算対
象データを並べて構成される新たな第１の入力データ
と、最上位ビット側から順に、前記１種類の乗算対象デ
ータ、“０”、前記４種類の乗算対象データのうちの残
りの２つのデータの一方、“０”および前記残りの２つ
のデータの他方を並べて構成される新たな第２の入力デ
ータとに変換する。

【００３１】部分積算出手段は、前記入力データ変換手
段により得られる新たな第１の入力データおよび新たな
第２の入力データを受け、これらの入力データの乗算に
よる部分積を算出する。

【００３２】加工手段は、前記部分積算出手段で算出さ
れた部分積のうちの一部の部分積を加工する。

【００３３】加算手段は、前記加工手段により加工され
た部分積を含むすべての部分積を加算する。請求項４に
記載の本発明は、請求項２に記載の演算処理装置の構成
において、前記複数種類の乗算対象データは、各々８ビ
ットで表現される。前記入力データ変換手段は、前記第
１および第２の入力データをそれぞれ５６ビット幅に拡
張する。前記演算処理装置は、さらに、第１および第２
の浮動小数点データのそれぞれ指数部を加算する指数部
加算器を備え、前記第１および第２の入力データを、そ
れぞれ前記第１および第２の浮動小数点データの仮数部
として受ける。 請求項５に記載の本発明は、入力データ
変換手段と、部分積算出手段と、加算手段とを備える。
入力データ変換手段は、各々同一のＮビット幅の第１お
よび第２の入力データを受け、当該第１および第２の入
力データを、前記Ｎビット幅より広いビット幅に拡張さ
れた第３および第４の入力データに変換する。 部分積算
出手段は、前記入力データ変換手段から出力される第３
および第４の入力データを受け、前記第３および第４の
入力データの間の乗算による部分積を算出する。 加算手
段は、前記部分積算出手段で算出された部分積を加算す
る。 前記入力データ変換手段は、前記第１の入力データ
の最下位ビットから数えて所定のビット位置にあるｎビ
ットのデータを伝搬する第１の信号線と（ｎはＮより小
さい整数) 、第１のセレクタと、第２のセレクタとを含
む。 第１のセレクタは、第２の信号線と、第３の信号線
と、前記第１の信号線に接続された第１の入力ノード
と、前記第２の信号線に接続された第２の入力ノードと
を有し、選択信号が第１の値を示すときには前記第１の
入力ノードで受ける値を、前記選択信号が第２の値を示
すときには前記第２の入力ノードで受けた値をそれぞれ
選択して、前記第３の入力データの最下位ビットから数
えて前記所定のビット位置と同一のビット位置に出力す
る。 第２のセレクタは、前記第３の信号線に接続された
第３の入力ノードと、前記第１の信号線に接続された第
４の入力ノードとを有し、前記選択信号が前記第１ の値
を示すときには前記第３の入力ノードで受けた値を、前
記選択信号が前記第２の値を示すときには前記第４の入
力ノードで受けた値をそれぞれ選択し、前記第３の入力
データの最下位ビットから数えて前記所定のビット位置
とは異なるビット位置に出力する。 請求項６に記載の本
発明は、請求項５に記載の演算処理装置の構成におい
て、前記第３の信号線は、前記第１の入力データの別の
ｎビットのデータを伝搬する信号線である。

【００３４】

【作用】請求項１に記載の本発明によれば、第１の入力
データおよび第２の入力データに含まれる乗算対象デー
タは、入力データ変換手段によりこれらの入力データよ
りも乗算対象データの１データ分拡張された新たな２つ
の入力データに分配設定される。この場合、少なくと
も、元の入力データの乗算により得られる部分積の各々
が異なるビット領域で得られるように乗算対象データが
分配される。前記新たな２つの入力データを乗算して部
分積が算出されると、算出された部分積の中には元の入
力データの乗算結果としては不要な部分積が含まれる。
この不要な部分積は加工手段により、最終的な乗算結果
に影響を及ぼさないように加工される。この加工された
部分積を含むすべての部分積は、加算手段により加算さ
れ、その結果、必要な部分積のみが、それぞれ独立した
データとして得られる。

【００３５】請求項２および請求項４に記載の本発明に
よれば、第１の入力データは、入力データ変換手段によ
り、最上位側に表わされる乗算対象データを除く乗算対
象データの上位ビット側に、乗算対象データがないこと
を表わすデータが所定ビット幅だけ拡張されたデータに
変換される。また、第２の入力データは、入力データ変
換手段により、乗算対象データの上位ビット側に乗算対
象データがないことを表わすデータが第１の入力データ
全体の拡張分だけ拡張されたデータに変換される。すな
わち、第１の入力データは、乗算対象データが１データ
置きに配列された構成となる。このため、部分積算出手
段により変換後の入力データを乗算して部分積が算出さ
れると、算出された部分積の各々は、異なるビット領域
で表わされる。このような部分積は加算手段により加算
され、その結果、最終的な乗算結果として各部分積が独
立したデータとして得られる。

【００３６】請求項３に記載の本発明によれば、第１の
入力データおよび第２の入力データに含まれる乗算対象
データは、入力データ変換手段により新たな入力データ
に変換される。新たな第１の入力データは、最上位ビッ
ト側から順に、４種類の乗算対象データのうちの２つの
データの一方、“０”、前記２つのデータの他方、
“０”および第２の入力データに含まれる１種類の乗算
対象データを並べて構成され、新たな第２の入力データ
は、最上位ビット側から順に、前記１種類の乗算対象デ
ータ、“０”、前記４種類の乗算対象データのうちの残
りの２つのデータの一方、“０”および前記残りの２つ
のデータの他方を並べて構成される。このため、部分積
算出手段により新たな２つの入力データを乗算して部分
積が算出されると、その算出された部分積の中には元の
入力データの乗算結果としては不要な部分積が含まれ
る。この不要な部分積は加工手段により、最終的な演算
結果に影響を及ぼさないように加工される。加工された
部分積を含むすべての部分積は加算手段により加算さ
れ、必要な部分積のみが最終的な乗算結果として独立し
たデータにて得られる。請求項５および請求項６に記載
の本発明によれば、第１、第２の入力データをビット幅
の拡張した第３、第４の入力データに変換することがで
きる。さらに、第１、第２のセレクタによって、第３の
入力データを生成、出力するにあたり、第１の入力に含
まれる一部のビットを、同一のビット位置および異なる
ビット位置にそれぞれ選択的に配置することができる。

【００３７】

【実施例】次に、本発明の実施例を図面に基づき詳細に
説明する。

【００３８】第１実施例 第１実施例による演算処理装置では、２つの入力データ
の乗算を行なう場合、まず、２つの入力データを所定フ
ォーマットのデータに変換する入力データ変換を行な
い、その後、その変換した２つの入力データを乗算す
る。

【００３９】図１は、第１実施例による演算処理装置に
おける入力データ変換のイメージを表わす模式図であ
る。第１の入力データ１および第２の入力データ２は、
図２４に示したものと同じ構成の３２ビットのデータで
ある。

【００４０】第１の入力データ１は、各輝度信号データ
α，Ｒ，Ｇ，ＢのうちのＲ，Ｇ，Ｂのそれぞれのデータ
の上位ビット側に“０”を８ビット分拡張したフォーマ
ットの入力データ１１に変換される。第２の入力データ
２は、定数データｋの上位ビット側に“０”を２４ビッ
ト分拡張し、その結果定数データｋの上位ビット側に
“０”を５６ビット分表わしたフォーマットの入力デー
タ１２に変換される。このような入力データ変換により
得られる新たな入力データ１１，１２は、それぞれ５６
ビットのデータである。このような入力データ変換は、
後述する部分積データの算出において各部分積データに
表わされる部分積のビット領域が重ならないようにする
ことを目的として行なわれる。

【００４１】図２は、第１実施例による演算処理装置に
おける乗算のイメージを表わす模式図である。入力デー
タ変換により得られた入力データ１１および入力データ
１２が乗算されると、入力データ１２に含まれる定数デ
ータｋに対して入力データ１１に含まれるα，０，Ｒ，
０，Ｇ，０，Ｂの各データが乗じられ、その結果、複数
の部分積データ１３〜１９が得られる。各部分積データ
１３〜１９は、６４ビットのビット幅で表わされる。

【００４２】部分積データ１３は、第６３ビット〜第０
ビットのビット領域を有し、第１５〜第０ビットのビッ
ト領域に部分積ｋＢが表わされる。部分積データ１５
は、第７９ビット〜第１６ビットのビット領域を有し、
第３１ビット〜第１６ビットのビット領域に部分積ｋＧ
が表わされる。部分積データ１７は、第９５ビット〜第
３２ビットのビット領域を有し、第４７ビット〜第３２
ビットのビット領域に部分積ｋＲが表わされる。部分積
データ１９は、第１１１ビット〜第４８ビットのビット
領域を有し、第６３ビット〜第４８ビットのビット領域
に部分積ｋαが表わされる。

【００４３】また、第７１ビット〜第８ビットのビット
領域を有する部分積データ１４、第８７ビット〜第２４
ビットのビット領域を有する部分積データ１６および第
１０３ビット〜第４０ビットのビット領域を有する部分
積データ１８のそれぞれには、すべての領域に“０”が
表わされる。

【００４４】そして、これらの部分積データ１３〜１９
が加算され、入力データ１１と入力データ１２との最終
的な乗算結果を表わす出力データ２０が得られる。この
出力データ２０は、１１２ビットのビット幅で表わされ
る。このような加算においては、部分積データ１３，１
５，１７，１９における部分積ｋα，ｋＲ，ｋＧ，ｋＢ
が表わされるビット領域が重ならないため、出力データ
２０は、各部分積ｋα，ｋＲ，ｋＧ，ｋＢを最上位ビッ
ト側から順に１６ビットごとに６４ビットのビット幅で
表わす。

【００４５】このように、第１の入力データ１が入力デ
ータ１１のフォーマットに変換され、第２の入力データ
２が入力データ１２のフォーマットに変換されると、こ
れらの入力データの乗算により、必要な部分積ｋα，ｋ
Ｒ，ｋＧ，ｋＢのそれぞれが独立したデータとして得ら
れる。

【００４６】このような入力データ変換が行なわれる
と、変換後の入力データのそれぞれは、従来の入力デー
タよりも８ビット分縮小できる。その結果、乗算に使用
する乗算器のサイズを従来よりも小さくすることができ
る。このため、前記乗算器を含む演算処理装置は、ハー
ドウエアのサイズが従来よりも小さくなり、従来よりも
高速で演算を行なうことが可能となる。

【００４７】次に、図１に示した入力データ変換および
図２に示した乗算を実現するための演算処理装置につい
て説明する。

【００４８】図３は、第１実施例による演算処理装置の
全体構成を示すブロック図である。第１の入力データ１
を表す第１の入力データ信号ａおよび第２の入力データ
２を表す第２の入力データ信号ｂは、図１に示すような
入力データ変換を行なう入力データ変換器１００に与え
られる。入力データ変換器１００には、その他にも、前
記入力データ変換を実行するか否かを選択するための指
令信号である選択信号Ｓが与えられる。入力データ変換
器１００では、変換後の入力データ信号ａ１，ｂ１を乗
算器２００に与える。

【００４９】乗算器２００は、５６ビット乗算器であ
り、与えられた入力データａ１，ｂ１について、図２に
示すような乗算を行ない、その乗算結果を出力する。

【００５０】図４は、第１実施例による演算処理装置に
おける入力データ変換器１００の詳細な構成を示すブロ
ック図である。図４において、データを表わす信号はバ
ス表記で示す。この場合、たとえば、第ｎビット〜第０
ビットのビット領域を有する（ｎ＋１）ビットのａ信号
は、ａ〈ｎ：０〉と表わす。

【００５１】入力データ変換器１００では、第１の入力
データ１を表わす入力データ信号ａ〈３１：０〉が、入
力データ１１を表わす入力データ信号ａ１〈３１：０〉
に変換され、第２の入力データ２を表わす入力データ信
号ｂ〈３１：０〉が、入力データ１２を表わす入力デー
タ信号ｂ１〈３１：０〉に変換される。

【００５２】前記入力データ信号ａの第７〜第０ビット
は、変換後の入力データ信号ａ１の第７〜第０ビットの
データ信号としてそのまま出力される。入力データ信号
ａの第１５〜第８ビットは、セレクタ１０１の第１入力
ノードおよびセレクタ１０２の第２入力ノードに与えら
れる。入力データ信号ａの第２３〜第１６ビットは、セ
レクタ１０２の第１入力ノードおよびセレクタ１０４の
第２入力ノードに与えられる。入力データ信号ａの第３
１〜第２４ビットは、セレクタ１０３の第１入力ノード
およびセレクタ１０５の第２入力ノードに与えられる。
セレクタ１０１の第２入力ノード、セレクタ１０３の第
２入力ノード、セレクタ１０４の第１入力ノードおよび
セレクタ１０５の第１入力ノードのそれぞれには、
“０”を表わす信号が入力される。このような“０”を
表わす信号は、その他にも、入力データ信号ａ１の第４
７〜第４０ビットのデータ信号としてそのまま出力され
る。

【００５３】セレクタ１０１〜１０５のそれぞれには、
選択信号Ｓが与えられる。各セレクタ１０１〜１０５
は、第１入力ノードおよび第２入力ノードに与えられる
信号を選択的に出力するものである。各セレクタ１０１
〜１０５では、選択信号Ｓが“０”を表わす場合には第
１入力ノードに与えられる信号を出力し、選択信号Ｓが
“１”を表わす場合には第２入力ノードに与えられる信
号を出力する。セレクタ１０１の出力信号は、入力デー
タ信号ａ１の第１５〜第８ビットのデータ信号として出
力される。セレクタ１０２の出力信号は、入力データ信
号ａ１の第２３〜第１６ビットのデータ信号として出力
される。セレクタ１０３の出力信号は、入力データ信号
ａ１の第３１〜第２４ビットのデータ信号として出力さ
れる。セレクタ１０４の出力信号は、入力データ信号ａ
１の第３９〜第３２ビットのデータ信号として出力され
る。セレクタ１０５の出力信号は、入力データ信号ａ１
の第５５〜第４８ビットのデータ信号として出力され
る。

【００５４】このような信号径路を経て出力される入力
データ信号ａ１は、選択信号Ｓが“１”の場合（入力デ
ータ変換を行なう場合）には、第７〜第０ビットが
“Ｂ”、第１５〜第８ビットが“０”、第２３〜第１６
ビットが“Ｇ”、第３１〜第２４ビットが“０”、第３
９〜第３２ビットが“Ｒ”、第４７〜第４０ビットが
“０”、第５５〜第４８ビットが“α”を表わす。すな
わち、図１に示す入力データ変換が行なわれる。

【００５５】一方、選択信号Ｓが“０”の場合（入力デ
ータ変換を行なわない場合）は、入力データ信号ａ１
は、第３１〜第０ビットのビット領域において最上位ビ
ット側から８ビットごとにα，Ｒ，Ｇ，Ｂを表わし、第
５５〜第３２ビットにおいて８ビットごとに“０”を表
わす。

【００５６】また、入力データ信号ｂの第７〜第０ビッ
トは、変換後の入力データ信号ｂ１の第７〜第０ビット
のデータ信号としてそのまま出力される。同様に、入力
データ信号ｂの第１５〜第８ビット、第２３〜第１６ビ
ットおよび第３１〜第２４ビットは、それぞれ、入力デ
ータ信号ｂ１の第１５〜第８ビット、第２３〜第１６ビ
ットおよび第３１〜第２４ビットのデータ信号としてそ
のまま出力される。さらに、“０”を表わす信号が、入
力データ信号ｂ１の第３９〜第３２ビット、第４７〜第
４０ビットおよび第５５〜第４８ビットとして出力され
る。

【００５７】このように、入力変換器１００では、選択
信号Ｓに応答して、入力データの変換を選択的に実行す
ることができる。

【００５８】次に、乗算器２００について説明する。図
５および図６は、乗算器２００の構成を示す模式的ブロ
ック図である。図５および図６においては、図４と同様
にバス表記を行なってある。また、図５および図６にお
いては、同じ回路ブロック（たとえばＡＮＤゲート）の
集合体である場合には、その１つを代表として図示する
とともにその回路ブロックの横に回路個数ｍを表わす
〈×ｍ〉を記述してアレイ表記にしてある。

【００５９】乗算器２００は、多数のＡＮＤゲート２０
１，２０１，…、７段の５６ビットキャリーセーブ加算
器アレイ２０２、８段の５６ビットキャリーセーブ加算
器アレイ２０３〜２０８および１１２ビット加算器２０
９を含む。

【００６０】ＡＮＤゲート２０１，２０１，…の各々に
は、入力データ信号ａ１の各ビットの信号と入力データ
信号ｂ１の各ビットの信号とが与えられる。ＡＮＤゲー
ト２０１，…の各々は、与えられた信号間での論理積演
算を行なう。その演算結果は、５６ビットキャリーセー
ブ加算器アレイ２０２，２０３〜２０８に与えられる。

【００６１】入力データ信号ａ１における第７〜第０ビ
ットの各データ信号と入力データ信号ｂ１における第５
５〜第０ビットの各データ信号との演算結果は、５６ビ
ットキャリーセーブ加算器アレイ２０２に与えられる。
入力データ信号ａ１における第１５〜第８ビットの各デ
ータ信号と入力データ信号ｂ１における第５５〜第０ビ
ットの各データ信号との演算結果は、５６ビットキャリ
ーセーブ加算器アレイ２０３に与えられる。入力データ
信号ａ１における第２３〜第１６ビットの各データ信号
と入力データ信号ｂ１における第５５〜第０ビットの各
データ信号との乗算結果は、５６ビットキャリーセーブ
加算器アレイ２０４に与えられる。入力データ信号ａ１
における第３１〜第２４ビットの各データ信号と入力デ
ータ信号ｂ１における第５５〜第０ビットの各データ信
号との乗算結果は、５６ビットキャリーセーブ加算器ア
レイ２０５に与えられる。

【００６２】入力データ信号ａ１における第３９〜第３
２ビットの各データ信号と入力データ信号ｂ１における
第５５〜第０ビットの各データ信号との演算結果は、５
６ビットキャリーセーブ加算器アレイ２０６に与えられ
る。入力データ信号ａ１における第４７〜第４０ビット
の各データ信号と入力データ信号ｂ１における第５５〜
第０ビットの各データ信号との演算結果は、５６ビット
キャリーセーブ加算器アレイ２０７に与えられる。入力
データ信号ａ１における第５５〜第４８ビットの各デー
タ信号と入力データ信号ｂ１における第５５〜第０ビッ
トの各データ信号との演算結果は、５６ビットキャリー
セーブ加算器アレイ２０８に与えられる。

【００６３】５６ビットキャリーセーブ加算器アレイ２
０２では、ＡＮＤゲート２０１，…から与えられた演算
結果を加算する。そして、その加算結果のうち、第７〜
第０ビットのデータを表わす和信号ｓ〈７：０〉を１１
２ビット加算器２０９に与え、残りのビットのデータを
表わす和信号ｓ〈６２：８〉およびキャリー信号ｃ〈６
３：８〉を５６ビットキャリーセーブ加算器アレイ２０
３に与える。５６ビットキャリーセーブ加算器アレイ２
０３では、ＡＮＤゲート２０１，…から与えられた演算
結果と、和信号ｓ〈６２：０〉およびキャリー信号ｃ
〈６３：８〉とに基づいてデータの加算を行なう。そし
て、その加算結果のうち、第１５〜第８ビットのデータ
を表わす和信号ｓ〈１５：８〉を１１２ビット加算器２
０９に与え、残りのビットのデータを表わす和信号ｓ
〈７０：１６〉およびキャリー信号ｃ〈７１：１６〉を
５６ビットキャリーセーブ加算器アレイ２０４に与え
る。

【００６４】５６ビットキャリーセーブ加算器アレイ２
０４では、ＡＮＤゲート２０１，…から与えられた演算
結果と和信号ｓ〈７０：１６〉およびキャリー信号ｃ
〈７１：１６〉に基づいてデータの加算を行なう。そし
て、その加算結果のうち、第２３〜第１６ビットのデー
タを表わす和信号ｓ〈２３：１６〉を１１２ビット加算
器２０９に与え、残りのビットのデータを表わす和信号
ｓ〈７８：２４〉およびキャリー信号ｃ〈７９：２４〉
を５６ビットキャリーセーブ加算器アレイ２０５に与え
る。

【００６５】５６ビットキャリーセーブ加算器アレイ２
０５では、ＡＮＤゲート２０１，…から与えられた演算
結果と、和信号ｓ〈７８：２４〉およびキャリー信号ｃ
〈７９：２４〉に基づいてデータの加算を行なう。そし
て、その加算結果のうち、第３１〜第２４ビットのデー
タを表わす和信号ｓ〈３１：２４〉を１１２ビット加算
器２０９に与え、残りのビットのデータを表わす和信号
ｓ〈８６：３２〉およびキャリー信号ｃ〈８７：３２〉
を５６ビットキャリーセーブ加算器アレイ２０６に与え
る。

【００６６】５６ビットキャリーセーブ加算器アレイ２
０６では、ＡＮＤゲート２０１，…から与えられた演算
結果と、和信号ｓ〈８６：３２〉およびキャリー信号ｃ
〈８７：３２〉とに基づいてデータの加算を行なう。そ
して、その加算結果のうち、第３９〜第３２ビットのデ
ータを表わす和信号ｓ〈３９：３２〉を１１２ビット加
算器２０９に与え、残りのビットのデータを表わす和信
号ｓ〈９４：４０〉およびキャリー信号ｃ４〈９５：４
０〉を５６ビットキャリーセーブ加算器アレイ２０７に
与える。

【００６７】５６ビットキャリーセーブ加算器アレイ２
０７では、ＡＮＤゲート２０１，…から与えられた演算
結果と、和信号ｓ〈９４：４０〉およびキャリー信号ｃ
〈９５：４０〉とに基づいてデータの加算を行なう。そ
して、その加算結果のうち、第５５〜第４０ビットのデ
ータを表わす和信号ｓ〈５５：４０〉を１１２ビット加
算器２０９に与え、残りのビットのデータを表わす和信
号ｓ〈１０２：４８〉およびキャリー信号ｃ〈１０３：
４８〉を５６ビットキャリーセーブ加算器アレイ２０８
に与える。

【００６８】５６ビットキャリーセーブ加算器アレイ２
０８では、ＡＮＤゲート２０１，…から与えられた演算
結果と、和信号ｓ〈１０２：４８〉およびキャリー信号
ｃ〈１０３：４８〉とに基づいてデータの加算を行な
う。そして、全ビットのデータを表わす和信号ｓ〈１１
０：５６〉およびキャリー信号ｃ（１１１：５６〉を１
１２ビット加算器２０９に与える。

【００６９】１１２ビット加算器２０９では、各５６ビ
ットキャリーセーブ加算器アレイ２０２〜２０８から与
えられた和信号ｓおよび５６ビットキャリーセーブ加算
器アレイ２０８から与えられたキャリー信号ｃに基づい
てデータの加算を行ない、その加算結果を出力する。

【００７０】このような乗算器２００においては、図２
に示した部分積データ１３〜１９のそれぞれが、５６ビ
ットキャリーセーブ加算器アレイ２０２〜２０８によっ
て得られ、図２に示した出力データ２０が１１２ビット
加算器２０９によって得られる。

【００７１】次に、７段の５６ビットキャリーセーブ加
算器アレイ２０２を詳細に説明する。図７は、７段の５
６ビットキャリーセーブ加算器アレイ２０２の詳細な構
成を示す模式的ブロック図である。５６ビットキャリー
セーブ加算器アレイ２０２は、７段接続されたキャリー
セーブ加算器２０２１〜２０２７を含む。

【００７２】５６ビットキャリーセーブ加算器アレイ２
０２において、ＡＮＤゲート２０１，…からの演算結果
は次のように与えられる。入力データ信号ａ１の第０ビ
ットのデータ信号ａ１〈０〉と入力データ信号ｂ１の第
０ビットのデータ信号ｂ１〈０〉との間の演算結果ａ１
〈０〉ｂ１〈０〉が、そのまま和信号ｓ〈０〉として１
１２ビット加算器２０９に出力される。データ信号ａ１
〈０〉と入力データ信号ｂ１の第５５〜第１ビットのデ
ータ信号ｂ１〈５５：１〉との間の演算結果ａ１〈０〉
ｂ１〈５５：１〉と、入力データ信号ａ１の第１ビット
のデータ信号ａ１〈１〉と入力データ信号ｂ１の第５５
〜第０ビットのデータ信号ｂ１〈５５：０〉との間の演
算結果ａ１〈１〉ｂ１〈５５：０〉とが第１段目の５６
ビットキャリーセーブ加算器２０２１に与えられる。

【００７３】以下の説明においては、説明の簡略化のた
め、ａ１〈Ｌ〉ｂ１〈Ｍ：Ｎ〉は、入力データ信号ａ１
の第Ｌビットのデータ信号と、入力データ信号ｂ１の第
Ｍビット〜第Ｎビットのデータ信号との間の論理積演算
結果を表わすものと定義する。ただし、Ｌ，Ｍ，Ｎはそ
れぞれ整数である。

【００７４】続いて、演算結果ａ１〈２〉ｂ１〈５５：
０〉は、第２段目の５６ビットキャリーセーブ加算器２
０２２に与えられる。演算結果ａ１〈３〉ｂ１〈５５：
０〉は、第３段目の５６ビットキャリーセーブ加算器２
０２３に与えられる。演算結果ａ１〈４〉ｂ１〈５５：
０〉は、第４段目の５６ビットキャリーセーブ加算器２
０２４に与えられる。演算結果ａ１〈５〉ｂ１〈５５：
０〉は、第５段目の５６ビットキャリーセーブ加算器２
０２５に与えられる。演算結果演算結果ａ１〈６〉ｂ１
〈５５：０〉は、第６段目の５６ビットキャリーセーブ
加算器２０２６に与えられる。演算結果ａ１〈７〉ｂ１
〈５５：０〉は、第７段目の５６ビットキャリーセーブ
加算器２０２７に与えられる。

【００７５】第１段目の５６ビットキャリーセーブ加算
器２０２１では、与えられた演算結果ａ１〈０〉ｂ１
〈５５：１〉および演算結果ａ１〈１〉ｂ１〈５５：
１〉についてデータの加算を行なう。その加算結果のう
ち、第１ビットのデータを表わす和信号ｓ〈１〉が１１
２ビット加算器２０９に向けて出力される。それ以外の
ビットのデータを表わす和信号ｓ〈５６：２〉およびキ
ャリー信号ｃ〈５７：２〉が次段の５６ビットキャリー
セーブ加算器２０２２に与えられる。

【００７６】第２段目〜第６段目の５６ビットキャリー
セーブ加算器２０２２〜２０２６では、それぞれの前段
の加算器から与えられる和信号ｓおよびキャリー信号ｃ
および前述の演算結果ａ１・ｂ１についてデータの加算
を行なう。その加算結果のうち、最下位のビット（２，
３，４，５，６，または７）のデータを表わす和信号ｓ
〈２〉，ｓ〈３〉，ｓ〈４〉，ｓ〈５〉またはｓ〈６〉
を１１２ビット加算器２０９に出力する。第７段目の５
６ビットキャリーセーブ加算器２０２７では、その前段
の加算器から与えられる和信号ｓ〈６２：８〉およびキ
ャリー信号ｃ〈６３：８〉と演算結果ａ１〈７〉ｂ１
〈５５：０〉とについてデータの加算を行なう。その加
算結果のうち、第７ビットのデータを表わす和信号ｓ
〈７〉が１１２ビット加算器２０９に向けて出力され
る。それ以外のビットのデータを表わす和信号ｓ〈６
２：８〉およびキャリー信号ｃ〈６３：８〉が、５６ビ
ットキャリーセーブ加算器アレイ２０３に向けて出力さ
れる。

【００７７】次に、８段の５６ビットキャリーセーブ加
算器アレイ２０３〜２０８について詳細に説明する。こ
れらの構成はそれぞれ同じであるため、５６ビットキャ
リーセーブ加算器アレイ２０３を代表例として説明す
る。図８は、８段の５６ビットキャリーセーブ加算器ア
レイ２０３の詳細な構成を示す模式的ブロック図であ
る。５６ビットキャリーセーブ加算器アレイ２０３は、
８段接続されたキャリーセーブ加算器２０３１〜２０３
８を含む。

【００７８】第１段目の５６ビットキャリーセーブ加算
器２０３１には、ＡＮＤゲート２０１，…からその５６
ビットキャリーセーブ加算器アレイ２０３に与えられる
演算結果のうち、入力データ信号ａ１の最下位のビット
（たとえば第８ビット）と入力データ信号ｂ１〈５５：
０〉との間の演算結果が与えられる。２段目以降の５６
ビットキャリーセーブ加算器２０３２〜２０３８には、
順次入力データ信号ａ１のビットが１ずつ繰上がったビ
ット（たとえば９，１０，１１，１２，１３，１４また
は１５ビット）のデータ信号と入力データ信号ｂ１〈５
５：０〉との間の演算結果が与えられる。

【００７９】また、第１段目の５６ビットキャリーセー
ブ加算器２０３１には、５６ビットキャリーセーブ加算
器アレイ２０３の前段の５６ビットキャリーセーブ加算
器アレイ２０２から和信号ｓ〈６２：８〉およびキャリ
ー信号ｃ〈６３：８〉が与えられる。第１段目の５６ビ
ットキャリーセーブ加算器２０３１では、与えられた演
算結果ａ１〈８〉ｂ１〈５５：０〉、和信号ｓ〈６２：
８〉およびキャリー信号ｃ〈６３：８〉についてデータ
の加算を行なう。その加算結果のうち、第８ビットのデ
ータを表わす和信号ｓ〈８〉が１１２ビット加算器２０
９に与えられる。そして、残りのビットのデータを表わ
す和信号ｓ〈６３：９〉およびキャリー信号ｃ〈６４：
９〉は次段の５６ビットキャリーセーブ加算器２０３２
に与えられる。

【００８０】第２段目〜第７段目の５６ビットキャリー
セーブ加算器２０３２〜２０３７では、それぞれの前段
の加算器から与えられた和信号ｓと、キャリー信号ｃ
と、ＡＮＤゲート２０１，…から与えられた演算結果と
について加算を行なう。その加算結果のうち、最下位の
ビット（９，１０，１１，１２，１３または１４ビッ
ト）のデータを表わす和信号ｓ〈９〉，ｓ〈１０〉，ｓ
〈１１〉，ｓ〈１２〉，ｓ〈１３〉またはｓ〈１４〉）
を１１２ビット加算器２０９に与える。

【００８１】第８段目の５６ビットキャリーセーブ加算
器２０３８では、その前段の加算器から与えられる和信
号ｓと、キャリー信号ｃと、ＡＮＤゲート２０１，…か
ら与えられる前述の演算結果について加算を行なう。そ
の加算結果のうち、最下位のビット（第１５ビット）の
データを表わす和信号（ｓ〈１５〉や）を１１２ビット
加算器２０９に与える。そして、残りのビットのデータ
を表わす和信号ｓ〈７０：１６〉およびキャリー信号ｃ
〈７１：１６〉は、次段の５６ビットキャリーセーブ加
算器アレイ２０４に与えられる。

【００８２】なお、キャリーセーブ加算器アレイおよび
キャリーセーブ方式の乗算方法は、一般に広く知られて
いるものであり、たとえば、Ｄａｖｉｄ Ａ．Ｐａｔｔ
ｅｒｓｏｎ、Ｊｏｈｎ Ｌ． Ｈｅｎｎｅｓｓｙ著Ｃｏ
ｍｐｕｔｅｒ Ａｒｃｈｅｔｅｃｔｕｒｅ： Ａ Ｑｕ
ａｎｔｉｔａｔｉｖｅ ＡｐｐｒｏａｃｈのＡ４４〜Ａ
４９頁に記載されている。このため、キャリーセーブ加
算器アレイおよびキャリーセーブ方式の乗算方法につい
ての詳細な説明は省略する。

【００８３】乗算器２００において出力される出力デー
タは、１６ビットごとに１つのデータを表わしているた
め、各１６ビットのデータのそれぞれの上位８ビットを
抽出して、３２ビットのフォーマットに変換する。

【００８４】以上のような第１実施例による演算処理装
置では、入力データ変換器１００により、乗算器２００
における乗算により得られる部分積データのそれぞれ
が、必要な部分積を異なるビット領域にて表わすことが
できるように、入力データが新たな入力データに変換さ
れる。このため、乗算器２００により最終的に得られる
乗算結果は、各部分積ｋα，ｋＲ，ｋＧ，ｋＢをそれぞ
れ異なるビット領域で表わすデータとなる。

【００８５】第２実施例 次に、本発明の第２実施例について説明する。以下に説
明する第２実施例の演算処理装置は、ＩＥＥＥ浮動小数
点規格に対応する浮動小数点演算用の乗算装置について
第１実施例による演算処理装置を適用したものである。
図９は、第２実施例による演算処理装置の全体の構成を
示す模式的ブロック図である。ただし、図９において
は、演算処理装置のうち、装置の構成の説明のために必
要な部分のみを抜粋して示し、丸め処理部などの他の周
辺部は省略してある。

【００８６】この演算処理装置は、符号デコーダ３０
１、指数部加算器３０２、入力フォーマット変換器３０
３、乗算器３０４および出力フォーマット変換器３０５
を含む。

【００８７】この演算処理装置には、入力データ信号Ｆ
ａと、入力データ信号Ｆｂと、選択信号Ｓとが入力され
る。入力データ信号Ｆａ，Ｆｂは、ともに６４ビットの
ビット幅にて表わされる浮動小数点形式のデータ信号で
ある。選択信号Ｓは、浮動小数点演算および輝度計算の
うちの一方の実行を選択するための信号である。入力デ
ータ信号Ｆａ，Ｆｂは、次のように各部に与えられる。
それぞれの入力データ信号Ｆａ，Ｆｂの符号ビットに相
当する第６３ビットのデータ信号が符号デコーダ３０１
に与えられる。それぞれの入力データ信号Ｆａ，Ｆｂの
指数部に相当する第６２〜第５２ビットのデータ信号が
指数部加算器３０２に与えられる。それぞれの入力デー
タ信号Ｆａ，Ｆｂの仮数部に相当する第５１〜第０ビッ
トのデータ信号が入力フォーマット変換器３０３に与え
られる。また、選択信号Ｓは、入力フォーマット変換器
３０３および出力フォーマット変換器３０５に与えられ
る。

【００８８】符号デコーダ３０１では、与えられたデー
タ信号に基づいて所定の演算を実行し、入力データ信号
Ｆａ，Ｆｂの乗算結果の符号を表わす第６３ビットのデ
ータ信号を出力する。指数部加算器３０２では、与えら
れたデータ信号を加算し、その加算結果を、前記乗算結
果の指数部のデータを表わす第６２〜第５２ビットのデ
ータ信号として出力する。

【００８９】入力フォーマット変換器３０３には、前記
入力データ信号Ｆａおよび選択信号Ｓの他に入力データ
信号Ｆａの最上位ビットのけち表現の補正のための信号
Ｆａ０が与えられる。入力フォーマット変換器３０３で
は、選択信号Ｓに応答して信号Ｆａ０によりけち表現の
補正をした入力データ信号Ｆａをそのまま出力するか、
または入力データ信号Ｆａに対して図１に示すような入
力データ変換と同じデータ変換である入力フォーマット
変換を行ない、その変換後のデータを出力する。入力フ
ォーマット変換器３０３の出力信号Ｆａ１は、バス３０
６を介して乗算器３０４に与えられる。

【００９０】乗算器３０４は、５６ビット×５３ビット
乗算器である。この乗算器３０４には、前述した入力デ
ータ信号Ｆｂおよび出力信号Ｆａ１の他に入力データ信
号Ｆｂの最上位ビットのけち表現の補正のための信号Ｆ
ｂ０が与えられる。乗算器３０４では、信号Ｆｂ０によ
り入力データ信号Ｆｂのけち表現の補正を行ない、その
補正後の信号と、入力データ信号Ｆａ１との乗算を行な
う。その乗算結果を表わす出力データ信号Ｆｏは、第１
０８〜第０ビットの１０９ビットのビット幅で表わされ
る。出力データ信号Ｆｏは、バス３０７を介して出力フ
ォーマット変換器３０５に与えられる。

【００９１】出力フォーマット変換器３０５では、選択
信号Ｓに応答して、出力データ信号Ｆｏをそのまま出力
するか、または後述するような出力フォーマット変換を
施した出力データ信号Ｆｏ１を出力する。出力フォーマ
ット変換器３０５から出力される出力データ信号Ｆｏ１
は、第５１〜第０ビットにて表わされる５２ビットのビ
ット幅のデータ信号となる。

【００９２】演算処理装置では、符号デコード３０１、
指数部加算器３０２および出力フォーマット変換器３０
５のそれぞれから出力されるデータ信号をまとめて、第
６３〜第０ビットにて表わされる６４ビットのビット幅
のデータ信号を入力データ信号Ｆａ，Ｆｂの乗算結果と
して出力する。

【００９３】次に、入力フォーマット変換器３０３につ
いて詳細に説明する。図１０は入力フォーマット変換器
３０３の詳細な構成を示す模式的ブロック図である。

【００９４】入力データ信号Ｆａの第７〜第０ビットの
データ信号は、変換後の入力データ信号である入力デー
タ信号Ｆａ１の第７〜第０ビットとしてそのまま出力さ
れる。入力データ信号Ｆａの第１５〜第８ビットのデー
タ信号は、セレクタ３０３１の第１入力ノードおよびセ
レクタ３０３２の第２入力ノードに与えられる。入力デ
ータ信号Ｆａの第２３〜第１６ビットのデータ信号は、
セレクタ３０３２の第１入力ノードおよびセレクタ３０
３４の第２入力ノードに与えられる。入力データ信号Ｆ
ａの第３１〜第２４ビットのデータ信号は、セレクタ３
０３２の第１入力ノードおよびセレクタ３０３６の第２
入力ノードに与えられる。

【００９５】入力データ信号Ｆａの第３９〜第３２ビッ
トのデータ信号は、セレクタ３０３４の第１入力ノード
に与えられる。入力データ信号Ｆａの第４７〜第４０ビ
ットのデータ信号は、セレクタ３０３５の第１入力ノー
ドに与えられる。入力データ信号Ｆａの第５１〜第４８
ビットのデータ信号は、セレクタ３０３６の第１入力ノ
ードに与えられる。セレクタ３０３１の第２入力ノー
ド、セレクタ３０３３の第２入力ノードおよびセレクタ
３０３５の第２入力ノードのそれぞれには、“０”を表
わす信号が入力される。

【００９６】セレクタ３０３１〜３０３６のそれぞれに
は、選択信号Ｓが与えられる。各セレクタ３０３１〜３
０３６は、第１入力ノードおよび第２入力ノードに与え
られる信号を選択的に出力するものである。

【００９７】各セレクタ３０３１〜３０３６では、選択
信号Ｓが“０”を表わす場合には第１入力ノードに与え
られる信号を出力し、選択信号Ｓが“１”を表わす場合
には第２入力ノードに与えられる信号を出力する。セレ
クタ３０３１の出力信号は、入力データ信号Ｆａ１の第
１５〜第８ビットのデータ信号として出力される。セレ
クタ３０３２の出力信号は、入力データ信号Ｆａ１の第
２３〜第１６ビットのデータ信号として出力される。セ
レクタ３０３３の出力信号は、入力データ信号Ｆａ１の
第３１〜第２４ビットのデータ信号として出力される。

【００９８】セレクタ３０３４の出力信号は、入力デー
タ信号Ｆａ１の第３９〜第３２ビットのデータ信号とし
て出力される。セレクタ３０３５の出力信号は、入力デ
ータ信号Ｆａ１の第４７〜第４０ビットのデータ信号と
して出力される。セレクタ３０３６の出力信号は、入力
データ信号Ｆａ１の第５５〜第４８ビットのデータ信号
として出力される。

【００９９】このような信号径路を経て出力される入力
データ信号Ｆａ１は、選択信号Ｓが“１”の場合（入力
フォーマット変換を行なう場合）は、第７〜第０ビット
が“Ｂ”、第８〜第１５ビットが“０”、第２３〜第１
６ビットが“Ｇ”、第３１〜第２４ビットが“０”、第
３９〜第３２ビットが“Ｒ”、第４７〜第４０ビットが
“０”、第５５〜第４８ビットが“α”を表わす。すな
わち、図１に示す入力データ変換が行なわれる。

【０１００】一方、選択信号Ｓが“０”の場合（入力フ
ォーマット変換を行なわない場合）、入力データ信号Ｆ
ａ１は、第３１〜第０ビットのビット領域に最上位ビッ
ト側から８ビットごとにα，Ｒ，Ｇ，Ｂを表わし、第５
５〜第３２ビットに８ビットごとに“０”を表わす。す
なわち、入力データは変換されず、乗算器３０４ではＦ
ａ×Ｆｂの通常の乗算が実行される。

【０１０１】次に、出力フォーマット変換器３０５につ
いて詳細に説明する。図１１は、出力フォーマット変換
器３０５の詳細な構成を示す模式的ブロック図である。

【０１０２】出力データ信号Ｆｏの第４〜第０ビット、
第２０〜第１３ビット、第３６〜第２９ビットおよび第
５２〜第４５ビットのそれぞれのデータ信号は、そのま
ま丸め処理部などの周辺部（以下丸め処理部等と呼ぶ）
に出力される。

【０１０３】出力データ信号Ｆｏの第１２〜第５ビット
のデータ信号は、丸め処理部等に出力されるとともにセ
レクタ３０５１の第２入力ノードに与えられる。出力デ
ータ信号Ｆｏの第２８〜第２１ビットのデータ信号は、
丸め処理部等へ出力されるともにセレクタ３０５２の第
２入力ノードに与えられる。出力データ信号Ｆｏの第４
４〜第３７ビットのデータ信号は、丸め処理部等に出力
されるとともにセレクタ３０５３の第２入力ノードに与
えられる。

【０１０４】出力データ信号Ｆｏの第６０〜第５３ビッ
トのデータ信号は、セレクタ３０５１の第１入力ノード
およびセレクタ３０５４の第２入力ノードに与えられ
る。出力データ信号Ｆｏの第６８〜第６１ビットのデー
タ信号は、セレクタ３０５２の第１入力ノードに与えら
れる。出力データ信号Ｆｏの第７６〜第６９ビットのデ
ータ信号は、セレクタ３０５３の第１入力ノードに与え
られる。出力データ信号Ｆｏの第８４〜第７７ビットの
データ信号は、セレクタ３０５４の第１入力ノードに与
えられる。

【０１０５】出力データ信号Ｆｏの第９２〜第８５ビッ
トのデータ信号は、演算処理装置の出力データ信号Ｆｏ
１の第３９〜第３２ビットのデータ信号として出力さ
れ、第１００〜第９３ビットのデータ信号は、出力デー
タ信号Ｆｏ１の第４７〜第４０ビットのデータ信号とし
て出力される。出力データ信号Ｆｏの第１０８〜第１０
１ビットのデータ信号は、そのうちの第１０４〜第１０
１ビットのデータ信号が出力データ信号Ｆｏ１の第５１
〜第４８ビットのデータ信号として出力される。

【０１０６】セレクタ３０５１〜３０５４のそれぞれに
は、選択信号Ｓが与えられる。各セレクタ３０５１〜３
０５４は、第１入力ノードおよび第２入力ノードに与え
られる信号を選択信号Ｓに基づいて選択的に出力するも
のである。

【０１０７】各セレクタ３０５１〜３０５４では、選択
信号Ｓが“０”を表わす場合には第１入力ノードに与え
られる信号を出力し、選択信号Ｓが“１”を表わす場合
には第２入力ノードに与えられる信号を出力する。セレ
クタ３０５１の出力信号は、出力データ信号Ｆｏ１の第
７〜第０ビットのデータ信号として出力される。セレク
タ３０５２の出力信号は、出力データ信号Ｆｏ１の第１
５〜第８ビットのデータ信号として出力される。セレク
タ３０５３の出力信号は、出力データ信号Ｆｏ１の第２
３〜第１６ビットのデータ信号として出力される。セレ
クタ３０５４の出力信号は、出力データ信号Ｆｏ１の第
３１〜第２４ビットのデータ信号として出力される。

【０１０８】このような信号径路を経て出力される出力
データ信号Ｆｏ１は、選択信号Ｓが“１”の場合（出力
データ変換を行なう場合）は、入力データ信号Ｆａ，Ｆ
ｂの乗算結果ｋα，ｋＲ，ｋＧ，ｋＢのそれぞれが、第
３１〜第０ビットのビット領域に、最上位ビット側から
８ビットごとに独立したデータとして表わされる。

【０１０９】一方、選択信号Ｓが“０”の場合（出力フ
ォーマット変換を行なわない場合）は、出力データ信号
Ｆｏの第５２〜第０ビットのデータが丸め処理部等に出
力され、出力データ信号Ｆｏの第１０８〜第５３ビット
のデータが出力データ信号Ｆｏ１の第５１〜第０ビット
のデータ信号として出力される。

【０１１０】このように、入力フォーマット変換器３０
３および出力フォーマット変換器３０５では、選択信号
Ｓに応答して、データの変換を選択的に実行することが
できる。

【０１１１】以上のような第２実施例による演算処理装
置では、浮動小数点演算用の５３ビット乗算器（図９の
破線にて示される部分に相当する）を、入力フォーマッ
ト変換器３０３、５６ビット×５３ビットの乗算器３０
４および出力フォーマット変換器３０５に置き換えるこ
とにより、浮動小数点演算用の演算処理装置において前
述のような輝度計算を実行することができるようにな
る。

【０１１２】第３実施例 第３実施例による演算処理装置では、２つの入力データ
の乗算を行なう場合、まず、２つの入力データを所定形
式のデータに変換する入力データ変換を行なう。その
後、その変換した２つの入力データを乗算し、その乗算
により得られた部分積データの一部を加工し、その加工
後の部分積データを加算して最終的な乗算結果を得る。

【０１１３】図１２は、第３実施例による演算処理装置
における入力データ変換のイメージを表わす模式図であ
る。第１の入力データ１および第２の入力データ２は、
図１に示したものと同じ構成の３２ビットのデータであ
る。

【０１１４】第１の入力データ１および第２の入力デー
タ２は、それぞれが第３９〜第０ビットのビット領域を
有する４０ビットの入力データ２１，２２に変換され
る。この変換においては、次のようなデータの並べ換え
が行なわれる。

【０１１５】第１の入力データ１の第３１〜第２４ビッ
トに表わされた輝度信号データ“α”が、入力データ２
１の第３９〜第３２ビットに表わされる。第１の入力デ
ータ１の第２３〜第１６ビットに表わされた輝度信号デ
ータ“Ｒ”が入力データ２１の第２３〜第１６ビットに
表わされる。第１の入力データ１の第１５〜第８ビット
に表わされた輝度信号データ“Ｇ”が、入力データ２２
の第２３〜第１６ビットに表わされる。第１の入力デー
タ１の第７〜第０ビットに表わされた輝度信号データ
“Ｂ”が、入力データ２２の第７〜第０ビットに表わさ
れる。

【０１１６】第２の入力データ２の第７〜第０ビットに
表わされた定数データ“ｋ”が、入力データ２１の第７
〜第０ビットおよび入力データ２２の第３９〜第３２ビ
ットに表わされる。

【０１１７】その他、入力データ２１の第３１〜第２４
ビットおよび第１５〜第８ビットと、入力データ２２の
第３１〜第２４ビットおよび第１５〜第８ビットとのそ
れぞれには、“０”が表わされる。

【０１１８】このような入力データ変換が行なわれる
と、乗算すべき入力データのそれぞれは、８ビット分拡
張されるだけであるので、その乗算に使用する乗算器の
サイズを小さくすることができる。このため、前記乗算
器を含む演算処理装置は、ハードウエアのサイズが小さ
くなり、高速で演算を行なうことが可能となる。

【０１１９】図１３は、第３実施例による演算処理装置
における乗算のイメージを表わす模式図である。入力デ
ータ２１および入力データ２２が乗算されると、その結
果、多数の部分積データ２３〜４７が得られる。各部分
積データ２３〜４７は、１６ビットのビット幅で表わさ
れる。

【０１２０】部分積データ２３は、第１５〜第０ビット
のビット領域を有し、部分積ｋＢが表わされる。部分積
データ２５は、第３１〜第１６ビットのビット領域を有
し、部分積ＲＢが表わされる。部分積データ２７は、第
４７〜第３２ビットのビット領域を有し、部分積αＢが
表わされる。部分積データ３３は、第３１〜第１６ビッ
トのビット領域を有し、部分積ｋＧが表わされる。部分
積データ３５は、第４７〜第３２ビットのビット領域を
有し、部分積ＲＧが表わされる。部分積データ３７は、
第６３〜第４８ビットのビット領域を有し、部分積αＧ
が表わされる。部分積データ４３は、第４７〜第３２ビ
ットのビット領域を有し、部分積ｋｋが表わされる。部
分積データ４５は、第６３〜第４７ビットのビット領域
を有し、部分積ｋＲが表わされる。部分積データ４７
は、第７９〜第６４ビットのビット領域を有し、部分積
ｋαが表わされる。

【０１２１】また、部分積データ２３，２５，２８〜３
２，３４，３６，３８〜４２，４４，４６のそれぞれに
は、“０”が表わされる。

【０１２２】入力データの乗算結果は、これらの部分積
データ２３〜４７を加算することにより求められるが、
これらの部分積データ２３〜４７のそれぞれが表わす部
分積には、輝度信号データα，Ｒ，Ｇ，Ｂと定数データ
ｋとの乗算結果として不要なものが含まれる。その不要
な部分積とは、ＲＢ，αＢ，ＲＧ，αＧ，ｋｋである。
これらの部分積は、輝度計算において不要であるため、
それぞれのデータが“０”に加工される。このように不
要な部分積を“０”に加工すると、部分積データ２３〜
４７のすべてを加算した結果、輝度計算に必要な部分積
ｋα，ｋＲ，ｋＧ，ｋＢをそれぞれ独立したデータとし
て得ることができる。

【０１２３】このように部分積データ２３〜４７が加算
されると、第１の入力データ１と第２の入力データ２と
の間の最終的な乗算結果を表わす出力データ４８が得ら
れる。出力データ４８は、第７９〜第０ビットの８０ビ
ットのビット幅で表わされる。

【０１２４】このような部分積データの加算において
は、部分積ｋα，ｋＲ，ｋＧ，ｋＢのそれぞれが表され
るビット領域が異なるため、出力データ４８は、部分積
ｋα，ｋＲ，ｋＧ，ｋＢをそれぞれ１６ビットで表わ
す。すなわち、出力データ４８においては、第７９〜第
６４ビットに“ｋα”、第６３〜第４８ビットに“ｋ
Ｒ”、第４７〜第３２ビットに“０”、第３１〜第１６
ビットに“ｋＧ”、第１５〜第０ビットに“ｋＢ”がそ
れぞれ表わされる。

【０１２５】このように、第１の入力データ１および第
２の入力データ２が入力データ２１，２２のフォーマッ
トに変換され、変換された入力データ２１，２２につい
て乗算が行なわれ、その乗算において不要な部分積が加
工されると、必要な部分積ｋα，ｋＲ，ｋＧ，ｋＢがそ
れぞれ独立したデータとして得られる。

【０１２６】次に、図１２に示される入力データ変換お
よび図１３に示される乗算を実現するための演算処理装
置について説明する。

【０１２７】図１４は、第３実施例による演算処理装置
の全体構成を示すブロック図である。第１の入力データ
１を表わす第１の入力データ信号ａおよび第２の入力デ
ータ２を表わす第２の入力データ信号ｂは、図１２に示
すような入力データ変換を行なう入力データ変換器４０
０に与えられる。入力データ変換器４００には、その他
にも、前記入力データ変換を実行するか否かを選択する
ための指令信号である選択信号Ｓが与えられる。入力デ
ータ変換器４００では、入力データ変換により得られた
入力データ信号ａ２，ｂ２を乗算器５００に与える。

【０１２８】乗算器５００には、入力データ信号ａ２，
ｂ２の他にも、図１３に示したような部分積データの加
工を実行するか否かを選択するための制御信号として選
択信号Ｓが与えられる。乗算器５００は、４０ビット乗
算器であり、与えられた入力データ信号ａ２，ｂ２と選
択信号Ｓとに基づいて図１３に示すような乗算を行な
い、その乗算結果を出力する。

【０１２９】図１５は、入力データ変換器４００の構成
を示す模式的ブロック図である。この図１５において、
データを表わす信号は、バス表記で示す。

【０１３０】入力データ変換器４００では、入力データ
信号ａ〈３１：０〉が入力データ信号ａ２〈３９：０〉
に変換され、入力データ信号ｂ〈３１：０〉が入力デー
タ信号ｂ２〈３９：０〉に変換される。

【０１３１】入力データ信号ａの第７〜第０ビットのデ
ータ信号は、セレクタ４０１の第２入力ノードおよびセ
レクタ４０４の第１入力ノードに与えられる。入力デー
タ信号ａの第１５〜第８ビットのデータ信号は、セレク
タ４０２の第２入力ノードおよびセレクタ４０５の第１
入力ノードに与えられる。入力データ信号ａの第２３〜
第１６ビットのデータ信号は、入力データ信号ａ２の第
２３〜第１６ビットのデータ信号としてそのまま出力さ
れる。入力データ信号ａの第３１〜第２４ビットのデー
タ信号は、セレクタ４０６の第１入力ノードおよびセレ
クタ４０７の第２入力ノードに与えられる。

【０１３２】入力データ信号ｂの第７〜第０ビットのデ
ータ信号は、セレクタ４０１の第１入力ノード、セレク
タ４０３の第２入力ノードおよびセレクタ４０４の第２
入力ノードに与えられる。入力データ信号ｂの第１５〜
第８ビットのデータ信号は、入力データ信号ｂ２の第１
５〜第８ビットのデータ信号としてそのまま出力される
とともに、セレクタ４０５の第２入力ノードに与えられ
る。入力データ信号ｂの第２３〜第１６ビットのデータ
信号は、セレクタ４０２の第１入力ノードに与えられ
る。入力データ信号ｂの第３１〜第２４ビットのデータ
信号は、入力データ信号ｂ２の第３１〜第２４ビットの
データ信号としてそのまま出力されるとともに、セレク
タ４０６の第２入力ノードに与えられる。また、セレク
タ４０７の第１入力ノードには“０”を表わす信号が与
えられる。

【０１３３】セレクタ４０１〜４０７のそれぞれには、
選択信号Ｓが与えられる。各セレクタ４０１〜４０７
は、第１入力ノードおよび第２入力ノードに与えられる
信号を、選択信号Ｓに基づいて選択的に出力するもので
ある。各セレクタ４０１〜４０７では、選択信号Ｓが
“０”を表わす場合には第１入力ノードに与えられる信
号を出力し、選択信号Ｓが“１”を表わす場合には第２
入力ノードに与えられる信号を出力する。

【０１３４】セレクタ４０１の出力信号は、入力データ
信号ｂ２の第７〜第０ビットのデータ信号として出力さ
れる。セレクタ４０２の出力信号は、入力データ信号ｂ
２の第２３〜第１６ビットのデータ信号として出力され
る。セレクタ４０３の出力信号は、入力データ信号ｂ２
の第３９〜第３２ビットのデータ信号として出力され
る。セレクタ４０４の出力信号は、入力データ信号ａ２
の第７〜第０ビットのデータ信号として出力される。セ
レクタ４０５の出力信号は、入力データ信号ａ２の第１
５〜第８ビットのデータ信号として出力される。セレク
タ４０６の出力信号は、入力データ信号ａ２の第３１〜
第２４ビットのデータ信号として出力される。セレクタ
４０７の出力信号は、入力データ信号ａ２の第３９〜第
３２ビットのデータ信号として出力される。

【０１３５】このような信号径路を経て出力される入力
データ信号ａ２は、選択信号Ｓが“１”の場合（入力デ
ータ変換を行なう場合）には、第７〜第０ビットが
“ｋ”、第１５〜第８ビットが“０”、第２３〜第１６
ビットが“Ｒ”、第３１〜第２４ビットが“０”、第３
９〜第３２ビットが“α”を表わす。また、入力データ
信号ａ２は、選択信号Ｓが“１”の場合には、第７〜第
０ビットが“Ｂ”、第１５〜第８ビットが“０”、第２
３〜第１６ビットが“Ｇ”、第３１〜第２４ビットが
“０”、第３９〜第３２ビットが“ｋ”を表わす。すな
わち、選択信号Ｓが“１”の場合には、図１２に示す入
力データ変換が行なわれる。

【０１３６】一方、選択信号Ｓが“０”の場合（入力デ
ータ変換を行なわない場合）、入力データ信号ａ２は、
第３９〜第３２ビットが“０”を表わし、第３１〜第０
ビットに、最上位ビット側から８ビットごとに“α，
Ｒ，Ｇ，Ｂ”を順に表わす。また、選択信号Ｓが“０”
の場合、入力データ信号ｂ２は、第３９〜第８ビット
に、最上位ビット側から８ビットごとに“０”を表わ
し、第７〜第０ビットに“ｋ”を表わす。

【０１３７】このように、入力変換器４００では、選択
信号Ｓに応答して入力データの変換を選択的に実行する
ことができるようになっている。

【０１３８】次に、乗算器５００について説明する。図
１６および図１７は、乗算器５００の構成を示す模式的
ブロック図である。図１６および図１７においては、バ
ス表記を行なってある。また、同じ回路ブロック（たと
えばＡＮＤ回路）の集合体である場合には、その１つを
代表として図示するとともにその回路ブロックの横に回
路個数ｍを表す〈×ｍ〉を記述してアレイ表記にしてあ
る。

【０１３９】乗算器５００は、多数のＡＮＤゲート５０
１，５０１，…、インバータ５１４、７段の４０ビット
キャリーセーブ加算器アレイ５０２、８段の４０ビット
キャリーセーブ加算器アレイ５０３〜５０６、８０ビッ
ト加算器５０７および部分積加工用のＡＮＤゲート５０
８〜５１３を含む。

【０１４０】ＡＮＤゲート５０１，５０１，…の各々に
は、入力データ信号ａ２の各ビットの信号と入力データ
信号ｂ２の各ビットの信号とが与えられる。ＡＮＤゲー
ト５０１，５０１，…の各々は、与えられた信号間で論
理積演算を行なう。その演算結果は、４０ビットキャリ
ーセーブ加算器アレイ５０２〜５０６に与えられる。

【０１４１】入力データ信号ｂ２における第７〜第０ビ
ットのデータ信号と入力データ信号ａ２における第３９
〜第０ビットのデータ信号との演算結果は、４０ビット
キャリーセーブ加算器アレイ５０２に与えられる。入力
データ信号ｂ２における第１５〜第８ビットのデータ信
号と入力データ信号ａ２における第３９〜第０ビットの
データ信号との演算結果は、４０ビットキャリーセーブ
加算器アレイ５０３に与えられる。入力データ信号ｂ２
における第２３〜第１６ビットのデータ信号と入力デー
タ信号ａ２における第３９〜第０ビットのデータ信号と
の演算結果は、４０ビットキャリーセーブ加算器アレイ
５０４に与えられる。

【０１４２】入力データ信号ｂ２における第３１〜第２
４ビットのデータ信号と入力データ信号ａ２における第
３９〜第０ビットのデータ信号との演算結果は、４０ビ
ットキャリーセーブ加算器アレイ５０５に与えられる。
入力データ信号ｂ２における第３９〜第３２ビットのデ
ータ信号と入力データ信号ａ２における第３９〜第０ビ
ットのデータ信号との演算結果は、４０ビットキャリー
セーブ加算器アレイ５０６に与えられる。

【０１４３】４０ビットキャリーセーブ加算器アレイ５
０２では、ＡＮＤゲート５０１，５０１，…から与えら
れた演算結果を加算する。そして、その加算結果のう
ち、第７〜第０ビットのデータを表わす和信号ｓ〈７：
０〉を８０ビット加算器５０７に与え、残りのビットの
データを表わす和信号ｓ〈４６：８〉およびキャリー信
号ｃ〈４７：８〉を出力する。

【０１４４】４０ビットキャリーセーブ加算器アレイ５
０２から出力された和信号ｓおよびキャリー信号ｃのう
ち、第１５〜第８ビットの和信号ｓ〈１５：８〉および
キャリー信号ｃ〈１５：８〉がそのまま４０ビットキャ
リーセーブ加算器アレイ５０３に与えられる。残りのビ
ットのデータを表わす和信号ｓ〈４６：１６〉はＡＮＤ
ゲート５０８の一方の入力ノードに与えられ、キャリー
信号ｃ〈４７：１６〉はＡＮＤゲート５０９の一方の入
力ノードに与えられる。ＡＮＤゲート５０８，５０９の
それぞれの他方の入力ノードには選択信号Ｓの反転信号
／Ｓが与えられる。ＡＮＤゲート５０８，５０９のそれ
ぞれの出力信号は４０ビットキャリーセーブ加算器アレ
イ５０３に与えられる。

【０１４５】４０ビットキャリーセーブ加算器アレイ５
０３では、ＡＮＤゲート５０１，…から与えられた演算
結果と、４０ビットキャリーセーブ加算器アレイ５０２
およびＡＮＤゲート５０８，５０９から与えられた和信
号ｓおよびキャリー信号ｃに基づいてデータの加算を行
なう。そして、その加算結果のうち、第１５〜第８ビッ
トのデータを表わす和信号ｓ〈１５：８〉を８０ビット
加算器５０７に与え、残りのビットのデータを表わす和
信号ｓ〈５４：１６〉およびキャリー信号ｃ〈５５：１
６〉を４０ビットキャリーセーブ加算器アレイ５０４に
与える。

【０１４６】４０ビットキャリーセーブ加算器アレイ５
０４では、ＡＮＤゲート５０１，…から与えられた演算
結果と、４０ビットキャリーセーブ加算器アレイ５０３
から与えられた和信号ｓおよびキャリー信号ｃに基づい
てデータの加算を行なう。そして、その加算結果のう
ち、第２３〜第１６ビットのデータを表わす和信号ｓ
〈２３：１６〉を８０ビット加算器５０７に与え、残り
のビットのデータを表わす和信号ｓ〈６２：２４〉およ
びキャリー信号ｃ〈６３：２４〉を出力する。

【０１４７】４０ビットキャリーセーブ加算器アレイ５
０４から出力された和信号ｓおよびキャリー信号ｃのう
ち、第３１〜第２４ビットのデータを表わす和信号ｓ
〈３１：２４〉およびキャリー信号ｃ〈３１：２４〉は
そのまま４０ビットキャリーセーブ加算器アレイ５０５
に与えられる。残りのビットのデータを表わす和信号ｓ
〈６２：３２〉はＡＮＤゲート５１０の一方の入力ノー
ドに与えられ、キャリー信号ｃ〈６３：３２〉はＡＮＤ
ゲート５１１の一方の入力ノードに与えられる。ＡＮＤ
ゲート５１０，５１１のそれぞれの他方の入力ノードに
は、選択信号Ｓの反転信号／Ｓが与えられる。ＡＮＤゲ
ート５１０，５１１のそれぞれの出力信号は、４０ビッ
トキャリーセーブ加算器アレイ５０５に与えられる。

【０１４８】４０ビットキャリーセーブ加算器アレイ５
０５では、ＡＮＤゲート５０１，…から与えられた演算
結果と、４０ビットキャリーセーブ加算器アレイ５０４
およびＡＮＤゲート５１０，５１１から与えられた和信
号ｓおよびキャリー信号ｃとに基づいてデータの加算を
行なう。そして、その加算結果のうち、第３１〜第２４
ビットのデータを表わす和信号ｓ〈３１：２４〉を８０
ビット加算器５０７に与え、残りのビットのデータを表
わす和信号ｓ〈７１：３２〉およびキャリー信号ｃ〈７
２：３２〉を４０ビットキャリーセーブ加算器アレイ５
０６に与える。

【０１４９】４０ビットキャリーセーブ加算器アレイ５
０６では、ＡＮＤゲート５０１，…から与えられた演算
結果と、４０ビットキャリーセーブ加算器アレイ５０５
から与えられた和信号ｓおよびキャリー信号ｃに基づい
てデータの加算を行ない、その加算結果を出力する。４
０ビットキャリーセーブ加算器５０６から出力された加
算結果のうち、第４７〜第３２ビットのデータを表わす
和信号ｓ〈４７：３２〉はＡＮＤゲート５１２の一方の
入力ノードに与えられ、キャリー信号ｃ〈４７：３２〉
はＡＮＤゲート５１３の一方の入力ノードに与えられ
る。残りのビットのデータを表わす和信号ｓ〈７８：４
８〉およびキャリー信号ｃ〈７９：４８〉は、そのまま
８０ビット加算器５０７に与えられる。ＡＮＤゲート５
１２，５１３のそれぞれの他方の入力ノードには、選択
信号Ｓの反転信号／Ｓが与えられる。ＡＮＤゲート５１
２，５１３のそれぞれの出力信号は８０ビット加算器５
０７に与えられる。

【０１５０】８０ビット加算器５０７では、４０ビット
キャリーセーブ加算器アレイ５０２〜５０６およびＡＮ
Ｄゲート５１２から与えられた和信号ｓと４０ビットキ
ャリーセーブ加算器アレイ５０６およびＡＮＤゲート５
１３から与えられたキャリー信号ｃに基づいてデータの
加算を行ない、その加算結果を出力する。

【０１５１】選択信号Ｓは、図１３の説明において述べ
た部分積データの加工を行なうか否かを制御するための
信号であり、輝度計算を行なう場合（部分積データを加
工する場合）に“１”となり、輝度計算を行なわない場
合（部分積データの加工を行なわない場合）に“０”と
なる。選択信号Ｓが“１”の場合は、“０”を表わすデ
ータがＡＮＤゲート５０８〜５１３のそれぞれの出力信
号となり、選択信号Ｓが“０”の場合は、ＡＮＤゲート
５０８〜５１３のそれぞれに与えられた和信号ｓおよび
キャリー信号ｃがそのまま各ＡＮＤゲート５０８〜５１
３の出力信号となる。

【０１５２】すなわち、輝度計算を行なう場合には、各
４０ビットキャリーセーブ加算器アレイ５０２〜５０６
により得られる部分積データのうちの不要な部分積デー
タが、選択信号Ｓに基づいて“０”に加工される。

【０１５３】このような乗算器５００においては、図１
３に示した部分積データ２３〜４７のそれぞれが次に示
すように得られる。部分積データ２３〜２７は、４０ビ
ットキャリーセーブ加算器アレイ５０２によって得られ
る。部分積データ２８〜３２は、４０ビットキャリーセ
ーブ加算器アレイ５０３によって得られる。部分積デー
タ３３〜３７は、４０ビットキャリーセーブ加算器アレ
イ５０４によって得られる。部分積データ３８〜４２
は、４０ビットキャリーセーブ加算器アレイ５０５によ
って得られる。部分積データ４３〜４７は、４０ビット
キャリーセーブ加算器アレイ５０６によって得られる。

【０１５４】また、ＡＮＤゲート５０８，５０９は、図
１３に示した部分積データ２５〜２７を“０”に加工す
る。ＡＮＤゲート５１０，５１１は、図１３に示した部
分積データ３５〜３７を“０”に加工する。ＡＮＤゲー
ト５１２，５１３は、図１３に示した部分積データ４３
を“０”に加工する。

【０１５５】８０ビット加算器５０７は、４０ビットキ
ャリーセーブ加算器アレイ５０２〜５０６によって得ら
れた部分積データ（加工された部分積データを含む）を
加算し、図１３に示した出力データ４８を得る。

【０１５６】図１８は、７段の４０ビットキャリーセー
ブ加算器アレイ５０２の詳細な構成を示す模式的ブロッ
ク図である。４０ビットキャリーセーブ加算器アレイ５
０２は、７段に接続された４０ビットキャリーセーブ加
算器５０２１〜５０２７を含む。その構成は、図７に示
した７段の５６ビットキャリーセーブ加算器アレイの構
成とほぼ同じである。このため、その説明を省略する。

【０１５７】図１９は、８段の４０ビットキャリーセー
ブ加算器アレイ５０３〜５０６の詳細な構成を示す模式
的ブロック図である。なお、この図１９においては、４
０ビットキャリーセーブ加算器５０３をその代表例とし
て示してある。４０ビットキャリーセーブ加算器アレイ
５０３は、８段に接続された４０ビットキャリーセーブ
加算器５０３１〜５０３８を含む。その構成は、図８に
示した８段の５６ビットキャリーセーブ加算器アレイの
構成とほぼ同じである。このため、その説明を省略す
る。

【０１５８】以上のような第３実施例による演算処理装
置では、入力データ変換器４００により、乗算器５００
における乗算により得られる必要な部分積データのそれ
ぞれが異なるビット領域にて表わすことができるように
入力データが変換される。そして、乗算器５００におい
ては、不要な部分積データを“０”に加工する。このた
め、最終的に得られる乗算結果は、各部分積ｋα，ｋ
Ｒ，ｋＧ，ｋＢを異なるビット領域で表わすデータとな
る。

【０１５９】第４実施例 次に、本発明の第４実施例について説明する。以下に説
明する第４実施例による演算処理装置は、ＩＥＥＥ浮動
少数点規格に対応する浮動小数点演算用の乗算装置に第
３実施例を適用した一例を示すものである。図２０は、
第４実施例による演算処理装置の全体構成を示す模式的
ブロック図である。この図においても前述のバス表記に
てデータを示している。この図２０の演算処理装置は、
図９に示した演算処理装置の入力フォーマット変換器３
０３、乗算器３０４および出力フォーマット変換器３０
５のそれぞれを、入力フォーマット変換器３０８、乗算
器３０９および出力フォーマット変換器３１０に置き換
えたものである。このため、図２０の演算処理装置にお
いて図９の演算処理装置と同じ部分には同番号を付しそ
の説明を省略する。

【０１６０】入力フォーマット変換器３０８には、入力
データ信号Ｆａ，Ｆｂ、選択信号Ｓ、入力データ信号Ｆ
ａの最上位ビットのけち表現の補正のための信号Ｆａ０
および入力データ信号Ｆｂの最上位ビットのけち表現の
補正のための信号Ｆｂ０が与えられる。これらの信号に
基づいて、入力フォーマット変換器３０８では、けち表
現の補正をした入力データ信号Ｆａ，Ｆｂをそのまま出
力するかまたは入力データ信号Ｆａ，Ｆｂに対して図１
２に示す入力データ変換と同じデータ変換である入力フ
ォーマット変換を行ない、その変換後の入力データ信号
Ｆａ２，Ｆｂ２を出力する。

【０１６１】入力データ信号Ｆａ２は、バス３１１を介
して乗算器３０９に与えられ、入力データ信号Ｆｂ２
は、バス３１２を介して乗算器３０９に与えられる。

【０１６２】乗算器３０９は、図１３に示したような部
分積の加工を行なうことが可能な５３ビット乗算器であ
る。この乗算器３０９には、入力データ信号Ｆａ２，Ｆ
ｂ２の他に選択信号Ｓが与えられる。乗算器３０９で
は、与えられた入力データ信号Ｆａ２，Ｆｂ２の乗算を
行なう。その乗算の際には、図１３に示したような部分
積の加工が行なわれる。乗算器３０９における入力デー
タ信号Ｆａ２，Ｆｂ２の乗算結果を表わす出力データ信
号Ｆｏ２は、第１０６〜第０ビットの１０７ビットのビ
ット幅で表わされる。出力データ信号Ｆｏ２は、バス３
１３を介して出力フォーマット変換器３１０に与えられ
る。

【０１６３】出力フォーマット変換器３１０では、選択
信号Ｓに応答して、出力データ信号Ｆｏ２をそのまま出
力するかまたは、後述する出力フォーマット変換を施し
た出力データ信号を出力する。出力フォーマット変換器
３１０から出力される出力データ信号は、第５１〜第０
ビットの５２ビットのビット幅のデータ信号となる。

【０１６４】次に、入力フォーマット変換器３０８につ
いて詳細に説明する。図２１は、入力フォーマット変換
器３０８の詳細な構成を示す模式的ブロック図である。

【０１６５】入力データ信号Ｆａの第７〜第０ビットの
データ信号は、セレクタ３０８１の第２入力ノードおよ
びセレクタ３０８４の第１入力ノードに与えられる。入
力データ信号Ｆａの第１５〜第８ビットのデータ信号
は、セレクタ３０８２の第２入力ノードおよびセレクタ
３０８５の第１入力ノードに与えられる。入力データ信
号Ｆａの第２３〜第１６ビットのデータ信号は、出力デ
ータ信号Ｆａ２の第２３〜第１６ビットのデータ信号と
してそのまま出力される。入力データ信号Ｆａの第３１
〜第２４ビットのデータ信号は、セレクタ３０８６の第
１入力ノードおよびセレクタ３０８７の第２入力ノード
に与えられる。入力データ信号Ｆａの第３９〜第３２ビ
ットのデータ信号は、セレクタ３０８７の第１入力ノー
ドに与えられる。入力データ信号Ｆａの第４７〜第４０
ビットのデータ信号は、入力データ信号Ｆａ２の第４７
〜第４０ビットのデータ信号としてそのまま出力され
る。入力データ信号Ｆａの第５１〜第４８ビットのデー
タ信号および信号Ｆａ０は、入力データ信号Ｆａ２の第
５２〜第４８のデータ信号としてそのまま出力される。

【０１６６】入力データ信号Ｆｂの第７〜第０ビットの
データ信号は、セレクタ３０８１の第１入力ノードおよ
びセレクタ３０８４の第２入力ノードに与えられる。入
力データ信号Ｆｂの第１５〜第８ビットのデータ信号
は、入力データ信号Ｆｂ２の第１５〜第８ビットのデー
タ信号としてそのまま出力されるとともに、セレクタ３
０８５の第２入力ノードに与えられる。入力データ信号
Ｆｂの第２３〜第１６ビットのデータ信号は、セレクタ
３０８２の第１入力ノードに与えられる。入力データ信
号Ｆｂの第３１〜第２４ビットのデータ信号は、入力デ
ータ信号Ｆｂ２の第３１〜第２４ビットのデータ信号と
してそのまま出力されるとともにセレクタ３０８６の第
２入力ノードに与えられる。

【０１６７】入力データ信号Ｆｂの第３９〜第３２ビッ
トのデータ信号は、セレクタ３０８３の第１入力ノード
に与えられる。入力データ信号Ｆｂの第４７〜第４０ビ
ットのデータ信号は、入力データ信号Ｆｂ２の第４７〜
第４０ビットのデータ信号としてそのまま出力される。
入力データ信号Ｆｂの第５１〜第４８ビットおよび信号
Ｆｂ０は、入力データ信号Ｆｂ２の第５２〜第４８ビッ
トのデータ信号としてそのまま出力される。

【０１６８】セレクタ３０８１〜３０８７のそれぞれに
は、選択信号Ｓが与えられる。各セレクタ３０８１〜３
０８７は、第１入力ノードおよび第２入力ノードに与え
られる信号を選択信号Ｓに応答して選択的に出力する。
各セレクタ３０８１〜３０８７では、選択信号Ｓが
“０”を表わす場合には第１入力ノードに与えられる信
号を出力し、選択信号Ｓが“１”を表わす場合には第２
入力ノードに与えられる信号を出力する。セレクタ３０
８１の出力信号は、入力データ信号Ｆｂ２の第７〜第０
ビットのデータ信号として出力される。セレクタ３０８
２の出力信号は、入力データ信号Ｆｂ２の第２３〜第１
６ビットのデータ信号として出力される。

【０１６９】セレクタ３０８３の出力信号は、入力デー
タ信号Ｆｂ２の第３９〜第３２ビットのデータ信号とし
て出力される。セレクタ３０８４の出力信号は、入力デ
ータ信号Ｆａ２の第７〜第０ビットのデータ信号として
出力される。セレクタ３０８６の出力信号は、入力デー
タ信号Ｆａ２の第１５〜第８ビットのデータ信号として
出力される。セレクタ３０８５の出力信号は、入力デー
タ信号Ｆａ２の第３１〜第２４ビットのデータ信号とし
て出力される。セレクタ３０８７の出力信号は、入力デ
ータ信号Ｆａ２の第３９〜第３２ビットのデータ信号と
して出力される。

【０１７０】このような信号径路を経て出力される入力
データ信号ａ２は、選択信号Ｓが“１”の場合（入力デ
ータ変換を行なう場合）は、第５２〜第４８ビットおよ
び第４７〜第４０ビットのそれぞれが“０”、第３９〜
第３２ビットが“α”、第３１〜第２４ビットが
“０”、第２３〜第１６ビットが“Ｒ”、第１５〜第８
ビットが“０”、第７〜第０ビットが“ｋ”を表わす。
また、入力データ信号ａ２は、選択信号Ｓが“１”の場
合は、第５２〜第４８ビットおよび第４７〜第４０ビッ
トのそれぞれが“０”、第３９〜第３２ビットが
“ｋ”、第３１〜第２４ビットが“０”、第２３〜第１
６ビットが“Ｇ”、第１５〜第８ビットが“０”、第７
〜第０ビットが“Ｂ”を表わす。すなわち、選択信号Ｓ
が“１”の場合は、図１２に示す変換が行なわれる。

【０１７１】一方、選択信号Ｓが“０”の場合（入力デ
ータ変換を行なわない場合）、入力データ信号Ｆａ２
は、第５１〜第４８ビットおよび第４７〜第４０ビット
のそれぞれに“０”を表わし、第３１〜第０ビットのビ
ット領域に、最上位ビット側から８ビットごとに“α，
Ｒ，Ｇ，Ｂ”を表わす。また、選択信号Ｓが“０”の場
合、入力データ信号Ｆｂ２は、第５２〜第８ビットに、
８ビットごとに“０”を表わし、第７〜第０ビットに
“ｋ”を順に表わす。このように、入力フォーマット変
換器３０８では、入力データのフォーマット変換を選択
信号Ｓに応答して選択的に実行することができる。

【０１７２】次に、出力フォーマット変換器３１０につ
いて詳細に説明する。図２２は、出力フォーマット変換
器３１０の詳細な構成を示す模式的ブロック図である。

【０１７３】出力データ信号Ｆｏ２の第７〜第０ビッ
ト、第２３〜第１６ビット、第３９〜第３２ビット、第
４７〜第４０ビットおよび第５２〜第４８ビットのそれ
ぞれのデータ信号は、そのまま丸め処理部等に出力され
る。出力データ信号Ｆｏ２の第１５〜第８ビットのデー
タ信号は、丸め処理部等に出力されるとともにセレクタ
３１０１の第２入力ノードに与えられる。出力データ信
号Ｆｏ２の第３１〜第２４ビットのデータ信号は、丸め
処理部等に出力されるとももにセレクタ３１０２の第２
入力ノードに与えられる。

【０１７４】出力データ信号Ｆｏ２の第６０〜第５３ビ
ットのデータ信号は、セレクタ３１０１の第１入力ノー
ドに与えられる。出力データ信号Ｆｏ２の第６３〜第５
６ビットのデータ信号は、セレクタ３１０３の第２入力
ノードに与えられる。出力データ信号Ｆｏ２の第６８〜
第６１ビットは、セレクタ３１０２の第１入力ノードに
与えられる。出力データ信号Ｆｏ２の第７６〜第６９ビ
ットのデータ信号は、セレクタ３１０３の第１入力ノー
ドに与えられる。出力データ信号Ｆｏ２の第７９〜第７
２ビットのデータ信号は、セレクタ３１０４の第２入力
ノードに与えられる。出力データ信号Ｆｏ２の第８４〜
第７７ビットのデータ信号は、セレクタ３１０４の第１
入力ノードに与えられる。

【０１７５】出力データ信号Ｆｏ２の第９２〜第８５ビ
ットおよび第１００〜第９３ビットは、それぞれ演算処
理装置の出力データ信号Ｆｏ３の第３９〜第３２ビット
および第４７〜第４０ビットのデータ信号として出力さ
れる。出力データ信号Ｆｏ２の第１０５〜第１０１ビッ
トのデータ信号は、そのうちの第１０４〜第１０１ビッ
トのデータ信号が出力データ信号Ｆｏ３の第５１〜第４
８ビットのデータ信号として出力される。

【０１７６】セレクタ３１０１〜３１０４のそれぞれに
は、選択信号Ｓが与えられる。各セレクタ３１０１〜３
１０４では、選択信号Ｓが“０”を表わす場合には第１
入力ノードに与えられる信号を出力し、選択信号Ｓが
“１”を表わす場合には第２入力ノードに与えられる信
号を出力する。セレクタ３１０１の出力信号は、出力デ
ータ信号Ｆｏ３の第７〜第０ビットのデータ信号として
出力される。セレクタ３１０２の出力信号は、出力デー
タ信号Ｆｏ３の第１５〜第８ビットのデータ信号として
出力される。セレクタ３１０３の出力信号は、出力デー
タ信号Ｆｏ３の第２３〜第１６ビットのデータ信号とし
て出力される。セレクタ３１０４の出力信号は、出力デ
ータ信号Ｆｏ３の第３１〜第２４ビットのデータ信号と
して出力される。

【０１７７】このように、第４実施例による演算処理装
置では、浮動小数点演算用の５３ビット乗算器（図２０
において破線にて示した部分）を入力フォーマット変換
器３０８、部分積を加工できる乗算器３０９および出力
フォーマット変換器３１０に置き換えることにより、輝
度計算を行なうことができる。

【０１７８】なお、第１実施例および第３実施例におい
ては、キャリーセーブ方式の乗算器を用いた演算処理装
置について説明したが、これに限らず、本発明は、キャ
リーセーブ方式の乗算器以外の乗算器を用いた演算処理
装置についても適用可能である。

【０１７９】また、第１実施例〜第４実施例における２
つの入力データ信号は、どちらを被乗数に選んでもよ
い。ただし、第３実施例および第４実施例では、被乗数
の選び方によって、部分積加工用のＡＮＤゲートの配設
箇所を変更する必要がある。

【０１８０】さらに、第３実施例における入力データ信
号ａに含まれる輝度信号α，Ｒ，Ｇ，Ｂの変換後のデー
タのビット領域の位置は、変換後の入力データ信号のフ
ォーマットに従う限り、各輝度信号の並びを変えたもの
にしてもよい。この場合、乗算結果として得られる部分
積の並びの順序に注意して出力データ信号を３２ビット
のデータ信号に変換する必要がある。

【０１８１】

【発明の効果】請求項１に記載の本発明によれば、第１
の入力データおよび第２の入力データに含まれる乗算対
象データは、入力データ変換手段によりこれらの入力デ
ータよりも乗算対象データの１データ分だけ拡張された
新たな２つの入力データに分配設定され、乗算される。
このように、入力データを少し拡張したデータについて
乗算が行なわれるので、入力データに含まれる複数の乗
算対象データを個別に定数倍した結果を得る乗算を行な
うためのハードウエアを小型化することができ、それに
伴って演算処理速度を高速化することができる。

【０１８２】請求項２および請求項４に記載の本発明に
よれば、第１の入力データは最上位ビット側に表わされ
る乗算対象データを除く乗算対象データの上位ビット側
に、乗算対象データがないことを表わすデータが拡張さ
れたデータに変換され、第２の入力データは第１の入力
データの拡張分だけ拡張されたデータに変換される。こ
の場合最上位ビット側に表わされる乗算対象データの上
位ビット側にはデータが拡張されないため、入力データ
に含まれる複数の乗算対象データを個別に定数倍した結
果を得る乗算を行なうためのハードウエアを従来よりも
小型化することができ、それに伴って演算処理速度を従
来よりも高速化することができる。

【０１８３】請求項３に記載の本発明によれば、第１の
入力データおよび第２の入力データのそれぞれは、１デ
ータ分だけ拡張された新たな２つの入力データに変換さ
れ、乗算される。このように入力データを１データ分拡
張したデータについて乗算が行なわれるので、入力デー
タに含まれる複数の乗算対象データを個別に定数倍した
結果を得る乗算を行なうためのハードウエアを小型化す
ることができ、それに伴って演算処理速度を高速化する
ことができる。特に、４つの乗算対象データを個別に定
数倍する演算を行う輝度計算を実行するための演算処理
装置の小型化および演算処理速度の高速化が実現でき
る。請求項５および請求項６に記載の本発明によれば、
第１、第２の入力データをビット幅の拡張した第３、第
４の入力データに変換することができる。さらに、第
１、第２のセレクタによって、第３の入力データを生
成、出力するにあたり、第１の入力に含まれる一部のビ
ットを、同一のビット位置および異なるビット位置にそ
れぞれ選択的に配置することができる。したがって、入
力データに含まれる複数の乗算対象データを個別に定数
倍した結果を得る乗算を行なうためのハードウエアを小
型化することができ、それに伴って演算処理速度を高速
化することができる。

【図面の簡単な説明】

【図１】第１実施例による演算処理装置における入力デ
ータ変換のイメージを表わす模式図である。

【図２】第１実施例による演算処理装置における乗算の
イメージを表わす模式図である。

【図３】第１実施例による演算処理装置の全体構成を示
す模式的ブロック図である。

【図４】第１実施例による演算処理装置における入力デ
ータ変換器の詳細な構成を示す模式的ブロック図であ
る。

【図５】第１実施例による演算処理装置における乗算器
の詳細な構成を示す模式的ブロック図である。

【図６】第１実施例による演算処理装置における乗算器
の詳細な構成を示す模式的ブロック図である。

【図７】７段の５６ビットキャリーセーブ加算器アレイ
の詳細な構成を示す模式的ブロック図である。

【図８】８段の５６ビットキャリーセーブ加算器アレイ
の詳細な構成を示す模式的ブロック図である。

【図９】第２実施例による演算処理装置の全体構成を示
す模式的ブロック図である。

【図１０】第２実施例による演算処理装置における入力
フォーマット変換器の詳細な構成を示す模式的ブロック
図である。

【図１１】第２実施例による演算処理装置における出力
フォーマット変換器の詳細な構成を示す模式的ブロック
図である

【図１２】第３実施例による演算処理装置における入力
データ変換のイメージを表わす模式図である。

【図１３】第３実施例による演算処理装置の乗算のイメ
ージを表わす模式図である。

【図１４】第３実施例による演算処理装置の全体構成を
示す模式的ブロック図である。

【図１５】第３実施例による演算処理装置における入力
データ変換器の詳細な構成を示す模式的ブロック図であ
る。

【図１６】第３実施例による演算処理装置における乗算
器の詳細な構成を示す模式的ブロック図である。

【図１７】第３実施例による演算処理装置における乗算
器の詳細な構成を示す模式的ブロック図である。

【図１８】７段の４０ビットキャリーセーブ加算器アレ
イの詳細な構成を示す模式的ブロック図である。

【図１９】８段の４０ビットキャリーセーブ加算器アレ
イの詳細な構成を示す模式的ブロック図である。

【図２０】第４実施例による演算処理装置の全体構成を
示す模式的ブロック図である。

【図２１】第４実施例による演算処理装置における入力
フォーマット変換器の詳細な構成を示す模式的ブロック
図である。

【図２２】第４実施例による演算処理装置における出力
フォーマット変換器の詳細な構成を示す模式的ブロック
図である。

【図２３】輝度信号データおよび定数データをそのまま
乗算した場合の演算イメージを現す模式図である。

【図２４】従来の演算処理装置における入力データ変換
のイメージを表わす模式図である。

【図２５】従来の演算処理装置における乗算のイメージ
を表わす模式図である。

【図２６】従来の演算処理装置における出力フォーマッ
ト変換のイメージを表わす模式図である。

【符号の説明】

１００，４００ 入力データ変換器 ２００，３０４，３０９，５００ 乗算器 ２０１，５０１，５０８〜５１３ ＡＮＤゲート ２０２〜２０８ ５６ビットキャリーセーブ加算器アレ
イ ２０９ １１２ビット加算器 ３０３，３０８ 入力フォーマット変換器 ５０２〜５０６ ４０ビットキャリーセーブ加算器アレ
イ ５０７ ８０ビット加算器 ５１４ インバータ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 310 G06T 1/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 所定のビット数で表わされる２つの入力
   データを乗算する演算処理装置であって、 複数種類の乗算対象データを含む第１の入力データと、
   １種類の乗算対象データを含む第２の入力データとを受
   け、前記第１および第２の入力データに含まれる乗算対
   象データを、前記第１および第２の入力データの各々の
   ビット数が乗算対象データの１データ分だけ拡張された
   新たな２つの入力データに分配設定することにより、前
   記第１の入力データおよび前記第２の入力データを前記
   新たな２つの入力データに変換する入力データ変換手段
   と、 前記入力データ変換手段により得られた新たな２つの入
   力データを受け、これらの入力データの乗算による部分
   積を算出する部分積算出手段と、 前記部分積算出手段で算出された部分積のうちの一部の
   部分積を加工する加工手段と、 前記加工手段により加工された部分積を含むすべての部
   分積を加算する加算手段とを備えた、演算処理装置。
2. 【請求項２】 所定のビット数で表わされる２つの入力
   データを乗算する演算処理装置であって、 所定ビット幅ごとに表わされる複数種類の乗算対象デー
   タを含む第１の入力データと、前記所定ビット幅で表わ
   された１種類の乗算対象データを含む第２の入力データ
   とを受け、前記第１の入力データについては、最上位に
   表わされる乗算対象データ以外の各乗算対象データの上
   位ビット側に、乗算対象データがないことを表わすデー
   タを前記所定ビット幅だけ拡張するデータ変換を行な
   い、前記第２の入力データについては、その乗算対象デ
   ータの上位ビット側に、乗算対象データがないことを表
   わすデータを前記第１の入力データ全体の拡張分だけ拡
   張するデータ変換を行なう入力データ変換手段と、 前記入力データ変換手段で変換された第１の入力データ
   および第２の入力データを受け、これらの入力データの
   乗算による部分積を算出する部分積算出手段と、 前記部分積算出手段で算出された部分積を加算する加算
   手段とを備えた、演算処理装置。
3. 【請求項３】 所定のビット数で表わされる２つの入力
   データを乗算する演算処理装置であって、 ４種類の乗算対象データよりなる第１の入力データと、
   １種類の乗算対象データを含む第２の入力データとを受
   け、これらの入力データを、最上位ビット側から順に、
   前記４種類の乗算対象データのうちの２つのデータの一
   方、“０”、前記２つのデータの他方、“０”および前
   記１種類の乗算対象データを並べて構成される新たな第
   １の入力データと、最上位ビット側から順に、前記１種
   類の乗算対象データ、“０”、前記４種類の乗算対象デ
   ータのうちの残りの２つのデータの一方、“０”および
   前記残りの２つのデータの他方を並べて構成される新た
   な第２の入力データとに変換する入力データ変換手段
   と、 前記入力データ変換手段により得られた新たな第１の入
   力データおよび新たな第２の入力データを受け、これら
   の入力データの乗算による部分積を算出する部分積算出
   手段と、 前記部分積算出手段で算出された部分積のうちの一部の
   部分積を加工する加工手段と、 前記加工手段により加工された部分積を含むすべての部
   分積を加算する加算手段とを備えた、演算処理装置。
4. 【請求項４】 前記複数種類の乗算対象データは、各々
   ８ビットで表現され、 前記入力データ変換手段は、前記第１および第２の入力
   データをそれぞれ５６ビット幅に拡張し、 前記演算処理装置は、さらに、 第１および第２の浮動小数点データのそれぞれ指数部を
   加算する指数部加算器を備え、前記第１および第２の入
   力データを、それぞれ前記第１および第２の浮動小数点
   データの仮数部として受ける、請求項２に記載の演算処
   理装置。
5. 【請求項５】 各々同一のＮビット幅の第１および第２
   の入力データを受け、当該第１および第２の入力データ
   を、前記Ｎビット幅より広いビット幅に拡張された第３
   および第４の入力データに変換する入力データ変換手段
   と、 前記入力データ変換手段から出力される第３および第４
   の入力データを受け、 前記第３および第４の入力データ
   の間の乗算による部分積を算出する部分積算出手段と、 前記部分積算出手段で算出された部分積を加算する加算
   手段とを備え、 前記入力データ変換手段は、 前記第１の入力データの最下位ビットから数えて所定の
   ビット位置にあるｎビットのデータを伝搬する第１の信
   号線と、（ｎはＮより小さい整数) 第２の信号線と、 第３の信号線と、 前記第１の信号線に接続された第１の入力ノードと、前
   記第２の信号線に接続された第２の入力ノードとを有
   し、選択信号が第１の値を示すときには前記第１の入力
   ノードで受ける値を、前記選択信号が第２の値を示すと
   きには前記第２の入力ノードで受けた値をそれぞれ選択
   して、前記第３の入力データの最下位ビットから数えて
   前記所定のビット位置と同一のビット位置に出力する第
   １のセレクタと、 前記第３の信号線に接続された第３の入力ノードと、前
   記第１の信号線に接続された第４の入力ノードとを有
   し、前記選択信号が前記第１の値を示すときには前記第
   ３の入力ノードで受けた値を、前記選択信号が前記第２
   の値を示すときには前記第４の入力ノードで受けた値を
   それぞれ選択し、前記第３の入力データの最下位ビット
   から数えて前記所定のビット位置とは異なるビット位置
   に出力する第２のセレクタとを含む、演算処理装置。
6. 【請求項６】 前記第３の信号線は、前記第１の入力デ
   ータの別のｎビットのデータを伝搬する信号線である、
   請求項５に記載の演算処理装置。