JP3245054B2 - メモリ・アレイの製作方法、プログラム方法及びメモリ・アレイ - Google Patents
メモリ・アレイの製作方法、プログラム方法及びメモリ・アレイInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/972—Stored charge erasure
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【0001】
【発明の属する技術分野】本発明はフラッシュ・メモリ
・アレイ構造に関する。
・アレイ構造に関する。
【0002】
【従来の技術】メモリ・デバイスは通常、超大規模集積
回路(VLSI)上の行と列の矩形アレイ内に構成され
る半導体メモリを含む。ある行とある列の交差点は、"
セル"と呼ばれる記憶素子となる。半導体メモリは様々
なこうしたセルから成る。各セルはデータの2値ビット
を記憶することができる。各列はビット・ラインを定義
し、各行はワード・ラインを定義する。アドレスは各行
または各列に割当てられる。セルの行または列にデータ
を書込むために、またはそこからデータを読出すため
に、所望のアドレスが2進コード形式でアドレス復号器
の入力に提供される。2進コード化入力に応答して、復
号器は書込みまたは読出しオペレーションのための所望
の行または列を選択する。
回路(VLSI)上の行と列の矩形アレイ内に構成され
る半導体メモリを含む。ある行とある列の交差点は、"
セル"と呼ばれる記憶素子となる。半導体メモリは様々
なこうしたセルから成る。各セルはデータの2値ビット
を記憶することができる。各列はビット・ラインを定義
し、各行はワード・ラインを定義する。アドレスは各行
または各列に割当てられる。セルの行または列にデータ
を書込むために、またはそこからデータを読出すため
に、所望のアドレスが2進コード形式でアドレス復号器
の入力に提供される。2進コード化入力に応答して、復
号器は書込みまたは読出しオペレーションのための所望
の行または列を選択する。
【0003】フラッシュ・メモリ・アレイなどのメモリ
・デバイスは、通常、NAND論理またはNOR論理に
より構成されるアレイから成る。こうしたアレイは通
常、マンハッタン型構造として構成される。NAND論
理アレイはNOR論理アレイの約2倍の密度を有する。
しかしながら、NAND論理アレイでは、アクセス時間
が回路を通じる直列抵抗により低速である。更にNAN
D論理アレイでは、複雑な周辺支援回路が要求される。
更にNAND論理アレイは、比較的低速なプロセスであ
るFowler-Nordheimトンネル現象によるプログラミング
に限られる。Fowler-Nordheimトンネル現象は、フル・
ビット・ライン・バイアス電位が多数の電圧降下(連鎖
内の各デバイスのしきい値電圧)により低減されること
無しに、アレイ内の遠端または最後のデバイスに達する
ように非選択ワード・ラインへの比較的高い電圧の印加
を要求する。従って、非選択ワード・ラインに印加され
るこの高電圧により、隣接ビット・ラインが広く間隔を
置かれなければならず、高密度メモリ・アレイの設計を
妨げることになる。NAND論理アレイは通常、過度な
直列抵抗を回避するために直列の16デバイスに制限さ
れる。更にNAND論理アレイの各メモリ・セルは、2
個の余分な選択ゲートを要求し、製造コストを押し上
げ、NAND論理アレイの効率を低下させる。
・デバイスは、通常、NAND論理またはNOR論理に
より構成されるアレイから成る。こうしたアレイは通
常、マンハッタン型構造として構成される。NAND論
理アレイはNOR論理アレイの約2倍の密度を有する。
しかしながら、NAND論理アレイでは、アクセス時間
が回路を通じる直列抵抗により低速である。更にNAN
D論理アレイでは、複雑な周辺支援回路が要求される。
更にNAND論理アレイは、比較的低速なプロセスであ
るFowler-Nordheimトンネル現象によるプログラミング
に限られる。Fowler-Nordheimトンネル現象は、フル・
ビット・ライン・バイアス電位が多数の電圧降下(連鎖
内の各デバイスのしきい値電圧)により低減されること
無しに、アレイ内の遠端または最後のデバイスに達する
ように非選択ワード・ラインへの比較的高い電圧の印加
を要求する。従って、非選択ワード・ラインに印加され
るこの高電圧により、隣接ビット・ラインが広く間隔を
置かれなければならず、高密度メモリ・アレイの設計を
妨げることになる。NAND論理アレイは通常、過度な
直列抵抗を回避するために直列の16デバイスに制限さ
れる。更にNAND論理アレイの各メモリ・セルは、2
個の余分な選択ゲートを要求し、製造コストを押し上
げ、NAND論理アレイの効率を低下させる。
【0004】マンハッタン型構造によるメモリ・アレイ
は通常、隣接セルにより共用される長い共通拡散を使用
する。こうした構成は、プログラミング及び読出しオペ
レーションにおいて、逆プログラミング及び読出し干渉
などの困難を助長する。例えば、センシングの間にビッ
ト・ラインが論理"低"レベルにプルダウンされるとき、
ビット・ラインが選択セルまたは隣接セルのいずれによ
りプルダウンされているかが常に明らかでない。同様に
アドレスされたセルが非導通状態の時、対応する選択ビ
ット・ラインは論理"高"レベルであるべきである。しか
しながら、ビット・ラインは隣接非選択セルにより、誤
って論理"低"レベルにプルダウンされうる。プログラミ
ング・オペレーションの間にも類似の混乱が生じる。例
えばアドレスされたセルのプログラミングは隣接セルを
混乱しうる。プログラミング及び読出しオペレーション
に関連するこれらの問題を解決するために、多くの試み
が取られてきた。1つの試みは、各メモリ・セルが非対
称構成を有するように設計することである。これはメモ
リ・セルの一方向への角度注入(angle-implanting)に
より達成され、それにより一方向からの妨害が反対方向
からの妨害よりも小さくなる。しかしながら、こうした
セル構成により上述の問題がかろうじて軽減されるだけ
であることが判明している。更に非対称のメモリ・セル
構成は、比較的大きなサイズのメモリ・セルを要求す
る。上述の問題を解決するための別の試みは干渉を排除
するための追加のスプリット・ゲートを提供することで
ある。しかしながら、このアプローチはメモリ・セルの
サイズを同時に増加させる。更に別のアプローチは、同
一ワード・ラインを共用するメモリ・セルのドレイン拡
散を分離する。
は通常、隣接セルにより共用される長い共通拡散を使用
する。こうした構成は、プログラミング及び読出しオペ
レーションにおいて、逆プログラミング及び読出し干渉
などの困難を助長する。例えば、センシングの間にビッ
ト・ラインが論理"低"レベルにプルダウンされるとき、
ビット・ラインが選択セルまたは隣接セルのいずれによ
りプルダウンされているかが常に明らかでない。同様に
アドレスされたセルが非導通状態の時、対応する選択ビ
ット・ラインは論理"高"レベルであるべきである。しか
しながら、ビット・ラインは隣接非選択セルにより、誤
って論理"低"レベルにプルダウンされうる。プログラミ
ング・オペレーションの間にも類似の混乱が生じる。例
えばアドレスされたセルのプログラミングは隣接セルを
混乱しうる。プログラミング及び読出しオペレーション
に関連するこれらの問題を解決するために、多くの試み
が取られてきた。1つの試みは、各メモリ・セルが非対
称構成を有するように設計することである。これはメモ
リ・セルの一方向への角度注入(angle-implanting)に
より達成され、それにより一方向からの妨害が反対方向
からの妨害よりも小さくなる。しかしながら、こうした
セル構成により上述の問題がかろうじて軽減されるだけ
であることが判明している。更に非対称のメモリ・セル
構成は、比較的大きなサイズのメモリ・セルを要求す
る。上述の問題を解決するための別の試みは干渉を排除
するための追加のスプリット・ゲートを提供することで
ある。しかしながら、このアプローチはメモリ・セルの
サイズを同時に増加させる。更に別のアプローチは、同
一ワード・ラインを共用するメモリ・セルのドレイン拡
散を分離する。
【0005】NAND論理及びNOR論理メモリ・アレ
イは、通常、"スタック"に構成される多重ポリシリコン
層を使用する。しかしながら、寄生容量はある層が別の
層とオーバラップする度合いにより規定されるオーバレ
イ公差から生じる。層同士が互いに大きくオーバラップ
すると、メモリ・アレイのオペレーションに悪影響を及
ぼす大きな寄生容量が生じる。
イは、通常、"スタック"に構成される多重ポリシリコン
層を使用する。しかしながら、寄生容量はある層が別の
層とオーバラップする度合いにより規定されるオーバレ
イ公差から生じる。層同士が互いに大きくオーバラップ
すると、メモリ・アレイのオペレーションに悪影響を及
ぼす大きな寄生容量が生じる。
【0006】
【発明が解決しようとする課題】従って、従来のメモリ
・アレイの問題及び欠点を鑑み、本発明の目的は、メモ
リ・セルの特性を悪化させること無しに、集積密度の増
加を提供するメモリ・アレイ・アーキテクチャを提供す
ることである。
・アレイの問題及び欠点を鑑み、本発明の目的は、メモ
リ・セルの特性を悪化させること無しに、集積密度の増
加を提供するメモリ・アレイ・アーキテクチャを提供す
ることである。
【0007】本発明の別の目的は、周辺コンポーネント
の数を最小化するメモリ・アレイ・アーキテクチャを提
供することである。
の数を最小化するメモリ・アレイ・アーキテクチャを提
供することである。
【0008】更に本発明の別の目的は、読出しまたは書
込みオペレーションにおける比較的高速なアクセス時間
を提供し、比較的低消費電力を有するメモリ・アレイ・
アーキテクチャを提供することである。
込みオペレーションにおける比較的高速なアクセス時間
を提供し、比較的低消費電力を有するメモリ・アレイ・
アーキテクチャを提供することである。
【0009】更に本発明の別の目的は、隣接メモリ・セ
ル間の干渉を生じること無く、プログラム及び読出され
うるメモリ・セルを含むメモリ・アレイを提供すること
である。
ル間の干渉を生じること無く、プログラム及び読出され
うるメモリ・セルを含むメモリ・アレイを提供すること
である。
【0010】本発明の別の目的は、読出し専用メモリの
他に、ランダム・アクセス・メモリを実現するために使
用されうるメモリ・アレイ・アーキテクチャを提供する
ことである。
他に、ランダム・アクセス・メモリを実現するために使
用されうるメモリ・アレイ・アーキテクチャを提供する
ことである。
【0011】本発明の他の目的及び利点が、当業者には
後述の説明から明らかとなろう。
後述の説明から明らかとなろう。
【0012】
【課題を解決するための手段】本発明の第1の態様で
は、基板内にメモリ・セルのアレイを製作するプロセス
を提供する。このプロセスは、 a)基板上に***した分離領域を形成する工程であっ
て、基板の活性領域上に第1の熱酸化物層を成長させる
工程と、第1の熱酸化物層上に浮遊ゲートを形成する第
1の導電層を付着する工程と、前記第1の導電層上に窒
化物層を付着する工程とを含む、前記形成工程と、 b)第1の導電層及び窒化物層をマスキング及びエッチ
ングし、第1の方向に延びる複数の間隔を置いた細長の
スタックを形成する工程と、 c)スタック間のアレイ活性領域に、基板と反対の電導
性タイプを有する不純物を注入し、第1の方向に延び、
実質的に平坦な輪郭を有する連続的な細長の拡散レール
を形成する工程であって、拡散レールが間隔を置いたビ
ット列ラインを形成する、前記注入工程と、 d)拡散レール上及び第1の導電層のエッジ上に第2の
熱酸化物層を成長させる工程と、 e)第2の熱酸化物層上に、補助ゲートを形成する第2
の導電層を付着する工程と、 f)第2の導電層を前記窒化物層と同一平面になるよう
に平坦化する工程と、 g)前記第2の導電層上に第3の熱酸化物層を成長させ
る工程と、 h)窒化物層を選択的にエッチングして、第1の導電層
を覆う窒化物層の1部を除去し、第1の導電層を露出さ
せるエッチング工程と、 i)露出した第1の導電層上に第1の絶縁層を形成する
工程と、 j)第1の絶縁層上に第3の導電層を付着する工程と、 k)第3の導電層上に第2の絶縁層を付着する工程と、 l)第3の導電層及び第2の絶縁層をパターニングし
て、ワード・ラインを形成するパターニング工程と、 m)第1の導電層を選択的にエッチングして、第1の導
電層を第3の導電層と実質的に位置整合し、電界分離領
域を形成するエッチング工程とを含む。
は、基板内にメモリ・セルのアレイを製作するプロセス
を提供する。このプロセスは、 a)基板上に***した分離領域を形成する工程であっ
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1の導電層を付着する工程と、前記第1の導電層上に窒
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ングし、第1の方向に延びる複数の間隔を置いた細長の
スタックを形成する工程と、 c)スタック間のアレイ活性領域に、基板と反対の電導
性タイプを有する不純物を注入し、第1の方向に延び、
実質的に平坦な輪郭を有する連続的な細長の拡散レール
を形成する工程であって、拡散レールが間隔を置いたビ
ット列ラインを形成する、前記注入工程と、 d)拡散レール上及び第1の導電層のエッジ上に第2の
熱酸化物層を成長させる工程と、 e)第2の熱酸化物層上に、補助ゲートを形成する第2
の導電層を付着する工程と、 f)第2の導電層を前記窒化物層と同一平面になるよう
に平坦化する工程と、 g)前記第2の導電層上に第3の熱酸化物層を成長させ
る工程と、 h)窒化物層を選択的にエッチングして、第1の導電層
を覆う窒化物層の1部を除去し、第1の導電層を露出さ
せるエッチング工程と、 i)露出した第1の導電層上に第1の絶縁層を形成する
工程と、 j)第1の絶縁層上に第3の導電層を付着する工程と、 k)第3の導電層上に第2の絶縁層を付着する工程と、 l)第3の導電層及び第2の絶縁層をパターニングし
て、ワード・ラインを形成するパターニング工程と、 m)第1の導電層を選択的にエッチングして、第1の導
電層を第3の導電層と実質的に位置整合し、電界分離領
域を形成するエッチング工程とを含む。
【0013】関連する態様では、基板内にメモリ・セル
のアレイを製作するプロセスが、 a)基板上に電界分離領域を形成する工程と、 b)基板のアレイ活性領域上に第1の絶縁層を付着する
工程と、 c)第1の絶縁層上に浮遊ゲートを形成する第1の導電
層を付着する工程と、 d)第1の導電層上に第2の絶縁層を形成する工程と、 e)第1の導電層及び第2の絶縁層をマスキング及びエ
ッチングし、第1の方向に延びる第1の導電層及び第2
の絶縁層の複数の間隔を置いた細長のスタックを形成す
る工程と、 f)スタック間のアレイ活性領域に、基板と反対の電導
性タイプを有する不純物を注入し、間隔を置いたビット
列ラインを形成する第1の方向に延びる細長の拡散レー
ルを形成する工程であって、拡散レールが実質的に平坦
な輪郭を有する、前記注入工程と、 g)第1の導電層により覆われないアレイ活性領域の1
部上に第3の絶縁層を形成する工程と、 h)第3の絶縁層上に制御ゲートを形成する第2の導電
層を付着する工程と、 i)第2の導電層上に第4の絶縁層を付着する工程と、 j)第2の絶縁層及び第2の導電層をマスキング及びエ
ッチングし、続いて第1の絶縁層及び第1の導電層をマ
スキング及びエッチングすることにより、第1の導電層
を第2の導電層に位置整合する工程と、 k)第1及び第2の導電層のエッジ上に第5の絶縁層を
形成する工程と、 l)アレイ活性領域上に第3の導電層を付着する工程
と、 m)第3の導電層上に第6の絶縁層を付着する工程と、 n)第6の絶縁層及び第3の導電層をパターニングし
て、アレイ活性領域上に電界遮蔽を形成する工程とを含
む。
のアレイを製作するプロセスが、 a)基板上に電界分離領域を形成する工程と、 b)基板のアレイ活性領域上に第1の絶縁層を付着する
工程と、 c)第1の絶縁層上に浮遊ゲートを形成する第1の導電
層を付着する工程と、 d)第1の導電層上に第2の絶縁層を形成する工程と、 e)第1の導電層及び第2の絶縁層をマスキング及びエ
ッチングし、第1の方向に延びる第1の導電層及び第2
の絶縁層の複数の間隔を置いた細長のスタックを形成す
る工程と、 f)スタック間のアレイ活性領域に、基板と反対の電導
性タイプを有する不純物を注入し、間隔を置いたビット
列ラインを形成する第1の方向に延びる細長の拡散レー
ルを形成する工程であって、拡散レールが実質的に平坦
な輪郭を有する、前記注入工程と、 g)第1の導電層により覆われないアレイ活性領域の1
部上に第3の絶縁層を形成する工程と、 h)第3の絶縁層上に制御ゲートを形成する第2の導電
層を付着する工程と、 i)第2の導電層上に第4の絶縁層を付着する工程と、 j)第2の絶縁層及び第2の導電層をマスキング及びエ
ッチングし、続いて第1の絶縁層及び第1の導電層をマ
スキング及びエッチングすることにより、第1の導電層
を第2の導電層に位置整合する工程と、 k)第1及び第2の導電層のエッジ上に第5の絶縁層を
形成する工程と、 l)アレイ活性領域上に第3の導電層を付着する工程
と、 m)第3の導電層上に第6の絶縁層を付着する工程と、 n)第6の絶縁層及び第3の導電層をパターニングし
て、アレイ活性領域上に電界遮蔽を形成する工程とを含
む。
【0014】
【発明の実施の形態】本発明の好適な態様を述べるに当
たり、付随の図面における同一参照番号は、本発明の同
様の機構を指す。
たり、付随の図面における同一参照番号は、本発明の同
様の機構を指す。
【0015】1)第1の態様 図1を参照すると、本発明の好適なメモリ・アレイ10
は、相互に交差する行及び列に配置される複数のメモリ
・セルを含む。列は図中B0、B1、B2...、Bm
と指定されるビット・ラインに接続される。一方、行は
W0、W1、W2、...Wnと指定されるワード・ラ
インに接続される。図1は、マンハッタン構造に構成さ
れるメモリ・アレイ構造10の図解的平面図を示す。メ
モリ・アレイ10を形成するプロセスについて、図1及
び図2乃至図12を参照しながら述べることにする。
は、相互に交差する行及び列に配置される複数のメモリ
・セルを含む。列は図中B0、B1、B2...、Bm
と指定されるビット・ラインに接続される。一方、行は
W0、W1、W2、...Wnと指定されるワード・ラ
インに接続される。図1は、マンハッタン構造に構成さ
れるメモリ・アレイ構造10の図解的平面図を示す。メ
モリ・アレイ10を形成するプロセスについて、図1及
び図2乃至図12を参照しながら述べることにする。
【0016】A)第1の態様を形成するプロセス a)第1の態様を形成するプロセスの第1工程は、基板
12上に***した分離領域14(図2)を形成する工程
を含む。好適には、使用される***分離プロセスは、米
国特許番号第5369049号で述べられるプロセスで
ある。前記特許のプロセスに従えば、結果の構造は支援
回路領域上に成長されるトンネル酸化物層16及びアレ
イ活性領域17を組込む。トンネル酸化物層16は、好
適には約90 の厚さを有する。
12上に***した分離領域14(図2)を形成する工程
を含む。好適には、使用される***分離プロセスは、米
国特許番号第5369049号で述べられるプロセスで
ある。前記特許のプロセスに従えば、結果の構造は支援
回路領域上に成長されるトンネル酸化物層16及びアレ
イ活性領域17を組込む。トンネル酸化物層16は、好
適には約90 の厚さを有する。
【0017】b)結果の構造は、トンネル酸化物層16
上に浮遊ゲート18(図1参照)を形成する第1のポリ
シリコン層18を組込む。ポリシリコン層18は好適に
は約3000 の厚さを有する。
上に浮遊ゲート18(図1参照)を形成する第1のポリ
シリコン層18を組込む。ポリシリコン層18は好適に
は約3000 の厚さを有する。
【0018】c)このポリシリコン層18は、リンによ
り濃度約1020cm-3に適切に添加される。
り濃度約1020cm-3に適切に添加される。
【0019】d)ポリシリコン層18上に窒化物の保護
層またはキャップ20(図2参照)も組込まれる。好適
には、保護層20は約1500 の厚さを有する。
層またはキャップ20(図2参照)も組込まれる。好適
には、保護層20は約1500 の厚さを有する。
【0020】e)図3を参照すると、リソグラフィック
・マスク及び方向性エッチング・プロセスにより、アレ
イ活性領域において、ストライプまたは細長のスタック
19が、第1のポリシリコン層18及び窒化物層20を
含む大きな矩形に切り込まれる。しかしながら、トンネ
ル酸化物層16は実質的にエッチングされない。支援回
路領域では、高電圧デバイス及び低電圧デバイスの2種
類のデバイスが使用される。高電圧デバイス領域は、こ
のプロセス工程の間にポリシリコン層18及び窒化物層
20を取り除くように開口を開けられる。低電圧デバイ
ス領域では、リソグラフィック・マスク・パターン層1
8及び20が、ゲート絶縁体として作用するトンネル酸
化物層16と共にゲート電極を形成する。このリソグラ
フィック・マスクはまた、ストライプ19間のソース領
域及びドレイン領域を規定する。
・マスク及び方向性エッチング・プロセスにより、アレ
イ活性領域において、ストライプまたは細長のスタック
19が、第1のポリシリコン層18及び窒化物層20を
含む大きな矩形に切り込まれる。しかしながら、トンネ
ル酸化物層16は実質的にエッチングされない。支援回
路領域では、高電圧デバイス及び低電圧デバイスの2種
類のデバイスが使用される。高電圧デバイス領域は、こ
のプロセス工程の間にポリシリコン層18及び窒化物層
20を取り除くように開口を開けられる。低電圧デバイ
ス領域では、リソグラフィック・マスク・パターン層1
8及び20が、ゲート絶縁体として作用するトンネル酸
化物層16と共にゲート電極を形成する。このリソグラ
フィック・マスクはまた、ストライプ19間のソース領
域及びドレイン領域を規定する。
【0021】f)図4を参照すると、アレイ活性領域内
でリソグラフィック・マスクが使用されて、ストライプ
19間のストライプまたは領域21がN+型不純物によ
り添加され、N型領域24が形成される。これはイオン
注入により達成される。N型領域24は、基板12の上
面と実質的に同一平面を成す実質的に平坦な輪郭を有す
る。このプロセス工程は、拡散されたビット・ライン2
2(図1参照)の形成に作用する。
でリソグラフィック・マスクが使用されて、ストライプ
19間のストライプまたは領域21がN+型不純物によ
り添加され、N型領域24が形成される。これはイオン
注入により達成される。N型領域24は、基板12の上
面と実質的に同一平面を成す実質的に平坦な輪郭を有す
る。このプロセス工程は、拡散されたビット・ライン2
2(図1参照)の形成に作用する。
【0022】g)酸化物層26が、第1のポリシリコン
層18の露出したシリコン(Si)・エッジ上、及びN
型領域24上に成長される。好適には、酸化物層26は
約400 の厚さを有する。低電圧支援回路領域では、
先行エッチング・マスクにより開けられたソース及びド
レイン領域、及びポリシリコン層18の露出したシリコ
ン・エッジが酸化される。高電圧支援回路領域では、酸
化物層26が高電圧に耐えうる十分な厚さを有するゲー
ト酸化物層を形成する。
層18の露出したシリコン(Si)・エッジ上、及びN
型領域24上に成長される。好適には、酸化物層26は
約400 の厚さを有する。低電圧支援回路領域では、
先行エッチング・マスクにより開けられたソース及びド
レイン領域、及びポリシリコン層18の露出したシリコ
ン・エッジが酸化される。高電圧支援回路領域では、酸
化物層26が高電圧に耐えうる十分な厚さを有するゲー
ト酸化物層を形成する。
【0023】h)図5を参照すると、上記工程e)のエ
ッチング/マスク・プロセスにより生成されたN型領域
24(ストライプ21により規定される領域)上に、第
2のポリシリコン層28が付着される。ポリシリコン層
28が次にリンにより添加される。ポリシリコン層28
は次にポリシリコン層28が窒化物キャップまたは窒化
物層20の上面と同一平面になるように、化学的−機械
的研磨プロセスにより平坦化される。破線30は、平坦
化される以前の第2のポリシリコン層28の表面を示
す。第2のポリシリコン層28は、補助ゲート(図1参
照)を形成する。補助ゲートは分離を提供するか、消去
ゲートとして任意選択的に使用されうる。ポリシリコン
層28はまた、高電圧デバイスのゲート領域を形成しう
る。低電圧デバイスでは、ポリシリコン層28はソース
領域及びドレイン領域へのコンタクトを形成するために
使用されうる。この場合、ポリシリコン層28を付着す
る以前に、ドレイン/ソース領域上で開状態のマスクが
使用されて、ソース/ドレイン領域が注入され、ソース
/ドレイン領域の水平面上の酸化物層が方向性を持って
エッチングされ、ゲートの側の酸化物が取り残される。
ポリシリコン層28は拡散レール(ソース/ドレイン領
域)には電気的に接続されない。
ッチング/マスク・プロセスにより生成されたN型領域
24(ストライプ21により規定される領域)上に、第
2のポリシリコン層28が付着される。ポリシリコン層
28が次にリンにより添加される。ポリシリコン層28
は次にポリシリコン層28が窒化物キャップまたは窒化
物層20の上面と同一平面になるように、化学的−機械
的研磨プロセスにより平坦化される。破線30は、平坦
化される以前の第2のポリシリコン層28の表面を示
す。第2のポリシリコン層28は、補助ゲート(図1参
照)を形成する。補助ゲートは分離を提供するか、消去
ゲートとして任意選択的に使用されうる。ポリシリコン
層28はまた、高電圧デバイスのゲート領域を形成しう
る。低電圧デバイスでは、ポリシリコン層28はソース
領域及びドレイン領域へのコンタクトを形成するために
使用されうる。この場合、ポリシリコン層28を付着す
る以前に、ドレイン/ソース領域上で開状態のマスクが
使用されて、ソース/ドレイン領域が注入され、ソース
/ドレイン領域の水平面上の酸化物層が方向性を持って
エッチングされ、ゲートの側の酸化物が取り残される。
ポリシリコン層28は拡散レール(ソース/ドレイン領
域)には電気的に接続されない。
【0024】i)図6を参照すると、第2のポリシリコ
ン層28上に(酸化により)酸化物層34が成長され
る。
ン層28上に(酸化により)酸化物層34が成長され
る。
【0025】j)第1のポリシリコン18上の窒化物層
またはキャップ20が、選択的に除去される。窒化物層
20を除去し、ポリシリコン層18を露出するために、
高温のリン酸エッチング・プロセスが使用されうる。し
かしながら、リン酸エッチング・プロセスは、ポリシリ
コン層28を覆う酸化物層34には影響しない。
またはキャップ20が、選択的に除去される。窒化物層
20を除去し、ポリシリコン層18を露出するために、
高温のリン酸エッチング・プロセスが使用されうる。し
かしながら、リン酸エッチング・プロセスは、ポリシリ
コン層28を覆う酸化物層34には影響しない。
【0026】k)図7を参照すると、露出された第1の
ポリシリコン層18が酸化され、ONO共重合絶縁層
(二酸化ケイ素と窒化ケイ素の化合物)の底面酸化物層
を形成する。底面酸化物層は、好適には約200 の厚
さを有する。次に、好適には約70 の厚さを有する窒
化物層が前述の底面酸化物層上に付着される。次に酸化
プロセスにより、薄い酸化物表皮が窒化物層上に形成さ
れ、ONO共重合絶縁層36が完成される。ONO層3
6はシーリング酸化物層34の厚さの約1/2以下に設
計され、ONO層36を除去するために酸化物層34が
エッチング・プロセスに晒されるときに(後述)、酸化
物層34の十分な部分がポリシリコン層28上に残るよ
うに保証する。
ポリシリコン層18が酸化され、ONO共重合絶縁層
(二酸化ケイ素と窒化ケイ素の化合物)の底面酸化物層
を形成する。底面酸化物層は、好適には約200 の厚
さを有する。次に、好適には約70 の厚さを有する窒
化物層が前述の底面酸化物層上に付着される。次に酸化
プロセスにより、薄い酸化物表皮が窒化物層上に形成さ
れ、ONO共重合絶縁層36が完成される。ONO層3
6はシーリング酸化物層34の厚さの約1/2以下に設
計され、ONO層36を除去するために酸化物層34が
エッチング・プロセスに晒されるときに(後述)、酸化
物層34の十分な部分がポリシリコン層28上に残るよ
うに保証する。
【0027】l)図8を参照すると、第3のポリシリコ
ン層38がONO層36上に付着される。ポリシリコン
層38は次にリンにより添加される。
ン層38がONO層36上に付着される。ポリシリコン
層38は次にリンにより添加される。
【0028】m)図8を再度参照すると、ポリシリコン
層38は次に絶縁層40により覆われる。
層38は次に絶縁層40により覆われる。
【0029】n)ポリシリコン層38及び絶縁層40
は、次にリソグラフィック・マスク及び方向性エッチン
グによりパターニングされ、ワード・ラインが形成され
る。ポリシリコン層38及び絶縁層40がエッチングさ
れた後、ONO層36がエッチングされる。しかしなが
ら、酸化物層34は上述のようにONO層36よりも厚
いために取り残される。
は、次にリソグラフィック・マスク及び方向性エッチン
グによりパターニングされ、ワード・ラインが形成され
る。ポリシリコン層38及び絶縁層40がエッチングさ
れた後、ONO層36がエッチングされる。しかしなが
ら、酸化物層34は上述のようにONO層36よりも厚
いために取り残される。
【0030】o)図9乃至図11を参照すると、第1の
ポリシリコン層18が選択的にエッチングされ、第1の
ポリシリコン層18が第3のポリシリコン層38のライ
ンに位置整合される(第1のポリシリコン層18が第3
のポリシリコン層38に自己整合される)。しかしなが
ら、第1のポリシリコン層18は第3のポリシリコン層
38(またはワード・ライン)下で連続的ではない。な
ぜなら、前者は上記工程e)のマスキング工程によりセ
グメント化され、ワード・ライン下にポリシリコンの浮
遊ゲート18の"島"を形成したからである。従って、図
1のライン2H−2Hに沿う断面図が図9に相当し、図
1のライン2I−2Iに沿う断面図が図10に相当す
る。また、複数のワード・ライン及び補助ゲートを形成
する第2のポリシリコン層28を横断するライン2J−
2Jに沿う断面図が、図11に示される。
ポリシリコン層18が選択的にエッチングされ、第1の
ポリシリコン層18が第3のポリシリコン層38のライ
ンに位置整合される(第1のポリシリコン層18が第3
のポリシリコン層38に自己整合される)。しかしなが
ら、第1のポリシリコン層18は第3のポリシリコン層
38(またはワード・ライン)下で連続的ではない。な
ぜなら、前者は上記工程e)のマスキング工程によりセ
グメント化され、ワード・ライン下にポリシリコンの浮
遊ゲート18の"島"を形成したからである。従って、図
1のライン2H−2Hに沿う断面図が図9に相当し、図
1のライン2I−2Iに沿う断面図が図10に相当す
る。また、複数のワード・ライン及び補助ゲートを形成
する第2のポリシリコン層28を横断するライン2J−
2Jに沿う断面図が、図11に示される。
【0031】p)図12(図9と同じ)を参照すると、
先行エッチング工程の結果、電界分離領域44がアレイ
活性領域内に形成される。電界分離領域44は低まった
領域であり、ホウ素注入46により添加され、寄生FE
Tのオンを防止する酸化物を有するように酸化される。
好適には、酸化物層は約300 の厚さを有する。絶縁
層48が電界分離領域44に付着される。好適には、絶
縁層48は不動態PSG(リン・ケイ酸ガラス)層であ
り、既知のプロセスにより平坦化される。この工程は、
上記工程b)、e)、f)及びo)と共に、チャネル領
域の形成を完成する。
先行エッチング工程の結果、電界分離領域44がアレイ
活性領域内に形成される。電界分離領域44は低まった
領域であり、ホウ素注入46により添加され、寄生FE
Tのオンを防止する酸化物を有するように酸化される。
好適には、酸化物層は約300 の厚さを有する。絶縁
層48が電界分離領域44に付着される。好適には、絶
縁層48は不動態PSG(リン・ケイ酸ガラス)層であ
り、既知のプロセスにより平坦化される。この工程は、
上記工程b)、e)、f)及びo)と共に、チャネル領
域の形成を完成する。
【0032】第2のポリシリコン層28は、第3のポリ
シリコン層38をN型領域24から分離することによ
り、ワード・ライン・キャパシタンスを低減する。ポリ
シリコン層28は補助ゲートとして、浮遊ゲート18と
ポリシリコン層28間のトンネル現象により、可能な"
消去ゲート"を提供する。
シリコン層38をN型領域24から分離することによ
り、ワード・ライン・キャパシタンスを低減する。ポリ
シリコン層28は補助ゲートとして、浮遊ゲート18と
ポリシリコン層28間のトンネル現象により、可能な"
消去ゲート"を提供する。
【0033】上述のように、N型領域または拡散レール
24は、アレイ・セルのソース/ドレイン領域を規定
し、基板12にN型不純物を添加することにより、各ワ
ード・ライン38間の領域に形成される。ワード・ライ
ン下の活性領域(チャネル領域)には、N型材料は直接
添加されない。各セルは浮遊ゲート、補助ゲート、ドレ
イン及びソースを有する記憶トランジスタを構成する。
メモリ・アレイ10の固有な特長は、N型領域24の任
意の特定部分が、隣接セルのソース及びドレインを規定
することである。従って、メモリ構造10は、あるセル
Cnmのソースが隣接セルのドレインでもあり、またその
逆もあてはまる図25に示されるメモリ・セル・アーキ
テクチャを有する。こうした構成は、あるセルのソース
が隣接セルのドレインと異なる電位である時に発生す
る、典型的な極性問題を排除する。従って、各ビット・
ライン111(B0...Bn)は1セルのドレインと
して、同時に隣接セルのソースとして作用する。例え
ば、B1はセルC00のソース202として、同時にセル
C01のドレイン204として作用する。更に図25に示
されるように、ビット・ラインB0を除く各ビット・ラ
インは、その特定のビット・ラインにより規定される列
内の各対のまたは隣接セルのソース及びドレインとして
作用する。こうした構成は、アレイのオペレーションに
必要なビット・ラインの数を低減し、従って追加のメモ
リ・セルのための追加の空間を提供する。更にこうした
構成は、選択ラインの必要を排除し、同様に追加セルの
ための追加の空間を提供する。従って、この構成は、比
較的設計的な複雑度の低い高密度メモリ・アレイに帰結
する。更に図25に示される構成は、あるセルのソース
が隣接セルのドレインと同一電位であるので、非選択セ
ルが電力を消費しないために、比較的低い消費電力を提
供する。図25に示される各セルは、EEPROMセル
であり、各セル内の破線は浮遊ゲートを表す。
24は、アレイ・セルのソース/ドレイン領域を規定
し、基板12にN型不純物を添加することにより、各ワ
ード・ライン38間の領域に形成される。ワード・ライ
ン下の活性領域(チャネル領域)には、N型材料は直接
添加されない。各セルは浮遊ゲート、補助ゲート、ドレ
イン及びソースを有する記憶トランジスタを構成する。
メモリ・アレイ10の固有な特長は、N型領域24の任
意の特定部分が、隣接セルのソース及びドレインを規定
することである。従って、メモリ構造10は、あるセル
Cnmのソースが隣接セルのドレインでもあり、またその
逆もあてはまる図25に示されるメモリ・セル・アーキ
テクチャを有する。こうした構成は、あるセルのソース
が隣接セルのドレインと異なる電位である時に発生す
る、典型的な極性問題を排除する。従って、各ビット・
ライン111(B0...Bn)は1セルのドレインと
して、同時に隣接セルのソースとして作用する。例え
ば、B1はセルC00のソース202として、同時にセル
C01のドレイン204として作用する。更に図25に示
されるように、ビット・ラインB0を除く各ビット・ラ
インは、その特定のビット・ラインにより規定される列
内の各対のまたは隣接セルのソース及びドレインとして
作用する。こうした構成は、アレイのオペレーションに
必要なビット・ラインの数を低減し、従って追加のメモ
リ・セルのための追加の空間を提供する。更にこうした
構成は、選択ラインの必要を排除し、同様に追加セルの
ための追加の空間を提供する。従って、この構成は、比
較的設計的な複雑度の低い高密度メモリ・アレイに帰結
する。更に図25に示される構成は、あるセルのソース
が隣接セルのドレインと同一電位であるので、非選択セ
ルが電力を消費しないために、比較的低い消費電力を提
供する。図25に示される各セルは、EEPROMセル
であり、各セル内の破線は浮遊ゲートを表す。
【0034】2)第2の態様 図13を参照すると、本発明の別のメモリ・アレイ10
0が示され、相互に交差する行及び列に配置される複数
のメモリ・セルを含む。列はビット・ラインB0、B
1、B2、...、Bmに接続され、行はワード・ライ
ンW0、W1、W2、...、Wnに接続される。メモ
リ・アレイ構造100はマンハッタン構造に構成され
る。メモリ・アレイ構造100を形成するプロセスにつ
いては、図13及び図14乃至図24に関連して詳述さ
れる。
0が示され、相互に交差する行及び列に配置される複数
のメモリ・セルを含む。列はビット・ラインB0、B
1、B2、...、Bmに接続され、行はワード・ライ
ンW0、W1、W2、...、Wnに接続される。メモ
リ・アレイ構造100はマンハッタン構造に構成され
る。メモリ・アレイ構造100を形成するプロセスにつ
いては、図13及び図14乃至図24に関連して詳述さ
れる。
【0035】A)第2の態様を形成するプロセス 本発明のメモリ・アレイの第2の態様を形成するプロセ
スの各工程について、詳細に説明する。 a)図14を参照すると、プロセスの第1工程は、基板
104上に電界分離領域102を形成する。LOCOS
分離またはSTI分離などの標準の分離プロセスが、メ
モリ・セル・アレイの支援回路のために使用されうる。
こうしたプロセスが使用される場合、アレイは活性領域
(無電界酸化物)として保持され、窒化物が電界分離領
域に該当しない任意の領域上に付着される。
スの各工程について、詳細に説明する。 a)図14を参照すると、プロセスの第1工程は、基板
104上に電界分離領域102を形成する。LOCOS
分離またはSTI分離などの標準の分離プロセスが、メ
モリ・セル・アレイの支援回路のために使用されうる。
こうしたプロセスが使用される場合、アレイは活性領域
(無電界酸化物)として保持され、窒化物が電界分離領
域に該当しない任意の領域上に付着される。
【0036】b)必要に応じて、セルしきい値を調整す
るように、イオン注入によりアレイの選択領域に添加す
るために、アレイ活性領域がマスクされる。このプロセ
ス工程は、例えば電界分離の形成の間に活性領域を保護
する窒化物層を除去した後など、電界分離の完了後に実
施される。
るように、イオン注入によりアレイの選択領域に添加す
るために、アレイ活性領域がマスクされる。このプロセ
ス工程は、例えば電界分離の形成の間に活性領域を保護
する窒化物層を除去した後など、電界分離の完了後に実
施される。
【0037】c)デバイス領域上の残りの保護膜が、次
にエッチング・プロセスにより除去される。ここで用
語"デバイス領域"は、メモリ・セル回路または支援回路
で使用される任意のデバイスを指すものとする。
にエッチング・プロセスにより除去される。ここで用
語"デバイス領域"は、メモリ・セル回路または支援回路
で使用される任意のデバイスを指すものとする。
【0038】d)図15を参照すると、トンネル酸化物
層106がアレイ活性領域108上に成長される。トン
ネル酸化物層106は、好適には約90 の厚さを有す
る。
層106がアレイ活性領域108上に成長される。トン
ネル酸化物層106は、好適には約90 の厚さを有す
る。
【0039】e)図15を参照すると、第1のポリシリ
コン層110がトンネル酸化物層106上に付着され、
浮遊ゲートを形成する。ポリシリコン層110は好適に
は約1200 の厚さを有する。
コン層110がトンネル酸化物層106上に付着され、
浮遊ゲートを形成する。ポリシリコン層110は好適に
は約1200 の厚さを有する。
【0040】f)図15を参照すると、ポリシリコン層
110が次に付着され、酸化されて共重合絶縁層113
を形成する。共重合絶縁層113は、好適には約250
の厚さを有する。酸化物−窒化物−酸化物(ONO)
絶縁層が所望される場合には、次に窒化物層が共重合絶
縁層113上に付着される。窒化物層は、好適には約7
0 の厚さを有する。
110が次に付着され、酸化されて共重合絶縁層113
を形成する。共重合絶縁層113は、好適には約250
の厚さを有する。酸化物−窒化物−酸化物(ONO)
絶縁層が所望される場合には、次に窒化物層が共重合絶
縁層113上に付着される。窒化物層は、好適には約7
0 の厚さを有する。
【0041】g)図13、図16及び図17を参照する
と、共重合絶縁層113及び第1のポリシリコン層11
0が、リソグラフィック・マスク及び異方性エッチング
技術によりパターニングされる。エッチング技術とし
て、RIEエッチング技術が使用されうる。エッチング
工程は、支援回路領域から共重合絶縁層及びポリシリコ
ン層を除去する。アレイ活性領域108のパターニング
により、ワード・ラインの方向に垂直な方向に、材料の
ストライプまたは細長のスタック109が生成され、浮
遊ゲートがワード・ラインに平行な方向に連続的になら
ないようにする。
と、共重合絶縁層113及び第1のポリシリコン層11
0が、リソグラフィック・マスク及び異方性エッチング
技術によりパターニングされる。エッチング技術とし
て、RIEエッチング技術が使用されうる。エッチング
工程は、支援回路領域から共重合絶縁層及びポリシリコ
ン層を除去する。アレイ活性領域108のパターニング
により、ワード・ラインの方向に垂直な方向に、材料の
ストライプまたは細長のスタック109が生成され、浮
遊ゲートがワード・ラインに平行な方向に連続的になら
ないようにする。
【0042】h)図18を参照すると、アレイ活性領域
がマスクされ、基板内にN型添加物が注入されて、ポリ
シンコン層110及び共重合絶縁層113のストライプ
またはスタック109間に、連続的な拡散レール103
が位置整合されて形成される(拡散の連続レールはスタ
ック109に自己整合される)。特に、連続拡散レール
は、フォトレジスト・マスクを用いるN型添加物のイオ
ン注入により形成される。N型添加物は、制御ゲートま
たはワード・ラインの直下のアレイ活性領域部分には注
入されない。これらの形成については後述される。前述
のメモリ・アレイ構造と同様、メモリ・アレイ100の
固有の特長は、拡散レール103の任意の特定部分が、
隣接セルのソース及びドレインを規定することである。
これについては更に後述される。
がマスクされ、基板内にN型添加物が注入されて、ポリ
シンコン層110及び共重合絶縁層113のストライプ
またはスタック109間に、連続的な拡散レール103
が位置整合されて形成される(拡散の連続レールはスタ
ック109に自己整合される)。特に、連続拡散レール
は、フォトレジスト・マスクを用いるN型添加物のイオ
ン注入により形成される。N型添加物は、制御ゲートま
たはワード・ラインの直下のアレイ活性領域部分には注
入されない。これらの形成については後述される。前述
のメモリ・アレイ構造と同様、メモリ・アレイ100の
固有の特長は、拡散レール103の任意の特定部分が、
隣接セルのソース及びドレインを規定することである。
これについては更に後述される。
【0043】i)必要に応じて、ポリシリコン層110
により覆われない残りのトンネル酸化物106が領域内
ではぎ取られる。
により覆われない残りのトンネル酸化物106が領域内
ではぎ取られる。
【0044】j)図19を参照すると、酸化物層115
がポリシリコン層110により覆われないアレイ活性領
域の全ての部分上に成長される。この工程は、酸化物層
115をONO層にするような層が共重合絶縁層113
上に付着された場合、共重合窒化物層の酸化に作用す
る。これは窒化物層が共重合絶縁層113上に付着され
た場合にだけ発生しうる。この工程は、共重合絶縁層1
13により覆われないポリシリコン層110のエッジも
酸化させる。ソース/ドレイン領域を規定する連続拡散
レール及びポリシリコン層11のエッジを覆う酸化物層
115部分は、約650 の厚さを有する。非添加領域
上に成長される酸化物層115部分は、約200 の厚
さを有する。
がポリシリコン層110により覆われないアレイ活性領
域の全ての部分上に成長される。この工程は、酸化物層
115をONO層にするような層が共重合絶縁層113
上に付着された場合、共重合窒化物層の酸化に作用す
る。これは窒化物層が共重合絶縁層113上に付着され
た場合にだけ発生しうる。この工程は、共重合絶縁層1
13により覆われないポリシリコン層110のエッジも
酸化させる。ソース/ドレイン領域を規定する連続拡散
レール及びポリシリコン層11のエッジを覆う酸化物層
115部分は、約650 の厚さを有する。非添加領域
上に成長される酸化物層115部分は、約200 の厚
さを有する。
【0045】k)次の工程では、支援回路領域のしきい
値を選択的に調整するように、マスクして注入する。マ
スク及びエッチング・プロセスにより、低電圧支援回路
領域から酸化物層115が除去される。この酸化物は高
電圧支援回路のゲート領域上のマスクにより保持され
る。高電圧回路は通常、論理関数で使用される低電圧支
援回路よりも厚いゲート酸化物層を要求する。
値を選択的に調整するように、マスクして注入する。マ
スク及びエッチング・プロセスにより、低電圧支援回路
領域から酸化物層115が除去される。この酸化物は高
電圧支援回路のゲート領域上のマスクにより保持され
る。高電圧回路は通常、論理関数で使用される低電圧支
援回路よりも厚いゲート酸化物層を要求する。
【0046】i)次に低電圧ゲート酸化物が、低電圧支
援回路領域上に成長される。従って、高電圧支援回路の
ゲート領域の総ゲート酸化物層は、以前の酸化物層11
5とこの工程で形成される酸化物層とを含む。低電圧支
援回路の総ゲート酸化物層は、この工程で形成される酸
化物層だけを含み、従って、高電圧支援回路のゲート領
域上に形成される総ゲート酸化物層よりも薄い。
援回路領域上に成長される。従って、高電圧支援回路の
ゲート領域の総ゲート酸化物層は、以前の酸化物層11
5とこの工程で形成される酸化物層とを含む。低電圧支
援回路の総ゲート酸化物層は、この工程で形成される酸
化物層だけを含み、従って、高電圧支援回路のゲート領
域上に形成される総ゲート酸化物層よりも薄い。
【0047】m)図13及び図20を参照すると、制御
ゲート(ワード・ラインとも呼ばれる)を形成するため
に、第2のポリシリコン層114が付着される。説明の
都合上、第1のポリシリコン層110は破線により、第
2のポリシリコン層114の下方に示される。この図の
尺度は実際とは異なり、後述のように、第1のポリシリ
コン層110及び第2のポリシリコン層114は互いに
位置整合される。
ゲート(ワード・ラインとも呼ばれる)を形成するため
に、第2のポリシリコン層114が付着される。説明の
都合上、第1のポリシリコン層110は破線により、第
2のポリシリコン層114の下方に示される。この図の
尺度は実際とは異なり、後述のように、第1のポリシリ
コン層110及び第2のポリシリコン層114は互いに
位置整合される。
【0048】n)図20を参照すると、第2のポリシリ
コン層114が次にリンにより添加され、好適には酸化
物と窒化物との化合物から成る絶縁層またはキャップ1
17により覆われる。
コン層114が次にリンにより添加され、好適には酸化
物と窒化物との化合物から成る絶縁層またはキャップ1
17により覆われる。
【0049】o)図21を参照すると、絶縁層またはキ
ャップ117及びポリシリコン層114が次にパターニ
ングされて、支援回路のセルのゲート電極が形成され
る。この層のエッチング工程は、支援回路領域内のゲー
ト酸化物層上で終端する。アレイ活性領域内において、
エッチングは共重合絶縁層113上または連続拡散領域
(ソース/ドレイン領域)上の酸化物層115上で停止
する。第1のポリシリコン層110を第2のポリシリコ
ン層114のエッジに位置整合(または自己整合)する
ために、第2のポリシリコン層114が露出された共重
合絶縁層113及びポリシリコン層114の方向性エッ
チングのためのマスクとして使用される。このエッチン
グ・プロセスの間、支援回路を保護するために、追加の
マスクが使用される。連続拡散レール(またはソース及
びドレイン領域)上の酸化物層は、共重合絶縁層よりも
厚いので、このエッチング・プロセスの後、酸化物がソ
ース及びドレイン領域上で取り残される。従って、ポリ
シリコンを選択的にエッチングする任意の続くエッチン
グ・プロセスは、ソース/ドレイン領域のシリコン(S
i)をエッチングしない。絶縁層またはキャップ117
が、ポリシリコン層114がエッチングにより取り去ら
れないように保護する。
ャップ117及びポリシリコン層114が次にパターニ
ングされて、支援回路のセルのゲート電極が形成され
る。この層のエッチング工程は、支援回路領域内のゲー
ト酸化物層上で終端する。アレイ活性領域内において、
エッチングは共重合絶縁層113上または連続拡散領域
(ソース/ドレイン領域)上の酸化物層115上で停止
する。第1のポリシリコン層110を第2のポリシリコ
ン層114のエッジに位置整合(または自己整合)する
ために、第2のポリシリコン層114が露出された共重
合絶縁層113及びポリシリコン層114の方向性エッ
チングのためのマスクとして使用される。このエッチン
グ・プロセスの間、支援回路を保護するために、追加の
マスクが使用される。連続拡散レール(またはソース及
びドレイン領域)上の酸化物層は、共重合絶縁層よりも
厚いので、このエッチング・プロセスの後、酸化物がソ
ース及びドレイン領域上で取り残される。従って、ポリ
シリコンを選択的にエッチングする任意の続くエッチン
グ・プロセスは、ソース/ドレイン領域のシリコン(S
i)をエッチングしない。絶縁層またはキャップ117
が、ポリシリコン層114がエッチングにより取り去ら
れないように保護する。
【0050】p)図23を参照すると、これは図17に
類似の断面図を表し、寄生FETのしきい値VTを上昇
させて分離を改善するように、次に浮遊ゲート110間
の電界分離領域101が注入される。分離領域101は
低まった領域である。前述の注入工程を達成するため
に、ブロック・アウト・マスクが支援回路領域上で使用
される。注入123はアレイ内の適切な領域と自己整合
される。支援回路またはメモリ・セルにとって必要なL
DDまたは他のドレイン・エンジニアリングのために、
他のマスク工程及び注入工程が使用されてもよい。この
工程は、前記工程b)、d)、e)、h)及びo)と共
に、チャネル領域の形成を完成させる。
類似の断面図を表し、寄生FETのしきい値VTを上昇
させて分離を改善するように、次に浮遊ゲート110間
の電界分離領域101が注入される。分離領域101は
低まった領域である。前述の注入工程を達成するため
に、ブロック・アウト・マスクが支援回路領域上で使用
される。注入123はアレイ内の適切な領域と自己整合
される。支援回路またはメモリ・セルにとって必要なL
DDまたは他のドレイン・エンジニアリングのために、
他のマスク工程及び注入工程が使用されてもよい。この
工程は、前記工程b)、d)、e)、h)及びo)と共
に、チャネル領域の形成を完成させる。
【0051】q)図23を参照すると、軽酸化がポリシ
リコン層110及び114により規定されるスタックの
エッジを封止する酸化物層125を形成する。酸化物層
125はスペーサとして作用し、上述のエッチングまた
は注入工程の間に、ポリシリコン層110及び114の
エッジにおいて遭遇されうる任意の損傷を直すことを容
易にする。次に、図24に示されるように、ゲート上へ
の酸化物/窒化物の化合物の共形付着、及びそれに続く
異方性エッチング・プロセスにより、スペーサ126が
酸化物125上に形成される。
リコン層110及び114により規定されるスタックの
エッジを封止する酸化物層125を形成する。酸化物層
125はスペーサとして作用し、上述のエッチングまた
は注入工程の間に、ポリシリコン層110及び114の
エッジにおいて遭遇されうる任意の損傷を直すことを容
易にする。次に、図24に示されるように、ゲート上へ
の酸化物/窒化物の化合物の共形付着、及びそれに続く
異方性エッチング・プロセスにより、スペーサ126が
酸化物125上に形成される。
【0052】r)必要に応じて、電界分離領域が約50
0 の厚さを有するように、更に酸化される。絶縁層1
17及び側壁スペーサ126内の窒化物がゲート電極の
酸化を防止する。
0 の厚さを有するように、更に酸化される。絶縁層1
17及び側壁スペーサ126内の窒化物がゲート電極の
酸化を防止する。
【0053】s)次に支援デバイスのソース/ドレイン
領域が適切なマスク及び注入プロセスにより形成され
る。
領域が適切なマスク及び注入プロセスにより形成され
る。
【0054】t)図24を参照すると、第3のポリシリ
コン層130がアレイ活性領域上に付着され、リンによ
り適切に添加される。
コン層130がアレイ活性領域上に付着され、リンによ
り適切に添加される。
【0055】u)図24を再度参照すると、次にポリシ
リコン層130上に絶縁層132が付着される。ポリシ
リコン層130及び絶縁層132がパターニングされ
て、アレイ上に電界遮蔽が形成される。この遮蔽は次に
エッチングされ、支援回路領域から完全に除去される。
このエッチング工程を実現するために高度に選択的な等
方性エッチング・プロセスが使用され、支援回路ゲート
のエッジ上に拡散レール部分が残らないようにされる。
好適には、ポリシリコン層130がグラウンド電位にバ
イアスされる。
リコン層130上に絶縁層132が付着される。ポリシ
リコン層130及び絶縁層132がパターニングされ
て、アレイ上に電界遮蔽が形成される。この遮蔽は次に
エッチングされ、支援回路領域から完全に除去される。
このエッチング工程を実現するために高度に選択的な等
方性エッチング・プロセスが使用され、支援回路ゲート
のエッジ上に拡散レール部分が残らないようにされる。
好適には、ポリシリコン層130がグラウンド電位にバ
イアスされる。
【0056】上述のように、N型領域または拡散レール
103が、アレイ・セルのソース/ドレイン領域を規定
し、基板104内へのN型不純物の添加により、各ワー
ド・ライン間に形成される。N型材料は、ワード・ライ
ンの活性領域の直下に添加される。上述のように、メモ
リ・アレイ100の固有の特長は、拡散レール103の
任意の特定部分が、隣接セルのソース及びドレインを規
定することである。各セルは浮遊ゲート、制御ゲート、
ドレイン及びソースを有する記憶トランジスタを構成す
る。メモリ構造100はまた、上述の図25に示される
メモリ・セル・アーキテクチャを有する。
103が、アレイ・セルのソース/ドレイン領域を規定
し、基板104内へのN型不純物の添加により、各ワー
ド・ライン間に形成される。N型材料は、ワード・ライ
ンの活性領域の直下に添加される。上述のように、メモ
リ・アレイ100の固有の特長は、拡散レール103の
任意の特定部分が、隣接セルのソース及びドレインを規
定することである。各セルは浮遊ゲート、制御ゲート、
ドレイン及びソースを有する記憶トランジスタを構成す
る。メモリ構造100はまた、上述の図25に示される
メモリ・セル・アーキテクチャを有する。
【0057】3)プログラミング及び消去オペレーショ
ン 次に、上述の逆プログラミング及び読出し干渉を排除す
る改善された方法について述べることにする。
ン 次に、上述の逆プログラミング及び読出し干渉を排除す
る改善された方法について述べることにする。
【0058】1.ブロック消去 全てのビット・ラインB0乃至BnがVpp(Nチャネル
FETでは約8V)に持ち上げられ、全てのワード・ラ
インW0乃至Wmが接地される。消去選択はワード・ラ
インを論理"0"に、選択ビット・ラインBLをVppにセ
ットすることにより2ビットに制御される。非選択ワー
ド・ライン及び非選択ビット・ラインは、Vppの約1/
2にセットされる。
FETでは約8V)に持ち上げられ、全てのワード・ラ
インW0乃至Wmが接地される。消去選択はワード・ラ
インを論理"0"に、選択ビット・ラインBLをVppにセ
ットすることにより2ビットに制御される。非選択ワー
ド・ライン及び非選択ビット・ラインは、Vppの約1/
2にセットされる。
【0059】2.ドミノ・プログラム プログラミング・オペレーションを実現するためには、
発生しうる混乱を回避するために、ワード・ライン選択
以前に、ビット・パターンが事前設定されなければなら
ない。下記の表1は、nビットの内の1ビットに対する
プログラム・ビット・パターンを示す。Vpは通常、
6.5Vである。
発生しうる混乱を回避するために、ワード・ライン選択
以前に、ビット・パターンが事前設定されなければなら
ない。下記の表1は、nビットの内の1ビットに対する
プログラム・ビット・パターンを示す。Vpは通常、
6.5Vである。
【表1】 選択セル ビット・ライン B0 B1 Bj-1 Bj Bj+1 Bn-1 Bn セル0 VP 0 0 0 0 0 0 セルj VP VP VP VP 0 0 0 セルn−1 VP VP VP VP VP VP 0
【0060】1ワード・ラインだけが選択される場合に
は、nビットの1ビットだけが、プログラミングのため
にビット復号器により選択される。毎回、1ビット・ラ
インだけが切り替えられる必要がある。複数ワード・ラ
インが選択されている場合には、複数ビットを同時に書
込むことができる。
は、nビットの1ビットだけが、プログラミングのため
にビット復号器により選択される。毎回、1ビット・ラ
インだけが切り替えられる必要がある。複数ワード・ラ
インが選択されている場合には、複数ビットを同時に書
込むことができる。
【0061】3.読出し 下記の表2は、nビットの内の1ビットに対する読出し
ビット・パターンを示す。ワード・ラインは初期に論
理"0"にセットされ、アクセス時にVDDに持ち上げられ
る。
ビット・パターンを示す。ワード・ラインは初期に論
理"0"にセットされ、アクセス時にVDDに持ち上げられ
る。
【表2】 選択セル ビット・ライン B0 B1 Bj-1 Bj Bj+1 Bn-1 Bn セル0 VDD 0 VDD VDD VDD VDD VDD セルj VDD VDD VDD vdd 0 VDD VDD セルn−1 VDD VDD VDD VDD VDD vdd 0
【0062】セルjが選択されるとき、BjがVDDに
プリチャージされ、一方Bj−1はVDDにバイアスさ
れ、Bj+1は0にバイアスされる(vddはセルがV
DDにプリチャージされることを表す)。セルjが'1'
状態の場合、BjはVDDに維持される。セルjが'0'
状態ならば、Bjはプル・ダウンされる。ダウン・レベ
ルは、セルj−1が'0'状態ならば、セルj−1により
VDDより低いあるVtにクランプされるか、或いはセ
ンス増幅器の回路によりクランプされる。
プリチャージされ、一方Bj−1はVDDにバイアスさ
れ、Bj+1は0にバイアスされる(vddはセルがV
DDにプリチャージされることを表す)。セルjが'1'
状態の場合、BjはVDDに維持される。セルjが'0'
状態ならば、Bjはプル・ダウンされる。ダウン・レベ
ルは、セルj−1が'0'状態ならば、セルj−1により
VDDより低いあるVtにクランプされるか、或いはセ
ンス増幅器の回路によりクランプされる。
【0063】ビット・ライン・センス信号が、フラッシ
ュ・セルのあるVtに制限される。しかしながら、スイ
ング(振幅)は約100mvの入力信号スイングを必要
とする従来のセンス増幅器にとって十分である。1度に
nビットの内の1ビットだけが選択される場合、1ビッ
ト列がグラウンドに放電され、他の全ての非選択列はV
DDに維持される。しかしながら、読出しオペレーショ
ンでは複数ビット・ラインが選択されうるので、こうし
たオペレーションを実現するためには回路変更が要求さ
れる。
ュ・セルのあるVtに制限される。しかしながら、スイ
ング(振幅)は約100mvの入力信号スイングを必要
とする従来のセンス増幅器にとって十分である。1度に
nビットの内の1ビットだけが選択される場合、1ビッ
ト列がグラウンドに放電され、他の全ての非選択列はV
DDに維持される。しかしながら、読出しオペレーショ
ンでは複数ビット・ラインが選択されうるので、こうし
たオペレーションを実現するためには回路変更が要求さ
れる。
【0064】4)ドミノ・アクセス機構 好適な態様では、読出し及び書込みの両オペレーション
において、ドミノ・アクセス機構が使用される。
において、ドミノ・アクセス機構が使用される。
【0065】ドミノ機構は、フラッシュ・メモリ・アレ
イの、そして特にマンハッタン構造のメモリ・アレイの
アクセスの間の列(ビット・ライン)移動を指す。ここ
でアクセスとはフラッシュ・アレイの読出し及びプログ
ラミングを指す。消去は一般にデータ・ビット・ブロッ
クに対して実行され、ドミノ機構により提供される厳密
な選択を要求しない。
イの、そして特にマンハッタン構造のメモリ・アレイの
アクセスの間の列(ビット・ライン)移動を指す。ここ
でアクセスとはフラッシュ・アレイの読出し及びプログ
ラミングを指す。消去は一般にデータ・ビット・ブロッ
クに対して実行され、ドミノ機構により提供される厳密
な選択を要求しない。
【0066】プログラミングでは、ビット・ラインは2
つの可能な電圧レベル、例えばGND(グラウンド電
位)及びVPを有する。今日の技術では、VPは約4V
乃至8Vである。全てのビット・ラインがGNDまたは
VPのとき、アレイは待機状態であり何もオペレーショ
ンは実行されないが、アレイはドミノ・プログラミング
の準備完了状態である。ドミノ・プログラミングは全て
がGND状態または全てがVP状態のいずれかから開始
し、アレイの左側からまたはアレイの右側から開始す
る。全てのビット・ラインが初期にGNDにセットされ
ており、プログラミングが左側から開始し、1ワード・
ラインだけが選択されている場合、最左端ビット列をV
Pに持ち上げることにより最左端ビット列のプログラミ
ングが実行される。次に、2番目の最左端ビット列をV
Pに持ち上げることにより、2番目の最左端ビット列の
プログラミングが実行される。この直列リップリング
(すなわち波紋)が、全てのビット列がVPにセットさ
れるまで左から右に継続される。
つの可能な電圧レベル、例えばGND(グラウンド電
位)及びVPを有する。今日の技術では、VPは約4V
乃至8Vである。全てのビット・ラインがGNDまたは
VPのとき、アレイは待機状態であり何もオペレーショ
ンは実行されないが、アレイはドミノ・プログラミング
の準備完了状態である。ドミノ・プログラミングは全て
がGND状態または全てがVP状態のいずれかから開始
し、アレイの左側からまたはアレイの右側から開始す
る。全てのビット・ラインが初期にGNDにセットされ
ており、プログラミングが左側から開始し、1ワード・
ラインだけが選択されている場合、最左端ビット列をV
Pに持ち上げることにより最左端ビット列のプログラミ
ングが実行される。次に、2番目の最左端ビット列をV
Pに持ち上げることにより、2番目の最左端ビット列の
プログラミングが実行される。この直列リップリング
(すなわち波紋)が、全てのビット列がVPにセットさ
れるまで左から右に継続される。
【0067】この時点で、プログラミングは次の2つの
いずれかの方法により、次のワード・ラインに対応する
ように移行する。 a)全てのビット列をGNDにリセットし、上述の如く
左から右にリップリングを繰返す。 b)現ビット・ライン・レベルから開始するが、最右端
ビットをプログラムするために最右端ビット列を接地す
る。その後、最右端列を除くほとんどのビット列がVP
となる。次に、2番目の最右端ビットがそれにVpを供
給することによりプログラムされ、その間、次のすなわ
ち続く3番目の最右端ビット列はグラウンド電位であ
る。右から左へのこのリップリングが、全てのビット・
ラインがGNDにセットされるまで継続される。
いずれかの方法により、次のワード・ラインに対応する
ように移行する。 a)全てのビット列をGNDにリセットし、上述の如く
左から右にリップリングを繰返す。 b)現ビット・ライン・レベルから開始するが、最右端
ビットをプログラムするために最右端ビット列を接地す
る。その後、最右端列を除くほとんどのビット列がVP
となる。次に、2番目の最右端ビットがそれにVpを供
給することによりプログラムされ、その間、次のすなわ
ち続く3番目の最右端ビット列はグラウンド電位であ
る。右から左へのこのリップリングが、全てのビット・
ラインがGNDにセットされるまで継続される。
【0068】この後、ドミノ・アクセスが上述のように
再度左から右に進行する。この左から右への及び右から
左への交互のリップリングは、ビット・サーペンタイン
・ドミノ機構として参照される。サーペンタイン・ドミ
ノ機構は、データ・ブロックを直列に低消費電力で書込
むのに有用である。電力節減は単一ビット・ライン切替
えの静かなオペレーションにより達成される。
再度左から右に進行する。この左から右への及び右から
左への交互のリップリングは、ビット・サーペンタイン
・ドミノ機構として参照される。サーペンタイン・ドミ
ノ機構は、データ・ブロックを直列に低消費電力で書込
むのに有用である。電力節減は単一ビット・ライン切替
えの静かなオペレーションにより達成される。
【0069】プログラミング・オペレーションでは、オ
ペレーションを高速化するために、複数ワード・ライン
が選択されうる。しかしながら、プログラミング電流が
同一ビット列上でプログラム可能なビット数を制限す
る。従って、データ入力がワード・ライン電圧レベルを
通じて制御されることが必要である。
ペレーションを高速化するために、複数ワード・ライン
が選択されうる。しかしながら、プログラミング電流が
同一ビット列上でプログラム可能なビット数を制限す
る。従って、データ入力がワード・ライン電圧レベルを
通じて制御されることが必要である。
【0070】ドミノ機構は読出しにも同様に適用され
る。ドミノ読出し機構は、マンハッタン構造内の隣接セ
ルからの読出し干渉を排除するために必要とされる。2
種類のビット・ライン電圧レベルVL及びVHが存在す
る。VLは好適にはグラウンド電位(GND)であり、
VHは好適には約1.5Vである。しかしながら、読出
されるために選択されるビット・ラインはvhとして参
照されるレベルにセットされる。vhにセットされるビ
ット・ラインは、そのビット・ラインがVHにプリチャ
ージされることを示す。ビット・ラインは選択セルが消
去されていれば、こうしたセルによりVLにプルダウン
される。選択セルがプログラムされていれば、ビット・
ラインはVHに維持される。プログラミングの場合に
は、1度に複数ワードが選択されうるのに対して、読出
しオペレーションでは、1度に1ワードだけが選択され
うる。
る。ドミノ読出し機構は、マンハッタン構造内の隣接セ
ルからの読出し干渉を排除するために必要とされる。2
種類のビット・ライン電圧レベルVL及びVHが存在す
る。VLは好適にはグラウンド電位(GND)であり、
VHは好適には約1.5Vである。しかしながら、読出
されるために選択されるビット・ラインはvhとして参
照されるレベルにセットされる。vhにセットされるビ
ット・ラインは、そのビット・ラインがVHにプリチャ
ージされることを示す。ビット・ラインは選択セルが消
去されていれば、こうしたセルによりVLにプルダウン
される。選択セルがプログラムされていれば、ビット・
ラインはVHに維持される。プログラミングの場合に
は、1度に複数ワードが選択されうるのに対して、読出
しオペレーションでは、1度に1ワードだけが選択され
うる。
【0071】1.消去 ドミノ機構による消去オペレーションでは、全てのビッ
ト・ラインBLnがVp p(好適には約8V)に持ち上げ
られ、ワード・ラインはグラウンド電位に接続される。
消去選択は選択ビットに関連付けられるワード・ライン
を約0Vにセットし、選択ビット・ラインをVppにセッ
トすることにより2ビットにより制御されうる。非選択
ワード・ライン及びビット・ラインはVppの約1/2V
すなわち約4Vにセットされうる。
ト・ラインBLnがVp p(好適には約8V)に持ち上げ
られ、ワード・ラインはグラウンド電位に接続される。
消去選択は選択ビットに関連付けられるワード・ライン
を約0Vにセットし、選択ビット・ラインをVppにセッ
トすることにより2ビットにより制御されうる。非選択
ワード・ライン及びビット・ラインはVppの約1/2V
すなわち約4Vにセットされうる。
【0072】2.プログラム 1サイクルにつきm×nセル内の1セルに"1"を書込む
ためのドミノ・ビット・パターンについて述べることに
する。特定のビット・パターンに対してワード・ライン
選択信号がW0からWmに波紋される。次のビット・パタ
ーンに対し、ワード・ライン選択信号がWmからW0にう
ねるように波紋される。"0"を書込むとき、書込みクロ
ックがスキップされるかワード・ライン選択信号がスキ
ップされる。消費電力を最小化するためにはサーペンタ
イン・ドミノ書込み機構が好適である。なぜなら、1ワ
ード・ラインだけが切り替わる必要があり、1セルだけ
がプログラム電流を導通するからである。ドミノ・ビッ
ト・パターンは、1サイクル当たりmビットを書込むた
めに使用されうる。こうした状況においては、同時にm
ワード・ラインをゲートするためにmデータ・ビットが
使用される。mデータ・ビットの1ビットだけが論理"
0"の場合、対応するワード・ラインは低または"0"で
あり、それ以外では、全てのワード・ラインが高であ
る。従って、最大m個の"1"ビットが、この並列ドミノ
機構により1サイクルにつき書込まれうる。下記の表3
は、図25の様々なビット列のセルを書込むためのドミ
ノ・ビット・パターンを示す。
ためのドミノ・ビット・パターンについて述べることに
する。特定のビット・パターンに対してワード・ライン
選択信号がW0からWmに波紋される。次のビット・パタ
ーンに対し、ワード・ライン選択信号がWmからW0にう
ねるように波紋される。"0"を書込むとき、書込みクロ
ックがスキップされるかワード・ライン選択信号がスキ
ップされる。消費電力を最小化するためにはサーペンタ
イン・ドミノ書込み機構が好適である。なぜなら、1ワ
ード・ラインだけが切り替わる必要があり、1セルだけ
がプログラム電流を導通するからである。ドミノ・ビッ
ト・パターンは、1サイクル当たりmビットを書込むた
めに使用されうる。こうした状況においては、同時にm
ワード・ラインをゲートするためにmデータ・ビットが
使用される。mデータ・ビットの1ビットだけが論理"
0"の場合、対応するワード・ラインは低または"0"で
あり、それ以外では、全てのワード・ラインが高であ
る。従って、最大m個の"1"ビットが、この並列ドミノ
機構により1サイクルにつき書込まれうる。下記の表3
は、図25の様々なビット列のセルを書込むためのドミ
ノ・ビット・パターンを示す。
【表3】 選択セル ビット・ライン B0 B1 Bj-1 Bj Bj+1 Bn-1 Bn セル0 0 VP VP VP VP VP VP セルj 0 0 0 VP VP VP VP セルn−1 0 0 0 0 0 0 VP
【0073】セルi、jは、図26の行i、列jのセル
である。単一ワード・ラインが選択されるときには、1
セルがプログラムされる。複数ワード・ラインが選択さ
れるときには、複数セルがプログラムされる。
である。単一ワード・ラインが選択されるときには、1
セルがプログラムされる。複数ワード・ラインが選択さ
れるときには、複数セルがプログラムされる。
【表4】 ドミノ・プログラム B0 B1 B2 B3 B4 B5 B6 セル0 VP 0 0 0 0 0 0 セル1 VP VP 0 0 0 0 0 セル2 VP VP VP 0 0 0 0 セル3 VP VP VP VP 0 0 0 セル4 VP VP VP VP VP 0 0 セル5 VP VP VP VP VP VP 0
【0074】3.読出し 1サイクルにつきm×nセル内の1セルを読出すための
ドミノ・ビット・パターンについて述べることにする。
あるビット・パターンに対してワード・ラインがW0か
らWmに波紋される。次のビット・パターンに対してワ
ード・ラインがWmからW0にうねるように波紋される。
表5を参照すると、VL及びVHは電圧バイアスであり、
0≦VL≦VH≦VDDである。VLはグラウンド電位であ
り、VHは好適には約1.5Vである。VDDは好適には
約5Vであり、Vhは特定のセルがVH電位にプリチャー
ジされることを表す。各ワード・ライン選択W0乃至Wm
は初期にはVLであり、特定のワード・ラインがアクセ
スされるときにVHに持ち上げられる。セルjを読出す
ためにセルj−1がVLにセットされ、セルj+1がVH
にセットされ、BjがVHにプリチャージされる。セルj
が論理"1"の場合、BjはVHのままである。セルjが"
0"の場合には、Bjがそのセルによりプルダウンされ
る。ダウン・レベルはセンス増幅器によりまたは論理"
0"状態のセルj+1により、VHよりも低いあるしきい
値電圧Vtにクランプされる。
ドミノ・ビット・パターンについて述べることにする。
あるビット・パターンに対してワード・ラインがW0か
らWmに波紋される。次のビット・パターンに対してワ
ード・ラインがWmからW0にうねるように波紋される。
表5を参照すると、VL及びVHは電圧バイアスであり、
0≦VL≦VH≦VDDである。VLはグラウンド電位であ
り、VHは好適には約1.5Vである。VDDは好適には
約5Vであり、Vhは特定のセルがVH電位にプリチャー
ジされることを表す。各ワード・ライン選択W0乃至Wm
は初期にはVLであり、特定のワード・ラインがアクセ
スされるときにVHに持ち上げられる。セルjを読出す
ためにセルj−1がVLにセットされ、セルj+1がVH
にセットされ、BjがVHにプリチャージされる。セルj
が論理"1"の場合、BjはVHのままである。セルjが"
0"の場合には、Bjがそのセルによりプルダウンされ
る。ダウン・レベルはセンス増幅器によりまたは論理"
0"状態のセルj+1により、VHよりも低いあるしきい
値電圧Vtにクランプされる。
【表5】 選択セル ビット・ライン> B0 B1 Bj-1 Bj Bj+1 Bn-1 Bn セルi、0 VL (vh) VH VH VH VH VH セルi、j VL VL VL (vh) VH VH VH セルi、n−1 VL VL VL VL VL VL (vh)
【0075】表6及び図25は、ドミノ読出し機構が様
々なビット列のセルを読出すために使用される様子を示
す。セルi、jは、図25の行i及び列jのセルを表
し、ここでi=[0、m]である。
々なビット列のセルを読出すために使用される様子を示
す。セルi、jは、図25の行i及び列jのセルを表
し、ここでi=[0、m]である。
【表6】 ドミノ読出し B0 B1 B2 B3 B4 B5 B6 セル0 VL vh VH VH VH VH VH セル1 VL VL vh VH VH VH VH セル2 VL VL VL vh VH VH VH セル3 VL VL VL VL vh VH VH セル4 VL VL VL VL VL vh VH セル5 VL VL VL VL VL VL vh
【0076】5)スキッピ(skippy)・ドミノ・アクセ
ス機構 マンハッタン構造内のスタック・ゲート・フラッシュ・
セルに対して、プログラミング及び消去が拡散の同じ側
で発生しうる。高電圧拡散消去プロセスが使用される場
合には、これは望ましくない。スキッピ・ドミノ機構は
同じ側での消去及びプログラミングを回避する。図26
に示されるように、スキッピ・ドミノ機構は、アレイを
同一領域に重ねられた偶数サブアレイと奇数サブアレイ
の2個のサブアレイとして取り扱う。
ス機構 マンハッタン構造内のスタック・ゲート・フラッシュ・
セルに対して、プログラミング及び消去が拡散の同じ側
で発生しうる。高電圧拡散消去プロセスが使用される場
合には、これは望ましくない。スキッピ・ドミノ機構は
同じ側での消去及びプログラミングを回避する。図26
に示されるように、スキッピ・ドミノ機構は、アレイを
同一領域に重ねられた偶数サブアレイと奇数サブアレイ
の2個のサブアレイとして取り扱う。
【0077】2つのビット列がリッピングにおいて毎回
切り替えられる。偶数サブアレイがプログラムされる場
合、セル0をプログラムするために、最左端ビット列B
0がVPに持ち上げられ、他の全ての列はGNDであ
る。次に列B1及びB2がVPに持ち上げられ、セル2
がプログラムされる。同様に列B3及びB4がVPに持
ち上げられ、セル4がプログラムされる。一方、奇数サ
ブアレイがプログラムされる場合には、セル1をプログ
ラムするためにB0及びB1がVPにセットされ、他の
全ての列はGNDである。同様に列B2及びB3がVP
に持ち上げられて、セル3がプログラムされる。このプ
ロシージャは、奇数サブアレイ全体がプログラムされる
まで継続する。
切り替えられる。偶数サブアレイがプログラムされる場
合、セル0をプログラムするために、最左端ビット列B
0がVPに持ち上げられ、他の全ての列はGNDであ
る。次に列B1及びB2がVPに持ち上げられ、セル2
がプログラムされる。同様に列B3及びB4がVPに持
ち上げられ、セル4がプログラムされる。一方、奇数サ
ブアレイがプログラムされる場合には、セル1をプログ
ラムするためにB0及びB1がVPにセットされ、他の
全ての列はGNDである。同様に列B2及びB3がVP
に持ち上げられて、セル3がプログラムされる。このプ
ロシージャは、奇数サブアレイ全体がプログラムされる
まで継続する。
【表7】 スキッピ・プログラム B0 B1 B2 B3 B4 B5 B6 セル0 VP 0 0 0 0 0 0 セル2 VP VP VP 0 0 0 0 セル4 VP VP VP VP VP 0 0 セル1 0 0 VP VP VP VP VP セル3 0 0 0 0 VP VP VP セル5 0 0 0 0 0 0 VP
【0078】行指標iはここでは単純化のため省略され
る。ブロック消去はB1、B3...をVppに持ち上げ、
B0、B2...及び全てのワード・ラインをGNDに維
持することにより達成される。
る。ブロック消去はB1、B3...をVppに持ち上げ、
B0、B2...及び全てのワード・ラインをGNDに維
持することにより達成される。
【0079】スキッピ・ドミノ機構は読出しオペレーシ
ョンでは必要ないが、全体メモリ・アレイ設計を単に単
純化するために使用される。
ョンでは必要ないが、全体メモリ・アレイ設計を単に単
純化するために使用される。
【0080】従って、本発明のメモリ・アレイ・アーキ
テクチャは、次のようなメモリを提供する。すなわち、 a)3つの自己整合ポリシリコン層を使用することによ
り、よりコンパクトなメモリ・アレイを生成する。更に
自己整合機構はオーバレイ公差を不要にする。更に自己
整合機構は、あるポリシリコン層と別のポリシリコン層
とのオーバラップを最小化し、それによりメモリ・アレ
イ性能に直接影響する寄生容量を最小化する。 b)NOR論理メモリ・アレイの性能及び設計の単純
化、並びにNAND論理メモリよりも高密度を有する。 c)高度に添加されたソース/ドレイン注入により接続
されるビット・ラインを有し、16デバイスよりも大き
な距離で実現される金属スティッチングを可能にする。
従って、1メモリ・アレイ当たりの金属スティッチング
の量が低減され、高密度メモリ・アレイ設計を許容す
る。 d)選択ゲート・デバイスを使用せず、それにより i)より近接したビット・ライン間隔を許容する。 ii)1アレイ当たりのメモリ・セル数の増加を許容す
ることにより、高密度を提供する。 iii)消費電力の低減を可能にする。 e)比較的低いプログラミング電圧を用いて、チャネル
・ホット・エレクトロン・トンネル現象によりプログラ
ミングするので、より高速なプログラミング時間及びよ
り近接したビット・ライン間隔を許容する。 f)製造コストの相対的な低減を可能にする。
テクチャは、次のようなメモリを提供する。すなわち、 a)3つの自己整合ポリシリコン層を使用することによ
り、よりコンパクトなメモリ・アレイを生成する。更に
自己整合機構はオーバレイ公差を不要にする。更に自己
整合機構は、あるポリシリコン層と別のポリシリコン層
とのオーバラップを最小化し、それによりメモリ・アレ
イ性能に直接影響する寄生容量を最小化する。 b)NOR論理メモリ・アレイの性能及び設計の単純
化、並びにNAND論理メモリよりも高密度を有する。 c)高度に添加されたソース/ドレイン注入により接続
されるビット・ラインを有し、16デバイスよりも大き
な距離で実現される金属スティッチングを可能にする。
従って、1メモリ・アレイ当たりの金属スティッチング
の量が低減され、高密度メモリ・アレイ設計を許容す
る。 d)選択ゲート・デバイスを使用せず、それにより i)より近接したビット・ライン間隔を許容する。 ii)1アレイ当たりのメモリ・セル数の増加を許容す
ることにより、高密度を提供する。 iii)消費電力の低減を可能にする。 e)比較的低いプログラミング電圧を用いて、チャネル
・ホット・エレクトロン・トンネル現象によりプログラ
ミングするので、より高速なプログラミング時間及びよ
り近接したビット・ライン間隔を許容する。 f)製造コストの相対的な低減を可能にする。
【0081】本発明は特定の好適な態様に関連して述べ
られてきたが、当業者には上述の説明を鑑み、本発明の
趣旨及び範囲から逸脱すること無しに多くの別の態様及
び変更が明らかであろう。従って、本発明はこれらの別
の態様及び変更も包含するものである。
られてきたが、当業者には上述の説明を鑑み、本発明の
趣旨及び範囲から逸脱すること無しに多くの別の態様及
び変更が明らかであろう。従って、本発明はこれらの別
の態様及び変更も包含するものである。
【0082】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0083】(1)基板内にメモリ・セルのアレイを製
作する方法であって、 a)前記基板上に***した分離領域を形成する工程であ
って、前記基板のアレイ活性領域上に第1の熱酸化物層
を成長させる工程と、前記第1の熱酸化物層上に浮遊ゲ
ートを形成する第1の導電層を付着する工程と、前記第
1の導電層上に窒化物層を付着する工程とを含む、前記
形成工程と、 b)前記第1の導電層及び前記窒化物層をマスキング及
びエッチングし、第1の方向に延びる複数の間隔を置い
た細長のスタックを形成する工程と、 c)前記スタック間の前記アレイ活性領域に、前記基板
と反対の電導性タイプを有する不純物を注入し、前記第
1の方向に延び、実質的に平坦な輪郭を有する連続的な
細長の拡散レールを形成する工程であって、前記拡散レ
ールが間隔を置いたビット列ラインを形成する、前記注
入工程と、 d)前記拡散レール上及び前記第1の導電層のエッジ上
に第2の熱酸化物層を成長させる工程と、 e)前記第2の熱酸化物層上に、補助ゲートを形成する
第2の導電層を付着する工程と、 f)前記第2の導電層を前記窒化物層と同一平面になる
ように平坦化する工程と、 g)前記第2の導電層上に第3の熱酸化物層を成長させ
る工程と、 h)前記窒化物層を選択的にエッチングして、前記第1
の導電層を覆う前記窒化物層の1部を除去し、前記第1
の導電層を露出させるエッチング工程と、 i)前記露出した第1の導電層上に第1の絶縁層を形成
する工程と、 j)前記第1の絶縁層上に第3の導電層を付着する工程
と、 k)前記第3の導電層上に第2の絶縁層を付着する工程
と、 l)前記第3の導電層及び前記第2の絶縁層をパターニ
ングして、ワード・ラインを形成するパターニング工程
と、 m)前記第1の導電層を選択的にエッチングして、前記
第1の導電層を前記第3の導電層と実質的に位置整合
し、電界分離領域を形成するエッチング工程と、を含
む、方法。 (2)前記電界分離領域に不純物を注入する工程と、前
記電界分離領域上に酸化物層を形成する工程と、前記電
界分離領域上に第3の絶縁層を付着する工程と、を含
む、前記(1)記載の方法。 (3)前記第1の導電層にリンを添加する工程を含む、
前記(1)記載の方法。 (4)前記第1の導電層がポリシリコンである、前記
(1)記載の方法。 (5)前記基板がP型シリコン基板である、前記(1)
記載の方法。 (6)前記注入工程c)において、前記不純物がN型不
純物である、前記(5)記載の方法。 (7)前記第2の導電層がポリシリコンである、前記
(1)記載の方法。 (8)各ビット列ラインが、該ビット列ラインに関連付
けられる各隣接アレイ・セル対のソース領域及びドレイ
ン領域を規定する、前記(1)記載の方法。 (9)前記第2の導電層にリンを添加する工程を含む、
前記(1)記載の方法。 (10)前記第1の絶縁層がONO共重合絶縁層を含
む、前記(1)記載の方法。 (11)前記第3の導電層がポリシリコンである、前記
(1)記載の方法。 (12)前記第3の絶縁層がリン・ケイ酸ガラスから成
る、前記(2)記載の方法。 (13)前記アレイがNビット・ライン及びMワード・
ラインを有する、前記(1)記載の方法により形成され
るメモリ・アレイ。 (14)前記(13)の前記アレイにデータ・ワードを
書込む方法が、 a)Nビット・ラインの各々に第1の電位を供給するス
テップと、 b)書込みオペレーションが最下位ビット・ラインまた
はN番目のビット・ラインのいずれから開始するかを決
定するステップと、 c)前記ステップb)で前記書込み方法が前記最下位ビ
ット・ラインから開始すると決定された場合、第2の電
位を前記最下位ビット・ラインに供給し、順次前記第2
の電位を各続くビット・ラインに供給するステップと、 d)前記ステップb)で前記書込み方法が前記N番目の
ビット・ラインから開始すると決定された場合、前記第
2の電位を前記N番目のビット・ラインに供給し、順次
前記第2の電位を各ビット・ラインに降順に供給するス
テップと、を含む、方法。 (15)次のデータ・ワードを書込むように、前記ステ
ップa)乃至d)を繰返すステップを含む、前記(1
4)記載の方法。 (16)a)前記第1の電位を前記N番目のビット・ラ
インに供給するステップと、 b)前記第2の電位をN−1番目のビット・ラインに供
給するステップと、 c)前記第1の電位を前記N番目のビット・ラインに供
給するステップと、 d)その後Nを1減分するステップと、 e)全てのビット・ラインが前記第1の電位になるま
で、前記ステップa)乃至c)を繰返すステップと、を
含む、前記(14)記載の方法。 (17)前記(13)の前記アレイのセルを読出す方法
であって、 a)ワード・ラインをアクセスするステップと、 b)前記アクセスされるワード・ラインに関連付けられ
て読出されるセルを選択するステップと、 c)前記選択セルに関連付けられるビット・ラインを第
1の電位にプリチャージするステップと、 d)前記プリチャージされるビット・ラインの直前のビ
ット・ラインに第2の電位を供給するステップと、 e)前記プリチャージされるビット・ラインの直後のビ
ット・ラインに第1の電位を供給するステップと、を含
む、方法。 (18)基板内にメモリ・セルのアレイを製作する方法
であって、 a)前記基板上に電界分離領域を形成する工程と、 b)前記基板のアレイ活性領域上に第1の絶縁層を付着
する工程と、 c)前記第1の絶縁層上に浮遊ゲートを形成する第1の
導電層を付着する工程と、 d)前記第1の導電層上に第2の絶縁層を形成する工程
と、 e)前記第1の導電層及び前記第2の絶縁層をマスキン
グ及びエッチングし、第1の方向に延びる前記第1の導
電層及び前記第2の絶縁層の複数の間隔を置いた細長の
スタックを形成する工程と、 f)前記スタック間の前記アレイ活性領域に、前記基板
と反対の電導性タイプを有する不純物を注入し、間隔を
置いたビット列ラインを形成する第1の方向に延びる細
長の拡散レールを形成する工程であって、前記拡散レー
ルが実質的に平坦な輪郭を有する、前記注入工程と、 g)前記第1の導電層により覆われない前記アレイ活性
領域の1部上に第3の絶縁層を形成する工程と、 h)前記第3の絶縁層上に制御ゲートを形成する第2の
導電層を付着する工程と、 i)前記第2の導電層上に第4の絶縁層を付着する工程
と、 j)前記第2の絶縁層及び前記第2の導電層をマスキン
グ及びエッチングし、続いて、前記第1の絶縁層及び前
記第1の導電層をマスキング及びエッチングすることに
より、前記第1の導電層を前記第2の導電層に位置整合
する工程と、 k)前記第1及び第2の導電層のエッジ上に第5の絶縁
層を形成する工程と、 l)前記アレイ活性領域上に第3の導電層を付着する工
程と、 m)前記第3の導電層上に第6の絶縁層を付着する工程
と、 n)前記第6の絶縁層及び前記第3の導電層をパターニ
ングして、前記アレイ活性領域上に電界遮蔽を形成する
パターニング工程と、を含む、方法。 (19)前記第1の導電層がポリシリコンである、前記
(18)記載の方法。 (20)前記第1の導電層にリンを添加する工程を含
む、前記(19)記載の方法。 (21)前記基板がP型シリコン基板である、前記(1
8)記載の方法。 (22)前記注入工程f)において、前記不純物がN型
不純物である、前記(21)記載の方法。 (23)前記第2の導電層がポリシリコンである、前記
(21)記載の方法。 (24)前記第2の導電層にリンを添加する工程を含
む、前記(23)記載の方法。 (25)各ビット列ラインが、該ビット列ラインに関連
付けられる各隣接アレイ・セル対のソース領域及びドレ
イン領域を規定する、前記(18)記載の方法。 (26)前記第2の絶縁層が酸化物及び窒化物を含む、
前記(18)記載の方法。 (27)前記第3の導電層がポリシリコンである、前記
(18)記載の方法。 (28)前記第3の導電層にリンを添加する工程を含
む、前記(27)記載の方法。 (29)前記形成ステップk)が、前記第1及び第2の
ポリシリコン層の前記エッジを封止する酸化物層を形成
する工程と、前記酸化物層上に、酸化物及び窒化物を含
むスペーサを形成する工程と、を含む、前記(18)記
載の方法。 (30)メモリ・セルのアレイであって、第1の電導性
タイプを有する基板と、分離領域を規定する第1の方向
に延びる複数の細長のスタックであって、前記の各スタ
ックが、前記基板の活性領域上に配置される第1の熱酸
化物層と、前記第1の熱酸化物層上に配置され、浮遊ゲ
ートを形成する第1の導電層と、を含む、前記スタック
と、前記基板の前記活性アレイ領域、及び前記スタック
間に注入される複数の連続的な細長の拡散レールであっ
て、前記レールが前記第1の方向に延び、実質的に平坦
な輪郭を有し、前記基板と反対の第2の電導性タイプを
有する不純物を含み、前記の各拡散レールがビット列ラ
イン、及び該ビット列ラインに関連付けられる各隣接ア
レイ・セル対のソース領域及びドレイン領域を規定す
る、前記拡散レールと、前記拡散レール上及び前記第1
の導電層の前記エッジ上に配置される第2の熱酸化物層
と、前記第2の熱酸化物層上に、前記窒化物層と実質的
に同一平面になるように配置されて、補助ゲートを形成
する第2の導電層と、前記第2の導電層上の第3の熱酸
化物層と、前記第1の導電層上に配置される第1の絶縁
層と、複数のワード・ラインであって、前記第1の絶縁
層上に、前記第1の導電層と位置整合するように配置さ
れる第3の導電層と、前記第3の導電層上に配置される
第2の絶縁層と、を含む、前記ワード・ラインと、を含
む、アレイ。
作する方法であって、 a)前記基板上に***した分離領域を形成する工程であ
って、前記基板のアレイ活性領域上に第1の熱酸化物層
を成長させる工程と、前記第1の熱酸化物層上に浮遊ゲ
ートを形成する第1の導電層を付着する工程と、前記第
1の導電層上に窒化物層を付着する工程とを含む、前記
形成工程と、 b)前記第1の導電層及び前記窒化物層をマスキング及
びエッチングし、第1の方向に延びる複数の間隔を置い
た細長のスタックを形成する工程と、 c)前記スタック間の前記アレイ活性領域に、前記基板
と反対の電導性タイプを有する不純物を注入し、前記第
1の方向に延び、実質的に平坦な輪郭を有する連続的な
細長の拡散レールを形成する工程であって、前記拡散レ
ールが間隔を置いたビット列ラインを形成する、前記注
入工程と、 d)前記拡散レール上及び前記第1の導電層のエッジ上
に第2の熱酸化物層を成長させる工程と、 e)前記第2の熱酸化物層上に、補助ゲートを形成する
第2の導電層を付着する工程と、 f)前記第2の導電層を前記窒化物層と同一平面になる
ように平坦化する工程と、 g)前記第2の導電層上に第3の熱酸化物層を成長させ
る工程と、 h)前記窒化物層を選択的にエッチングして、前記第1
の導電層を覆う前記窒化物層の1部を除去し、前記第1
の導電層を露出させるエッチング工程と、 i)前記露出した第1の導電層上に第1の絶縁層を形成
する工程と、 j)前記第1の絶縁層上に第3の導電層を付着する工程
と、 k)前記第3の導電層上に第2の絶縁層を付着する工程
と、 l)前記第3の導電層及び前記第2の絶縁層をパターニ
ングして、ワード・ラインを形成するパターニング工程
と、 m)前記第1の導電層を選択的にエッチングして、前記
第1の導電層を前記第3の導電層と実質的に位置整合
し、電界分離領域を形成するエッチング工程と、を含
む、方法。 (2)前記電界分離領域に不純物を注入する工程と、前
記電界分離領域上に酸化物層を形成する工程と、前記電
界分離領域上に第3の絶縁層を付着する工程と、を含
む、前記(1)記載の方法。 (3)前記第1の導電層にリンを添加する工程を含む、
前記(1)記載の方法。 (4)前記第1の導電層がポリシリコンである、前記
(1)記載の方法。 (5)前記基板がP型シリコン基板である、前記(1)
記載の方法。 (6)前記注入工程c)において、前記不純物がN型不
純物である、前記(5)記載の方法。 (7)前記第2の導電層がポリシリコンである、前記
(1)記載の方法。 (8)各ビット列ラインが、該ビット列ラインに関連付
けられる各隣接アレイ・セル対のソース領域及びドレイ
ン領域を規定する、前記(1)記載の方法。 (9)前記第2の導電層にリンを添加する工程を含む、
前記(1)記載の方法。 (10)前記第1の絶縁層がONO共重合絶縁層を含
む、前記(1)記載の方法。 (11)前記第3の導電層がポリシリコンである、前記
(1)記載の方法。 (12)前記第3の絶縁層がリン・ケイ酸ガラスから成
る、前記(2)記載の方法。 (13)前記アレイがNビット・ライン及びMワード・
ラインを有する、前記(1)記載の方法により形成され
るメモリ・アレイ。 (14)前記(13)の前記アレイにデータ・ワードを
書込む方法が、 a)Nビット・ラインの各々に第1の電位を供給するス
テップと、 b)書込みオペレーションが最下位ビット・ラインまた
はN番目のビット・ラインのいずれから開始するかを決
定するステップと、 c)前記ステップb)で前記書込み方法が前記最下位ビ
ット・ラインから開始すると決定された場合、第2の電
位を前記最下位ビット・ラインに供給し、順次前記第2
の電位を各続くビット・ラインに供給するステップと、 d)前記ステップb)で前記書込み方法が前記N番目の
ビット・ラインから開始すると決定された場合、前記第
2の電位を前記N番目のビット・ラインに供給し、順次
前記第2の電位を各ビット・ラインに降順に供給するス
テップと、を含む、方法。 (15)次のデータ・ワードを書込むように、前記ステ
ップa)乃至d)を繰返すステップを含む、前記(1
4)記載の方法。 (16)a)前記第1の電位を前記N番目のビット・ラ
インに供給するステップと、 b)前記第2の電位をN−1番目のビット・ラインに供
給するステップと、 c)前記第1の電位を前記N番目のビット・ラインに供
給するステップと、 d)その後Nを1減分するステップと、 e)全てのビット・ラインが前記第1の電位になるま
で、前記ステップa)乃至c)を繰返すステップと、を
含む、前記(14)記載の方法。 (17)前記(13)の前記アレイのセルを読出す方法
であって、 a)ワード・ラインをアクセスするステップと、 b)前記アクセスされるワード・ラインに関連付けられ
て読出されるセルを選択するステップと、 c)前記選択セルに関連付けられるビット・ラインを第
1の電位にプリチャージするステップと、 d)前記プリチャージされるビット・ラインの直前のビ
ット・ラインに第2の電位を供給するステップと、 e)前記プリチャージされるビット・ラインの直後のビ
ット・ラインに第1の電位を供給するステップと、を含
む、方法。 (18)基板内にメモリ・セルのアレイを製作する方法
であって、 a)前記基板上に電界分離領域を形成する工程と、 b)前記基板のアレイ活性領域上に第1の絶縁層を付着
する工程と、 c)前記第1の絶縁層上に浮遊ゲートを形成する第1の
導電層を付着する工程と、 d)前記第1の導電層上に第2の絶縁層を形成する工程
と、 e)前記第1の導電層及び前記第2の絶縁層をマスキン
グ及びエッチングし、第1の方向に延びる前記第1の導
電層及び前記第2の絶縁層の複数の間隔を置いた細長の
スタックを形成する工程と、 f)前記スタック間の前記アレイ活性領域に、前記基板
と反対の電導性タイプを有する不純物を注入し、間隔を
置いたビット列ラインを形成する第1の方向に延びる細
長の拡散レールを形成する工程であって、前記拡散レー
ルが実質的に平坦な輪郭を有する、前記注入工程と、 g)前記第1の導電層により覆われない前記アレイ活性
領域の1部上に第3の絶縁層を形成する工程と、 h)前記第3の絶縁層上に制御ゲートを形成する第2の
導電層を付着する工程と、 i)前記第2の導電層上に第4の絶縁層を付着する工程
と、 j)前記第2の絶縁層及び前記第2の導電層をマスキン
グ及びエッチングし、続いて、前記第1の絶縁層及び前
記第1の導電層をマスキング及びエッチングすることに
より、前記第1の導電層を前記第2の導電層に位置整合
する工程と、 k)前記第1及び第2の導電層のエッジ上に第5の絶縁
層を形成する工程と、 l)前記アレイ活性領域上に第3の導電層を付着する工
程と、 m)前記第3の導電層上に第6の絶縁層を付着する工程
と、 n)前記第6の絶縁層及び前記第3の導電層をパターニ
ングして、前記アレイ活性領域上に電界遮蔽を形成する
パターニング工程と、を含む、方法。 (19)前記第1の導電層がポリシリコンである、前記
(18)記載の方法。 (20)前記第1の導電層にリンを添加する工程を含
む、前記(19)記載の方法。 (21)前記基板がP型シリコン基板である、前記(1
8)記載の方法。 (22)前記注入工程f)において、前記不純物がN型
不純物である、前記(21)記載の方法。 (23)前記第2の導電層がポリシリコンである、前記
(21)記載の方法。 (24)前記第2の導電層にリンを添加する工程を含
む、前記(23)記載の方法。 (25)各ビット列ラインが、該ビット列ラインに関連
付けられる各隣接アレイ・セル対のソース領域及びドレ
イン領域を規定する、前記(18)記載の方法。 (26)前記第2の絶縁層が酸化物及び窒化物を含む、
前記(18)記載の方法。 (27)前記第3の導電層がポリシリコンである、前記
(18)記載の方法。 (28)前記第3の導電層にリンを添加する工程を含
む、前記(27)記載の方法。 (29)前記形成ステップk)が、前記第1及び第2の
ポリシリコン層の前記エッジを封止する酸化物層を形成
する工程と、前記酸化物層上に、酸化物及び窒化物を含
むスペーサを形成する工程と、を含む、前記(18)記
載の方法。 (30)メモリ・セルのアレイであって、第1の電導性
タイプを有する基板と、分離領域を規定する第1の方向
に延びる複数の細長のスタックであって、前記の各スタ
ックが、前記基板の活性領域上に配置される第1の熱酸
化物層と、前記第1の熱酸化物層上に配置され、浮遊ゲ
ートを形成する第1の導電層と、を含む、前記スタック
と、前記基板の前記活性アレイ領域、及び前記スタック
間に注入される複数の連続的な細長の拡散レールであっ
て、前記レールが前記第1の方向に延び、実質的に平坦
な輪郭を有し、前記基板と反対の第2の電導性タイプを
有する不純物を含み、前記の各拡散レールがビット列ラ
イン、及び該ビット列ラインに関連付けられる各隣接ア
レイ・セル対のソース領域及びドレイン領域を規定す
る、前記拡散レールと、前記拡散レール上及び前記第1
の導電層の前記エッジ上に配置される第2の熱酸化物層
と、前記第2の熱酸化物層上に、前記窒化物層と実質的
に同一平面になるように配置されて、補助ゲートを形成
する第2の導電層と、前記第2の導電層上の第3の熱酸
化物層と、前記第1の導電層上に配置される第1の絶縁
層と、複数のワード・ラインであって、前記第1の絶縁
層上に、前記第1の導電層と位置整合するように配置さ
れる第3の導電層と、前記第3の導電層上に配置される
第2の絶縁層と、を含む、前記ワード・ラインと、を含
む、アレイ。
【図1】本発明のメモリ・アレイの1態様の上面図であ
る。
る。
【図2】基板12上に分離領域14を形成する工程を示
す図である。
す図である。
【図3】アレイ領域でストライプ19を切り込む工程を
示す図である。
示す図である。
【図4】アレイ領域にN+型不純物を添加し、N型領域
24を形成する工程を示す図である。
24を形成する工程を示す図である。
【図5】N型領域24上に第2のポリシリコン層28を
付着し、平坦化する工程を示す図である。
付着し、平坦化する工程を示す図である。
【図6】第2のポリシリコン層28上に酸化物層34を
成長させる工程を示す図である。
成長させる工程を示す図である。
【図7】露出した第1のポリシリコン層18を酸化し、
ONO共重合絶縁層36の底面酸化物層を形成する工程
を示す図である。
ONO共重合絶縁層36の底面酸化物層を形成する工程
を示す図である。
【図8】ONO共重合絶縁層36上に第3のポリシリコ
ン層38を、更にその上に絶縁層40を付着する工程を
示す図である。
ン層38を、更にその上に絶縁層40を付着する工程を
示す図である。
【図9】第1のポリシリコン層18を選択的にエッチン
グした後の、図1のライン2H−2Hに沿う断面図であ
る。
グした後の、図1のライン2H−2Hに沿う断面図であ
る。
【図10】第1のポリシリコン層18を選択的にエッチ
ングした後の、図1のライン2I−2Iに沿う断面図で
ある。
ングした後の、図1のライン2I−2Iに沿う断面図で
ある。
【図11】第1のポリシリコン層18を選択的にエッチ
ングした後の、図1のライン2J−2Jに沿う断面図で
ある。
ングした後の、図1のライン2J−2Jに沿う断面図で
ある。
【図12】先行エッチング工程の結果、アレイ内に形成
される電界分離領域44を示す図である。
される電界分離領域44を示す図である。
【図13】本発明のメモリ・アレイの別の態様の上面図
である。
である。
【図14】基板104上に電界分離領域102を形成す
る工程を示す図である。
る工程を示す図である。
【図15】アレイ活性領域108上にトンネル酸化物層
106、第1のポリシリコン層110、共重合絶縁層1
13を付着する工程を示す図である。
106、第1のポリシリコン層110、共重合絶縁層1
13を付着する工程を示す図である。
【図16】共重合絶縁層113及び第1のポリシリコン
層110をエッチングによりパターニングする工程を示
す図である。
層110をエッチングによりパターニングする工程を示
す図である。
【図17】図16を別の方向から見た図である。
【図18】アレイ活性領域をマスクし、基板内にN型添
加物を注入して、スタック109間に連続的な拡散レー
ル103を形成する工程を示す図である。
加物を注入して、スタック109間に連続的な拡散レー
ル103を形成する工程を示す図である。
【図19】ポリシリコン層110により覆われないアレ
イ活性領域の全ての部分上に、酸化物層115を成長さ
せる工程を示す図である。
イ活性領域の全ての部分上に、酸化物層115を成長さ
せる工程を示す図である。
【図20】制御ゲートを形成するために、第2のポリシ
リコン層114を付着し、絶縁層117により覆う工程
を示す図である。
リコン層114を付着し、絶縁層117により覆う工程
を示す図である。
【図21】絶縁層117及びポリシリコン層114をエ
ッチングによりパターニングし、支援回路のセルのゲー
ト電極を形成する工程を示す図である。
ッチングによりパターニングし、支援回路のセルのゲー
ト電極を形成する工程を示す図である。
【図22】エッチングの結果生成されたゲート電極を示
す図である。
す図である。
【図23】浮遊ゲート110間の電界分離領域101を
注入する工程、及びポリシリコン層110及び114に
より規定されるスタックのエッジを封止する酸化物層1
25を形成する工程を示す図である。
注入する工程、及びポリシリコン層110及び114に
より規定されるスタックのエッジを封止する酸化物層1
25を形成する工程を示す図である。
【図24】スペーサ126を酸化物125上に形成し、
アレイ活性領域上に第3のポリシリコン層130を付着
してリンにより添加し、その上に絶縁層を付着する工程
を示す図である。
アレイ活性領域上に第3のポリシリコン層130を付着
してリンにより添加し、その上に絶縁層を付着する工程
を示す図である。
【図25】本発明のメモリ・アレイの回路図である。
【図26】スキッピ・ドミノ書込み機構を表す図25の
回路図の部分図である。
回路図の部分図である。
10 メモリ・アレイ 12、104 基板 14、102 分離領域 16、106 トンネル酸化物層 17、108 アレイ活性領域 18、110 第1のポリシリコン層(浮遊ゲート) 19、109 スタック(またはストライプ) 20 保護層(窒化物層) 24、103 N型領域(拡散レール) 26、34、115、125 酸化物層 28、114 第2のポリシリコン層 36、113 共重合絶縁層 38、130 第3のポリシリコン層(ワード・ライ
ン) 40、48、117、132 絶縁層 44、101 電界分離領域 46、123 ホウ素注入 126 スペーサ
ン) 40、48、117、132 絶縁層 44、101 電界分離領域 46、123 ホウ素注入 126 スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ニボ・ロベド アメリカ合衆国12540、ニューヨーク州 ラグランジビル、サンダンス・ロード 1 (72)発明者 ロバート・シィ・ウォン アメリカ合衆国12603、ニューヨーク州 ポキプシ、ソーンベリィ・ウェイ 7 (56)参考文献 特開 平3−62574(JP,A) 特開 平3−34380(JP,A) 特開 昭58−54668(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (30)
- 【請求項1】基板内にメモリ・セルのアレイを製作する
方法であって、 a)前記基板上に***した分離領域を形成する工程であ
って、前記基板のアレイ活性領域上に第1の熱酸化物層
を成長させる工程と、前記第1の熱酸化物層上に浮遊ゲ
ートを形成する第1の導電層を付着する工程と、前記第
1の導電層上に窒化物層を付着する工程とを含む、前記
形成工程と、 b)前記第1の導電層及び前記窒化物層をマスキング及
びエッチングし、第1の方向に延びる複数の間隔を置い
た細長のスタックを形成する工程と、 c)前記スタック間の前記アレイ活性領域に、前記基板
と反対の電導性タイプを有する不純物を注入し、前記第
1の方向に延び、実質的に平坦な輪郭を有する連続的な
細長の拡散レールを形成する工程であって、前記拡散レ
ールが間隔を置いたビット列ラインを形成する、前記注
入工程と、 d)前記拡散レール上及び前記第1の導電層のエッジ上
に第2の熱酸化物層を成長させる工程と、 e)前記第2の熱酸化物層上に、補助ゲートを形成する
第2の導電層を付着する工程と、 f)前記第2の導電層を前記窒化物層と同一平面になる
ように平坦化する工程と、 g)前記第2の導電層上に第3の熱酸化物層を成長させ
る工程と、 h)前記窒化物層を選択的にエッチングして、前記第1
の導電層を覆う前記窒化物層の1部を除去し、前記第1
の導電層を露出させるエッチング工程と、 i)前記露出した第1の導電層上に第1の絶縁層を形成
する工程と、 j)前記第1の絶縁層上に第3の導電層を付着する工程
と、 k)前記第3の導電層上に第2の絶縁層を付着する工程
と、 l)前記第3の導電層及び前記第2の絶縁層をパターニ
ングして、ワード・ラインを形成するパターニング工程
と、 m)前記第1の導電層を選択的にエッチングして、前記
第1の導電層を前記第3の導電層と実質的に位置整合
し、電界分離領域を形成するエッチング工程と、を含
む、方法。 - 【請求項2】前記電界分離領域に不純物を注入する工程
と、 前記電界分離領域上に酸化物層を形成する工程と、 前記電界分離領域上に第3の絶縁層を付着する工程と、 を含む、請求項1記載の方法。 - 【請求項3】前記第1の導電層にリンを添加する工程を
含む、請求項1記載の方法。 - 【請求項4】前記第1の導電層がポリシリコンである、
請求項1記載の方法。 - 【請求項5】前記基板がP型シリコン基板である、請求
項1記載の方法。 - 【請求項6】前記注入工程c)において、前記不純物が
N型不純物である、請求項5記載の方法。 - 【請求項7】前記第2の導電層がポリシリコンである、
請求項1記載の方法。 - 【請求項8】各ビット列ラインが、該ビット列ラインに
関連付けられる各隣接アレイ・セル対のソース領域及び
ドレイン領域を規定する、請求項1記載の方法。 - 【請求項9】前記第2の導電層にリンを添加する工程を
含む、請求項1記載の方法。 - 【請求項10】前記第1の絶縁層がONO共重合絶縁層
を含む、請求項1記載の方法。 - 【請求項11】前記第3の導電層がポリシリコンであ
る、請求項1記載の方法。 - 【請求項12】前記第3の絶縁層がリン・ケイ酸ガラス
から成る、請求項2記載の方法。 - 【請求項13】前記アレイがNビット・ライン及びMワ
ード・ラインを有する、請求項1記載の方法により形成
されるメモリ・アレイ。 - 【請求項14】請求項13の前記アレイにデータ・ワー
ドを書込む方法が、 a)Nビット・ラインの各々に第1の電位を供給するス
テップと、 b)書込みオペレーションが最下位ビット・ラインまた
はN番目のビット・ラインのいずれから開始するかを決
定するステップと、 c)前記ステップb)で前記書込み方法が前記最下位ビ
ット・ラインから開始すると決定された場合、第2の電
位を前記最下位ビット・ラインに供給し、順次前記第2
の電位を各続くビット・ラインに供給するステップと、 d)前記ステップb)で前記書込み方法が前記N番目の
ビット・ラインから開始すると決定された場合、前記第
2の電位を前記N番目のビット・ラインに供給し、順次
前記第2の電位を各ビット・ラインに降順に供給するス
テップと、 を含む、方法。 - 【請求項15】次のデータ・ワードを書込むように、前
記ステップa)乃至d)を繰返すステップを含む、請求
項14記載の方法。 - 【請求項16】a)前記第1の電位を前記N番目のビッ
ト・ラインに供給するステップと、 b)前記第2の電位をN−1番目のビット・ラインに供
給するステップと、 c)前記第1の電位を前記N番目のビット・ラインに供
給するステップと、 d)その後Nを1減分するステップと、 e)全てのビット・ラインが前記第1の電位になるま
で、前記ステップa)乃至c)を繰返すステップと、 を含む、請求項14記載の方法。 - 【請求項17】請求項13の前記アレイのセルを読出す
方法であって、 a)ワード・ラインをアクセスするステップと、 b)前記アクセスされるワード・ラインに関連付けられ
て読出されるセルを選択するステップと、 c)前記選択セルに関連付けられるビット・ラインを第
1の電位にプリチャージするステップと、 d)前記プリチャージされるビット・ラインの直前のビ
ット・ラインに第2の電位を供給するステップと、 e)前記プリチャージされるビット・ラインの直後のビ
ット・ラインに第1の電位を供給するステップと、 を含む、方法。 - 【請求項18】基板内にメモリ・セルのアレイを製作す
る方法であって、 a)前記基板上に電界分離領域を形成する工程と、 b)前記基板のアレイ活性領域上に第1の絶縁層を付着
する工程と、 c)前記第1の絶縁層上に浮遊ゲートを形成する第1の
導電層を付着する工程と、 d)前記第1の導電層上に第2の絶縁層を形成する工程
と、 e)前記第1の導電層及び前記第2の絶縁層をマスキン
グ及びエッチングし、第1の方向に延びる前記第1の導
電層及び前記第2の絶縁層の複数の間隔を置いた細長の
スタックを形成する工程と、 f)前記スタック間の前記アレイ活性領域に、前記基板
と反対の電導性タイプを有する不純物を注入し、間隔を
置いたビット列ラインを形成する第1の方向に延びる細
長の拡散レールを形成する工程であって、前記拡散レー
ルが実質的に平坦な輪郭を有する、前記注入工程と、 g)前記第1の導電層により覆われない前記アレイ活性
領域の1部上に第3の絶縁層を形成する工程と、 h)前記第3の絶縁層上に制御ゲートを形成する第2の
導電層を付着する工程と、 i)前記第2の導電層上に第4の絶縁層を付着する工程
と、 j)前記第2の絶縁層及び前記第2の導電層をマスキン
グ及びエッチングし、続いて、前記第1の絶縁層及び前
記第1の導電層をマスキング及びエッチングすることに
より、前記第1の導電層を前記第2の導電層に位置整合
する工程と、 k)前記第1及び第2の導電層のエッジ上に第5の絶縁
層を形成する工程と、 l)前記アレイ活性領域上に第3の導電層を付着する工
程と、 m)前記第3の導電層上に第6の絶縁層を付着する工程
と、 n)前記第6の絶縁層及び前記第3の導電層をパターニ
ングして、前記アレイ活性領域上に電界遮蔽を形成する
パターニング工程と、 を含む、方法。 - 【請求項19】前記第1の導電層がポリシリコンであ
る、請求項18記載の方法。 - 【請求項20】前記第1の導電層にリンを添加する工程
を含む、請求項19記載の方法。 - 【請求項21】前記基板がP型シリコン基板である、請
求項18記載の方法。 - 【請求項22】前記注入工程f)において、前記不純物
がN型不純物である、請求項21記載の方法。 - 【請求項23】前記第2の導電層がポリシリコンであ
る、請求項21記載の方法。 - 【請求項24】前記第2の導電層にリンを添加する工程
を含む、請求項23記載の方法。 - 【請求項25】各ビット列ラインが、該ビット列ライン
に関連付けられる各隣接アレイ・セル対のソース領域及
びドレイン領域を規定する、請求項18記載の方法。 - 【請求項26】前記第2の絶縁層が酸化物及び窒化物を
含む、請求項18記載の方法。 - 【請求項27】前記第3の導電層がポリシリコンであ
る、請求項18記載の方法。 - 【請求項28】前記第3の導電層にリンを添加する工程
を含む、請求項27記載の方法。 - 【請求項29】前記形成ステップk)が、 前記第1及び第2のポリシリコン層の前記エッジを封止
する酸化物層を形成する工程と、 前記酸化物層上に、酸化物及び窒化物を含むスペーサを
形成する工程と、を含む、請求項18記載の方法。 - 【請求項30】メモリ・セルのアレイであって、 第1の電導性タイプを有する基板と、 分離領域を規定する第1の方向に延びる複数の細長のス
タックであって、前記の各スタックが、 前記基板の活性領域上に配置される第1の熱酸化物層
と、 前記第1の熱酸化物層上に配置され、浮遊ゲートを形成
する第1の導電層と、 を含む、前記スタックと、 前記基板の前記活性アレイ領域、及び前記スタック間に
注入される複数の連続的な細長の拡散レールであって、
前記レールが前記第1の方向に延び、実質的に平坦な輪
郭を有し、前記基板と反対の第2の電導性タイプを有す
る不純物を含み、前記の各拡散レールがビット列ライ
ン、及び該ビット列ラインに関連付けられる各隣接アレ
イ・セル対のソース領域及びドレイン領域を規定する、
前記拡散レールと、 前記拡散レール上及び前記第1の導電層のエッジ上に配
置される第2の熱酸化物層と、 前記第1の導電層上に一時的に形成される窒化物層と 前記第2の熱酸化物層上に、前記窒化物層と実質的に同
一平面になるように配置されて、補助ゲートを形成する
第2の導電層と、 前記第2の導電層上の第3の熱酸化物層と、 前記第1の導電層上に配置される第1の絶縁層と、 複数のワード・ラインであって、 前記第1の絶縁層上に、前記第1の導電層と位置整合す
るように配置される第3の導電層と、 前記第3の導電層上に配置される第2の絶縁層と、 を含む、前記ワード・ラインと、 を含む、アレイ。
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US6201275B1 (en) * | 1995-06-30 | 2001-03-13 | Nippon Steel Corporation | Semiconductor device having semiconductor regions of different conductivity types isolated by field oxide, and method of manufacturing the same |
KR0179175B1 (ko) * | 1995-10-05 | 1999-03-20 | 문정환 | 반도체 메모리 장치 및 제조방법 |
US5686332A (en) * | 1995-11-13 | 1997-11-11 | United Microelectronics Corporation | Process for fabricating flash memory devices |
US5780889A (en) * | 1995-11-22 | 1998-07-14 | Cypress Semiconductor Corp. | Gate overlap drain source flash structure |
US5753525A (en) * | 1995-12-19 | 1998-05-19 | International Business Machines Corporation | Method of making EEPROM cell with improved coupling ratio |
US6096636A (en) * | 1996-02-06 | 2000-08-01 | Micron Technology, Inc. | Methods of forming conductive lines |
US5915915A (en) * | 1996-03-07 | 1999-06-29 | Komag, Incorporated | End effector and method for loading and unloading disks at a processing station |
US5830794A (en) * | 1996-03-11 | 1998-11-03 | Ricoh Company, Ltd. | Method of fabricating semiconductor memory |
US5703388A (en) * | 1996-07-19 | 1997-12-30 | Mosel Vitelic Inc. | Double-poly monos flash EEPROM cell |
US5861650A (en) * | 1996-08-09 | 1999-01-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising an FPGA |
JP3548834B2 (ja) * | 1996-09-04 | 2004-07-28 | 沖電気工業株式会社 | 不揮発性半導体メモリの製造方法 |
EP0851484B1 (en) | 1996-12-24 | 2004-08-25 | STMicroelectronics S.r.l. | Self-aligned etching process to realize word lines of semiconductor integrated memory devices |
US5787042A (en) * | 1997-03-18 | 1998-07-28 | Micron Technology, Inc. | Method and apparatus for reading out a programmable resistor memory |
JP3264365B2 (ja) * | 1997-03-28 | 2002-03-11 | ローム株式会社 | 不揮発性記憶素子 |
US5847426A (en) * | 1997-12-15 | 1998-12-08 | National Semiconductor Corporation | Contactless flash EPROM using poly silicon isolation |
US6140246A (en) * | 1997-12-18 | 2000-10-31 | Advanced Micro Devices, Inc. | In-situ P doped amorphous silicon by NH3 to form oxidation resistant and finer grain floating gates |
US5972749A (en) * | 1998-01-05 | 1999-10-26 | Advanced Micro Devices, Inc. | Method for preventing P1 punchthrough |
US6091100A (en) * | 1998-02-06 | 2000-07-18 | Texas Instruments - Acer Incorporated | High density NAND structure nonvolatile memories |
US5909388A (en) * | 1998-03-31 | 1999-06-01 | Siemens Aktiengesellschaft | Dynamic random access memory circuit and methods therefor |
US6346725B1 (en) * | 1998-05-22 | 2002-02-12 | Winbond Electronics Corporation | Contact-less array of fully self-aligned, triple polysilicon, source-side injection, nonvolatile memory cells with metal-overlaid wordlines |
US5933725A (en) * | 1998-05-27 | 1999-08-03 | Vanguard International Semiconductor Corporation | Word line resistance reduction method and design for high density memory with relaxed metal pitch |
TW381344B (en) * | 1998-06-08 | 2000-02-01 | United Microelectronics Corp | Manufacturing method for flash memory |
JP2001168303A (ja) * | 1998-08-27 | 2001-06-22 | Stmicroelectronics Srl | 電子仮想接地メモリ・デバイスおよびその製造方法 |
KR100276653B1 (ko) | 1998-08-27 | 2001-01-15 | 윤종용 | 스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을구비한 반도체 메모리 장치의 구동방법 |
US6141260A (en) | 1998-08-27 | 2000-10-31 | Micron Technology, Inc. | Single electron resistor memory device and method for use thereof |
US6011722A (en) * | 1998-10-13 | 2000-01-04 | Lucent Technologies Inc. | Method for erasing and programming memory devices |
TW407348B (en) * | 1999-02-03 | 2000-10-01 | United Microelectronics Corp | Manufacture of the flash memory |
US6416933B1 (en) | 1999-04-01 | 2002-07-09 | Advanced Micro Devices, Inc. | Method to produce small space pattern using plasma polymerization layer |
US6127229A (en) * | 1999-04-29 | 2000-10-03 | Taiwan Semiconductor Manufacturing Company | Process of forming an EEPROM device having a split gate |
US6133098A (en) | 1999-05-17 | 2000-10-17 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic flash memory |
US6329124B1 (en) | 1999-05-26 | 2001-12-11 | Advanced Micro Devices | Method to produce high density memory cells and small spaces by using nitride spacer |
JP3971873B2 (ja) * | 1999-09-10 | 2007-09-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
US6867097B1 (en) * | 1999-10-28 | 2005-03-15 | Advanced Micro Devices, Inc. | Method of making a memory cell with polished insulator layer |
US6660585B1 (en) * | 2000-03-21 | 2003-12-09 | Aplus Flash Technology, Inc. | Stacked gate flash memory cell with reduced disturb conditions |
KR100415518B1 (ko) * | 2000-06-30 | 2004-01-31 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
US6542412B2 (en) | 2000-09-06 | 2003-04-01 | Halo Lsi, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic flash memory |
US6518125B1 (en) * | 2000-11-17 | 2003-02-11 | Macronix International Co., Ltd. | Method for forming flash memory with high coupling ratio |
DE60133259D1 (de) * | 2000-12-15 | 2008-04-30 | Halo Lsi Design & Device Tech | Schnelles Programmier- und Programmierverifikationsverfahren |
US6574145B2 (en) | 2001-03-21 | 2003-06-03 | Matrix Semiconductor, Inc. | Memory device and method for sensing while programming a non-volatile memory cell |
US6515904B2 (en) * | 2001-03-21 | 2003-02-04 | Matrix Semiconductor, Inc. | Method and system for increasing programming bandwidth in a non-volatile memory device |
KR100859081B1 (ko) * | 2001-08-06 | 2008-09-17 | 엔엑스피 비 브이 | 반도체 디바이스 제조 방법 |
KR20040023716A (ko) * | 2001-08-06 | 2004-03-18 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 디바이스 제조 방법 |
US6605840B1 (en) | 2002-02-07 | 2003-08-12 | Ching-Yuan Wu | Scalable multi-bit flash memory cell and its memory array |
US6667510B2 (en) | 2002-02-19 | 2003-12-23 | Silicon Based Technology Corp. | Self-aligned split-gate flash memory cell and its contactless memory array |
US6462375B1 (en) | 2002-04-01 | 2002-10-08 | Silicon Based Technology Corp. | Scalable dual-bit flash memory cell and its contactless flash memory array |
US6690058B2 (en) | 2002-04-10 | 2004-02-10 | Ching-Yuan Wu | Self-aligned multi-bit flash memory cell and its contactless flash memory array |
KR100460066B1 (ko) * | 2002-07-19 | 2004-12-04 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
US6710398B2 (en) * | 2002-07-23 | 2004-03-23 | Intelligent Sources Development Corp. | Scalable stack-type DRAM memory structure and its manufacturing methods |
US6885586B2 (en) * | 2002-09-19 | 2005-04-26 | Actrans System Inc. | Self-aligned split-gate NAND flash memory and fabrication process |
TWI220560B (en) * | 2003-10-27 | 2004-08-21 | Powerchip Semiconductor Corp | NAND flash memory cell architecture, NAND flash memory cell array, manufacturing method and operating method of the same |
KR100601915B1 (ko) * | 2003-12-31 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자 |
US7335583B2 (en) * | 2004-09-30 | 2008-02-26 | Intel Corporation | Isolating semiconductor device structures |
US7170128B2 (en) * | 2004-12-02 | 2007-01-30 | Atmel Corporation | Multi-bit nanocrystal memory |
KR100698064B1 (ko) * | 2004-12-30 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 마스크 롬 및 이의 제조 방법 |
US7560335B2 (en) * | 2005-08-30 | 2009-07-14 | Micron Technology, Inc. | Memory device transistors |
US7593264B2 (en) * | 2006-01-09 | 2009-09-22 | Macronix International Co., Ltd. | Method and apparatus for programming nonvolatile memory |
US7772068B2 (en) * | 2006-08-30 | 2010-08-10 | Macronix International Co., Ltd. | Method of manufacturing non-volatile memory |
US8735990B2 (en) * | 2007-02-28 | 2014-05-27 | International Business Machines Corporation | Radiation hardened FinFET |
JP5352077B2 (ja) | 2007-11-12 | 2013-11-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
US8699273B2 (en) * | 2012-07-31 | 2014-04-15 | Spansion Llc | Bitline voltage regulation in non-volatile memory |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4997781A (en) * | 1987-11-24 | 1991-03-05 | Texas Instruments Incorporated | Method of making planarized EPROM array |
US5143860A (en) * | 1987-12-23 | 1992-09-01 | Texas Instruments Incorporated | High density EPROM fabricaiton method having sidewall floating gates |
US4849366A (en) * | 1988-01-15 | 1989-07-18 | Industrial Technology Research Institute | Method of making a gated isolated structure |
IT1235690B (it) * | 1989-04-07 | 1992-09-21 | Sgs Thomson Microelectronics | Procedimento di fabbricazione per una matrice di celle eprom organizzate a tovaglia. |
US5173436A (en) * | 1989-11-21 | 1992-12-22 | Texas Instruments Incorporated | Method of manufacturing an EEPROM with trench-isolated bitlines |
US5032533A (en) * | 1989-12-04 | 1991-07-16 | Texas Instruments Incorporated | Method of making a nonvolatile memory cell with field-plate switch |
US5087584A (en) * | 1990-04-30 | 1992-02-11 | Intel Corporation | Process for fabricating a contactless floating gate memory array utilizing wordline trench vias |
JP3036008B2 (ja) * | 1990-07-18 | 2000-04-24 | 日本電気株式会社 | 半導体記憶装置 |
JPH04123471A (ja) * | 1990-09-14 | 1992-04-23 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータ書込みおよび消去方法 |
US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
US5045491A (en) * | 1990-09-28 | 1991-09-03 | Texas Instruments Incorporated | Method of making a nonvolatile memory array having cells with separate program and erase regions |
US5274588A (en) * | 1991-07-25 | 1993-12-28 | Texas Instruments Incorporated | Split-gate cell for an EEPROM |
US5263003A (en) * | 1991-11-12 | 1993-11-16 | Allen-Bradley Company, Inc. | Flash memory circuit and method of operation |
US5227326A (en) * | 1991-12-23 | 1993-07-13 | Texas Instruments Incorporated | Method for fabricating non-volatile memory cells, arrays of non-volatile memory cells |
US5276650A (en) * | 1992-07-29 | 1994-01-04 | Intel Corporation | Memory array size reduction |
US5412238A (en) * | 1992-09-08 | 1995-05-02 | National Semiconductor Corporation | Source-coupling, split-gate, virtual ground flash EEPROM array |
US5294819A (en) * | 1992-11-25 | 1994-03-15 | Information Storage Devices | Single-transistor cell EEPROM array for analog or digital storage |
JP3363502B2 (ja) * | 1993-02-01 | 2003-01-08 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
US5313419A (en) * | 1993-02-01 | 1994-05-17 | National Semiconductor Corporation | Self-aligned trench isolation scheme for select transistors in an alternate metal virtual ground (AMG) EPROM array |
JP3011570B2 (ja) * | 1993-04-30 | 2000-02-21 | 株式会社東芝 | 半導体メモリ |
US5369049A (en) * | 1993-12-17 | 1994-11-29 | International Business Machines Corporation | DRAM cell having raised source, drain and isolation |
US5409854A (en) * | 1994-03-15 | 1995-04-25 | National Semiconductor Corporation | Method for forming a virtual-ground flash EPROM array with floating gates that are self aligned to the field oxide regions of the array |
JP2590744B2 (ja) * | 1994-07-28 | 1997-03-12 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
US5570314A (en) * | 1994-12-28 | 1996-10-29 | National Semiconductor Corporation | EEPROM devices with smaller cell size |
US5541130A (en) * | 1995-06-07 | 1996-07-30 | International Business Machines Corporation | Process for making and programming a flash memory array |
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