JP3244330B2 - Ferroelectric memory device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、強誘電体膜を有する強
誘電体メモリ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory device having a ferroelectric film.
【０００２】[0002]
【従来の技術】従来より強誘電体コンデンサ素子と非線
形抵抗素子を直列に接続し、それらをマトリックス状に
配した２端子型強誘電体メモリ装置が知られている。2. Description of the Related Art A two-terminal ferroelectric memory device in which a ferroelectric capacitor element and a non-linear resistance element are connected in series and arranged in a matrix has been known.
【０００３】このような従来の２端子型強誘電体メモリ
装置は、図４の（Ｂ）に示すように、強誘電体素子１０
０と非線形抵抗素子１０２とが直列に接続され、この強
誘電体素子１００の上記非線形抵抗素子１０２と接続さ
れていない側の電極を第１電極（データ電極）１０４と
し、また上記非線形抵抗素子１０２の上記強誘電体素子
１００と接続されていない側の電極をビット配線電極１
０６として、マトリックス状に構成された等価回路にな
っている。[0003] Such a conventional two-terminal ferroelectric memory device has a ferroelectric element 10 as shown in FIG.
0 and the non-linear resistance element 102 are connected in series, and an electrode of the ferroelectric element 100 which is not connected to the non-linear resistance element 102 is a first electrode (data electrode) 104. Electrode on the side not connected to the ferroelectric element 100 is
06 is an equivalent circuit configured in a matrix.
【０００４】上記第１電極（データ電極）１０４とビッ
ト配線電極１０６は、図６の（Ａ）の平面図に示すよう
に、それぞれ縦横にストライプ状に配線されており、上
記データ電極１０４とビット配線電極１０６の交差部
に、上記強誘電体素子１００と非線形抵抗素子１０２が
形成されている。The first electrode (data electrode) 104 and the bit wiring electrode 106 are wired in stripes vertically and horizontally, respectively, as shown in the plan view of FIG. The ferroelectric element 100 and the nonlinear resistance element 102 are formed at the intersections of the wiring electrodes 106.
【０００５】図６の（Ｂ）は、同図の（Ａ）のＢ−Ｂ線
に沿う断面図である。この図６の（Ｂ）に於いて、例え
ばシリコン基板１０８の表面にはシリコン酸化膜等の絶
縁膜１１０が形成され、該絶縁膜１１０上に、下から順
にデータ電極１０４、強誘電体膜１１２、第２電極１１
４、非線形抵抗膜１１６、ビット電極１１８が積層され
た構造になっている。さらに、その上に、上記絶縁膜１
１０上をも含めて、酸化シリコン等からなる層間絶縁膜
１２０が被膜されている。また、コンタクトホール１２
２を通して上記ビット電極１１８と上記ビット配線電極
１０６とが接続される構造になっている。FIG. 6B is a cross-sectional view taken along the line BB of FIG. In FIG. 6B, for example, an insulating film 110 such as a silicon oxide film is formed on the surface of the silicon substrate 108, and the data electrode 104 and the ferroelectric film 112 are formed on the insulating film 110 in order from the bottom. , The second electrode 11
4, a non-linear resistance film 116 and a bit electrode 118 are laminated. Further, the insulating film 1 is further formed thereon.
An interlayer insulating film 120 made of silicon oxide or the like is coated, including on the upper surface 10. In addition, contact hole 12
2, the bit electrode 118 and the bit wiring electrode 106 are connected to each other.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、図４に
示したような等価回路を有するメモリ装置の駆動を考え
ると、選択セルヘ印加する最大電圧（Ｖm とする）は図
７の（Ａ）に示すような強誘電体素子１００の飽和電圧
（Ｖs とする）に、図７の（Ｂ）に示すような非線形抵
抗素子１０２のスレッスュホールド電圧（ここでは１０
-4Ａ流れる時の電圧をスレッシュホールド電圧と定義
し、Ｖthで表すことにする）と非線形抵抗膜１１６の誘
電率とを考慮した電圧（これをαとする）をプラスした
値となる。つまり、Ｖm ＝Ｖs ＋αとなる。[SUMMARY OF THE INVENTION However, given the driving of the memory device having the equivalent circuit as shown in FIG. 4, (a V m) the maximum voltage to be selected Seruhe applied to the (A) in FIG. 7 the saturation voltage of the ferroelectric element 100 as shown (to V s), threshold Suyu hold voltage (here 10 non-linear resistance element 102 as shown in FIG. 7 (B)
The voltage when −4 A flows is defined as a threshold voltage and is represented by V th ) and the voltage in consideration of the dielectric constant of the nonlinear resistive film 116 (this is α) is a value obtained by adding. In other words, the V m = V s + α.
【０００７】また、選択セル以外のセル（非選択セル）
にも電圧（クロストーク電圧）が印加されることになる
が、この電圧は、行列数が多くなるほど大きくなり、最
大クロストーク電圧はＶm ／２となる。Also, cells other than the selected cell (non-selected cells)
A voltage (crosstalk voltage) is also applied to this voltage, but this voltage increases as the number of rows and columns increases, and the maximum crosstalk voltage becomes V m / 2.
【０００８】このクロストーク電圧により上記強誘電体
素子１００に加わる電圧（ＶFE（ＯＦＦ）とする）は、
図８に於ける強誘電体素子１００の容量（ＣFEとする）
と非線形抵抗素子１０２の容量（ＣI とする）との比に
依存し、且つ非線形抵抗素子１０２のスレッシュホール
ド電圧Ｖthに依存する。例えば、スレッシュホールド電
圧Ｖthを大きくすれば、上記αが大きくなることにより
上記最大電圧Ｖm が大きくなり、強誘電体素子１００に
加わる電圧ＶFE（ＯＦＦ）が大きくなる。また、スレッ
シュホールド電圧Ｖthを小さくすれば、非線形抵抗素子
１０２が低電圧で低抵抗状態になるために、クロストー
ク電流が流れてしまう。The voltage (V FE (OFF)) applied to the ferroelectric element 100 by the crosstalk voltage is:
The capacitance (referred to as CFE ) of the ferroelectric element 100 in FIG.
And the capacitance of the nonlinear resistance element 102 (referred to as C I ), and also depends on the threshold voltage V th of the nonlinear resistance element 102. For example, if the threshold voltage V th is increased, the maximum voltage V m is increased by increasing the α, and the voltage V FE (OFF) applied to the ferroelectric element 100 is increased. Further, if the threshold voltage V th is reduced, a crosstalk current flows because the nonlinear resistance element 102 enters a low resistance state at a low voltage.
【０００９】一方、上記クロストーク電圧により上記非
線形抵抗素子１０２に印加される電圧（ＶI （ＯＦＦ）
とする）は、ＶI （ＯＦＦ）＝（Ｖm ／２）×（ＣFE／
ＣI）となる。従って、非線形抵抗素子１０２の容量Ｃ
I が小さくなるほど非線形抵抗素子１０２に印加される
電圧（ＶI （ＯＦＦ））は大きくなり、低抵抗状態にな
るために、クロストーク電流が流れてしまう。また、強
誘電体素子１００の容量ＣFEを小さくすることは、選択
セルの非線形抵抗素子１０２への印加電圧を小さくして
しまうことになり、強誘電体素子１００への電荷の供給
ができなくなる。On the other hand, the voltage (V I (OFF)) applied to the nonlinear resistance element 102 by the crosstalk voltage
) Is V I (OFF) = (V m / 2) × (C FE /
C I ). Accordingly, the capacitance C of the nonlinear resistance element 102
As I becomes smaller, the voltage (V I (OFF)) applied to the non-linear resistance element 102 becomes larger, and the state becomes a low resistance state, so that a crosstalk current flows. Also, reducing the capacitance C FE of the ferroelectric element 100 decreases the voltage applied to the non-linear resistance element 102 of the selected cell, making it impossible to supply charges to the ferroelectric element 100. .
【００１０】以上より、図４の（Ｂ）に示したような等
価回路を有するメモリ装置では、クロストーク電流を無
くすことは困難であり、また非線形抵抗膜１１６の材料
選択及び非線形抵抗素子１０２の設計が限定されてしま
うという問題がある。As described above, in the memory device having the equivalent circuit as shown in FIG. 4B, it is difficult to eliminate the crosstalk current, and the material selection of the non-linear resistance film 116 and the non-linear resistance element 102 There is a problem that the design is limited.
【００１１】本発明は、上記の点に鑑みてなされたもの
で、非線形抵抗膜の材料選択及び非線形抵抗素子の設計
幅を広げて、クロストーク電流を無くした強誘電体メモ
リ装置を提供することを目的とする。The present invention has been made in view of the above points, and provides a ferroelectric memory device that eliminates crosstalk current by expanding the material selection of a nonlinear resistance film and the design range of a nonlinear resistance element. With the goal.
【００１２】[0012]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による強誘電体メモリ装置は、マトリック
ス状に形成された複数の強誘電体コンデンサ素子と、上
記複数の強誘電体コンデンサ素子それぞれに対応して配
された第１及び第２の非線形抵抗素子の直列回路とを備
え、上記複数の強誘電体コンデンサ素子それぞれの一方
の電極をデータ電極とし、他方の電極を対応する直列回
路の第１及び第２の非線形抵抗素子の接続点に接続し、
上記直列回路の両端を第１及び第２ビット電極としたこ
とを特徴としている。In order to achieve the above-mentioned object, a ferroelectric memory device according to the present invention comprises a plurality of ferroelectric capacitor elements formed in a matrix and a plurality of ferroelectric capacitor elements. A series circuit of first and second non-linear resistance elements arranged corresponding to the respective elements, wherein one electrode of each of the plurality of ferroelectric capacitor elements is a data electrode and the other electrode is a corresponding series electrode. Connected to a connection point of the first and second nonlinear resistance elements of the circuit,
The present invention is characterized in that both ends of the series circuit are first and second bit electrodes.
【００１３】[0013]
【作用】即ち、本発明の強誘電体メモリ装置によれば、
上記構成を取ることにより、選択セルへ印可する最大電
圧Ｖm を非線形抵抗素子のスレッシュホールド電圧Ｖth
に影響されない電圧に設定でき、つまり強誘電体コンデ
ンサ素子の飽和電圧Ｖsに設定できる（Ｖm ＝Ｖs ）。
また、Ｖth＞Ｖm （＝Ｖs ）とし強誘電体コンデンサ素
子の容量ＣFE》非線形抵抗素子の容量ＣI とすること
で、クロストーク電圧を非線形抵抗素子側に印加される
ように設定してやれば、強誘電体コンデンサ素子にはク
ロストーク電圧が印加されず且つ非線形抵抗素子の抵抗
は高抵抗に維持された状態なのでクロストーク電流が流
れないメモリ装置が可能となる。According to the ferroelectric memory device of the present invention,
By taking the above configuration, the threshold voltage V th of the non-linear resistance element the maximum voltage V m to be applied to the selected cell
It can be set to a voltage which is not affected by, be set to the saturation voltage V s of words ferroelectric capacitor element (V m = V s).
By setting V th > V m (= V s ) and the capacitance C FE of the ferroelectric capacitor element to the capacitance C I of the non-linear resistance element, the crosstalk voltage is set to be applied to the non-linear resistance element side. Then, since a crosstalk voltage is not applied to the ferroelectric capacitor element and the resistance of the nonlinear resistance element is maintained at a high resistance, a memory device in which no crosstalk current flows can be realized.
【００１４】また、一般に強誘電体膜の誘電率は非常に
大きいので、強誘電体コンデンサ素子の容量ＣFE》非線
形抵抗素子の容量ＣI なる非線形抵抗材料の選択幅が広
がり、また非線形抵抗素子のスレッシュホールド電圧Ｖ
thに関しては、非線形抵抗膜の組成あるいは面積，厚み
等で容易に可変できるので、非線形抵抗素子の設計幅が
広がることになる。Further, since the dielectric constant of the ferroelectric film is generally very large, the selection range of the non-linear resistance material such as the capacitance C FE of the ferroelectric capacitor element and the capacitance C I of the non-linear resistance element is widened. Threshold voltage V
Since th can be easily varied by the composition, area, thickness, etc. of the nonlinear resistance film, the design width of the nonlinear resistance element is expanded.
【００１５】[0015]
【実施例】以下、この発明の実施例を図面を参照して説
明する。 （第１実施例）図１は、本発明の第１実施例の強誘電体
メモリ装置の等価回路図である。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) FIG. 1 is an equivalent circuit diagram of a ferroelectric memory device according to a first embodiment of the present invention.
【００１６】同図に於いて、参照番号１０は強誘電体素
子であり、その一方の電極はデータ電極１２に接続さ
れ、他方の電極は直列に配された一対の非線形抵抗素子
１４の接続点に接続されている。In FIG. 1, reference numeral 10 denotes a ferroelectric element, one electrode of which is connected to a data electrode 12 and the other electrode is a connection point of a pair of non-linear resistance elements 14 arranged in series. It is connected to the.
【００１７】上記非線形抵抗素子１４の上記強誘電体素
子１０と接続されていない側の電極はそれぞれ第１ビッ
ト配線電極１６，第２ビット配線電極１８に接続されて
おり、１つの強誘電体素子１０と２つの非線形抵抗素子
１４から構成された１セルがマトリックス状に形成され
た等価回路になっている。The electrodes of the non-linear resistance element 14 which are not connected to the ferroelectric element 10 are connected to a first bit wiring electrode 16 and a second bit wiring electrode 18, respectively. One cell composed of 10 and two nonlinear resistance elements 14 is an equivalent circuit formed in a matrix.
【００１８】ここで、強誘電体素子１０を構成する強誘
電体膜として、誘電率が約５００で、飽和電圧Ｖs ＝４
Ｖの材料を用い、強誘電体素子１０の容量ＣFE＝１０ｐ
Ｆになるように、また、非線形抵抗素子１４を構成する
非線形抵抗膜として、誘電率が約１０で、スレッシュホ
ールド電圧Ｖth＝５Ｖの材料を用い、非線形抵抗素子１
４の容量ＣI ＝０．５ｐＦになるように構成するものと
する。The ferroelectric film constituting the ferroelectric element 10 has a dielectric constant of about 500 and a saturation voltage V s = 4.
V, and the capacitance C FE of the ferroelectric element 10 is 10 p
F, a material having a dielectric constant of about 10 and a threshold voltage V th = 5 V is used as the nonlinear resistance film constituting the nonlinear resistance element 14.
4 shall be configured such that the capacitance C I = 0.5 pF.
【００１９】このような構成の強誘電体メモリ装置に於
いて、ケース１として、選択セルの第１ビット配線電極
１６に非線形抵抗素子１４のスレッシュホールド電圧Ｖ
thである＋５Ｖを印加し、また第２ビット配線電極１８
に−５Ｖを印加し、選択セルのデータ電極１３には最大
電圧Ｖm として強誘電体素子１０の飽和電圧Ｖs である
＋４Ｖを印加することを考えてみる。In the ferroelectric memory device having such a configuration, as a case 1, the threshold voltage V of the non-linear resistance element 14 is applied to the first bit wiring electrode 16 of the selected cell.
applying a certain + 5V in th, and the second bit line electrodes 18
To the -5V is applied, consider the application of a + 4V is the saturation voltage V s of the ferroelectric element 10 as the maximum voltage V m to the data electrodes 13 of the selected cell.
【００２０】このようなケース１に於いては、図２の
（Ａ）に示す１セルの等価回路図を用いて考えると、強
誘電体素子１０と非線形抵抗素子１４との接続点である
Ｘ点の電位は０となり、非線形抵抗素子１４（第１ビッ
ト配線電極１６〜Ｘ点間，Ｘ点〜第２ビット配線電極１
８間）には５Ｖが印加されるため、非線形抵抗素子１４
は低抵抗となり導通体となる。また、強誘電体素子１０
（データ電極１２〜Ｘ点間）には、４Ｖが印加される。
ここで、第１ビット配線電極１６と第２ビット配線電極
１８を０Ｖにし、Ｘ点を浮遊電位にしても、強誘電体素
子１０は、図７の（Ａ）に於けるＰｓなる残留分極を示
す。In case 1 described above, considering the equivalent circuit diagram of one cell shown in FIG. 2A, X, which is the connection point between the ferroelectric element 10 and the nonlinear resistance element 14, The potential at the point becomes 0, and the nonlinear resistance element 14 (between the first bit wiring electrode 16 and the point X, the point X and the second bit wiring electrode 1
8), 5 V is applied to the non-linear resistance element 14
Has low resistance and becomes a conductor. Further, the ferroelectric element 10
(Between the data electrodes 12 and X point) 4 V is applied.
Here, even if the first bit wiring electrode 16 and the second bit wiring electrode 18 are set to 0 V and the point X is set to a floating potential, the ferroelectric element 10 causes the residual polarization Ps in FIG. Show.
【００２１】また、ケース１におけるクロストーク電圧
を図２の（Ｂ）に示すような１セルの等価回路を用いて
考えると、１セルに印加される最大クロストローク電圧
は、Ｖm ／２の２Ｖになる。さらに、クロストーク電圧
により強誘電体素子１０に加わる電圧ＶFE（ＯＦＦ）と
クロストーク電圧により非線形抵抗素子１４に印可され
る電圧ＶI （ＯＦＦ）との比は、ＶFE（ＯＦＦ）：ＶI
（ＯＦＦ）＝（０．５＋０．５）：１０＝１：１０とな
るため、上記２Ｖの電圧はほとんど非線形抵抗素子１４
に印加されるが、図７の（Ｂ）からわかるように、非線
形抵抗素子１４のスレッシュホールド電圧Ｖth＝５Ｖ時
の抵抗より約５桁程度大きい抵抗になるので、非線形抵
抗素子１４は高抵抗を維持し、且つ強誘電体素子１０に
はクロストーク電圧がほとんど印加されない。従って、
クロストーク電流はほとんど流れないことになる。When the crosstalk voltage in Case 1 is considered using an equivalent circuit of one cell as shown in FIG. 2B, the maximum cross-stroke voltage applied to one cell is V m / 2. 2V. Further, the ratio of the voltage V FE (OFF) applied to the ferroelectric element 10 by the crosstalk voltage to the voltage V I (OFF) applied to the nonlinear resistance element 14 by the crosstalk voltage is V FE (OFF): V I
Since (OFF) = (0.5 + 0.5): 10 = 1: 10, the voltage of 2 V is almost non-linear.
However, as can be seen from FIG. 7B, since the resistance of the nonlinear resistance element 14 at the threshold voltage V th = 5 V is about five orders of magnitude higher than that of the nonlinear resistance element 14, the nonlinear resistance element 14 has a high resistance. , And a crosstalk voltage is hardly applied to the ferroelectric element 10. Therefore,
The crosstalk current hardly flows.
【００２２】また、最大電圧Ｖm として強誘電体素子１
０の飽和電圧−Ｖs である−４Ｖを印加し、他はケース
１と同様にしたようなケース２では、上記ケース１と同
様な考えで、強誘電体素子１０は−Ｐs なる残留分極を
示し、且つクロストーク電流は流れないことになる。The maximum voltage Vm is set as the ferroelectric element 1
In case 2 in which −4 V, which is a saturation voltage −V s of 0, is applied, and the other cases are the same as in case 1, the ferroelectric element 10 has a residual polarization of −P s based on the same idea as in case 1 described above. And no crosstalk current flows.
【００２３】そこで、上記ケース１及びケース２をそれ
ぞれデータ「０」，「１」と対応させてデータの書き込
みを行なうことにより、クロストークのない不揮発性メ
モリを構成することが可能となる。また、読出し動作
は、上記書き込み動作と同様に、第１ビット配線電極１
６に５Ｖを印加し、第２ビット配線電極１８に−５Ｖを
印加した状態で、データ電極１２に４Ｖを印加して流れ
る電流の差を読むことにより、データ「０」，「１」の
状態を区別することができる。 （第２実施例）図３の（Ａ）は、本発明の第２実施例の
強誘電体メモリ装置の平面図であり、（Ｂ）は（Ａ）の
Ｂ−Ｂ線に沿う断面図である。これらの図に於いて、参
照番号２０はシリコンからなる半導体基板もしくは石英
からなるガラス基板であり、２２はシリコン酸化膜等か
らなる絶縁膜である。Therefore, by writing data in case 1 and case 2 in association with data "0" and "1", respectively, a nonvolatile memory without crosstalk can be constructed. The read operation is performed in the same manner as the write operation described above.
By applying 5 V to 6 and −5 V to the second bit wiring electrode 18, reading the difference in current flowing by applying 4 V to the data electrode 12, the state of data “0” and “1” is read. Can be distinguished. Second Embodiment FIG. 3A is a plan view of a ferroelectric memory device according to a second embodiment of the present invention, and FIG. 3B is a cross-sectional view taken along line BB of FIG. is there. In these figures, reference numeral 20 denotes a semiconductor substrate made of silicon or a glass substrate made of quartz, and reference numeral 22 denotes an insulating film made of a silicon oxide film or the like.
【００２４】強誘電体素子１０は、スパッタリング法で
形成した白金等の高融点金属でなる第１電極（データ電
極）１２及び第２電極２４間に、ゾルーゲン法，スパッ
タリング法，ＣＶＤ法等の手法を用いて成膜したジルコ
ン酸チタン酸（ＰＺＴ）等からなる強誘電体膜２６を挟
んだ構造になっている。The ferroelectric element 10 is formed between a first electrode (data electrode) 12 and a second electrode 24 made of a refractory metal such as platinum formed by a sputtering method, such as a solugen method, a sputtering method, or a CVD method. Is formed with a ferroelectric film 26 made of zirconate titanate (PZT) or the like formed by using the same.
【００２５】さらに、第２電極２４上に、ゾルーゲル
法，スパッタリング法，ＣＶＤ法等の手法を用いて成膜
した酸化亜鉛（Ｚｎ０）からなる非線形抵抗膜２８が２
箇所形成されており、その上にスパッタリング法等で成
膜した白金等からなる第１ビット電極３０，第２ビット
電極３２が形成されている。Further, a non-linear resistance film 28 made of zinc oxide (Zn0) is formed on the second electrode 24 by using a sol-gel method, a sputtering method, a CVD method or the like.
A first bit electrode 30 and a second bit electrode 32 made of platinum or the like are formed thereon by sputtering or the like.
【００２６】そして、上記絶縁膜２２を含む基板２０全
面には、酸化シリコン等からなる層間絶縁膜３４が被膜
されており、コンタクトホール３６を通してスパッタリ
ング法等で成膜したアルミニウム，白金等の金属からな
る第１ビット配線電極１６，第２ビット配線電極１８が
それぞれ第１ビット電極３０，第２ビット電極３２と接
続された構造になっている。An interlayer insulating film 34 made of silicon oxide or the like is coated on the entire surface of the substrate 20 including the insulating film 22. The interlayer insulating film 34 is made of a metal such as aluminum or platinum formed by a sputtering method or the like through a contact hole 36. The first bit wiring electrode 16 and the second bit wiring electrode 18 are connected to the first bit electrode 30 and the second bit electrode 32, respectively.
【００２７】上記ＺｎＯ非線形抵抗膜２８の誘電率は約
８であり、またスレッシュホールド電圧ＶthはＺｎＯの
膜厚，面積，組成で容易に制御できるので、Ｖth＝５Ｖ
の非線形抵抗素子１４が容易に形成できる。また、ＰＺ
Ｔの誘電率は１０００以上で飽和電圧Ｖs が約４Ｖであ
ることより、本第２実施例による強誘電メモリ装置の構
造及び材料、さらに上記第１実施例で述べた駆動方法を
用いて動作させた場合に、書き込み，読み込みに於いて
クロストーク電流のない安定した不揮発性メモリ装置が
構成可能となる。The dielectric constant of the ZnO non-linear resistance film 28 is about 8, and the threshold voltage V th is the ZnO film thickness, area, so can be easily controlled by the composition, V th = 5V
Can be easily formed. Also, PZ
The dielectric constant of the T than it is the saturation voltage V s at 1000 or higher is about 4V, the structure and material of the ferroelectric memory device according to the second embodiment, the operation using the driving method further described in the first embodiment In this case, a stable nonvolatile memory device free of crosstalk current in writing and reading can be configured.
【００２８】さらに、非線形抵抗素子１４のスレッシュ
ホールド電圧Ｖthは、ＺｎＯの膜厚，面積，組成で容易
に制御できるので、メモリ装置の設計が容易にできるこ
とになる。 （第３実施例）Further, the threshold voltage V th of the nonlinear resistance element 14 can be easily controlled by the thickness, area, and composition of ZnO, so that the memory device can be easily designed. (Third embodiment)
【００２９】本発明の第３実施例は、図３の（Ｂ）中の
上記非線形抵抗膜２８として、ＳｉＯｘ，ＳｉＮｙ，Ｓ
ｉＣｚを用い、反応性スパッタリング，ＣＶＤ等で成膜
しているものである。ここで、反応性スパッタリングに
於いては、ＳｉをターゲットとしてＯ2 もしくはＮ2 を
反応ガスとしてＳｉＯｘ，ＳｉＮｙを成膜し、ＣＶＤに
於いてはＳｉＨ4 をベースとしてＯ2 もしくはＮ2 、あ
るいはＣＨ4 ガスを用いてＳｉＯｘ，ＳｉＮｙ，ＳｉＣ
ｚを成膜する。なお、ＳｉＯｘ，ＳｉＮｙ，ＳｉＣｚの
誘電率は１０以下である。In the third embodiment of the present invention, the non-linear resistance film 28 shown in FIG.
The film is formed by reactive sputtering, CVD or the like using iCz. Here, at the reactive sputtering, SiOx, a SiNy depositing the O 2 or N 2 as the reaction gas of Si as the target, O 2 or N 2 is at the CVD of SiH 4 as a base or CH, SiOx, SiNy, SiC using 4 gases
Deposit z. The dielectric constant of SiOx, SiNy, and SiCz is 10 or less.
【００３０】以上の非線形抵抗膜２８を用い、その他は
第２実施例の構造，材料，駆動方法を用いて動作させた
場合に、上記第２実施例と同様書き込み，読み込みに於
いてクロストーク電流のない安定した不揮発性メモリ装
置が構成可能となる。When the above-described nonlinear resistance film 28 is used and the other components are operated using the structure, material, and driving method of the second embodiment, the crosstalk current in writing and reading is the same as in the second embodiment. It is possible to configure a stable nonvolatile memory device without any problem.
【００３１】また、ＺｎＯに比較して、ＳｉＯｘ，Ｓｉ
Ｎｙ，ＳｉＣｚは組成の制御がより一層容易にできるの
で、メモリ装置の設計が上記第２実施例より容易にでき
ることになる。 （第４実施例）Further, compared to ZnO, SiOx, Si
Since the composition of Ny and SiCz can be more easily controlled, the design of the memory device can be made easier than in the second embodiment. (Fourth embodiment)
【００３２】本発明の第４実施例は、上記非線形抵抗膜
２８を、Ｔａ2 Ｏ5 を用い、陽極酸化で成膜するように
したものである。このような非線形抵抗膜２８を用い、
その他は、前述した第２実施例及び第３実施例の構造，
材料，駆動方法を用いて動作させた場合に、上記第２及
び第３実施例と同様、書き込み，読み込みに於いてクロ
ストーク電流のない安定した不揮発性メモリ装置が可能
となる。 （第５実施例）In the fourth embodiment of the present invention, the non-linear resistance film 28 is formed by anodic oxidation using Ta 2 O 5 . Using such a nonlinear resistance film 28,
Others are the same as those of the second and third embodiments,
When operated by using the material and the driving method, a stable nonvolatile memory device free of crosstalk current in writing and reading can be realized as in the second and third embodiments. (Fifth embodiment)
【００３３】図４の（Ａ）は、本発明の第５実施例の強
誘電体メモリ装置の１セルの断面図である。本実施例
は、上記第２実施例の強誘電体メモリ装置の構造に於け
る強誘電体膜２６と非線形抵抗膜２８をパターニングせ
ずに基板２０全面に残した構造のものである。FIG. 4A is a sectional view of one cell of a ferroelectric memory device according to a fifth embodiment of the present invention. This embodiment has a structure in which the ferroelectric film 26 and the non-linear resistance film 28 in the structure of the ferroelectric memory device of the second embodiment are left over the entire surface of the substrate 20 without being patterned.
【００３４】このような構造にすることにより、第１電
極１２と第２電極２４間で発生するショート不良及びビ
ット電極３０，３２間と第２電極２４もしくは第１電極
１２で発生するショート不良を防ぐことが可能となる。 （第６実施例）図５の（Ａ）は、本発明の第６実施例の
強誘電体メモリ装置の平面図であり、（Ｂ）は（Ａ）の
Ｂ−Ｂ線に沿う断面図である。By adopting such a structure, short-circuit defects occurring between the first electrode 12 and the second electrode 24 and short-circuit defects occurring between the bit electrodes 30 and 32 and between the second electrode 24 and the first electrode 12 can be prevented. Can be prevented. (Sixth Embodiment) FIG. 5A is a plan view of a ferroelectric memory device according to a sixth embodiment of the present invention, and FIG. 5B is a sectional view taken along line BB of FIG. is there.
【００３５】本第６実施例は、上記第５実施例に於ける
第１ビット電極３０、電２ビット電極３２、及び層間絶
縁膜３４が無い構造であり、第１ビット配線電極１６が
第１ビット電極３０と兼用し、また第２ビット配線電極
１８が第２ビット電極３２と兼用されている。The sixth embodiment has a structure in which the first bit electrode 30, the second bit electrode 32, and the interlayer insulating film 34 in the fifth embodiment are not provided, and the first bit wiring electrode 16 is the first bit electrode. The second bit wiring electrode 18 is also used as the second bit electrode 32, also serving as the bit electrode 30.
【００３６】本第６実施例のような構造にすることによ
り、第１ビット電極３０、第２ビット電極３２の成膜及
び形成、さらには層間絶縁膜３４の成膜とコンタクトホ
ール３６の形成が省略されるためにプロセスが簡略さ
れ、スループットの向上及び歩留まり向上につながる。With the structure as in the sixth embodiment, the formation and formation of the first bit electrode 30 and the second bit electrode 32, the formation of the interlayer insulating film 34, and the formation of the contact hole 36 can be performed. Omission simplifies the process, leading to an improvement in throughput and an improvement in yield.
【００３７】以上のように、本発明の強誘電体メモリ装
置は、マトリックス状に形成された複数の強誘電体コン
デンサ素子の一方の電極をデータ電極とし、もう一方の
電極に１組の非線形抵抗素子を並列に配して、上記１組
の非線形抵抗素子の強誘電体素子と接続されていない側
の電極をそれぞれ第１ビット電極、第２ビット電極とし
たことを特徴とするものである。As described above, according to the ferroelectric memory device of the present invention, one electrode of a plurality of ferroelectric capacitor elements formed in a matrix is used as a data electrode, and the other The elements are arranged in parallel, and the electrodes of the one set of non-linear resistance elements which are not connected to the ferroelectric element are a first bit electrode and a second bit electrode, respectively.
【００３８】このような構成の強誘電体メモリ装置にす
ることにより、選択セルへ印可する最大電圧Ｖm を非線
形抵抗素子のスレッシュホールド電圧Ｖthに影響されな
い電圧に設定でき、つまり強誘電体素子の飽和電圧Ｖs
に設定できる（Ｖm ＝Ｖs ）。また、Ｖth＞Ｖm （＝Ｖ
s ）とし強誘電体素子の容量ＣFE》非線形抵抗素子の容
量ＣI とすることで、クロストーク電圧を非線形抵抗素
子側に印加されるように設定してやれば、強誘電体素子
にはクロストーク電圧が印加されず且つ非線形抵抗素子
の抵抗は高抵抗に維持された状態なのでクロストーク電
流が流れないメモリ装置が可能となる。[0038] By the ferroelectric memory device having such a configuration can be set to a voltage not affected the maximum voltage V m to be applied to the selected cell to the threshold voltage V th of the non-linear resistance element, i.e. the ferroelectric element Saturation voltage V s
(V m = V s ). Also, V th > V m (= V
s ) and the capacitance C FE of the ferroelectric element >> The capacitance C I of the non-linear resistance element is set so that the crosstalk voltage is applied to the non-linear resistance element. Since no voltage is applied and the resistance of the nonlinear resistance element is maintained at a high resistance, a memory device in which no crosstalk current flows can be realized.
【００３９】また、一般に強誘電体膜の誘電率は非常に
大きいので、強誘電体素子の容量ＣFE》非線形抵抗素子
の容量ＣI なる非線形抵抗材料の選択幅が広がり、また
非線形抵抗素子のスレッシュホールド電圧Ｖthに関して
は、非線形抵抗膜の組成あるいは面積，厚み等で容易に
可変できるので、非線形抵抗素子の設計幅が広がること
になる。Further, since the dielectric constant of the ferroelectric film is generally very large, the selection range of the non-linear resistance material, ie, the capacitance C FE of the ferroelectric element >> the capacitance C I of the non-linear resistance element, is widened. The threshold voltage V th can be easily varied by the composition, area, thickness, etc. of the nonlinear resistance film, so that the design range of the nonlinear resistance element is widened.
【００４０】[0040]
【発明の効果】以上詳述したように、本発明によれば、
クロストーク電流が流れない安定した強誘電体メモリ装
置を提供することができる。さらに、本発明の強誘電体
メモリ装置によれば、非線形抵抗膜の材料選定及び非線
形抵抗素子の設計幅が広がることになる。As described in detail above, according to the present invention,
A stable ferroelectric memory device in which no crosstalk current flows can be provided. Further, according to the ferroelectric memory device of the present invention, the material selection of the nonlinear resistance film and the design range of the nonlinear resistance element are expanded.
【図１】本発明の第１実施例の強誘電体メモリ装置の等
価回路図である。FIG. 1 is an equivalent circuit diagram of a ferroelectric memory device according to a first embodiment of the present invention.
【図２】（Ａ）は第１実施例の強誘電体メモリ装置の１
セルの等価回路図であり、（Ｂ）は第１実施例の強誘電
体メモリ装置のクロストーク電圧を説明するための１セ
ルの等価回路図である。FIG. 2A is a diagram illustrating a ferroelectric memory device according to a first embodiment;
FIG. 2B is an equivalent circuit diagram of a cell, and FIG. 2B is an equivalent circuit diagram of one cell for explaining a crosstalk voltage of the ferroelectric memory device of the first embodiment.
【図３】（Ａ）は本発明の第２実施例の強誘電体メモリ
装置の平面図であり、（Ｂ）は（Ａ）中のＢ−Ｂ線断面
図である。FIG. 3A is a plan view of a ferroelectric memory device according to a second embodiment of the present invention, and FIG. 3B is a cross-sectional view taken along line BB in FIG.
【図４】（Ａ）は本発明の第５実施例の強誘電体メモリ
装置の断面図であり、（Ｂ）は従来の非線形抵抗素子を
用いた強誘電体メモリ装置の等価回路図である。FIG. 4A is a sectional view of a ferroelectric memory device according to a fifth embodiment of the present invention, and FIG. 4B is an equivalent circuit diagram of a conventional ferroelectric memory device using a non-linear resistance element. .
【図５】（Ａ）は本発明の第６実施例の強誘電体メモリ
装置の平面図であり、（Ｂ）は（Ａ）中のＢ−Ｂ線断面
図である。FIG. 5A is a plan view of a ferroelectric memory device according to a sixth embodiment of the present invention, and FIG. 5B is a sectional view taken along line BB in FIG.
【図６】（Ａ）は従来の非線形抵抗素子を用いた強誘電
体メモリ装置の平面図であり、（Ｂ）は（Ａ）中のＢ−
Ｂ線断面図である。FIG. 6A is a plan view of a conventional ferroelectric memory device using a nonlinear resistance element, and FIG.
It is a B sectional view.
【図７】（Ａ）は強誘電体素子のヒステリシス特性を示
す図であり、（Ｂ）は非線形抵抗素子の電圧−電流特性
を示す図である。7A is a diagram illustrating a hysteresis characteristic of a ferroelectric element, and FIG. 7B is a diagram illustrating a voltage-current characteristic of a non-linear resistance element.
【図８】従来の非線形抵抗素子を用いた強誘電体メモリ
装置の１セルの等価回路図である。FIG. 8 is an equivalent circuit diagram of one cell of a conventional ferroelectric memory device using a nonlinear resistance element.
１０…強誘電体素子、１２…第１電極（データ電極）、
１４…非線形抵抗素子、１６…第１ビット配線電極、１
８…第２ビット配線電極、２０…基板、２２…絶縁膜、
２４…第２電極、２６…強誘電体膜、２８…非線形抵抗
膜、３０…第１ビット電極、３２…第２ビット電極、３
４…層間絶縁膜、３６…コンタクトホール。10 ... ferroelectric element, 12 ... first electrode (data electrode),
14: nonlinear resistance element, 16: first bit wiring electrode, 1
8: second bit wiring electrode, 20: substrate, 22: insulating film,
24 ... second electrode, 26 ... ferroelectric film, 28 ... non-linear resistance film, 30 ... first bit electrode, 32 ... second bit electrode, 3
4 ... interlayer insulating film, 36 ... contact hole.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−314361（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 G11C 11/22 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-4-314361 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 27/105 G11C 11/22
Claims (1)
電体コンデンサ素子と、前記複数の強誘電体コンデンサ
素子それぞれに対応して配された第１及び第２の非線形
抵抗素子の直列回路とを具備し、 前記複数の強誘電体コンデンサ素子それぞれの一方の電
極をデータ電極とし、他方の電極を対応する直列回路の
第１及び第２の非線形抵抗素子の接続点に接続し、前記
直列回路の両端を第１及び第２ビット電極としたことを
特徴とする強誘電体メモリ装置。1. A plurality of ferroelectric capacitor elements formed in a matrix and a series circuit of first and second non-linear resistance elements arranged corresponding to each of the plurality of ferroelectric capacitor elements. One electrode of each of the plurality of ferroelectric capacitor elements is used as a data electrode, and the other electrode is connected to a connection point of the first and second non-linear resistance elements of the corresponding series circuit. A ferroelectric memory device, characterized in that both ends are first and second bit electrodes.
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| JPH06275791A JPH06275791A (en) | 1994-09-30 |
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