JP3243202B2 - パルス伝送回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速パルス信号を低
ジッタで伝送するパルス伝送回路に関する。

【０００２】

【従来の技術】近年、電子計算機、データ通信及び光デ
ィスクの分野において、１００ＭＨｚ以上の高速データ
処理が行われるようになった。従来のパルス伝送回路と
して、特開平４−７１０１６号公報に開示されたものが
知られている。以下、特開平４−７１０１６号公報に開
示されたパルス伝送回路について図９を参照しつつ説明
する。図９は上記公報に示された従来のパルス伝送回路
のブロック図であり、従来のパルス伝送回路は以下のよ
うに構成されている。Ｐ−ＭＯＳトランジスタ１０４
は、外部からの入力がゲートに入力され、ソースがＶＤ
Ｄ電源に接続されている。Ｎ−ＭＯＳトランジスタ１０
５は、外部からの入力がゲートに入力され、ドレインが
接地され、ソースがＰ−ＭＯＳトランジスタ１０４のド
レインに接続されている。Ｐ−ＭＯＳトランジスタ１０
４とＮ−ＭＯＳトランジスタ１０５は、インバートバッ
ファ１０１を構成する。インバータ１０８は、Ｐ−ＭＯ
Ｓトランジスタ１０４のドレインに接続されている。Ｎ
ＯＲゲート１０９は、インバータ１０８の出力と外部か
らの入力とが入力される。ＮＡＮＤゲート１１０は、イ
ンバータ１０８の出力と外部からの入力とが入力され
る。インバータ１１１は、ＮＯＲゲート１０９の出力が
入力される。インバータ１１２は、ＮＡＮＤゲート１１
０の出力が入力される。Ｐ−ＭＯＳトランジスタ１０６
は、インバータ１１１の出力がゲートに入力され、ソー
スがＶＤＤ電源に接続されている。Ｎ−ＭＯＳトランジ
スタ１０７は、インバータ１１２の出力がゲートに入力
され、ドレインが接地され、ソースがＰ−ＭＯＳトラン
ジスタ１０６のドレインに接続されている。インバータ
１０８、ＮＯＲゲート１０９、ＮＡＮＤゲート１１０
は、インバータ１１１、インバータ１１２、Ｐ−ＭＯＳ
トランジスタ１０６、及びＮ−ＭＯＳトランジスタ１０
７は、コントロール部１０２を構成する。負荷容量１０
３は、一端がＰ−ＭＯＳトランジスタ１０４のドレイン
に接続され、他端が接地されている。

【０００３】インバートバッファ１０１への入力（Ｐ−
ＭＯＳトランジスタ１０４及びＮ−ＭＯＳトランジスタ
１０５のゲートへの入力）がＧＮＤレベルのとき、負荷
容量１０３はＶＤＤレベルまで充電される。負荷容量１
０３がＶＤＤレベルまで充電されたときに、インバート
バッファ１０１への入力をＶＤＤレベルにするとＮ−Ｍ
ＯＳトランジスタ１０５は導通する。負荷容量１０３に
充電された電荷がＮ−ＭＯＳトランジスタ１０５を介し
て放電される。ＮＯＲゲート１０９及びＮＡＮＤゲート
１１０に入力される電圧の差が、それぞれＮＯＲゲート
１０９及びＮＡＮＤゲート１１０のスレッショルド電圧
に達するとＮ−ＭＯＳトランジスタ１０７が導通する。
負荷容量１０３に充電された電荷がＮ−ＭＯＳトランジ
スタ１０５及びＮ−ＭＯＳトランジスタ１０７を介して
放電される。以上のように、負荷容量１０３に充電され
た電荷は、分散して放電される。従って、図９のような
回路構成にすれば、オーバシュートを抑制することがで
きる。

【０００４】

【発明が解決しようとする課題】しかし、従来のパルス
伝送回路では、伝送路の寄生容量によってトランジスタ
の駆動電流が振動する。このため、出力であるパルス信
号のパルスエッジに変動が生じ、位相ずれが生じる。本
発明は、伝送路に寄生容量があり、１００ＭＨｚを超え
る高速の２つのパルス信号を伝送した場合にも、２つの
パルス信号の位相ずれをおさえることのできるパルス伝
送回路を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明のパルス伝送回路
は、第１の出力から第１のデジタル信号を出力し、第２
の出力から前記第１のデジタル信号に同期した第２のデ
ジタル信号を出力するデジタルデータ発生回路、前記デ
ジタルデータ発生回路が出力する前記第１のデジタル信
号が入力される第１のエミッタフォロワ回路と前記デジ
タルデータ発生回路が出力する前記第２のデジタル信号
が入力され第１のエミッタフォロワ回路と同じ構成の第
２のエミッタフォロワ回路とを有するエミッタフォロワ
回路対、前記第１のエミッタフォロワ回路の出力に一端
が接続された第１の伝送路、前記第２のエミッタフォロ
ワ回路の出力に一端が接続された第２の伝送路、及び前
記第１の伝送路と前記第２の伝送路により伝送されるデ
ジタル信号の位相を比較する位相比較器、を具備する。
以上のように２つのエミッタフォロワ回路を対にしたエ
ミッタフォロワ回路対を備えたパルス伝送回路を構成す
れば、第１の伝送路及び第２の伝送路に寄生容量があ
り、１００ＭＨｚを超える高速の２つのパルス信号を伝
送する場合にも、その位相ずれをおさえることができ
る。

【０００６】本発明の別の観点によるパルス伝送回路
は、第１の出力から第１のデジタル信号を出力し、第２
の出力から前記第１のデジタル信号に同期し極性が反対
でクロック周期が同じ第２のデジタル信号を出力し、第
３の出力から前記第１のデジタル信号に同期した第３の
デジタル信号を出力し、第４の出力から前記第３のデジ
タル信号に同期し極性が反対でクロック周期が同じ第４
のデジタル信号を出力するデジタルデータ発生回路、前
記デジタルデータ発生回路が出力する前記第１のデジタ
ル信号が入力される第１のエミッタフォロワ回路と前記
デジタルデータ発生回路が出力する前記第２のデジタル
信号が入力され第１のエミッタフォロワ回路と同じ構成
の第２のエミッタフォロワ回路とを有する第１のエミッ
タフォロワ回路対、前記第１のエミッタフォロワ回路の
出力に一端が接続された第１の伝送路、前記第２のエミ
ッタフォロワ回路の出力に一端が接続された第２の伝送
路、前記第１の伝送路の他端と前記第２の伝送路の他端
に一端が接続され、前記第１の伝送路と前記第２の伝送
路により伝送されるデジタル信号を比較する第１の比較
器、前記デジタルデータ発生回路が出力する前記第３の
デジタル信号が入力され前記第１のエミッタフォロワ回
路と同じ構成の第３のエミッタフォロワ回路と前記デジ
タルデータ発生回路が出力する前記第４のデジタル信号
が入力され前記第１のエミッタフォロワ回路と同じ構成
の第４のエミッタフォロワ回路とを有する第２のエミッ
タフォロワ回路対、前記第３のエミッタフォロワ回路の
出力に一端が接続された第３の伝送路、前記第４のエミ
ッタフォロワ回路の出力に一端が接続された第４の伝送
路、前記第３の伝送路の他端と前記第４の伝送路の他端
に一端が接続され、前記第１の伝送路と前記第２の伝送
路により伝送されるデジタル信号を比較する第２の比較
器、及び前記第１の比較器と前記第２の比較器から入力
されるデジタル信号の位相を比較する位相比較器、を具
備する。以上のように２つのエミッタフォロワ回路を対
にした２つのエミッタフォロワ回路対を備えたパルス伝
送回路を構成すれば、各伝送路に寄生容量があり、１０
０ＭＨｚを超える高速の２つのパルス信号を伝送する場
合にも、その位相ずれを効果的におさえることができ
る。

【０００７】上述のパルス伝送回路において、前記第１
乃至第４の各エミッタフォロワ回路は、前記第１乃至第
４の各エミッタフォロワ回路に入力されるデジタル信号
がベースに入力されるトランジスタ、前記トランジスタ
のエッミタに一端が接続された抵抗、及び前記抵抗の他
端に接続され前記抵抗を介して電流を流す電流バイアス
回路、を有する。トランジスタと電流バイアス回路との
間に抵抗を組み入れることで、第１乃至第４の各エミッ
タフォロワ回路の位相余裕を大きくすることができる。

【発明の実施の形態】

【０００８】以下、本発明の実施の形態について図１乃
至図８を用いて説明する。 《実施例１》図１は本発明の実施例１におけるパルス伝
送回路のブロック図を示している。デジタルデータ発生
回路１は、第１のデジタル信号ａと第２のデジタル信号
ｂを発生し、第１の出力から第１のデジタル信号ａを出
力し、第２の出力から第２のデジタル信号ｂを出力す
る。第１のデジタル信号ａは基準信号であり、時間周期
のクロック信号である。第２のデジタル信号ｂは、第１
のデジタル信号と同期し、エッジからエッジの時間の長
さでデータを表わすシリアルデータ信号である。第１の
トランジスタ１１は、コレクタがＶＣＣ電源に接続さ
れ、ベースがデジタルデータ発生回路１の第１の出力に
接続されている。第１のトランジスタ１１は、ｎｐｎト
ランジスタである。第１の抵抗１２は一端がトランジス
タ１１のエミッタに接続されている。第１の電流バイア
ス回路１３は第１の抵抗１２の他端に接続されており、
例えばカレントミラー回路で構成される。第１のトラン
ジスタ１１、第１の抵抗１２及び第１の電流バイアス回
路１３で第１のエミッタフォロワ回路２を構成する。第
１の抵抗１２は、第１のエミッタフォロア回路２の開ル
ープ特性における位相余裕を大きくする作用を有する。
第１の伝送路３は、一端が第１の抵抗１２と第１の電流
バイアス回路１３の接続点に接続されており、デジタル
信号を伝送する。

【０００９】第２のトランジスタ１４は、コレクタがＶ
ＣＣ電源に接続され、ベースがデジタルデータ発生回路
１の第２の出力に接続されている。第２のトランジスタ
１５は、ｎｐｎトランジスタである。第２の抵抗１５は
一端が第２のトランジスタ１４のエミッタに接続されて
いる。第２の電流バイアス回路１６は第２の抵抗１５の
他端に接続され、例えばカレントミラー回路で構成され
る。第２のトランジスタ１４、第２の抵抗１５及び第２
の電流バイアス回路１６で第２のエミッタフォロワ回路
４を構成する。第２の抵抗１５は、第２のエミッタフォ
ロア回路４の開ループ特性における位相余裕を大きくす
る作用を有する。なお、第２のエミッタフォロワ回路４
は第１のエミッタフォロワ回路２と同じ構成である。第
２の伝送路５は、一端が第２の抵抗１５と第２の電流バ
イアス回路１６の接続点に接続され、デジタル信号を伝
送する。位相比較器６は、第１の伝送路３の他端および
第２の伝送路５の他端に接続されている。位相比較器６
は、第１の伝送路３から伝送されてきた第３のデジタル
信号Ａと第２の伝送路４から伝送されてきた第４のデジ
タル信号Ｂの位相を比較し、第４のデジタル信号Ｂの符
号を判別する。

【００１０】次に、パルス伝送回路の動作について図２
を参照しつつ説明する。なお、第１のエミッタフォロワ
回路２と第２のエミッタフォロワ回路４の構成が同じで
あるため、第１のエミッタフォロワ回路２側について説
明する。図２は図１のパルス伝送回路の第１のエミッタ
フォロワ回路２側の等価回路を示している。デジタル発
生回路１は、第１の出力を等価回路で表した電圧源２０
と一端が電圧源２０に接続されたデジタルデータ発生回
路１の出力抵抗を表した抵抗２１で表される。第１のト
ランジスタ１１は、ベース抵抗を表した抵抗２２、一端
が抵抗２２に接続され入力抵抗を表した抵抗２３、抵抗
２３と並列に接続されベース蓄積容量を表したコンデン
サ２４、抵抗２３の他端に接続され抵抗２３とコンデン
サ２４の並列回路の両端に電圧が発生したときにコンダ
クタンスで電流を流す等価電流源を表した電流源２５、
及び一端が抵抗２３の他端に接続されエミッタ抵抗を表
した抵抗２６で表される。ここで、抵抗２３とコンデン
サ２４の並列回路の合成インピーダンスはトランジスタ
の特性と電流源２５が出力する電流の大きさに依存す
る。なお、抵抗２１と抵抗２２の合成抵抗の抵抗値は、
抵抗２１の抵抗値によりほぼ決定され、５０Ω乃至５ｋ
Ωである。

【００１１】第１の抵抗１２は、抵抗２７で表される。
第１の電流バイアス回路１３及び第１の伝送路３は、第
１の電流バイアス回路１３の等価抵抗を表した抵抗２
８、及び第１の電流バイアス回路１３の等価容量と第１
の伝送路３の寄生容量の合成容量を表したコンデンサ２
９で表される。ここで、第１の電流バイアス回路１３が
トランジスタを用いたカレントミラー回路で構成された
場合、抵抗２８の抵抗値は、カレントミラー回路の出力
側のトランジスタのアーリー電圧と電流値に依存する。
第１の伝送路３が集積回路のパッケージのリードとプリ
ント基板配線で構成されている場合、通常、第１の伝送
路３の寄生容量の容量値は、０ＰＦ乃至３０ＰＦであ
り、コンデンサ２９の容量値もほぼ０ＰＦ乃至３０ＰＦ
である。

【００１２】電圧源２０の出力電圧が変動した場合の等
価回路の動作について定性的に説明する。電圧源２０の
出力電圧が変動し増加すると、抵抗２３とコンデンサ２
４の並列回路の両端にかかる電圧（以下、第１電圧と称
す）が増加する。第１電圧が増加すると、電流源２５が
出力する電流が増加する。抵抗２６と抵抗２７と抵抗２
８及びコンデンサ２９の並列回路とからなる直列回路に
流れる電流が増加し、抵抗２３とコンデンサ２４の並列
回路、抵抗２６、及び電流源２５の接続点（以下、第１
接続点と称す）の電位は増加する。ここで、第１接続点
の電位は、抵抗２８とコンデンサ２９の並列回路が接地
された接地点の電位を基準にした電位である。なお、以
下において第１接続点の電位という場合は、抵抗２８と
コンデンサ２９の並列回路が接地された接地点の電位を
基準にした電位である。第１接続点の電位が増加するた
め、第１電圧は減少する。そして、電流源２５が出力す
る電流が小さくなる。

【００１３】電圧源２０の出力電圧が変動し減少する
と、第１電圧は減少する。第１電圧が減少すると、電流
源２５が出力する電流が減少する。抵抗２６と抵抗２７
と抵抗２８及びコンデンサ２９の並列回路とからなる直
列回路に流れる電流が減少し、第１接続点の電位は減少
する。第１接続点の電位が減少するため、第１電圧は増
加する。そして、電流源２５が出力する電流が大きくな
る。以上のように、第１のエミッタフォロア回路２は直
列−直列型のフィードバック系である。同様に、第２の
エミッタフォロア回路４も直列−直列型のフィードバッ
ク系である。

【００１４】次に、図２で説明した等価回路を用いて、
第１のエミッタフォロア回路２により構成される直列−
直列型のフィードバック系の一巡伝達関数について示
す。図２の等価回路において、電圧源２０の出力電圧の
値をＶｉｎと定義する。抵抗２１の抵抗値をｒ１、抵抗
２２の抵抗値をｒ２、抵抗２３の抵抗値をｒ３、抵抗２
６の抵抗値をｒ４、抵抗２７の抵抗値をｒ５、及び抵抗
２８の抵抗値をｒ６と定義する。コンデンサ２４の容量
値をＣ１、及びコンデンサ２９の容量値をＣ２と定義す
る。トランジスタのコンダクタンスをｇｍと定義する。
以上のように定義すると、抵抗２３とコンデンサ２４の
並列回路の両端に発生する電圧、電流源２５が出力する
電流、電流源２５が出力する電流のみで抵抗２６と抵抗
２７と抵抗２８及びコンデンサ２９の並列回路とからな
る直列回路の両端に発生する電圧は、式（１）、式
（２）及び式（３）のような関係にある。なお、Ｖ１は
抵抗２３とコンデンサ２４の並列回路の両端に発生する
電圧を、Ｉは電流源２５が出力する電流を、Ｖ２は、電
流源２５が出力する電流のみで抵抗２６と抵抗２７と抵
抗２８及びコンデンサ２９の並列回路とからなる直列回
路の両端に発生する電圧を表している。 Ｖ１＝Ｚ２×（Ｖｉｎ−Ｖ２）／（Ｚ１＋Ｚ２＋Ｚ３） （１） Ｉ＝ｇｍ×Ｖ１ （２） Ｖ２＝Ｚ３×Ｉ （３） ただし、 Ｚ１＝ｒ１＋ｒ２ Ｚ２＝ｒ３／（ｒ３×Ｃ１×ｓ＋１） Ｚ３＝ｒ４＋ｒ５＋ｒ６／（ｒ６×Ｃ２×ｓ＋１） なお、ｓはラプラス変換の複素変数で、以下のように表
される。 ｓ＝ｊ×ω ｊは虚数単位、ωは角周波数である。

【００１５】このフィードバック系の一巡伝達関数をＧ
Ｈとすると、ベース電流がコレクタ電流よりも十分小さ
い場合、ＧＨは式（４）のように表わされる。 ＧＨ＝Ｖ２／Ｖｉｎ＝ｇｍ×Ｚ２×Ｚ３／（Ｚ１＋Ｚ２＋Ｚ３） （４）

【００１６】古典制御理論では、フィードバック系にお
いて、一巡伝達関数より求まる位相余裕が３０°以上あ
ればフィードバック系は安定であり、位相余裕が１２０
°以下であれば整定までに要する時間が短いことが知ら
れている。そして、フィードバック系を安定にすること
により、閉ループ特性の周波数に対する群遅延特性の変
動を小さくすることができる。

【００１７】以下、フィードバック系の位相余裕につい
てコンピュータシミュレーションを行った結果を図３乃
至図５に示す。なお、１００ＭＨｚ以上の帯域でも第１
のトランジスタ１１が動作できるように第１の電流バイ
アス回路１３が流す電流の値が１ｍＡ乃至１０ｍＡの範
囲でコンピュータシミュレーションを行っている。な
お、図中のＪは、第１の電流バイアス回路が流す電流値
を表している。図３の（ａ）は、抵抗２６と抵抗２７の
合成抵抗の抵抗値とゲイン交点周波数値の関係を示す特
性図である。図３の（ｂ）は、抵抗２６と抵抗２７の合
成抵抗の抵抗値と位相余裕の関係を示す特性図である。
なお、図３は、典型的な集積回路のパッケージのリード
とプリント基板に寄生する容量値の最大値の和を想定
し、コンデンサ２９の容量値を３０ＰＦに設定した場合
である。また、抵抗２６と抵抗２７の合成抵抗の抵抗値
は、抵抗２６（図１の第１の抵抗１２）の抵抗値でほぼ
決まり、コンデンサ２９の容量値は、第１の伝送路３の
寄生容量によりほぼ決まる。ゲイン交点周波数は、ゲイ
ン余裕が０（ｄＢ）になる周波数である。図３の（ａ）
より、電流値が増加するとゲイン交点周波数の値が増加
し、電流値の変化に対するゲイン交点周波数の増加量が
大きいことがわかる。また、ゲイン交点周波数は、抵抗
２６の抵抗値の増大とともに大きくなるが、その増加量
は小さいことがわかる。図３の（ｂ）より、コンデンサ
２９の容量値が３０ＰＦの場合に、安定でかつ整定時間
の短い第１のエミッタフォロワ回路２を構成できること
がわかる。

【００１８】図４の（ａ）は、抵抗２６と抵抗２７の合
成抵抗の抵抗値とゲイン交点周波数値の関係を示す特性
図である。図４の（ｂ）は、抵抗２６と抵抗２７の合成
抵抗の抵抗値と位相余裕の関係を示す特性図である。な
お、図４は、典型的な集積回路のパッケージのリードと
プリント基板に寄生する容量値の標準値の和を想定し、
コンデンサ２９の容量値を１０ＰＦに設定した場合であ
る。図４の（ａ）より、電流値が増加するとゲイン交点
周波数の値が増加し、電流値の変化に対するゲイン交点
周波数の増加量が大きいことがわかる。図４の（ｂ）よ
り、コンデンサ２９の容量値が１０ＰＦの場合に、安定
でかつ整定時間の短い第１のエミッタフォロワ回路２を
構成できることがわかる。

【００１９】図５の（ａ）は、抵抗２６と抵抗２７の合
成抵抗の抵抗値とゲイン交点周波数値の関係を示す特性
図である。図５の（ｂ）は、抵抗２６と抵抗２７の合成
抵抗の抵抗値と位相余裕の関係を示す特性図である。な
お、図５は、典型的な集積回路のパッケージのリードと
プリント基板に寄生する容量値の最小値の和を想定し、
コンデンサ２９の容量値を０ＰＦに設定した場合であ
る。図５の（ａ）より、電流値が増加するとゲイン交点
周波数の値が増加し、電流値の変化に対するゲイン交点
周波数の増加量が大きいことがわかる。図５の（ｂ）よ
り、コンデンサ２９の容量値が０ＰＦの場合に、安定で
かつ整定時間の短い第１のエミッタフォロワ回路２を構
成できることがわかる。

【００２０】図３乃至図５において、位相余裕が３０°
乃至１２０°の範囲になるように第１のエミッタフォロ
ワ回路２を構成すれば、第１のエミッタフォロワ回路２
は、集積回路のパッケージのリードとプリント基板に寄
生する容量の容量値の範囲内で、安定しかつ整定時間の
短いフィードバック系となる。従って、位相比較器６に
パルス変動の小さい第３のディジタル信号Ａを入力する
ことができる。

【００２１】第２のエミッタフォロワ回路４を第１のエ
ミッタフォロワ回路２と同様に構成すれば、第２のエミ
ッタフォロワ回路４が、集積回路のパッケージのリード
とプリント基板に寄生する容量の容量値の範囲内で、安
定しかつ整定時間の短いフィードバック系となる。従っ
て、位相比較器６にパルス変動の小さい第４のディジタ
ル信号Ｂを入力することができる。

【００２２】図６は、図１のパルス伝送回路の各デジタ
ル信号の概略図である。なお、位相余裕が３０°乃至１
２０°の範囲になるように、第１のエミッタフォロワ回
路２及び第２のエミッタフォロワ回路４を構成した場合
である。デジタルデータ発生回路１は、図６に示すよう
な第１のデジタル信号ａ及び第２のデジタル信号ｂをそ
れぞれ第１のエミッタフォロワ回路２及び第２のエミッ
タフォロワ回路４に出力する。第１のエミッタフォロワ
回路２及び第２のエミッタフォロワ回路４は、それぞ
れ、図６に示すような第３のデジタル信号Ａ及び第４の
デジタル信号Ｂを位相比較器６に出力する。位相比較器
６は、第３のデジタル信号Ａ及び第４のデジタル信号Ｂ
の位相を比較し、第４のデジタル信号の符号を判別す
る。

【００２３】各伝送路に寄生容量があり１００ＭＨｚを
こえる帯域でも、位相比較器６に入力される第３のデジ
タル信号Ａのエッジと第４のデジタル信号Ｂのエッジの
時間間隔Ｙ（図６）は、第１のデジタル信号ａのエッジ
と第２のデジタル信号ｂのエッジの時間間隔Ｘ（図６）
と一致する。このように、第１のエッミタフォロワ回路
２及び第２のエッミタフォロワ回路４を対にしてパルス
伝送回路を構成することにより、第３のデジタル信号Ａ
と第４のデジタル信号Ｂの位相ずれが抑えられ、位相比
較器６は、第４のデジタル信号Ｂの符号を正しく判別す
ることができる。

【００２４】なお、実施例１においてはｎｐｎトランジ
スタを用いた場合であるが、ｐｎｐトランジスタや電界
効果トランジスタを用いて同様の効果が得られる。実施
例１において、第１の伝送路及び第２の伝送路を同一形
状、同一寸法及び同一材料にすれば、位相比較器に入力
されるデジタル信号の位相ずれを効果的に抑えることが
できる。また、第１の伝送路と第２の伝送路を相隣り合
う位置に配置すれば、位相比較器に入力されるデジタル
信号の位相ずれを効果的に抑えることができる。実施例
１において、２つのエミッタフォロワ回路を有するエミ
ッタフォロワ回路対と位相比較器とをそれぞれプリント
基板上でＩＣ化し、ＩＣ化されたエミッタフォロワ回路
対と位相比較器間を接続するように第１の伝送路及び第
２の伝送路を構成してもよい。

【００２５】《実施例２》図７は本発明の実施例２にお
けるパルス伝送回路のブロック図を示している。デジタ
ルデータ発生回路３１は、第１のデジタル信号ｃ、第２
のデジタル信号ｄ、第３のデジタル信号ｅ、及び第４の
デジタル信号ｆを発生する。デジタルデータ発生回路３
１は、第１の出力から第１のデジタル信号ｃを出力し、
第２の出力から第２のデジタル信号ｄを出力し、第３の
出力から第３のデジタル信号ｅを出力し、第４の出力か
ら第４のデジタル信号ｆを出力する。第１のデジタル信
号ｃは基準信号であり、時間周期のクロック信号であ
る。第２のデジタル信号ｄは、第１のデジタル信号ｃに
同期し極性が反対でクッロク周期が同じクロック信号で
ある。第３のデジタル信号ｅは、第１のデジタル信号に
同期し、エッジからエッジの時間の長さでデータを表わ
すシリアルデータ信号である。第４のデジタル信号ｆ
は、第３のデジタル信号ｅに同期し極性が反対でクッロ
ク周期が同じ信号である。

【００２６】第１のエミッタフォロワ回路３２は、デジ
タルデータ発生回路３１が出力する第１のデジタルデー
タｃが入力される。第１の伝送路３３は、一端が第１の
エミッタフォロワ回路３２の出力端に接続されており、
デジタル信号を伝送する。第２のエミッタフォロワ回路
３４は、デジタルデータ発生回路３１が出力する第２の
デジタルデータｄが入力される。第２の伝送路３５は、
一端が第２のエミッタフォロワ回路３４の出力端に接続
されており、デジタル信号を伝送する。第１の比較器３
６は、第１の伝送路３３の他端および第２の伝送路３５
の他端に接続されている。第１の比較器３６は、第１の
伝送路３３により伝送された第５のデジタル信号Ｃと第
２の伝送路３５により伝送された第６のデジタル信号Ｄ
の電圧値を比較し、第５のデジタル信号Ｃの電圧値が大
きい場合に振幅１、第６のデジタル信号Ｄの電圧値が大
きい場合に振幅０のデジタルデータを出力する。

【００２７】第３のエミッタフォロワ回路３７は、デジ
タルデータ発生回路３１が出力する第３のデジタルデー
タｅが入力される。第３の伝送路３８は、一端が第３の
エミッタフォロワ回路３７の出力端に接続されており、
デジタル信号を伝送する。第４のエミッタフォロワ回路
３９は、デジタルデータ発生回路３１が出力する第４の
デジタルデータｆが入力される。第４の伝送路４０は、
一端が第４のエミッタフォロワ回路３９の出力端に接続
されており、デジタル信号を伝送する。第２の比較器４
１は、第３の伝送路３８の他端および第４の伝送路４０
の他端に接続されている。第２の比較器４１は、第３の
伝送路３８により伝送された第７のデジタル信号Ｅと第
４の伝送路４０により伝送された第８のデジタル信号Ｆ
の電圧値を比較し、第７のデジタル信号Ｅの電圧値が大
きい場合に振幅１、第８のデジタル信号Ｆの電圧値が大
きい場合に振幅０のデジタルデータを出力する。

【００２８】位相比較器４２は、第１の比較器３６及び
第２の比較器４１から入力される第９のデジタル信号Ｇ
と第１０のデジタル信号Ｈの位相を比較し、第１０のデ
ジタル信号Ｈの符号を判別する。なお、第１のエミッタ
フォロワ回路３２、第２のエミッタフォロワ回路３４、
第３のエミッタフォロワ回路３７及び第４のエミッタフ
ォロワ回路３９の構成は、例えば実施例１で示した第１
のエミッタフォロワ回路２と同じである。

【００２９】図８は、図７のパルス伝送回路の各デジタ
ル信号の概略図である。デジタルデータ発生回路３１
は、図８に示すような第１のデジタル信号ｃ、第２のデ
ジタル信号ｄ、第３のデジタル信号ｅ及び第４のデジタ
ル信号ｆをそれぞれ第１のエミッタフォロワ回路３２、
第２のエミッタフォロワ回路３４、第３のエミッタフォ
ロワ回路３７及び第４のエミッタフォロワ回路３９に出
力する。第１のエミッタフォロワ回路３２及び第２のエ
ミッタフォロワ回路３４は、それぞれ、図８に示すよう
な第５のデジタル信号Ｃ及び第６のデジタル信号Ｄを第
１の比較器３６に出力する。第３のエミッタフォロワ回
路３７及び第４のエミッタフォロワ回路３９は、それぞ
れ、図８に示すような第７のデジタル信号Ｅ及び第８の
デジタル信号Ｆを第２の比較器４１に出力する。なお、
実施例２においては、実施例１と異なり、第１のエミッ
タフォロワ回路３２、第２のエミッタフォロワ回路３
４、第３のエミッタフォロワ回路３７及び第４のエミッ
タフォロワ回路３９が出力する出力信号の立ち上がり及
び立ち下がりに要する短い時間も考慮している。第１の
比較器３６及び第２の比較器４１は、それぞれ、図８に
示すような第９のデジタル信号Ｇ及び第１０のデジタル
信号Ｈを位相比較器に出力する。位相比較器４２は、第
９のデジタル信号Ｇ及び第１０のデジタル信号Ｈの位相
を比較し、第１０のデジタル信号Ｈの符号を判別する。

【００３０】各伝送路に寄生容量があり１００ＭＨｚを
こえる帯域で、かつ各エミッタフォロワ回路の出力にお
いて立ち上がり時間及び立ち下がり時間を考慮に入れた
場合でも、位相比較器６に入力される第９のデジタル信
号Ｇのエッジと第１０のデジタル信号Ｈのエッジの時間
間隔Ｙ（図８）は、第１のデジタル信号ｃのエッジと第
３のデジタル信号ｅのエッジの時間間隔Ｘ（図８）と一
致する。このように、基準信号用に第１のエミッタフォ
ロワ回路３２及び第２のエミッタフォロワ回路３４を有
するエミッタフォロワ回路対を構成し、信号用に第３の
エミッタフォロワ回路３７及び第４のエミッタフォロワ
回路３９を有するエミッタフォロワ回路対を構成するこ
とにより、第９のデジタル信号Ｇと第１０のデジタル信
号Ｈの位相ずれが効果的に抑えられ、位相比較器６は、
第１０のデジタル信号Ｈの符号を正しく判別することが
できる。

【００３１】なお、実施例２において、第１の伝送路、
第２の伝送路、第３の伝送路及び第４の伝送路を同一形
状、同一寸法及び同一材料にすれば、位相比較器に入力
されるデジタル信号の位相ずれを効果的に抑えることが
できる。また、第１の伝送路、第２の伝送路、第３の伝
送路及び第４の伝送路を相隣り合う位置に配置すれば、
位相比較器に入力されるデジタル信号の位相ずれを効果
的に抑えることができる。

【００３２】

【発明の効果】本発明によれば、伝送路に寄生容量があ
り、１００ＭＨｚを超える２つの高速のパルス信号を伝
送する場合でも、位相比較器に入力されるパルス信号の
符号を正確に判別することができる。

【図面の簡単な説明】

【図１】 本発明の実施例１におけるパルス伝送回路を
示すブロック図である。

【図２】 図１のパルス伝送回路の動作を説明する回路
図である。

【図３】 （ａ）は、第１のエミッタフォロワ回路のゲ
イン交点周波数を、（ｂ）は第１のエミッタフォロワ回
路の位相余裕を示す特性図である。

【図４】 （ａ）は、第１のエミッタフォロワ回路のゲ
イン交点周波数を、（ｂ）は第１のエミッタフォロワ回
路の位相余裕を示す特性図である。

【図５】 （ａ）は、第１のエミッタフォロワ回路のゲ
イン交点周波数を、（ｂ）は第１のエミッタフォロワ回
路の位相余裕を示す特性図である。

【図６】 図１のパルス伝送回路におけるディジタル信
号の概略図である。

【図７】 本発明の実施例２におけるパルス伝送回路の
一例を示すブロック図である。

【図８】 図７のパルス伝送回路におけるディジタル信
号の概略図である。

【図９】 従来のパルス伝送回路を示すブロック図であ
る。

【符号の説明】

１ デジタルデータ発生回路 ２ 第１のエミッタフォロア回路 ３ 第１の伝送路 ４ 第２のエミッタフォロア回路 ５ 第２の伝送路 ６ 位相比較器 １１ 第１のトランジスタ １２ 第１の抵抗 １３ 第１の電流バイアス回路 １４ 第２のトランジスタ １５ 第２の抵抗 １６ 第２の電流バイアス回路 ３１ デジタルデータ発生回路 ３２ 第１のエミッタフォロア回路 ３３ 第１の伝送路 ３４ 第２のエミッタフォロア回路 ３５ 第２の伝送路 ３６ 第１の比較器 ３７ 第３のエミッタフォロア回路 ３８ 第３の伝送路 ３９ 第４のエミッタフォロア回路 ４０ 第４の伝送路 ４１ 第２の比較器 ４２ 位相比較器

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 第１の出力から第１のデジタル信号を出
   力し、第２の出力から前記第１のデジタル信号に同期し
   た第２のデジタル信号を出力するデジタルデータ発生回
   路、 前記デジタルデータ発生回路が出力する前記第１のデジ
   タル信号が入力される第１のエミッタフォロワ回路と前
   記デジタルデータ発生回路が出力する前記第２のデジタ
   ル信号が入力され第１のエミッタフォロワ回路と同じ構
   成の第２のエミッタフォロワ回路とを有するエミッタフ
   ォロワ回路対、 前記第１のエミッタフォロワ回路の出力に一端が接続さ
   れた第１の伝送路、 前記第２のエミッタフォロワ回路の出力に一端が接続さ
   れた第２の伝送路、及び前記第１の伝送路と前記第２の
   伝送路により伝送されるデジタル信号の位相を比較する
   位相比較器、 を具備するパルス伝送回路。
2. 【請求項２】 第１の出力から第１のデジタル信号を出
   力し、第２の出力から前記第１のデジタル信号に同期し
   極性が反対でクロック周期が同じ第２のデジタル信号を
   出力し、第３の出力から前記第１のデジタル信号に同期
   した第３のデジタル信号を出力し、第４の出力から前記
   第３のデジタル信号に同期し極性が反対でクロック周期
   が同じ第４のデジタル信号を出力するデジタルデータ発
   生回路、 前記デジタルデータ発生回路が出力する前記第１のデジ
   タル信号が入力される第１のエミッタフォロワ回路と前
   記デジタルデータ発生回路が出力する前記第２のデジタ
   ル信号が入力され第１のエミッタフォロワ回路と同じ構
   成の第２のエミッタフォロワ回路とを有する第１のエミ
   ッタフォロワ回路対、 前記第１のエミッタフォロワ回路の出力に一端が接続さ
   れた第１の伝送路、 前記第２のエミッタフォロワ回路の出力に一端が接続さ
   れた第２の伝送路、 前記第１の伝送路と前記第２の伝送路により伝送される
   デジタル信号を比較する第１の比較器、 前記デジタルデータ発生回路が出力する前記第３のデジ
   タル信号が入力され前記第１のエミッタフォロワ回路と
   同じ構成の第３のエミッタフォロワ回路と前記デジタル
   データ発生回路が出力する前記第４のデジタル信号が入
   力され前記第１のエミッタフォロワ回路と同じ構成の第
   ４のエミッタフォロワ回路とを有する第２のエミッタフ
   ォロワ回路対、 前記第３のエミッタフォロワ回路の出力に一端が接続さ
   れた第３の伝送路、 前記第４のエミッタフォロワ回路の出力に一端が接続さ
   れた第４の伝送路、 前記第３の伝送路と前記第４の伝送路により伝送される
   デジタル信号を比較する第２の比較器、及び前記第１の
   比較器と前記第２の比較器から入力されるデジタル信号
   の位相を比較する位相比較器、 を具備するパルス伝送回路。
3. 【請求項３】 前記第１乃至第４の各エミッタフォロワ
   回路は、 前記第１乃至第４の各エミッタフォロワ回路に入力され
   るデジタル信号がベースに入力されるトランジスタ、 前記トランジスタのエッミタに一端が接続された抵抗、
   及び前記抵抗の他端に接続され前記抵抗を介して電流を
   流す電流バイアス回路、 を有する請求項１又は請求項２に記載のパルス伝送回
   路。
4. 【請求項４】 前記第１乃至第４の各伝送路が、 同一形状、同一寸法及び同一材料である、 請求項１または請求項２に記載のパルス伝送回路。
5. 【請求項５】 前記第１乃至第４の各伝送路が、隣り合
   う位置に配置された、 請求項１または請求項２に記載のパルス伝送回路。
6. 【請求項６】 前記第１及び第２の各伝送路が、ＩＣ化
   された前記エミッタフォロワ回路対及び前記位相比較器
   を接続する伝送回路として構成された、請求項１に記載
   のパルス伝送回路。