JP3243202B2 - パルス伝送回路 - Google Patents
パルス伝送回路Info
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- JP3243202B2 JP3243202B2 JP15405097A JP15405097A JP3243202B2 JP 3243202 B2 JP3243202 B2 JP 3243202B2 JP 15405097 A JP15405097 A JP 15405097A JP 15405097 A JP15405097 A JP 15405097A JP 3243202 B2 JP3243202 B2 JP 3243202B2
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Description
【0001】
【発明の属する技術分野】本発明は高速パルス信号を低
ジッタで伝送するパルス伝送回路に関する。
ジッタで伝送するパルス伝送回路に関する。
【0002】
【従来の技術】近年、電子計算機、データ通信及び光デ
ィスクの分野において、100MHz以上の高速データ
処理が行われるようになった。従来のパルス伝送回路と
して、特開平4−71016号公報に開示されたものが
知られている。以下、特開平4−71016号公報に開
示されたパルス伝送回路について図9を参照しつつ説明
する。図9は上記公報に示された従来のパルス伝送回路
のブロック図であり、従来のパルス伝送回路は以下のよ
うに構成されている。P−MOSトランジスタ104
は、外部からの入力がゲートに入力され、ソースがVD
D電源に接続されている。N−MOSトランジスタ10
5は、外部からの入力がゲートに入力され、ドレインが
接地され、ソースがP−MOSトランジスタ104のド
レインに接続されている。P−MOSトランジスタ10
4とN−MOSトランジスタ105は、インバートバッ
ファ101を構成する。インバータ108は、P−MO
Sトランジスタ104のドレインに接続されている。N
ORゲート109は、インバータ108の出力と外部か
らの入力とが入力される。NANDゲート110は、イ
ンバータ108の出力と外部からの入力とが入力され
る。インバータ111は、NORゲート109の出力が
入力される。インバータ112は、NANDゲート11
0の出力が入力される。P−MOSトランジスタ106
は、インバータ111の出力がゲートに入力され、ソー
スがVDD電源に接続されている。N−MOSトランジ
スタ107は、インバータ112の出力がゲートに入力
され、ドレインが接地され、ソースがP−MOSトラン
ジスタ106のドレインに接続されている。インバータ
108、NORゲート109、NANDゲート110
は、インバータ111、インバータ112、P−MOS
トランジスタ106、及びN−MOSトランジスタ10
7は、コントロール部102を構成する。負荷容量10
3は、一端がP−MOSトランジスタ104のドレイン
に接続され、他端が接地されている。
ィスクの分野において、100MHz以上の高速データ
処理が行われるようになった。従来のパルス伝送回路と
して、特開平4−71016号公報に開示されたものが
知られている。以下、特開平4−71016号公報に開
示されたパルス伝送回路について図9を参照しつつ説明
する。図9は上記公報に示された従来のパルス伝送回路
のブロック図であり、従来のパルス伝送回路は以下のよ
うに構成されている。P−MOSトランジスタ104
は、外部からの入力がゲートに入力され、ソースがVD
D電源に接続されている。N−MOSトランジスタ10
5は、外部からの入力がゲートに入力され、ドレインが
接地され、ソースがP−MOSトランジスタ104のド
レインに接続されている。P−MOSトランジスタ10
4とN−MOSトランジスタ105は、インバートバッ
ファ101を構成する。インバータ108は、P−MO
Sトランジスタ104のドレインに接続されている。N
ORゲート109は、インバータ108の出力と外部か
らの入力とが入力される。NANDゲート110は、イ
ンバータ108の出力と外部からの入力とが入力され
る。インバータ111は、NORゲート109の出力が
入力される。インバータ112は、NANDゲート11
0の出力が入力される。P−MOSトランジスタ106
は、インバータ111の出力がゲートに入力され、ソー
スがVDD電源に接続されている。N−MOSトランジ
スタ107は、インバータ112の出力がゲートに入力
され、ドレインが接地され、ソースがP−MOSトラン
ジスタ106のドレインに接続されている。インバータ
108、NORゲート109、NANDゲート110
は、インバータ111、インバータ112、P−MOS
トランジスタ106、及びN−MOSトランジスタ10
7は、コントロール部102を構成する。負荷容量10
3は、一端がP−MOSトランジスタ104のドレイン
に接続され、他端が接地されている。
【0003】インバートバッファ101への入力(P−
MOSトランジスタ104及びN−MOSトランジスタ
105のゲートへの入力)がGNDレベルのとき、負荷
容量103はVDDレベルまで充電される。負荷容量1
03がVDDレベルまで充電されたときに、インバート
バッファ101への入力をVDDレベルにするとN−M
OSトランジスタ105は導通する。負荷容量103に
充電された電荷がN−MOSトランジスタ105を介し
て放電される。NORゲート109及びNANDゲート
110に入力される電圧の差が、それぞれNORゲート
109及びNANDゲート110のスレッショルド電圧
に達するとN−MOSトランジスタ107が導通する。
負荷容量103に充電された電荷がN−MOSトランジ
スタ105及びN−MOSトランジスタ107を介して
放電される。以上のように、負荷容量103に充電され
た電荷は、分散して放電される。従って、図9のような
回路構成にすれば、オーバシュートを抑制することがで
きる。
MOSトランジスタ104及びN−MOSトランジスタ
105のゲートへの入力)がGNDレベルのとき、負荷
容量103はVDDレベルまで充電される。負荷容量1
03がVDDレベルまで充電されたときに、インバート
バッファ101への入力をVDDレベルにするとN−M
OSトランジスタ105は導通する。負荷容量103に
充電された電荷がN−MOSトランジスタ105を介し
て放電される。NORゲート109及びNANDゲート
110に入力される電圧の差が、それぞれNORゲート
109及びNANDゲート110のスレッショルド電圧
に達するとN−MOSトランジスタ107が導通する。
負荷容量103に充電された電荷がN−MOSトランジ
スタ105及びN−MOSトランジスタ107を介して
放電される。以上のように、負荷容量103に充電され
た電荷は、分散して放電される。従って、図9のような
回路構成にすれば、オーバシュートを抑制することがで
きる。
【0004】
【発明が解決しようとする課題】しかし、従来のパルス
伝送回路では、伝送路の寄生容量によってトランジスタ
の駆動電流が振動する。このため、出力であるパルス信
号のパルスエッジに変動が生じ、位相ずれが生じる。本
発明は、伝送路に寄生容量があり、100MHzを超え
る高速の2つのパルス信号を伝送した場合にも、2つの
パルス信号の位相ずれをおさえることのできるパルス伝
送回路を提供することを目的とする。
伝送回路では、伝送路の寄生容量によってトランジスタ
の駆動電流が振動する。このため、出力であるパルス信
号のパルスエッジに変動が生じ、位相ずれが生じる。本
発明は、伝送路に寄生容量があり、100MHzを超え
る高速の2つのパルス信号を伝送した場合にも、2つの
パルス信号の位相ずれをおさえることのできるパルス伝
送回路を提供することを目的とする。
【0005】
【課題を解決するための手段】本発明のパルス伝送回路
は、第1の出力から第1のデジタル信号を出力し、第2
の出力から前記第1のデジタル信号に同期した第2のデ
ジタル信号を出力するデジタルデータ発生回路、前記デ
ジタルデータ発生回路が出力する前記第1のデジタル信
号が入力される第1のエミッタフォロワ回路と前記デジ
タルデータ発生回路が出力する前記第2のデジタル信号
が入力され第1のエミッタフォロワ回路と同じ構成の第
2のエミッタフォロワ回路とを有するエミッタフォロワ
回路対、前記第1のエミッタフォロワ回路の出力に一端
が接続された第1の伝送路、前記第2のエミッタフォロ
ワ回路の出力に一端が接続された第2の伝送路、及び前
記第1の伝送路と前記第2の伝送路により伝送されるデ
ジタル信号の位相を比較する位相比較器、を具備する。
以上のように2つのエミッタフォロワ回路を対にしたエ
ミッタフォロワ回路対を備えたパルス伝送回路を構成す
れば、第1の伝送路及び第2の伝送路に寄生容量があ
り、100MHzを超える高速の2つのパルス信号を伝
送する場合にも、その位相ずれをおさえることができ
る。
は、第1の出力から第1のデジタル信号を出力し、第2
の出力から前記第1のデジタル信号に同期した第2のデ
ジタル信号を出力するデジタルデータ発生回路、前記デ
ジタルデータ発生回路が出力する前記第1のデジタル信
号が入力される第1のエミッタフォロワ回路と前記デジ
タルデータ発生回路が出力する前記第2のデジタル信号
が入力され第1のエミッタフォロワ回路と同じ構成の第
2のエミッタフォロワ回路とを有するエミッタフォロワ
回路対、前記第1のエミッタフォロワ回路の出力に一端
が接続された第1の伝送路、前記第2のエミッタフォロ
ワ回路の出力に一端が接続された第2の伝送路、及び前
記第1の伝送路と前記第2の伝送路により伝送されるデ
ジタル信号の位相を比較する位相比較器、を具備する。
以上のように2つのエミッタフォロワ回路を対にしたエ
ミッタフォロワ回路対を備えたパルス伝送回路を構成す
れば、第1の伝送路及び第2の伝送路に寄生容量があ
り、100MHzを超える高速の2つのパルス信号を伝
送する場合にも、その位相ずれをおさえることができ
る。
【0006】本発明の別の観点によるパルス伝送回路
は、第1の出力から第1のデジタル信号を出力し、第2
の出力から前記第1のデジタル信号に同期し極性が反対
でクロック周期が同じ第2のデジタル信号を出力し、第
3の出力から前記第1のデジタル信号に同期した第3の
デジタル信号を出力し、第4の出力から前記第3のデジ
タル信号に同期し極性が反対でクロック周期が同じ第4
のデジタル信号を出力するデジタルデータ発生回路、前
記デジタルデータ発生回路が出力する前記第1のデジタ
ル信号が入力される第1のエミッタフォロワ回路と前記
デジタルデータ発生回路が出力する前記第2のデジタル
信号が入力され第1のエミッタフォロワ回路と同じ構成
の第2のエミッタフォロワ回路とを有する第1のエミッ
タフォロワ回路対、前記第1のエミッタフォロワ回路の
出力に一端が接続された第1の伝送路、前記第2のエミ
ッタフォロワ回路の出力に一端が接続された第2の伝送
路、前記第1の伝送路の他端と前記第2の伝送路の他端
に一端が接続され、前記第1の伝送路と前記第2の伝送
路により伝送されるデジタル信号を比較する第1の比較
器、前記デジタルデータ発生回路が出力する前記第3の
デジタル信号が入力され前記第1のエミッタフォロワ回
路と同じ構成の第3のエミッタフォロワ回路と前記デジ
タルデータ発生回路が出力する前記第4のデジタル信号
が入力され前記第1のエミッタフォロワ回路と同じ構成
の第4のエミッタフォロワ回路とを有する第2のエミッ
タフォロワ回路対、前記第3のエミッタフォロワ回路の
出力に一端が接続された第3の伝送路、前記第4のエミ
ッタフォロワ回路の出力に一端が接続された第4の伝送
路、前記第3の伝送路の他端と前記第4の伝送路の他端
に一端が接続され、前記第1の伝送路と前記第2の伝送
路により伝送されるデジタル信号を比較する第2の比較
器、及び前記第1の比較器と前記第2の比較器から入力
されるデジタル信号の位相を比較する位相比較器、を具
備する。以上のように2つのエミッタフォロワ回路を対
にした2つのエミッタフォロワ回路対を備えたパルス伝
送回路を構成すれば、各伝送路に寄生容量があり、10
0MHzを超える高速の2つのパルス信号を伝送する場
合にも、その位相ずれを効果的におさえることができ
る。
は、第1の出力から第1のデジタル信号を出力し、第2
の出力から前記第1のデジタル信号に同期し極性が反対
でクロック周期が同じ第2のデジタル信号を出力し、第
3の出力から前記第1のデジタル信号に同期した第3の
デジタル信号を出力し、第4の出力から前記第3のデジ
タル信号に同期し極性が反対でクロック周期が同じ第4
のデジタル信号を出力するデジタルデータ発生回路、前
記デジタルデータ発生回路が出力する前記第1のデジタ
ル信号が入力される第1のエミッタフォロワ回路と前記
デジタルデータ発生回路が出力する前記第2のデジタル
信号が入力され第1のエミッタフォロワ回路と同じ構成
の第2のエミッタフォロワ回路とを有する第1のエミッ
タフォロワ回路対、前記第1のエミッタフォロワ回路の
出力に一端が接続された第1の伝送路、前記第2のエミ
ッタフォロワ回路の出力に一端が接続された第2の伝送
路、前記第1の伝送路の他端と前記第2の伝送路の他端
に一端が接続され、前記第1の伝送路と前記第2の伝送
路により伝送されるデジタル信号を比較する第1の比較
器、前記デジタルデータ発生回路が出力する前記第3の
デジタル信号が入力され前記第1のエミッタフォロワ回
路と同じ構成の第3のエミッタフォロワ回路と前記デジ
タルデータ発生回路が出力する前記第4のデジタル信号
が入力され前記第1のエミッタフォロワ回路と同じ構成
の第4のエミッタフォロワ回路とを有する第2のエミッ
タフォロワ回路対、前記第3のエミッタフォロワ回路の
出力に一端が接続された第3の伝送路、前記第4のエミ
ッタフォロワ回路の出力に一端が接続された第4の伝送
路、前記第3の伝送路の他端と前記第4の伝送路の他端
に一端が接続され、前記第1の伝送路と前記第2の伝送
路により伝送されるデジタル信号を比較する第2の比較
器、及び前記第1の比較器と前記第2の比較器から入力
されるデジタル信号の位相を比較する位相比較器、を具
備する。以上のように2つのエミッタフォロワ回路を対
にした2つのエミッタフォロワ回路対を備えたパルス伝
送回路を構成すれば、各伝送路に寄生容量があり、10
0MHzを超える高速の2つのパルス信号を伝送する場
合にも、その位相ずれを効果的におさえることができ
る。
【0007】上述のパルス伝送回路において、前記第1
乃至第4の各エミッタフォロワ回路は、前記第1乃至第
4の各エミッタフォロワ回路に入力されるデジタル信号
がベースに入力されるトランジスタ、前記トランジスタ
のエッミタに一端が接続された抵抗、及び前記抵抗の他
端に接続され前記抵抗を介して電流を流す電流バイアス
回路、を有する。トランジスタと電流バイアス回路との
間に抵抗を組み入れることで、第1乃至第4の各エミッ
タフォロワ回路の位相余裕を大きくすることができる。
乃至第4の各エミッタフォロワ回路は、前記第1乃至第
4の各エミッタフォロワ回路に入力されるデジタル信号
がベースに入力されるトランジスタ、前記トランジスタ
のエッミタに一端が接続された抵抗、及び前記抵抗の他
端に接続され前記抵抗を介して電流を流す電流バイアス
回路、を有する。トランジスタと電流バイアス回路との
間に抵抗を組み入れることで、第1乃至第4の各エミッ
タフォロワ回路の位相余裕を大きくすることができる。
【0008】以下、本発明の実施の形態について図1乃
至図8を用いて説明する。 《実施例1》図1は本発明の実施例1におけるパルス伝
送回路のブロック図を示している。デジタルデータ発生
回路1は、第1のデジタル信号aと第2のデジタル信号
bを発生し、第1の出力から第1のデジタル信号aを出
力し、第2の出力から第2のデジタル信号bを出力す
る。第1のデジタル信号aは基準信号であり、時間周期
のクロック信号である。第2のデジタル信号bは、第1
のデジタル信号と同期し、エッジからエッジの時間の長
さでデータを表わすシリアルデータ信号である。第1の
トランジスタ11は、コレクタがVCC電源に接続さ
れ、ベースがデジタルデータ発生回路1の第1の出力に
接続されている。第1のトランジスタ11は、npnト
ランジスタである。第1の抵抗12は一端がトランジス
タ11のエミッタに接続されている。第1の電流バイア
ス回路13は第1の抵抗12の他端に接続されており、
例えばカレントミラー回路で構成される。第1のトラン
ジスタ11、第1の抵抗12及び第1の電流バイアス回
路13で第1のエミッタフォロワ回路2を構成する。第
1の抵抗12は、第1のエミッタフォロア回路2の開ル
ープ特性における位相余裕を大きくする作用を有する。
第1の伝送路3は、一端が第1の抵抗12と第1の電流
バイアス回路13の接続点に接続されており、デジタル
信号を伝送する。
至図8を用いて説明する。 《実施例1》図1は本発明の実施例1におけるパルス伝
送回路のブロック図を示している。デジタルデータ発生
回路1は、第1のデジタル信号aと第2のデジタル信号
bを発生し、第1の出力から第1のデジタル信号aを出
力し、第2の出力から第2のデジタル信号bを出力す
る。第1のデジタル信号aは基準信号であり、時間周期
のクロック信号である。第2のデジタル信号bは、第1
のデジタル信号と同期し、エッジからエッジの時間の長
さでデータを表わすシリアルデータ信号である。第1の
トランジスタ11は、コレクタがVCC電源に接続さ
れ、ベースがデジタルデータ発生回路1の第1の出力に
接続されている。第1のトランジスタ11は、npnト
ランジスタである。第1の抵抗12は一端がトランジス
タ11のエミッタに接続されている。第1の電流バイア
ス回路13は第1の抵抗12の他端に接続されており、
例えばカレントミラー回路で構成される。第1のトラン
ジスタ11、第1の抵抗12及び第1の電流バイアス回
路13で第1のエミッタフォロワ回路2を構成する。第
1の抵抗12は、第1のエミッタフォロア回路2の開ル
ープ特性における位相余裕を大きくする作用を有する。
第1の伝送路3は、一端が第1の抵抗12と第1の電流
バイアス回路13の接続点に接続されており、デジタル
信号を伝送する。
【0009】第2のトランジスタ14は、コレクタがV
CC電源に接続され、ベースがデジタルデータ発生回路
1の第2の出力に接続されている。第2のトランジスタ
15は、npnトランジスタである。第2の抵抗15は
一端が第2のトランジスタ14のエミッタに接続されて
いる。第2の電流バイアス回路16は第2の抵抗15の
他端に接続され、例えばカレントミラー回路で構成され
る。第2のトランジスタ14、第2の抵抗15及び第2
の電流バイアス回路16で第2のエミッタフォロワ回路
4を構成する。第2の抵抗15は、第2のエミッタフォ
ロア回路4の開ループ特性における位相余裕を大きくす
る作用を有する。なお、第2のエミッタフォロワ回路4
は第1のエミッタフォロワ回路2と同じ構成である。第
2の伝送路5は、一端が第2の抵抗15と第2の電流バ
イアス回路16の接続点に接続され、デジタル信号を伝
送する。位相比較器6は、第1の伝送路3の他端および
第2の伝送路5の他端に接続されている。位相比較器6
は、第1の伝送路3から伝送されてきた第3のデジタル
信号Aと第2の伝送路4から伝送されてきた第4のデジ
タル信号Bの位相を比較し、第4のデジタル信号Bの符
号を判別する。
CC電源に接続され、ベースがデジタルデータ発生回路
1の第2の出力に接続されている。第2のトランジスタ
15は、npnトランジスタである。第2の抵抗15は
一端が第2のトランジスタ14のエミッタに接続されて
いる。第2の電流バイアス回路16は第2の抵抗15の
他端に接続され、例えばカレントミラー回路で構成され
る。第2のトランジスタ14、第2の抵抗15及び第2
の電流バイアス回路16で第2のエミッタフォロワ回路
4を構成する。第2の抵抗15は、第2のエミッタフォ
ロア回路4の開ループ特性における位相余裕を大きくす
る作用を有する。なお、第2のエミッタフォロワ回路4
は第1のエミッタフォロワ回路2と同じ構成である。第
2の伝送路5は、一端が第2の抵抗15と第2の電流バ
イアス回路16の接続点に接続され、デジタル信号を伝
送する。位相比較器6は、第1の伝送路3の他端および
第2の伝送路5の他端に接続されている。位相比較器6
は、第1の伝送路3から伝送されてきた第3のデジタル
信号Aと第2の伝送路4から伝送されてきた第4のデジ
タル信号Bの位相を比較し、第4のデジタル信号Bの符
号を判別する。
【0010】次に、パルス伝送回路の動作について図2
を参照しつつ説明する。なお、第1のエミッタフォロワ
回路2と第2のエミッタフォロワ回路4の構成が同じで
あるため、第1のエミッタフォロワ回路2側について説
明する。図2は図1のパルス伝送回路の第1のエミッタ
フォロワ回路2側の等価回路を示している。デジタル発
生回路1は、第1の出力を等価回路で表した電圧源20
と一端が電圧源20に接続されたデジタルデータ発生回
路1の出力抵抗を表した抵抗21で表される。第1のト
ランジスタ11は、ベース抵抗を表した抵抗22、一端
が抵抗22に接続され入力抵抗を表した抵抗23、抵抗
23と並列に接続されベース蓄積容量を表したコンデン
サ24、抵抗23の他端に接続され抵抗23とコンデン
サ24の並列回路の両端に電圧が発生したときにコンダ
クタンスで電流を流す等価電流源を表した電流源25、
及び一端が抵抗23の他端に接続されエミッタ抵抗を表
した抵抗26で表される。ここで、抵抗23とコンデン
サ24の並列回路の合成インピーダンスはトランジスタ
の特性と電流源25が出力する電流の大きさに依存す
る。なお、抵抗21と抵抗22の合成抵抗の抵抗値は、
抵抗21の抵抗値によりほぼ決定され、50Ω乃至5k
Ωである。
を参照しつつ説明する。なお、第1のエミッタフォロワ
回路2と第2のエミッタフォロワ回路4の構成が同じで
あるため、第1のエミッタフォロワ回路2側について説
明する。図2は図1のパルス伝送回路の第1のエミッタ
フォロワ回路2側の等価回路を示している。デジタル発
生回路1は、第1の出力を等価回路で表した電圧源20
と一端が電圧源20に接続されたデジタルデータ発生回
路1の出力抵抗を表した抵抗21で表される。第1のト
ランジスタ11は、ベース抵抗を表した抵抗22、一端
が抵抗22に接続され入力抵抗を表した抵抗23、抵抗
23と並列に接続されベース蓄積容量を表したコンデン
サ24、抵抗23の他端に接続され抵抗23とコンデン
サ24の並列回路の両端に電圧が発生したときにコンダ
クタンスで電流を流す等価電流源を表した電流源25、
及び一端が抵抗23の他端に接続されエミッタ抵抗を表
した抵抗26で表される。ここで、抵抗23とコンデン
サ24の並列回路の合成インピーダンスはトランジスタ
の特性と電流源25が出力する電流の大きさに依存す
る。なお、抵抗21と抵抗22の合成抵抗の抵抗値は、
抵抗21の抵抗値によりほぼ決定され、50Ω乃至5k
Ωである。
【0011】第1の抵抗12は、抵抗27で表される。
第1の電流バイアス回路13及び第1の伝送路3は、第
1の電流バイアス回路13の等価抵抗を表した抵抗2
8、及び第1の電流バイアス回路13の等価容量と第1
の伝送路3の寄生容量の合成容量を表したコンデンサ2
9で表される。ここで、第1の電流バイアス回路13が
トランジスタを用いたカレントミラー回路で構成された
場合、抵抗28の抵抗値は、カレントミラー回路の出力
側のトランジスタのアーリー電圧と電流値に依存する。
第1の伝送路3が集積回路のパッケージのリードとプリ
ント基板配線で構成されている場合、通常、第1の伝送
路3の寄生容量の容量値は、0PF乃至30PFであ
り、コンデンサ29の容量値もほぼ0PF乃至30PF
である。
第1の電流バイアス回路13及び第1の伝送路3は、第
1の電流バイアス回路13の等価抵抗を表した抵抗2
8、及び第1の電流バイアス回路13の等価容量と第1
の伝送路3の寄生容量の合成容量を表したコンデンサ2
9で表される。ここで、第1の電流バイアス回路13が
トランジスタを用いたカレントミラー回路で構成された
場合、抵抗28の抵抗値は、カレントミラー回路の出力
側のトランジスタのアーリー電圧と電流値に依存する。
第1の伝送路3が集積回路のパッケージのリードとプリ
ント基板配線で構成されている場合、通常、第1の伝送
路3の寄生容量の容量値は、0PF乃至30PFであ
り、コンデンサ29の容量値もほぼ0PF乃至30PF
である。
【0012】電圧源20の出力電圧が変動した場合の等
価回路の動作について定性的に説明する。電圧源20の
出力電圧が変動し増加すると、抵抗23とコンデンサ2
4の並列回路の両端にかかる電圧(以下、第1電圧と称
す)が増加する。第1電圧が増加すると、電流源25が
出力する電流が増加する。抵抗26と抵抗27と抵抗2
8及びコンデンサ29の並列回路とからなる直列回路に
流れる電流が増加し、抵抗23とコンデンサ24の並列
回路、抵抗26、及び電流源25の接続点(以下、第1
接続点と称す)の電位は増加する。ここで、第1接続点
の電位は、抵抗28とコンデンサ29の並列回路が接地
された接地点の電位を基準にした電位である。なお、以
下において第1接続点の電位という場合は、抵抗28と
コンデンサ29の並列回路が接地された接地点の電位を
基準にした電位である。第1接続点の電位が増加するた
め、第1電圧は減少する。そして、電流源25が出力す
る電流が小さくなる。
価回路の動作について定性的に説明する。電圧源20の
出力電圧が変動し増加すると、抵抗23とコンデンサ2
4の並列回路の両端にかかる電圧(以下、第1電圧と称
す)が増加する。第1電圧が増加すると、電流源25が
出力する電流が増加する。抵抗26と抵抗27と抵抗2
8及びコンデンサ29の並列回路とからなる直列回路に
流れる電流が増加し、抵抗23とコンデンサ24の並列
回路、抵抗26、及び電流源25の接続点(以下、第1
接続点と称す)の電位は増加する。ここで、第1接続点
の電位は、抵抗28とコンデンサ29の並列回路が接地
された接地点の電位を基準にした電位である。なお、以
下において第1接続点の電位という場合は、抵抗28と
コンデンサ29の並列回路が接地された接地点の電位を
基準にした電位である。第1接続点の電位が増加するた
め、第1電圧は減少する。そして、電流源25が出力す
る電流が小さくなる。
【0013】電圧源20の出力電圧が変動し減少する
と、第1電圧は減少する。第1電圧が減少すると、電流
源25が出力する電流が減少する。抵抗26と抵抗27
と抵抗28及びコンデンサ29の並列回路とからなる直
列回路に流れる電流が減少し、第1接続点の電位は減少
する。第1接続点の電位が減少するため、第1電圧は増
加する。そして、電流源25が出力する電流が大きくな
る。以上のように、第1のエミッタフォロア回路2は直
列−直列型のフィードバック系である。同様に、第2の
エミッタフォロア回路4も直列−直列型のフィードバッ
ク系である。
と、第1電圧は減少する。第1電圧が減少すると、電流
源25が出力する電流が減少する。抵抗26と抵抗27
と抵抗28及びコンデンサ29の並列回路とからなる直
列回路に流れる電流が減少し、第1接続点の電位は減少
する。第1接続点の電位が減少するため、第1電圧は増
加する。そして、電流源25が出力する電流が大きくな
る。以上のように、第1のエミッタフォロア回路2は直
列−直列型のフィードバック系である。同様に、第2の
エミッタフォロア回路4も直列−直列型のフィードバッ
ク系である。
【0014】次に、図2で説明した等価回路を用いて、
第1のエミッタフォロア回路2により構成される直列−
直列型のフィードバック系の一巡伝達関数について示
す。図2の等価回路において、電圧源20の出力電圧の
値をVinと定義する。抵抗21の抵抗値をr1、抵抗
22の抵抗値をr2、抵抗23の抵抗値をr3、抵抗2
6の抵抗値をr4、抵抗27の抵抗値をr5、及び抵抗
28の抵抗値をr6と定義する。コンデンサ24の容量
値をC1、及びコンデンサ29の容量値をC2と定義す
る。トランジスタのコンダクタンスをgmと定義する。
以上のように定義すると、抵抗23とコンデンサ24の
並列回路の両端に発生する電圧、電流源25が出力する
電流、電流源25が出力する電流のみで抵抗26と抵抗
27と抵抗28及びコンデンサ29の並列回路とからな
る直列回路の両端に発生する電圧は、式(1)、式
(2)及び式(3)のような関係にある。なお、V1は
抵抗23とコンデンサ24の並列回路の両端に発生する
電圧を、Iは電流源25が出力する電流を、V2は、電
流源25が出力する電流のみで抵抗26と抵抗27と抵
抗28及びコンデンサ29の並列回路とからなる直列回
路の両端に発生する電圧を表している。 V1=Z2×(Vin−V2)/(Z1+Z2+Z3) (1) I=gm×V1 (2) V2=Z3×I (3) ただし、 Z1=r1+r2 Z2=r3/(r3×C1×s+1) Z3=r4+r5+r6/(r6×C2×s+1) なお、sはラプラス変換の複素変数で、以下のように表
される。 s=j×ω jは虚数単位、ωは角周波数である。
第1のエミッタフォロア回路2により構成される直列−
直列型のフィードバック系の一巡伝達関数について示
す。図2の等価回路において、電圧源20の出力電圧の
値をVinと定義する。抵抗21の抵抗値をr1、抵抗
22の抵抗値をr2、抵抗23の抵抗値をr3、抵抗2
6の抵抗値をr4、抵抗27の抵抗値をr5、及び抵抗
28の抵抗値をr6と定義する。コンデンサ24の容量
値をC1、及びコンデンサ29の容量値をC2と定義す
る。トランジスタのコンダクタンスをgmと定義する。
以上のように定義すると、抵抗23とコンデンサ24の
並列回路の両端に発生する電圧、電流源25が出力する
電流、電流源25が出力する電流のみで抵抗26と抵抗
27と抵抗28及びコンデンサ29の並列回路とからな
る直列回路の両端に発生する電圧は、式(1)、式
(2)及び式(3)のような関係にある。なお、V1は
抵抗23とコンデンサ24の並列回路の両端に発生する
電圧を、Iは電流源25が出力する電流を、V2は、電
流源25が出力する電流のみで抵抗26と抵抗27と抵
抗28及びコンデンサ29の並列回路とからなる直列回
路の両端に発生する電圧を表している。 V1=Z2×(Vin−V2)/(Z1+Z2+Z3) (1) I=gm×V1 (2) V2=Z3×I (3) ただし、 Z1=r1+r2 Z2=r3/(r3×C1×s+1) Z3=r4+r5+r6/(r6×C2×s+1) なお、sはラプラス変換の複素変数で、以下のように表
される。 s=j×ω jは虚数単位、ωは角周波数である。
【0015】このフィードバック系の一巡伝達関数をG
Hとすると、ベース電流がコレクタ電流よりも十分小さ
い場合、GHは式(4)のように表わされる。 GH=V2/Vin=gm×Z2×Z3/(Z1+Z2+Z3) (4)
Hとすると、ベース電流がコレクタ電流よりも十分小さ
い場合、GHは式(4)のように表わされる。 GH=V2/Vin=gm×Z2×Z3/(Z1+Z2+Z3) (4)
【0016】古典制御理論では、フィードバック系にお
いて、一巡伝達関数より求まる位相余裕が30°以上あ
ればフィードバック系は安定であり、位相余裕が120
°以下であれば整定までに要する時間が短いことが知ら
れている。そして、フィードバック系を安定にすること
により、閉ループ特性の周波数に対する群遅延特性の変
動を小さくすることができる。
いて、一巡伝達関数より求まる位相余裕が30°以上あ
ればフィードバック系は安定であり、位相余裕が120
°以下であれば整定までに要する時間が短いことが知ら
れている。そして、フィードバック系を安定にすること
により、閉ループ特性の周波数に対する群遅延特性の変
動を小さくすることができる。
【0017】以下、フィードバック系の位相余裕につい
てコンピュータシミュレーションを行った結果を図3乃
至図5に示す。なお、100MHz以上の帯域でも第1
のトランジスタ11が動作できるように第1の電流バイ
アス回路13が流す電流の値が1mA乃至10mAの範
囲でコンピュータシミュレーションを行っている。な
お、図中のJは、第1の電流バイアス回路が流す電流値
を表している。図3の(a)は、抵抗26と抵抗27の
合成抵抗の抵抗値とゲイン交点周波数値の関係を示す特
性図である。図3の(b)は、抵抗26と抵抗27の合
成抵抗の抵抗値と位相余裕の関係を示す特性図である。
なお、図3は、典型的な集積回路のパッケージのリード
とプリント基板に寄生する容量値の最大値の和を想定
し、コンデンサ29の容量値を30PFに設定した場合
である。また、抵抗26と抵抗27の合成抵抗の抵抗値
は、抵抗26(図1の第1の抵抗12)の抵抗値でほぼ
決まり、コンデンサ29の容量値は、第1の伝送路3の
寄生容量によりほぼ決まる。ゲイン交点周波数は、ゲイ
ン余裕が0(dB)になる周波数である。図3の(a)
より、電流値が増加するとゲイン交点周波数の値が増加
し、電流値の変化に対するゲイン交点周波数の増加量が
大きいことがわかる。また、ゲイン交点周波数は、抵抗
26の抵抗値の増大とともに大きくなるが、その増加量
は小さいことがわかる。図3の(b)より、コンデンサ
29の容量値が30PFの場合に、安定でかつ整定時間
の短い第1のエミッタフォロワ回路2を構成できること
がわかる。
てコンピュータシミュレーションを行った結果を図3乃
至図5に示す。なお、100MHz以上の帯域でも第1
のトランジスタ11が動作できるように第1の電流バイ
アス回路13が流す電流の値が1mA乃至10mAの範
囲でコンピュータシミュレーションを行っている。な
お、図中のJは、第1の電流バイアス回路が流す電流値
を表している。図3の(a)は、抵抗26と抵抗27の
合成抵抗の抵抗値とゲイン交点周波数値の関係を示す特
性図である。図3の(b)は、抵抗26と抵抗27の合
成抵抗の抵抗値と位相余裕の関係を示す特性図である。
なお、図3は、典型的な集積回路のパッケージのリード
とプリント基板に寄生する容量値の最大値の和を想定
し、コンデンサ29の容量値を30PFに設定した場合
である。また、抵抗26と抵抗27の合成抵抗の抵抗値
は、抵抗26(図1の第1の抵抗12)の抵抗値でほぼ
決まり、コンデンサ29の容量値は、第1の伝送路3の
寄生容量によりほぼ決まる。ゲイン交点周波数は、ゲイ
ン余裕が0(dB)になる周波数である。図3の(a)
より、電流値が増加するとゲイン交点周波数の値が増加
し、電流値の変化に対するゲイン交点周波数の増加量が
大きいことがわかる。また、ゲイン交点周波数は、抵抗
26の抵抗値の増大とともに大きくなるが、その増加量
は小さいことがわかる。図3の(b)より、コンデンサ
29の容量値が30PFの場合に、安定でかつ整定時間
の短い第1のエミッタフォロワ回路2を構成できること
がわかる。
【0018】図4の(a)は、抵抗26と抵抗27の合
成抵抗の抵抗値とゲイン交点周波数値の関係を示す特性
図である。図4の(b)は、抵抗26と抵抗27の合成
抵抗の抵抗値と位相余裕の関係を示す特性図である。な
お、図4は、典型的な集積回路のパッケージのリードと
プリント基板に寄生する容量値の標準値の和を想定し、
コンデンサ29の容量値を10PFに設定した場合であ
る。図4の(a)より、電流値が増加するとゲイン交点
周波数の値が増加し、電流値の変化に対するゲイン交点
周波数の増加量が大きいことがわかる。図4の(b)よ
り、コンデンサ29の容量値が10PFの場合に、安定
でかつ整定時間の短い第1のエミッタフォロワ回路2を
構成できることがわかる。
成抵抗の抵抗値とゲイン交点周波数値の関係を示す特性
図である。図4の(b)は、抵抗26と抵抗27の合成
抵抗の抵抗値と位相余裕の関係を示す特性図である。な
お、図4は、典型的な集積回路のパッケージのリードと
プリント基板に寄生する容量値の標準値の和を想定し、
コンデンサ29の容量値を10PFに設定した場合であ
る。図4の(a)より、電流値が増加するとゲイン交点
周波数の値が増加し、電流値の変化に対するゲイン交点
周波数の増加量が大きいことがわかる。図4の(b)よ
り、コンデンサ29の容量値が10PFの場合に、安定
でかつ整定時間の短い第1のエミッタフォロワ回路2を
構成できることがわかる。
【0019】図5の(a)は、抵抗26と抵抗27の合
成抵抗の抵抗値とゲイン交点周波数値の関係を示す特性
図である。図5の(b)は、抵抗26と抵抗27の合成
抵抗の抵抗値と位相余裕の関係を示す特性図である。な
お、図5は、典型的な集積回路のパッケージのリードと
プリント基板に寄生する容量値の最小値の和を想定し、
コンデンサ29の容量値を0PFに設定した場合であ
る。図5の(a)より、電流値が増加するとゲイン交点
周波数の値が増加し、電流値の変化に対するゲイン交点
周波数の増加量が大きいことがわかる。図5の(b)よ
り、コンデンサ29の容量値が0PFの場合に、安定で
かつ整定時間の短い第1のエミッタフォロワ回路2を構
成できることがわかる。
成抵抗の抵抗値とゲイン交点周波数値の関係を示す特性
図である。図5の(b)は、抵抗26と抵抗27の合成
抵抗の抵抗値と位相余裕の関係を示す特性図である。な
お、図5は、典型的な集積回路のパッケージのリードと
プリント基板に寄生する容量値の最小値の和を想定し、
コンデンサ29の容量値を0PFに設定した場合であ
る。図5の(a)より、電流値が増加するとゲイン交点
周波数の値が増加し、電流値の変化に対するゲイン交点
周波数の増加量が大きいことがわかる。図5の(b)よ
り、コンデンサ29の容量値が0PFの場合に、安定で
かつ整定時間の短い第1のエミッタフォロワ回路2を構
成できることがわかる。
【0020】図3乃至図5において、位相余裕が30°
乃至120°の範囲になるように第1のエミッタフォロ
ワ回路2を構成すれば、第1のエミッタフォロワ回路2
は、集積回路のパッケージのリードとプリント基板に寄
生する容量の容量値の範囲内で、安定しかつ整定時間の
短いフィードバック系となる。従って、位相比較器6に
パルス変動の小さい第3のディジタル信号Aを入力する
ことができる。
乃至120°の範囲になるように第1のエミッタフォロ
ワ回路2を構成すれば、第1のエミッタフォロワ回路2
は、集積回路のパッケージのリードとプリント基板に寄
生する容量の容量値の範囲内で、安定しかつ整定時間の
短いフィードバック系となる。従って、位相比較器6に
パルス変動の小さい第3のディジタル信号Aを入力する
ことができる。
【0021】第2のエミッタフォロワ回路4を第1のエ
ミッタフォロワ回路2と同様に構成すれば、第2のエミ
ッタフォロワ回路4が、集積回路のパッケージのリード
とプリント基板に寄生する容量の容量値の範囲内で、安
定しかつ整定時間の短いフィードバック系となる。従っ
て、位相比較器6にパルス変動の小さい第4のディジタ
ル信号Bを入力することができる。
ミッタフォロワ回路2と同様に構成すれば、第2のエミ
ッタフォロワ回路4が、集積回路のパッケージのリード
とプリント基板に寄生する容量の容量値の範囲内で、安
定しかつ整定時間の短いフィードバック系となる。従っ
て、位相比較器6にパルス変動の小さい第4のディジタ
ル信号Bを入力することができる。
【0022】図6は、図1のパルス伝送回路の各デジタ
ル信号の概略図である。なお、位相余裕が30°乃至1
20°の範囲になるように、第1のエミッタフォロワ回
路2及び第2のエミッタフォロワ回路4を構成した場合
である。デジタルデータ発生回路1は、図6に示すよう
な第1のデジタル信号a及び第2のデジタル信号bをそ
れぞれ第1のエミッタフォロワ回路2及び第2のエミッ
タフォロワ回路4に出力する。第1のエミッタフォロワ
回路2及び第2のエミッタフォロワ回路4は、それぞ
れ、図6に示すような第3のデジタル信号A及び第4の
デジタル信号Bを位相比較器6に出力する。位相比較器
6は、第3のデジタル信号A及び第4のデジタル信号B
の位相を比較し、第4のデジタル信号の符号を判別す
る。
ル信号の概略図である。なお、位相余裕が30°乃至1
20°の範囲になるように、第1のエミッタフォロワ回
路2及び第2のエミッタフォロワ回路4を構成した場合
である。デジタルデータ発生回路1は、図6に示すよう
な第1のデジタル信号a及び第2のデジタル信号bをそ
れぞれ第1のエミッタフォロワ回路2及び第2のエミッ
タフォロワ回路4に出力する。第1のエミッタフォロワ
回路2及び第2のエミッタフォロワ回路4は、それぞ
れ、図6に示すような第3のデジタル信号A及び第4の
デジタル信号Bを位相比較器6に出力する。位相比較器
6は、第3のデジタル信号A及び第4のデジタル信号B
の位相を比較し、第4のデジタル信号の符号を判別す
る。
【0023】各伝送路に寄生容量があり100MHzを
こえる帯域でも、位相比較器6に入力される第3のデジ
タル信号Aのエッジと第4のデジタル信号Bのエッジの
時間間隔Y(図6)は、第1のデジタル信号aのエッジ
と第2のデジタル信号bのエッジの時間間隔X(図6)
と一致する。このように、第1のエッミタフォロワ回路
2及び第2のエッミタフォロワ回路4を対にしてパルス
伝送回路を構成することにより、第3のデジタル信号A
と第4のデジタル信号Bの位相ずれが抑えられ、位相比
較器6は、第4のデジタル信号Bの符号を正しく判別す
ることができる。
こえる帯域でも、位相比較器6に入力される第3のデジ
タル信号Aのエッジと第4のデジタル信号Bのエッジの
時間間隔Y(図6)は、第1のデジタル信号aのエッジ
と第2のデジタル信号bのエッジの時間間隔X(図6)
と一致する。このように、第1のエッミタフォロワ回路
2及び第2のエッミタフォロワ回路4を対にしてパルス
伝送回路を構成することにより、第3のデジタル信号A
と第4のデジタル信号Bの位相ずれが抑えられ、位相比
較器6は、第4のデジタル信号Bの符号を正しく判別す
ることができる。
【0024】なお、実施例1においてはnpnトランジ
スタを用いた場合であるが、pnpトランジスタや電界
効果トランジスタを用いて同様の効果が得られる。実施
例1において、第1の伝送路及び第2の伝送路を同一形
状、同一寸法及び同一材料にすれば、位相比較器に入力
されるデジタル信号の位相ずれを効果的に抑えることが
できる。また、第1の伝送路と第2の伝送路を相隣り合
う位置に配置すれば、位相比較器に入力されるデジタル
信号の位相ずれを効果的に抑えることができる。実施例
1において、2つのエミッタフォロワ回路を有するエミ
ッタフォロワ回路対と位相比較器とをそれぞれプリント
基板上でIC化し、IC化されたエミッタフォロワ回路
対と位相比較器間を接続するように第1の伝送路及び第
2の伝送路を構成してもよい。
スタを用いた場合であるが、pnpトランジスタや電界
効果トランジスタを用いて同様の効果が得られる。実施
例1において、第1の伝送路及び第2の伝送路を同一形
状、同一寸法及び同一材料にすれば、位相比較器に入力
されるデジタル信号の位相ずれを効果的に抑えることが
できる。また、第1の伝送路と第2の伝送路を相隣り合
う位置に配置すれば、位相比較器に入力されるデジタル
信号の位相ずれを効果的に抑えることができる。実施例
1において、2つのエミッタフォロワ回路を有するエミ
ッタフォロワ回路対と位相比較器とをそれぞれプリント
基板上でIC化し、IC化されたエミッタフォロワ回路
対と位相比較器間を接続するように第1の伝送路及び第
2の伝送路を構成してもよい。
【0025】《実施例2》図7は本発明の実施例2にお
けるパルス伝送回路のブロック図を示している。デジタ
ルデータ発生回路31は、第1のデジタル信号c、第2
のデジタル信号d、第3のデジタル信号e、及び第4の
デジタル信号fを発生する。デジタルデータ発生回路3
1は、第1の出力から第1のデジタル信号cを出力し、
第2の出力から第2のデジタル信号dを出力し、第3の
出力から第3のデジタル信号eを出力し、第4の出力か
ら第4のデジタル信号fを出力する。第1のデジタル信
号cは基準信号であり、時間周期のクロック信号であ
る。第2のデジタル信号dは、第1のデジタル信号cに
同期し極性が反対でクッロク周期が同じクロック信号で
ある。第3のデジタル信号eは、第1のデジタル信号に
同期し、エッジからエッジの時間の長さでデータを表わ
すシリアルデータ信号である。第4のデジタル信号f
は、第3のデジタル信号eに同期し極性が反対でクッロ
ク周期が同じ信号である。
けるパルス伝送回路のブロック図を示している。デジタ
ルデータ発生回路31は、第1のデジタル信号c、第2
のデジタル信号d、第3のデジタル信号e、及び第4の
デジタル信号fを発生する。デジタルデータ発生回路3
1は、第1の出力から第1のデジタル信号cを出力し、
第2の出力から第2のデジタル信号dを出力し、第3の
出力から第3のデジタル信号eを出力し、第4の出力か
ら第4のデジタル信号fを出力する。第1のデジタル信
号cは基準信号であり、時間周期のクロック信号であ
る。第2のデジタル信号dは、第1のデジタル信号cに
同期し極性が反対でクッロク周期が同じクロック信号で
ある。第3のデジタル信号eは、第1のデジタル信号に
同期し、エッジからエッジの時間の長さでデータを表わ
すシリアルデータ信号である。第4のデジタル信号f
は、第3のデジタル信号eに同期し極性が反対でクッロ
ク周期が同じ信号である。
【0026】第1のエミッタフォロワ回路32は、デジ
タルデータ発生回路31が出力する第1のデジタルデー
タcが入力される。第1の伝送路33は、一端が第1の
エミッタフォロワ回路32の出力端に接続されており、
デジタル信号を伝送する。第2のエミッタフォロワ回路
34は、デジタルデータ発生回路31が出力する第2の
デジタルデータdが入力される。第2の伝送路35は、
一端が第2のエミッタフォロワ回路34の出力端に接続
されており、デジタル信号を伝送する。第1の比較器3
6は、第1の伝送路33の他端および第2の伝送路35
の他端に接続されている。第1の比較器36は、第1の
伝送路33により伝送された第5のデジタル信号Cと第
2の伝送路35により伝送された第6のデジタル信号D
の電圧値を比較し、第5のデジタル信号Cの電圧値が大
きい場合に振幅1、第6のデジタル信号Dの電圧値が大
きい場合に振幅0のデジタルデータを出力する。
タルデータ発生回路31が出力する第1のデジタルデー
タcが入力される。第1の伝送路33は、一端が第1の
エミッタフォロワ回路32の出力端に接続されており、
デジタル信号を伝送する。第2のエミッタフォロワ回路
34は、デジタルデータ発生回路31が出力する第2の
デジタルデータdが入力される。第2の伝送路35は、
一端が第2のエミッタフォロワ回路34の出力端に接続
されており、デジタル信号を伝送する。第1の比較器3
6は、第1の伝送路33の他端および第2の伝送路35
の他端に接続されている。第1の比較器36は、第1の
伝送路33により伝送された第5のデジタル信号Cと第
2の伝送路35により伝送された第6のデジタル信号D
の電圧値を比較し、第5のデジタル信号Cの電圧値が大
きい場合に振幅1、第6のデジタル信号Dの電圧値が大
きい場合に振幅0のデジタルデータを出力する。
【0027】第3のエミッタフォロワ回路37は、デジ
タルデータ発生回路31が出力する第3のデジタルデー
タeが入力される。第3の伝送路38は、一端が第3の
エミッタフォロワ回路37の出力端に接続されており、
デジタル信号を伝送する。第4のエミッタフォロワ回路
39は、デジタルデータ発生回路31が出力する第4の
デジタルデータfが入力される。第4の伝送路40は、
一端が第4のエミッタフォロワ回路39の出力端に接続
されており、デジタル信号を伝送する。第2の比較器4
1は、第3の伝送路38の他端および第4の伝送路40
の他端に接続されている。第2の比較器41は、第3の
伝送路38により伝送された第7のデジタル信号Eと第
4の伝送路40により伝送された第8のデジタル信号F
の電圧値を比較し、第7のデジタル信号Eの電圧値が大
きい場合に振幅1、第8のデジタル信号Fの電圧値が大
きい場合に振幅0のデジタルデータを出力する。
タルデータ発生回路31が出力する第3のデジタルデー
タeが入力される。第3の伝送路38は、一端が第3の
エミッタフォロワ回路37の出力端に接続されており、
デジタル信号を伝送する。第4のエミッタフォロワ回路
39は、デジタルデータ発生回路31が出力する第4の
デジタルデータfが入力される。第4の伝送路40は、
一端が第4のエミッタフォロワ回路39の出力端に接続
されており、デジタル信号を伝送する。第2の比較器4
1は、第3の伝送路38の他端および第4の伝送路40
の他端に接続されている。第2の比較器41は、第3の
伝送路38により伝送された第7のデジタル信号Eと第
4の伝送路40により伝送された第8のデジタル信号F
の電圧値を比較し、第7のデジタル信号Eの電圧値が大
きい場合に振幅1、第8のデジタル信号Fの電圧値が大
きい場合に振幅0のデジタルデータを出力する。
【0028】位相比較器42は、第1の比較器36及び
第2の比較器41から入力される第9のデジタル信号G
と第10のデジタル信号Hの位相を比較し、第10のデ
ジタル信号Hの符号を判別する。なお、第1のエミッタ
フォロワ回路32、第2のエミッタフォロワ回路34、
第3のエミッタフォロワ回路37及び第4のエミッタフ
ォロワ回路39の構成は、例えば実施例1で示した第1
のエミッタフォロワ回路2と同じである。
第2の比較器41から入力される第9のデジタル信号G
と第10のデジタル信号Hの位相を比較し、第10のデ
ジタル信号Hの符号を判別する。なお、第1のエミッタ
フォロワ回路32、第2のエミッタフォロワ回路34、
第3のエミッタフォロワ回路37及び第4のエミッタフ
ォロワ回路39の構成は、例えば実施例1で示した第1
のエミッタフォロワ回路2と同じである。
【0029】図8は、図7のパルス伝送回路の各デジタ
ル信号の概略図である。デジタルデータ発生回路31
は、図8に示すような第1のデジタル信号c、第2のデ
ジタル信号d、第3のデジタル信号e及び第4のデジタ
ル信号fをそれぞれ第1のエミッタフォロワ回路32、
第2のエミッタフォロワ回路34、第3のエミッタフォ
ロワ回路37及び第4のエミッタフォロワ回路39に出
力する。第1のエミッタフォロワ回路32及び第2のエ
ミッタフォロワ回路34は、それぞれ、図8に示すよう
な第5のデジタル信号C及び第6のデジタル信号Dを第
1の比較器36に出力する。第3のエミッタフォロワ回
路37及び第4のエミッタフォロワ回路39は、それぞ
れ、図8に示すような第7のデジタル信号E及び第8の
デジタル信号Fを第2の比較器41に出力する。なお、
実施例2においては、実施例1と異なり、第1のエミッ
タフォロワ回路32、第2のエミッタフォロワ回路3
4、第3のエミッタフォロワ回路37及び第4のエミッ
タフォロワ回路39が出力する出力信号の立ち上がり及
び立ち下がりに要する短い時間も考慮している。第1の
比較器36及び第2の比較器41は、それぞれ、図8に
示すような第9のデジタル信号G及び第10のデジタル
信号Hを位相比較器に出力する。位相比較器42は、第
9のデジタル信号G及び第10のデジタル信号Hの位相
を比較し、第10のデジタル信号Hの符号を判別する。
ル信号の概略図である。デジタルデータ発生回路31
は、図8に示すような第1のデジタル信号c、第2のデ
ジタル信号d、第3のデジタル信号e及び第4のデジタ
ル信号fをそれぞれ第1のエミッタフォロワ回路32、
第2のエミッタフォロワ回路34、第3のエミッタフォ
ロワ回路37及び第4のエミッタフォロワ回路39に出
力する。第1のエミッタフォロワ回路32及び第2のエ
ミッタフォロワ回路34は、それぞれ、図8に示すよう
な第5のデジタル信号C及び第6のデジタル信号Dを第
1の比較器36に出力する。第3のエミッタフォロワ回
路37及び第4のエミッタフォロワ回路39は、それぞ
れ、図8に示すような第7のデジタル信号E及び第8の
デジタル信号Fを第2の比較器41に出力する。なお、
実施例2においては、実施例1と異なり、第1のエミッ
タフォロワ回路32、第2のエミッタフォロワ回路3
4、第3のエミッタフォロワ回路37及び第4のエミッ
タフォロワ回路39が出力する出力信号の立ち上がり及
び立ち下がりに要する短い時間も考慮している。第1の
比較器36及び第2の比較器41は、それぞれ、図8に
示すような第9のデジタル信号G及び第10のデジタル
信号Hを位相比較器に出力する。位相比較器42は、第
9のデジタル信号G及び第10のデジタル信号Hの位相
を比較し、第10のデジタル信号Hの符号を判別する。
【0030】各伝送路に寄生容量があり100MHzを
こえる帯域で、かつ各エミッタフォロワ回路の出力にお
いて立ち上がり時間及び立ち下がり時間を考慮に入れた
場合でも、位相比較器6に入力される第9のデジタル信
号Gのエッジと第10のデジタル信号Hのエッジの時間
間隔Y(図8)は、第1のデジタル信号cのエッジと第
3のデジタル信号eのエッジの時間間隔X(図8)と一
致する。このように、基準信号用に第1のエミッタフォ
ロワ回路32及び第2のエミッタフォロワ回路34を有
するエミッタフォロワ回路対を構成し、信号用に第3の
エミッタフォロワ回路37及び第4のエミッタフォロワ
回路39を有するエミッタフォロワ回路対を構成するこ
とにより、第9のデジタル信号Gと第10のデジタル信
号Hの位相ずれが効果的に抑えられ、位相比較器6は、
第10のデジタル信号Hの符号を正しく判別することが
できる。
こえる帯域で、かつ各エミッタフォロワ回路の出力にお
いて立ち上がり時間及び立ち下がり時間を考慮に入れた
場合でも、位相比較器6に入力される第9のデジタル信
号Gのエッジと第10のデジタル信号Hのエッジの時間
間隔Y(図8)は、第1のデジタル信号cのエッジと第
3のデジタル信号eのエッジの時間間隔X(図8)と一
致する。このように、基準信号用に第1のエミッタフォ
ロワ回路32及び第2のエミッタフォロワ回路34を有
するエミッタフォロワ回路対を構成し、信号用に第3の
エミッタフォロワ回路37及び第4のエミッタフォロワ
回路39を有するエミッタフォロワ回路対を構成するこ
とにより、第9のデジタル信号Gと第10のデジタル信
号Hの位相ずれが効果的に抑えられ、位相比較器6は、
第10のデジタル信号Hの符号を正しく判別することが
できる。
【0031】なお、実施例2において、第1の伝送路、
第2の伝送路、第3の伝送路及び第4の伝送路を同一形
状、同一寸法及び同一材料にすれば、位相比較器に入力
されるデジタル信号の位相ずれを効果的に抑えることが
できる。また、第1の伝送路、第2の伝送路、第3の伝
送路及び第4の伝送路を相隣り合う位置に配置すれば、
位相比較器に入力されるデジタル信号の位相ずれを効果
的に抑えることができる。
第2の伝送路、第3の伝送路及び第4の伝送路を同一形
状、同一寸法及び同一材料にすれば、位相比較器に入力
されるデジタル信号の位相ずれを効果的に抑えることが
できる。また、第1の伝送路、第2の伝送路、第3の伝
送路及び第4の伝送路を相隣り合う位置に配置すれば、
位相比較器に入力されるデジタル信号の位相ずれを効果
的に抑えることができる。
【0032】
【発明の効果】本発明によれば、伝送路に寄生容量があ
り、100MHzを超える2つの高速のパルス信号を伝
送する場合でも、位相比較器に入力されるパルス信号の
符号を正確に判別することができる。
り、100MHzを超える2つの高速のパルス信号を伝
送する場合でも、位相比較器に入力されるパルス信号の
符号を正確に判別することができる。
【図1】 本発明の実施例1におけるパルス伝送回路を
示すブロック図である。
示すブロック図である。
【図2】 図1のパルス伝送回路の動作を説明する回路
図である。
図である。
【図3】 (a)は、第1のエミッタフォロワ回路のゲ
イン交点周波数を、(b)は第1のエミッタフォロワ回
路の位相余裕を示す特性図である。
イン交点周波数を、(b)は第1のエミッタフォロワ回
路の位相余裕を示す特性図である。
【図4】 (a)は、第1のエミッタフォロワ回路のゲ
イン交点周波数を、(b)は第1のエミッタフォロワ回
路の位相余裕を示す特性図である。
イン交点周波数を、(b)は第1のエミッタフォロワ回
路の位相余裕を示す特性図である。
【図5】 (a)は、第1のエミッタフォロワ回路のゲ
イン交点周波数を、(b)は第1のエミッタフォロワ回
路の位相余裕を示す特性図である。
イン交点周波数を、(b)は第1のエミッタフォロワ回
路の位相余裕を示す特性図である。
【図6】 図1のパルス伝送回路におけるディジタル信
号の概略図である。
号の概略図である。
【図7】 本発明の実施例2におけるパルス伝送回路の
一例を示すブロック図である。
一例を示すブロック図である。
【図8】 図7のパルス伝送回路におけるディジタル信
号の概略図である。
号の概略図である。
【図9】 従来のパルス伝送回路を示すブロック図であ
る。
る。
1 デジタルデータ発生回路 2 第1のエミッタフォロア回路 3 第1の伝送路 4 第2のエミッタフォロア回路 5 第2の伝送路 6 位相比較器 11 第1のトランジスタ 12 第1の抵抗 13 第1の電流バイアス回路 14 第2のトランジスタ 15 第2の抵抗 16 第2の電流バイアス回路 31 デジタルデータ発生回路 32 第1のエミッタフォロア回路 33 第1の伝送路 34 第2のエミッタフォロア回路 35 第2の伝送路 36 第1の比較器 37 第3のエミッタフォロア回路 38 第3の伝送路 39 第4のエミッタフォロア回路 40 第4の伝送路 41 第2の比較器 42 位相比較器
Claims (6)
- 【請求項1】 第1の出力から第1のデジタル信号を出
力し、第2の出力から前記第1のデジタル信号に同期し
た第2のデジタル信号を出力するデジタルデータ発生回
路、 前記デジタルデータ発生回路が出力する前記第1のデジ
タル信号が入力される第1のエミッタフォロワ回路と前
記デジタルデータ発生回路が出力する前記第2のデジタ
ル信号が入力され第1のエミッタフォロワ回路と同じ構
成の第2のエミッタフォロワ回路とを有するエミッタフ
ォロワ回路対、 前記第1のエミッタフォロワ回路の出力に一端が接続さ
れた第1の伝送路、 前記第2のエミッタフォロワ回路の出力に一端が接続さ
れた第2の伝送路、及び前記第1の伝送路と前記第2の
伝送路により伝送されるデジタル信号の位相を比較する
位相比較器、 を具備するパルス伝送回路。 - 【請求項2】 第1の出力から第1のデジタル信号を出
力し、第2の出力から前記第1のデジタル信号に同期し
極性が反対でクロック周期が同じ第2のデジタル信号を
出力し、第3の出力から前記第1のデジタル信号に同期
した第3のデジタル信号を出力し、第4の出力から前記
第3のデジタル信号に同期し極性が反対でクロック周期
が同じ第4のデジタル信号を出力するデジタルデータ発
生回路、 前記デジタルデータ発生回路が出力する前記第1のデジ
タル信号が入力される第1のエミッタフォロワ回路と前
記デジタルデータ発生回路が出力する前記第2のデジタ
ル信号が入力され第1のエミッタフォロワ回路と同じ構
成の第2のエミッタフォロワ回路とを有する第1のエミ
ッタフォロワ回路対、 前記第1のエミッタフォロワ回路の出力に一端が接続さ
れた第1の伝送路、 前記第2のエミッタフォロワ回路の出力に一端が接続さ
れた第2の伝送路、 前記第1の伝送路と前記第2の伝送路により伝送される
デジタル信号を比較する第1の比較器、 前記デジタルデータ発生回路が出力する前記第3のデジ
タル信号が入力され前記第1のエミッタフォロワ回路と
同じ構成の第3のエミッタフォロワ回路と前記デジタル
データ発生回路が出力する前記第4のデジタル信号が入
力され前記第1のエミッタフォロワ回路と同じ構成の第
4のエミッタフォロワ回路とを有する第2のエミッタフ
ォロワ回路対、 前記第3のエミッタフォロワ回路の出力に一端が接続さ
れた第3の伝送路、 前記第4のエミッタフォロワ回路の出力に一端が接続さ
れた第4の伝送路、 前記第3の伝送路と前記第4の伝送路により伝送される
デジタル信号を比較する第2の比較器、及び前記第1の
比較器と前記第2の比較器から入力されるデジタル信号
の位相を比較する位相比較器、 を具備するパルス伝送回路。 - 【請求項3】 前記第1乃至第4の各エミッタフォロワ
回路は、 前記第1乃至第4の各エミッタフォロワ回路に入力され
るデジタル信号がベースに入力されるトランジスタ、 前記トランジスタのエッミタに一端が接続された抵抗、
及び前記抵抗の他端に接続され前記抵抗を介して電流を
流す電流バイアス回路、 を有する請求項1又は請求項2に記載のパルス伝送回
路。 - 【請求項4】 前記第1乃至第4の各伝送路が、 同一形状、同一寸法及び同一材料である、 請求項1または請求項2に記載のパルス伝送回路。
- 【請求項5】 前記第1乃至第4の各伝送路が、隣り合
う位置に配置された、 請求項1または請求項2に記載のパルス伝送回路。 - 【請求項6】 前記第1及び第2の各伝送路が、IC化
された前記エミッタフォロワ回路対及び前記位相比較器
を接続する伝送回路として構成された、請求項1に記載
のパルス伝送回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15405097A JP3243202B2 (ja) | 1997-06-11 | 1997-06-11 | パルス伝送回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15405097A JP3243202B2 (ja) | 1997-06-11 | 1997-06-11 | パルス伝送回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH114154A JPH114154A (ja) | 1999-01-06 |
JP3243202B2 true JP3243202B2 (ja) | 2002-01-07 |
Family
ID=15575825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15405097A Expired - Fee Related JP3243202B2 (ja) | 1997-06-11 | 1997-06-11 | パルス伝送回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3243202B2 (ja) |
-
1997
- 1997-06-11 JP JP15405097A patent/JP3243202B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH114154A (ja) | 1999-01-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |