JP3240772U - power semiconductor module - Google Patents

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リウ，チュンレイ
シュダーラー，ユルゲン
モーン，ファビアン
ベリーニ，マルコ
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Abstract

Figure 0003240772000001

パワー半導体モジュールを開示する。パワー半導体モジュールは、ベースプレートと、ワイドバンドギャップ材料ダイとを備える。ワイドバンドギャップ材料ダイは、当該ベースプレートに取付けられた当該ワイドバンドギャップ材料ダイに複数の半導体回路のアレイを含む。複数の半導体回路はエッジ終端領域によって互いから分離されている。パワー半導体モジュールはさらに金属プリフォームを含む。金属プリフォームは、複数の半導体回路の各々に押当てられて、複数の半導体回路の各々に電気的に接触するとともに、過電流によって加熱されたときにワイドバンドギャップ材料ダイを通る少なくとも一時的な導電性経路を形成するように適合されている。複数の半導体回路は、ベースプレートおよび金属プリフォームを介して並列に接続される。

Figure 0003240772000001

A power semiconductor module is disclosed. A power semiconductor module comprises a baseplate and a wide bandgap material die. A wide bandgap material die includes an array of semiconductor circuits on the wide bandgap material die attached to the baseplate. A plurality of semiconductor circuits are separated from each other by edge termination regions. The power semiconductor module also contains a metal preform. A metal preform is pressed against each of the plurality of semiconductor circuits to electrically contact each of the plurality of semiconductor circuits and at least temporarily pass through the wide bandgap material die when heated by an overcurrent. adapted to form a conductive path. A plurality of semiconductor circuits are connected in parallel via the baseplate and the metal preform.

Description

技術分野
本考案は、パワー半導体デバイスの分野に関する。特に、本考案は、このようなデバイスのためのパワー半導体モジュールに関する。 TECHNICAL FIELD The present invention relates to the field of power semiconductor devices. In particular, the invention relates to power semiconductor modules for such devices.

技術背景
この段落では、必ずしも先行技術であるとは限らない本開示に関連する背景情報を提供する。 TECHNICAL BACKGROUND This paragraph provides background information related to the present disclosure that is not necessarily prior art.

コンバータや電気駆動部などのパワー半導体デバイスは、通常、複数のパワー半導体モジュールから組立てられる。このような複数のパワー半導体モジュールの各々は１つ以上のパワー半導体素子を機械的および電気的に接続する。高電圧ＤＣ（high voltage DC：ＨＶＤＣ）用途では、高電圧および高電流の要件を満たすために、通常、複数のパワー半導体モジュールを直列接続することが必要となる。或るパワー半導体モジュールが故障して永続的に導通するような場合でも、残りのモジュールが阻止電圧を共有することができるので、このような直列接続には大きな利点があり得る。このような動作は短絡故障モード（short circuit failure mode：ＳＣＦＭ）と称される。ＳＣＦＭを実現する能力を有する１つの既存のパッケージング技術であるプレスパック技術は、たとえば、サイリスタ、ゲートターンオフサイリスタ（gate turn-off thyristor：ＧＴＯ）、集積化ゲート転流型サイリスタ（integrated gate-commutated thyristor：ＩＧＣＴ）、および絶縁ゲートバイポーラトランジスタ（insulated-gate bipolar transistor：ＩＧＢＴ）のために開発された。なぜなら、これらサイリスタやトランジスタは容易に電気的および機械的に直列接続できるからである。シリコン（silicon：Ｓｉ）ベースの半導体素子を備えた半導体モジュールでは、金属プリフォームはＳｉチップの電極上に形成され得る。このＳｉチップは、当該チップのＳｉ材料と低融点共晶合金を形成するように適合されるとともに、故障点を通じて全電流負荷を伝えるための導電性経路を作成する。たとえば、比較的低い温度（５７７℃）でのＳｉとアルミニウム（aluminium：Ａｌ）との共晶反応はこのような固有の故障補償を可能にする。 Power semiconductor devices such as converters and electric drives are usually assembled from a plurality of power semiconductor modules. Each of such a plurality of power semiconductor modules mechanically and electrically connects one or more power semiconductor elements. High voltage DC (HVDC) applications usually require multiple power semiconductor modules to be connected in series to meet the high voltage and high current requirements. Such a series connection can be of great advantage, since even if one power semiconductor module fails and becomes permanently conductive, the remaining modules can share the blocking voltage. Such operation is referred to as short circuit failure mode (SCFM). One existing packaging technology capable of realizing SCFM, press-pack technology, includes, for example, thyristors, gate turn-off thyristors (GTOs), integrated gate-commutated thyristors (GTOs), thyristor (IGCT), and insulated-gate bipolar transistor (IGBT). This is because these thyristors and transistors can be easily electrically and mechanically connected in series. In a semiconductor module with silicon (Si) based semiconductor elements, metal preforms may be formed on the electrodes of the Si chip. The Si tip is adapted to form a low melting point eutectic alloy with the Si material of the tip and creates a conductive path to carry the full current load through the fault point. For example, the eutectic reaction between Si and aluminum (Al) at relatively low temperatures (577° C.) enables such inherent failure compensation.

炭化ケイ素（silicon carbide：ＳｉＣ）をベースとする半導体素子および他のワイドバンドギャップ基板を備えた半導体モジュールは、それらの阻止能力が高いので、高電圧用途においてますます用いられるようになってきている。 Semiconductor modules with silicon carbide (SiC)-based semiconductor devices and other wide bandgap substrates are increasingly being used in high voltage applications because of their high blocking capability. .

国際公開第２０１８／１４１８１１Ａ１号は、Ｓｉ（シリコン）スイッチを備えるＳｉチップと、ワイドバンドギャップ材料スイッチを備えるワイドバンドギャップ材料チップとを含むパワー半導体デバイスを開示しており、Ｓｉスイッチおよびワイドバンドギャップ材料スイッチは電気的に並列に接続されている。 WO2018/141811A1 discloses a power semiconductor device comprising a Si chip with a Si (silicon) switch and a wide bandgap material chip with a wide bandgap material switch, wherein the Si switch and the wide bandgap The material switches are electrically connected in parallel.

国際公開第２０１８／０６５３１７Ａ１号は、Ｓｉベース層と当該Ｓｉベース層上にＳｉＣ（炭化ケイ素）エピタキシー層とを含む半導体チップを備えた半導体モジュールを開示している。ＳｉＣエピタキシー層は、半導体素子と、ＳｉＣエピタキシー層の側に半導体モジュールの電気接点を設けるための導電性最上層と、Ｓｉベース層の側に半導体モジュールの電気接点を設けるための導電性最下層と、当該ＳｉＣエピタキシー層に接触するとともに当該最上層と前記最下層との間に配置された故障モード層とを備える。当該故障モード層は、半導体モジュールを短絡させるために、当該Ｓｉベース層と共晶合金を形成するように適合された金属材料を含む。 WO 2018/065317 A1 discloses a semiconductor module with a semiconductor chip comprising a Si base layer and a SiC (silicon carbide) epitaxial layer on the Si base layer. The SiC epitaxial layer comprises a semiconductor element, a conductive top layer for providing electrical contacts of the semiconductor module on the side of the SiC epitaxial layer, and a conductive bottom layer for providing electrical contacts of the semiconductor module on the side of the Si base layer. , a failure mode layer in contact with the SiC epitaxial layer and disposed between the top layer and the bottom layer. The failure mode layer includes a metallic material adapted to form a eutectic alloy with the Si base layer to short the semiconductor module.

概要
本段落は、本開示の概要を提供するものであって、その範囲全体またはその特徴全てを包括的に開示するものではない。 SUMMARY This paragraph provides an overview of the disclosure and is not a comprehensive disclosure of its entire scope or all of its features.

一実施形態に従うと、パワー半導体モジュールは、ベースプレートと、ワイドバンドギャップ材料ダイとを含み、当該ワイドバンドギャップ材料ダイは、当該ベースプレートに取付けられたワイドバンドギャップ材料ダイに複数の半導体回路のアレイを含む。当該複数の半導体回路はエッジ終端領域によって互いから分離されている。当該パワー半導体モジュールはさらに金属プリフォームを含む。当該金属プリフォームは、複数の半導体回路の各々に押当てられて、複数の半導体回路の各々に電気的に接触するとともに、過電流によって加熱されたときにワイドバンドギャップ材料ダイを通る少なくとも一時的な導電性経路を形成するように適合されている。当該複数の半導体回路は、ベースプレートおよび金属プリフォームを介して並列に接続される。 According to one embodiment, a power semiconductor module includes a baseplate and a wide bandgap material die having an array of semiconductor circuits mounted on the wide bandgap material die attached to the baseplate. include. The plurality of semiconductor circuits are separated from each other by edge termination regions. The power semiconductor module further includes a metal preform. The metal preform is pressed against each of the plurality of semiconductor circuits to electrically contact each of the plurality of semiconductor circuits and at least temporarily pass through the wide bandgap material die when heated by an overcurrent. conductive path. The plurality of semiconductor circuits are connected in parallel via the baseplate and the metal preform.

別の実施形態に従うと、当該ワイドバンドギャップ材料は炭化ケイ素（ＳｉＣ）を含む。 According to another embodiment, the wide bandgap material comprises silicon carbide (SiC).

別の実施形態に従うと、当該金属プリフォームは、モリブデン（Molybdenum：Ｍｏ）、タングステン（Wolfram：Ｗ）、銅（Copper：Ｃｕ）、またはそれらの合金のうち少なくとも１つを含む。 According to another embodiment, the metal preform comprises at least one of Molybdenum (Mo), Tungsten (Wolfram: W), Copper (Cu), or alloys thereof.

別の実施形態に従うと、当該ベースプレートは、Ｍｏ、Ｗ、Ｃｕまたはこれらの合金のうち少なくとも１つを含む。 According to another embodiment, the base plate comprises at least one of Mo, W, Cu or alloys thereof.

別の実施形態に従うと、当該複数の半導体回路のうち少なくとも１つは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化膜半導体電界効果トランジスタ（Metal Oxide Semiconductor Field-Effect Transistor：ＭＯＳＦＥＴ）またはダイオードのうち少なくとも１つを含む。 According to another embodiment, at least one of the plurality of semiconductor circuits is at least one of an insulated gate bipolar transistor (IGBT), a metal oxide semiconductor field-effect transistor (MOSFET), or a diode. including one.

別の実施形態に従うと、当該複数の半導体回路のアレイは、互いに並列に接続された４つの半導体回路を含む。 According to another embodiment, the array of semiconductor circuits includes four semiconductor circuits connected in parallel with each other.

別の実施形態に従うと、当該パワー半導体モジュールはさらに、複数の半導体回路の各々に対して当該金属プリフォームを押当てる少なくとも１つの押圧ピンを含む。 According to another embodiment, the power semiconductor module further comprises at least one pressing pin pressing the metal preform against each of the plurality of semiconductor circuits.

別の実施形態に従うと、当該パワー半導体モジュールはさらに、当該少なくとも１つの押圧ピンに接続された導電性トッププレートを含む。 According to another embodiment, the power semiconductor module further comprises a conductive top plate connected to the at least one push pin.

別の実施形態に従うと、当該少なくとも１つの押圧ピンはばね要素を含む。
さらに別の局面に従うと、パワー半導体モジュールは、ベースプレートと、少なくとも２つのモジュール部分と、少なくとも２つのワイドバンドギャップ材料ダイとを備え、当該少なくとも２つのワイドバンドギャップ材料ダイは各々、当該少なくとも２つのモジュール部分のうちの１つに配置されるとともに、当該ベースプレートに取付けられた当該ワイドバンドギャップ材料ダイに複数の半導体回路のアレイを含む。当該複数の半導体回路はエッジ終端領域によって互いから分離されている。当該パワー半導体モジュールはさらに、少なくとも２つの金属プリフォームを備える。当該少なくとも２つの金属プリフォームは各々が、当該複数の半導体回路の各々に押当てられて当該複数の半導体回路の各々に電気的に接触するとともに、過電流によって加熱されたときに当該ワイドバンドギャップ材料ダイを通る少なくとも一時的な導電性経路を形成するように適合されている。当該少なくとも２つのワイドバンドギャップ材料ダイの各々の当該複数の半導体回路は、当該ベースプレートと当該少なくとも２つの金属プリフォームのうちの１つとを介して並列に接続される。当該パワー半導体モジュールはさらに、当該少なくとも２つのワイドバンドギャップ材料ダイの各々の当該複数の半導体回路の各々に対して当該金属プリフォームの各々を押当てる少なくとも２つの押圧ピンと、当該少なくとも２つの押圧ピンに接続された導電性トッププレートとを備える。 According to another embodiment, said at least one push pin comprises a spring element.
According to yet another aspect, a power semiconductor module includes a baseplate, at least two module portions, and at least two wide bandgap material dies, each of the at least two wide bandgap material dies each having the at least two An array of semiconductor circuits is included on the wide bandgap material die disposed in one of the module portions and attached to the baseplate. The plurality of semiconductor circuits are separated from each other by edge termination regions. The power semiconductor module further comprises at least two metal preforms. Each of the at least two metal preforms is pressed against each of the plurality of semiconductor circuits to electrically contact each of the plurality of semiconductor circuits, and the wide bandgap when heated by an overcurrent. adapted to form at least temporary conductive paths through the material die. The plurality of semiconductor circuits of each of the at least two wide bandgap material dies are connected in parallel via the baseplate and one of the at least two metal preforms. The power semiconductor module further comprises at least two pressing pins for pressing each of the metal preforms against each of the plurality of semiconductor circuits of each of the at least two wide bandgap material dies, and the at least two pressing pins. and a conductive top plate connected to.

別の実施形態に従うと、当該少なくとも２つのモジュール部分は１つのパッケージに配置される。 According to another embodiment, said at least two modular parts are arranged in one package.

適用可能なさらに別の領域が本明細書に提供される説明から明らかになるだろう。この概要における説明および具体例は、例示のみを目的として意図されたものであり、本開示の範囲を限定することを意図したものではない。 Further areas of applicability will become apparent from the description provided herein. The descriptions and specific examples in this summary are intended for illustrative purposes only and are not intended to limit the scope of the disclosure.

図面
本明細書で説明される図面は、すべての可能な実現例のためではなく選択された実施形態の例示のみを目的としたものであり、本開示の範囲を限定することを意図したものではない。 Drawings The drawings described herein are intended only to illustrate selected embodiments, not for all possible implementations, and are not intended to limit the scope of the disclosure. do not have.

パワー半導体モジュールの一実施形態の一例を概略的に示す図である。It is a figure which shows roughly an example of one embodiment of a power semiconductor module. パワー半導体モジュールの一実施形態の別の例を概略的に示す図である。FIG. 5 schematically shows another example of an embodiment of a power semiconductor module;

例示的な実施形態の詳細な説明
ここで、添付の図面を参照して、実施形態の例をより十分に説明する。 Detailed Description of Illustrative Embodiments Example embodiments will now be described more fully with reference to the accompanying drawings.

例示的な実施形態は、本開示が完璧になされるように、かつその範囲を当業者に十分に伝えるように提供されている。本開示の実施形態を完全に理解できるようにするために、特定の構成要素、デバイス、および方法の例などの多数の特定の詳細が説明されている。具体的な詳細を採用する必要はなく、例示的な実施形態が多くのさまざまな形態で具体化され得るとともに本開示の範囲を限定するものと解釈されるべきではないことが当業者に明らかになるだろう。いくつかの例示的な実施形態では、周知のプロセス、周知のデバイス構造、および周知の技術は詳細に説明されない。 Exemplary embodiments are provided so that this disclosure will be thorough, and will fully convey the scope to those skilled in the art. Numerous specific details are set forth, such as examples of specific components, devices and methods, in order to provide a thorough understanding of the embodiments of the present disclosure. It will be apparent to those skilled in the art that the specific details need not be employed and that the exemplary embodiments can be embodied in many different forms and should not be construed as limiting the scope of the present disclosure. It will be. In some exemplary embodiments, well-known processes, well-known device structures, and well-known techniques are not described in detail.

本明細書で用いられる用語は、特定の例示的な実施形態を説明することのみを目的としており、限定することを意図するものではない。本明細書で用いられる場合、単数形「a」、「an」、および「the」は、文脈中にて明確な指定のない限り複数形も含むよう意図され得る。「備える（comprises、comprising）」、「含む（including）」、および「有する（having）」といった語は包括的であり、したがって、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するものであるが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除するものではない。 The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting. As used herein, the singular forms "a," "an," and "the" may be intended to include plural forms as well, unless the context clearly dictates otherwise. The terms "comprises," "including," and "having" are inclusive and thus refer to the features, integers, steps, acts, elements and/or configurations mentioned. The presence of an element does not preclude the presence or addition of one or more other features, integers, steps, acts, elements, components, and/or groups thereof.

要素もしくは層が別の要素もしくは層の「上にある」か、別の要素もしくは層に「係合される」か、「接続される」か、または「結合される」と言及される場合、それは、他の要素もしくは層の直に上にあってもよく、他の要素もしくは層に直接係合されてもよく、直接接続されてもよく、または直接結合されてもよく、または、介在する要素もしくは層が存在してもよい。対照的に、要素が別の要素もしくは層の「直に上にある」か、別の要素もしくは層に「直接係合される」か、「直接接続される」か、または「直接結合される」と言及される場合、介在する要素または層は存在しなくてもよい。要素間の関係を説明するために用いられる他の語は同様に解釈されるべきである（たとえば、「間に」対「直に間に」、「隣接する」対「直に隣接する」等）。本明細書で用いられる場合、「および／または」という語は、列挙された関連項目のうちの１つ以上のいずれかの組合わせおよび全ての組合わせを含む。 When an element or layer is referred to as being “over”, “engaged with,” “connected to,” or “coupled to” another element or layer, It may be directly on the other element or layer, directly engaged, directly connected or directly coupled to the other element or layer, or it may intervene Any element or layer may be present. In contrast, when an element is “directly on” another element or layer, or is “directly engaged,” “directly connected,” or “directly coupled to” another element or layer, When a "" is referred to, intervening elements or layers may be absent. Other terms used to describe relationships between elements should be interpreted similarly (e.g., "between" versus "immediately between," "adjacent" versus "immediately adjacent," etc.). ). As used herein, the term "and/or" includes any and all combinations of one or more of the associated listed items.

ＳＣＦＭ（短絡不良モード）機能を有する高電流モジュールを開発することは困難である。なぜなら、たとえば、ダイ用のワイドバンドギャップ材料としてＳｉＣ（炭化ケイ素）を用いる場合、高電圧ＳｉＣチップ（たとえば、ＭＯＳＦＥＴ）は小さく（約５＊５ｍｍ２）、その歩留まりおよびコスト（固有の欠陥および工程歩留まり）の理由から、近い将来においても小さいままであるからである。近年、ＳｉＣ ＳＣＦＭは、ｉ）個々の小型ＳｉＣチップ上の小型金属プリフォームのために、または、ｉｉ）１つの大型ＳｉＣチップ上の多ピンプリフォームとして、検証されている。上述の両方の解決策を用いれば、ＳＣＦＭ機能を備えた高電流ＳｉＣモジュールを実現することができる。しかしながら、近年、個々の小型ＳｉＣチップを高い歩留まりで、高電力用途（たとえば、ＨＶＤＣ、ＶＳＣ）のために、ＳＣＦＭ機能を有する高電流ＳｉＣモジュールを製造することは困難である。これは、１つの多ピンプリフォームによって接続された複数の個々の小型ＳｉＣチップを用いる場合、アーク放電が発生する可能性があるため、個々の小型ＳｉＣチップのうちの１つが故障した場合に安定した短絡を確保することができなくなるからである。その他の場合、大型ＳｉＣチップ（たとえば、１２＊１２ｍｍ２）は、大型ＳｉＣチップの歩留まりが低すぎるため、商業規模では依然として利用可能ではない。 It is difficult to develop a high current module with SCFM (short circuit failure mode) functionality. Because, for example, when using SiC (silicon carbide) as the wide bandgap material for the die, high voltage SiC chips (e.g. MOSFETs) are small (approximately 5 * 5 mm 2 ) and their yield and cost (inherent defects and process yield), it will remain small in the near future. Recently, SiC SCFM has been validated i) for small metal preforms on individual small SiC chips or ii) as multi-pin preforms on one large SiC chip. With both the above mentioned solutions, high current SiC modules with SCFM functionality can be realized. However, in recent years, it is difficult to manufacture high-current SiC modules with SCFM functionality for high-power applications (eg, HVDC, VSC) with high yield of individual small SiC chips. This is stable if one of the individual small SiC chips fails because when using multiple individual small SiC chips connected by one multi-pin preform, arcing can occur. This is because a short circuit cannot be ensured. Otherwise, large SiC chips (eg, 12 * 12 mm 2 ) are still not available on a commercial scale because the yield of large SiC chips is too low.

したがって、本考案の一目的は、ＳＣＦＭ（短絡不良モード）形成機能を有するとともに歩留まりの高いコンパクトで安全なパワー半導体モジュール設計を提供することである。 SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a compact and safe power semiconductor module design with SCFM (short circuit failure mode) capability and high yield.

この目的は独立請求項の主題によって達成される。さらに別の例示的な実施形態が、従属請求項および以下の説明から明らかである。 This object is achieved by the subject matter of the independent claims. Further exemplary embodiments are evident from the dependent claims and the following description.

本考案はパワー半導体モジュールに関する。特に、本考案は、ＳＣＦＭ（短絡不良モード）形成機能を備えた高電流パワーモジュール設計に関する。新しいチップ構造は、ＳＣＦＭでの高電流モジュールを可能にする。ここで、さらに以下においては、「パワー」という語は、１０Ａ超および／または１．０００Ｖ超の電流を処理する能力に関連し得る。パワー半導体モジュールは、一般に、トランジスタ、サイリスタ、ダイオードなどの１つ以上のパワー半導体素子のための端子を機械的に支持および提供するデバイスであり得る。一般に、パワー半導体モジュールは、端子を備えるとともに１つ以上のパワー半導体素子が収容されるハウジングを含み得る。 The present invention relates to power semiconductor modules. In particular, the present invention relates to a high current power module design with SCFM (short circuit failure mode) formation capability. The new chip structure enables high current modules in SCFM. Here and further below, the term "power" may relate to the ability to handle currents greater than 10A and/or 1.000V. A power semiconductor module can generally be a device that mechanically supports and provides terminals for one or more power semiconductor elements such as transistors, thyristors, diodes, and the like. In general, a power semiconductor module may include a housing with terminals and in which one or more power semiconductor components are housed.

図１に開示される本考案の一実施形態に従うと、パワー半導体モジュールは、ベースプレート１０およびワイドバンドギャップ材料ダイ１２を備える。当該ワイドバンドギャップ材料ダイ１２は、当該ベースプレート１０に取付けられたワイドバンドギャップ材料ダイ１２に複数の半導体回路１１のアレイを含む。複数の半導体回路１１は、エッジ終端領域１６によって互いから分離されている。ワイドバンドギャップ材料ダイ１２においてエッジ終端領域１６によって分離された複数の半導体回路１１を形成することにより、高歩留まりの小型ＳｉＣチップを維持することができ、同時に、多ピンプリフォームを備えた大型チップの安定した短絡を確保することができる。 According to one embodiment of the invention disclosed in FIG. 1, a power semiconductor module comprises a baseplate 10 and a wide bandgap material die 12 . The wide bandgap material die 12 includes an array of semiconductor circuits 11 on the wide bandgap material die 12 attached to the baseplate 10 . A plurality of semiconductor circuits 11 are separated from each other by edge termination regions 16 . By forming multiple semiconductor circuits 11 separated by edge termination regions 16 on a wide bandgap material die 12, a high yield of small SiC chips can be maintained while at the same time increasing the size of large chips with high pin count preforms. A stable short circuit can be ensured.

ワイドバンドギャップ材料は炭化ケイ素（ＳｉＣ）を含み得る。ワイドバンドギャップ材料は、ＧａＮなどであってもよく、シリコン（Ｓｉ）の場合よりも広い、たとえば、１.１ｅＶよりも広い半導体バンドギャップを特徴とし得る。金属プリフォーム１４は、複数の半導体回路１１の各々に押当てられて、当該複数の半導体回路１１の各々に電気的に接触するとともに、過電流によって加熱されたときにワイドバンドギャップ材料ダイ１２を通る少なくとも一時的な導電性経路を形成するように適合されている。このような過電流は、半導体回路１１のうちの１つが故障した場合の故障状況において発生する可能性がある。一般に、パワー電子部品の故障モードは、開路故障または短絡故障として分類することができる。開路に失敗した半導体部品は直列接続を必要とする用途には適していない。特に、いくつかの高電力用途では、これらのモジュールは、故障発生時に故障したモジュールが安定した短絡の形成によって負荷電流を流し続ける一方で残りのモジュールが阻止電圧を共有するように設計されなければならない。半導体回路１１は、ベースプレート１０および金属プリフォーム１４を介して並列に接続されている。 Wide bandgap materials may include silicon carbide (SiC). The wide bandgap material may be GaN or the like, and may be characterized by a semiconductor bandgap that is wider than that of silicon (Si), eg, greater than 1.1 eV. The metal preform 14 is pressed against each of the plurality of semiconductor circuits 11 to make electrical contact with each of the plurality of semiconductor circuits 11, and to remove the wide bandgap material die 12 when heated by an overcurrent. adapted to form an at least temporary electrically conductive path through. Such overcurrents can occur in fault situations when one of the semiconductor circuits 11 fails. In general, power electronic component failure modes can be classified as open circuit or short circuit failures. Semiconductor components that fail to open are not suitable for applications requiring series connections. In particular, for some high power applications, these modules must be designed so that, in the event of a fault, the failed module continues to carry the load current by forming a stable short circuit while the remaining modules share the blocking voltage. not. Semiconductor circuits 11 are connected in parallel via base plate 10 and metal preform 14 .

たとえばレーザダイシング技術では、複数の小さな半導体回路１１がエッジ終端領域１６によって互いから分離されている新しいチップ構造を備えたワイドバンドギャップ材料ダイ１２は、小さな個々のチップの高い歩留まりを維持する１つの大きなチップ単位として実現することができる。複数の半導体回路１１のうち少なくとも１つは、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）、またはダイオードのうち少なくとも１つを含み得る。金属プリフォーム１４を複数の半導体回路１１の各々に押当てて複数の半導体回路１１の各々に電気的に接触させる多ピンプリフォームの概念を用いることにより、当該複数の半導体回路１１は、高電流分類のために、かつ短絡不良モード（ＳＣＦＭ）を保証するために、ベースプレートおよび金属プリフォーム１４を介して並列に電気的に接続される。さらに、多ピンプリフォームの概念は、ワイドバンドギャップ材料ダイ１２の全領域にわたって均一な圧力を支持する。金属プリフォーム１４および／またはベースプレート１０は、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）またはこれらの合金のうち少なくとも１つを含み得る。Ｍｏは、ＳｉＣまたは他のワイドバンドギャップ材料と同様の熱膨張係数を有するので、有益であり得る。さらに、Ｍｏはまた、高温下でワイドバンドギャップ材料ダイ１２のワイドバンドギャップ基板と共に、少なくとも一時的に導電性経路を形成し得る。 For example, in laser dicing technology, a wide bandgap material die 12 with a novel chip structure in which a plurality of small semiconductor circuits 11 are separated from each other by edge termination regions 16 can be produced in a single die 12 to maintain a high yield of small individual chips. It can be implemented as a large chip unit. At least one of the plurality of semiconductor circuits 11 may include at least one of an IGBT (Insulated Gate Bipolar Transistor), a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), or a diode. By using the concept of a multi-pin preform in which a metal preform 14 is pressed against each of the plurality of semiconductor circuits 11 to make electrical contact with each of the plurality of semiconductor circuits 11, the plurality of semiconductor circuits 11 can be classified as a high current class. and to ensure short circuit failure mode (SCFM), they are electrically connected in parallel through the base plate and metal preform 14 . Additionally, the multi-pin preform concept supports uniform pressure across the entire area of the wide bandgap material die 12 . Metal preform 14 and/or baseplate 10 may comprise at least one of molybdenum (Mo), tungsten (W), copper (Cu), or alloys thereof. Mo can be beneficial because it has a coefficient of thermal expansion similar to SiC or other wide bandgap materials. In addition, Mo may also form conductive paths, at least temporarily, with the wide bandgap substrate of wide bandgap material die 12 at elevated temperatures.

例示的には、複数の半導体回路１１は、パワー半導体モジュール内で並列に接続される。なお、半導体回路１１は、金属プリフォーム１４に沿った電流経路のためにかなり高い抵抗を提供するだけに過ぎない完全に受動的な要素および／または層であり得ることに留意されたい。すなわち、通常動作中、半導体回路１１内を電流が全く流れない場合に該当し得る。金属プリフォーム１４は、たとえばチップ故障によって引起こされる過電流によって加熱されたときに半導体回路１１を通る少なくとも一時的な導電性経路を形成するように適合される。ここで、過電流は、ワイドバンドギャップ材料、たとえばＳｉＣ、が分解するほど高い電流であり得る。ワイドバンドギャップ材料を通る一時的な導電性経路は、当該導電性経路のために形成される材料のせいで劣化する可能性がある。たとえば、ＳｉＣ基板および金属プリフォームは導電性物質を形成し得る。「一時的な」という語は、「永続的な」期間よりもはるかに短い期間に関連し得る。たとえば、一時的な期間は１秒よりも短くてもよい。シリコン基板と比較して、ワイドバンドギャップ材料ダイおよび溶融金属プリフォーム１４は、たとえばＳｉＣがより高い温度でしか溶融しないので、合金を形成しない。ワイドバンドギャップ材料ダイの場合、低オーミック経路は、ワイドバンドギャップ材料の分解によって（たとえば、アーク放電によって）形成される。 Illustratively, the plurality of semiconductor circuits 11 are connected in parallel within the power semiconductor module. It should be noted that semiconductor circuit 11 may be completely passive elements and/or layers that merely provide a fairly high resistance for current paths along metal preform 14 . That is, it may correspond to the case where no current flows in the semiconductor circuit 11 during normal operation. Metal preform 14 is adapted to form an at least temporary conductive path through semiconductor circuit 11 when heated by an overcurrent caused, for example, by a chip failure. Here, the eddy current can be such a high current that the wide bandgap material, eg SiC, decomposes. A temporary conductive path through a wide bandgap material can be degraded due to the material formed for the conductive path. For example, SiC substrates and metal preforms can form conductive materials. The term "temporary" can relate to a much shorter period of time than a "permanent" period. For example, the temporary period may be shorter than 1 second. Compared to the silicon substrate, the wide bandgap material die and molten metal preform 14 do not form alloys, for example SiC only melts at higher temperatures. For wide bandgap material dies, the low ohmic path is formed by decomposition of the wide bandgap material (eg, by arcing).

複数の小さな半導体回路１１は、エッジ終端領域１６によって互いから分離されているが、依然として１つのダイ上にあるので、チップをダイシングするために必要な空間を節約することができるとともに、回路故障の場合に低抵抗電流経路を確保することができる。 A plurality of small semiconductor circuits 11 are separated from each other by edge termination regions 16 but still on a single die, thus saving space required for dicing the chip and reducing circuit failures. A low-resistance current path can be ensured in some cases.

複数の半導体回路１１のアレイは、たとえば、互いに並列に接続された３つまたは４つの半導体回路１１を含み得る。このような数の半導体回路１１であれば、高電力用途を確保しつつ歩留まりを高く維持することができる。さらに、ワイドバンドギャップ材料ダイ１２上の半導体回路１１の数が多ければ多いほど、半導体回路１１間の終端面積が節約されるので、結果として、活性面積が増大する。 An array of semiconductor circuits 11 may include, for example, three or four semiconductor circuits 11 connected in parallel with each other. With such a number of semiconductor circuits 11, it is possible to maintain a high yield while ensuring high-power applications. Furthermore, the greater the number of semiconductor circuits 11 on a wide bandgap material die 12, the more termination area between semiconductor circuits 11 is conserved, resulting in an increase in active area.

パワー半導体モジュール１は、複数の半導体回路１１の各々に対して金属プリフォーム１４を押当てる少なくとも１つの押圧ピン１８をさらに備えてもよい。それぞれの金属プリフォーム１４に対して押当てられる導電性押圧ピン１８によって押圧力が加えられてもよい。 The power semiconductor module 1 may further include at least one pressing pin 18 that presses the metal preform 14 against each of the plurality of semiconductor circuits 11 . The pressing force may be applied by a conductive pressing pin 18 pressed against each metal preform 14 .

パワー半導体モジュールは、少なくとも１つの押圧ピン１８に接続された導電性トッププレート２０をさらに備えてもよい。 The power semiconductor module may further comprise a conductive top plate 20 connected to the at least one push pin 18 .

少なくとも１つの押圧ピン１８は、たとえば、皿ばね、板ばねまたはコイルばねを含み得るばね要素２２を含み得る。金属プリフォーム１４、押圧ピン１８、および／または、ばね要素２２は、ワイドバンドギャップ材料ダイ１２とトッププレート２０との間に収容されてもよい。多ピンプリフォームの概念に加えて、ばね要素２２はさらに、ワイドバンドギャップ材料ダイ１２の領域全体にわたって均一な圧力分布を支持する。一実施形態では、トッププレート２０は押圧ピン１８の一部である。 At least one push pin 18 may include a spring element 22 which may include, for example, a disc spring, leaf spring or coil spring. Metal preform 14 , push pin 18 and/or spring element 22 may be housed between wide bandgap material die 12 and top plate 20 . In addition to the multi-pin preform concept, spring elements 22 also support uniform pressure distribution across the area of wide bandgap material die 12 . In one embodiment, top plate 20 is part of push pin 18 .

図２は、本考案の別の実施形態を示しており、２つのワイドバンドギャップ材料ダイを、モジュール部分３１および３２の各々に１つずつ備えたマルチチップパワー半導体モジュールを例示する。２つのワイドバンドギャップ材料ダイは、１つの単独のベースプレート１０上に配置される。ダイの数は１または２に限定されない。一実施形態では、たとえば、３つまたは６つのダイを１つのモジュール１に組合わせてもよい。複数のモジュール１が１つのパッケージに組合わされて１つの単独の製品を形成し得る。 FIG. 2 shows another embodiment of the present invention, illustrating a multi-chip power semiconductor module with two wide bandgap material dies, one in each of module portions 31 and 32 . Two wide bandgap material dies are placed on one single base plate 10 . The number of dies is not limited to one or two. In one embodiment, for example, 3 or 6 dies may be combined into one module 1 . Multiple modules 1 can be combined in one package to form one single product.

同様に、２つ以上の金属プリフォーム１４を用いて、ベースプレート１０（図示せず）に取付けられた単一のワイドバンドギャップ材料ダイにおける複数の半導体回路１１のそれぞれのアレイに接触させてもよい。 Similarly, more than one metal preform 14 may be used to contact a respective array of multiple semiconductor circuits 11 on a single wide bandgap material die attached to base plate 10 (not shown). .

当該実施形態の上述の説明は、例示および説明を目的として提供されたものであり、網羅的であること、または本開示を限定することを意図したものではない。特定の実施形態の個々の要素または特徴は、概して、その特定の実施形態に限定されるものではなく、適用可能である場合には、置換え可能であるとともに、具体的に図示または説明されていなくても、選択された実施形態において使用され得る。このことも多くの点で変更されてもよい。このような変更は本開示からの逸脱と見なされるべきではなく、すべてのこのような変更は本開示の範囲内に含まれるよう意図されている。 The foregoing descriptions of such embodiments have been presented for purposes of illustration and description, and are not intended to be exhaustive or limiting of the present disclosure. Individual elements or features of a particular embodiment are generally not limited to that particular embodiment, are interchangeable where applicable, and have not been specifically shown or described. may be used in selected embodiments. This too may be varied in many respects. Such modifications are not to be considered a departure from the present disclosure and all such modifications are intended to be included within the scope of this disclosure.

１ パワー半導体モジュール、１０ ベースプレート、１１ 半導体回路、１２ ワイドバンドギャップ材料ダイ １４ 金属プリフォーム、１６ エッジ終端領域、１８ 押圧ピン、２ トッププレート、２２ ばね要素、３１、３２ モジュール部分。 1 power semiconductor module, 10 base plate, 11 semiconductor circuit, 12 wide bandgap material die, 14 metal preform, 16 edge termination region, 18 push pin, 2 top plate, 22 spring element, 31, 32 module part.

Claims (11)

パワー半導体モジュール（１）であって、
ベースプレート（１０）と、
ワイドバンドギャップ材料ダイ（１２）とを含み、前記ワイドバンドギャップ材料ダイ（１２）は、前記ベースプレート（１０）に取付けられた前記ワイドバンドギャップ材料ダイ（１２）に複数の半導体回路（１１）のアレイを含み、前記複数の半導体回路（１１）は、エッジ終端領域（１６）によって互いから分離されており、前記パワー半導体モジュール（１）はさらに、
金属プリフォーム（１４）を含み、前記金属プリフォーム（１４）は、前記複数の半導体回路（１１）の各々に押当てられて、前記複数の半導体回路（１１）の各々に電気的に接触するとともに、過電流によって加熱されたときに前記ワイドバンドギャップ材料ダイ（１２）を通る少なくとも一時的な導電性経路を形成するように適合されており、
前記複数の半導体回路（１１）は、前記ベースプレート（１０）および前記金属プリフォーム（１４）を介して並列に接続されている、パワー半導体モジュール（１）。 A power semiconductor module (1),
a base plate (10);
a wide bandgap material die (12), said wide bandgap material die (12) having a plurality of semiconductor circuits (11) on said wide bandgap material die (12) attached to said base plate (10). comprising an array, wherein the plurality of semiconductor circuits (11) are separated from each other by edge termination regions (16), the power semiconductor module (1) further comprising:
a metal preform (14), wherein the metal preform (14) is pressed against each of the plurality of semiconductor circuits (11) to electrically contact each of the plurality of semiconductor circuits (11); together with to form at least a temporary conductive path through said wide bandgap material die (12) when heated by an overcurrent, and
A power semiconductor module (1), wherein the plurality of semiconductor circuits (11) are connected in parallel via the base plate (10) and the metal preform (14). 前記ワイドバンドギャップ材料は炭化ケイ素（ＳｉＣ）を含む、請求項１に記載のパワー半導体モジュール（１）。 A power semiconductor module (1) according to claim 1, wherein said wide bandgap material comprises silicon carbide (SiC). 前記金属プリフォーム（１４）は、Ｍｏ、Ｗ、Ｃｕまたはこれらの合金のうち少なくとも１つを含む、請求項１または２に記載のパワー半導体モジュール（１）。 Power semiconductor module (1) according to claim 1 or 2, wherein the metal preform (14) comprises at least one of Mo, W, Cu or alloys thereof. 前記ベースプレート（１０）は、Ｍｏ、Ｗ、Ｃｕまたはこれらの合金のうち少なくとも１つを含む、請求項１から３のいずれか１項に記載のパワー半導体モジュール（１）。 4. The power semiconductor module (1) according to any one of claims 1 to 3, wherein the base plate (10) comprises at least one of Mo, W, Cu or alloys thereof. 前記複数の半導体回路（１１）のうち少なくとも１つは、ＩＧＢＴ、ＭＯＳＦＥＴまたはダイオードのうち少なくとも１つを含む、請求項１から４のいずれか１項に記載のパワー半導体モジュール（１）。 5. The power semiconductor module (1) according to any one of claims 1 to 4, wherein at least one of said plurality of semiconductor circuits (11) comprises at least one of an IGBT, a MOSFET or a diode. 前記複数の半導体回路（１１）の前記アレイは４つの半導体回路（１１）を含む、請求項１から５のいずれか１項に記載のパワー半導体モジュール（１）。 6. A power semiconductor module (1) according to any one of the preceding claims, wherein said array of said plurality of semiconductor circuits (11) comprises four semiconductor circuits (11). 前記複数の半導体回路（１１）の各々に対して前記金属プリフォーム（１４）を押当てる少なくとも１つの押圧ピン（１８）をさらに含む、請求項１から６のいずれか１項に記載のパワー半導体モジュール（１）。 A power semiconductor according to any one of the preceding claims, further comprising at least one pressing pin (18) pressing said metal preform (14) against each of said plurality of semiconductor circuits (11). Module (1). 前記少なくとも１つの押圧ピン（１８）に接続される導電性トッププレート（２０）をさらに含む、請求項７に記載のパワー半導体モジュール（１）。 8. The power semiconductor module (1) according to claim 7, further comprising a conductive top plate (20) connected to said at least one push pin (18). 前記少なくとも１つの押圧ピン（１８）はばね要素（２２）を含む、請求項７または８に記載のパワー半導体モジュール（１）。 9. Power semiconductor module (1) according to claim 7 or 8, wherein the at least one push pin (18) comprises a spring element (22). 少なくとも２つのモジュール部分（３１）および（３２）と、
少なくとも１つのさらに別のワイドバンドギャップ材料ダイ（１２）とを含み、前記少なくとも２つのワイドバンドギャップ材料ダイ（１２）の各々は、前記少なくとも２つのモジュール部分（３１）および（３２）のうちの１つに配置され、前記ベースプレート（１０）に取付けられた前記ワイドバンドギャップ材料ダイ（１２）に複数の半導体回路（１１）のアレイを含み、前記複数の半導体回路（１１）はエッジ終端領域（１６）によって互いから分離されており、さらに、
少なくとも１つのさらに別の金属プリフォーム（１４）を含み、前記少なくとも２つの金属プリフォーム（１４）の各々は、前記少なくとも２つのモジュール部分（３１）および（３２）のうちの１つに配置された前記少なくとも２つのワイドバンドギャップ材料ダイ（１２）のうちの１つにおける前記複数の半導体回路（１１）の各々に押当てられて、前記複数の半導体回路（１１）の各々に電気的に接触するとともに、過電流によって加熱されたときにそれぞれの前記ワイドバンドギャップ材料ダイ（１２）を通る少なくとも一時的な導電性経路を形成するように適合されており、
前記少なくとも２つのワイドバンドギャップ材料ダイ（１２）の各々の前記複数の半導体回路（１１）は、前記ベースプレート（１０）と前記少なくとも２つの金属プリフォーム（１４）のうちの１つとを介して並列に接続され、さらに、
前記少なくとも２つのワイドバンドギャップ材料ダイ（１２）の各々の前記複数の半導体回路（１１）の各々に対して前記金属プリフォーム（１４）の各々を押当てる少なくとも２つの押圧ピン（１８）と、
前記少なくとも２つの押圧ピン（１８）に接続された導電性トッププレート（２０）とを含む、請求項１に記載のパワー半導体モジュール（１）。 at least two modular parts (31) and (32);
and at least one further wide bandgap material die (12), each of said at least two wide bandgap material dies (12) being one of said at least two module portions (31) and (32). comprising an array of a plurality of semiconductor circuits (11) on said wide bandgap material die (12) arranged in one and attached to said base plate (10), said plurality of semiconductor circuits (11) having an edge termination region ( 16) are separated from each other by
at least one further metal preform (14), each of said at least two metal preforms (14) being arranged in one of said at least two module parts (31) and (32). pressed against each of the plurality of semiconductor circuits (11) in one of the at least two wide bandgap material dies (12) to electrically contact each of the plurality of semiconductor circuits (11). and is adapted to form at least a temporary conductive path through each said wide bandgap material die (12) when heated by an overcurrent;
the plurality of semiconductor circuits (11) of each of the at least two wide bandgap material dies (12) are paralleled through the baseplate (10) and one of the at least two metal preforms (14); is connected to the
at least two pressing pins (18) pressing each of said metal preforms (14) against each of said plurality of semiconductor circuits (11) of each of said at least two wide bandgap material dies (12);
A power semiconductor module (1) according to claim 1, comprising a conductive top plate (20) connected to said at least two push pins (18). 前記少なくとも２つのモジュール部分（３１）および（３２）は１つのパッケージに配置される、請求項１０に記載のパワー半導体モジュール（１）。 11. The power semiconductor module (1) according to claim 10, wherein said at least two module parts (31) and (32) are arranged in one package.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2765706B1 (en) * 2011-10-03 2019-11-06 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device, power converter, and method for controlling power converter
JP6379778B2 (en) * 2014-07-15 2018-08-29 富士電機株式会社 Semiconductor device and manufacturing method of semiconductor device
JP6407422B2 (en) * 2015-05-26 2018-10-17 三菱電機株式会社 Pressure contact type semiconductor device
EP3306663A1 (en) 2016-10-05 2018-04-11 ABB Schweiz AG Sic-on-si-based semiconductor module with short circuit failure mode
DE102016122963B4 (en) * 2016-11-29 2021-06-24 Infineon Technologies Austria Ag Semiconductor device with a bidirectional switch
CN110268522B (en) 2017-02-01 2024-01-16 日立能源有限公司 Power semiconductor device with active short circuit failure mode
EP3646376B1 (en) * 2017-07-13 2020-09-16 ABB Power Grids Switzerland AG Bypass thyristor device with gas expansion cavity within a contact plate
EP3462479B1 (en) * 2017-10-02 2020-12-09 General Electric Technology GmbH Semiconductor assembly with fault protection

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