JP3237637B2 - クロック同期回路 - Google Patents
クロック同期回路Info
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- JP3237637B2 JP3237637B2 JP00068099A JP68099A JP3237637B2 JP 3237637 B2 JP3237637 B2 JP 3237637B2 JP 00068099 A JP00068099 A JP 00068099A JP 68099 A JP68099 A JP 68099A JP 3237637 B2 JP3237637 B2 JP 3237637B2
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- JP
- Japan
- Prior art keywords
- flip
- input
- clock
- flop
- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は通信装置等で使用さ
れる複数の参照クロックから一つを選択して同期するク
ロック同期回路に関するものである。
れる複数の参照クロックから一つを選択して同期するク
ロック同期回路に関するものである。
【０００２】
【従来の技術】図５は、従来の参照信号選択式クロック
同期回路を示す。図５において、ＥＸ−ＯＲ型位相比較
器２、低域ろ波器３、電圧制御型発振器４、１／２分周
器５は、ＰＬＬ回路を構成している。入力される参照ク
ロックＲＥＦ１、ＲＥＦ２は、選択器１によりいずれか
一つが選択され、フリップフロップ１２のクロックとし
て入力される。フリップフロップ１２は、その反転出力
を入力とし、１／２分周器として動作する。フリップフ
ロップ１２の出力は、ＥＸ−ＯＲ型位相比較器２の入力
となり、上記ＰＬＬ回路の参照信号となる。
同期回路を示す。図５において、ＥＸ−ＯＲ型位相比較
器２、低域ろ波器３、電圧制御型発振器４、１／２分周
器５は、ＰＬＬ回路を構成している。入力される参照ク
ロックＲＥＦ１、ＲＥＦ２は、選択器１によりいずれか
一つが選択され、フリップフロップ１２のクロックとし
て入力される。フリップフロップ１２は、その反転出力
を入力とし、１／２分周器として動作する。フリップフ
ロップ１２の出力は、ＥＸ−ＯＲ型位相比較器２の入力
となり、上記ＰＬＬ回路の参照信号となる。
【０００３】
【発明が解決しようとする課題】図５の回路における参
照クロック切替え時の動作を図６に示す。図６に示すよ
うに、ＲＥＦ１のクロック入力（図６−）とＲＥＦ２
のクロック入力（同）の位相が近い場合に、のよう
に両クロックの近接したエッジの間で選択器１による切
替えが発生すると、に示すように、フリップフロップ
１２の１／２分周器５に２つの近接したパルスが入力さ
れる。
照クロック切替え時の動作を図６に示す。図６に示すよ
うに、ＲＥＦ１のクロック入力（図６−）とＲＥＦ２
のクロック入力（同）の位相が近い場合に、のよう
に両クロックの近接したエッジの間で選択器１による切
替えが発生すると、に示すように、フリップフロップ
１２の１／２分周器５に２つの近接したパルスが入力さ
れる。
【０００４】このとき、上記１／２分周器５の位相は
１８０度近くジャンプするため、ＰＬＬの引き込みに時
間がかかり、かつ引き込みまでの出力の周波数変動も
大きいという問題があった。
１８０度近くジャンプするため、ＰＬＬの引き込みに時
間がかかり、かつ引き込みまでの出力の周波数変動も
大きいという問題があった。
【０００５】本発明は、上記の問題を解決するために成
されたもので、複数の参照クロックから一つを選択して
同期するクロック同期回路において、クロック切替え時
の位相飛びを最小に抑えることを目的とする。
されたもので、複数の参照クロックから一つを選択して
同期するクロック同期回路において、クロック切替え時
の位相飛びを最小に抑えることを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるクロック同期回路においては、複数
の参照クロックをそれぞれ分周する複数のフリップフロ
ップと、各フリップフロップの出力クロックの一つを選
択信号に応じて選択する第１の選択手段と、選択された
クロックに同期したクロックを発生する同期手段と、各
フリップフロップの各反転出力クロックをそれぞれ入力
Ａとし同期手段により発生されたクロックを共通の入力
Ｂとし、入力Ａと入力Ｂのいずれか一つを選択して入力
Ａを出力したそれぞれのフリップフロップに出力する複
数の第２の選択手段と、出力クロックが第１の選択手段
により選択されていないフリップフロップと対応する第
２の選択手段が、入力Ｂを選択してフリップフロップに
出力するように、選択信号に応じて制御する制御手段と
を設けたことを特徴としている。
めに、本発明によるクロック同期回路においては、複数
の参照クロックをそれぞれ分周する複数のフリップフロ
ップと、各フリップフロップの出力クロックの一つを選
択信号に応じて選択する第１の選択手段と、選択された
クロックに同期したクロックを発生する同期手段と、各
フリップフロップの各反転出力クロックをそれぞれ入力
Ａとし同期手段により発生されたクロックを共通の入力
Ｂとし、入力Ａと入力Ｂのいずれか一つを選択して入力
Ａを出力したそれぞれのフリップフロップに出力する複
数の第２の選択手段と、出力クロックが第１の選択手段
により選択されていないフリップフロップと対応する第
２の選択手段が、入力Ｂを選択してフリップフロップに
出力するように、選択信号に応じて制御する制御手段と
を設けたことを特徴としている。
【０００７】また、上記の同期手段は、ＰＬＬ回路に構
成するとよい。
成するとよい。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
と共に説明する。本実施の形態は、通信装置等で使用さ
れる複数の参照クロックから一つを選択して同期するク
ロック同期回路において、選択されていない参照クロッ
クを分周する各分周器の位相を、選択された参照クロッ
クの分周器の位相に最も近い位相に保ち、切替え時の位
相飛びを最小に押さえる回路を設けたことを特徴とす
る。
と共に説明する。本実施の形態は、通信装置等で使用さ
れる複数の参照クロックから一つを選択して同期するク
ロック同期回路において、選択されていない参照クロッ
クを分周する各分周器の位相を、選択された参照クロッ
クの分周器の位相に最も近い位相に保ち、切替え時の位
相飛びを最小に押さえる回路を設けたことを特徴とす
る。
【０００９】図１に本発明の実施の形態によるクロック
同期回路を示す。図１において、参照クロックＲＥＦ
１、ＲＥＦ２は、それぞれフリップフロップ６、７のク
ロックとして入力される。フリップフロップ６、７の反
転出力は、いずれも選択器１の入力となり、同時にフリ
ップフロップ６、７の反転出力は、それぞれ選択器８、
９の入力Ａとなる。
同期回路を示す。図１において、参照クロックＲＥＦ
１、ＲＥＦ２は、それぞれフリップフロップ６、７のク
ロックとして入力される。フリップフロップ６、７の反
転出力は、いずれも選択器１の入力となり、同時にフリ
ップフロップ６、７の反転出力は、それぞれ選択器８、
９の入力Ａとなる。
【００１０】選択器１の出力は、ＥＸ−ＯＲ型位相比較
器２の一入力となり、ＥＸ−ＯＲ型位相比較器２の出力
は低域ろ波器３を通り、電圧制御型発振器４の制御信号
として入力される。電圧制御型発信器４の出力は、本ク
ロック同期回路の出力として外部へ出力されると共に、
１／２分周器５へ入力される。１／２分周器５の出力
は、ＥＸ−ＯＲ型位相比較器２の他方の入力となる。
器２の一入力となり、ＥＸ−ＯＲ型位相比較器２の出力
は低域ろ波器３を通り、電圧制御型発振器４の制御信号
として入力される。電圧制御型発信器４の出力は、本ク
ロック同期回路の出力として外部へ出力されると共に、
１／２分周器５へ入力される。１／２分周器５の出力
は、ＥＸ−ＯＲ型位相比較器２の他方の入力となる。
【００１１】ＥＸ−ＯＲ型位相比較器２、低域ろ波器
３、電圧制御型発信器４、１／２分周器５はＰＬＬ回路
を構成している。１／２分周器５の出力は、同時に反転
回路１１により極性反転された後、選択器８、９の入力
Ｂとなる。
３、電圧制御型発信器４、１／２分周器５はＰＬＬ回路
を構成している。１／２分周器５の出力は、同時に反転
回路１１により極性反転された後、選択器８、９の入力
Ｂとなる。
【００１２】一方、選択信号ＣＯＮＴは選択器１へ入力
され、上記２入力のいずれを選択するかを制御する。ま
た、選択信号ＣＯＮＴは、同時にデコーダ１０に入力さ
れる。デコーダ１０は選択信号ＣＯＮＴにより制御さ
れ、選択器８、９に選択信号を出力する。このときデコ
ーダ１０は選択器８、９に対し、選択器１により参照ク
ロックを選択される側の選択器が入力Ａを選択し、他の
選択器が入力Ｂを選択するように制御する。
され、上記２入力のいずれを選択するかを制御する。ま
た、選択信号ＣＯＮＴは、同時にデコーダ１０に入力さ
れる。デコーダ１０は選択信号ＣＯＮＴにより制御さ
れ、選択器８、９に選択信号を出力する。このときデコ
ーダ１０は選択器８、９に対し、選択器１により参照ク
ロックを選択される側の選択器が入力Ａを選択し、他の
選択器が入力Ｂを選択するように制御する。
【００１３】次に、上記構成による動作について説明す
る。図２は、参照クロックとしてＲＥＦ１を選択した状
態から、ＲＥＦ２へ切替えを行う場合の各部出力波形の
一例を示す。、は参照クロックＲＥＦ１、２の入
力、はフリップフロップ６の出力、はフリップフロ
ップ７の出力、は選択器１の出力、は１／２分周器
５の出力、はＥＸ−ＯＲ型位相比較器２の出力、は
反転回路１１の出力、は切替え信号ＣＯＮＴの入力を
示している。
る。図２は、参照クロックとしてＲＥＦ１を選択した状
態から、ＲＥＦ２へ切替えを行う場合の各部出力波形の
一例を示す。、は参照クロックＲＥＦ１、２の入
力、はフリップフロップ６の出力、はフリップフロ
ップ７の出力、は選択器１の出力、は１／２分周器
５の出力、はＥＸ−ＯＲ型位相比較器２の出力、は
反転回路１１の出力、は切替え信号ＣＯＮＴの入力を
示している。
【００１４】初期状態で、参照クロックとしてＲＥＦ１
が選択されているので、選択器８は入力Ａを選択器９は
入力Ｂを選択している。この結果、フリップフロップ６
は、入力ＲＥＦ１を１／２分周する分周器として動作す
る。この１／２分周動作は、ＥＸ−ＯＲ型位相比較器２
にデューティ比５０％の参照信号を供給する。
が選択されているので、選択器８は入力Ａを選択器９は
入力Ｂを選択している。この結果、フリップフロップ６
は、入力ＲＥＦ１を１／２分周する分周器として動作す
る。この１／２分周動作は、ＥＸ−ＯＲ型位相比較器２
にデューティ比５０％の参照信号を供給する。
【００１５】一方、フリップフロップ７は、反転回路１
１の出力をＲＥＦ２のクロックで打ち抜く動作を行って
いる。ＥＸ−ＯＲ型位相比較器２へは、の波形が入力
されるので、ＥＸ−ＯＲ型位相比較器２、低域ろ波器
３、電圧制御型発信器４、１／２分周器５から構成され
るＰＬＬループは、の波形に位相同期し、この結果、
ＥＸ−ＯＲ型位相比較器２の入力において、、に示
すように９０°の位相関係に収束する。
１の出力をＲＥＦ２のクロックで打ち抜く動作を行って
いる。ＥＸ−ＯＲ型位相比較器２へは、の波形が入力
されるので、ＥＸ−ＯＲ型位相比較器２、低域ろ波器
３、電圧制御型発信器４、１／２分周器５から構成され
るＰＬＬループは、の波形に位相同期し、この結果、
ＥＸ−ＯＲ型位相比較器２の入力において、、に示
すように９０°の位相関係に収束する。
【００１６】ここで、に示すように、ＲＥＦ２の参照
クロックへの切替えが発生すると、選択器８は入力をＡ
からＢへ切替え、選択器９は入力をＢからＡへ切替え
る。同時にＥＸ−ＯＲ型位相比較器２への選択入力は
からに切り替わる。この結果、ＰＬＬループはの波
形に位相同期を開始し、位相ジャンプが発生する。この
時に発生する位相ジャンプの大きさはとの波形の位
相差である。
クロックへの切替えが発生すると、選択器８は入力をＡ
からＢへ切替え、選択器９は入力をＢからＡへ切替え
る。同時にＥＸ−ＯＲ型位相比較器２への選択入力は
からに切り替わる。この結果、ＰＬＬループはの波
形に位相同期を開始し、位相ジャンプが発生する。この
時に発生する位相ジャンプの大きさはとの波形の位
相差である。
【００１７】ここで、ＲＥＦ１、ＲＥＦ２の入力位相と
フリップフロップ６、７の出力との位相差の関係を図３
に示す。図３のはＲＥＦ１の参照クロック、はフリ
ップフロップ６の出力を示す。はＲＥＦ２の参照クロ
ック、はフリップフロップ７の出力を示す。
フリップフロップ６、７の出力との位相差の関係を図３
に示す。図３のはＲＥＦ１の参照クロック、はフリ
ップフロップ６の出力を示す。はＲＥＦ２の参照クロ
ック、はフリップフロップ７の出力を示す。
【００１８】いま、参照クロック切替え時に位相ジャン
プが最小となるような、フリップフロップ７の分周位相
を考える。フリップフロップ７の位相がフリップフロッ
プ６の位相に最も近くなる分周位相をとる場合に、位相
ジャンプは最小になる。
プが最小となるような、フリップフロップ７の分周位相
を考える。フリップフロップ７の位相がフリップフロッ
プ６の位相に最も近くなる分周位相をとる場合に、位相
ジャンプは最小になる。
【００１９】即ち、参照クロックの周期をＴとすれば、
フリップフロップ６の立ち上がり±Ｔ／２の範囲でのＲ
ＥＦ２の立ち上がりエッジに対しては、立ち上がりの分
周位相を持ち、フリップフロップ６の立ち下がり±Ｔ／
２の範囲でのＲＥＦ２の立ち上がりエッジに対しては、
立ち下がりの分周位相を持つように、フリップフロップ
７の分周位相を決めれば、位相ジャンプを最小にするこ
とができる。
フリップフロップ６の立ち上がり±Ｔ／２の範囲でのＲ
ＥＦ２の立ち上がりエッジに対しては、立ち上がりの分
周位相を持ち、フリップフロップ６の立ち下がり±Ｔ／
２の範囲でのＲＥＦ２の立ち上がりエッジに対しては、
立ち下がりの分周位相を持つように、フリップフロップ
７の分周位相を決めれば、位相ジャンプを最小にするこ
とができる。
【００２０】これは図３では、の領域分けとなる。即
ち、領域ＡにＲＥＦ２の参照クロックの立ち上がりがあ
る場合には、フリップフロップ７は立ち下がりの分周位
相をとり、領域ＢにＲＥＦ２の参照クロックの立ち上が
りがある場合には、フリップフロップ７は立ち上がりの
分周位相をとる場合に、ＰＬＬの位相ジャンプは最小と
なる。
ち、領域ＡにＲＥＦ２の参照クロックの立ち上がりがあ
る場合には、フリップフロップ７は立ち下がりの分周位
相をとり、領域ＢにＲＥＦ２の参照クロックの立ち上が
りがある場合には、フリップフロップ７は立ち上がりの
分周位相をとる場合に、ＰＬＬの位相ジャンプは最小と
なる。
【００２１】ここで、前述のようにＥＸ−ＯＲ型位相比
較器２においては、参照信号と自励信号との位相差が９
０°に収束するので、収束時の１／２分周器５の出力は
図３−になる。これを反転回路１１により反転する
と、図３−の波形を得る。これを上記の領域分けと
比較すると、Ａの領域がＬ、Ｂの領域がＨに対応してい
ることが分かる。
較器２においては、参照信号と自励信号との位相差が９
０°に収束するので、収束時の１／２分周器５の出力は
図３−になる。これを反転回路１１により反転する
と、図３−の波形を得る。これを上記の領域分けと
比較すると、Ａの領域がＬ、Ｂの領域がＨに対応してい
ることが分かる。
【００２２】即ち、図３−の波形をＲＥＦ２の立ち上
がりエッジで打ち抜くことにより、フリップフロップ７
の位相を、位相ジャンプ最小の位相に合わせることがで
きることが分かる。このことから、選択されていない参
照クロックの分周用フリップフロップは、反転回路１１
の出力を打ち抜く状態で待機させておき、選択されたと
同時に、入力をフリップフロップの反転出力に切り替え
ることにより、分周器出力の位相差を参照クロック間の
位相差のみに押さえることができる。なお、電圧制御型
発振器４の変調極性が逆の場合は、反転回路１１は不要
である。
がりエッジで打ち抜くことにより、フリップフロップ７
の位相を、位相ジャンプ最小の位相に合わせることがで
きることが分かる。このことから、選択されていない参
照クロックの分周用フリップフロップは、反転回路１１
の出力を打ち抜く状態で待機させておき、選択されたと
同時に、入力をフリップフロップの反転出力に切り替え
ることにより、分周器出力の位相差を参照クロック間の
位相差のみに押さえることができる。なお、電圧制御型
発振器４の変調極性が逆の場合は、反転回路１１は不要
である。
【００２３】次に、本発明の第２の実施の形態を図４を
用いて説明する。図４においては、図１と対応する部分
には同一番号を付して重複する説明は省略する。本実施
の形態の第１の実施の形態との相違点は、第１の実施の
形態が２つの参照クロックから１つを選択する同期回路
であるのに対し、本実施の形態は、Ｎ個の参照クロック
ＲＥＦ１、ＲＥＦ２・・・ＲＥＦＮから１つを選択する
同期回路に構成した点である。
用いて説明する。図４においては、図１と対応する部分
には同一番号を付して重複する説明は省略する。本実施
の形態の第１の実施の形態との相違点は、第１の実施の
形態が２つの参照クロックから１つを選択する同期回路
であるのに対し、本実施の形態は、Ｎ個の参照クロック
ＲＥＦ１、ＲＥＦ２・・・ＲＥＦＮから１つを選択する
同期回路に構成した点である。
【００２４】このために、図４においては、フリップフ
ロップ１３と選択器１４が追加されている。本実施の形
態においても、第１の実施の形態と同様に、選択されて
いない参照クロックの分周用フリップフロップを、参照
クロックで反転回路１１の出力を打ち抜く状態で待機さ
せておき、その参照クロックが選択されたと同時に、入
力をフリップフロップの反転出力に切り替えることによ
り、位相ジャンプを参照クロック間の位相差のみに抑え
ることができる。
ロップ１３と選択器１４が追加されている。本実施の形
態においても、第１の実施の形態と同様に、選択されて
いない参照クロックの分周用フリップフロップを、参照
クロックで反転回路１１の出力を打ち抜く状態で待機さ
せておき、その参照クロックが選択されたと同時に、入
力をフリップフロップの反転出力に切り替えることによ
り、位相ジャンプを参照クロック間の位相差のみに抑え
ることができる。
【００２５】なお、本発明は、ハード構成により実現で
きるが、ＣＰＵとメモリとで構成されるコンピュータシ
ステムで実現する場合、メモリは本発明による記憶媒体
を構成する。記憶媒体には、前述した各実施の形態の動
作を実行するためのプログラムが格納される。また、記
憶媒体としては、半導体記憶装置、光ディスク、光磁気
ディスク、磁気媒体等を用いることができる。
きるが、ＣＰＵとメモリとで構成されるコンピュータシ
ステムで実現する場合、メモリは本発明による記憶媒体
を構成する。記憶媒体には、前述した各実施の形態の動
作を実行するためのプログラムが格納される。また、記
憶媒体としては、半導体記憶装置、光ディスク、光磁気
ディスク、磁気媒体等を用いることができる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
複数の参照クロックを切り替えて使用するクロック同期
回路において、切替え時に生じる位相ジャンプを参照ク
ロック間の位相差分のみに抑えることができるという効
果を奏する。
複数の参照クロックを切り替えて使用するクロック同期
回路において、切替え時に生じる位相ジャンプを参照ク
ロック間の位相差分のみに抑えることができるという効
果を奏する。
【図１】本発明の第１の実施の形態によるクロック同期
回路を示す構成図である。
回路を示す構成図である。
【図２】本発明の第１の実施の形態によるクロック同期
回路の動作を示すタイミングチャートである。
回路の動作を示すタイミングチャートである。
【図３】クロック切り替え時の位相差を説明するための
タイミングチャートである。
タイミングチャートである。
【図４】本発明の第２の実施の形態によるクロック同期
回路を示す構成図である。
回路を示す構成図である。
【図５】従来のクロック同期回路を示す構成図である。
【図６】従来のクロック同期回路の動作を示すタイミン
グチャートである。
グチャートである。
１、８、９、１４ 選択器 ２ ＥＸ−ＯＲ型位相比較器 ３ 低域ろ波器 ４ 電圧制御型発振器 ５ １／２分周器 ６、７、１２、１３ フリップフロップ
Claims (2)
- 【請求項１】 複数の参照クロックをそれぞれ分周する
複数のフリップフロップと、 各フリップフロップの出力クロックの一つを選択信号に
応じて選択する第１の選択手段と、 前記選択されたクロックに同期したクロックを発生する
同期手段と、 前記各フリップフロップの各反転出力クロックをそれぞ
れ入力Ａとし前記同期手段により発生されたクロックを
共通の入力Ｂとし、前記入力Ａと前記入力Ｂのいずれか
一つを選択して入力Ａを出力したそれぞれのフリップフ
ロップに出力する複数の第２の選択手段と、 前記出力クロックが前記第１の選択手段により選択され
ていないフリップフロップと対応する第２の選択手段
が、前記入力Ｂを選択して前記フリップフロップに出力
するように、前記選択信号に応じて制御する制御手段と
を設けたことを特徴とするクロック同期回路。 - 【請求項２】 前記同期手段は、ＰＬＬ回路に構成され
ていることを特徴とする請求項１記載のクロック同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00068099A JP3237637B2 (ja) | 1999-01-05 | 1999-01-05 | クロック同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00068099A JP3237637B2 (ja) | 1999-01-05 | 1999-01-05 | クロック同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000201068A JP2000201068A (ja) | 2000-07-18 |
| JP3237637B2 true JP3237637B2 (ja) | 2001-12-10 |
Family
ID=11480483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00068099A Expired - Fee Related JP3237637B2 (ja) | 1999-01-05 | 1999-01-05 | クロック同期回路 |
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| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155191B2 (en) | 2002-08-30 | 2006-12-26 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and arrangement for reducing phase jumps when switching between synchronization sources |
-
1999
- 1999-01-05 JP JP00068099A patent/JP3237637B2/ja not_active Expired - Fee Related
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| JP2000201068A (ja) | 2000-07-18 |
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