JP3233353B2 - ヘッダ処理装置とそのヘッダ処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パケットのヘッダ
処理装置及びヘッダ処理方法に関し、特にパケット転送
用手段を有してパケットを高速に処理するヘッダ処理装
置及びヘッダ処理方法に関する。

【０００２】

【従来の技術】従来、公衆電話回線はアナログの音声通
信であったが、情報化時代に入ってからデータの通信が
盛んになり、今後益々データの交錯状態が増加し、更に
大量のデータを高速に送信するために、パケット形式
で、伝送されることが多くなっている。

【０００３】このパケット形式によるヘッダ処理は、パ
ケットの宛先のある出力インタフェースを求めること
と、該出力インタフェースに適するヘッダに変換するた
めの情報を求めることにある。これらの作業は、ヘッダ
の各種フィールドなどとフォーワーディングテーブルを
用いて行うもので、非常に多数の処理ステップを必要と
する。例えば、マルチレイヤスイッチ（これは物理レイ
ヤの上位レイヤであるレイヤーＬ２とＬ３の処理を、１
つの装置あるいはＬＳＩチップにおいて行うスイッチで
ある。）においては、Ｌ２のパケット（ＭＡＣパケッ
ト）のヘッダからＭＡＣ（媒体アクセス制御：Media Ac
cess Control）のアドレスを取り出し、下記の４種類の
ＭＡＣフォーマットのどちらであるかを識別し、識別結
果に応じて決まるヘッダ位置から、Ｌ３のパケット（Ｉ
Ｐパケット）を取り出し、ＩＰパケットのヘッダからＩ
Ｐのアドレスを取り出す。

【０００４】さらに、ＭＡＣアドレスが所定のアドレス
であるかどうかをテスト（ルータテスト）し、そうでな
いときには、Ｌ２の処理を行い、所定のアドレスである
ときにはＬ３の処理を行う。前記識別結果によっては、
Ｌ３のパケットを取り出す処理を行わず、Ｌ２処理を行
う。ルータテストについて、Ｌ２及びＬ３の処理では、
フォワーディングテーブルを検索するという処理を行
う。このフォワーディングテーブルは一般にかなり大き
いため、この検索処理は非常に時間のかかるものとな
る。

【０００５】４種類のＭＡＣフォーマットとは、図１４
に示すように、Ethernet IIとも呼ばれるＤＩＸ規定と
ＩＥＥＥ８０２．３規定という２つの標準形式と、それ
ぞれに８０２．１Ｑ規定とも呼ばれる仮想ＬＡＮの識別
子がついているかいないかの２種類との積で４通りであ
る。例えば、ＤＩＸ規定と８０２．１Ｑ規定との組合せ
では、ＩＰ ＰＤＵとＶＬＡＮ ＩＤとがＤＩＸ規定の
単独に対して余分に設定されている。また、ＬＡＮエミ
ュレーションの標準化の折、そのサービスは既存のイー
サネット及びトークンリンクのＬＡＮのアプリケーショ
ンをエミュレートするもので、相互接続・運用の際にＭ
ＡＣレベルでの接続が必須である。さらに、このＭＡＣ
パケットのペイロードとして、ＩＰパケットがあり、さ
らにそのＩＰパケットのペイロードとして、ＴＣＰパケ
ット、ＵＤＰパケットのいずれかがある。

【０００６】このようにパケットヘッダは、それを順に
解析して始めて、内容フォーマットが明らかになるもの
であるため、ヘッダ解析前のパケット受信時には、パケ
ットヘッダがどこまでなのかは不明である。しかし、取
り扱うプロトコルは定まっているため、最大のヘッダを
想定して、この部分つまり、ヘッダを必ず含むようなパ
ケットの一部分（ヘッダ可能性部分と呼ぶ）をパケット
から取り出しておけば、不要な情報が含まれている可能
性はあるが、必要な情報を取りこぼすことはない。さら
に、検索結果を適当に加工して、パケットを宛先に送出
する準備を行う必要がある。この準備には、パケットを
宛先行きの待ち行列に加える、パケットヘッダを書き換
える、パケットをコピーするなどの処理がある。

【０００７】以上のようなヘッダ処理を１つのＣＰＵで
順に行うことで、１つのパケットの処理が終了する。高
速化を図るためには、この処理を高速に行う必要があ
る。

【０００８】また、汎用のＣＰＵを用いた場合には、論
理回路で構成したハードウエアでは、１ステップ、つま
り１クロックで実行できる機能を、２クロック以上必要
とすることがある。

【０００９】例えば、ハードウエア論理回路において、
メモリＡとメモリＢの内容を２倍したものの加算を行
い、メモリＣに保存する（Ｃ＝２×Ａ＋２×Ｂ）には、
１クロック目でメモリＡ，Ｂを同時に読み出してレジス
タに入れ、２クロック目でそのレジスタを１ビットシフ
トしながら（２倍化）、加算し、その結果をメモリＣに
書き込むことができる（特殊演算と呼ぶ）。

【００１０】一方、汎用ＣＰＵの場合には、加算やシフ
トといった最も基本的な演算（基本演算と呼ぶ）を用い
て、メモリＡをレジスタに読み出し（１クロック目）、
メモリＢをレジスタに読み出し（２クロック目）、メモ
リＡのレジスタを１ビットシフトして（３クロック
目）、メモリＢのレジスタを１ビットシフトして（４ク
ロック目）、メモリＡのレジスタとＢのレジスタを加算
して（５クロック目）、結果をメモリＣに書き込む（６
クロック目）ことになる。

【００１１】この例で示すように、前者は２クロック
で、後者は６クロックを要し、論理回路で構成したハー
ドウエアは、汎用ＣＰＵよりも高速に処理ができる。た
だし、ハードウエア論理回路は、修正変更や将来の機能
追加が困難である。そのため、ハードウエア論理回路は
設計変更の柔軟性に欠ける。従来、ハードウエア論理回
路におけるこの柔軟性を欠くという欠点を改善するため
にシーケンサというプログラマブルな専用ＣＰＵを用い
る方法があり、信号処理などの分野で使用されていた。

【００１２】シーケンサも汎用ＣＰＵも、一般に、ＲＯ
Ｍ／ＲＡＭに入れられたプログラムを持ち、プログラム
カウンタと呼ばれるポインタが指し示すアドレスの内容
（命令）が取り出され、命令が解読（デコード）され、
デコード信号が出され、デコード信号を受けた演算回路
が動作するというものである。

【００１３】しかしながら、シーケンサでは、演算回路
が専用に作られており、例えば、レジスタＡとレジスタ
Ｂの内容をそれぞれ２倍して加算するという演算を、１
クロックで行なうような演算を組み込むことができる。
従って、汎用ＣＰＵよりも高速に演算が行われる。信号
処理のシーケンサでは、Ｘ，Ｙを変数とし、Ａ，Ｂを媒
介変数とする、Ｙ＝ＡＸ＋Ｂ等の一次関数の演算が演算
回路として組まれている。しかしながら、パケットのヘ
ッダを処理するためのシーケンサはなかった。

【００１４】

【発明が解決しようとする課題】上記従来技術の第１の
問題点は、ヘッダ処理において、順序よく行うべきこと
と、同時並行的に（独立に）行うことが可能ではある
が、汎用ＣＰＵにおいては、すべて順に行われていたこ
とにある。従って、高速化を図るには汎用ＣＰＵの能力
を上げる必要があるが、能力を上げることは、汎用ＣＰ
Ｕそのものの性能アップのため、コスト高につながる。

【００１５】また、汎用ＣＰＵを多数用意し、パイプラ
イン処理を行う場合には、適当なパイプライン数に設計
しなければ、やはりコスト高になる。あるいはフォワー
ディングテーブルのような資源がボトルネックになり、
汎用ＣＰＵが能力を十分活かせなくなる恐れがある。

【００１６】また、第２の問題点は、汎用ＣＰＵのかわ
りにハードウエア論理回路を用いた場合には、設計変更
の柔軟性に欠けるという問題がある。これに対し、シー
ケンサというプログラマブルな専用ＣＰＵを用いる方法
があり、信号処理などの分野で使用されていた。しかし
ながら、パケットのヘッダ処理を高速に行なうためのこ
のようなシーケンサは、いまだ公開されていない。

【００１７】［発明の目的］本発明は、ボトルネックに
なるフォワーディングテーブルのような資源で制約され
る速度まで、パケット等のヘッダ処理の高速化を汎用Ｃ
ＰＵを用いて低コストで行うことを目的とする。また、
パケットヘッダ処理をプログラマブルなハードウエア論
理回路、即ちシーケンス処理で実現することで、高速性
を保ちながら、設計変更や将来の機能追加を低コストで
実現することを目的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、パケットから抽出されたヘッダを含むパ
ケットの一部分から、プロトコルヘッダの各フィールド
のデータを抽出し、指定された記憶場所に入力する第１
の手段と、該指定された記憶場所のデータを検索キーに
して検索を行い、該検索キーに一致するテーブルエント
リの内容を出力する第２の手段と、該第２の手段の出力
内容と前記記憶場所のデータとから、前記パケットの送
出先とヘッダ更新情報の属性情報を作成する第３の手段
と、を有し、 前記第１〜第３の各手段は、それぞれあら
かじめ決められた固定時間の始まりあるいは終わりに、
現固定時間内に、あるいは次の固定時間内にどの処理プ
ログラムを実行するかを、決定することを特徴とするヘ
ッダ処理装置を提供するものである。また本発明は、パ
ケットから抽出されたヘッダを含むパケットの一部分か
ら、プロトコルヘッダの各フィールドのデータを抽出
し、指定された記憶場所に入力する第１の手段と、該指
定された記憶場所のデータを検索キーにして検索を行
い、該検索キーに一致するテーブルエントリの内容を出
力する第２の手段と、該第２の手段の出力内容と前記記
憶場所のデータとから、前記パケットの送出先とヘッダ
更新情報の属性情報を作成する第３の手段と、を有し、
前記第１〜第３の各手段は、それぞれあらかじめ決めら
れた命令数の整数倍で処理を終了し、処理終了時あるい
は開始時に、他の手段の処理の終了あるいは開始を確認
し、少なくとも他の１つの手段において終了あるいは開
始が確認できない場合には、命令の実行を一時停止し、
全手段が処理の終了あるいは開始状態になるのを待つこ
とを特徴とするヘッダ処理装置を提供するものである。
また本発明は、パケットから抽出されたヘッダを含むパ
ケットの一部分から、プロトコルヘッダの各フィールド
のデータを抽出し、指定された記憶場所に入力する第１
の手段と、該指定された記憶場所のデータを検索キーに
して検索を行い、該検索キーに一致するテーブルエント
リの内容を出力する第２の手段と、該第 ２の手段の出力
内容と前記記憶場所のデータとから、前記パケットの送
出先とヘッダ更新情報の属性情報を作成する第３の手段
と、を有し、 前記第１の手段における記憶場所として、
１つの共用部分と２つの個別部分を有し、該共用部分
は、一部あるいは全てのフィールドデータを前記第２の
手段と前記第３の手段で共用して使用するような記憶場
所として用い、前記個別部分は、各個別部分に同一内容
のデータを持ち且つ各個別部分のそれぞれを、前記第２
の手段と、前記第３の手段で独立に用いることを特徴と
するヘッダ処理装置を提供するものである。

【００１９】また本発明は、パケットから抽出されたヘ
ッダを含むパケットの一部分から、プロトコルヘッダの
各フィールドのデータを抽出し、指定された記憶場所に
入力する第１の手順と、該指定された記憶場所のデータ
を検索キーにして検索を行い、前記検索キーに一致する
テーブルエントリの内容を出力する第２の手順と、該第
２の手順の出力内容と前記記憶場所のデータとから、前
記パケットの送出先とヘッダ更新情報の属性情報を作成
する第３の手順と、を有し、 前記第１〜第３の各手順
は、それぞれあらかじめ決められた固定時間の始まりあ
るいは終わりに、現固定時間内に、あるいは次の固定時
間内にどの処理プログラムを実行するかを、決定するヘ
ッダ処理方法を提供するものである。

【００２０】［作用］パケットのヘッダ処理には、処理
時間に注目すると主に以下の３つの処理が大半を占め
る。すなわち、第１の処理として、パケットのヘッダの
構造を明らかにし、ヘッダの書くフィールドを抽出する
こと、第２の処理として、アドレスフィールドの情報、
つまりアドレスからパケットの行き先を決定すること、
第３の処理として、パケットの行き先へパケットを送出
するのに必要なヘッダ変換を行うことである。

【００２１】かかる処理を行うＣＰＵの構成概念図を図
５に示す。ＣＰＵによる場合、ＣＰＵ１０内には加算器
（＋）と乗算器（×）とレジスタＲ１，Ｒ２，Ｒ３と命
令デコーダとから成り、バスラインを介してＣＰＵ１０
の基本ソフトのＯＳ１１とプログラム１２とから構成さ
れる。かかる構成の場合、プログラム１２の内容の例に
よれば、Ａ〜Ｄの数値と各レジスタとから、３Ａ＋３Ｂ
＝Ｄを得るのに９ステップを要しているが、コストパフ
ォーマンスとしては申し分ない。

【００２２】また、専用のシーケンスによる構成概念図
を図２に示す。専用のシーケンスとしては、命令デコー
ダを有するシーケンサ２０と、機能処理Ｆ１（２１），
Ｆ２（２２）と、シーケンサ２０が動作する手順を格納
するプログラム２３とから構成される。かかる構成の場
合、専用の機能処理手段を有しているので、図５と同様
な結果を得るために、２ステップでよく、高速化のため
に優れている。

【００２３】さらに、本発明により、パケットヘッダの
一連の第１〜第３の処理をパイプライン的に行うため
に、順に行うことが必要な前記３つの部分に分け、なお
かつボトルネックになる資源の使用を最小限にとどめ、
なおかつ該資源を使用するＣＰＵが１００％稼動するよ
うな分割とし、各部分では、それぞれのＣＰＵを割り当
てて独立に処理を行うことができる。これにより、最適
なＣＰＵ数が選択でき、最も負荷がかかるＣＰＵを１０
０％あるいは１００％近くまで活用することができる。

【００２４】また、高速にパケットヘッダの処理を行う
にはこれらを高速に行う必要がある。従来は、１つのＣ
ＰＵが上記３処理を順に行っていたが、ハードウエアで
同様のことを行う場合、３処理を別々に行うことで、パ
イプライン処理が可能となる。

【００２５】かかるパイプライン的な構成による処理の
概念的な例を図３に示す。処理Ａと処理Ｂ，処理Ｃとは
同一の固定時間で処理が終わり、スタートしてから終了
するまでも固定時間に設定されており、一連の処理が必
要な場合、同一の固定時間で処理可能な処理Ａと処理
Ｂ，処理Ｃとがあり、ＣＰＵ１で処理Ａが終了してから
ＣＰＵ２で処理Ｂが開始されるとともにＣＰＵ１で次の
処理Ａが開始される、ＣＰＵ２で処理Ｂが終了してから
ＣＰＵ３で処理Ｃが開始されるとともにＣＰＵ２で次の
処理Ｂが開始されるような処理をパイプライン的な処理
と称している。

【００２６】また、処理Ａ〜Ｃが同一の固定時間で処理
が終わらない場合に、プログラム処理する際には、種々
な方式があり、その３例を図４に示して説明する。ここ
では、ＣＰＵをシーケンサに置き換えて説明する。図４
（ａ）は各処理の時間が異なる場合、処理プログラムＡ
４１が処理プログラムＢ４２より短いとき、処理プログ
ラムＢ４２が終了するまでレジスタ４３の処理プログラ
ムＢ４２に対応するフラグが立たないので、処理プログ
ラムＡ４１を処理するシーケンサ１は待ち受け状態と
し、処理プログラムＢ４２が終了してレジスタ４３のフ
ラグが立って、シーケンサ１は続く処理プログラムＡを
処理する。また、図４（ｂ）では、処理プログラムＡ４
１が処理プログラムＢ４２より短いとき、シーケンサ１
は処理プログラムＡ４１が終了してから所定の一定時間
を待って、レジスタ４３の処理プログラムＢ４２に対応
するフラグが立っているのかどうかを検出し、フラグが
立った場合は次の処理プログラムＡ４１を処理する。一
方、フラッグが立っていない場合は所定の一定時間を待
ち、再度、レジスタ４３の処理プログラムＢ４２に対応
するフラグが立っているのかどうかを検出する。即ち、
待ち受け状態に一定時間を設定しておくことで、シーケ
ンサ１の負担を軽減している。さらに、図４（ｃ）で
は、処理プログラムＡ４１が処理プログラムＢ４２より
短いとき、所定の一定クロック数毎に、シーケンサ１が
レジスタ４３の処理プログラムＢ４２に対応するフラグ
が立っているのかどうかを検出するもので、所定の一定
クロック数の複数倍毎にフラグを検出することで、更に
シーケンサの負担を軽減することができる。

【００２７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２８】＜第１の実施形態＞本発明の第１の実施形
態は、図１に示すように、第１〜第３の手段となる３つ
の汎用ＣＰＵと各種レジスタから構成される。ＣＰＵ
（前処理）と名づけられた第１の汎用ＣＰＵ１０１は、
ヘッダレジスタ群（単にヘッダレジスタと称する）１２
０の情報から、検索キーレジスタ群（単に検索キーレジ
スタと呼ぶ）１２１の内容を生成する。

【００２９】ＣＰＵ（検索（サーチ）／学習エンジン）
と名づけられた第２の汎用ＣＰＵ１０２は、検索キーレ
ジスタ１２１の情報からフォワーディングテーブル１０
９を検索し、検索結果により検索結果レジスタ群（単に
検索結果レジスタと呼ぶ）１２２を生成する。

【００３０】さらに、ＣＰＵ（後処理）と名づけられた
第３の汎用ＣＰＵ１０３は、検索結果レジスタ１２２の
情報からキューバッファ準備レジスタ群（単にキューバ
ッファ準備レジスタと呼ぶ）１２３の内容を生成する。

【００３１】ヘッダレジスタ１２０とキューバッファ準
備レジスタ１２３は、受信インタフェース数、すなわち
同時にパケットが到着する数Ｎだけ必要である。検索結
果レジスタ１２２は、１つしかないフォワーディングテ
ーブル１０９の検索に関係するので、Ｎ以下でよいが、
任意の１つのレジスタのアクセスを２つの汎用ＣＰＵが
同時に行わないという制約のもとで動作させるため、３
つ必要である。

【００３２】その３つの検索結果レジスタ１２２は、そ
れぞれ、前処理汎用ＣＰＵ１０１の書き込み、サーチ／
学習エンジン１０２の書き込み、後処理汎用ＣＰＵ１０
３の読み取りに同時に使用される。この検索結果レジス
タ１２２と対応させて制御させるため、検索キーレジス
タ１２１も３つ用意する。ただし、検索キーレジスタ１
２１においては、その２つは、それぞれ、前処理汎用Ｃ
ＰＵ１０１の書き込み、検索エンジン１０２の読み取り
に同時に使用され、１つは休止となる。

【００３３】以下、３つの汎用ＣＰＵについて説明す
る。パケットあたりの処理において、検索／学習エンジ
ン１０２がフォワーディングテーブル１０９の検索に時
間がかかるため、もっともボトルネックとなる。また、
この時間をできるだけ短縮するために、検索回数を最小
限にするための処理を前処理汎用ＣＰＵ１０１と後処理
汎用ＣＰＵ１０３に任せる。

【００３４】前処理と後処理のそれぞれの汎用ＣＰＵ１
０１，１０３の処理を説明する。前処理汎用ＣＰＵ１０
１は、ヘッダ解析を行い、ＭＡＣパケットのヘッダフォ
ーマットの決定および必要に応じて、ＭＡＣパケットの
ぺイロード、つまりＩＰパケットのヘッダ解析を行う。
ＭＡＣパケットのペイロードは必ずしもＩＰパケットで
はない。これは、ＭＡＣアドレスがルータのＭＡＣアド
レスであれば、該パケットはＩＰパケットとしてレイヤ
ーＬ３を処理し、そうでなければＩＰパケットであるか
どうかを調べる必要はなく、レイヤーＬ２の処理を行
う。従来の技術では、ＭＡＣアドレスがルータ宛てのＭ
ＡＣアドレスかどうかは、フォワーディングテーブル１
０９を検索していた。しかし、これは検索エンジン１０
２の負荷になるので、この前処理汎用ＣＰＵ１０１に
て、その判定を行う。

【００３５】また、判定でルータ宛先の解析が必要で、
つまりＬ３の処理を行う必要がある場合には、ＩＰパケ
ットのヘッダの解析に入る。ＩＰヘッダについては、宛
先ＩＰアドレスを抽出し、それを検索キーとして検索キ
ーレジスタ１２１に入力する。また、受信ポート番号や
ＶＬＡＮ−ＩＤといった情報は、検索キーレジスタ１２
１に書き込むとともに検索結果レジスタ１２２にも書き
込む。これらの情報は、キューバッファ準備レジスタ１
２３への書き込み時にも必要だからである。

【００３６】後処理汎用ＣＰＵ１０３は、検索結果レジ
スタ１２２の受信ポート番号と一致する番号のレジスタ
を指定するとともに、検索エンジン１０２により検索結
果レジスタ１２２に入力された検索結果をキュー準備レ
ジスタ１２３において指定されたフォーマットに変換す
る。例えば、宛先がマルチキャストである場合には、検
索エンジン１０２は、フォワーディングテーブル１０９
から、ビットマップを引き出してきて、それを検索結果
レジスタ１２２に入力するので、それを後処理汎用ＣＰ
Ｕ１０３が、そのビットマップを解析し、ビットのｏｎ
／ｏｆｆをそのビットに対応する出力ポートへのパケッ
ト送出という命令列に変換する。

【００３７】検索／学習エンジン１０２は、検索キーレ
ジスタ１２１に入力された検索キーと、Ｌ２であるかＬ
３であるかどちらの処理を行うべきかを示す情報を用い
て、それに対応するフォワーディングテーブル１０９を
検索する。検索により、キーと一致するものが発見され
た場合には、そのテーブル内で発見されたキーに結合さ
れている情報を引き出す。該情報としては、出力ポート
番号、出力時に変更すべきアドレスフィールド名と、変
更に用いるアドレス、などが含まれている。

【００３８】以上のように３つの汎用ＣＰＵにより独立
に処理を行うことで、一つの汎用ＣＰＵで処理を行う場
合に問題になる高速化の限界を超えることができる。ま
た、汎用ＣＰＵを４つ以上使用する必要がなく、３つで
十分に処理を分散することができる。

【００３９】なお、上記実施形態では、処理の一部は前
処理を経過して行う処理が必要であるが、重複して処理
を行うことができるので、図５に示したＣＰＵによりシ
ーケンス的にパケット処理の高速化が達成できる。

【００４０】＜第２の実施形態＞本発明の第２の実施形
態は、第１の実施形態における各汎用ＣＰＵの代わりに
シーケンサを用いる構成である。これにより、汎用ＣＰ
Ｕを用いた場合よりもさらに高速化できる。図６にシー
ケンサによる処理の例を示している。シーケンサの動作
及びシーケンサの構成は、図２に示したものであり、本
実施形態による動作は、図１に示した第１の実施形態と
同様なので、説明を省略する。なお、処理ステップが機
能処理により極めて短時間で処理することが可能であ
る。

【００４１】＜第３の実施形態＞本発明の第３の実施形
態は、第１あるいは第２の実施形態において、各ＣＰ
Ｕ、又は各シーケンサがパイプラインとして動作し、以
下のような構造を持つものである。図７は各シーケンサ
がパイプラインとして動作する場合を示す図である。

【００４２】各シーケンサ１０１，１０２，１０３は、
固定時間でその処理を終わるように固定時間（周期）を
決めてある。システムを動作開始させるときに、同一の
タイミングで信号が出るような周期そろえクロックを周
期タイマ２０１から、シーケンサ１０１，１０２，１０
３に同時に入力することで、周期の始まりを同一にす
る。これにより各シーケンサにおける処理は、次の手段
のことを考慮せずに独立に動作することが可能となる。
図７において、シーケンサに代えて汎用ＣＰＵを用いる
ことも可能である。

【００４３】これにより、汎用ＣＰＵあるいはシーケン
サ制御において、汎用ＣＰＵ間の連絡に必要な手続きが
削除でき、或いは各シーケンサ間の連絡に必要な手続き
が削除できるので、その分を本来の処理に向けることが
でき、さらなる高速化がはかれる。

【００４４】＜第４の実施形態＞本発明の第４の実施形
態は、図６の第２の実施形態において、図８に示すよう
に、以下のような構造を持つものである。

【００４５】各レジスタ群１２０〜１２３は、それぞれ
処理を行なうために必要なデータ、すなわち処理の入力
データがあるかどうかを示す第１のレディレジスタをそ
れぞれ持つ。即ち、各レジスタ群１２０〜１２３の各レ
ジスタ１２０ａ〜１２０ｃ，１２１ａ〜１２１ｃ，１２
２ａ〜１２２ｃ，１２３ａ〜１２３ｃはそれぞれレディ
レジスタ３０１，３０２，３０３を持っている。さら
に、各レジスタ群１２０〜１２３は、処理の結果を出力
するための記憶場所が使用できるかどうか、すなわち前
パケットのヘッダ処理の結果が、次の手段で入力として
使用済みかどうかを示す第２のレディレジスタをそれぞ
れ持つ。即ち、各レジスタ群１２０〜１２３の各レジス
タ１２０ａ〜１２０ｃ，１２１ａ〜１２１ｃ，１２２ａ
〜１２２ｃ，１２３ａ〜１２３ｃはそれぞれレディレジ
スタ４０１，４０２，４０３を持っている。

【００４６】以下、上記構造の動作について説明する。

【００４７】例えば、シーケンサ１０２は、処理の最初
において、読み出し側レジスタ群（検索キーレジスタ
群）１２１の第１のレジスタ１２１ａの第１のレディレ
ジスタ３０１と書き込み側レジスタ群（検索結果レジス
タ群）１２２のレジスタ１２２ａの第２のレディレジス
タ４０１を常に読み出し、第１のレディレジスタ３０１
が「入力データあり」の場合で、かつ、第２のレディレ
ジスタ４０１が「書き込みＯＫ」の場合にのみ、読み出
し側レジスタ群１２１のレジスタ１２１ａからデータを
読み、データ処理して書き込み側レジスタ群１２２のレ
ジスタ１２２ａにデータを書き込む。その後、読み出し
側レジスタ群１２１のレジスタ１２１ａの第２のレディ
レジスタ４０１に「書き込みＯＫ」をセットし、書き込
み側レジスタ群１２２のレジスタ１２２ａの第１のレデ
ィレジスタ３０１に「入力データあり」をセットする。
さらに、読み出し側レジスタ群１２１のレジスタ１２１
ａの第１のレディレジスタ３０１に「入力データなし」
をセットし、書き込み側レジスタ群１２２のレジスタ１
２２ａの第２のレディレジスタ４０１に「書き込み禁
止」をセットする。

【００４８】一方、読み出し側レジスタ群１２１のレジ
スタ１２１ａの第１のレディレジスタ３０１が「入力デ
ータなし」の場合、あるいは書き込み側レジスタ群１２
２のレジスタ１２２ａの第２のレディレジスタ４０１が
「書き込み禁止」の場合には、処理を開始せず、第１の
レディレジスタ３０１あるいは第２のレディレジスタ４
０１を読み出すだけのウエイト状態を続ける。

【００４９】２つのシーケンサは少なくとも３つのレジ
スタを有し、これらの３つのレジスタは２つのシーケン
サによって排他的に用いられる。例えば、シーケンサ１
０１が検索キーレジスタ群１２１の１つのレジスタ１２
１ａのデータ書き込みを行っている場合、シーケンサ１
０２は検索キーレジスタ群１２１の他の１つのレジスタ
１２１ｂからデータの読み込みを行い、検索キーレジス
タ群１２１の残りの１つのレジスタ１２１ｃは休止とな
る。

【００５０】上記排他的動作について、各レジスタ群と
各シーケンサの動作を示す図８を用いて、さらに説明す
る。

【００５１】複数のシーケンサはあるレジスタを用いて
データを受け渡すのであるが、レジスタへの書き込みと
読み出しとが同時に起こると、データの妥当性が無くな
る恐れがあるために、書き込みと読み出しを排他的に制
御することが求められる。以下、排他的な動作について
説明する。

【００５２】例えば、検索キーレジスタ群１２１の動作
に着目して説明すると、検索キーレジスタ群１２１の第
１のレジスタ１２１ａがシーケンサ１０１の書き込みに
使用されているときには、検索キーレジスタ群１２１の
第２のレジスタ１２１ｂは、シーケンサ１０２の読み出
しに使用されており、検索キーレジスタ群１２１の第３
のレジスタ１２１ｃはどこからもアクセスされない状
態、またはシーケンサ１０１，１０２のどちらか一方の
使用が可能な状態である。

【００５３】シーケンサ１０１，１０２は、各々の処理
を終了したら、次の処理のために別のレジスタを使用す
る。つまり、検索キーレジスタ群１２１の第２のレジス
タ１２１ｂはシーケンサ１０１の書き込みに使用され、
検索キーレジスタ群１２１の第３のレジスタ１２１ｃ
は、シーケンサ１０２の読み出しに使用されており、検
索キーレジスタ群１２１の第１のレジスタ１２１ａはど
こからもアクセスされない状態、またはシーケンサ１０
１，１０２のどちらか一方の使用が可能な状態となる。

【００５４】このような動作を行うことで、各レジスタ
は読み込みと書き込みが排他的に行われるため、レジス
タへの書き込みと読み出しが同時に起こることに起因す
るデータの妥当性の心配は解消される。

【００５５】以上説明したように、本実施形態では、ハ
ンドシェイクを用いた確実なパイプライン制御が行な
え、あるいは各手段で周期が異なることも可能である
し、周期の始まりを一致させる必要もなくなり、パイプ
ライン制御の場合には、もっとも周期の長いものに全手
段を合わせる必要があるのに比べて、より短時間で処理
を終了することができる。なお、図８において、シーケ
ンサに代えて汎用ＣＰＵを用いて第１の実施形態の構成
に用いることも可能である。

【００５６】＜第５の実施形態＞上記本発明の第４の実
施形態においては、シーケンサ１０１〜１０３の各シー
ケンサは、第１のレディレジスタが「入力データな
し」、あるいは第２のレディレジスタが「書き込み禁
止」の場合、常に読み出しを行うウエイト状態としてい
たが、本第５の実施形態では図４（ｂ）を用いて説明し
た動作と同様に、決められたウエイト時間の間、読み出
しを行わないウエイト状態になる構成とした。これによ
り、制御がさらに簡単になるため、そのぶん処理を高速
化できる。

【００５７】なお、本実施形態ではそれぞれあらかじめ
決められた固定時間の始まりに現固定時間内にどの処理
プログラムを実行するかを決定しても、固定時間の終わ
りに、次の固定時間内にどの処理プログラムを実行する
かを、決定してもよい。

【００５８】＜第６の実施形態＞本発明の第６の実施形
態は、第５の実施形態において、シーケンサの処理時間
が一定ではないが、ある決められた基準周期の整数倍と
なる場合である。

【００５９】例えば、シーケンサ１０１とシーケンサ１
０２との処理時間がともにある決められた基準周期の整
数倍であるが、その処理時間が異なる場合に、シーケン
サ１０１とシーケンサ１０２との処理時間の差も基準周
期の整数倍となる。そのため、本実施形態では第５の実
施形態における決められたウエイト時間を基準周期の整
数倍とした。

【００６０】例えば、図４（ｃ）を用いて具体的に説明
すると、例えば基準周期を１００クロックとした場合、
シーケンサ１は処理プログラムＡの終了後、１００クロ
ック毎にレジスタを読み出して、処理プログラムＢ用の
レジスタのフラグの状態を検出する。また、１００クロ
ック毎とせず、１００クロックの整数倍の４００クロッ
ク目にレジスタの状態を読み出し、フラグが立っていた
ならば、次の処理プログラムＡの処理を開始する。これ
により、処理を開始する必要のない時刻が決まるため、
制御が簡単になるため、そのぶん処理を高速化できる。

【００６１】＜第７の実施形態＞本発明の第７の実施形
態は、図１０に示すように、第２の実施形態において、
第１のシーケンサ１０１が処理結果を蓄積するレジスタ
として、キーレジスタ１２１と検索結果レジスタ１２２
を両方使用し、第２のシーケンサ１０２が処理結果を蓄
積するレジスタとして、検索結果レジスタ１２２を使用
し、第３のシーケンサ１０３が処理結果を蓄積するレジ
スタとして、キュー準備レジスタ１２３を使用する構成
である。つまり、検索結果レジスタ１２２は、第１のシ
ーケンサ１０１と第２のシーケンサ１０２の両方から書
き込みがあるレジスタである。ただし、検索結果レジス
タ１２２は、該両方のシーケンサ１０１，１０２から同
時にアクセスされることはない。これは、第１の実施形
態でも述べたように、レジスタ１２２は、３個用意され
ており、３つのシーケンサそれぞれが、１つを読むある
いは書くことに使用しているためである。

【００６２】第１のシーケンサ１０１は、第１のレジス
タ１２１に検索に必要な情報を書き込み、同時に第２の
レジスタ１２２に第３のシーケンサ１０３が必要とする
情報（スルー情報）をパケットヘッダ可能部分から抽出
して、書き込む。その他は、（ＣＰＵをシーケンサに書
き換えた）第１の実施形態と同様である。

【００６３】これにより、（ＣＰＵをシーケンサに書き
換えた）第１の実施形態においては必要である第２のシ
ーケンサ１０２がスルー情報をレジスタ１２２からレジ
スタ１２３へ移動させるという処理が必要ではなくなる
ことで、制御が簡単になるため、そのぶん処理を高速化
できる。

【００６４】本実施形態で、シーケンサに代えて汎用Ｃ
ＰＵを用いる構成も可能である。また、シーケンサ１０
１はサーチ／学習シーケンサ１０２が管理する検索結果
レジスタ１２２に直接作用することを示したが、サーチ
／学習シーケンサ１０２がキュー準備レジスタ１２３に
直接書き込むことも可能である。

【００６５】＜第８の実施形態＞本発明の第８の実施形
態は、図１１，図１２，図１３に示すように、第２〜７
の実施形態における各シーケンサの行なう処理におい
て、該処理は複数の命令から構成されており、図１２に
示すように、１つの命令の実行が加算やシフト算や、比
較算のように汎用ＣＰＵにおいて用いられているような
基本演算を用いて、あるいは１つの命令が、あるデータ
の加算した結果を比較しながら同時に別のデータをシフ
トするといったような該基本演算の並列あるいは順次的
組み合わせで構成されている特殊演算を用いて実行され
る演算と命令で構成されている。これらの演算はどちら
もハードウエアで構成されている。

【００６６】以下、汎用ＣＰＵとシーケンサの処理クロ
ック数の比較について説明する。

【００６７】図１１に示すように、汎用ＣＰＵ６００に
おいては、命令セット６０４から取り出された命令は、
レジスタ６０３の情報を用いて、第１の基本演算６０１
あるいは第２の基本演算６０２を用いて演算結果を出
し、再度レジスタ６０３に書き込む。

【００６８】また、図１２に示すように、本実施形態の
シーケンサ７００においては、命令セット７０４から取
り出された命令は、レジスタ７０３の情報を用いて、特
殊演算７０１あるいは基本演算６０２あるいは基本演算
６０１を用いて演算結果を出し、再度レジスタ７０３に
書き込む。

【００６９】例えば、ＸとＹという２つの情報があるレ
ジスタにあり、この２つを用いて、Ｚ＝２×Ｘ＋２×Ｙ
を求め、ＺをレジスタＺに書き込むという処理を行な
う。基本演算としては、図１２に示すように加算６０２
及びシフト６０１を持っており、基本演算を用いて、命
令を並べると以下のようになる。各命令は１クロックで
実行する。レジスタＸを１ビットシフトして（１クロッ
ク目）、レジスタＹを１ビットシフトして（２クロック
目）、レジスタＸとレジスタＹとを加算して（３クロッ
ク目）、結果をレジスタＺに書き込む（４クロック
目）。

【００７０】一方、図１３に示すように特殊演算７０１
は、ビットシフト８０１とビットシフト８０２と加算８
０３とを持ち、Ｚ＝２×Ｘ＋２×Ｙを求め、Ｚをレジス
タＺ８１３に書き込むという処理を１クロックで行なう
演算（演算Ｚと呼ぶ）である。従って、特殊演算を用い
て命令を構成すると、演算Ｚ（１クロック目）だけとな
る。このように、あらかじめ必要な演算を特殊命令とし
て、ハードウエアで実現しているため、処理の高速化が
行なえる。一方、基本演算を組み合わせることで、特殊
演算を実現できるようにしておけば、ハードウエアでは
汎用ＣＰＵよりも同じ処理を高速に実現できるため高速
化が行なえ、また命令の組み合わせの変更で演算の組み
合わせの変更が可能になるため、柔軟性も得られ、設計
変更や新規処理の追加が高速性という利点を保ちつつ、
低コストで実現できる。

【００７１】上記各実施形態において、パケットのヘッ
ダ処理装置及びヘッダ処理方法について説明したが、こ
れらはＭＡＣヘッダやＴＣＰ／ＩＰヘッダに限らず、他
のヘッダ処理にも適用できるものである。また、汎用Ｃ
ＰＵやシーケンサの数を３個として説明したが、もっと
多数の汎用ＣＰＵ或いはシーケンサを用いることで更な
る高速化を図ることができる。

【００７２】また、各実施形態において、第１〜第３の
手段をＣＰＵ１０１〜１０３又はシーケンサ１０１〜１
０３で構成した例を示したが、第１〜第３の手段は１つ
のシーケンサと２つのＣＰＵ、２つのシーケンサと１つ
のＣＰＵ、独立した３つのシーケンサ、独立した３つの
ＣＰＵで構成してもよく、また、共有される（第１〜第
３の手段のうち二つの手段が共有される）シーケンサと
一つのシーケンサあるいは一つのＣＰＵ、共有されるＣ
ＰＵと一つのシーケンサあるいは一つのＣＰＵで構成し
てもよい。図９は、図１において三つのＣＰＵのうち一
つのＣＰＵを一つのシーケンサに置き換えた場合を示す
システムの概念ブロック図である。

【００７３】

【発明の効果】本発明によれば、汎用ＣＰＵを用いてボ
トルネックになる資源で制約される速度までヘッダ処理
が低コストで高速化できる。また、シーケンサを用い
て、パケットヘッダ処理をプログラマブルなハードウエ
ア論理回路で実現することで、高速性を保ちながら、設
計変更や将来の機能追加を低コストで実現できる。さら
に、複数の処理をパイプラインとして動作させて、ヘッ
ダ処理、例えば次のルータの宛先の検索とパケットに宛
先データの挿入等のルーティング処理等を高速に実行で
きる。

【図面の簡単な説明】

【図１】本発明の一実施形態のシステムの概念ブロック
図である。

【図２】本発明のヘッダ処理のシステムの概念ブロック
図である。

【図３】本発明のヘッダ処理のシステムの概念ブロック
図である。

【図４】本発明のヘッダ処理のシステムの概念ブロック
図である。

【図５】本発明のヘッダ処理のシステムの概念ブロック
図である。

【図６】本発明の一実施形態のシステムの概念ブロック
図である。

【図７】本発明の一実施形態のシステムの概念ブロック
図である。

【図８】本発明の一実施形態のシステム処理の概念ブロ
ック図である。

【図９】図５において一つのＣＰＵを一つのシーケンサ
に置き換えた場合を示すシステムの概念ブロック図であ
る。

【図１０】本発明の一実施形態のシステムの概念ブロッ
ク図である。

【図１１】本発明の一実施形態のシステムの概念ブロッ
ク図である。

【図１２】本発明の一実施形態のシステムの概念ブロッ
ク図である。

【図１３】本発明の一実施形態のシステムの概念ブロッ
ク図である。

【図１４】ＤＩＸ規定とＩＥＥＥ８０２．３規定の８０
２．１Ｑ規定とのフォーマットである。

【符号の説明】

１０１ 前処理シーケンサ １０２ サーチ／学習エンジン １０３ 後処理シーケンサ １２０ ヘッダレジスタ １２１ 検索キーレジスタ １２２ 検索結果レジスタ １２３ キュー準備レジスタ ２０１ 同期タイマ ３０１，３０２，３０３ レディレジスタ ４０１，４０２，４０３ レディレジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/02 H04L 12/56

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】 パケットから抽出されたヘッダを含むパ
   ケットの一部分から、プロトコルヘッダの各フィールド
   のデータを抽出し、指定された記憶場所に入力する第１
   の手段と、 該指定された記憶場所のデータを検索キーにして検索を
   行い、該検索キーに一致するテーブルエントリの内容を
   出力する第２の手段と、 該第２の手段の出力内容と前記記憶場所のデータとか
   ら、前記パケットの送出先とヘッダ更新情報の属性情報
   を作成する第３の手段と、 を有し、 前記第１〜第３の各手段は、それぞれあらかじめ決めら
   れた固定時間の始まりあるいは終わりに、現固定時間内
   に、あるいは次の固定時間内にどの処理プログラムを実
   行するかを、決定することを特徴とするヘッダ処理装
   置。
2. 【請求項２】 パケットから抽出されたヘッダを含むパ
   ケットの一部分から、プロトコルヘッダの各フィールド
   のデータを抽出し、指定された記憶場所に入力する第１
   の手段と、 該指定された記憶場所のデータを検索キーにして検索を
   行い、該検索キーに一致するテーブルエントリの内容を
   出力する第２の手段と、 該第２の手段の出力内容と前記記憶場所のデータとか
   ら、前記パケットの送出先とヘッダ更新情報の属性情報
   を作成する第３の手段と、 を有し、 前記第１〜第３の各手段は、それぞれあらかじめ決めら
   れた命令数の整数倍で処理を終了し、処理終了時あるい
   は開始時に、他の手段の処理の終了あるいは開始を確認
   し、少なくとも他の１つの手段において終了あるいは開
   始が確認できない場合には、命令の実行を一時停止し、
   全手段が処理の終了あるいは開始状態になるのを待つこ
   とを特徴とするヘッダ処理装置。
3. 【請求項３】 パケットから抽出されたヘッダを含むパ
   ケットの一部分から、プロトコルヘッダの各フィールド
   のデータを抽出し、指定された記憶場所に入力する第１
   の手段と、 該指定された記憶場所のデータを検索キーにして検索を
   行い、該検索キーに一 致するテーブルエントリの内容を
   出力する第２の手段と、 該第２の手段の出力内容と前記記憶場所のデータとか
   ら、前記パケットの送出先とヘッダ更新情報の属性情報
   を作成する第３の手段と、 を有し、 前記第１の手段における記憶場所として、１つの共用部
   分と２つの個別部分を有し、該共用部分は、一部あるい
   は全てのフィールドデータを前記第２の手段と前記第３
   の手段で共用して使用するような記憶場所として用い、
   前記個別部分は、各個別部分に同一内容のデータを持ち
   且つ各個別部分のそれぞれを、前記第２の手段と、前記
   第３の手段で独立に用いることを特徴とするヘッダ処理
   装置。
4. 【請求項４】 請求項１〜３のいずれか１項に記載のヘ
   ッダ処理装置において、前記第１〜第３の手段は、１つ
   のシーケンサと２つのＣＰＵ、２つのシーケンサと１つ
   のＣＰＵ、３つのシーケンサ、３つのＣＰＵ、のいずれ
   かにより構成されることを特徴とするヘッダ処理装置。
5. 【請求項５】 請求項１〜３のいずれか１項に記載のヘ
   ッダ処理装置において、前記第１〜第３の手段は、共有
   されるシーケンサと一つのシーケンサあるいは一つのＣ
   ＰＵ、共有されるＣＰＵと一つのシーケンサあるいは一
   つのＣＰＵ、のいずれかにより構成されることを特徴と
   するヘッダ処理装置。
6. 【請求項６】 請求項１〜５のいずれか１項に記載のヘ
   ッダ処理装置において、前記第１〜第３の手段をそれぞ
   れパイプライン処理する手段を有することを特徴とする
   ヘッダ処理装置。
7. 【請求項７】 請求項６に記載のヘッダ処理装置におい
   て、前記パイプライン処理について前記第１〜第３の手
   段のいずれかで制御の受け渡しをハンドシェイクを用い
   て行うことを特徴とするヘッダ処理装置。
8. 【請求項８】 請求項４〜７のいずれか１項に記載のヘ
   ッダ処理装置において、前記第１の手段におけるシーケ
   ンサの命令として、ヘッダ可能性部分から、ＭＡＣ（Me
   dia Access Control）パケットのヘッダのＭＡＣアドレ
   スにより識別される、ＤＩＸ規格とＩＥＥＥ規格８０
   ２．３規定の２つの標準形式と該２つの標準形式に８０
   ２．１Ｑ規定の仮想ＬＡＮの識別子がついているか否か
   の２種類との４通りのＭＡＣフォーマットを抽出し、必
   要に応じて、該ＭＡＣパケットの ペイロードとしてのＩ
   Ｐパケットを抽出する特殊演算からなる第１の命令セッ
   トと、任意の複数ビットを抽出する基本演算からなる第
   ２の命令セットとを持ち、前記第１の命令セットと前記
   第２の命令セットの命令を各々固有のハードウエアで処
   理することを特徴とするヘッダ処理装置。
9. 【請求項９】 請求項４〜７のいずれか１項に記載のヘ
   ッダ処理装置において、前記第２の手段におけるシーケ
   ンサの命令として、テーブルへの検索データ入力と前記
   テーブルからの検索結果のレジスタへの蓄積を行う特殊
   演算からなる第１の命令セットと、任意の複数ビットを
   レジスタからレジスタへ移動する基本演算からなる第２
   の命令セットとを持ち、前記第１の命令セットと前記第
   ２の命令セットの命令を各々固有のハードウエアで処理
   することを特徴とするヘッダ処理装置。
10. 【請求項１０】 請求項４〜７のいずれか１項に記載の
    ヘッダ処理装置において、前記第３の手段におけるシー
    ケンサの命令として、検索結果出力から装置内パケット
    ヘッダの作成を行なう特殊演算からなる第１の命令セッ
    トと、任意の複数ビットをレジスタからレジスタへ移動
    する基本演算からなる第２の命令セットとを持ち、前記
    第１の命令セットと前記第２の命令セットの命令を各々
    固有のハードウエアで処理することを特徴とするヘッダ
    処理装置。
11. 【請求項１１】 パケットから抽出されたヘッダを含む
    パケットの一部分から、プロトコルヘッダの各フィール
    ドのデータを抽出し、指定された記憶場所に入力する第
    １の手順と、該指定された記憶場所のデータを検索キー
    にして検索を行い、前記検索キーに一致するテーブルエ
    ントリの内容を出力する第２の手順と、該第２の手順の
    出力内容と前記記憶場所のデータとから、前記パケット
    の送出先とヘッダ更新情報の属性情報を作成する第３の
    手順と、を有し、 前記第１〜第３の各手順は、それぞれあらかじめ決めら
    れた固定時間の始まりあるいは終わりに、現固定時間内
    に、あるいは次の固定時間内にどの処理プログラムを実
    行するかを、決定するヘッダ処理方法。
12. 【請求項１２】 請求項１１に記載のヘッダ処理方法に
    おいて、前記第１〜第３の手順は、１つのシーケンサと
    ２つのＣＰＵ、２つのシーケンサと１つのＣＰＵ、３つ
    のシーケンサ、３つのＣＰＵ、のいずれかを用いて実行
    されることを特徴とするヘッダ処理方法。
13. 【請求項１３】 請求項１１に記載のヘッダ処理方法に
    おいて、前記第１〜第３の手順は、共有されるシーケン
    サと一つのシーケンサあるいは一つのＣＰＵ、共有され
    るＣＰＵと一つのシーケンサあるいは一つのＣＰＵ、の
    いずれかを用いて実行されることを特徴とするヘッダ処
    理方法。
14. 【請求項１４】 請求項１１〜１３のいずれか１項に記
    載のヘッダ処理方法において、前記第１〜第３の手順を
    それぞれパイプライン処理によって行うことを特徴とす
    るヘッダ処理方法。
15. 【請求項１５】 請求項１４に記載のヘッダ処理方法に
    おいて、前記パイプライン処理について前記第１〜第３
    の手順のいずれかで制御の受け渡しをハンドシェイクを
    用いて行うことを特徴とするヘッダ処理方法。