JP3232562B2 - 電磁干渉抑制部品および電磁干渉抑制回路 - Google Patents
電磁干渉抑制部品および電磁干渉抑制回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、多層プリント配線
基板などに実装された半導体集積回路などの周辺から電
磁ノイズが発生することを抑制する電磁干渉抑制部品お
よび電磁干渉抑制回路に関するものである。
基板などに実装された半導体集積回路などの周辺から電
磁ノイズが発生することを抑制する電磁干渉抑制部品お
よび電磁干渉抑制回路に関するものである。
【０００２】
【従来の技術】近年、トランジスタ、ＩＣ、ＬＳＩ等の
半導体部品の急激な高速化とともに、これらの半導体部
品を含む電子機器自身あるいは他の電子機器に誤作動を
引き起こす電磁干渉すなわちＥＭＩ（Ｅｌｅｃｔｒｏ
ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）が大き
な問題となってきている。
半導体部品の急激な高速化とともに、これらの半導体部
品を含む電子機器自身あるいは他の電子機器に誤作動を
引き起こす電磁干渉すなわちＥＭＩ（Ｅｌｅｃｔｒｏ
ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）が大き
な問題となってきている。
【０００３】例えば、最近のパーソナルコンピュータで
は、ＣＰＵ（中央処理装置）の内部クロック周波数は６
５０ＭＨｚにまで高まってきており、まもなくＧＨｚオ
ーダーに達すると予想される。この様な高周波動作のＬ
ＳＩの信号線や電源線には、数ＧＨｚ以上の高調波成分
が含まれており、定常的に高周波の電磁ノイズを発生し
ている。そのため、このれらの半導体部品を多数搭載し
た多層プリント配線基板においては、適当な対策が施さ
れていなければ、基板内の配線がアンテナとなり、電磁
ノイズを電波として外部に放出し、電子機器自身あるい
は他の電子機器に誤動作を引き起こしてしまう。
は、ＣＰＵ（中央処理装置）の内部クロック周波数は６
５０ＭＨｚにまで高まってきており、まもなくＧＨｚオ
ーダーに達すると予想される。この様な高周波動作のＬ
ＳＩの信号線や電源線には、数ＧＨｚ以上の高調波成分
が含まれており、定常的に高周波の電磁ノイズを発生し
ている。そのため、このれらの半導体部品を多数搭載し
た多層プリント配線基板においては、適当な対策が施さ
れていなければ、基板内の配線がアンテナとなり、電磁
ノイズを電波として外部に放出し、電子機器自身あるい
は他の電子機器に誤動作を引き起こしてしまう。
【０００４】このＥＭＩにおいて特に大きなウェートを
占めるのは、コモンモードといわれる回路の寄生容量や
寄生相互インダクタンスによって流れる電流（廻り込み
電流）や電源供給線に流れ込む高周波電流による電磁放
射である。しかし、その発生機構が複雑なため、発生源
に近い箇所での有効な対策方法はこれまで存在しなかっ
た。従来からプリント配線基板の上下両面に電磁ノイズ
を吸収する電磁ノイズ吸収層を設ける方法やプリント配
線基板の内層に電磁ノイズ吸収層を設ける方法などが考
案されているが電磁ノイズの発生をコントロールできな
いので、その効果にも限界があった。このため、現状で
は主に電子機器全体を金属筐体で電磁遮蔽をするという
対策がとられている。
占めるのは、コモンモードといわれる回路の寄生容量や
寄生相互インダクタンスによって流れる電流（廻り込み
電流）や電源供給線に流れ込む高周波電流による電磁放
射である。しかし、その発生機構が複雑なため、発生源
に近い箇所での有効な対策方法はこれまで存在しなかっ
た。従来からプリント配線基板の上下両面に電磁ノイズ
を吸収する電磁ノイズ吸収層を設ける方法やプリント配
線基板の内層に電磁ノイズ吸収層を設ける方法などが考
案されているが電磁ノイズの発生をコントロールできな
いので、その効果にも限界があった。このため、現状で
は主に電子機器全体を金属筐体で電磁遮蔽をするという
対策がとられている。
【０００５】一般の多層プリント配線基板においては、
電源層とグランド層と信号層とが絶縁材を介して積層さ
れており、図９に示すように、高周波電源電流の発生源
であるＩＣ／ＬＳＩ８０３は、多層プリント配線基板８
０５の電源層８０１による電源供給線とグランド層８０
２によるグランド線との間に接続され、その近傍にデカ
ップリングコンデンサ８０４が配置され、電源層８０１
とグランド層との間に並列に接続れる。このようなデカ
ップリングコンデンサ８０４により、ＩＣ／ＬＳＩ８０
３のスイッチング動作に伴って電源層８０１に流れる高
周波電源電流は、ＩＣ／ＬＳＩ８０３の近傍でバイパス
され、さらに、ＩＣ／ＬＳＩ８０３のスイッチング動作
に伴うＩＣ／ＬＳＩ８０３の電源端子部８０３Ａの電圧
変動が抑制される。
電源層とグランド層と信号層とが絶縁材を介して積層さ
れており、図９に示すように、高周波電源電流の発生源
であるＩＣ／ＬＳＩ８０３は、多層プリント配線基板８
０５の電源層８０１による電源供給線とグランド層８０
２によるグランド線との間に接続され、その近傍にデカ
ップリングコンデンサ８０４が配置され、電源層８０１
とグランド層との間に並列に接続れる。このようなデカ
ップリングコンデンサ８０４により、ＩＣ／ＬＳＩ８０
３のスイッチング動作に伴って電源層８０１に流れる高
周波電源電流は、ＩＣ／ＬＳＩ８０３の近傍でバイパス
され、さらに、ＩＣ／ＬＳＩ８０３のスイッチング動作
に伴うＩＣ／ＬＳＩ８０３の電源端子部８０３Ａの電圧
変動が抑制される。
【０００６】なお、従来の多層プリント配線基板８０５
の電源供給線となる電源層８０１は、全面導電膜の層で
構成された、いわゆる全面平板の電源層である。全面平
板の電源層を用いることにより、電流の流れる面を最大
にして電源供給線の抵抗値を小さくし、電源電圧の直流
的な変動を緩和することができる。
の電源供給線となる電源層８０１は、全面導電膜の層で
構成された、いわゆる全面平板の電源層である。全面平
板の電源層を用いることにより、電流の流れる面を最大
にして電源供給線の抵抗値を小さくし、電源電圧の直流
的な変動を緩和することができる。
【０００７】一方、電源層を配線化して高周波電流を制
御するようにした多層プリント配線基板によるＥＭＩ抑
制技術（特開平９−１３９５７３号公報）が知られてい
る。図１０はこの技術技術を用いたプリント配線基板の
一例を示す要部平面図であって、多層プリント配線基板
９０１の電源層のレイアウトを示している。図１０に示
した多層プリント配線基板９０１では、主幹となる導体
部である幹線パターン９０２から分岐した多数の櫛形も
しくはつづら折り状の枝電源配線９０５とからなる導体
パターン（斜線部）によって、電源層を構成している。
御するようにした多層プリント配線基板によるＥＭＩ抑
制技術（特開平９−１３９５７３号公報）が知られてい
る。図１０はこの技術技術を用いたプリント配線基板の
一例を示す要部平面図であって、多層プリント配線基板
９０１の電源層のレイアウトを示している。図１０に示
した多層プリント配線基板９０１では、主幹となる導体
部である幹線パターン９０２から分岐した多数の櫛形も
しくはつづら折り状の枝電源配線９０５とからなる導体
パターン（斜線部）によって、電源層を構成している。
【０００８】そして、各枝電源配線９０５の先端に回路
素子（半導体集積回路）９０３を配置し、幹線パターン
９０２および枝電源配線９０５を介して各回路素子９０
３が給電されるようにしている。また、デカップリング
コンデンサ９０４は回路素子９０３ごとにその給電点の
近傍および幹線パターン９０２と枝電源配線９０５との
接続点に設けられている。
素子（半導体集積回路）９０３を配置し、幹線パターン
９０２および枝電源配線９０５を介して各回路素子９０
３が給電されるようにしている。また、デカップリング
コンデンサ９０４は回路素子９０３ごとにその給電点の
近傍および幹線パターン９０２と枝電源配線９０５との
接続点に設けられている。
【０００９】この従来例の特徴は、枝電源配線９０５が
インダクタンス素子として機能するので、各回路素子９
０３への電源回路に比較的大きな値のインダクタンスを
確保することができるという点にある。そのため、回路
素子９０３の動作に伴って周辺の他の回路素子９０３に
対応するデカップリングコンデンサへ流入する高周波の
電源電流を従来の多層プリント配線基板の場合に比べて
小さくすることができる。つまり、電源層を配線化する
ことによって、電源層自身でインピーダンス付加回路が
構築されており、デカップリングコンデンサのフィルタ
効果を高めるように図られている。
インダクタンス素子として機能するので、各回路素子９
０３への電源回路に比較的大きな値のインダクタンスを
確保することができるという点にある。そのため、回路
素子９０３の動作に伴って周辺の他の回路素子９０３に
対応するデカップリングコンデンサへ流入する高周波の
電源電流を従来の多層プリント配線基板の場合に比べて
小さくすることができる。つまり、電源層を配線化する
ことによって、電源層自身でインピーダンス付加回路が
構築されており、デカップリングコンデンサのフィルタ
効果を高めるように図られている。
【００１０】
【発明が解決しようとする課題】しかし、上述した全面
平板の電源層８０１をもつ多層プリント配線基板８０５
を用いた従来例では、ＩＣ／ＬＳＩ８０３の動作に伴い
デカップリングコンデンサ８０４を介して電源層８０１
に流れ込む高周波電源電流を設計者がコントロールでき
ないという問題がある。すなわち、全面平板の場合、電
源層８０１のインピーダンスが小さいことから、ＩＣ／
ＬＳＩ８０３の高周波電源電流は、一つのＩＣ／ＬＳＩ
８０３の近傍に配置したデカップリングコンデンサ８０
４だけでなく、他のＩＣ／ＬＳＩ８０３の近傍に配置し
たデカップリングコンデンサ８０４にも流れ込むことに
なり、多層プリント配線基板８０５全体では、高周波電
源電流の分布は非常に複雑であり、解析が困難であっ
た。このため、ＩＣ／ＬＳＩ８０３ごとに配置するデカ
ップリングコンデンサ８０４の容量値を決定することが
できなかった。
平板の電源層８０１をもつ多層プリント配線基板８０５
を用いた従来例では、ＩＣ／ＬＳＩ８０３の動作に伴い
デカップリングコンデンサ８０４を介して電源層８０１
に流れ込む高周波電源電流を設計者がコントロールでき
ないという問題がある。すなわち、全面平板の場合、電
源層８０１のインピーダンスが小さいことから、ＩＣ／
ＬＳＩ８０３の高周波電源電流は、一つのＩＣ／ＬＳＩ
８０３の近傍に配置したデカップリングコンデンサ８０
４だけでなく、他のＩＣ／ＬＳＩ８０３の近傍に配置し
たデカップリングコンデンサ８０４にも流れ込むことに
なり、多層プリント配線基板８０５全体では、高周波電
源電流の分布は非常に複雑であり、解析が困難であっ
た。このため、ＩＣ／ＬＳＩ８０３ごとに配置するデカ
ップリングコンデンサ８０４の容量値を決定することが
できなかった。
【００１１】また、電源層８０１に流れ込んだ高周波電
源電流は、電源層８０１自身が全面平板となっているた
め、その経路が複雑であり、場合によっては大きなルー
プを形成して、電磁ノイズの発生の要因になるという問
題があった。例えば、図１１はデカップリングコンデン
サが接続された複数の回路素子周辺の一例を示す回路図
であり、この例では図に示したように、高周波電源電流
が大であるＩＣ／ＬＳＩ１０１ａと、高周波電源電流が
中程度であるＩＣ／ＬＳＩ１０１ｂと、高周波電源電流
が小であるＩＣ／ＬＳＩ１０１ｃとがそれぞれ電源供給
線およびグランドに並列に接続されており、また、それ
ぞれのＩＣ／ＬＳＩ１０１ａ〜１０１ｃの高周波電源電
流量に応じて、ＩＣ／ＬＳＩ１０１ａの近傍には容量の
大きな（インピーダンスが小さい）デカップリングコン
デンサ１０２ａが、ＩＣ／ＬＳＩ１０１ｂの近傍には容
量が中程度の（インピーダンスが中程度の）デカップリ
ングコンデンサ１０２ｂが、ＩＣ／ＬＳＩ１０１ｃの近
傍には容量の小さな（インピーダンスが大きい）デカッ
プリングコンデンサ１０２ｃが、それぞれ配置されてい
る。
源電流は、電源層８０１自身が全面平板となっているた
め、その経路が複雑であり、場合によっては大きなルー
プを形成して、電磁ノイズの発生の要因になるという問
題があった。例えば、図１１はデカップリングコンデン
サが接続された複数の回路素子周辺の一例を示す回路図
であり、この例では図に示したように、高周波電源電流
が大であるＩＣ／ＬＳＩ１０１ａと、高周波電源電流が
中程度であるＩＣ／ＬＳＩ１０１ｂと、高周波電源電流
が小であるＩＣ／ＬＳＩ１０１ｃとがそれぞれ電源供給
線およびグランドに並列に接続されており、また、それ
ぞれのＩＣ／ＬＳＩ１０１ａ〜１０１ｃの高周波電源電
流量に応じて、ＩＣ／ＬＳＩ１０１ａの近傍には容量の
大きな（インピーダンスが小さい）デカップリングコン
デンサ１０２ａが、ＩＣ／ＬＳＩ１０１ｂの近傍には容
量が中程度の（インピーダンスが中程度の）デカップリ
ングコンデンサ１０２ｂが、ＩＣ／ＬＳＩ１０１ｃの近
傍には容量の小さな（インピーダンスが大きい）デカッ
プリングコンデンサ１０２ｃが、それぞれ配置されてい
る。
【００１２】このような構成において、全面平板の電源
層８０１をもつ多層プリント配線基板８０５を用いた従
来例のように、インダクタンス１０３ａ、１０３ｂ、１
０３ｃが設けられていないとすると、次のような問題が
生じる。すなわち、ＩＣ／ＬＳＩ１０１ｃの近傍に配置
したデカップリングコンデンサ１０２ｃのインピーダン
スが大きいため、ＩＣ／ＬＳＩ１０１ｃからのすべての
高周波電源電流が、デカップリングコンデンサ１０２ｃ
でグランドにバイパスされず、一部がＩＣ／ＬＳＩ１０
１ａまたは１０１ｂに流れ込んでしまい、電流ループ面
積が大きくなり、その結果、放射電磁ノイズが増大する
という問題が起こり得る。
層８０１をもつ多層プリント配線基板８０５を用いた従
来例のように、インダクタンス１０３ａ、１０３ｂ、１
０３ｃが設けられていないとすると、次のような問題が
生じる。すなわち、ＩＣ／ＬＳＩ１０１ｃの近傍に配置
したデカップリングコンデンサ１０２ｃのインピーダン
スが大きいため、ＩＣ／ＬＳＩ１０１ｃからのすべての
高周波電源電流が、デカップリングコンデンサ１０２ｃ
でグランドにバイパスされず、一部がＩＣ／ＬＳＩ１０
１ａまたは１０１ｂに流れ込んでしまい、電流ループ面
積が大きくなり、その結果、放射電磁ノイズが増大する
という問題が起こり得る。
【００１３】また、ＩＣ／ＬＳＩ１０１ｃの高周波電源
電流が、近傍に配置されたデカップリングコンデンサ１
０２ｃで十分にバイパスされない場合、高周波電源電流
が他経路へ流れ込み、その結果、電源電圧が交流的に大
きく変動してＩＣ／ＬＳＩ自身の安定動作にも影響する
ことすら起こり得る。
電流が、近傍に配置されたデカップリングコンデンサ１
０２ｃで十分にバイパスされない場合、高周波電源電流
が他経路へ流れ込み、その結果、電源電圧が交流的に大
きく変動してＩＣ／ＬＳＩ自身の安定動作にも影響する
ことすら起こり得る。
【００１４】従来は、上述のように外部に放射される電
磁ノイズを抑制すべく、電子機器全体を金属筐体内に収
納することにより、電磁遮蔽を行っているが、金属筐体
には電子機器の操作部その他を設ける必要上、開口部を
設けなければならず、完全に電磁ノイズの外部への漏れ
を防止することは困難である。
磁ノイズを抑制すべく、電子機器全体を金属筐体内に収
納することにより、電磁遮蔽を行っているが、金属筐体
には電子機器の操作部その他を設ける必要上、開口部を
設けなければならず、完全に電磁ノイズの外部への漏れ
を防止することは困難である。
【００１５】一方、上記の電源層を配線化した多層プリ
ント配線基板では、図１１に示したように、電源層によ
って等価的にインダクタンス１０３ａ、１０３ｂ、１０
３ｃが設けられていることになる。したがって、ＩＣ／
ＬＳＩ１０１ａ〜１０１ｃの各高周波電流を近傍に設置
したデカップリングコンデンサ１０２ａ〜１０２ｃでバ
イパスさせ、電流ループを小さくし、他のＩＣ／ＬＳＩ
８０３への流れこみを遮断することができる。しかし、
この従来技術では、電源層の配線化の方法が複雑であ
り、十分なインダクタンスが得られるように配線するに
は、広い領域を確保する必要があり、多層プリント配線
基板における実装密度が低下する結果となっていた。ま
た、プリント配線基板に多数搭載されている高周波スイ
ッチング回路素子それぞれの電源−グランド端子ごに電
源デカップリング回路の設計を行わなければならず、そ
の設計工数が膨大となる。このデカップリング回路の設
計には、高周波スイッチング回路素子（ＩＣ、ＬＳＩ）
の高周波電源電流のデータもしくは電源系のインピーダ
ンス特性や電流特性特性などが必要となるが、これらの
データは一般に半導体メーカーから開示されないため、
高周波電源電流値を入手可能な特性データから類推する
しかなく、デカップリング回路の設計を精度よく行うこ
とは困難であった。
ント配線基板では、図１１に示したように、電源層によ
って等価的にインダクタンス１０３ａ、１０３ｂ、１０
３ｃが設けられていることになる。したがって、ＩＣ／
ＬＳＩ１０１ａ〜１０１ｃの各高周波電流を近傍に設置
したデカップリングコンデンサ１０２ａ〜１０２ｃでバ
イパスさせ、電流ループを小さくし、他のＩＣ／ＬＳＩ
８０３への流れこみを遮断することができる。しかし、
この従来技術では、電源層の配線化の方法が複雑であ
り、十分なインダクタンスが得られるように配線するに
は、広い領域を確保する必要があり、多層プリント配線
基板における実装密度が低下する結果となっていた。ま
た、プリント配線基板に多数搭載されている高周波スイ
ッチング回路素子それぞれの電源−グランド端子ごに電
源デカップリング回路の設計を行わなければならず、そ
の設計工数が膨大となる。このデカップリング回路の設
計には、高周波スイッチング回路素子（ＩＣ、ＬＳＩ）
の高周波電源電流のデータもしくは電源系のインピーダ
ンス特性や電流特性特性などが必要となるが、これらの
データは一般に半導体メーカーから開示されないため、
高周波電源電流値を入手可能な特性データから類推する
しかなく、デカップリング回路の設計を精度よく行うこ
とは困難であった。
【００１６】さらに、デカップリング回路に使用するセ
ラミックコンデンサの周波数特性は一般に悪く、高周波
領域ではインダクタとして機能してしまい、期待するデ
カップリング効果が得にくいという問題があった。たと
えば０．１μＦのセラミックコンデンサの共振周波数は
１０ＭＨｚ前後であり、それ以上の周波数ではインダク
タとして作用してしまう。これは、コンデンサの電極パ
ターンやリード線などによるインダクタンス成分が容量
成分に直列に存在するためである。コンデンサの寄生イ
ンダクタンスは一般に、誘電体材質、電極パターン構
造、容量値により異なるが、チップコンデンサで約２ｎ
Ｈ程度、リード付き２端子コンデンサで約７ｎＨと大き
い値である。
ラミックコンデンサの周波数特性は一般に悪く、高周波
領域ではインダクタとして機能してしまい、期待するデ
カップリング効果が得にくいという問題があった。たと
えば０．１μＦのセラミックコンデンサの共振周波数は
１０ＭＨｚ前後であり、それ以上の周波数ではインダク
タとして作用してしまう。これは、コンデンサの電極パ
ターンやリード線などによるインダクタンス成分が容量
成分に直列に存在するためである。コンデンサの寄生イ
ンダクタンスは一般に、誘電体材質、電極パターン構
造、容量値により異なるが、チップコンデンサで約２ｎ
Ｈ程度、リード付き２端子コンデンサで約７ｎＨと大き
い値である。
【００１７】本発明は以上の点に鑑みなされたもので、
その目的は、半導体集積回路などの周辺から放射される
電磁ノイズを大幅に抑制できる電磁干渉抑制部品および
電磁干渉抑制回路を提供することである。また、本発明
の他の目的は、半導体集積回路などの動作に伴い高周波
電源電流が流れることによって生じる電源電圧の変動を
抑えて半導体集積回路などの動作の安定化を図ることが
可能な電磁干渉抑制部品および電磁干渉抑制回路を提供
することである。さらに、本発明の他の目的は、半導体
集積回路などに対する電源デカップリング回路の精密な
設計を不要にして設計工数の大幅な削減を可能にする電
磁干渉抑制部品および電磁干渉抑制回路を提供すること
である。
その目的は、半導体集積回路などの周辺から放射される
電磁ノイズを大幅に抑制できる電磁干渉抑制部品および
電磁干渉抑制回路を提供することである。また、本発明
の他の目的は、半導体集積回路などの動作に伴い高周波
電源電流が流れることによって生じる電源電圧の変動を
抑えて半導体集積回路などの動作の安定化を図ることが
可能な電磁干渉抑制部品および電磁干渉抑制回路を提供
することである。さらに、本発明の他の目的は、半導体
集積回路などに対する電源デカップリング回路の精密な
設計を不要にして設計工数の大幅な削減を可能にする電
磁干渉抑制部品および電磁干渉抑制回路を提供すること
である。
【００１８】
【課題を解決するための手段】本発明の電磁干渉抑制部
品は、上記目的を達成するため、導電性材料から成る複
数の配線層と複数のグランド層とを含み、前記配線層と
前記グランド層とは交互に積層され、隣接する前記配線
層と前記グランド層との間に絶縁材料から成る絶縁層が
介在し、下から奇数番目の前記配線層とその１つ上の前
記配線層とは同一側の端部において電気的に接続され、
下から偶数番目の前記配線層とその１つ上の前記配線層
とは前記端部と反対側の端部において電気的に接続さ
れ、最下層の前記配線層は第１の信号端子に接続され、
最上層の前記配線層は第２の信号端子に接続され、前記
グランド層はグランド端子に接続されていることを特徴
とする。
品は、上記目的を達成するため、導電性材料から成る複
数の配線層と複数のグランド層とを含み、前記配線層と
前記グランド層とは交互に積層され、隣接する前記配線
層と前記グランド層との間に絶縁材料から成る絶縁層が
介在し、下から奇数番目の前記配線層とその１つ上の前
記配線層とは同一側の端部において電気的に接続され、
下から偶数番目の前記配線層とその１つ上の前記配線層
とは前記端部と反対側の端部において電気的に接続さ
れ、最下層の前記配線層は第１の信号端子に接続され、
最上層の前記配線層は第２の信号端子に接続され、前記
グランド層はグランド端子に接続されていることを特徴
とする。
【００１９】また、本発明の電磁干渉抑制回路は、導電
性材料から成る複数の配線層と複数のグランド層とを含
み、前記配線層と前記グランド層とは交互に積層され、
隣接する前記配線層と前記グランド層との間に絶縁材料
から成る絶縁層が介在し、下から奇数番目の前記配線層
とその１つ上の前記配線層とは同一側の端部において電
気的に接続され、下から偶数番目の前記配線層とその１
つ上の前記配線層とは前記端部と反対側の端部において
電気的に接続され、最下層の前記配線層は第１の信号端
子に接続され、最上層の前記配線層は第２の信号端子に
接続され、前記グランド層はグランド端子に接続されて
いる電磁干渉抑制部品と、前記第１または第２の信号端
子と前記グランド端子との間に接続されたコンデンサと
を含み、前記コンデンサの特性インピーダンスと、前記
コンデンサが接続された前記第１または第２の信号端子
と前記グランド端子間の前記電磁干渉抑制部品の特性イ
ンピーダンスとはほぼ等しいことを特徴とする。
性材料から成る複数の配線層と複数のグランド層とを含
み、前記配線層と前記グランド層とは交互に積層され、
隣接する前記配線層と前記グランド層との間に絶縁材料
から成る絶縁層が介在し、下から奇数番目の前記配線層
とその１つ上の前記配線層とは同一側の端部において電
気的に接続され、下から偶数番目の前記配線層とその１
つ上の前記配線層とは前記端部と反対側の端部において
電気的に接続され、最下層の前記配線層は第１の信号端
子に接続され、最上層の前記配線層は第２の信号端子に
接続され、前記グランド層はグランド端子に接続されて
いる電磁干渉抑制部品と、前記第１または第２の信号端
子と前記グランド端子との間に接続されたコンデンサと
を含み、前記コンデンサの特性インピーダンスと、前記
コンデンサが接続された前記第１または第２の信号端子
と前記グランド端子間の前記電磁干渉抑制部品の特性イ
ンピーダンスとはほぼ等しいことを特徴とする。
【００２０】したがって、本発明の電磁干渉抑制部品の
等価回路は、各配線層がコイルとして機能するので、複
数のコイルを直列に接続し、隣接するコイルの各共通接
続とグランド端子との間に、各配線層と、隣接するグラ
ンド層とによるコンデンサを接続した構成となる。その
ため、たとえば０．０５オームから０．１オームといっ
たきわめて低い特性インピーダンスを実現できる。一
方、本発明の電磁干渉抑制回路は、このような電磁干渉
抑制部品にコンデンサを接続して構成でき、そのコンデ
ンサとしてたとえばセラミックコンデンサを用いると、
セラミックコンデンサの等価直列抵抗は０．０５オーム
から０．１オーム程度であるから、上記電磁干渉抑制部
品は特性インピーダンスとほぼ同じインピーダンスで終
端されて反射がきわめて少ない伝送線路となる。
等価回路は、各配線層がコイルとして機能するので、複
数のコイルを直列に接続し、隣接するコイルの各共通接
続とグランド端子との間に、各配線層と、隣接するグラ
ンド層とによるコンデンサを接続した構成となる。その
ため、たとえば０．０５オームから０．１オームといっ
たきわめて低い特性インピーダンスを実現できる。一
方、本発明の電磁干渉抑制回路は、このような電磁干渉
抑制部品にコンデンサを接続して構成でき、そのコンデ
ンサとしてたとえばセラミックコンデンサを用いると、
セラミックコンデンサの等価直列抵抗は０．０５オーム
から０．１オーム程度であるから、上記電磁干渉抑制部
品は特性インピーダンスとほぼ同じインピーダンスで終
端されて反射がきわめて少ない伝送線路となる。
【００２１】したがって、電磁干渉抑制部品の、コンデ
ンサを接続しない側の第１または第２の信号端子を半導
体集積回路などの電源端子に接続すれば、その電源端子
は高周波的には非常に低いインピーダンスでグランドに
接続されることになり、半導体集積回路などで発生する
高周波電源電流を電源端子の箇所で短い電流ループで直
ちにバイパスすることができる。
ンサを接続しない側の第１または第２の信号端子を半導
体集積回路などの電源端子に接続すれば、その電源端子
は高周波的には非常に低いインピーダンスでグランドに
接続されることになり、半導体集積回路などで発生する
高周波電源電流を電源端子の箇所で短い電流ループで直
ちにバイパスすることができる。
【００２２】その結果、半導体集積回路などで発生した
高周波電源電流は、ごく一部が電源導体側に流れるのみ
となり、従来、電源導体などがアンテナとなって発生し
ていた放射電磁ノイズは大幅に低減する。そして、逆に
他の半導体集積回路などで発生した高周波電源電流は、
本発明の電磁干渉抑制回路によってバイパスされるの
で、電磁干渉抑制回路を接続した半導体集積回路には高
周波電源電流は流れ込まず、したがってノイズ耐性が向
上する。
高周波電源電流は、ごく一部が電源導体側に流れるのみ
となり、従来、電源導体などがアンテナとなって発生し
ていた放射電磁ノイズは大幅に低減する。そして、逆に
他の半導体集積回路などで発生した高周波電源電流は、
本発明の電磁干渉抑制回路によってバイパスされるの
で、電磁干渉抑制回路を接続した半導体集積回路には高
周波電源電流は流れ込まず、したがってノイズ耐性が向
上する。
【００２３】また、半導体集積回路などで発生した高周
波電源電流が電源導体側にはわずかしか流れないので、
高周波電源電流が電源導体を流れることによって従来発
生していた電源電圧の交流的な変動は大幅に抑制され、
半導体集積回路などの動作の安定化を図ることが可能と
なる。さらに、本発明の電磁干渉抑制回路が従来のデカ
ップリングコンデンサの機能を果たすので、半導体集積
回路の電源端子などに従来接続していたデカップリング
コンデンサは不要である。そして、本発明の電磁干渉抑
制回路は、デカップリングコンデンサを用いる場合のよ
うに各半導体集積回路ごとに特性を設計する必要がない
ので、設計工数を大幅に削減することができる。
波電源電流が電源導体側にはわずかしか流れないので、
高周波電源電流が電源導体を流れることによって従来発
生していた電源電圧の交流的な変動は大幅に抑制され、
半導体集積回路などの動作の安定化を図ることが可能と
なる。さらに、本発明の電磁干渉抑制回路が従来のデカ
ップリングコンデンサの機能を果たすので、半導体集積
回路の電源端子などに従来接続していたデカップリング
コンデンサは不要である。そして、本発明の電磁干渉抑
制回路は、デカップリングコンデンサを用いる場合のよ
うに各半導体集積回路ごとに特性を設計する必要がない
ので、設計工数を大幅に削減することができる。
【００２４】また、本発明の電磁干渉抑制部品は基本的
に導体層を絶縁層を介在させて積層した構成であるから
構造がきわめて簡素であり、低コストで、かつ小型に作
製することができる。そして、従来のように電源配線を
蛇行させてインダクタンスを高めたりする必要がないの
で、半導体集積回路などを多層プリント配線基板などに
高密度で実装することができる。
に導体層を絶縁層を介在させて積層した構成であるから
構造がきわめて簡素であり、低コストで、かつ小型に作
製することができる。そして、従来のように電源配線を
蛇行させてインダクタンスを高めたりする必要がないの
で、半導体集積回路などを多層プリント配線基板などに
高密度で実装することができる。
【００２５】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明による電磁干
渉抑制部品の一実施の形態例を示す斜視概念図である。
図１に示したように、実施の形態例の電磁干渉抑制部品
２は、導電性材料から成る複数の配線層４と複数のグラ
ンド層６とを含み、配線層４とグランド層６とは交互に
積層され、隣接する配線層４とグランド層６との間には
絶縁材料から成る絶縁層８が介在している。
て図面を参照して説明する。図１は本発明による電磁干
渉抑制部品の一実施の形態例を示す斜視概念図である。
図１に示したように、実施の形態例の電磁干渉抑制部品
２は、導電性材料から成る複数の配線層４と複数のグラ
ンド層６とを含み、配線層４とグランド層６とは交互に
積層され、隣接する配線層４とグランド層６との間には
絶縁材料から成る絶縁層８が介在している。
【００２６】そして、下から奇数番目の配線層４とその
１つ上の配線層４とは図１における右側の端部で、絶縁
層８を貫通し導電性材料が充填されたビアホール１０
（本実施の形態例では一例として２本）により相互に電
気的に接続され、一方、下から偶数番目の配線層４とそ
の１つ上の配線層４とは反対側の端部、すなわち図１に
おける左側の端部でビアホール１０により電気的に接続
されている。なお、各ビアホール１０の貫通箇所にはグ
ランド層６は存在せず、したがってビアホール１０とグ
ランド層６とは機械的、電気的に分離されている。
１つ上の配線層４とは図１における右側の端部で、絶縁
層８を貫通し導電性材料が充填されたビアホール１０
（本実施の形態例では一例として２本）により相互に電
気的に接続され、一方、下から偶数番目の配線層４とそ
の１つ上の配線層４とは反対側の端部、すなわち図１に
おける左側の端部でビアホール１０により電気的に接続
されている。なお、各ビアホール１０の貫通箇所にはグ
ランド層６は存在せず、したがってビアホール１０とグ
ランド層６とは機械的、電気的に分離されている。
【００２７】また、最下層の配線層４は導電層１２を通
じて第１の信号端子１４に接続され、最上層の配線層４
は導電層１２を通じて第２の信号端子１６に接続されて
いる。そして各グランド層６はすべてグランド端子１８
側の辺部においてグランド端子１８に接続されている。
より詳しくは、本実施の形態例では、前記最下層の配線
層４は、その１つ上の配線層４との接続端部と反対側の
端部（左側）において第１の信号端子１４に接続され、
前記最上層の配線層４は、その１つ下の配線層４との接
続端部と反対側の端部（右側）において第２の信号端子
１６に接続されている。
じて第１の信号端子１４に接続され、最上層の配線層４
は導電層１２を通じて第２の信号端子１６に接続されて
いる。そして各グランド層６はすべてグランド端子１８
側の辺部においてグランド端子１８に接続されている。
より詳しくは、本実施の形態例では、前記最下層の配線
層４は、その１つ上の配線層４との接続端部と反対側の
端部（左側）において第１の信号端子１４に接続され、
前記最上層の配線層４は、その１つ下の配線層４との接
続端部と反対側の端部（右側）において第２の信号端子
１６に接続されている。
【００２８】各配線層４はビアホール１０により上述の
ように接続されているため、たとえば第１の信号端子１
４から電流が流入したとすると、その電流は各配線層４
中を必ず一方の端部から他方の端部へと流れて第２の信
号端子１６に至る。したがって各配線層４はインダクタ
ンス要素として効果的に作用する。
ように接続されているため、たとえば第１の信号端子１
４から電流が流入したとすると、その電流は各配線層４
中を必ず一方の端部から他方の端部へと流れて第２の信
号端子１６に至る。したがって各配線層４はインダクタ
ンス要素として効果的に作用する。
【００２９】本実施の形態例では、絶縁層８を構成する
絶縁材料の比誘電率は１００以上であり、配線層４によ
り形成されるインダクタンス成分と、配線層４とグラン
ド層６とにより形成されるキャパシタンス成分との比率
は１：１００程度となっている。これにより、第１また
は第２の信号端子１４、１６とグランド端子１８間の特
性インピーダンスとして０．０５オームないし０．１オ
ームの値が得られる。
絶縁材料の比誘電率は１００以上であり、配線層４によ
り形成されるインダクタンス成分と、配線層４とグラン
ド層６とにより形成されるキャパシタンス成分との比率
は１：１００程度となっている。これにより、第１また
は第２の信号端子１４、１６とグランド端子１８間の特
性インピーダンスとして０．０５オームないし０．１オ
ームの値が得られる。
【００３０】なお、図１では容易に理解できるようにす
るため、３層の配線層４および２層のグランド層６のみ
が示されているが、実際には、これら配線層４およびグ
ランド層６は、たとえば数十層といったように多数形成
されている。また、配線層４などの上下関係に関する上
記表現は便宜てきなものであり、たとえば図１における
最下層の配線層４は、機能的に必ず最下層である必要は
なく、電磁干渉抑制部品２を図１の状態とは上下を逆転
して配置した場合には、最上層と表現することになる。
この電磁干渉抑制部品２の動作については、次に説明す
る本発明による電磁干渉抑制回路の実施の形態例の動作
と共に後に説明する。
るため、３層の配線層４および２層のグランド層６のみ
が示されているが、実際には、これら配線層４およびグ
ランド層６は、たとえば数十層といったように多数形成
されている。また、配線層４などの上下関係に関する上
記表現は便宜てきなものであり、たとえば図１における
最下層の配線層４は、機能的に必ず最下層である必要は
なく、電磁干渉抑制部品２を図１の状態とは上下を逆転
して配置した場合には、最上層と表現することになる。
この電磁干渉抑制部品２の動作については、次に説明す
る本発明による電磁干渉抑制回路の実施の形態例の動作
と共に後に説明する。
【００３１】図２は、多層プリント配線基板に実装した
本発明の電磁干渉抑制回路の一例を示す平面図、図３の
（Ａ）ないし（Ｃ）は、図２のＡ−Ａ’線、Ｂ−Ｂ’
線、ならびにＣ−Ｃ’線に沿った断面側面図である。な
お、図中、図１と同一の要素には同一の符号が付されて
いる。
本発明の電磁干渉抑制回路の一例を示す平面図、図３の
（Ａ）ないし（Ｃ）は、図２のＡ−Ａ’線、Ｂ−Ｂ’
線、ならびにＣ−Ｃ’線に沿った断面側面図である。な
お、図中、図１と同一の要素には同一の符号が付されて
いる。
【００３２】図３に示したように本実施の形態例で用い
る多層プリント配線基板は一例として４層のプリント配
線基板２０であり、基板内部の下層に電源配線２２が設
けられ、上層にグランド層２４が形成されている。プリ
ント配線基板２０の上面および下面には適宜、配線２
６、２８などが延設されている。これら各層の配線やグ
ランド層６は絶縁材料層３０により絶縁分離されてい
る。
る多層プリント配線基板は一例として４層のプリント配
線基板２０であり、基板内部の下層に電源配線２２が設
けられ、上層にグランド層２４が形成されている。プリ
ント配線基板２０の上面および下面には適宜、配線２
６、２８などが延設されている。これら各層の配線やグ
ランド層６は絶縁材料層３０により絶縁分離されてい
る。
【００３３】図２に示したように、電磁ノイズを抑制す
べき半導体集積回路であるＬＳＩ３２は上記プリント配
線基板２０上に搭載され、その近傍に実施の形態例の電
磁干渉抑制回路３４が配置されている。ＬＳＩ３２の電
源端子３６は、図３の（Ａ）に示したように、プリント
配線基板２０上に延設された配線２６に接続され、配線
２６はプリント配線基板２０を貫通するビアホール４２
により電源配線２２に接続されている。一方、ＬＳＩ３
２のグランド端子３３は、図３の（Ｃ）に示したよう
に、プリント配線基板２０上の配線２７に接続され、配
線２７はプリント配線基板２０を貫通するビアホール４
２によりグランド層２４に接続されている。
べき半導体集積回路であるＬＳＩ３２は上記プリント配
線基板２０上に搭載され、その近傍に実施の形態例の電
磁干渉抑制回路３４が配置されている。ＬＳＩ３２の電
源端子３６は、図３の（Ａ）に示したように、プリント
配線基板２０上に延設された配線２６に接続され、配線
２６はプリント配線基板２０を貫通するビアホール４２
により電源配線２２に接続されている。一方、ＬＳＩ３
２のグランド端子３３は、図３の（Ｃ）に示したよう
に、プリント配線基板２０上の配線２７に接続され、配
線２７はプリント配線基板２０を貫通するビアホール４
２によりグランド層２４に接続されている。
【００３４】実施の形態例の電磁干渉抑制回路３４は、
図１の電磁干渉抑制部品２とチップコンデンサ３８とに
より構成され、チップコンデンサ３８の一端はプリント
配線基板２０の表面に形成された配線４０により電磁干
渉抑制部品２の第２の信号端子１６に接続され、他端
は、図３の（Ｃ）に示したように、プリント配線基板２
０を貫通するビアホール４２によりプリント配線基板２
０のグランド層２４に接続されている。チップコンデン
サ３８は本実施の形態例ではセラミックコンデンサであ
り、その等価直列抵抗は０．０５オームから０．１オー
ム程度である。
図１の電磁干渉抑制部品２とチップコンデンサ３８とに
より構成され、チップコンデンサ３８の一端はプリント
配線基板２０の表面に形成された配線４０により電磁干
渉抑制部品２の第２の信号端子１６に接続され、他端
は、図３の（Ｃ）に示したように、プリント配線基板２
０を貫通するビアホール４２によりプリント配線基板２
０のグランド層２４に接続されている。チップコンデン
サ３８は本実施の形態例ではセラミックコンデンサであ
り、その等価直列抵抗は０．０５オームから０．１オー
ム程度である。
【００３５】そして、電磁干渉抑制部品２の第１の信号
端子１４は、図３の（Ａ）に示したように、プリント配
線基板２０を貫通するビアホール４２によってプリント
配線基板２０内に形成された電源配線２２に接続され、
電磁干渉抑制部品２のグランド端子１８は、図３の
（Ｃ）に示したように、プリント配線基板２０を貫通す
るビアホール４２によってプリント配線基板２０内に形
成されたグランド層２４に接続されている。また、本実
施の形態例では、ＬＳＩ３２および電磁干渉抑制回路３
４から比較的離れた位置に、チップコンデンサ４４が配
置され、チップコンデンサ４４の一端は電源配線２２
に、他端はグランド層２４にそれぞれビアホール４２を
介して接続されている。
端子１４は、図３の（Ａ）に示したように、プリント配
線基板２０を貫通するビアホール４２によってプリント
配線基板２０内に形成された電源配線２２に接続され、
電磁干渉抑制部品２のグランド端子１８は、図３の
（Ｃ）に示したように、プリント配線基板２０を貫通す
るビアホール４２によってプリント配線基板２０内に形
成されたグランド層２４に接続されている。また、本実
施の形態例では、ＬＳＩ３２および電磁干渉抑制回路３
４から比較的離れた位置に、チップコンデンサ４４が配
置され、チップコンデンサ４４の一端は電源配線２２
に、他端はグランド層２４にそれぞれビアホール４２を
介して接続されている。
【００３６】図４はこのような実施の形態例の電磁干渉
抑制回路３４周辺を電気回路によって表した回路図であ
る。図中、図２、図３と同一の要素には同一の符号が付
されている。図４に示したように、電磁干渉抑制部品２
は複数のコイル４６を直列に接続し、隣接するコイル４
６の共通接続点とグランドとの間にコンデンサ４８を接
続した回路として表される。各コイル４６が上記配線層
４に対応し、各コンデンサ４８は、配線層４とグランド
層６とにより形成される静電容量に対応している。そし
て、電磁干渉抑制部品２の第２の信号端子１６とグラン
ドとの間にチップコンデンサ３８が接続され、電磁干渉
抑制部品２の第１の信号端子１４はＬＳＩ３２の電源端
子３６に接続されている。なお、図４に示したコイル４
６およびコンデンサ４８の数は一例である。
抑制回路３４周辺を電気回路によって表した回路図であ
る。図中、図２、図３と同一の要素には同一の符号が付
されている。図４に示したように、電磁干渉抑制部品２
は複数のコイル４６を直列に接続し、隣接するコイル４
６の共通接続点とグランドとの間にコンデンサ４８を接
続した回路として表される。各コイル４６が上記配線層
４に対応し、各コンデンサ４８は、配線層４とグランド
層６とにより形成される静電容量に対応している。そし
て、電磁干渉抑制部品２の第２の信号端子１６とグラン
ドとの間にチップコンデンサ３８が接続され、電磁干渉
抑制部品２の第１の信号端子１４はＬＳＩ３２の電源端
子３６に接続されている。なお、図４に示したコイル４
６およびコンデンサ４８の数は一例である。
【００３７】電磁干渉抑制部品２は図４に示したよう
に、回路的には伝送線路を形成しており、その特性イン
ピーダンスは本実施の形態例では上述のように０．０５
オームから０．１オームとなっている。そして、この伝
送線路は、等価直列抵抗が上記特性インピーダンスに等
しい０．０５オームから０．１オームのチップコンデン
サ３８により終端されていることになる。そのため、伝
送線路の反射はきわめて少なく、ＬＳＩ３２の動作に伴
って発生した高周波電源電流は、大部分が電磁干渉抑制
回路３４を通じてプリント配線基板２０のグランド層２
４に流れる。すなわち、ＬＳＩ３２の電源端子３６は高
周波的には非常に低いインピーダンスでグランドに接続
されることになり、ＬＳＩ３２で発生する高周波電源電
流を電源端子３６の箇所で短い電流ループで直ちにバイ
パスすることができる。
に、回路的には伝送線路を形成しており、その特性イン
ピーダンスは本実施の形態例では上述のように０．０５
オームから０．１オームとなっている。そして、この伝
送線路は、等価直列抵抗が上記特性インピーダンスに等
しい０．０５オームから０．１オームのチップコンデン
サ３８により終端されていることになる。そのため、伝
送線路の反射はきわめて少なく、ＬＳＩ３２の動作に伴
って発生した高周波電源電流は、大部分が電磁干渉抑制
回路３４を通じてプリント配線基板２０のグランド層２
４に流れる。すなわち、ＬＳＩ３２の電源端子３６は高
周波的には非常に低いインピーダンスでグランドに接続
されることになり、ＬＳＩ３２で発生する高周波電源電
流を電源端子３６の箇所で短い電流ループで直ちにバイ
パスすることができる。
【００３８】その結果、ＬＳＩ３２で発生した高周波電
源電流は、ごく一部が電源配線２２（電源導体）側に流
れるのみとなり、従来、電源配線２２などがアンテナと
なって発生していた放射電磁ノイズは大幅に低減する。
なお、電磁干渉抑制部品２は抵抗ではなくチップコンデ
ンサ３８により終端されているので、電磁干渉抑制回路
３４を通じて直流電流が流れることはなく、電源電圧に
悪影響を及ぼすことはない。図５は実施の形態例の電磁
干渉抑制回路３４を用いた場合の電源配線２２を流れる
高周波電源電流を実測した結果を示すグラフである。図
中、横軸は周波数を表し、縦軸は電流値を表している。
そして曲線５２は電磁干渉抑制回路３４を用いた場合、
曲線５４は従来通りデカップリングコンデンサのみを用
いた場合の測定結果をそれぞれ示している。
源電流は、ごく一部が電源配線２２（電源導体）側に流
れるのみとなり、従来、電源配線２２などがアンテナと
なって発生していた放射電磁ノイズは大幅に低減する。
なお、電磁干渉抑制部品２は抵抗ではなくチップコンデ
ンサ３８により終端されているので、電磁干渉抑制回路
３４を通じて直流電流が流れることはなく、電源電圧に
悪影響を及ぼすことはない。図５は実施の形態例の電磁
干渉抑制回路３４を用いた場合の電源配線２２を流れる
高周波電源電流を実測した結果を示すグラフである。図
中、横軸は周波数を表し、縦軸は電流値を表している。
そして曲線５２は電磁干渉抑制回路３４を用いた場合、
曲線５４は従来通りデカップリングコンデンサのみを用
いた場合の測定結果をそれぞれ示している。
【００３９】図５から分かるように、周波数が１０ＭＨ
ｚ以上の領域で効果が現れており、１００ＭＨｚ以上の
高周波領域で高周波電源電流は著しく低下している。ま
た、電磁干渉抑制回路３４を用いた場合、逆に他の半導
体集積回路などで発生した高周波電源電流は、電磁干渉
抑制回路３４によってバイパスされるので、電磁干渉抑
制回路３４を接続したＬＳＩ３２には高周波電源電流は
流れ込まず、したがってノイズ耐性が向上する。そし
て、ＬＳＩ３２で発生した高周波電源電流が電源配線２
２側にはわずかしか流れないので、高周波電源電流が電
源配線２２を流れることによって従来発生していた電源
電圧の交流的な変動は大幅に抑制され、ＬＳＩ３２の動
作の安定化を図ることが可能となる。
ｚ以上の領域で効果が現れており、１００ＭＨｚ以上の
高周波領域で高周波電源電流は著しく低下している。ま
た、電磁干渉抑制回路３４を用いた場合、逆に他の半導
体集積回路などで発生した高周波電源電流は、電磁干渉
抑制回路３４によってバイパスされるので、電磁干渉抑
制回路３４を接続したＬＳＩ３２には高周波電源電流は
流れ込まず、したがってノイズ耐性が向上する。そし
て、ＬＳＩ３２で発生した高周波電源電流が電源配線２
２側にはわずかしか流れないので、高周波電源電流が電
源配線２２を流れることによって従来発生していた電源
電圧の交流的な変動は大幅に抑制され、ＬＳＩ３２の動
作の安定化を図ることが可能となる。
【００４０】さらに、電磁干渉抑制回路３４が従来のデ
カップリングコンデンサの機能を果たすので、ＬＳＩ３
２の電源端子３６などに従来接続していたデカップリン
グコンデンサは不要である。そして、電磁干渉抑制回路
３４は、デカップリングコンデンサを用いる場合のよう
に各半導体集積回路ごとに特性を設計する必要がないの
で、設計工数を大幅に削減することができる。なお、本
実施の形態例ではデカップリングとして機能するチップ
コンデンサ４４をさらに設けているが、このチップコン
デンサ４４は、電磁干渉抑制回路３４によりすでに大幅
に減衰した高周波電源電流をバイパスすればよいため、
厳密な設計は不要である。そして、電磁干渉抑制部品２
は基本的に導体層を絶縁層を介在させて積層した構成で
あるから構造がきわめて簡素であり、低コストで、かつ
小型に作製することができる。
カップリングコンデンサの機能を果たすので、ＬＳＩ３
２の電源端子３６などに従来接続していたデカップリン
グコンデンサは不要である。そして、電磁干渉抑制回路
３４は、デカップリングコンデンサを用いる場合のよう
に各半導体集積回路ごとに特性を設計する必要がないの
で、設計工数を大幅に削減することができる。なお、本
実施の形態例ではデカップリングとして機能するチップ
コンデンサ４４をさらに設けているが、このチップコン
デンサ４４は、電磁干渉抑制回路３４によりすでに大幅
に減衰した高周波電源電流をバイパスすればよいため、
厳密な設計は不要である。そして、電磁干渉抑制部品２
は基本的に導体層を絶縁層を介在させて積層した構成で
あるから構造がきわめて簡素であり、低コストで、かつ
小型に作製することができる。
【００４１】また、従来のように電源配線２２を蛇行さ
せてインダクタンスを高めたりする必要がないので、半
導体集積回路などを多層プリント配線基板などに高密度
で実装することができる。図６は複数のＬＳＩをプリン
ト配線基板上に実装し各ＬＳＩごとに実施の形態例の電
磁干渉抑制回路を配置した場合を示す平面図である。図
中、図２、図３と同一の要素には同一の符号が付されて
いる。この例では、図６に示したように、多層プリント
配線基板５０１上に複数のＬＳＩ３２が配置され、各Ｌ
ＳＩ３２ごとに、その近傍に電磁干渉抑制回路３４が配
置されている。そして電源幹線配線５０２から分岐させ
た電源配線２２は従来のように蛇行させる必要がないの
で、図１０と比較して分かるように、より高密度でＬＳ
Ｉ３２を実装することが可能となっている。
せてインダクタンスを高めたりする必要がないので、半
導体集積回路などを多層プリント配線基板などに高密度
で実装することができる。図６は複数のＬＳＩをプリン
ト配線基板上に実装し各ＬＳＩごとに実施の形態例の電
磁干渉抑制回路を配置した場合を示す平面図である。図
中、図２、図３と同一の要素には同一の符号が付されて
いる。この例では、図６に示したように、多層プリント
配線基板５０１上に複数のＬＳＩ３２が配置され、各Ｌ
ＳＩ３２ごとに、その近傍に電磁干渉抑制回路３４が配
置されている。そして電源幹線配線５０２から分岐させ
た電源配線２２は従来のように蛇行させる必要がないの
で、図１０と比較して分かるように、より高密度でＬＳ
Ｉ３２を実装することが可能となっている。
【００４２】次に、本発明による電磁干渉抑制部品２の
第２の実施の形態例について説明する。図７は本発明の
第２の実施の形態例の電磁干渉抑制部品を示す要部断面
側面図である。図中、図１などと同一の要素には同一の
符号が付されている。この電磁干渉抑制部品５６が上記
電磁干渉抑制部品２と異なるのは、隣接する配線層４が
ビアホールを使用せずに接続されている点である。すな
わち、図７に示したように、隣接する配線層４の接続端
部５８の間には絶縁層８およびグランド層６は介在せ
ず、両接続端部５８はそれぞれの対向面を互いに接触さ
せて圧着されている。したがって、電磁干渉抑制部品５
６の配線層４は電磁干渉抑制部品２と電気的に等価であ
り、電磁干渉抑制部品５６は電磁干渉抑制部品２と同様
に機能する。そして、電磁干渉抑制部品５６では、ビア
ホール１０を使用しない分、隣接する配線層４はより小
さい抵抗で接続されることになり、高周波電源電流を低
インピーダンスでバイパスする上で有効である。
第２の実施の形態例について説明する。図７は本発明の
第２の実施の形態例の電磁干渉抑制部品を示す要部断面
側面図である。図中、図１などと同一の要素には同一の
符号が付されている。この電磁干渉抑制部品５６が上記
電磁干渉抑制部品２と異なるのは、隣接する配線層４が
ビアホールを使用せずに接続されている点である。すな
わち、図７に示したように、隣接する配線層４の接続端
部５８の間には絶縁層８およびグランド層６は介在せ
ず、両接続端部５８はそれぞれの対向面を互いに接触さ
せて圧着されている。したがって、電磁干渉抑制部品５
６の配線層４は電磁干渉抑制部品２と電気的に等価であ
り、電磁干渉抑制部品５６は電磁干渉抑制部品２と同様
に機能する。そして、電磁干渉抑制部品５６では、ビア
ホール１０を使用しない分、隣接する配線層４はより小
さい抵抗で接続されることになり、高周波電源電流を低
インピーダンスでバイパスする上で有効である。
【００４３】次に、本発明による電磁干渉抑制部品の第
３の実施の形態例について説明する。図８は本発明の第
３の実施の形態例の電磁干渉抑制部品を示す要部断面側
面図である。図中、図１などと同一の要素には同一の符
号が付されており、それらに関する説明はここでは省略
する。図８に示した第３の実施の形態例の電磁干渉抑制
部品６０が電磁干渉抑制部品２と異なるのは、図８に示
したように、隣接する配線層４とグランド層６との間隔
Ｔが、積層順に下から順にしだいに広くなるように形成
されている点である。このような構造は配線層４とグラ
ンド層６との間に介在する絶縁層８の厚さを変えること
で形成できる。
３の実施の形態例について説明する。図８は本発明の第
３の実施の形態例の電磁干渉抑制部品を示す要部断面側
面図である。図中、図１などと同一の要素には同一の符
号が付されており、それらに関する説明はここでは省略
する。図８に示した第３の実施の形態例の電磁干渉抑制
部品６０が電磁干渉抑制部品２と異なるのは、図８に示
したように、隣接する配線層４とグランド層６との間隔
Ｔが、積層順に下から順にしだいに広くなるように形成
されている点である。このような構造は配線層４とグラ
ンド層６との間に介在する絶縁層８の厚さを変えること
で形成できる。
【００４４】この電磁干渉抑制部品６０では、第１の信
号端子１４に近い配線層４およびグランド層６ほど大き
い静電容量を形成するので、第１の信号端子１４が半導
体集積回路の電源端子側となるように接続すれば、半導
体集積回路の電源端子に近い位置により容量の大きいコ
ンデンサが接続されることになり、電磁干渉抑制部品６
０により構成した本発明の電磁干渉抑制回路のデカップ
リング回路としての性能がより向上する。
号端子１４に近い配線層４およびグランド層６ほど大き
い静電容量を形成するので、第１の信号端子１４が半導
体集積回路の電源端子側となるように接続すれば、半導
体集積回路の電源端子に近い位置により容量の大きいコ
ンデンサが接続されることになり、電磁干渉抑制部品６
０により構成した本発明の電磁干渉抑制回路のデカップ
リング回路としての性能がより向上する。
【００４５】また、、配線層４の間隔は、上述のように
下から順に広くする以外にも、上層の配線層４から順に
広くしてもよい。その場合には、第２の信号端子１６に
近いほどより大きい静電容量が形成されるので、第２の
信号端子１６側を半導体集積回路の電源端子に接続する
ことで同様の効果が得られる。なお、図８では要点を分
かり易くするため隣接する配線層４を接続するビアホー
ルは省略されている。
下から順に広くする以外にも、上層の配線層４から順に
広くしてもよい。その場合には、第２の信号端子１６に
近いほどより大きい静電容量が形成されるので、第２の
信号端子１６側を半導体集積回路の電源端子に接続する
ことで同様の効果が得られる。なお、図８では要点を分
かり易くするため隣接する配線層４を接続するビアホー
ルは省略されている。
【００４６】この電磁干渉抑制部品６０と同様の機能
は、配線層４の幅を順次変えることによっても実現でき
る。すなわち、図１に示した電磁干渉抑制部品２で、各
配線層４における、それぞれの２つの接続端部５８を結
ぶ方向（矢印Ａ；電流の流れる方向）に直交する方向の
幅を、たとえば下層側の配線層４ほど広くし、したがっ
て積層順にしだいに狭くなるようにすると、第１の信号
端子１４に近い配線層４ほど大きい静電容量を形成する
ことになり、第１の信号端子１４が半導体集積回路の電
源端子側となるように接続すれば、半導体集積回路の電
源端子に近い位置により大きいコンデンサが接続される
ことになり、電磁干渉抑制部品６０と同様の効果が得ら
れる。無論、この場合にも、上層側ほど配線層４の幅を
広くする構造としても同様の効果が得られる。
は、配線層４の幅を順次変えることによっても実現でき
る。すなわち、図１に示した電磁干渉抑制部品２で、各
配線層４における、それぞれの２つの接続端部５８を結
ぶ方向（矢印Ａ；電流の流れる方向）に直交する方向の
幅を、たとえば下層側の配線層４ほど広くし、したがっ
て積層順にしだいに狭くなるようにすると、第１の信号
端子１４に近い配線層４ほど大きい静電容量を形成する
ことになり、第１の信号端子１４が半導体集積回路の電
源端子側となるように接続すれば、半導体集積回路の電
源端子に近い位置により大きいコンデンサが接続される
ことになり、電磁干渉抑制部品６０と同様の効果が得ら
れる。無論、この場合にも、上層側ほど配線層４の幅を
広くする構造としても同様の効果が得られる。
【００４７】また、図１に示した電磁干渉抑制部品２な
どにおいて、各配線層４の、それぞれの２つの接続端部
５８を結ぶ方向の長さが、同方向に直交する方向（矢印
Ｂ）の幅より長くした場合には、隣接する配線層４を流
れる電流はより長い距離を平行に、そして逆方向に流れ
ることになり、配線層４を流れる電流により励起される
磁界は相互に打ち消し易くなる。その結果、電磁干渉抑
制部品２が形成する伝送線路のインダクタンスの低下を
防止でき、高周波電源電流のバイパス機能を確実に発揮
させることができる。
どにおいて、各配線層４の、それぞれの２つの接続端部
５８を結ぶ方向の長さが、同方向に直交する方向（矢印
Ｂ）の幅より長くした場合には、隣接する配線層４を流
れる電流はより長い距離を平行に、そして逆方向に流れ
ることになり、配線層４を流れる電流により励起される
磁界は相互に打ち消し易くなる。その結果、電磁干渉抑
制部品２が形成する伝送線路のインダクタンスの低下を
防止でき、高周波電源電流のバイパス機能を確実に発揮
させることができる。
【００４８】なお、実施の形態例の電磁干渉抑制部品２
などでは、第１および第２の信号端子１４、１６ならび
にグランド端子１８はいずれも１つのみとしたが、各端
子はそれぞれが複数の端子により構成されていてもよ
い。たとえばグランド端子１８は、配線層４およびグラ
ンド層６を内側に含む断面矩形の筒状に形成し、４つの
外面すべてを個々の端子とすることができる。そのよう
な構造では、プリント配線基板に電磁干渉抑制部品２を
実装する際、実装上もっとも都合のよい端子を用いれば
よく、柔軟性が向上する。第１および第２の信号端子１
４、１６についても同様である。上記実施の形態例で
は、図３に示したように、ＬＳＩ３２は電源配線２２を
通じて給電されるとしたが、電源配線２２の代わりに全
面平板の電源層によりＬＳＩ３２が給電される場合に
も、無論電磁干渉抑制回路３４はその効果を発揮する。
また、半導体集積回路が複数の電源端子３６およびグラ
ンド端子３３を有している場合には、各電源端子３６と
グランド端子３３の対ごとに電磁干渉抑制回路３４を実
装することで、電磁干渉抑制回路３４はいっそう効果的
に機能する。
などでは、第１および第２の信号端子１４、１６ならび
にグランド端子１８はいずれも１つのみとしたが、各端
子はそれぞれが複数の端子により構成されていてもよ
い。たとえばグランド端子１８は、配線層４およびグラ
ンド層６を内側に含む断面矩形の筒状に形成し、４つの
外面すべてを個々の端子とすることができる。そのよう
な構造では、プリント配線基板に電磁干渉抑制部品２を
実装する際、実装上もっとも都合のよい端子を用いれば
よく、柔軟性が向上する。第１および第２の信号端子１
４、１６についても同様である。上記実施の形態例で
は、図３に示したように、ＬＳＩ３２は電源配線２２を
通じて給電されるとしたが、電源配線２２の代わりに全
面平板の電源層によりＬＳＩ３２が給電される場合に
も、無論電磁干渉抑制回路３４はその効果を発揮する。
また、半導体集積回路が複数の電源端子３６およびグラ
ンド端子３３を有している場合には、各電源端子３６と
グランド端子３３の対ごとに電磁干渉抑制回路３４を実
装することで、電磁干渉抑制回路３４はいっそう効果的
に機能する。
【００４９】
【発明の効果】以上説明したように本発明の電磁干渉抑
制部品は、導電性材料から成る複数の配線層と複数のグ
ランド層とを含み、前記配線層と前記グランド層とは交
互に積層され、隣接する前記配線層と前記グランド層と
の間に絶縁材料から成る絶縁層が介在し、下から奇数番
目の前記配線層とその１つ上の前記配線層とは同一側の
端部において電気的に接続され、下から偶数番目の前記
配線層とその１つ上の前記配線層とは前記端部と反対側
の端部において電気的に接続され、最下層の前記配線層
は第１の信号端子に接続され、最上層の前記配線層は第
２の信号端子に接続され、前記グランド層はグランド端
子に接続されていることを特徴とする。
制部品は、導電性材料から成る複数の配線層と複数のグ
ランド層とを含み、前記配線層と前記グランド層とは交
互に積層され、隣接する前記配線層と前記グランド層と
の間に絶縁材料から成る絶縁層が介在し、下から奇数番
目の前記配線層とその１つ上の前記配線層とは同一側の
端部において電気的に接続され、下から偶数番目の前記
配線層とその１つ上の前記配線層とは前記端部と反対側
の端部において電気的に接続され、最下層の前記配線層
は第１の信号端子に接続され、最上層の前記配線層は第
２の信号端子に接続され、前記グランド層はグランド端
子に接続されていることを特徴とする。
【００５０】また、本発明の電磁干渉抑制回路は、導電
性材料から成る複数の配線層と複数のグランド層とを含
み、前記配線層と前記グランド層とは交互に積層され、
隣接する前記配線層と前記グランド層との間に絶縁材料
から成る絶縁層が介在し、下から奇数番目の前記配線層
とその１つ上の前記配線層とは同一側の端部において電
気的に接続され、下から偶数番目の前記配線層とその１
つ上の前記配線層とは前記端部と反対側の端部において
電気的に接続され、最下層の前記配線層は第１の信号端
子に接続され、最上層の前記配線層は第２の信号端子に
接続され、前記グランド層はグランド端子に接続されて
いる電磁干渉抑制部品と、前記第１または第２の信号端
子と前記グランド端子との間に接続されたコンデンサと
を含み、前記コンデンサの特性インピーダンスと、前記
コンデンサが接続された前記第１または第２の信号端子
と前記グランド端子間の前記電磁干渉抑制部品の特性イ
ンピーダンスとはほぼ等しいことを特徴とする。
性材料から成る複数の配線層と複数のグランド層とを含
み、前記配線層と前記グランド層とは交互に積層され、
隣接する前記配線層と前記グランド層との間に絶縁材料
から成る絶縁層が介在し、下から奇数番目の前記配線層
とその１つ上の前記配線層とは同一側の端部において電
気的に接続され、下から偶数番目の前記配線層とその１
つ上の前記配線層とは前記端部と反対側の端部において
電気的に接続され、最下層の前記配線層は第１の信号端
子に接続され、最上層の前記配線層は第２の信号端子に
接続され、前記グランド層はグランド端子に接続されて
いる電磁干渉抑制部品と、前記第１または第２の信号端
子と前記グランド端子との間に接続されたコンデンサと
を含み、前記コンデンサの特性インピーダンスと、前記
コンデンサが接続された前記第１または第２の信号端子
と前記グランド端子間の前記電磁干渉抑制部品の特性イ
ンピーダンスとはほぼ等しいことを特徴とする。
【００５１】したがって、本発明の電磁干渉抑制部品の
等価回路は、各配線層がコイルとして機能するので、複
数のコイルを直列に接続し、隣接するコイルの各共通接
続とグランド端子との間に、各配線層と、隣接するグラ
ンド層とによるコンデンサを接続した構成となる。その
ため、たとえば０．０５オームから０．１オームといっ
たきわめて低い特性インピーダンスを実現できる。一
方、本発明の電磁干渉抑制回路は、このような電磁干渉
抑制部品にコンデンサを接続して構成でき、そのコンデ
ンサとしてたとえばセラミックコンデンサを用いると、
セラミックコンデンサの等価直列抵抗は０．０５オーム
から０．１オーム程度であるから、上記電磁干渉抑制部
品は特性インピーダンスとほぼ同じインピーダンスで終
端されて反射がきわめて少ない伝送線路となる。
等価回路は、各配線層がコイルとして機能するので、複
数のコイルを直列に接続し、隣接するコイルの各共通接
続とグランド端子との間に、各配線層と、隣接するグラ
ンド層とによるコンデンサを接続した構成となる。その
ため、たとえば０．０５オームから０．１オームといっ
たきわめて低い特性インピーダンスを実現できる。一
方、本発明の電磁干渉抑制回路は、このような電磁干渉
抑制部品にコンデンサを接続して構成でき、そのコンデ
ンサとしてたとえばセラミックコンデンサを用いると、
セラミックコンデンサの等価直列抵抗は０．０５オーム
から０．１オーム程度であるから、上記電磁干渉抑制部
品は特性インピーダンスとほぼ同じインピーダンスで終
端されて反射がきわめて少ない伝送線路となる。
【００５２】したがって、電磁干渉抑制部品の、コンデ
ンサを接続しない側の第１または第２の信号端子を半導
体集積回路などの電源端子に接続すれば、その電源端子
は高周波的には非常に低いインピーダンスでグランドに
接続されることになり、半導体集積回路などで発生する
高周波電源電流を電源端子の箇所で短い電流ループで直
ちにバイパスすることができる。
ンサを接続しない側の第１または第２の信号端子を半導
体集積回路などの電源端子に接続すれば、その電源端子
は高周波的には非常に低いインピーダンスでグランドに
接続されることになり、半導体集積回路などで発生する
高周波電源電流を電源端子の箇所で短い電流ループで直
ちにバイパスすることができる。
【００５３】その結果、半導体集積回路などで発生した
高周波電源電流は、ごく一部が電源導体側に流れるのみ
となり、従来、電源導体などがアンテナとなって発生し
ていた放射電磁ノイズは大幅に低減する。そして、逆に
他の半導体集積回路などで発生した高周波電源電流は、
本発明の電磁干渉抑制回路によってバイパスされるの
で、電磁干渉抑制回路を接続した半導体集積回路には高
周波電源電流は流れ込まず、したがってノイズ耐性が向
上する。
高周波電源電流は、ごく一部が電源導体側に流れるのみ
となり、従来、電源導体などがアンテナとなって発生し
ていた放射電磁ノイズは大幅に低減する。そして、逆に
他の半導体集積回路などで発生した高周波電源電流は、
本発明の電磁干渉抑制回路によってバイパスされるの
で、電磁干渉抑制回路を接続した半導体集積回路には高
周波電源電流は流れ込まず、したがってノイズ耐性が向
上する。
【００５４】また、半導体集積回路などで発生した高周
波電源電流が電源導体側にはわずかしか流れないので、
高周波電源電流が電源導体を流れることによって従来発
生していた電源電圧の交流的な変動は大幅に抑制され、
半導体集積回路などの動作の安定化を図ることが可能と
なる。さらに、本発明の電磁干渉抑制回路が従来のデカ
ップリングコンデンサの機能を果たすので、半導体集積
回路の電源端子などに従来接続していたデカップリング
コンデンサは不要である。そして、本発明の電磁干渉抑
制回路は、デカップリングコンデンサを用いる場合のよ
うに各半導体集積回路ごとに特性を設計する必要がない
ので、設計工数を大幅に削減することができる。
波電源電流が電源導体側にはわずかしか流れないので、
高周波電源電流が電源導体を流れることによって従来発
生していた電源電圧の交流的な変動は大幅に抑制され、
半導体集積回路などの動作の安定化を図ることが可能と
なる。さらに、本発明の電磁干渉抑制回路が従来のデカ
ップリングコンデンサの機能を果たすので、半導体集積
回路の電源端子などに従来接続していたデカップリング
コンデンサは不要である。そして、本発明の電磁干渉抑
制回路は、デカップリングコンデンサを用いる場合のよ
うに各半導体集積回路ごとに特性を設計する必要がない
ので、設計工数を大幅に削減することができる。
【００５５】また、本発明の電磁干渉抑制部品は基本的
に導体層を絶縁層を介在させて積層した構成であるから
構造がきわめて簡素であり、低コストで、かつ小型に作
製することができる。そして、従来のように電源配線を
蛇行させてインダクタンスを高めたりする必要がないの
で、半導体集積回路などを多層プリント配線基板などに
高密度で実装することができる。
に導体層を絶縁層を介在させて積層した構成であるから
構造がきわめて簡素であり、低コストで、かつ小型に作
製することができる。そして、従来のように電源配線を
蛇行させてインダクタンスを高めたりする必要がないの
で、半導体集積回路などを多層プリント配線基板などに
高密度で実装することができる。
【図１】本発明による電磁干渉抑制部品の一実施の形態
例を示す斜視概念図である。
例を示す斜視概念図である。
【図２】多層プリント配線基板に実装した本発明の電磁
干渉抑制回路の一例を示す平面図である。
干渉抑制回路の一例を示す平面図である。
【図３】（Ａ）ないし（Ｃ）は、図２のＡ−Ａ’線、Ｂ
−Ｂ’線、ならびにＣ−Ｃ’線に沿った断面側面図であ
る。
−Ｂ’線、ならびにＣ−Ｃ’線に沿った断面側面図であ
る。
【図４】実施の形態例の電磁干渉抑制回路周辺を電気回
路によって表した回路図である。
路によって表した回路図である。
【図５】実施の形態例の電磁干渉抑制回路を用いた場合
の電源配線を流れる高周波電源電流を実測した結果を示
すグラフである。
の電源配線を流れる高周波電源電流を実測した結果を示
すグラフである。
【図６】複数のＬＳＩをプリント配線基板上に実装し各
ＬＳＩごとに実施の形態例の電磁干渉抑制回路を配置し
た場合を示す平面図である。
ＬＳＩごとに実施の形態例の電磁干渉抑制回路を配置し
た場合を示す平面図である。
【図７】本発明の第２の実施の形態例の電磁干渉抑制部
品を示す要部断面側面図である。
品を示す要部断面側面図である。
【図８】本発明の第３の実施の形態例の電磁干渉抑制部
品を示す要部断面側面図である。
品を示す要部断面側面図である。
【図９】全面平板電源層を有する多層プリント配線基板
上に実装された半導体集積回路およびでカップリング回
路の周辺を示す回路図である。
上に実装された半導体集積回路およびでカップリング回
路の周辺を示す回路図である。
【図１０】技術技術を用いたプリント配線基板の一例を
示す要部平面図である。
示す要部平面図である。
【図１１】デカップリングコンデンサが接続された複数
の回路素子周辺の一例を示す回路図である。
の回路素子周辺の一例を示す回路図である。
【符号の説明】 ２……電磁干渉抑制部品、４……配線層、６……グラン
ド層、８……絶縁層、１０……ビアホール、１２……導
電層、１４……第１の信号端子、１６……第２の信号端
子、１８……グランド端子、２０……プリント配線基
板、２２……電源配線、２４……グランド層、２６……
配線、２８……配線、３０……絶縁材料層、３２……Ｌ
ＳＩ、３４……電磁干渉抑制回路、３６……電源端子、
３８……チップコンデンサ、４０……配線、４２……ビ
アホール、４４……チップコンデンサ、４６……コイ
ル、４８……コンデンサ、５２……曲線、５４……曲
線、５６……電磁干渉抑制部品、５８……接続端部、６
０……電磁干渉抑制部品、１０１ａ……ＩＣ／ＬＳＩ、
１０１ｂ……ＩＣ／ＬＳＩ、１０１ｃ……ＩＣ／ＬＳ
Ｉ、８０１……電源層、８０３……ＩＣ／ＬＳＩ、８０
４……デカップリングコンデンサ、８０５……多層プリ
ント配線基板、９０２……幹線パターン、９０３……回
路素子、９０５……枝電源配線。
ド層、８……絶縁層、１０……ビアホール、１２……導
電層、１４……第１の信号端子、１６……第２の信号端
子、１８……グランド端子、２０……プリント配線基
板、２２……電源配線、２４……グランド層、２６……
配線、２８……配線、３０……絶縁材料層、３２……Ｌ
ＳＩ、３４……電磁干渉抑制回路、３６……電源端子、
３８……チップコンデンサ、４０……配線、４２……ビ
アホール、４４……チップコンデンサ、４６……コイ
ル、４８……コンデンサ、５２……曲線、５４……曲
線、５６……電磁干渉抑制部品、５８……接続端部、６
０……電磁干渉抑制部品、１０１ａ……ＩＣ／ＬＳＩ、
１０１ｂ……ＩＣ／ＬＳＩ、１０１ｃ……ＩＣ／ＬＳ
Ｉ、８０１……電源層、８０３……ＩＣ／ＬＳＩ、８０
４……デカップリングコンデンサ、８０５……多層プリ
ント配線基板、９０２……幹線パターン、９０３……回
路素子、９０５……枝電源配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠矢 弘和 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 森 透 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 越智 篤 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平11−54921（ＪＰ，Ａ) 特開 平６−224556（ＪＰ，Ａ) 特開 平９−238033（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 3/46 H05K 1/02 H05K 9/00
Claims (13)
- 【請求項１】 導電性材料から成る複数の配線層と複数
のグランド層とを含み、 前記配線層と前記グランド層とは交互に積層され、 隣接する前記配線層と前記グランド層との間に絶縁材料
から成る絶縁層が介在し、 下から奇数番目の前記配線層とその１つ上の前記配線層
とは同一側の端部において電気的に接続され、 下から偶数番目の前記配線層とその１つ上の前記配線層
とは前記端部と反対側の端部において電気的に接続さ
れ、 最下層の前記配線層は第１の信号端子に接続され、 最上層の前記配線層は第２の信号端子に接続され、 前記グランド層はグランド端子に接続されていることを
特徴とする電磁干渉抑制部品。 - 【請求項２】 前記最下層の前記配線層は、その１つ上
の前記配線層との接続端部と反対側の端部において前記
第１の信号端子に接続され、前記最上層の前記配線層
は、その１つ下の前記配線層との接続端部と反対側の端
部において前記第２の信号端子に接続されていることを
特徴とする請求項１記載の電磁干渉抑制部品。 - 【請求項３】 前記第１および第２の信号端子ならびに
前記グランド端子のいずれか１つまたは複数は、複数の
端子により構成されていることを特徴とする請求項１記
載の電磁干渉抑制部品。 - 【請求項４】 前記第１または第２の信号端子と前記グ
ランド端子間の特性インピーダンスは０．０５オームな
いし０．１オームであることを特徴とする請求項１記載
の電磁干渉抑制部品。 - 【請求項５】 前記絶縁材料の比誘電率は１００以上で
あることを特徴とする請求項１記載の電磁干渉抑制部
品。 - 【請求項６】 隣接する前記配線層と前記グランド層と
の間隔が、積層順にしだいに狭くなるように、またはし
だいに広くなるように形成されていることを特徴とする
請求項１記載の電磁干渉抑制部品。 - 【請求項７】 各配線層における、それぞれの両方の接
続端部を結ぶ方向に直交する方向の幅は積層順にしだい
に狭くなるように、またはしだいに広くなるように形成
されていることを特徴とする請求項１記載の電磁干渉抑
制部品。 - 【請求項８】 各配線層は、それぞれの両方の接続端部
を結ぶ方向の長さが、同方向に直交する方向の幅より長
いことを特徴とする請求項１記載の電磁干渉抑制部品。 - 【請求項９】 導電性材料から成る複数の配線層と複数
のグランド層とを含み、 前記配線層と前記グランド層とは交互に積層され、 隣接する前記配線層と前記グランド層との間に絶縁材料
から成る絶縁層が介在し、 下から奇数番目の前記配線層とその１つ上の前記配線層
とは同一側の端部において電気的に接続され、 下から偶数番目の前記配線層とその１つ上の前記配線層
とは前記端部と反対側の端部において電気的に接続さ
れ、 最下層の前記配線層は第１の信号端子に接続され、 最上層の前記配線層は第２の信号端子に接続され、 前記グランド層はグランド端子に接続されている電磁干
渉抑制部品と、 前記第１または第２の信号端子と前記グランド端子との
間に接続されたコンデンサとを含み、 前記コンデンサの特性インピーダンスと、前記コンデン
サが接続された前記第１または第２の信号端子と前記グ
ランド端子間の前記電磁干渉抑制部品の特性インピーダ
ンスとはほぼ等しいことを特徴とする電磁干渉抑制回
路。 - 【請求項１０】 前記コンデンサはセラミックコンデン
サであることを特徴とする請求項９記載の電磁干渉抑制
回路。 - 【請求項１１】 前記コンデンサの特性インピーダンス
は０．０５オームないし０．１オームであることを特徴
とする請求項９記載の電磁干渉抑制回路。 - 【請求項１２】 前記コンデンサが接続されていない前
記第１または第２の信号端子は、半導体集積回路の電源
端子に接続されていることを特徴とする請求項９記載の
電磁干渉抑制回路。 - 【請求項１３】 前記電磁干渉抑制部品、前記コンデン
サ、ならびに前記半導体集積回路は、電源層、グランド
層、ならびに信号層を絶縁層を介して積層した多層プリ
ント配線基板上に実装され、前記半導体集積回路の電源
端子は前記電源層に接続され、前記半導体集積回路のグ
ランド端子は前記多層プリント配線基板の前記グランド
層に接続され、前記電磁干渉抑制部品のグランド端子は
前記多層プリント配線基板のグランド層に接続されてい
ることを特徴とする請求項１２記載の電磁干渉抑制回
路。
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|---|---|---|---|
| JP30039699A Expired - Fee Related JP3232562B2 (ja) | 1999-10-22 | 1999-10-22 | 電磁干渉抑制部品および電磁干渉抑制回路 |
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1999
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-
2000
- 2000-10-19 US US09/691,257 patent/US6365828B1/en not_active Expired - Lifetime
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