JP3232562B2 - 電磁干渉抑制部品および電磁干渉抑制回路 - Google Patents
電磁干渉抑制部品および電磁干渉抑制回路Info
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Description
基板などに実装された半導体集積回路などの周辺から電
磁ノイズが発生することを抑制する電磁干渉抑制部品お
よび電磁干渉抑制回路に関するものである。
半導体部品の急激な高速化とともに、これらの半導体部
品を含む電子機器自身あるいは他の電子機器に誤作動を
引き起こす電磁干渉すなわちEMI(Electro
magnetic Interference)が大き
な問題となってきている。
は、CPU(中央処理装置)の内部クロック周波数は6
50MHzにまで高まってきており、まもなくGHzオ
ーダーに達すると予想される。この様な高周波動作のL
SIの信号線や電源線には、数GHz以上の高調波成分
が含まれており、定常的に高周波の電磁ノイズを発生し
ている。そのため、このれらの半導体部品を多数搭載し
た多層プリント配線基板においては、適当な対策が施さ
れていなければ、基板内の配線がアンテナとなり、電磁
ノイズを電波として外部に放出し、電子機器自身あるい
は他の電子機器に誤動作を引き起こしてしまう。
占めるのは、コモンモードといわれる回路の寄生容量や
寄生相互インダクタンスによって流れる電流(廻り込み
電流)や電源供給線に流れ込む高周波電流による電磁放
射である。しかし、その発生機構が複雑なため、発生源
に近い箇所での有効な対策方法はこれまで存在しなかっ
た。従来からプリント配線基板の上下両面に電磁ノイズ
を吸収する電磁ノイズ吸収層を設ける方法やプリント配
線基板の内層に電磁ノイズ吸収層を設ける方法などが考
案されているが電磁ノイズの発生をコントロールできな
いので、その効果にも限界があった。このため、現状で
は主に電子機器全体を金属筐体で電磁遮蔽をするという
対策がとられている。
電源層とグランド層と信号層とが絶縁材を介して積層さ
れており、図9に示すように、高周波電源電流の発生源
であるIC/LSI803は、多層プリント配線基板8
05の電源層801による電源供給線とグランド層80
2によるグランド線との間に接続され、その近傍にデカ
ップリングコンデンサ804が配置され、電源層801
とグランド層との間に並列に接続れる。このようなデカ
ップリングコンデンサ804により、IC/LSI80
3のスイッチング動作に伴って電源層801に流れる高
周波電源電流は、IC/LSI803の近傍でバイパス
され、さらに、IC/LSI803のスイッチング動作
に伴うIC/LSI803の電源端子部803Aの電圧
変動が抑制される。
の電源供給線となる電源層801は、全面導電膜の層で
構成された、いわゆる全面平板の電源層である。全面平
板の電源層を用いることにより、電流の流れる面を最大
にして電源供給線の抵抗値を小さくし、電源電圧の直流
的な変動を緩和することができる。
御するようにした多層プリント配線基板によるEMI抑
制技術(特開平9−139573号公報)が知られてい
る。図10はこの技術技術を用いたプリント配線基板の
一例を示す要部平面図であって、多層プリント配線基板
901の電源層のレイアウトを示している。図10に示
した多層プリント配線基板901では、主幹となる導体
部である幹線パターン902から分岐した多数の櫛形も
しくはつづら折り状の枝電源配線905とからなる導体
パターン(斜線部)によって、電源層を構成している。
素子(半導体集積回路)903を配置し、幹線パターン
902および枝電源配線905を介して各回路素子90
3が給電されるようにしている。また、デカップリング
コンデンサ904は回路素子903ごとにその給電点の
近傍および幹線パターン902と枝電源配線905との
接続点に設けられている。
インダクタンス素子として機能するので、各回路素子9
03への電源回路に比較的大きな値のインダクタンスを
確保することができるという点にある。そのため、回路
素子903の動作に伴って周辺の他の回路素子903に
対応するデカップリングコンデンサへ流入する高周波の
電源電流を従来の多層プリント配線基板の場合に比べて
小さくすることができる。つまり、電源層を配線化する
ことによって、電源層自身でインピーダンス付加回路が
構築されており、デカップリングコンデンサのフィルタ
効果を高めるように図られている。
平板の電源層801をもつ多層プリント配線基板805
を用いた従来例では、IC/LSI803の動作に伴い
デカップリングコンデンサ804を介して電源層801
に流れ込む高周波電源電流を設計者がコントロールでき
ないという問題がある。すなわち、全面平板の場合、電
源層801のインピーダンスが小さいことから、IC/
LSI803の高周波電源電流は、一つのIC/LSI
803の近傍に配置したデカップリングコンデンサ80
4だけでなく、他のIC/LSI803の近傍に配置し
たデカップリングコンデンサ804にも流れ込むことに
なり、多層プリント配線基板805全体では、高周波電
源電流の分布は非常に複雑であり、解析が困難であっ
た。このため、IC/LSI803ごとに配置するデカ
ップリングコンデンサ804の容量値を決定することが
できなかった。
源電流は、電源層801自身が全面平板となっているた
め、その経路が複雑であり、場合によっては大きなルー
プを形成して、電磁ノイズの発生の要因になるという問
題があった。例えば、図11はデカップリングコンデン
サが接続された複数の回路素子周辺の一例を示す回路図
であり、この例では図に示したように、高周波電源電流
が大であるIC/LSI101aと、高周波電源電流が
中程度であるIC/LSI101bと、高周波電源電流
が小であるIC/LSI101cとがそれぞれ電源供給
線およびグランドに並列に接続されており、また、それ
ぞれのIC/LSI101a〜101cの高周波電源電
流量に応じて、IC/LSI101aの近傍には容量の
大きな(インピーダンスが小さい)デカップリングコン
デンサ102aが、IC/LSI101bの近傍には容
量が中程度の(インピーダンスが中程度の)デカップリ
ングコンデンサ102bが、IC/LSI101cの近
傍には容量の小さな(インピーダンスが大きい)デカッ
プリングコンデンサ102cが、それぞれ配置されてい
る。
層801をもつ多層プリント配線基板805を用いた従
来例のように、インダクタンス103a、103b、1
03cが設けられていないとすると、次のような問題が
生じる。すなわち、IC/LSI101cの近傍に配置
したデカップリングコンデンサ102cのインピーダン
スが大きいため、IC/LSI101cからのすべての
高周波電源電流が、デカップリングコンデンサ102c
でグランドにバイパスされず、一部がIC/LSI10
1aまたは101bに流れ込んでしまい、電流ループ面
積が大きくなり、その結果、放射電磁ノイズが増大する
という問題が起こり得る。
電流が、近傍に配置されたデカップリングコンデンサ1
02cで十分にバイパスされない場合、高周波電源電流
が他経路へ流れ込み、その結果、電源電圧が交流的に大
きく変動してIC/LSI自身の安定動作にも影響する
ことすら起こり得る。
磁ノイズを抑制すべく、電子機器全体を金属筐体内に収
納することにより、電磁遮蔽を行っているが、金属筐体
には電子機器の操作部その他を設ける必要上、開口部を
設けなければならず、完全に電磁ノイズの外部への漏れ
を防止することは困難である。
ント配線基板では、図11に示したように、電源層によ
って等価的にインダクタンス103a、103b、10
3cが設けられていることになる。したがって、IC/
LSI101a〜101cの各高周波電流を近傍に設置
したデカップリングコンデンサ102a〜102cでバ
イパスさせ、電流ループを小さくし、他のIC/LSI
803への流れこみを遮断することができる。しかし、
この従来技術では、電源層の配線化の方法が複雑であ
り、十分なインダクタンスが得られるように配線するに
は、広い領域を確保する必要があり、多層プリント配線
基板における実装密度が低下する結果となっていた。ま
た、プリント配線基板に多数搭載されている高周波スイ
ッチング回路素子それぞれの電源−グランド端子ごに電
源デカップリング回路の設計を行わなければならず、そ
の設計工数が膨大となる。このデカップリング回路の設
計には、高周波スイッチング回路素子(IC、LSI)
の高周波電源電流のデータもしくは電源系のインピーダ
ンス特性や電流特性特性などが必要となるが、これらの
データは一般に半導体メーカーから開示されないため、
高周波電源電流値を入手可能な特性データから類推する
しかなく、デカップリング回路の設計を精度よく行うこ
とは困難であった。
ラミックコンデンサの周波数特性は一般に悪く、高周波
領域ではインダクタとして機能してしまい、期待するデ
カップリング効果が得にくいという問題があった。たと
えば0.1μFのセラミックコンデンサの共振周波数は
10MHz前後であり、それ以上の周波数ではインダク
タとして作用してしまう。これは、コンデンサの電極パ
ターンやリード線などによるインダクタンス成分が容量
成分に直列に存在するためである。コンデンサの寄生イ
ンダクタンスは一般に、誘電体材質、電極パターン構
造、容量値により異なるが、チップコンデンサで約2n
H程度、リード付き2端子コンデンサで約7nHと大き
い値である。
その目的は、半導体集積回路などの周辺から放射される
電磁ノイズを大幅に抑制できる電磁干渉抑制部品および
電磁干渉抑制回路を提供することである。また、本発明
の他の目的は、半導体集積回路などの動作に伴い高周波
電源電流が流れることによって生じる電源電圧の変動を
抑えて半導体集積回路などの動作の安定化を図ることが
可能な電磁干渉抑制部品および電磁干渉抑制回路を提供
することである。さらに、本発明の他の目的は、半導体
集積回路などに対する電源デカップリング回路の精密な
設計を不要にして設計工数の大幅な削減を可能にする電
磁干渉抑制部品および電磁干渉抑制回路を提供すること
である。
品は、上記目的を達成するため、導電性材料から成る複
数の配線層と複数のグランド層とを含み、前記配線層と
前記グランド層とは交互に積層され、隣接する前記配線
層と前記グランド層との間に絶縁材料から成る絶縁層が
介在し、下から奇数番目の前記配線層とその1つ上の前
記配線層とは同一側の端部において電気的に接続され、
下から偶数番目の前記配線層とその1つ上の前記配線層
とは前記端部と反対側の端部において電気的に接続さ
れ、最下層の前記配線層は第1の信号端子に接続され、
最上層の前記配線層は第2の信号端子に接続され、前記
グランド層はグランド端子に接続されていることを特徴
とする。
性材料から成る複数の配線層と複数のグランド層とを含
み、前記配線層と前記グランド層とは交互に積層され、
隣接する前記配線層と前記グランド層との間に絶縁材料
から成る絶縁層が介在し、下から奇数番目の前記配線層
とその1つ上の前記配線層とは同一側の端部において電
気的に接続され、下から偶数番目の前記配線層とその1
つ上の前記配線層とは前記端部と反対側の端部において
電気的に接続され、最下層の前記配線層は第1の信号端
子に接続され、最上層の前記配線層は第2の信号端子に
接続され、前記グランド層はグランド端子に接続されて
いる電磁干渉抑制部品と、前記第1または第2の信号端
子と前記グランド端子との間に接続されたコンデンサと
を含み、前記コンデンサの特性インピーダンスと、前記
コンデンサが接続された前記第1または第2の信号端子
と前記グランド端子間の前記電磁干渉抑制部品の特性イ
ンピーダンスとはほぼ等しいことを特徴とする。
等価回路は、各配線層がコイルとして機能するので、複
数のコイルを直列に接続し、隣接するコイルの各共通接
続とグランド端子との間に、各配線層と、隣接するグラ
ンド層とによるコンデンサを接続した構成となる。その
ため、たとえば0.05オームから0.1オームといっ
たきわめて低い特性インピーダンスを実現できる。一
方、本発明の電磁干渉抑制回路は、このような電磁干渉
抑制部品にコンデンサを接続して構成でき、そのコンデ
ンサとしてたとえばセラミックコンデンサを用いると、
セラミックコンデンサの等価直列抵抗は0.05オーム
から0.1オーム程度であるから、上記電磁干渉抑制部
品は特性インピーダンスとほぼ同じインピーダンスで終
端されて反射がきわめて少ない伝送線路となる。
ンサを接続しない側の第1または第2の信号端子を半導
体集積回路などの電源端子に接続すれば、その電源端子
は高周波的には非常に低いインピーダンスでグランドに
接続されることになり、半導体集積回路などで発生する
高周波電源電流を電源端子の箇所で短い電流ループで直
ちにバイパスすることができる。
高周波電源電流は、ごく一部が電源導体側に流れるのみ
となり、従来、電源導体などがアンテナとなって発生し
ていた放射電磁ノイズは大幅に低減する。そして、逆に
他の半導体集積回路などで発生した高周波電源電流は、
本発明の電磁干渉抑制回路によってバイパスされるの
で、電磁干渉抑制回路を接続した半導体集積回路には高
周波電源電流は流れ込まず、したがってノイズ耐性が向
上する。
波電源電流が電源導体側にはわずかしか流れないので、
高周波電源電流が電源導体を流れることによって従来発
生していた電源電圧の交流的な変動は大幅に抑制され、
半導体集積回路などの動作の安定化を図ることが可能と
なる。さらに、本発明の電磁干渉抑制回路が従来のデカ
ップリングコンデンサの機能を果たすので、半導体集積
回路の電源端子などに従来接続していたデカップリング
コンデンサは不要である。そして、本発明の電磁干渉抑
制回路は、デカップリングコンデンサを用いる場合のよ
うに各半導体集積回路ごとに特性を設計する必要がない
ので、設計工数を大幅に削減することができる。
に導体層を絶縁層を介在させて積層した構成であるから
構造がきわめて簡素であり、低コストで、かつ小型に作
製することができる。そして、従来のように電源配線を
蛇行させてインダクタンスを高めたりする必要がないの
で、半導体集積回路などを多層プリント配線基板などに
高密度で実装することができる。
て図面を参照して説明する。図1は本発明による電磁干
渉抑制部品の一実施の形態例を示す斜視概念図である。
図1に示したように、実施の形態例の電磁干渉抑制部品
2は、導電性材料から成る複数の配線層4と複数のグラ
ンド層6とを含み、配線層4とグランド層6とは交互に
積層され、隣接する配線層4とグランド層6との間には
絶縁材料から成る絶縁層8が介在している。
1つ上の配線層4とは図1における右側の端部で、絶縁
層8を貫通し導電性材料が充填されたビアホール10
(本実施の形態例では一例として2本)により相互に電
気的に接続され、一方、下から偶数番目の配線層4とそ
の1つ上の配線層4とは反対側の端部、すなわち図1に
おける左側の端部でビアホール10により電気的に接続
されている。なお、各ビアホール10の貫通箇所にはグ
ランド層6は存在せず、したがってビアホール10とグ
ランド層6とは機械的、電気的に分離されている。
じて第1の信号端子14に接続され、最上層の配線層4
は導電層12を通じて第2の信号端子16に接続されて
いる。そして各グランド層6はすべてグランド端子18
側の辺部においてグランド端子18に接続されている。
より詳しくは、本実施の形態例では、前記最下層の配線
層4は、その1つ上の配線層4との接続端部と反対側の
端部(左側)において第1の信号端子14に接続され、
前記最上層の配線層4は、その1つ下の配線層4との接
続端部と反対側の端部(右側)において第2の信号端子
16に接続されている。
ように接続されているため、たとえば第1の信号端子1
4から電流が流入したとすると、その電流は各配線層4
中を必ず一方の端部から他方の端部へと流れて第2の信
号端子16に至る。したがって各配線層4はインダクタ
ンス要素として効果的に作用する。
絶縁材料の比誘電率は100以上であり、配線層4によ
り形成されるインダクタンス成分と、配線層4とグラン
ド層6とにより形成されるキャパシタンス成分との比率
は1:100程度となっている。これにより、第1また
は第2の信号端子14、16とグランド端子18間の特
性インピーダンスとして0.05オームないし0.1オ
ームの値が得られる。
るため、3層の配線層4および2層のグランド層6のみ
が示されているが、実際には、これら配線層4およびグ
ランド層6は、たとえば数十層といったように多数形成
されている。また、配線層4などの上下関係に関する上
記表現は便宜てきなものであり、たとえば図1における
最下層の配線層4は、機能的に必ず最下層である必要は
なく、電磁干渉抑制部品2を図1の状態とは上下を逆転
して配置した場合には、最上層と表現することになる。
この電磁干渉抑制部品2の動作については、次に説明す
る本発明による電磁干渉抑制回路の実施の形態例の動作
と共に後に説明する。
本発明の電磁干渉抑制回路の一例を示す平面図、図3の
(A)ないし(C)は、図2のA−A’線、B−B’
線、ならびにC−C’線に沿った断面側面図である。な
お、図中、図1と同一の要素には同一の符号が付されて
いる。
る多層プリント配線基板は一例として4層のプリント配
線基板20であり、基板内部の下層に電源配線22が設
けられ、上層にグランド層24が形成されている。プリ
ント配線基板20の上面および下面には適宜、配線2
6、28などが延設されている。これら各層の配線やグ
ランド層6は絶縁材料層30により絶縁分離されてい
る。
べき半導体集積回路であるLSI32は上記プリント配
線基板20上に搭載され、その近傍に実施の形態例の電
磁干渉抑制回路34が配置されている。LSI32の電
源端子36は、図3の(A)に示したように、プリント
配線基板20上に延設された配線26に接続され、配線
26はプリント配線基板20を貫通するビアホール42
により電源配線22に接続されている。一方、LSI3
2のグランド端子33は、図3の(C)に示したよう
に、プリント配線基板20上の配線27に接続され、配
線27はプリント配線基板20を貫通するビアホール4
2によりグランド層24に接続されている。
図1の電磁干渉抑制部品2とチップコンデンサ38とに
より構成され、チップコンデンサ38の一端はプリント
配線基板20の表面に形成された配線40により電磁干
渉抑制部品2の第2の信号端子16に接続され、他端
は、図3の(C)に示したように、プリント配線基板2
0を貫通するビアホール42によりプリント配線基板2
0のグランド層24に接続されている。チップコンデン
サ38は本実施の形態例ではセラミックコンデンサであ
り、その等価直列抵抗は0.05オームから0.1オー
ム程度である。
端子14は、図3の(A)に示したように、プリント配
線基板20を貫通するビアホール42によってプリント
配線基板20内に形成された電源配線22に接続され、
電磁干渉抑制部品2のグランド端子18は、図3の
(C)に示したように、プリント配線基板20を貫通す
るビアホール42によってプリント配線基板20内に形
成されたグランド層24に接続されている。また、本実
施の形態例では、LSI32および電磁干渉抑制回路3
4から比較的離れた位置に、チップコンデンサ44が配
置され、チップコンデンサ44の一端は電源配線22
に、他端はグランド層24にそれぞれビアホール42を
介して接続されている。
抑制回路34周辺を電気回路によって表した回路図であ
る。図中、図2、図3と同一の要素には同一の符号が付
されている。図4に示したように、電磁干渉抑制部品2
は複数のコイル46を直列に接続し、隣接するコイル4
6の共通接続点とグランドとの間にコンデンサ48を接
続した回路として表される。各コイル46が上記配線層
4に対応し、各コンデンサ48は、配線層4とグランド
層6とにより形成される静電容量に対応している。そし
て、電磁干渉抑制部品2の第2の信号端子16とグラン
ドとの間にチップコンデンサ38が接続され、電磁干渉
抑制部品2の第1の信号端子14はLSI32の電源端
子36に接続されている。なお、図4に示したコイル4
6およびコンデンサ48の数は一例である。
に、回路的には伝送線路を形成しており、その特性イン
ピーダンスは本実施の形態例では上述のように0.05
オームから0.1オームとなっている。そして、この伝
送線路は、等価直列抵抗が上記特性インピーダンスに等
しい0.05オームから0.1オームのチップコンデン
サ38により終端されていることになる。そのため、伝
送線路の反射はきわめて少なく、LSI32の動作に伴
って発生した高周波電源電流は、大部分が電磁干渉抑制
回路34を通じてプリント配線基板20のグランド層2
4に流れる。すなわち、LSI32の電源端子36は高
周波的には非常に低いインピーダンスでグランドに接続
されることになり、LSI32で発生する高周波電源電
流を電源端子36の箇所で短い電流ループで直ちにバイ
パスすることができる。
源電流は、ごく一部が電源配線22(電源導体)側に流
れるのみとなり、従来、電源配線22などがアンテナと
なって発生していた放射電磁ノイズは大幅に低減する。
なお、電磁干渉抑制部品2は抵抗ではなくチップコンデ
ンサ38により終端されているので、電磁干渉抑制回路
34を通じて直流電流が流れることはなく、電源電圧に
悪影響を及ぼすことはない。図5は実施の形態例の電磁
干渉抑制回路34を用いた場合の電源配線22を流れる
高周波電源電流を実測した結果を示すグラフである。図
中、横軸は周波数を表し、縦軸は電流値を表している。
そして曲線52は電磁干渉抑制回路34を用いた場合、
曲線54は従来通りデカップリングコンデンサのみを用
いた場合の測定結果をそれぞれ示している。
z以上の領域で効果が現れており、100MHz以上の
高周波領域で高周波電源電流は著しく低下している。ま
た、電磁干渉抑制回路34を用いた場合、逆に他の半導
体集積回路などで発生した高周波電源電流は、電磁干渉
抑制回路34によってバイパスされるので、電磁干渉抑
制回路34を接続したLSI32には高周波電源電流は
流れ込まず、したがってノイズ耐性が向上する。そし
て、LSI32で発生した高周波電源電流が電源配線2
2側にはわずかしか流れないので、高周波電源電流が電
源配線22を流れることによって従来発生していた電源
電圧の交流的な変動は大幅に抑制され、LSI32の動
作の安定化を図ることが可能となる。
カップリングコンデンサの機能を果たすので、LSI3
2の電源端子36などに従来接続していたデカップリン
グコンデンサは不要である。そして、電磁干渉抑制回路
34は、デカップリングコンデンサを用いる場合のよう
に各半導体集積回路ごとに特性を設計する必要がないの
で、設計工数を大幅に削減することができる。なお、本
実施の形態例ではデカップリングとして機能するチップ
コンデンサ44をさらに設けているが、このチップコン
デンサ44は、電磁干渉抑制回路34によりすでに大幅
に減衰した高周波電源電流をバイパスすればよいため、
厳密な設計は不要である。そして、電磁干渉抑制部品2
は基本的に導体層を絶縁層を介在させて積層した構成で
あるから構造がきわめて簡素であり、低コストで、かつ
小型に作製することができる。
せてインダクタンスを高めたりする必要がないので、半
導体集積回路などを多層プリント配線基板などに高密度
で実装することができる。図6は複数のLSIをプリン
ト配線基板上に実装し各LSIごとに実施の形態例の電
磁干渉抑制回路を配置した場合を示す平面図である。図
中、図2、図3と同一の要素には同一の符号が付されて
いる。この例では、図6に示したように、多層プリント
配線基板501上に複数のLSI32が配置され、各L
SI32ごとに、その近傍に電磁干渉抑制回路34が配
置されている。そして電源幹線配線502から分岐させ
た電源配線22は従来のように蛇行させる必要がないの
で、図10と比較して分かるように、より高密度でLS
I32を実装することが可能となっている。
第2の実施の形態例について説明する。図7は本発明の
第2の実施の形態例の電磁干渉抑制部品を示す要部断面
側面図である。図中、図1などと同一の要素には同一の
符号が付されている。この電磁干渉抑制部品56が上記
電磁干渉抑制部品2と異なるのは、隣接する配線層4が
ビアホールを使用せずに接続されている点である。すな
わち、図7に示したように、隣接する配線層4の接続端
部58の間には絶縁層8およびグランド層6は介在せ
ず、両接続端部58はそれぞれの対向面を互いに接触さ
せて圧着されている。したがって、電磁干渉抑制部品5
6の配線層4は電磁干渉抑制部品2と電気的に等価であ
り、電磁干渉抑制部品56は電磁干渉抑制部品2と同様
に機能する。そして、電磁干渉抑制部品56では、ビア
ホール10を使用しない分、隣接する配線層4はより小
さい抵抗で接続されることになり、高周波電源電流を低
インピーダンスでバイパスする上で有効である。
3の実施の形態例について説明する。図8は本発明の第
3の実施の形態例の電磁干渉抑制部品を示す要部断面側
面図である。図中、図1などと同一の要素には同一の符
号が付されており、それらに関する説明はここでは省略
する。図8に示した第3の実施の形態例の電磁干渉抑制
部品60が電磁干渉抑制部品2と異なるのは、図8に示
したように、隣接する配線層4とグランド層6との間隔
Tが、積層順に下から順にしだいに広くなるように形成
されている点である。このような構造は配線層4とグラ
ンド層6との間に介在する絶縁層8の厚さを変えること
で形成できる。
号端子14に近い配線層4およびグランド層6ほど大き
い静電容量を形成するので、第1の信号端子14が半導
体集積回路の電源端子側となるように接続すれば、半導
体集積回路の電源端子に近い位置により容量の大きいコ
ンデンサが接続されることになり、電磁干渉抑制部品6
0により構成した本発明の電磁干渉抑制回路のデカップ
リング回路としての性能がより向上する。
下から順に広くする以外にも、上層の配線層4から順に
広くしてもよい。その場合には、第2の信号端子16に
近いほどより大きい静電容量が形成されるので、第2の
信号端子16側を半導体集積回路の電源端子に接続する
ことで同様の効果が得られる。なお、図8では要点を分
かり易くするため隣接する配線層4を接続するビアホー
ルは省略されている。
は、配線層4の幅を順次変えることによっても実現でき
る。すなわち、図1に示した電磁干渉抑制部品2で、各
配線層4における、それぞれの2つの接続端部58を結
ぶ方向(矢印A;電流の流れる方向)に直交する方向の
幅を、たとえば下層側の配線層4ほど広くし、したがっ
て積層順にしだいに狭くなるようにすると、第1の信号
端子14に近い配線層4ほど大きい静電容量を形成する
ことになり、第1の信号端子14が半導体集積回路の電
源端子側となるように接続すれば、半導体集積回路の電
源端子に近い位置により大きいコンデンサが接続される
ことになり、電磁干渉抑制部品60と同様の効果が得ら
れる。無論、この場合にも、上層側ほど配線層4の幅を
広くする構造としても同様の効果が得られる。
どにおいて、各配線層4の、それぞれの2つの接続端部
58を結ぶ方向の長さが、同方向に直交する方向(矢印
B)の幅より長くした場合には、隣接する配線層4を流
れる電流はより長い距離を平行に、そして逆方向に流れ
ることになり、配線層4を流れる電流により励起される
磁界は相互に打ち消し易くなる。その結果、電磁干渉抑
制部品2が形成する伝送線路のインダクタンスの低下を
防止でき、高周波電源電流のバイパス機能を確実に発揮
させることができる。
などでは、第1および第2の信号端子14、16ならび
にグランド端子18はいずれも1つのみとしたが、各端
子はそれぞれが複数の端子により構成されていてもよ
い。たとえばグランド端子18は、配線層4およびグラ
ンド層6を内側に含む断面矩形の筒状に形成し、4つの
外面すべてを個々の端子とすることができる。そのよう
な構造では、プリント配線基板に電磁干渉抑制部品2を
実装する際、実装上もっとも都合のよい端子を用いれば
よく、柔軟性が向上する。第1および第2の信号端子1
4、16についても同様である。上記実施の形態例で
は、図3に示したように、LSI32は電源配線22を
通じて給電されるとしたが、電源配線22の代わりに全
面平板の電源層によりLSI32が給電される場合に
も、無論電磁干渉抑制回路34はその効果を発揮する。
また、半導体集積回路が複数の電源端子36およびグラ
ンド端子33を有している場合には、各電源端子36と
グランド端子33の対ごとに電磁干渉抑制回路34を実
装することで、電磁干渉抑制回路34はいっそう効果的
に機能する。
制部品は、導電性材料から成る複数の配線層と複数のグ
ランド層とを含み、前記配線層と前記グランド層とは交
互に積層され、隣接する前記配線層と前記グランド層と
の間に絶縁材料から成る絶縁層が介在し、下から奇数番
目の前記配線層とその1つ上の前記配線層とは同一側の
端部において電気的に接続され、下から偶数番目の前記
配線層とその1つ上の前記配線層とは前記端部と反対側
の端部において電気的に接続され、最下層の前記配線層
は第1の信号端子に接続され、最上層の前記配線層は第
2の信号端子に接続され、前記グランド層はグランド端
子に接続されていることを特徴とする。
性材料から成る複数の配線層と複数のグランド層とを含
み、前記配線層と前記グランド層とは交互に積層され、
隣接する前記配線層と前記グランド層との間に絶縁材料
から成る絶縁層が介在し、下から奇数番目の前記配線層
とその1つ上の前記配線層とは同一側の端部において電
気的に接続され、下から偶数番目の前記配線層とその1
つ上の前記配線層とは前記端部と反対側の端部において
電気的に接続され、最下層の前記配線層は第1の信号端
子に接続され、最上層の前記配線層は第2の信号端子に
接続され、前記グランド層はグランド端子に接続されて
いる電磁干渉抑制部品と、前記第1または第2の信号端
子と前記グランド端子との間に接続されたコンデンサと
を含み、前記コンデンサの特性インピーダンスと、前記
コンデンサが接続された前記第1または第2の信号端子
と前記グランド端子間の前記電磁干渉抑制部品の特性イ
ンピーダンスとはほぼ等しいことを特徴とする。
等価回路は、各配線層がコイルとして機能するので、複
数のコイルを直列に接続し、隣接するコイルの各共通接
続とグランド端子との間に、各配線層と、隣接するグラ
ンド層とによるコンデンサを接続した構成となる。その
ため、たとえば0.05オームから0.1オームといっ
たきわめて低い特性インピーダンスを実現できる。一
方、本発明の電磁干渉抑制回路は、このような電磁干渉
抑制部品にコンデンサを接続して構成でき、そのコンデ
ンサとしてたとえばセラミックコンデンサを用いると、
セラミックコンデンサの等価直列抵抗は0.05オーム
から0.1オーム程度であるから、上記電磁干渉抑制部
品は特性インピーダンスとほぼ同じインピーダンスで終
端されて反射がきわめて少ない伝送線路となる。
ンサを接続しない側の第1または第2の信号端子を半導
体集積回路などの電源端子に接続すれば、その電源端子
は高周波的には非常に低いインピーダンスでグランドに
接続されることになり、半導体集積回路などで発生する
高周波電源電流を電源端子の箇所で短い電流ループで直
ちにバイパスすることができる。
高周波電源電流は、ごく一部が電源導体側に流れるのみ
となり、従来、電源導体などがアンテナとなって発生し
ていた放射電磁ノイズは大幅に低減する。そして、逆に
他の半導体集積回路などで発生した高周波電源電流は、
本発明の電磁干渉抑制回路によってバイパスされるの
で、電磁干渉抑制回路を接続した半導体集積回路には高
周波電源電流は流れ込まず、したがってノイズ耐性が向
上する。
波電源電流が電源導体側にはわずかしか流れないので、
高周波電源電流が電源導体を流れることによって従来発
生していた電源電圧の交流的な変動は大幅に抑制され、
半導体集積回路などの動作の安定化を図ることが可能と
なる。さらに、本発明の電磁干渉抑制回路が従来のデカ
ップリングコンデンサの機能を果たすので、半導体集積
回路の電源端子などに従来接続していたデカップリング
コンデンサは不要である。そして、本発明の電磁干渉抑
制回路は、デカップリングコンデンサを用いる場合のよ
うに各半導体集積回路ごとに特性を設計する必要がない
ので、設計工数を大幅に削減することができる。
に導体層を絶縁層を介在させて積層した構成であるから
構造がきわめて簡素であり、低コストで、かつ小型に作
製することができる。そして、従来のように電源配線を
蛇行させてインダクタンスを高めたりする必要がないの
で、半導体集積回路などを多層プリント配線基板などに
高密度で実装することができる。
例を示す斜視概念図である。
干渉抑制回路の一例を示す平面図である。
−B’線、ならびにC−C’線に沿った断面側面図であ
る。
路によって表した回路図である。
の電源配線を流れる高周波電源電流を実測した結果を示
すグラフである。
LSIごとに実施の形態例の電磁干渉抑制回路を配置し
た場合を示す平面図である。
品を示す要部断面側面図である。
品を示す要部断面側面図である。
上に実装された半導体集積回路およびでカップリング回
路の周辺を示す回路図である。
示す要部平面図である。
の回路素子周辺の一例を示す回路図である。
ド層、8……絶縁層、10……ビアホール、12……導
電層、14……第1の信号端子、16……第2の信号端
子、18……グランド端子、20……プリント配線基
板、22……電源配線、24……グランド層、26……
配線、28……配線、30……絶縁材料層、32……L
SI、34……電磁干渉抑制回路、36……電源端子、
38……チップコンデンサ、40……配線、42……ビ
アホール、44……チップコンデンサ、46……コイ
ル、48……コンデンサ、52……曲線、54……曲
線、56……電磁干渉抑制部品、58……接続端部、6
0……電磁干渉抑制部品、101a……IC/LSI、
101b……IC/LSI、101c……IC/LS
I、801……電源層、803……IC/LSI、80
4……デカップリングコンデンサ、805……多層プリ
ント配線基板、902……幹線パターン、903……回
路素子、905……枝電源配線。
Claims (13)
- 【請求項1】 導電性材料から成る複数の配線層と複数
のグランド層とを含み、 前記配線層と前記グランド層とは交互に積層され、 隣接する前記配線層と前記グランド層との間に絶縁材料
から成る絶縁層が介在し、 下から奇数番目の前記配線層とその1つ上の前記配線層
とは同一側の端部において電気的に接続され、 下から偶数番目の前記配線層とその1つ上の前記配線層
とは前記端部と反対側の端部において電気的に接続さ
れ、 最下層の前記配線層は第1の信号端子に接続され、 最上層の前記配線層は第2の信号端子に接続され、 前記グランド層はグランド端子に接続されていることを
特徴とする電磁干渉抑制部品。 - 【請求項2】 前記最下層の前記配線層は、その1つ上
の前記配線層との接続端部と反対側の端部において前記
第1の信号端子に接続され、前記最上層の前記配線層
は、その1つ下の前記配線層との接続端部と反対側の端
部において前記第2の信号端子に接続されていることを
特徴とする請求項1記載の電磁干渉抑制部品。 - 【請求項3】 前記第1および第2の信号端子ならびに
前記グランド端子のいずれか1つまたは複数は、複数の
端子により構成されていることを特徴とする請求項1記
載の電磁干渉抑制部品。 - 【請求項4】 前記第1または第2の信号端子と前記グ
ランド端子間の特性インピーダンスは0.05オームな
いし0.1オームであることを特徴とする請求項1記載
の電磁干渉抑制部品。 - 【請求項5】 前記絶縁材料の比誘電率は100以上で
あることを特徴とする請求項1記載の電磁干渉抑制部
品。 - 【請求項6】 隣接する前記配線層と前記グランド層と
の間隔が、積層順にしだいに狭くなるように、またはし
だいに広くなるように形成されていることを特徴とする
請求項1記載の電磁干渉抑制部品。 - 【請求項7】 各配線層における、それぞれの両方の接
続端部を結ぶ方向に直交する方向の幅は積層順にしだい
に狭くなるように、またはしだいに広くなるように形成
されていることを特徴とする請求項1記載の電磁干渉抑
制部品。 - 【請求項8】 各配線層は、それぞれの両方の接続端部
を結ぶ方向の長さが、同方向に直交する方向の幅より長
いことを特徴とする請求項1記載の電磁干渉抑制部品。 - 【請求項9】 導電性材料から成る複数の配線層と複数
のグランド層とを含み、 前記配線層と前記グランド層とは交互に積層され、 隣接する前記配線層と前記グランド層との間に絶縁材料
から成る絶縁層が介在し、 下から奇数番目の前記配線層とその1つ上の前記配線層
とは同一側の端部において電気的に接続され、 下から偶数番目の前記配線層とその1つ上の前記配線層
とは前記端部と反対側の端部において電気的に接続さ
れ、 最下層の前記配線層は第1の信号端子に接続され、 最上層の前記配線層は第2の信号端子に接続され、 前記グランド層はグランド端子に接続されている電磁干
渉抑制部品と、 前記第1または第2の信号端子と前記グランド端子との
間に接続されたコンデンサとを含み、 前記コンデンサの特性インピーダンスと、前記コンデン
サが接続された前記第1または第2の信号端子と前記グ
ランド端子間の前記電磁干渉抑制部品の特性インピーダ
ンスとはほぼ等しいことを特徴とする電磁干渉抑制回
路。 - 【請求項10】 前記コンデンサはセラミックコンデン
サであることを特徴とする請求項9記載の電磁干渉抑制
回路。 - 【請求項11】 前記コンデンサの特性インピーダンス
は0.05オームないし0.1オームであることを特徴
とする請求項9記載の電磁干渉抑制回路。 - 【請求項12】 前記コンデンサが接続されていない前
記第1または第2の信号端子は、半導体集積回路の電源
端子に接続されていることを特徴とする請求項9記載の
電磁干渉抑制回路。 - 【請求項13】 前記電磁干渉抑制部品、前記コンデン
サ、ならびに前記半導体集積回路は、電源層、グランド
層、ならびに信号層を絶縁層を介して積層した多層プリ
ント配線基板上に実装され、前記半導体集積回路の電源
端子は前記電源層に接続され、前記半導体集積回路のグ
ランド端子は前記多層プリント配線基板の前記グランド
層に接続され、前記電磁干渉抑制部品のグランド端子は
前記多層プリント配線基板のグランド層に接続されてい
ることを特徴とする請求項12記載の電磁干渉抑制回
路。
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US (1) | US6365828B1 (ja) |
JP (1) | JP3232562B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101550467B1 (ko) | 2008-05-15 | 2015-09-04 | 신코 덴키 코교 가부시키가이샤 | 배선기판, 배선기판의 제조방법, 및 반도체 패키지 |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7321485B2 (en) | 1997-04-08 | 2008-01-22 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
US7336468B2 (en) | 1997-04-08 | 2008-02-26 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
JP2001167139A (ja) * | 1999-12-06 | 2001-06-22 | Nec Corp | 電源デカップリング設計方法及び設計支援システム |
JP2002259478A (ja) | 2001-02-28 | 2002-09-13 | Nec Corp | 統合デジタル回路設計システム及び設計方法 |
US6566973B2 (en) * | 2001-08-31 | 2003-05-20 | Hewlett-Packard Development Company, L.P. | EMI enclosure having a waveguide for cables |
TW200409153A (en) | 2002-09-04 | 2004-06-01 | Nec Corp | Strip line element, printed circuit board carrying member, circuit board, semiconductor package and method for forming same |
US8118732B2 (en) | 2003-04-01 | 2012-02-21 | Boston Scientific Scimed, Inc. | Force feedback control system for video endoscope |
US7578786B2 (en) * | 2003-04-01 | 2009-08-25 | Boston Scientific Scimed, Inc. | Video endoscope |
US7591783B2 (en) | 2003-04-01 | 2009-09-22 | Boston Scientific Scimed, Inc. | Articulation joint for video endoscope |
US20040199052A1 (en) | 2003-04-01 | 2004-10-07 | Scimed Life Systems, Inc. | Endoscopic imaging system |
US20050245789A1 (en) | 2003-04-01 | 2005-11-03 | Boston Scientific Scimed, Inc. | Fluid manifold for endoscope system |
EP1654923A1 (en) * | 2003-07-30 | 2006-05-10 | Tsutomu Nagoya | Flowerpot having automatic water feed function |
KR100649579B1 (ko) | 2004-12-07 | 2006-11-28 | 삼성전기주식회사 | 적층형 캐패시터 및 적층형 캐패시터 어레이 |
GB2439862A (en) | 2005-03-01 | 2008-01-09 | X2Y Attenuators Llc | Conditioner with coplanar conductors |
US7724117B2 (en) * | 2008-01-11 | 2010-05-25 | Northrop Grumman Systems Corporation | Multilayer passive circuit topology |
JP4735670B2 (ja) * | 2008-06-11 | 2011-07-27 | 富士ゼロックス株式会社 | プリント基板および画像処理装置 |
JP2010098162A (ja) * | 2008-10-17 | 2010-04-30 | Hitachi Ltd | プリント配線基板および設計支援システム |
KR101021548B1 (ko) * | 2009-09-18 | 2011-03-16 | 삼성전기주식회사 | 전자기 밴드갭 구조를 구비하는 인쇄회로기판 |
KR101021551B1 (ko) * | 2009-09-22 | 2011-03-16 | 삼성전기주식회사 | 전자기 밴드갭 구조를 구비하는 인쇄회로기판 |
KR101023541B1 (ko) * | 2009-09-22 | 2011-03-21 | 삼성전기주식회사 | Emi 노이즈 저감 인쇄회로기판 |
DE102009045684A1 (de) * | 2009-10-14 | 2011-04-21 | Robert Bosch Gmbh | Schutzvorrichtung gegen elektromagnetische Störungen |
JP5919873B2 (ja) | 2012-02-21 | 2016-05-18 | 富士通株式会社 | 多層配線基板及び電子機器 |
JP5919872B2 (ja) | 2012-02-21 | 2016-05-18 | 富士通株式会社 | 多層配線基板及び電子機器 |
JP2013172036A (ja) | 2012-02-21 | 2013-09-02 | Fujitsu Ltd | 多層配線基板及び電子機器 |
WO2013189072A1 (en) * | 2012-06-21 | 2013-12-27 | Telefonaktiebolaget L M Ericsson (Publ) | Bandpass filter and method of fabricating the same |
JP6044256B2 (ja) * | 2012-10-17 | 2016-12-14 | ソニー株式会社 | 管理装置、および管理方法 |
JP5906361B2 (ja) * | 2013-09-12 | 2016-04-20 | シャープ株式会社 | タッチパネルシステムおよび電子機器 |
JP6267326B2 (ja) * | 2014-04-21 | 2018-01-24 | 株式会社日立製作所 | 多層プリント基板 |
WO2016147384A1 (ja) * | 2015-03-19 | 2016-09-22 | 株式会社 東芝 | 電子機器 |
US10225922B2 (en) * | 2016-02-18 | 2019-03-05 | Cree, Inc. | PCB based semiconductor package with impedance matching network elements integrated therein |
EP3361836B1 (de) * | 2017-02-08 | 2020-06-17 | Siemens Aktiengesellschaft | Niederinduktive halbbrückenanordnung |
WO2020158808A1 (ja) * | 2019-01-30 | 2020-08-06 | 京セラ株式会社 | 電子部品実装用基体および電子装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4796079A (en) * | 1984-07-25 | 1989-01-03 | Rca Licensing Corporation | Chip component providing rf suppression |
DE3629106A1 (de) * | 1985-09-18 | 1987-03-26 | Smiths Industries Plc | Vorrichtung zur verminderung elektromagnetischer interferenzen |
US5497129A (en) * | 1994-06-27 | 1996-03-05 | General Motors Corporation | Filter elements having ferroelectric-ferromagnetic composite materials |
JP2734447B2 (ja) | 1995-09-14 | 1998-03-30 | 日本電気株式会社 | 多層プリント基板 |
US5801597A (en) * | 1997-02-05 | 1998-09-01 | Lucent Technologies Inc. | Printed-circuit board-mountable ferrite EMI filter |
JP2877132B2 (ja) | 1997-03-26 | 1999-03-31 | 日本電気株式会社 | 多層プリント基板とその製造方法 |
JP3058121B2 (ja) * | 1997-05-19 | 2000-07-04 | 日本電気株式会社 | プリント基板 |
JPH1187880A (ja) | 1997-09-16 | 1999-03-30 | Oki Electric Ind Co Ltd | プリント配線板 |
JP3610228B2 (ja) | 1998-03-13 | 2005-01-12 | キヤノン株式会社 | 多層プリント配線板と該多層プリント配線板を搭載した電子機器 |
JP3055136B2 (ja) * | 1998-03-16 | 2000-06-26 | 日本電気株式会社 | プリント回路基板 |
-
1999
- 1999-10-22 JP JP30039699A patent/JP3232562B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-19 US US09/691,257 patent/US6365828B1/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101550467B1 (ko) | 2008-05-15 | 2015-09-04 | 신코 덴키 코교 가부시키가이샤 | 배선기판, 배선기판의 제조방법, 및 반도체 패키지 |
Also Published As
Publication number | Publication date |
---|---|
JP2001119154A (ja) | 2001-04-27 |
US6365828B1 (en) | 2002-04-02 |
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