JP3230842B2 - 半導体集積回路の試験装置 - Google Patents
半導体集積回路の試験装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に信頼性評価等の試験効率を向上させた半導体集積回
路に関する。
特に信頼性評価等の試験効率を向上させた半導体集積回
路に関する。
【０００２】
【従来の技術】マイクロプロセッサ、メモリ等の半導体
集積回路（以下、ＬＳＩと略記する）を製品化する場
合、信頼性テストを行なう。この信頼性テストは、更に
複数のテストで構成されており、その１つとして寿命テ
ストがある。この寿命テストは、ユーザがＬＳＩを推奨
条件で使用したとき、一定期間（通常は、１０年程度）
正常に動作することを保証するテストである。実際に寿
命テストを１０年間続けることは困難であるため、電源
電圧、動作温度等を推奨条件より厳しいワースト条件
（高電圧、高温度）に設定し、ＬＳＩの劣化を加速して
短期間（通常は、２０００時間程度）のテストを行な
う。具低的に、寿命テストは高温のオーブン内で、高電
源電圧を加えてＬＳＩを動作させて行なわれる。
集積回路（以下、ＬＳＩと略記する）を製品化する場
合、信頼性テストを行なう。この信頼性テストは、更に
複数のテストで構成されており、その１つとして寿命テ
ストがある。この寿命テストは、ユーザがＬＳＩを推奨
条件で使用したとき、一定期間（通常は、１０年程度）
正常に動作することを保証するテストである。実際に寿
命テストを１０年間続けることは困難であるため、電源
電圧、動作温度等を推奨条件より厳しいワースト条件
（高電圧、高温度）に設定し、ＬＳＩの劣化を加速して
短期間（通常は、２０００時間程度）のテストを行な
う。具低的に、寿命テストは高温のオーブン内で、高電
源電圧を加えてＬＳＩを動作させて行なわれる。
【０００３】図４に、寿命テストに使用する治具構成図
を示す。同図において、試験装置は、寿命テストを行な
う被験ＬＳＩ６１（以下、単にＤＵＴ（Device Under T
est）と略す）を挿入するラックと、ＤＵＴ６１に印加
するクロックパルスやテストパターンを発生させるパタ
ーンジェネレータ５３と、ＤＵＴ６１に供給する電源５
１とから構成されている。尚、図示していないが、ＤＵ
Ｔ６１の初期評価、中間（ラップ）評価、最終評価を行
なうためのＬＳＩテスタが必要である。
を示す。同図において、試験装置は、寿命テストを行な
う被験ＬＳＩ６１（以下、単にＤＵＴ（Device Under T
est）と略す）を挿入するラックと、ＤＵＴ６１に印加
するクロックパルスやテストパターンを発生させるパタ
ーンジェネレータ５３と、ＤＵＴ６１に供給する電源５
１とから構成されている。尚、図示していないが、ＤＵ
Ｔ６１の初期評価、中間（ラップ）評価、最終評価を行
なうためのＬＳＩテスタが必要である。
【０００４】ところで、通常、ＬＳＩの故障は、初期故
障、偶発的故障、磨耗故障の３種類に分類できる。つま
り、一般的に、時間を横軸に取ったときの故障発生率
は、図８に示すようなバスタブ状の曲線となるが、時間
と共に次第に減少する初期故障期、経時的に一定の故障
率パターンに従う偶発的故障期、疲労、磨耗、腐食等に
よる破壊、劣化現象に伴って故障率が上昇する磨耗故障
期の３つに時間的に分類され、それぞれの期間に発生す
る故障として分類されている。
障、偶発的故障、磨耗故障の３種類に分類できる。つま
り、一般的に、時間を横軸に取ったときの故障発生率
は、図８に示すようなバスタブ状の曲線となるが、時間
と共に次第に減少する初期故障期、経時的に一定の故障
率パターンに従う偶発的故障期、疲労、磨耗、腐食等に
よる破壊、劣化現象に伴って故障率が上昇する磨耗故障
期の３つに時間的に分類され、それぞれの期間に発生す
る故障として分類されている。
【０００５】寿命テストの目的は、図８に示すようなバ
スタブ状の故障曲線を描くことにより、ＬＳＩの寿命を
予測する、即ち、初期故障がなくなるまでの時間、並び
に磨耗故障が発生するまでの時間を予測することにあ
る。従って、この故障曲線を正確に描こうとすれば、大
量のサンプル、複数のラップ測定が必要になる。
スタブ状の故障曲線を描くことにより、ＬＳＩの寿命を
予測する、即ち、初期故障がなくなるまでの時間、並び
に磨耗故障が発生するまでの時間を予測することにあ
る。従って、この故障曲線を正確に描こうとすれば、大
量のサンプル、複数のラップ測定が必要になる。
【０００６】従来の寿命テストの処理手順について、図
９に示すフローチャートを用いて説明する。尚、ここで
は、合計２０００時間の評価を行ない、ラップ測定を１
６８時間、５００時間、並びに１０００時間経過した時
点で行なうものとする。
９に示すフローチャートを用いて説明する。尚、ここで
は、合計２０００時間の評価を行ない、ラップ測定を１
６８時間、５００時間、並びに１０００時間経過した時
点で行なうものとする。
【０００７】先ず初めに、全ＤＵＴをＬＳＩテスタにて
評価し、全てが良品サンプルであることを確認する（ス
テップＳ１１）。次に、そのサンプルを高温のオーブン
内に入れ、入力にクロックパルス及びテストパターンを
印加しながら、高電源電圧で動作させる（ステップＳ１
２）。１６８時間経過した時点で全ＤＵＴをオーブンか
ら取り出してＬＳＩテスタを使用して評価を行なう（ス
テップＳ１３）。ここで不良品は不良解析を行ない、良
品のみ、再び高温のオーブン内に入れ、同様にして、５
００時間経過後のラップ評価（ステップＳ１４及びＳ１
５）、１０００時間経過後のラップ評価（ステップＳ１
６及びＳ１７）、並びに２０００時間後の最終評価（ス
テップＳ１８及びＳ１９）を行なう。
評価し、全てが良品サンプルであることを確認する（ス
テップＳ１１）。次に、そのサンプルを高温のオーブン
内に入れ、入力にクロックパルス及びテストパターンを
印加しながら、高電源電圧で動作させる（ステップＳ１
２）。１６８時間経過した時点で全ＤＵＴをオーブンか
ら取り出してＬＳＩテスタを使用して評価を行なう（ス
テップＳ１３）。ここで不良品は不良解析を行ない、良
品のみ、再び高温のオーブン内に入れ、同様にして、５
００時間経過後のラップ評価（ステップＳ１４及びＳ１
５）、１０００時間経過後のラップ評価（ステップＳ１
６及びＳ１７）、並びに２０００時間後の最終評価（ス
テップＳ１８及びＳ１９）を行なう。
【０００８】また、従来のＬＳＩには、パリティエラー
チェッカーやセルフテスト回路が組み込まれており、Ｌ
ＳＩを構成する回路毎に正常／異常の判断ができるよう
になっている。
チェッカーやセルフテスト回路が組み込まれており、Ｌ
ＳＩを構成する回路毎に正常／異常の判断ができるよう
になっている。
【０００９】
【発明が解決しようとする課題】従って、従来の半導体
集積回路では、正確なバスタブ状の故障曲線を描くため
に、大量のサンプルに対して、多くのラップ評価を行わ
なければならず、評価の効率を低下させてしまうという
問題があった。
集積回路では、正確なバスタブ状の故障曲線を描くため
に、大量のサンプルに対して、多くのラップ評価を行わ
なければならず、評価の効率を低下させてしまうという
問題があった。
【００１０】また、通常、被験半導体集積回路に供給す
る電源は１台のみ使用するので、数ある被験半導体集積
回路の内、１チップ内で電源とグランドがショートする
ような故障が発生した場合に、その他の被験半導体集積
回路に供給する電源電圧が低下してしまう場合がある。
この場合、正常な被験半導体集積回路に対して正規の電
源電圧を加えていないので、評価データの信頼性が低下
するという問題がある。
る電源は１台のみ使用するので、数ある被験半導体集積
回路の内、１チップ内で電源とグランドがショートする
ような故障が発生した場合に、その他の被験半導体集積
回路に供給する電源電圧が低下してしまう場合がある。
この場合、正常な被験半導体集積回路に対して正規の電
源電圧を加えていないので、評価データの信頼性が低下
するという問題がある。
【００１１】更に、被験半導体集積回路内で故障が発生
した場合は、その故障箇所及び故障原因について解析す
るが、この時、被験半導体集積回路内で１箇所のみの故
障であれば、容易に故障箇所及び故障原因の解析を行な
うことができるが、故障発生後にもクロックパルス、テ
ストパターン、及び電源を供給していると、それ以外に
も故障が発生してしまい、不良解析が困難になってしま
うという問題があった。
した場合は、その故障箇所及び故障原因について解析す
るが、この時、被験半導体集積回路内で１箇所のみの故
障であれば、容易に故障箇所及び故障原因の解析を行な
うことができるが、故障発生後にもクロックパルス、テ
ストパターン、及び電源を供給していると、それ以外に
も故障が発生してしまい、不良解析が困難になってしま
うという問題があった。
【００１２】本発明は、上記問題点を解決するもので、
その目的は、半導体集積回路の評価において、信頼性テ
ストの評価効率を向上させることの可能な半導体集積回
路を提供することである。
その目的は、半導体集積回路の評価において、信頼性テ
ストの評価効率を向上させることの可能な半導体集積回
路を提供することである。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１（１）に示す如く、所
定の異常を検出する少なくとも１つの異常検出手段１−
１〜１−ｎと、前記異常検出手段１−１〜１−ｎの検出
結果に基づき当該半導体集積回路の全体或いは一部に供
給しているクロックパルスＣＬＫを”Ｈ”レベルまた
は”Ｌ”レベル固定として、供給を停止するクロック停
止手段３とを具備することである。
に、本発明の第１の特徴は、図１（１）に示す如く、所
定の異常を検出する少なくとも１つの異常検出手段１−
１〜１−ｎと、前記異常検出手段１−１〜１−ｎの検出
結果に基づき当該半導体集積回路の全体或いは一部に供
給しているクロックパルスＣＬＫを”Ｈ”レベルまた
は”Ｌ”レベル固定として、供給を停止するクロック停
止手段３とを具備することである。
【００１４】本発明の第２の特徴は、請求項１に記載の
半導体集積回路において、前記クロック停止手段３は、
当該半導体集積回路内外からのリセット信号ＲＳＴによ
り、当該半導体集積回路の全体或いは一部へのクロック
パルスＣＬＫの供給を再開することである。
半導体集積回路において、前記クロック停止手段３は、
当該半導体集積回路内外からのリセット信号ＲＳＴによ
り、当該半導体集積回路の全体或いは一部へのクロック
パルスＣＬＫの供給を再開することである。
【００１５】また、本発明の第３の特徴は、図１（２）
に示す如く、所定の異常を検出する少なくとも１つの異
常検出手段１−１〜１−ｎと、前記異常検出手段１−１
〜１−ｎの検出結果に基づき当該半導体集積回路の全体
或いは一部への電源供給を停止する電源供給停止手段５
とを具備することである。
に示す如く、所定の異常を検出する少なくとも１つの異
常検出手段１−１〜１−ｎと、前記異常検出手段１−１
〜１−ｎの検出結果に基づき当該半導体集積回路の全体
或いは一部への電源供給を停止する電源供給停止手段５
とを具備することである。
【００１６】本発明の第４の特徴は、請求項３に記載の
半導体集積回路において、前記電源供給停止手段５は、
当該半導体集積回路内外からのリセット信号ＲＳＴによ
り、当該半導体集積回路の全体或いは一部への電源供給
を再開することである。
半導体集積回路において、前記電源供給停止手段５は、
当該半導体集積回路内外からのリセット信号ＲＳＴによ
り、当該半導体集積回路の全体或いは一部への電源供給
を再開することである。
【００１７】更に、本発明の第５の特徴は、図１（３）
に示す如く、所定の異常を検出する少なくとも１つの異
常検出手段１−１〜１−ｎと、前記異常検出手段１−１
〜１−ｎの検出結果に基づき当該半導体集積回路の全体
或いは一部に供給している入力データＩＤＡＴＡを”
Ｈ”レベルまたは”Ｌ”レベル固定として、供給を停止
する、若しくは、当該半導体集積回路の全体或いは一部
の状態遷移を前記入力データＩＤＡＴＡに影響しないよ
うにするデータ供給停止手段７とを具備することであ
る。
に示す如く、所定の異常を検出する少なくとも１つの異
常検出手段１−１〜１−ｎと、前記異常検出手段１−１
〜１−ｎの検出結果に基づき当該半導体集積回路の全体
或いは一部に供給している入力データＩＤＡＴＡを”
Ｈ”レベルまたは”Ｌ”レベル固定として、供給を停止
する、若しくは、当該半導体集積回路の全体或いは一部
の状態遷移を前記入力データＩＤＡＴＡに影響しないよ
うにするデータ供給停止手段７とを具備することであ
る。
【００１８】本発明の第６の特徴は、請求項５に記載の
半導体集積回路において、前記データ供給停止手段７
は、当該半導体集積回路内外からのリセット信号ＲＳＴ
により、当該半導体集積回路の全体或いは一部への入力
データＩＤＡＴＡの供給を再開することである。
半導体集積回路において、前記データ供給停止手段７
は、当該半導体集積回路内外からのリセット信号ＲＳＴ
により、当該半導体集積回路の全体或いは一部への入力
データＩＤＡＴＡの供給を再開することである。
【００１９】
【作用】本発明の第１及び第２の特徴の半導体集積回路
では、図１（１）に示す如く、異常検出手段１−１〜１
−ｎにより所定の異常を検出し、異常が検出された場合
には、クロック停止手段３により半導体集積回路の全体
或いは一部に供給しているクロックパルスＣＬＫを”
Ｈ”レベルまたは”Ｌ”レベル固定として、供給を停止
し、また半導体集積回路内外からのリセット信号ＲＳＴ
により、半導体集積回路の全体或いは一部へのクロック
パルスＣＬＫの供給を再開するようにしている。
では、図１（１）に示す如く、異常検出手段１−１〜１
−ｎにより所定の異常を検出し、異常が検出された場合
には、クロック停止手段３により半導体集積回路の全体
或いは一部に供給しているクロックパルスＣＬＫを”
Ｈ”レベルまたは”Ｌ”レベル固定として、供給を停止
し、また半導体集積回路内外からのリセット信号ＲＳＴ
により、半導体集積回路の全体或いは一部へのクロック
パルスＣＬＫの供給を再開するようにしている。
【００２０】これにより、信頼性テストにおいて、例え
ば消費電流の時間経過を描けば、半導体集積回路が１個
故障する毎に全体の消費電流は一定電流だけ減少してい
くこととなり、初期故障がなくなるまでの時間、並びに
磨耗故障が発生するまでの時間を予測することができ、
しかも簡単な手順で比較的少量のサンプルによる試験が
可能となるため、評価の効率を低下させることなく、結
果として、信頼性テストの評価効率を向上させることの
可能な半導体集積回路を実現できる。
ば消費電流の時間経過を描けば、半導体集積回路が１個
故障する毎に全体の消費電流は一定電流だけ減少してい
くこととなり、初期故障がなくなるまでの時間、並びに
磨耗故障が発生するまでの時間を予測することができ、
しかも簡単な手順で比較的少量のサンプルによる試験が
可能となるため、評価の効率を低下させることなく、結
果として、信頼性テストの評価効率を向上させることの
可能な半導体集積回路を実現できる。
【００２１】また、本発明の第３及び第４の特徴の半導
体集積回路では、図１（２）に示す如く、異常検出手段
１−１〜１−ｎにより所定の異常を検出し、異常が検出
された場合には、電源供給停止手段５により半導体集積
回路の全体或いは一部への電源供給を停止する。また、
半導体集積回路内外からのリセット信号ＲＳＴにより、
半導体集積回路の全体或いは一部への電源供給を再開す
るようにしている。
体集積回路では、図１（２）に示す如く、異常検出手段
１−１〜１−ｎにより所定の異常を検出し、異常が検出
された場合には、電源供給停止手段５により半導体集積
回路の全体或いは一部への電源供給を停止する。また、
半導体集積回路内外からのリセット信号ＲＳＴにより、
半導体集積回路の全体或いは一部への電源供給を再開す
るようにしている。
【００２２】従って、第１及び第２の特徴の半導体集積
回路と同様の信頼性テストを行なうことにより、同様の
効果を得ることができる。また、ある被験半導体集積回
路内で電源とグランドがショートするような短絡故障が
発生した場合にも、その他の被験半導体集積回路に供給
する電源電圧は低下することがないので、評価データの
信頼性が低下することがない。
回路と同様の信頼性テストを行なうことにより、同様の
効果を得ることができる。また、ある被験半導体集積回
路内で電源とグランドがショートするような短絡故障が
発生した場合にも、その他の被験半導体集積回路に供給
する電源電圧は低下することがないので、評価データの
信頼性が低下することがない。
【００２３】更に、本発明の第５及び第６の特徴の半導
体集積回路では、図１（３）に示す如く、異常検出手段
１−１〜１−ｎにより所定の異常を検出し、異常が検出
された場合には、データ供給停止手段７により半導体集
積回路の全体或いは一部に供給している入力データＩＤ
ＡＴＡを”Ｈ”レベルまたは”Ｌ”レベル固定として、
供給を停止する、若しくは、当該半導体集積回路の全体
或いは一部の状態遷移を入力データに影響しないように
する。また、半導体集積回路内外からのリセット信号Ｒ
ＳＴにより、半導体集積回路の全体或いは一部への入力
データＩＤＡＴＡの供給を再開するようにしている。
体集積回路では、図１（３）に示す如く、異常検出手段
１−１〜１−ｎにより所定の異常を検出し、異常が検出
された場合には、データ供給停止手段７により半導体集
積回路の全体或いは一部に供給している入力データＩＤ
ＡＴＡを”Ｈ”レベルまたは”Ｌ”レベル固定として、
供給を停止する、若しくは、当該半導体集積回路の全体
或いは一部の状態遷移を入力データに影響しないように
する。また、半導体集積回路内外からのリセット信号Ｒ
ＳＴにより、半導体集積回路の全体或いは一部への入力
データＩＤＡＴＡの供給を再開するようにしている。
【００２４】従って、第１及び第２の特徴の半導体集積
回路と同様の信頼性テストを行なうことにより、同様の
効果を得ることができる。
回路と同様の信頼性テストを行なうことにより、同様の
効果を得ることができる。
【００２５】また、本発明の第１〜第６の特徴の半導体
集積回路では、信頼性テストにおいて、故障発生時点で
クロックパルス、電源、またはテストパターンの供給を
停止するので、被験半導体集積回路内で故障が発生した
場合に行なう故障箇所及び故障原因についての解析を、
確実に実施することができる。
集積回路では、信頼性テストにおいて、故障発生時点で
クロックパルス、電源、またはテストパターンの供給を
停止するので、被験半導体集積回路内で故障が発生した
場合に行なう故障箇所及び故障原因についての解析を、
確実に実施することができる。
【００２６】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００２７】図２に本発明の第１の実施例に係る半導体
集積回路の回路図を示す。
集積回路の回路図を示す。
【００２８】同図において、本実施例の半導体集積回路
は、異常検出手段として、内部のバス等のパリティチェ
ックを行なうパリティエラーチェッカー１−１と、セル
フテストの実行結果を確認するセルフテストの実行結果
を確認するセルフテスト実行結果チェッカー１−２とを
備え、クロック停止手段として、パリティエラーチェッ
カー１−１及びセルフテスト実行結果チェッカー１−２
の検出結果ｃｈｋ１及びｃｈｋ２に基づき当該半導体集
積回路の全体或いは一部に供給しているクロックパルス
ＣＬＫを”Ｈ”レベルまたは”Ｌ”レベル固定として、
供給を停止するクロック停止回路３を備える構成となっ
ている。
は、異常検出手段として、内部のバス等のパリティチェ
ックを行なうパリティエラーチェッカー１−１と、セル
フテストの実行結果を確認するセルフテストの実行結果
を確認するセルフテスト実行結果チェッカー１−２とを
備え、クロック停止手段として、パリティエラーチェッ
カー１−１及びセルフテスト実行結果チェッカー１−２
の検出結果ｃｈｋ１及びｃｈｋ２に基づき当該半導体集
積回路の全体或いは一部に供給しているクロックパルス
ＣＬＫを”Ｈ”レベルまたは”Ｌ”レベル固定として、
供給を停止するクロック停止回路３を備える構成となっ
ている。
【００２９】クロック停止回路３は、パリティエラーチ
ェッカー１−１及びセルフテスト実行結果チェッカー１
−２の検出結果ｃｈｋ１及びｃｈｋ２、並びにフリップ
フロップ１３出力の論理和をとる３入力ＯＲゲート１１
と、ＯＲゲート１１出力を外部入力クロックＣＬＯＣＫ
に同期して保持し、リセット信号ＲＳＴによりクリアさ
れるＤ型フリップフロップ１３と、入力クロックＣＬＯ
ＣＫとフリップフロップ１３出力の論理和をとり内部ク
ロックＣＬＫとして出力する２入力ＯＲゲート１５とか
ら構成されている。
ェッカー１−１及びセルフテスト実行結果チェッカー１
−２の検出結果ｃｈｋ１及びｃｈｋ２、並びにフリップ
フロップ１３出力の論理和をとる３入力ＯＲゲート１１
と、ＯＲゲート１１出力を外部入力クロックＣＬＯＣＫ
に同期して保持し、リセット信号ＲＳＴによりクリアさ
れるＤ型フリップフロップ１３と、入力クロックＣＬＯ
ＣＫとフリップフロップ１３出力の論理和をとり内部ク
ロックＣＬＫとして出力する２入力ＯＲゲート１５とか
ら構成されている。
【００３０】図３は、本実施例の動作を説明するタイミ
ングチャートである。
ングチャートである。
【００３１】第１クロック目のＴ１サイクルでは、パリ
ティエラーチェッカー１−１及びセルフテスト実行結果
チェッカー１−２からエラー発生信号がインアクティブ
であるので、外部入力クロックＣＬＯＣＫがそのまま内
部クロックＣＬＫとして半導体集積回路内に供給され
る。
ティエラーチェッカー１−１及びセルフテスト実行結果
チェッカー１−２からエラー発生信号がインアクティブ
であるので、外部入力クロックＣＬＯＣＫがそのまま内
部クロックＣＬＫとして半導体集積回路内に供給され
る。
【００３２】Ｔ２サイクルでは、パリティエラーチェッ
カー１−１でエラーが検出され、パリティエラー信号ｃ
ｈｋ１がアクティブとなっている。Ｔ３サイクルでフリ
ップフロップ１３の内容が”Ｈ”レベルに変化し、これ
により入力クロックＣＬＯＣＫはＯＲゲート１５でマス
クされて、内部クロックＣＬＫとして、半導体集積回路
内には常時”Ｈ”レベル固定の信号が供給される。ここ
で、半導体集積回路の内部回路は、内部クロックＣＬＫ
が”Ｈ”レベル固定である時には動作せず、電流を消費
しない構造となっている。
カー１−１でエラーが検出され、パリティエラー信号ｃ
ｈｋ１がアクティブとなっている。Ｔ３サイクルでフリ
ップフロップ１３の内容が”Ｈ”レベルに変化し、これ
により入力クロックＣＬＯＣＫはＯＲゲート１５でマス
クされて、内部クロックＣＬＫとして、半導体集積回路
内には常時”Ｈ”レベル固定の信号が供給される。ここ
で、半導体集積回路の内部回路は、内部クロックＣＬＫ
が”Ｈ”レベル固定である時には動作せず、電流を消費
しない構造となっている。
【００３３】次に、Ｔｎサイクルで、リセット信号ＲＳ
Ｔがアクティブにされると、Ｔｎ＋１サイクルでフリッ
プフロップ１３の出力が”Ｌ”レベルとなり、外部入力
クロックＣＬＯＣＫがそのまま内部クロックＣＬＫとし
て半導体集積回路内に供給される。
Ｔがアクティブにされると、Ｔｎ＋１サイクルでフリッ
プフロップ１３の出力が”Ｌ”レベルとなり、外部入力
クロックＣＬＯＣＫがそのまま内部クロックＣＬＫとし
て半導体集積回路内に供給される。
【００３４】次に、このような構成の半導体集積回路の
寿命テストを行なう場合、従来と同様に、図４に示すよ
うな構成の治具が使用される。
寿命テストを行なう場合、従来と同様に、図４に示すよ
うな構成の治具が使用される。
【００３５】また、寿命テストの処理手順は、図５のフ
ローチャートに示される。同図に示すように、従来に比
べ極端に簡単な手順となっており、ステップＳ１でＬＳ
Ｉテスタにより被験半導体集積回路の初期評価を行な
い、高温オーブン内で２０００時間動作させる（ステッ
プＳ２）だけである。
ローチャートに示される。同図に示すように、従来に比
べ極端に簡単な手順となっており、ステップＳ１でＬＳ
Ｉテスタにより被験半導体集積回路の初期評価を行な
い、高温オーブン内で２０００時間動作させる（ステッ
プＳ２）だけである。
【００３６】本実施例の寿命テストにおいては、図８に
示すバスタブ状の故障曲線を描くことは、電流計５７で
示される消費電流の時間経過を描くことと等価になる
（図６参照）。これは、本実施例の半導体集積回路の消
費電流は、動作している時には、常時一定の電流を消費
するからである。つまり、図６に示すように、ラック５
５上の半導体集積回路６１が１個故障する毎に、全体の
消費電流は一定電流Ｉだけ減少していくことを利用して
いる。
示すバスタブ状の故障曲線を描くことは、電流計５７で
示される消費電流の時間経過を描くことと等価になる
（図６参照）。これは、本実施例の半導体集積回路の消
費電流は、動作している時には、常時一定の電流を消費
するからである。つまり、図６に示すように、ラック５
５上の半導体集積回路６１が１個故障する毎に、全体の
消費電流は一定電流Ｉだけ減少していくことを利用して
いる。
【００３７】従って、図６に示すような動作時間−消費
電流の特性曲線を描くことにより、初期故障がなくなる
までの時間、並びに磨耗故障が発生するまでの時間を予
測することが可能となる。
電流の特性曲線を描くことにより、初期故障がなくなる
までの時間、並びに磨耗故障が発生するまでの時間を予
測することが可能となる。
【００３８】尚、本実施例では、異常検出手段として、
パリティエラーチェッカー１−１とセルフテスト実行結
果チェッカー１−２を例示したが、これ以外の異常検出
手段を有していても構わない。
パリティエラーチェッカー１−１とセルフテスト実行結
果チェッカー１−２を例示したが、これ以外の異常検出
手段を有していても構わない。
【００３９】次に、図７（１）に本発明の第２の実施例
に係る半導体集積回路の構成図を示す。同図は、異常検
出手段１−１〜１−ｎの検出結果に基づき半導体集積回
路の全体或いは一部への電源供給を停止する電源供給停
止手段５の具体的な回路例を示したものであり、第１の
実施例同様、パリティエラーチェッカー１−１及びセル
フテスト実行結果チェッカー１−２等の検出結果ｃｈｋ
１及びｃｈｋ２から、エラーが発生している時には、ス
イッチＳＷをオフとすることにより半導体集積回路の全
体或いは一部への電源供給を停止し、また、リセット信
号ＲＳＴによりスイッチＳＷをオンさせて、再び半導体
集積回路内への電源供給を再開するものである。
に係る半導体集積回路の構成図を示す。同図は、異常検
出手段１−１〜１−ｎの検出結果に基づき半導体集積回
路の全体或いは一部への電源供給を停止する電源供給停
止手段５の具体的な回路例を示したものであり、第１の
実施例同様、パリティエラーチェッカー１−１及びセル
フテスト実行結果チェッカー１−２等の検出結果ｃｈｋ
１及びｃｈｋ２から、エラーが発生している時には、ス
イッチＳＷをオフとすることにより半導体集積回路の全
体或いは一部への電源供給を停止し、また、リセット信
号ＲＳＴによりスイッチＳＷをオンさせて、再び半導体
集積回路内への電源供給を再開するものである。
【００４０】このような構成により、第１の実施例と同
様に、寿命テスト等の信頼性テストを簡単な手順で行な
うことができる。また、ある被験半導体集積回路内で電
源とグランドがショートするような故障が発生した場合
にも、その被験半導体集積回路への電源供給を停止する
ので、その他の被験半導体集積回路に供給する電源電圧
は低下することがなく、評価データの信頼性が低下する
ことがない。
様に、寿命テスト等の信頼性テストを簡単な手順で行な
うことができる。また、ある被験半導体集積回路内で電
源とグランドがショートするような故障が発生した場合
にも、その被験半導体集積回路への電源供給を停止する
ので、その他の被験半導体集積回路に供給する電源電圧
は低下することがなく、評価データの信頼性が低下する
ことがない。
【００４１】更に、図７（２）に本発明の第３の実施例
に係る半導体集積回路の構成図を示す。同図は、異常検
出手段１−１〜１−ｎの検出結果に基づき当該半導体集
積回路の全体或いは一部に供給している入力データＩＤ
ＡＴＡを”Ｈ”レベルまたは”Ｌ”レベル固定として、
供給を停止するデータ供給停止手段７の具体的な回路例
を示したものであり、第１の実施例同様、パリティエラ
ーチェッカー１−１及びセルフテスト実行結果チェッカ
ー１−２等の検出結果ｃｈｋ１及びｃｈｋ２から、エラ
ーが発生している時には、半導体集積回路の全体或いは
一部へ供給している入力データＩＤＡＴＡを”Ｈ”レベ
ル固定として、供給を停止し、また、リセット信号ＲＳ
Ｔにより、再び半導体集積回路内への入力データＩＤＡ
ＴＡの供給を再開するものである。
に係る半導体集積回路の構成図を示す。同図は、異常検
出手段１−１〜１−ｎの検出結果に基づき当該半導体集
積回路の全体或いは一部に供給している入力データＩＤ
ＡＴＡを”Ｈ”レベルまたは”Ｌ”レベル固定として、
供給を停止するデータ供給停止手段７の具体的な回路例
を示したものであり、第１の実施例同様、パリティエラ
ーチェッカー１−１及びセルフテスト実行結果チェッカ
ー１−２等の検出結果ｃｈｋ１及びｃｈｋ２から、エラ
ーが発生している時には、半導体集積回路の全体或いは
一部へ供給している入力データＩＤＡＴＡを”Ｈ”レベ
ル固定として、供給を停止し、また、リセット信号ＲＳ
Ｔにより、再び半導体集積回路内への入力データＩＤＡ
ＴＡの供給を再開するものである。
【００４２】尚、データ供給停止回路７は、半導体集積
回路の全体或いは一部のラッチまたはフリップフロップ
等に供給しているクロックパルスを、第１の実施例と同
様の構成により、異常発生時には”Ｈ”レベル固定とし
て、半導体集積回路の全体或いは一部の状態遷移を変化
させないように構成することもできる。
回路の全体或いは一部のラッチまたはフリップフロップ
等に供給しているクロックパルスを、第１の実施例と同
様の構成により、異常発生時には”Ｈ”レベル固定とし
て、半導体集積回路の全体或いは一部の状態遷移を変化
させないように構成することもできる。
【００４３】このような構成により、第１の実施例と同
様に、寿命テスト等の信頼性テストを簡単な手順で行な
うことができる。
様に、寿命テスト等の信頼性テストを簡単な手順で行な
うことができる。
【００４４】また、第１、第２、及び第３の実施例の半
導体集積回路では、信頼性テストにおいて、故障発生時
点でクロックパルス、電源、またはテストパターンの供
給を停止するので、被験半導体集積回路内で故障が発生
した場合に行なう故障箇所及び故障原因についての解析
を、確実に実施することができる。
導体集積回路では、信頼性テストにおいて、故障発生時
点でクロックパルス、電源、またはテストパターンの供
給を停止するので、被験半導体集積回路内で故障が発生
した場合に行なう故障箇所及び故障原因についての解析
を、確実に実施することができる。
【００４５】
【発明の効果】以上のように、本発明の第１及び第２の
特徴の半導体集積回路によれば、異常検出手段により所
定の異常を検出し、異常が検出された場合には、クロッ
ク停止手段により半導体集積回路の全体或いは一部に供
給しているクロックパルスを”Ｈ”レベルまたは”Ｌ”
レベル固定として、供給を停止し、また半導体集積回路
内外からのリセット信号により、半導体集積回路の全体
或いは一部へのクロックパルスの供給を再開することと
したので、信頼性テストにおいて、例えば消費電流の時
間経過を描けば、半導体集積回路が１個故障する毎に全
体の消費電流は一定電流だけ減少していくこととなり、
初期故障がなくなるまでの時間、並びに磨耗故障が発生
するまでの時間を予測することができ、しかも簡単な手
順で比較的少量のサンプルによる試験が可能となるた
め、評価の効率を低下させることなく、短絡故障の場合
にも評価データの信頼性が低下させることなく、結果と
して、信頼性テストの評価効率を向上させることの可能
な半導体集積回路を提供することができる。
特徴の半導体集積回路によれば、異常検出手段により所
定の異常を検出し、異常が検出された場合には、クロッ
ク停止手段により半導体集積回路の全体或いは一部に供
給しているクロックパルスを”Ｈ”レベルまたは”Ｌ”
レベル固定として、供給を停止し、また半導体集積回路
内外からのリセット信号により、半導体集積回路の全体
或いは一部へのクロックパルスの供給を再開することと
したので、信頼性テストにおいて、例えば消費電流の時
間経過を描けば、半導体集積回路が１個故障する毎に全
体の消費電流は一定電流だけ減少していくこととなり、
初期故障がなくなるまでの時間、並びに磨耗故障が発生
するまでの時間を予測することができ、しかも簡単な手
順で比較的少量のサンプルによる試験が可能となるた
め、評価の効率を低下させることなく、短絡故障の場合
にも評価データの信頼性が低下させることなく、結果と
して、信頼性テストの評価効率を向上させることの可能
な半導体集積回路を提供することができる。
【００４６】また、本発明の第３及び第４の特徴の半導
体集積回路によれば、異常検出手段により所定の異常を
検出し、異常が検出された場合には、電源供給停止手段
により半導体集積回路の全体或いは一部への電源供給を
停止し、また、半導体集積回路内外からのリセット信号
により、半導体集積回路の全体或いは一部への電源供給
を再開することとしたので、信頼性テストにおいて、評
価効率を向上させることが可能となり、また、ある被験
半導体集積回路内で電源とグランドがショートするよう
な故障が発生した場合にも、その他の被験半導体集積回
路に供給する電源電圧は低下することなく、評価データ
の信頼性を向上させ得る半導体集積回路を提供すること
ができる。
体集積回路によれば、異常検出手段により所定の異常を
検出し、異常が検出された場合には、電源供給停止手段
により半導体集積回路の全体或いは一部への電源供給を
停止し、また、半導体集積回路内外からのリセット信号
により、半導体集積回路の全体或いは一部への電源供給
を再開することとしたので、信頼性テストにおいて、評
価効率を向上させることが可能となり、また、ある被験
半導体集積回路内で電源とグランドがショートするよう
な故障が発生した場合にも、その他の被験半導体集積回
路に供給する電源電圧は低下することなく、評価データ
の信頼性を向上させ得る半導体集積回路を提供すること
ができる。
【００４７】更に、本発明の第５及び第６の特徴の半導
体集積回路によれば、異常検出手段により所定の異常を
検出し、異常が検出された場合には、データ供給停止手
段により半導体集積回路の全体或いは一部に供給してい
る入力データを”Ｈ”レベルまたは”Ｌ”レベル固定と
して、供給を停止する、若しくは、当該半導体集積回路
の全体或いは一部の状態遷移を入力データに影響しない
ようにし、また、半導体集積回路内外からのリセット信
号により、半導体集積回路の全体或いは一部への入力デ
ータの供給を再開することとしたので、信頼性テストに
おいて、評価効率を向上させることの可能な半導体集積
回路を提供することができる。
体集積回路によれば、異常検出手段により所定の異常を
検出し、異常が検出された場合には、データ供給停止手
段により半導体集積回路の全体或いは一部に供給してい
る入力データを”Ｈ”レベルまたは”Ｌ”レベル固定と
して、供給を停止する、若しくは、当該半導体集積回路
の全体或いは一部の状態遷移を入力データに影響しない
ようにし、また、半導体集積回路内外からのリセット信
号により、半導体集積回路の全体或いは一部への入力デ
ータの供給を再開することとしたので、信頼性テストに
おいて、評価効率を向上させることの可能な半導体集積
回路を提供することができる。
【００４８】また、本発明の半導体集積回路によれば、
信頼性テストにおいて、故障発生時点でクロックパル
ス、電源、またはテストパターンの供給を停止するの
で、被験半導体集積回路内で故障が発生した場合に行な
う故障箇所及び故障原因についての解析を、確実に実施
可能な半導体集積回路を提供することができる。
信頼性テストにおいて、故障発生時点でクロックパル
ス、電源、またはテストパターンの供給を停止するの
で、被験半導体集積回路内で故障が発生した場合に行な
う故障箇所及び故障原因についての解析を、確実に実施
可能な半導体集積回路を提供することができる。
【図１】本発明の原理説明図であり、図１（１）は請求
項１及び２、図１（２）は請求項３及び４、図１（３）
は請求項５及び６である。
項１及び２、図１（２）は請求項３及び４、図１（３）
は請求項５及び６である。
【図２】本発明の第１の実施例に係る半導体集積回路の
回路図である。
回路図である。
【図３】第１の実施例の半導体集積回路の動作を説明す
るタイミングチャートである。
るタイミングチャートである。
【図４】半導体集積回路の寿命テストを行なう場合の治
具の構成図である。
具の構成図である。
【図５】本発明の寿命テストの処理手順を説明するフロ
ーチャートである。
ーチャートである。
【図６】第１実施例の寿命テストにおける動作時間−消
費電流の特性曲線である。
費電流の特性曲線である。
【図７】図７（１）は本発明の第２の実施例に係る半導
体集積回路の回路図、図７（２）は本発明の第３の実施
例に係る半導体集積回路の回路図である。
体集積回路の回路図、図７（２）は本発明の第３の実施
例に係る半導体集積回路の回路図である。
【図８】従来の半導体集積回路の寿命テストにおける故
障曲線である。
障曲線である。
【図９】従来の半導体集積回路の寿命テストの処理手順
を説明するフローチャートである。
を説明するフローチャートである。
１−１〜１−ｎ 異常検出手段 １−１ パリティエラーチェッカー １−２ セルフテスト実行結果チェッカー ３ クロック停止回路（クロック停止手段） ５ 電源供給停止手段 ７ データ供給停止手段 １１，２１，３１ ３入力ＯＲゲート １３，２３，３３ Ｄ型フリップフロップ １５，３５−１〜３５−ｍ−１ ２入力ＯＲゲート ＳＷ スイッチ ＣＬＯＣＫ 外部入力クロック（パルス） ＣＬＫ 内部クロック（パルス） ＲＳＴ リセット信号 ｃｈｋ１〜ｃｈｋｎ エラー発生信号（異常検出信号） Ｖｃｃ 電源 ｃｈｋ１ パリティエラー信号 ｃｈｋ２ セルフテストエラー信号 ＤＡＴＡ 入力データ Ｄ０〜Ｄｍ−１ 入力データ ＩＤＡＴＡ 内部データ ＩＤ０〜ＩＤｍ−１ 内部データ Ｔ１〜Ｔｎ＋１ サイクル ５１ 電源 ５３ パターンジェネレータ ５５ ラック ５７ 電流計 ６１ 被験半導体集積回路（ＤＵＴ） Ｉ 被験半導体集積回路１個当たりの消費電流
フロントページの続き (56)参考文献 特開 昭64−78332（ＪＰ，Ａ) 特開 昭63−76026（ＪＰ，Ａ) 特開 昭51−36048（ＪＰ，Ａ) 特開 昭57−50438（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/319 G01R 31/26 G01R 31/28 G01R 31/30 H01L 21/66
Claims (6)
- 【請求項１】 複数の半導体集積回路の寿命テストを行
うための試験装置であって、 上記複数の半導体集積回路へクロックパルスを供給する
ためのパターン発生手段と、 上記複数の半導体集積回路へ電源を供給するための電源
手段と、 上記複数の半導体集積回路の消費電流を検出するための
消費電流検出手段とを具備し、 上記各半導体集積回路が、当該半導体集積回路内の所定
の異常を検出する少なくとも１つの異常検出手段と、前
記異常検出手段の検出結果に基づき当該半導体集積回路
の全体或いは一部に供給している上記クロックパルスを
“Ｈ”レベルまたは“Ｌ”レベル固定として、供給を停
止するクロック供給手段とを有し、 上記異常検出に基づく上記クロックパルスの供給停止に
よって生ずる上記半導体集積回路の消費電流の減少を上
記消費電流検出手段によって検出することを特徴とする
半導体集積回路の試験装置。 - 【請求項２】 前記クロック停止手段は、当該半導体集
積回路内外からのリセット信号により、当該半導体集積
回路の全体或いは一部へのクロックパルスの供給を再開
することを特徴とする請求項１に記載の半導体集積回路
の試験装置。 - 【請求項３】 複数の半導体集積回路の寿命テストを行
うための試験装置であって、 上記複数の半導体集積回路へクロックパルスを供給する
ためのパターン発生手段と、 上記複数の半導体集積回路へ電源を供給するための電源
手段と、 上記複数の半導体集積回路の消費電流を検出するための
消費電流検出手段とを具備し、 上記各半導体集積回路が、当該半導体集積回路内の所定
の異常を検出する少なくとも１つの異常検出手段と、前
記異常検出手段の検出結果に基づき当該半導体集積回路
の全体或いは一部への電源を停止する電源供給停止手段
とを有し、 上記異常検出に基づく上記電源供給の停止によって生ず
る上記半導体集積回路の消費電流の減少を上記消費電流
検出手段によって検出することを特徴とする半導体集積
回路の試験装置。 - 【請求項４】 前記電源供給停止手段は、当該半導体集
積回路内外からのリセット信号により、当該半導体集積
回路の全体或いは一部への電源供給を再開することを特
徴とする請求項３に記載の半導体集積回路の試験装置。 - 【請求項５】 複数の半導体集積回路の寿命テストを行
うための試験装置であって、 上記複数の半導体集積回路へクロックパルスや入力デー
タを供給するためのパターン発生手段と、 上記複数の半導体集積回路へ電源を供給するための電源
手段と、上記複数の半導体集積回路の消費電流を検出す
るための消費電流検出手段とを具備し、 上記各半導体集積回路が、当該半導体集積回路内の所定
の異常を検出する少なくとも１つの異常検出手段と、前
記異常検出手段の検出結果に基づき当該半導体集積回路
の全体或いは一部に供給している上記入力データを
“Ｈ”レベルまたは“Ｌ”レベル固定として、供給を停
止するデータ供給停止手段とを有し、 上記異常検出に基づく上記入力データの供給停止によっ
て生ずる上記半導体集積回路の消費電流の減少を上記消
費電流検出手段によって検出することを特徴とする半導
体集積回路の試験装置。 - 【請求項６】 前記データ供給停止手段は、当該半導体
集積回路内外からのリセット信号により、当該半導体集
積回路の全体或いは一部への入力データの供給を再開す
ることを特徴とする請求項５に記載の半導体集積回路の
試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15342592A JP3230842B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15342592A JP3230842B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体集積回路の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05341013A JPH05341013A (ja) | 1993-12-24 |
| JP3230842B2 true JP3230842B2 (ja) | 2001-11-19 |
Family
ID=15562233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15342592A Expired - Fee Related JP3230842B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230842B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750527B1 (en) | 1996-05-30 | 2004-06-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method |
| JPWO2008059638A1 (ja) | 2006-11-13 | 2010-02-25 | パナソニック株式会社 | 半導体装置 |
| JP4935893B2 (ja) * | 2009-12-24 | 2012-05-23 | 株式会社デンソー | 電池異常判定装置 |
| JP5926003B2 (ja) * | 2011-06-10 | 2016-05-25 | ローム株式会社 | 信号伝達装置及びこれを用いたモータ駆動装置 |
-
1992
- 1992-06-12 JP JP15342592A patent/JP3230842B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05341013A (ja) | 1993-12-24 |
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