JP3230029B2 - Iii−v族化合物半導体結晶成長方法 - Google Patents

Iii−v族化合物半導体結晶成長方法

Info

Publication number
JP3230029B2
JP3230029B2 JP11615194A JP11615194A JP3230029B2 JP 3230029 B2 JP3230029 B2 JP 3230029B2 JP 11615194 A JP11615194 A JP 11615194A JP 11615194 A JP11615194 A JP 11615194A JP 3230029 B2 JP3230029 B2 JP 3230029B2
Authority
JP
Japan
Prior art keywords
group
compound semiconductor
iii
group iii
sih
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP11615194A
Other languages
English (en)
Other versions
JPH07321041A (ja
Inventor
俊英 吉川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP11615194A priority Critical patent/JP3230029B2/ja
Priority to US08/451,436 priority patent/US5656076A/en
Publication of JPH07321041A publication Critical patent/JPH07321041A/ja
Priority to US08/832,274 priority patent/US5837056A/en
Application granted granted Critical
Publication of JP3230029B2 publication Critical patent/JP3230029B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/40AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02387Group 13/15 materials
    • H01L21/02395Arsenides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02463Arsenides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02502Layer structure consisting of two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/02543Phosphides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/02546Arsenides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/914Doping
    • Y10S438/925Fluid growth doping control, e.g. delta doping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、Siドープした成長層
を含むIII−V族化合物半導体結晶成長方法に関す
る。
【0002】
【従来の技術】従来、気相成長法によりIII−V族化
合物半導体結晶にSiをドープする場合、その原料とし
ては室温で気体であるシラン(SiH4 )かジシラン
(Si26 )を用いるのが通常であった。しかし、そ
れには問題点が2点程ある。その第1は、安全性であ
り、第2は、高い分解温度である。
【0003】まず、第1の安全性の問題であるが、前記
原料は可燃性の圧縮高圧ガスとしてボンベに充填したも
のを用いているため、ボンベに欠陥があったり、操作ミ
ス等でガスが吹き出した場合、爆発的燃焼を起こし災害
につながることもある。そのため、1992年度からこ
のようなガスは特定高圧ガスとして高圧ガス取締り法で
規制されている。
【0004】一方、よく似た性質をもつV族原料のアル
シン(AsH3 )とホスフィン(PH3 )については、
毒性を有するという危険性があり、その代替原料の研究
が進んでいる。その代替原料として、ターシャリブチル
アルシン(C4 9 AsH2 )やターシャリブチルホス
フィン(C4 9 PH2 )がある。
【0005】しかし、それが実用化されても、前記のS
i原料が高圧ガスである限り、対爆発を想定した安全対
策を施すことが必要であり、V族原料を安全な原料で代
替してもほとんど意味がない。
【0006】次に、第2の分解温度の問題があるが、S
i系の材料はSi−Hの結合エネルギが高いため分解が
遅く、1018cm-3以上の高濃度ドーピングを行う場
合、シランよりも分解温度の低いジシランが通常用いら
れる。ところが、基板が大口径化し成長炉が大型化する
に伴い、均一性向上のため、気相成長の圧力は低くなっ
ており、そのために、ジシランでもドーピング効率の成
長温度依存性が顕著になり、大口径基板上のドナー濃度
の均一性を向上させるのは極めて困難になってきた。
【0007】その理由は、分解温度が高く、減圧で成長
すると表面分解反応律速となるからである。分解温度が
低い場合は、気相中での分解が顕著になり、拡散律速と
なり、ドナー濃度の均一性が得やすい。その一例がII
I族原料である。
【0008】また、より微細なプロセスを可能にするた
め、成長層の最表面に高濃度、例えば1019cm-3以上
にSiドープしたInGaAsを成長しノンアロイオー
ミック工程を可能にする試みが開始されているが、この
ようにすると、InGaAsをGaAs基板上に成長す
る場合、格子不整合から白濁し、多結晶化する。
【0009】それを防ぐためには、成長温度を500℃
以下にまで非常に低くすることが必要であることが最近
明らかになってきている。ところが、このような低温で
おいてはジシランを用いても分解しないため、反応管に
ジシランを超多量に導入しないと1019cm-3以上のド
ープを達成できないという問題が生じていた。そのよう
に反応管に超多量のSiドープ原料を導入すると、Si
ドープ原料が反応管内に付着して残存するため、反応管
のメモリ効果が不安要因となる。
【0010】従来から、通常、Siドープ原料にはメモ
リ効果がないと報告されていたが、これはSiドープ原
料の使用量が少なかったためである。Si元素のもつ本
来の蒸気圧等を考慮すると、Siドープ原料を多量に使
用する場合は、従来からメモリ効果があるとされていた
SeやZnのドープ原料と同様にメモリ効果が発現する
可能性が高い。
【0011】前記2つの問題の解決策の一つとして、室
温で液体の材料である有機Si材料であるテトラメチル
シランとヘキサメチルジシランが提案されている(特開
平3−280419号公報参照)。しかし、Si系の材
料において、水素基をアルキル基で全部置き換えると逆
に分解エネルギが大きくなり、その結果、分解温度が高
くなり、シランよりも使い勝手が悪くなる。
【0012】その理由は、V族原料における水素化物と
アルキル化物との性質の違いによるものと考えられる。
また、このようにSiとCの結合しかない材料を用いる
と、Cも結晶中のアクセプタサイトに混入しやすくなっ
てしまい、ドナー濃度を下げてしまうという問題もあっ
た。
【0013】
【発明が解決しようとする課題】このように、可燃性の
特定ガスであるシランとジシランを用いる場合、圧縮し
てボンベに充填し使用するため、万一の時に大爆発を起
こす可能性があった。また、分解温度が高いため、大口
径基板上に成長する化合物半導体層へのSiドーピング
効率の均一性を向上することが難しかった。
【0014】また、分解温度が高いため、低温で高濃度
ドーピングを実現するためには、多量のSi原料を導入
しなければならず、そのために、反応管のSi原料のメ
モリ効果が懸念されていた。また、シラン等の代替原料
として既に提案されているものは、逆に分解温度が非常
に高く、かつ、Siと同時にCが混入しやすい構造を有
するため、代替原料として満足できるものではなかっ
た。
【0015】本発明は、シラン、ジシランの代替原料を
用い、安全に、かつ、分解温度を低くして、ドーピング
の均一性の向上と、Siの高濃度ドーピングを可能にす
るIII−V族化合物半導体結晶成長方法を提供するこ
とを目的とする。
【0016】
【課題を解決するための手段】本発明にかかるIII−
V族化合物半導体結晶成長方法においては、III−V
族化合物半導体にSiドープを行う場合に、ドーパント
としてSiにアルキル基と水素基が結合している室温で
液体の材料を用いる工程を採用した。
【0017】また、本発明の他のIII−V族化合物半
導体結晶成長方法においては、III−V族化合物半導
体にSiドープを行う場合に、ドーパントとしてSiが
分子内に2つ以上含まれ、そのSiのうち少なくとも一
つには水素基が結合し、かつ、少なくとも他の一つのS
iにはアルキル基が結合している室温で液体の材料を用
いる工程を採用した。
【0018】また、本発明の他のIII−V族化合物半
導体結晶成長方法においては、III−V族化合物半導
体にSiドープを行う場合に、ドーパントとして、Rが
フェニル基で、mが1〜3の整数であるとき、一般式S
iR4-m m で表され、Siにフェニル基と水素基が共
に結合している室温で液体の材料を用いる工程を採用し
た。
【0019】また、本発明の他のIII−V族化合物半
導体結晶成長方法においては、III−V族化合物半導
体にSiドープを行う場合に、ドーパントとしてSiが
分子内に2つ以上含まれ、そのSiのうち少なくとも一
つには水素基が結合し、かつ、少なくとも他の一つのS
iにはフェニル基が結合している室温で液体の材料を用
いる工程を採用した。
【0020】また、本発明の他のIII−V族化合物半
導体結晶成長方法においては、III−V族化合物半導
体にSiドープを行う場合に、ドーパントとしてSiに
有機アミノ基が結合している室温で液体の材料を用いる
工程を採用した。
【0021】この場合、ドーパントとして、Rが有機ア
ミノ基で、mが1〜3の整数であるとき、一般式SiR
4-m m で表され、有機アミノ基以外に水素基が結合し
ている材料を用いることができる。
【0022】また、本発明の他のIII−V族化合物半
導体結晶成長方法においては、III−V族化合物半導
体にSiドープを行う場合に、ドーパントとしてSiが
分子内に2つ以上含まれ、そのSiのうち少なくとも一
つには有機アミノ基が結合している室温で液体の材料を
用いる工程を採用した。
【0023】これらの場合、R,Q,Xが炭素数が1〜
10のアルキル基または有機アミノ基、フェニル基で、
mが1〜3の整数、nが0〜2の整数で4−m−n>0
であるとき、一般式SiR4-m-n n m ,SiRQX
Hで表される材料を用いることができる。
【0024】この場合、フェニルシラン(PhSi),
6 5 SiH3 、(C6 5 2SiH2 ,(C6
5 3 SiH、トリエチルシラン〔(C2 5 3 Si
H〕、ジエチルシラン〔(C2 5 2 SiH2 〕、エ
チルジメチルシラン〔(C25 )(CH3 2 Si
H〕、ジエチルメチルシラン〔(C2 5 2 (C
3)SiH〕、ターシャリブチルジメチルシラン〔C
4 9 (CH3 2 SiH〕、ジターシャリブチルメチ
ルシラン〔(C4 9 2 (CH3 )SiH〕、テトラ
ジメチルアミノシラン〔(CH3 2 N)4 Si〕、ド
リジメチルアミノシラン〔((CH3 2 N)3 Si
H〕、ジジメチルアミノシラン〔((CH3 2N)2
SiH2 〕、メチルアミノシラン〔(CH3 2 NSi
3 〕を用いることができる。
【0025】これらの場合、Rが炭素数が1〜10のア
ルキル基または有機アミノ基、フェニル基で、mが1〜
3の整数、nが0〜2の整数で(n,m)≠(0,
0),(3,3)であるとき、一般式Si2 (R3-m
m )(R3-n n )で表される材料を用いることができ
る。
【0026】この場合、テトラエチルジシラン〔(C2
5 4 Si2 2 〕、ジエチルジシラン〔(C
2 5 2 Si2 4 〕、ジエチルジメチルジシラン
〔(C2 52 (CH3 2 Si2 2 〕、ジターシ
ャリブチルジメチルジシラン〔(C49 2 (C
3 2 Si2 2 〕、ジターシャリブチルジシラン
〔(C4 92 Si2 4 〕、テトラジメチルアミノ
ジシラン〔((CH3 2 N)4 Si 2 2 〕、ジメチ
ルアミノシラン〔((CH3 2 N)2 Si2 4 〕を
用いることができる。
【0027】これらの場合、Siドープする結晶成長層
を、GaAs,AlGaAs,InGaAs,InAl
As,InGaP,InP,InAlGaP,InGa
AsPとすることができる。
【0028】これらの場合、V族原料として、室温で液
体の有機V族を同時に使用することができる。
【0029】これらの場合、結晶成長法として有機金属
気相成長法、ガスソース分子成長法、クロライド気相成
長法を用いることができる。
【0030】
【作用】本発明においては、前記の安全性と分解温度の
問題を、Siドーパント原料として、室温で液体であ
り、Siにアルキル基と水素基が結合した材料、もしく
は、Siが分子内に2つ以上含まれ、そのSiのうち少
なくとも一つには水素基が結合し、かつ少なくとも一つ
のSiにはアルキル基が結合している材料、もしくは、
Siに有機アミノ基が結合した材料、もしくは、Siが
分子内に2つ以上含まれ、そのSiのうち少なくとも一
つには有機アミノ基が結合している材料、もしくは、S
iにフェニル基と水素基が共に結合した材料、もしく
は、Siが分子内に2つ以上含まれ、そのSiのうち少
なくとも一つには水素基が結合し、かつ少なくとも一つ
のSiにはフェニル基が結合している材料を用いること
により解決する。
【0031】本発明においては、Siに結合している基
を水素基のみとかアルキル基のみとかにせず、その両者
の長所を最大限に生かす工夫をしている。すなわち、水
素基とアルキル基もしくは有機アミノ基もしくはフェニ
ル基を同時に分子内に含有するため、原子間の結合力が
その本来のものとは異なり、偏りを生じやすくなり、分
解温度が低下する。そして、水素基の還元作用によりC
の成長層への混入を防ぐことができる。
【0032】また、Siに結合する元素がNのみである
場合(有機アミノ基のみ)は、アルキル基の場合とは異
なりやはり分解温度が低下する。そして、CとSiの結
合がないため、Cの混入も懸念されない。したがって、
本発明によれば、気相中での分解量が増え、拡散律速の
理想的なドーピングが可能になり、低温での高濃度ドー
ピングも可能となり、また、プロセスのノンアロイ化に
よる高集積化も可能となる。
【0033】また、このSiドーパント原料を有機V族
原料と同時に使用することにより、高圧ガスを用いるこ
となく、超安全な成長を実現することができ、Si原料
の分解温度が有機V族原料との反応により低温化し、よ
り高性能化できる。
【0034】
【実施例】以下、本発明の実施例を具体的に説明する。
【0035】(第1実施例)この実施例のIII−V族
化合物半導体結晶成長方法においては、減圧バレル型M
OCVD炉を用いてIII−V族化合物半導体結晶を成
長した。成長条件は、次のとおりである。 1.成長圧力 50torr 2.基板 GaAs 3.基板サイズ 3インチ 4.III族原料 トリメチルガリウム(TMG
a)、トリエチルガリウム(TEGa)、トリメチルイ
ンジウム(TMIn) 5.V原料 アルシン、ホスフィン、ターシャ
リブチルアルシン(TBA)、ターシャリブチルホスフ
ィン(TBP) 6.Si原料 フェニルシラン(PhSi),C
6 5 SiH3 、(C65 2 SiH2 ,(C
6 5 3 SiH (注)PhSiは水素ガスによるバブリングにより反応
炉へ供給した。PhSiの蒸気圧は20℃で3torr
である。
【0036】また、比較のために行った従来技術による
III−V族化合物半導体結晶成長方法におていは、S
i原料としてはジシランを用いた。なお、Si原料とし
て、フェニルシラン(PhSi),C6 5 SiH3
(C6 5 2 SiH2 ,(C6 5 3 SiHに代え
て、ジターシャリブチルメチルシラン〔(C4 9 2
(CH3 )SiH〕(DtBMSi)を用いることもで
き、その結果はPhSiとほぼ同様であった。
【0037】図1は、第1実施例のIII−V族化合物
半導体結晶成長方法によって成長したHEMT構造説明
図である。この図において、1はGaAs基板、2はi
−GaAsバッファ層、3はi−InGaAs電子走行
層、4はn−InGaP電子供給層、5はn−GaAs
キャップ層である。
【0038】この実施例のIII−V族化合物半導体結
晶成長方法においては、GaAs基板1の上に、i−G
aAsバッファ層2、i−InGaAs電子走行層3、
n−InGaP電子供給層4、n−GaAsキャップ層
5を成長したが、Siドープは、n−InGaP電子供
給層4とn−GaAsキャップ層5に適用した。
【0039】図2は、第1実施例のIII−V族化合物
半導体結晶成長方法におけるGaAsのドーピング効率
の成長温度依存性説明図である。この図の横軸は成長温
度を示し、縦軸はドーピング効率を示しているが、この
図から、テトラメチルジシラン(TMSi)、シラン
(SiH4 )、ジシラン(Si2 6 )を用いた場合よ
りも、PhSiを用いた場合の方がドーピング効率も高
く、ドーピング効率の成長温度依存性が小さいことがわ
かる。
【0040】図3は、第1実施例のIII−V族化合物
半導体結晶成長方法におけるInGaPのドーピング効
率の成長温度依存性説明図である。この図の横軸は成長
温度を示し、縦軸はドーピング効率を示しているが、こ
の図から、ジシラン(Si2 6 )を用いた場合より
も、PhSiを用いた場合の方がドーピング効率も高
く、ドーピング効率の成長温度依存性が小さいことがわ
かる。
【0041】図4は、第1実施例のIII−V族化合物
半導体結晶成長方法におけるInGaPにおけるドーピ
ング量の基板面内分布説明図である。この図の横軸は基
板内位置を示し、縦軸は中心値で規格化されたドナー濃
度を示しているが、この図から、ジシラン(Si
2 6 )を用いた場合よりも、PhSiを用いた場合の
方がドナー濃度分布が、特に、基板の端部において改善
する効果があることがわかる。これは、PhSiが拡散
律速でドーピングしているためと考えられる。別途、成
長後のInGaPの表面をSIMSによって評価した結
果、Cの混入も見られなかった。
【0042】図5は、第1実施例のIII−V族化合物
半導体結晶成長方法においてV族元素として有機原料を
用いた場合のGaAsのドーピング効率の成長温度依存
性説明図である。この図の横軸は成長温度を示し、縦軸
はドーピング効率を示しているが、この図から、V族原
料として、PhSiとアルシン(AsH3 )を用いた場
合より、PhSiと有機V族であるターシャリブチルア
ルシン(TBA)を使用した場合の方がドーピング効率
が高くなっていることがわかる。
【0043】(第2実施例)図6は、第2実施例のII
I−V族化合物半導体結晶成長方法によって成長したH
EMT構造説明図である。この図において、11はGa
As基板、12はi−GaAsバッファ層、13はi−
InGaAs電子走行層、14はn−InGaP電子供
給層、15はn−GaAsキャップ層、16はn−In
GaAsキャップ層である。
【0044】この実施例のIII−V族化合物半導体結
晶成長方法においては、GaAs基板11の上に、i−
GaAsバッファ層12、i−InGaAs電子走行層
13、n−InGaP電子供給層14、n−GaAsキ
ャップ層15、n−InGaAsキャップ層16を成長
したが、Siドープは、n−InGaP電子供給層14
とn−GaAsキャップ層15、n−InGaAsキャ
ップ層16に適用している。
【0045】この実施例においては、ノンアロイオーミ
ックコンタクト層の形成を目的として、n−GaAsキ
ャップ層15の上にn−InGaAsキャップ層(In
0.5Ga0.5 As)16を形成した。n−InGaAs
キャップ層16としてIn0.5 Ga0.5 Asを用いる理
由はと、Inが入るとオーミック電極を形成し易いこと
が知られているが、すべてInにしてInAsにする
と、GaAsと格子定数が違いすぎて不安定になるた
め、オーミック性と格子定数の整合性を兼ね備える組成
にするためである。成長温度は450℃とした。
【0046】図7は、第2実施例のIII−V族化合物
半導体結晶成長方法におけるInGaAsのSi原料に
よるドーピング効率の比較説明図である。この図の横軸
は成長温度を示し、縦軸はドーピング効率を示している
が、この図から、ジシラン(Si2 6 )を用いた場合
よりも、PhSiを用いた場合の方がドーピング効率も
高く、ドーピング効率の成長温度依存性が小さいことが
わかる。定量的評価によると、PhSiを用いた場合
は、容易に1019cm-3以上のドナー濃度を達成できる
ことがわかった。
【0047】本発明は、前記の第1実施例、第2実施例
において説明した材料の他、下記の材料を用いる場合、
あるいは、下記の成長方法を用いる場合にも適用するこ
とができる。
【0048】(1)III−V族化合物半導体にSiド
ープを行う場合に、ドーパントとしてSiにアルキル基
と水素基が結合している室温で液体の材料を用いる場
合。
【0049】(2)III−V族化合物半導体にSiド
ープを行う場合に、ドーパントとしてSiが分子内に2
つ以上含まれ、そのSiのうち少なくとも一つには水素
基が結合し、かつ、少なくとも他の一つのSiにはアル
キル基が結合している室温で液体の材料を用いる場合。
【0050】(3)III−V族化合物半導体にSiド
ープを行う場合に、ドーパントとして、Rがフェニル基
で、mが1〜3の整数である場合、一般式SiR4-m
m で表され、Siにフェニル基と水素基が共に結合して
いる室温で液体の材料を用いる場合。
【0051】(4)III−V族化合物半導体にSiド
ープを行う場合に、ドーパントとしてSiが分子内に2
つ以上含まれ、そのSiのうち少なくとも一つには水素
基が結合し、かつ、少なくとも他の一つのSiにはフェ
ニル基が結合している室温で液体の材料を用いる場合。
【0052】(5)III−V族化合物半導体にSiド
ープを行う場合に、ドーパントとしてSiに有機アミノ
基が結合している室温で液体の材料を用いる場合。
【0053】(6)ドーパントとして、Rが有機アミノ
基で、mが1〜3の整数である場合に一般式SiR4-m
m で表され、有機アミノ基以外に水素基が結合してい
る材料を用いる場合。
【0054】(7)III−V族化合物半導体にSiド
ープを行う場合に、ドーパントとしてSiが分子内に2
つ以上含まれ、そのSiのうち少なくとも一つには有機
アミノ基が結合している室温で液体の材料を用いる場
合。
【0055】(8)R,Q,Xが炭素数が1〜10のア
ルキル基または有機アミノ基、フェニル基で、mが1〜
3の整数、nが0〜2の整数で4−m−n>0である場
合に、一般式SiR4-m-n n m ,SiRQXHで表
される材料を用いる場合。
【0056】(9)Rが炭素数が1〜10のアルキル基
または有機アミノ基、フェニル基で、mが1〜3の整
数、nが0〜2の整数で(n,m)≠(0,0),
(3,3)である場合に、一般式Si2 (R3-m m
(R3-n n )で表される材料を用いる場合。
【0057】(10)フェニルシランC6 5 Si
3 、(C6 5 2 SiH2 ,(C6 5 3 Si
H、トリエチルシラン〔(C2 5 3 SiH〕、ジエ
チルシラン〔(C2 5 2 SiH2 〕、エチルジメチ
ルシラン〔(C2 5 )(CH3 2SiH〕、ジエチ
ルメチルシラン〔(C2 5 2 (CH3 )SiH〕、
ターシャリブチルジメチルシラン〔C4 9 (CH3
2 SiH〕、ジターシャリブチルメチルシラン〔(C4
9 2 (CH3 )SiH〕、テトラジメチルアミノシ
ラン〔(CH3 2 N)4 Si〕、ドリジメチルアミノ
シラン〔((CH3 2N)3 SiH〕、ジジメチルア
ミノシラン〔((CH3 2 N)2 SiH2 〕、メチル
アミノシラン〔(CH3 2 NSiH3 〕を用いる場
合。
【0058】(11)テトラエチルジシラン〔(C2
5 4 Si2 2 〕、ジエチルジシラン〔(C2 5
2 Si2 4 〕、ジエチルジメチルジシラン〔(C2
5 2(CH3 2 Si2 2 〕、ジターシャリブチル
ジメチルジシラン〔(C4 92 (CH3 2 Si2
2 〕、ジターシャリブチルジシラン〔(C4 9 2
Si2 4 〕、テトラジメチルアミノジシラン〔((C
3 2 N)4 Si2 2 〕、ジメチルアミノシラン
〔((CH3 2 N)2 Si2 4 〕を用いる場合。
【0059】(12)Siドープする結晶成長層が、G
aAs,AlGaAs,InGaAs,InAlAs,
InGaP,InP,InAlGaP,InGaAsP
である場合。
【0060】(13)結晶成長法として有機金属気相成
長法、ガスソース分子成長法(ガスソースMBE法、C
BE法)、クロライド気相成長法を用いる場合。
【0061】
【発明の効果】以上説明したように、本発明によると、
Si原料に水素基とアルキル基もしくは有機アミノ基も
しくはフェニル基を同時に分子内に含有する原料、もし
くは、有機アミノ基のみを含む原料を用いることによ
り、室温で液体であるため安全で、また、分解温度の低
い効果を発現させることができる。
【0062】このため、従来と異なり、拡散律速による
ドーピングを可能とし、均一性向上と成長温度の低温化
を可能にする。したがって、基板の大口径化とノンアロ
イオーミックコンタクト層の成長が可能になり、III
−V族化合物半導体を用いた半導体装置の性能向上に寄
与するところが大きい。
【図面の簡単な説明】
【図1】第1実施例のIII−V族化合物半導体結晶成
長方法によって成長したHEMT構造説明図である。
【図2】第1実施例のIII−V族化合物半導体結晶成
長方法におけるGaAsのドーピング効率の成長温度依
存性説明図である。
【図3】第1実施例のIII−V族化合物半導体結晶成
長方法におけるInGaPのドーピング効率の成長温度
依存性説明図である。
【図4】第1実施例のIII−V族化合物半導体結晶成
長方法におけるInGaPにおけるドーピング量の基板
面内分布説明図である。
【図5】第1実施例のIII−V族化合物半導体結晶成
長方法においてV族元素として有機原料を用いた場合の
GaAsのドーピング効率の成長温度依存性説明図であ
る。
【図6】第2実施例のIII−V族化合物半導体結晶成
長方法によって成長したHEMT構造説明図である。
【図7】第2実施例のIII−V族化合物半導体結晶成
長方法におけるInGaAsのSi原料によるドーピン
グ効率の比較説明図である。
【符号の説明】
1 GaAs基板 2 i−GaAsバッファ層 3 i−InGaAs電子走行層 4 n−InGaP電子供給層 5 n−GaAsキャップ層 11 GaAs基板 12 i−GaAsバッファ層 13 i−InGaAs電子走行層 14 n−InGaP電子供給層 15 n−GaAsキャップ層 16 n−InGaAsキャップ層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭48−51584(JP,A) 特開 昭59−140400(JP,A) 特開 昭62−30612(JP,A) 特開 平3−280419(JP,A) 特開 平4−359515(JP,A) 特開 平6−69197(JP,A) 特開 平1−281720(JP,A) 特開 昭62−224922(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/205 H01L 21/338 H01L 29/778 H01L 29/812

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項1】 III−V族化合物半導体にSiドープ
    を行う場合に、ドーパントとしてSiにアルキル基と水
    素基が結合している室温で液体の材料を用いることを特
    徴とするIII−V族化合物半導体結晶成長方法。
  2. 【請求項2】 III−V族化合物半導体にSiドープ
    を行う場合に、ドーパントとしてSiが分子内に2つ以
    上含まれ、そのSiのうち少なくとも一つには水素基が
    結合し、かつ、少なくとも他の一つのSiにはアルキル
    基が結合している室温で液体の材料を用いることを特徴
    とするIII−V族化合物半導体結晶成長方法。
  3. 【請求項3】 III−V族化合物半導体にSiドープ
    を行う場合に、ドーパントとして、Rがフェニル基で、
    mが1〜3の整数であるとき、一般式SiR 4-m m
    表され、Siにフェニル基と水素基が共に結合している
    室温で液体の材料を用いることを特徴とするIII−V
    族化合物半導体結晶成長方法。
  4. 【請求項4】 III−V族化合物半導体にSiドープ
    を行う場合に、ドーパントとしてSiが分子内に2つ以
    上含まれ、そのSiのうち少なくとも一つには水素基が
    結合し、かつ、少なくとも他の一つのSiにはフェニル
    基が結合している室温で液体の材料を用いることを特徴
    とするIII−V族化合物半導体結晶成長方法。
  5. 【請求項5】 III−V族化合物半導体にSiドープ
    を行う場合に、ドーパントとしてSiに有機アミノ基が
    結合している室温で液体の材料を用いることを特徴とす
    るIII−V族化合物半導体結晶成長方法。
  6. 【請求項6】 III−V族化合物半導体にSiドープ
    を行う場合に、ドーパントとして、Rが有機アミノ基
    で、mが1〜3の整数であるとき、一般式SiR4-m
    m で表され、有機アミノ基以外に水素基が結合している
    材料を用いることを特徴とするIII−V族化合物半導
    体結晶成長方法。
  7. 【請求項7】 III−V族化合物半導体にSiドープ
    を行う場合に、ドーパントとしてSiが分子内に2つ以
    上含まれ、そのSiのうち少なくとも一つには有機アミ
    ノ基が結合している室温で液体の材料を用いることを特
    徴とするIII−V族化合物半導体結晶成長方法。
  8. 【請求項8】 R,Q,Xが炭素数が1〜10のアルキ
    ル基または有機アミノ基、フェニル基で、mが1〜3の
    整数、nが0〜2の整数で4−m−n>0であるとき、
    一般式SiR4-m-n n m ,SiRQXHで表される
    材料を用いることを特徴とする請求項1、請求項3、請
    求項5のいずれか1項に記載されたIII−V族化合物
    半導体結晶成長方法。
  9. 【請求項9】 Rが炭素数が1〜10のアルキル基また
    は有機アミノ基、フェニル基で、mが1〜3の整数、n
    が0〜2の整数で(n,m)≠(0,0),(3,3)
    であるとき、一般式Si2 (R3-m m )(R
    3-n n )で表される材料を用いることを特徴とする請
    求項2、請求項4、請求項6のいずれか1項に記載され
    たIII−V族化合物半導体結晶成長方法。
  10. 【請求項10】 フェニルシランC6 5 SiH3
    (C6 5 2 SiH 2 ,(C6 5 3 SiH、トリ
    エチルシラン〔(C2 5 3 SiH〕、ジエチルシラ
    ン〔(C2 5 2 SiH2 〕、エチルジメチルシラン
    〔(C2 5 )(CH3 2 SiH〕、ジエチルメチル
    シラン〔(C2 5 2 (CH3 )SiH〕、ターシャ
    リブチルジメチルシラン〔C4 9 (CH3 2 Si
    H〕、ジターシャリブチルメチルシラン〔(C4 9
    2 (CH3 )SiH〕、テトラジメチルアミノシラン
    〔(CH3 2 N)4 Si〕、ドリジメチルアミノシラ
    ン〔((CH3 2 N)3 SiH〕、ジジメチルアミノ
    シラン〔((CH3 2 N)2SiH2 〕、メチルアミ
    ノシラン〔(CH3 2 NSiH3 〕を用いることを特
    徴とする請求項8に記載されたIII−V族化合物半導
    体結晶成長方法。
  11. 【請求項11】 テトラエチルジシラン〔(C2 5
    4 Si2 2 〕、ジエチルジシラン〔(C2 5 2
    2 4 〕、ジエチルジメチルジシラン〔(C2 5
    2 (CH3 2 Si2 2 〕、ジターシャリブチルジメ
    チルジシラン〔(C4 9 2 (CH3 2 Si
    2 2 〕、ジターシャリブチルジシラン〔(C4 9
    2 Si2 4 〕、テトラジメチルアミノジシラン
    〔((CH3 2 N)4 Si2 2 〕、ジメチルアミノ
    シラン〔((CH3 2 N)2 Si2 4 〕を用いるこ
    とを特徴とする請求項9に記載されたIII−V族化合
    物半導体結晶成長方法。
  12. 【請求項12】 Siドープする結晶成長層が、GaA
    s,AlGaAs,InGaAs,InAlAs,In
    GaP,InP,InAlGaP,InGaAsPであ
    ることを特徴とする請求項1から請求項11までのいず
    れか1項に記載されたIII−V族化合物半導体結晶成
    長方法。
  13. 【請求項13】 V族原料として室温で液体の有機V族
    を同時に使用することを特徴とする請求項1から請求項
    12までのいずれか1項に記載されたIII−V族化合
    物半導体結晶成長方法。
  14. 【請求項14】 結晶成長法として有機金属気相成長
    法、ガスソース分子成長法、クロライド気相成長法を用
    いることを特徴とする請求項1から請求項13までのい
    ずれか1項に記載されたIII−V族化合物半導体結晶
    成長方法。
JP11615194A 1994-05-30 1994-05-30 Iii−v族化合物半導体結晶成長方法 Expired - Lifetime JP3230029B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11615194A JP3230029B2 (ja) 1994-05-30 1994-05-30 Iii−v族化合物半導体結晶成長方法
US08/451,436 US5656076A (en) 1994-05-30 1995-05-26 Method for growing III-V group compound semiconductor crystal
US08/832,274 US5837056A (en) 1994-05-30 1997-04-03 Method for growing III-V group compound semiconductor crystal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11615194A JP3230029B2 (ja) 1994-05-30 1994-05-30 Iii−v族化合物半導体結晶成長方法

Publications (2)

Publication Number Publication Date
JPH07321041A JPH07321041A (ja) 1995-12-08
JP3230029B2 true JP3230029B2 (ja) 2001-11-19

Family

ID=14680027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11615194A Expired - Lifetime JP3230029B2 (ja) 1994-05-30 1994-05-30 Iii−v族化合物半導体結晶成長方法

Country Status (2)

Country Link
US (2) US5656076A (ja)
JP (1) JP3230029B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732307B2 (en) * 2004-06-14 2010-06-08 Aviza Technology Limited Method of forming amorphous TiN by thermal chemical vapor deposition (CVD)
JP4470682B2 (ja) * 2004-10-13 2010-06-02 住友化学株式会社 トリメチルガリウムの製造方法
US7875556B2 (en) 2005-05-16 2011-01-25 Air Products And Chemicals, Inc. Precursors for CVD silicon carbo-nitride and silicon nitride films
WO2007112780A1 (en) * 2006-04-03 2007-10-11 L'air Liquide Societe Anonyme A Directoire Et Conseil De Surveillance Pour L'etude Et L'exploitation Des Procedes Georges Claude Method for depositing silicon nitride films and/or silicon oxynitride films by chemical vapor deposition
US7875312B2 (en) * 2006-05-23 2011-01-25 Air Products And Chemicals, Inc. Process for producing silicon oxide films for organoaminosilane precursors
US8530361B2 (en) 2006-05-23 2013-09-10 Air Products And Chemicals, Inc. Process for producing silicon and oxide films from organoaminosilane precursors
JP4420052B2 (ja) 2007-04-06 2010-02-24 東洋製罐株式会社 蒸着膜を備えたプラスチック成形品の製造方法
US8912353B2 (en) 2010-06-02 2014-12-16 Air Products And Chemicals, Inc. Organoaminosilane precursors and methods for depositing films comprising same
US8771807B2 (en) 2011-05-24 2014-07-08 Air Products And Chemicals, Inc. Organoaminosilane precursors and methods for making and using same
TWI724141B (zh) 2016-03-23 2021-04-11 法商液態空氣喬治斯克勞帝方法硏究開發股份有限公司 形成含矽膜之組成物及其製法與用途
DE102017119369A1 (de) * 2017-08-24 2019-02-28 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterkörper und Verfahren zu dessen Herstellung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4124278A (en) * 1977-06-22 1978-11-07 Hughes Aircraft Company Optical subtraction of images in real time
US4904616A (en) * 1988-07-25 1990-02-27 Air Products And Chemicals, Inc. Method of depositing arsine, antimony and phosphine substitutes
US5124278A (en) * 1990-09-21 1992-06-23 Air Products And Chemicals, Inc. Amino replacements for arsine, antimony and phosphine
JP2827736B2 (ja) * 1992-07-23 1998-11-25 日本電気株式会社 気相成長方法
JPH0726382A (ja) * 1993-05-10 1995-01-27 Canon Inc 半導体膜の形成方法及び該半導体膜を有する半導体装置

Also Published As

Publication number Publication date
US5837056A (en) 1998-11-17
US5656076A (en) 1997-08-12
JPH07321041A (ja) 1995-12-08

Similar Documents

Publication Publication Date Title
Abernathy Growth of III–V materials by metalorganic molecular‐beam epitaxy
JP3124861B2 (ja) 薄膜成長方法および半導体装置の製造方法
US5831277A (en) III-nitride superlattice structures
US5082798A (en) Crystal growth method
US5116455A (en) Process of making strain-free, carbon-doped epitaxial layers and products so made
WO1998042024A9 (en) Iii-nitride superlattice structures
JP3230029B2 (ja) Iii−v族化合物半導体結晶成長方法
US5231298A (en) GaAs device having a strain-free c-doped layer
US8395187B2 (en) Compound semiconductor epitaxial substrate and manufacturing method thereof
US20110233730A1 (en) REACTIVE CODOPING OF GaAlInP COMPOUND SEMICONDUCTORS
JP3013992B2 (ja) 化合物半導体結晶の成長方法
JP3155007B2 (ja) 化合物半導体とその製造方法
EP0631298B1 (en) A method for the production of semiconductor epitaxial substrate
JP3156909B2 (ja) 半導体積層構造の気相成長方法
JP3109149B2 (ja) 化合物半導体結晶成長方法
EP0525297A2 (en) Method of growing doped crystal
JP2936617B2 (ja) 化合物半導体結晶の気相成長法
Weyers New starting materials for MOMBE
JP3424315B2 (ja) Iii−v族化合物混晶半導体薄膜の気相成長方法
JP2790013B2 (ja) Iii−v族化合物半導体のエピタキシャル成長方法
JPH07201761A (ja) 化合物半導体の成長方法
JPH03235323A (ja) 化合物半導体結晶の気相成長法
JPS6148917A (ja) 3−v族化合物半導体選択ド−プヘテロ構造の形成法
JP2924072B2 (ja) 有機金属分子線エピタキシャル成長方法及びその成長装置
Hu et al. A study of the Zn-doping process in metal-organic chemical vapour deposition GaAs and GaAlAs

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010814

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080914

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080914

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120914

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120914

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130914

Year of fee payment: 12

EXPY Cancellation because of completion of term