JP3228281B2 - Inverter fault diagnosis method - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、単一のインバータ
或いは複数の単位インバータの並列接続によってその大
容量化を図った多重構成インバータを対象とし、該イン
バータの主回路を構成するＭＯＳＦＥＴ，ＳＩＴ，ＩＧ
ＢＴ等の電力用半導体素子とそのゲート駆動電力供給系
要素における異常の有無確認と異常部位の特定を行うイ
ンバータの故障診断装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is directed to a multi-configuration inverter whose capacity is increased by connecting a single inverter or a plurality of unit inverters in parallel. MOSFETs, SITs, IG
The present invention relates to a failure diagnosis device for an inverter for confirming the presence / absence of an abnormality in a power semiconductor element such as a BT and its gate drive power supply system element and identifying an abnormal part.
【０００２】[0002]
【従来の技術】従来のこの種のインバータの故障診断装
置としては、その基本回路構成を図３と図４の回路図に
例示するものが知られている。なお前記両図は、３台の
単位インバータの並列多重構成によりその大容量化を図
った場合を例示するものであり、該両図に関する以下の
説明は一般的にｎ台の単位インバータの並列接続による
多重化の場合にも同様に拡大適用できる。2. Description of the Related Art As a conventional fault diagnosis apparatus for an inverter of this type, there is known an inverter whose basic circuit configuration is illustrated in the circuit diagrams of FIGS. Note that the two figures illustrate a case where the capacity is increased by a parallel multiplex configuration of three unit inverters, and the following description relating to the two figures will generally refer to the parallel connection of n unit inverters. In the case of multiplexing according to the above, the expansion can be similarly applied.
【０００３】先ず従来技術の第一の実施例を示す図３は
３台の単位インバータをそれぞれの主回路の入出力両側
にて互に並列接続し多重化した場合の例示である。なお
前記の単位インバータを以下の説明においてはインバー
タ・ユニットと称する。図３において１１1〜１１3はそ
れぞれ同一の回路構成をなし、例えば誘導性コイルとコ
ンデンサとの直列接続をなす負荷回路５を共通の負荷と
し所要の制御された交流を出力するインバータ・ユニッ
トである。FIG. 3 showing a first embodiment of the prior art is an example in which three unit inverters are connected in parallel to each other on both input and output sides of each main circuit and multiplexed. The unit inverter will be referred to as an inverter unit in the following description. 11 1 to 11 3 without the same circuit configuration respectively, in FIG. 3, the inverter unit for outputting the required controlled alternating current load circuit 5 which forms a series connection with, for example, inductive coil and a capacitor to a common load is there.
【０００４】以下前記ユニット１１1を例に説明すれ
ば、１４は三相交流をその入力とする整流器、Ｃfは該
整流器の出力電圧平滑用コンデンサ、Ｑ1〜Ｑ4は半導体
素子の例としてのＭＯＳＦＥＴ、２２1は該各ＦＥＴに
対するゲート駆動電力を供給するゲート駆動電源であ
る。また３1〜３4は前記各素子Ｑ1〜Ｑ4にそれぞれ対応
して設けられたゲート駆動回路であり、前記の駆動電源
２２1からのゲート駆動電力の供給と制御回路１６によ
るインバータ動作に必要なスイッチング順序指令信号と
を受け、指定された時点において所定のゲート信号を対
応する前記各素子Ｑ 1〜Ｑ4に与えるものである。[0004] The unit 111Let's take an example
For example, 14 is a rectifier having three-phase AC as its input, CfIs the
Rectifier output voltage smoothing capacitor, Q1~ QFourIs semiconductor
MOSFET as an example of a device, 221Is for each FET
A gate drive power supply that supplies gate drive power to
You. 31~ 3FourIs the above element Q1~ QFourCorresponding to each
A gate drive circuit provided as
221Supply of gate drive power from the
Switching order command signal necessary for inverter operation
Received a specified gate signal at a specified time.
Each corresponding element Q 1~ QFourTo give.
【０００５】更に２０1〜２０4はそれぞれ前記ＦＥＴ各
素子Ｑ1〜Ｑ4に対応して設けられた故障検出回路であ
り、抵抗とフォトカプラ等により構成され対応するＦＥ
Ｔ素子の開閉部をなすドレインとソース間の電圧の有無
を検出し、もし通常のインバータ動作時に該ドレイン・
ソース間電圧が常時零となれば前記ＦＥＴ素子はそのド
レイン・ソース間が短絡故障状態にあるものとして該電
圧の検出結果を前記フォトカプラを介して故障表示回路
１７に与えるものである。Furthermore 20 1 to 20 4 are fault detection circuit provided corresponding to the FET respective elements Q 1 to Q 4, it is constituted by a resistor and a photocoupler corresponding FE
Detects the presence or absence of a voltage between the drain and the source forming the opening and closing part of the T element, and detects the voltage between the drain and the source during normal inverter operation.
If the source-to-source voltage is always zero, the FET element is assumed to be in a short-circuit fault state between the drain and the source, and the detection result of the voltage is given to the fault display circuit 17 via the photocoupler.
【０００６】なお故障表示回路１７へは前記の各インバ
ータ・ユニット１１1〜１１3における全ての故障検出回
路から前記の電圧有無の検出信号が入力され、故障状態
にある全てのＦＥＴ素子が特定されて表示される。次に
従来技術の第二の実施例を示す図４は、３台のインバー
タ・ユニットにおける直流中間回路の整流器に関する接
続のみが図３の場合と異なるものである。即ち図３に示
す各インバータ・ユニット１１1〜１１3それぞれの直流
中間回路における３組の整流器１４を１組の共通整流器
４に統合すると共に該各直流中間回路における３組の平
滑用コンデンサＣfを互に並列に接続して前記整流器４
により共通に充電するものであり、これに伴い前記各イ
ンバータ・ユニット１１1〜１１3をそれぞれ２１1〜２
１3に符号変更したものである。なお前記ＦＥＴ各素子
の故障診断に関しては前述の図３の場合と同様となる。[0006] Note that the to the fault display circuit 17 detects the signal input of a voltage presence or absence of the all of the fault detection circuit in each inverter unit 11 1 to 11 3 of the all FET device in the fault condition is identified Is displayed. Next, FIG. 4 showing a second embodiment of the prior art differs from FIG. 3 only in the connection of the rectifier of the DC intermediate circuit in the three inverter units. That each inverter unit shown in FIG. 3 11 1 to 11 3 3 pairs of smoothing capacitor C f in respective DC intermediate circuit and is integrated three sets of rectifier 14 to a pair of common rectifier 4 in each of the DC intermediate circuit Are connected in parallel with each other and the rectifier 4
In this way, the inverter units 11 1 to 11 3 are respectively charged by 21 1 to 2 1.
1 3 is obtained by sign change. The failure diagnosis of each element of the FET is the same as in the case of FIG.
【０００７】[0007]
【発明が解決しようとする課題】前記従来の故障診断装
置においては、前記の図３と図４とに示す如く、各イン
バータ・ユニットにおける複数の半導体素子中の故障素
子の特定を行うために該各半導体素子それぞれに専用の
故障検出回路を設けており、故障検出回路の数量増大と
共に関連機器間の配線数の増大を来し、その大形化と所
要配線工数の増大等によるインバータ装置の高価格化を
招いていた。In the conventional fault diagnosis apparatus, as shown in FIGS. 3 and 4, in order to identify a faulty element among a plurality of semiconductor elements in each inverter unit, the fault diagnosis apparatus is used. Each semiconductor device has its own dedicated fault detection circuit, which increases the number of fault detection circuits and the number of wires between related devices. Had to be priced.
【０００８】また、前記各インバータ・ユニットがそれ
ぞれの整流器入力側で或いはそれぞれの直流中間回路平
滑コンデンサの正負両端子で並列接続され且つそれぞれ
の逆変換部出力側においても並列接続されているため
に、前記各インバータ・ユニットの何れかにおけるブリ
ッジ構成の上下アームが共に短絡状態にあれば全インバ
ータ・ユニットにおける直流中間電圧は失われ前記各半
導体素は全て故障状態にあるものとして誤表示されて故
障診断機能自体が失われ、また上下何れか一方のアーム
短絡が発生した場合は該短絡アームの属するインバータ
・ユニットの特定ができない不具合があった。In addition, the inverter units are connected in parallel at the respective rectifier input sides or at both the positive and negative terminals of the respective DC intermediate circuit smoothing capacitors, and also connected in parallel at the respective inverse converter output sides. If both the upper and lower arms of the bridge configuration in any one of the inverter units are in a short-circuit state, the DC intermediate voltage in all the inverter units is lost, and each of the semiconductor elements is erroneously displayed as being in a failure state and fails. If the diagnostic function itself is lost and one of the upper and lower arms is short-circuited, the inverter unit to which the short-circuited arm belongs cannot be specified.
【０００９】なお上記の上下アーム短絡時には当然他の
過電流保護機能等によりインバータ保護がなされてい
る。上記に鑑み本発明は、その小形化と関連機器間配線
数の低減とを図り且つその故障判定機能面においては全
半導体素子に関して該各素子自体を区分して特定するこ
とが可能なインバータの故障診断方法の提供を目的とす
るものである。When the upper and lower arms are short-circuited, the inverter is naturally protected by another overcurrent protection function or the like. In view of the above, the present invention aims at miniaturization and reduction of the number of wiring between related devices, and in terms of its failure determination function, it is possible to classify and identify each of the semiconductor elements with respect to all the semiconductor elements. The purpose is to provide a diagnostic method.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に本発明のインバータの故障診断方法においては下記の
如き構成をなすものとする。即ち、 １）請求項１に係わる発明は、インバータの主回路を構
成する複数の半導体素子の故障判別を行うインバータの
故障診断方法であって、その故障診断時において、前記
インバータの直流中間回路における整流器出力電圧平滑
用のコンデンサを所定の直流定電流で充電すると共に、
該コンデンサの充電電圧が所定値に達する迄の到達時間
のその所定時間からの長短を検出することによって前記
半導体をそのアーム素子となすブリッジ構成におけるア
ーム短絡状態を充電状態判定手段により判定するものと
する。また、 ２）請求項２に係わる発明は、請求項１記載の充電状態
判定手段を前記ブリッジ構成における各半導体素子に対
するゲート駆動信号を全てオフとなした状態と所定順序
に従う順次オン指令状態との両状態において短絡状態に
あるアームに属する半導体素子の特定を行うものとす
る。Means for Solving the Problems To achieve the above object, a method for diagnosing a fault of an inverter according to the present invention has the following configuration. That is, 1) The invention according to claim 1 is a method for diagnosing a failure of an inverter for performing a failure determination of a plurality of semiconductor elements constituting a main circuit of the inverter. While charging the rectifier output voltage smoothing capacitor with a predetermined DC constant current,
The state of the arm short circuit in the bridge configuration in which the semiconductor is used as the arm element is determined by the state of charge determination means by detecting the length of the time required for the charging voltage of the capacitor to reach the predetermined value from the predetermined time. I do. Also, 2) the invention according to claim 2 is characterized in that the charge state determination means according to claim 1 switches between a state in which all gate drive signals for each semiconductor element in the bridge configuration are turned off and a sequential on command state in a predetermined order. In both states, the semiconductor element belonging to the arm in the short-circuit state is specified.
【００１１】例えば電力用半導体素子としてのＭＯＳＦ
ＥＴにおいては、該素子のドレインとソース間が何らか
の原因により破壊されて短絡状態となれば殆どの場合に
そのゲートとソース間も短絡状態となる。従って該短絡
状態において前記ＦＥＴ素子にそのゲート駆動信号を印
加すれば、該素子へ入力されるゲート駆動電力はその正
常時の値に比して大となる。即ち該ゲート駆動電力をそ
の正常時の値と比較することにより前記ＦＥＴ素子の短
絡状態の検出が可能となる。For example, MOSF as a power semiconductor element
In ET, if the drain and source of the element are broken for some reason and short-circuited, the gate and source of the element will also be short-circuited in most cases. Therefore, when the gate drive signal is applied to the FET element in the short-circuit state, the gate drive power input to the element becomes larger than the normal value. That is, it is possible to detect the short-circuit state of the FET element by comparing the gate drive power with the value at the time of normal operation.
【００１２】また前記ＦＥＴ素子のゲート駆動系を例え
ばゲート駆動電力を供給するゲート駆動電源と、該駆動
電源からの電力供給と前記素子へのゲート駆動信号とを
受けて動作するゲート駆動回路とで構成している場合
に、前記のＦＥＴ素子に対するゲート駆動信号オフ時に
おける前記ゲート駆動電力がその所定値に比し過大又は
過少であれば前記のゲート駆動電源又はゲート駆動回路
自体における故障の発生か更には該ゲート駆動電源から
前記ＦＥＴ素子に至る配線経路における接触不良又は配
線間短絡等該素子以外の部位における故障発生が考えら
れる。A gate drive system of the FET element includes, for example, a gate drive power supply that supplies gate drive power, and a gate drive circuit that operates by receiving power supply from the drive power supply and a gate drive signal to the element. In the case where the gate drive power is off when the gate drive signal for the FET element is off, the gate drive power supply or the gate drive circuit itself may be faulty if the gate drive power is too large or too small compared to the predetermined value. Further, a failure may occur in a portion other than the element such as a contact failure or a short circuit between wirings in a wiring path from the gate drive power supply to the FET element.
【００１３】即ち、前記ＭＯＳＦＥＴ或いはＳＩＴ，Ｉ
ＧＢＴ等の電力用半導体素子においては、該半導体素子
に対するゲート駆動信号のオン及びオフ両状態における
前記ゲート駆動電力のその所定値との比較により、故障
発生が前記半導体素子自体にあるものか或いは該半導体
素子以外のゲート駆動電力供給系要素にあるものかの判
定が可能となる。That is, the MOSFET or SIT, I
In a power semiconductor device such as a GBT, by comparing the gate drive power with a predetermined value of the gate drive signal in both the ON and OFF states of the gate drive signal for the semiconductor device, whether a failure has occurred in the semiconductor device itself or in the semiconductor device itself. It is possible to determine whether the element is in the gate drive power supply system element other than the semiconductor element.
【００１４】また電圧形のインバータは一般に交流入力
整流回路とその出力電圧平滑用コンデンサとから成る直
流中間回路と、ブリッジを形成する複数の半導体素子よ
り成る逆変換部とを有している。更に前記コンデンサに
対する充電の時定数は、前記逆変換部よりその負荷回路
に至る給電経路と該負荷回路自体における等価抵抗値と
等価インダクタンス及び前記コンデンサの静電容量とに
より規定される。A voltage type inverter generally has a DC intermediate circuit comprising an AC input rectifier circuit and an output voltage smoothing capacitor, and an inverse converter comprising a plurality of semiconductor elements forming a bridge. Further, a time constant for charging the capacitor is defined by a power supply path from the inversion section to the load circuit, an equivalent resistance value and an equivalent inductance of the load circuit itself, and a capacitance of the capacitor.
【００１５】従って前記充電時定数は、前記逆変換部を
構成する各半導体素子が所定の順序に従うオン・オフ動
作をしている場合と該半導体素子が全てオフ状態にある
場合との両状態に対応してそれぞれ異なる所定値を有す
るものとなり、もし該両状態に対応する充電時定数がそ
れぞれの所定値と異なることがあればこれは前記の時定
数関連諸元の何れかにおける異常に起因するものとな
る。Therefore, the charging time constant is determined in both states when the semiconductor elements constituting the inverse conversion unit are performing on / off operations in a predetermined order and when all the semiconductor elements are in the off state. Correspondingly, they have different predetermined values, and if the charging time constants corresponding to the two states are different from the respective predetermined values, this is due to an abnormality in any of the time constant-related parameters. It will be.
【００１６】なお前記の如き充電時定数の変化はその残
留電荷を零となした前記コンデンサを所定の直流定電流
にて充電し、該充電に伴うコンデンサ端子電圧のその所
定値への到達時間に関しその所定時間との差異を判定す
ることにより可能となる。今、もし前記半導体素子が全
てオフ状態にある場合に前記の充電時定数がその所定値
よりも小さくなれば、その度合いに応じて前記逆変換部
のブリッジ構成における同相或いは異相の上下アームに
おける同時短絡を示すものとなり、また上下アームの同
時短絡でない時には前記のブリッジを構成する各半導体
素子を所定の順序に従い順次オンさせることにより異常
アームの特定が可能となる。The change of the charging time constant as described above is related to the time required for the capacitor terminal voltage to reach a predetermined value by charging the capacitor whose residual charge has been reduced to zero with a predetermined DC constant current. This becomes possible by determining the difference from the predetermined time. If the charging time constant becomes smaller than the predetermined value when all of the semiconductor elements are in the off state, depending on the degree, the simultaneous time in the in-phase or out-of-phase upper and lower arms in the bridge configuration of the inverting unit is changed. This indicates a short circuit, and when the upper and lower arms are not simultaneously short-circuited, it is possible to specify an abnormal arm by sequentially turning on the semiconductor elements constituting the bridge in a predetermined order.
【００１７】本発明は、単一のインバータ或いは複数の
インバータ・ユニットの並列接続によりその大容量化を
図った多重構成インバータを対象とし、前記インバータ
の平滑用コンデンサに対する直流定電流充電における所
要充電時間の判定により前記インバータ装置における異
常半導体素子の特定或いは上下アームの同時短絡相の特
定を可能とするものである。The present invention is directed to a multi-configuration inverter whose capacity is increased by connecting a single inverter or a plurality of inverter units in parallel, and the charging time required for DC constant current charging of a smoothing capacitor of the inverter. By this determination, the abnormal semiconductor element in the inverter device or the simultaneous short-circuit phase of the upper and lower arms can be specified.
【００１８】[0018]
【発明の実施の形態】以下本発明の実施の形態を図１の
回路図と図２のフローチャートとに従って説明する。な
お図１においては図３と図４とに示す従来技術の実施例
の場合と同一機能の構成要素に対しては同一の表示符号
を付している。図１は本発明の実施の形態を示すもので
あり図４に示す回路図において、ゲート駆動電源２２1
〜２２3と制御回路１６と故障表示回路１７とに関しそ
れぞれ機能追加を行って変更すると共に該各変更に伴っ
て各インバータ・ユニットにおける各故障検出回路２０
1〜２０4を取り去り、更に定電流源８を追加し、上記の
各変更に従って前記各ユニット２１1〜２１3をそれぞれ
１1〜１3の如く符号変更したものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the circuit diagram of FIG. 1 and the flowchart of FIG. In FIG. 1, components having the same functions as those of the embodiment of the prior art shown in FIGS. 3 and 4 are denoted by the same reference numerals. Figure 1 is the circuit diagram shown in and FIG. 4 shows an embodiment of the present invention, a gate drive power supply 22 1
To 22 3 and the control circuit 16 and the failure detection circuit in each inverter unit with the respective changes with respect to the fault display circuit 17 to change by performing a function addition each 20
Deprived of 1 to 20 4, and further by adding a constant current source 8, and the following each change of the units 21 1 to 21 3 to sign changes as each 1 1 to 1 3.
【００１９】即ちゲート駆動電源２２1〜２２3について
は該各駆動電源の出力するゲート駆動電力値を示す信号
を追加発信する如く機能追加し、それぞれ２1〜２4の如
く符号変更したものである。また制御回路６は、３組の
インバータ・ユニットに対し通常の同期並列運転時にお
けるインバータ動作の指令信号を与えると共に、前記の
故障診断動作時には故障判定表示回路７の指令を受け前
記各インバータ・ユニットにおける各半導体素子に対し
所定順序に従うゲート駆動信号を与えるものであり、制
御回路１６に対して前記の故障診断動作用の機能追加を
行ったものである。[0019] That is added as function to add emits a signal indicating the gate drive power value output of each of the drive power source for the gate drive power supply 22 1-22 3, obtained by sign change as each 21 to 24 is there. Further, the control circuit 6 supplies an instruction signal of an inverter operation during normal synchronous parallel operation to the three inverter units, and receives a command of the failure determination display circuit 7 during the failure diagnosis operation so that each of the inverter units is controlled. , A gate drive signal is given to each semiconductor element in a predetermined order, and the control circuit 16 is added with the function for the failure diagnosis operation.
【００２０】次に定電流源８は、前記各インバータ・ユ
ニットの平滑用コンデンサＣfそれぞれを所定の直流定
電流で充電すると共に、該充電により前記コンデンサの
端子電圧が定電圧ダイオード等により指定された所定の
電圧に達すれば該到達信号をフォトカプラ等を介して前
記の故障判定表示回路７へ与えるものである。また故障
判定表示回路７は、前記各インバータ・ユニット１1〜
１3における各ゲート駆動電源２1〜２4からそれぞれの
出力するゲート駆動電力値の信号を受け、該各電力値の
その所定値との大小比較を介して異常半導体素子のある
インバータ・ユニットの特定を行うと共に、定電流源８
からのコンデンサＣfに関する前記の充電到達信号を受
けて該信号発生迄に要した時間のその所要値との長短を
判定し前記の異常状態にあるインバータ・ユニットにお
ける異常半導体の特定を行うものである。Next, the constant current source 8 charges each of the smoothing capacitors C f of each of the inverter units with a predetermined DC constant current, and the terminal voltage of the capacitors is designated by a constant voltage diode or the like by the charging. When the predetermined voltage is reached, the arrival signal is supplied to the failure determination display circuit 7 via a photocoupler or the like. Further, the failure determination display circuit 7 includes the inverter units 11 1 to 11.
1 receives a signal of the respective output gate drive power values from each of the gate drive power supply 21 to 24 in the 3, the inverter unit with abnormal semiconductor element via the comparison between the predetermined value of the respective power values Identify and set the constant current source 8
Performs a specific abnormality semiconductor in the inverter unit that determines the length of its required value of the time required until the signal generated in the abnormal state of the receiving said charge reaching signal regarding capacitor C f from is there.
【００２１】次に、以上の如き諸機能を有する各要素に
よりなされる故障診断動作を図２のフローチャートに従
い以下に説明する。先ず故障判定表示回路７の指示を受
けた制御回路６の指令信号により前記の各インバータ・
ユニット１1〜１3における各半導体素子（ＭＯＳＦＥ
Ｔ）Ｑ1〜Ｑ4対するゲート信号を全てオフとなした状態
で各ゲート駆動電源２1〜２4の出力するゲート駆動電力
値が正常か否かの判定を前記故障判定表示回路において
行い、異常時には前記の各ゲート駆動電源，各ゲート駆
動回路，又は信号線の接触不良等が発生したものとして
該異常発生部位の属するインバータ・ユニットの特定を
行う。Next, a failure diagnosis operation performed by each element having the above-described various functions will be described below with reference to the flowchart of FIG. First, each of the inverters is controlled by a command signal from the control circuit 6 which receives an instruction from the failure determination display circuit 7.
Semiconductor elements in the unit 1 1 ~1 3 (MOSFE
T) Q 1 to Q 4 is performed in the failure determination display circuit determines the gate drive power value is normal or not the output to the gate signal to all off and no state in the gate drive power supply 21 to 24 were against, In the event of an abnormality, the inverter unit to which the abnormality occurrence site belongs is identified on the assumption that contact failure of each gate drive power supply, each gate drive circuit or signal line has occurred.
【００２２】次に同様にして、前記の各半導体素子Ｑ1
〜Ｑ4に対しそのゲート駆動信号を全てオンとなした状
態で各ゲート駆動電源２1〜２4の出力するゲート駆動電
力値の適否を前記故障判定表示回路において判定し、短
絡状態にある半導体素子を有する前記インバータ・ユニ
ットの特定を行う。続いて前記の故障判定表示回路７の
指示を受けた制御回路６と定電流源８とにより、前記各
半導体素子Ｑ1〜Ｑ4に対しそのゲート駆動信号を全てオ
フとした状態で、事前にその残留電荷が零となされた前
記各コンデンサに対し所定の直流定電流による充電を行
い、該充電によるコンデンサ端子電圧がその所定値に達
する迄の所要時間の適否を前記故障判定表示回路におい
て判定し、充電不能でその所要時間が長い場合は前記の
特定されたインバータ・ユニットにおける故障状態がそ
のブリッジ構成における同相上下アームの同時短絡であ
ると判定し、またもし充電可能な場合には、続いて前記
の各半導体素子Ｑ1〜Ｑ4に対し所定順序に従うゲート駆
動信号を与えた状態において前記と同様のコンデンサ充
電を行いその度毎の充電所要時間の適否を前記故障判定
表示回路において判定し、故障状態にある半導体素子の
特定を行う。Next, in the same manner, each of the aforementioned semiconductor elements Q 1
The appropriateness of the gate drive power value output of each gate drive power supply 21 to 24 in a state that no all on the gate driving signal to to Q 4 determines in the failure determination display circuit, a semiconductor which is in short-circuit state The inverter unit having the element is specified. Subsequently, the control circuit 6 and the constant current source 8 having received the instruction from the failure determination display circuit 7 previously turn off the gate drive signals for the respective semiconductor elements Q 1 to Q 4 in a state where they are all turned off. Each of the capacitors whose residual charges have been reduced to zero is charged with a predetermined DC constant current, and the failure determination display circuit determines whether the time required for the capacitor terminal voltage due to the charging to reach the predetermined value is appropriate. If charging is not possible and the required time is long, it is determined that the fault condition in the specified inverter unit is a simultaneous short circuit of the in-phase upper and lower arms in the bridge configuration, and if charging is possible, In the state where the gate drive signals according to a predetermined order are applied to the semiconductor elements Q 1 to Q 4 , the same capacitor charging as described above is performed, and the charging time for each time is calculated. Suitability is determined by the failure determination display circuit, and a semiconductor element in a failure state is specified.
【００２３】[0023]
【発明の効果】本発明によれば、インバータ装置の平滑
用コンデンサに対する直流定電流充電による所要充電時
間の判定により、異常半導体素子の特定或いは上下アー
ムの同時短絡相の特定等を可能とする如く所要の回路構
成をなすことにより、その故障判定機能面においては回
路構成をなす全半導体素子に関して故障部位の特定を可
能とし、またその小形化と関連機器間線数配線数の低減
とによる低廉化とをとを可能とすることができる。According to the present invention, it is possible to specify the abnormal semiconductor element or the simultaneous short-circuit phase of the upper and lower arms by determining the required charging time by the DC constant current charging of the smoothing capacitor of the inverter device. By making the required circuit configuration, in terms of its failure judgment function, it is possible to identify the failure site for all the semiconductor elements that make up the circuit configuration, and also to reduce the size and cost by reducing the number of wires between related devices and the number of wires And can be made possible.
【図１】本発明の実施の形態を示すインバータの故障診
断装置の回路図FIG. 1 is a circuit diagram of a fault diagnosis device for an inverter according to an embodiment of the present invention.
【図２】図１に対応するフローチャートFIG. 2 is a flowchart corresponding to FIG. 1;
【図３】従来技術の第一の実施例を示すインバータの故
障診断装置の回路図FIG. 3 is a circuit diagram of an inverter failure diagnosis apparatus according to a first embodiment of the prior art.
【図４】従来技術の第二の実施例を示すインバータの故
障診断装置の回路図FIG. 4 is a circuit diagram of an inverter failure diagnosis apparatus according to a second embodiment of the prior art.
１n インバータ・ユニット（ｎ＝１，２，３） ２n ゲート駆動電源（ｎ＝１，２，３） ３n ゲート駆動回路（ｎ＝１，２，３，４） ４ 整流器 ５ 負荷回路 ６ 制御回路 ７ 故障判定表示回路 ８ 定電流源 １１n インバータ・ユニット（ｎ＝１，２，３） １６ 制御回路 １７ 故障表示回路 ２０n 故障検出回路（ｎ＝１，２，３，４） ２１n インバータ・ユニット（ｎ＝１，２，３） ２２n ゲート駆動電源（ｎ＝１，２，３） Ｃf 整流電圧平滑用コンデンサ Ｑn ＭＯＳＦＥＴ等の半導体素子（ｎ＝１，２，
３）1 n inverter unit (n = 1, 2, 3) 2 n gate drive power supply (n = 1, 2, 3) 3 n gate drive circuit (n = 1, 2, 3, 4) 4 rectifier 5 load circuit 6 Control circuit 7 Failure judgment display circuit 8 Constant current source 11 n Inverter unit (n = 1, 2, 3) 16 Control circuit 17 Failure display circuit 20 n Failure detection circuit (n = 1, 2, 3, 4) 21 n Inverter unit (n = 1,2,3) 22 n Gate drive power supply (n = 1,2,3) C f Rectification voltage smoothing capacitor Q n Semiconductor device such as MOSFET (n = 1,2,3)
3)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０２Ｍ 7/537 Ｈ０２Ｍ 7/537 Ｂ (56)参考文献 特開 昭60−118065（ＪＰ，Ａ) 特開 昭63−99778（ＪＰ，Ａ) 特開 平１−126172（ＪＰ，Ａ) 特開 平１−129170（ＪＰ，Ａ) 特開 平４−135077（ＪＰ，Ａ) 特開 平３−269268（ＪＰ，Ａ) 実開 平３−94036（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/48 G01R 31/00 G01R 31/02 G05F 1/10 304 H02M 7/537 ──────────────────────────────────────────────────続 き Continuation of the front page (51) Int.Cl. 7 identification code FI H02M 7/537 H02M 7/537 B JP, A) JP-A-1-126172 (JP, A) JP-A-1-129170 (JP, A) JP-A-4-135077 (JP, A) JP-A-3-269268 (JP, A) Hei 3-94036 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) H02M 7/48 G01R 31/00 G01R 31/02 G05F 1/10 304 H02M 7/537
Claims (2)
体素子の故障判別を行うインバータの故障診断方法であ
って、その故障診断時において、前記インバータの直流
中間回路における整流器出力電圧平滑用のコンデンサを
所定の直流定電流で充電すると共に、該コンデンサの充
電電圧が所定値に達する迄の到達時間のその所定時間か
らの長短を検出することによって前記半導体をそのアー
ム素子となすブリッジ構成におけるアーム短絡状態を充
電状態判定手段により判定することを特徴とするインバ
ータの故障診断方法。1. A method of diagnosing a fault in an inverter for determining a fault in a plurality of semiconductor elements constituting a main circuit of the inverter, the diagnosing circuit comprising a capacitor for smoothing a rectifier output voltage in a DC intermediate circuit of the inverter. Arm short-circuiting in a bridge configuration in which the semiconductor is used as the arm element by detecting the length of the time required for the charging voltage of the capacitor to reach a predetermined value while detecting the length of time from the predetermined time. A fault diagnosis method for an inverter, wherein a state is determined by a charge state determination unit.
において、前記充電状態判定手段を前記ブリッジ構成に
おける各半導体素子に対するゲート駆動信号を全てオフ
となした状態と所定順序に従う順次オン指令状態との両
状態において短絡状態にあるアームに属する半導体素子
の特定を行うことを特徴とするインバータの故障診断方
法。2. The method for diagnosing faults of an inverter according to claim 1, wherein said state-of-charge judging means comprises a state in which all gate drive signals for each semiconductor element in said bridge configuration are turned off, and a state in which a sequential on-command state follows a predetermined order. A fault diagnosis method for an inverter, characterized in that a semiconductor element belonging to an arm in a short-circuit state is specified in both states.
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| JP34703799A JP3228281B2 (en) | 1992-11-26 | 1999-12-07 | Inverter fault diagnosis method |
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