JP3224946B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばシングルチップ
・マイクロコンピュータ（マイコン）などのように同一
チップ上にロジック回路とメモリとが搭載されている半
導体集積回路に係り、特にメーカー側の出荷検査とかユ
ーザー側の受入れ検査などに際してメモリに格納されて
いる内容のテストを行い、その結果を外部に出力するた
めのメモリ内容テスト回路に関する。

【０００２】

【従来の技術】メモリ内容をデッドコピーなどの不正読
み出しから保護するために、各種の方法が提案されてお
り、その１つとして、メモリに格納されている内容を外
部に出力させないようにする（出力を禁止する）方法が
ある。上記したような出力を禁止する方法を採用する場
合、メモリ内容を知り得る当事者にとってはメモリ内容
が正しいか否か（例えばユーザーの仕様に一致している
か否か）のテストを行い得るように、メモリ内容テスト
回路が設けられている。

【０００３】このようなメモリ内容テスト回路として
は、例えば特開平５−４０８３６号のシングルチップ・
マイクロコンピュータに開示されているように、メモリ
内容を外部に出力させずにその機密を保持しつつ、外部
からメモリの各アドレスに対応して期待値データを入力
し、メモリデータと比較して一致／不一致の結果を外部
に出力することが望ましい。

【０００４】上記特開平５−４０８３６号においては、
ワンタイムＰＲＯＭ（一度だけ書込みが可能なプログラ
マブル・リードオンリーメモリ）に格納されているユー
ザープログラムのテストを行うための２つの実施例が開
示されている。

【０００５】１つ目の実施例は、外部からアドレスデー
タと期待値データとをユーザープログラムの開始アドレ
スから終了アドレスまで順次変更して入力し、期待値デ
ータの入力タイミングに同期して判定信号出力を観測す
ることにより、ユーザープログラムを１アドレス毎に判
定する。

【０００６】２つ目の実施例は、ユーザープログラムの
テストの対象となるブロック領域の開始アドレスおよび
終了アドレスをそれぞれデコードするためのアドレスデ
コーダを設けておき、開始アドレスと終了アドレスとの
間の全アドレスについてメモリデータと期待値データと
比較し、全アドレスとも一致しているか否かの結果を外
部に出力する。

【０００７】上記した２つ目の実施例の利点は、不正読
み出しを試みる者が、前記テストの対象となるブロック
領域の開始アドレスと終了アドレスとの間の全アドレス
について各アドレス毎の期待値データの組み合わせを生
成しようとすると、コンピュータを使用したとしても多
大な年月を要するようになり、実際には不正読み出しが
不可能に近くなることにある。

【０００８】しかし、ユーザープログラムを多数のブロ
ック領域に分割して各ブロック領域毎に前記したような
テストを行う場合には、各ブロック領域毎の開始アドレ
スおよび終了アドレスをそれぞれデコードするためにア
ドレスデコーダをそれぞれ設けておく必要があり、アド
レスデコーダの使用個数が増加し、チップサイズの増大
をまねく。このような問題は、特にテストの対象となる
メモリの容量が大きくなるにつれて顕著になる。

【０００９】

【発明が解決しようとする課題】上記したように従来の
メモリ内容テスト回路は、搭載されているメモリの内容
を複数個のブロック領域に分割してテストする場合に、
各ブロック領域毎のテスト開始アドレスやテスト終了ア
ドレスのような特定のアドレスをデコードするためのア
ドレスデコーダの使用個数が増加し、チップサイズの増
大をまねくという問題があった。

【００１０】本発明は上記の問題点を解決すべくなされ
たもので、搭載されているメモリの内容を外部に出力さ
せることなくその機密を保持しつつテストを行うことが
でき、メモリの内容を複数個のブロック領域に分割して
テストする場合でも、各ブロック領域毎のテスト開始ア
ドレスやテスト終了アドレスのような特定のアドレスを
デコードするためのアドレスデコーダをブロック領域毎
に設ける必要のないメモリ内容テスト回路を有する半導
体集積回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の半導体集積回路
は、データを格納するための複数のブロック領域に分割
されたＲＯＭと、上記ＲＯＭのテストモードに際して外
部から上記ＲＯＭのアドレスを指定するアドレス信号お
よび上記アドレスに対応する期待値データが入力し、上
記ＲＯＭの読み出しデータを外部に出力させずに上記期
待値データと比較して一致／不一致の判定結果を外部に
出力するメモリ内容テスト回路とを具備し、上記メモリ
内容テスト回路は、前記アドレス信号に応じて前記ＲＯ
Ｍから読み出されるデータと、前記アドレス信号と同期
して順次入力される所定の期待値データとを比較し、一
致したか否かを判定するデータ比較回路と、前記ＲＯＭ
の所定数連続するアドレスを順次指定するアドレス信号
が入力されたか否かを判定する連続アドレス入力判定回
路と、上記連続アドレス入力判定回路の判定出力および
前記データ比較回路の一致判定出力に基づいて、前記連
続アドレスに応じて前記ＲＯＭから読み出されたデータ
と前記順次入力された期待値データとの対応するデータ
同士が全て一致したか否かを判定して判定信号を出力す
る連続データ一致判定回路とを有し、上記連続アドレス
入力判定回路は、前記アドレス信号の上位ビットの所定
ビット数の信号が変化しないことを検知する第１の検知
回路と、前記アドレス信号の下位ビットの所定ビット数
の信号に基づいて前記ＲＯＭの複数の各ブロック領域毎
の開始アドレス及び各ブロック領域毎の終了アドレスを
検知する第２の検知回路とを有し、前記連続データ一致
判定回路は、前記第１の検知回路の検知出力、前記第２
の検知回路における各ブロック領域毎の開始アドレスの
検知出力および前記データ比較回路の一致判定出力が入
力される第１の論理回路と、上記第１の論理回路の出力
が変化しないことを検知する第３の検知回路と、前記第
２の検知回路で前記各ブロック領域毎の終了アドレスが
検知された際に、上記第３の検知回路の検知出力を前記
判定信号として出力する第２の論理回路とを有すること
を特徴とする。

【００１２】

【作用】ＲＯＭのテストモードに際して、ＲＯＭの所定
数連続するアドレスを指定するアドレス信号が外部から
アドレスバスに順次入力し、アドレス信号の変化に同期
して各アドレスに対応する期待値データが外部から第２
のデータバスに順次入力する。そして、ＲＯＭから第１
のデータバスに順次読み出されたデータを外部に出力さ
せずに期待値データと順次比較し、連続するアドレスの
全てのデータが一致しているか否かの判定結果を外部に
出力することが可能になっている。

【００１３】従って、ＲＯＭの内容（例えばユーザープ
ログラム）を連続する所定数のワード単位で複数個のブ
ロック領域に分割し、各ブロック領域のテストを行い、
このテストを全ブロック領域に対して繰り返すことによ
り、ＲＯＭの内容の全てについてテストを実施すること
が可能になる。

【００１４】この場合、ＲＯＭの容量が大きくなった場
合でも、同じテスト回路を繰り返し使用することにより
テストを実施することができるので、従来例では各ブロ
ック領域毎の開始アドレスおよび終了アドレスをそれぞ
れデコードするために多数のアドレスデコーダを必要と
したことに比べて、チップサイズの増大分は少なくて済
む。

【００１５】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るシング
ルチップ・マイコンの一部を示している。

【００１６】このマイコンにおいて、１はＣＰＵ（中央
処理装置）、２はプログラムデータとかテーブルデータ
などを格納するためのＲＯＭ、３は上記ＣＰＵ１および
ＲＯＭ２に接続されているアドレス信号・データ信号転
送用の内部バス（アドレス・データバス）、４は周辺回
路、５はアドレス・データ端子群である。

【００１７】上記ＲＯＭ２は、例えば１６ビットのワー
ドを例えば２５６ワード分だけ格納し得る４Ｋビット
（＝１６ビット×２５６）の容量を有し、８ビットのア
ドレス信号により２５６個のアドレス空間を指定するこ
とが可能である。

【００１８】メモリ内容テスト回路１０は、上記ＲＯＭ
２のテストモードに際して外部から上記ＲＯＭの所定数
連続するアドレスを指定するアドレス信号および上記ア
ドレスに対応する期待値データが順次入力し、上記ＲＯ
Ｍ２から順次読み出されたデータを外部に出力させずに
上記期待値データと順次比較し、上記連続するアドレス
の全てのデータが一致しているか否かの判定結果を外部
に出力するものであり、例えば次に述べるように構成さ
れている。

【００１９】即ち、上記メモリ内容テスト回路１０は、
外部からアドレス端子群１１ａを介してアドレス信号が
入力されるアドレスバス１１と、外部から制御信号端子
群１２ａを介して複数の制御信号が入力される複数本の
制御信号線１２と、前記制御信号線１２上の制御信号に
より前記ＲＯＭ２が制御されて前記アドレスバス１１上
のアドレス信号に応じてＲＯＭデータが読み出される第
１のデータバス１３と、外部から前記アドレス信号と同
期して所定の期待値データが入力される第２のデータバ
ス１４と、上記第１のデータバス１３上のデータと第２
のデータバス１４上のデータとを比較し、一致した場合
にデータ一致判定信号を発生するデータ比較回路１５
と、連続アドレス入力判定回路１６と、連続データ一致
判定回路１７とを具備する。

【００２０】上記連続アドレス入力判定回路１６は、前
記ＲＯＭ２のアドレスのうち所定数連続するアドレスを
順次指定するアドレス信号が外部から前記アドレスバス
１１に順次入力されたか否かを判定し、連続アドレス入
力を判定した場合に連続アドレス入力判定信号を出力す
るものである。

【００２１】前記連続データ一致判定回路１７は、上記
連続アドレス入力判定回路１６の出力信号および前記デ
ータ比較回路１５の出力信号に基づいて、前記アドレス
バス１１に順次入力される連続アドレスに応じて前記第
１のデータバス１３に順次読み出されたデータと前記第
２のデータバスに順次入力された期待値データとの対応
するデータ同士が全て一致したか否かを判定し、一致し
た場合に連続データ一致判定信号を出力するものであ
る。

【００２２】上記メモリ内容テスト回路１０において
は、ＲＯＭ２のテストモードに際してＲＯＭ２の所定数
連続するアドレスを指定するアドレス信号が外部からア
ドレスバス１１に順次入力し、上記アドレス信号の変化
に同期して各アドレスに対応する期待値データが外部か
ら第２のデータバス１４に順次入力し、ＲＯＭ２から第
１のデータバス１３に順次読み出されたデータを上記期
待値データと順次比較し、対応するデータ同士が全て一
致しているか否かの判定結果を外部に出力することが可
能になっている。

【００２３】従って、ＲＯＭ２の内容を連続する例えば
１６ワード単位で複数個のブロック領域に分割し、各ブ
ロック領域のテストを行い、このテストを全ブロック領
域に対して繰り返すことにより、ＲＯＭ２の内容の全て
についてテストを実施することが可能になる。

【００２４】この場合、ＲＯＭ２の容量が大きくなった
場合でも、同じテスト回路を繰り返し使用することによ
りテストを実施することができるので、従来例では各ブ
ロック領域毎の開始アドレスおよび終了アドレスをそれ
ぞれデコードするために多数のアドレスデコーダを必要
としたことに比べて、チップサイズの増大分は少なくて
済む。

【００２５】図２は、図１中の連続アドレス入力判定回
路１６および連続データ一致判定回路１７を取り出して
一具体例を示している。連続アドレス入力判定回路１６
は、第１の制御クロック信号を受けてリセットされた
後、前記アドレス信号の上位の例えば４ビットが変化し
ないことを検知する第１の検知回路２１と、前記アドレ
ス信号の例えば上位４ビット以外の下位４ビットが例え
ば“００００”から“１１１１”まで連続的に変化した
ことを検知する第２の検知回路２２とを具備する。

【００２６】上記第２の検知回路２２は、前記第１の制
御クロック信号を受けてリセットされた後、前記アドレ
ス信号の変化毎に与えられる第２の制御クロック信号を
カウントする４ビットのバイナリカウンタ回路２２１
と、このカウンタ回路２２１の４ビット出力と前記アド
レス信号の下位４ビットとが一致するか否かを検知する
一致回路２２２とを具備する。この一致回路２２２は、
上記２組の４ビット信号がそれぞれ入力する４個の排他
的オアゲート２２３と、この４個の排他的オアゲート２
２３の各出力が入力するノアゲート２２４とからなる。

【００２７】前記連続データ一致判定回路１７は、上記
第１の検知回路２１の検知出力と上記第２の検知回路２
２の検知出力とが共に発生し、かつ、前記データ比較回
路１５のデータ一致判定信号が変化しないことを検知し
て前記連続データ一致判定信号を出力するように論理回
路により構成されている。

【００２８】即ち、第１の検知回路２１の検知出力と第
２の検知回路２２の検知出力と前記データ比較回路１５
のデータ一致判定信号とが入力する第１のアンドゲート
２３と、この第１のアンドゲート２３の出力が変化しな
いことを検知する第３の検知回路２４と、前記カウンタ
回路２２１の４ビット出力が全て“１”に揃ったことを
検知する第４の検知回路２５と、この第４の検知回路２
５の出力と前記第３の検知回路２４の出力とが入力する
第２のアンドゲート２６とを具備し、この第２のアンド
ゲート２６の出力を連続データ一致判定出力端子２７を
介して外部に出力する。

【００２９】次に、図１および図２のメモリ内容テスト
回路１０の動作について図３のタイミング図を参照しな
がら詳細に説明する。ＲＯＭのテストモードに際して、
まず、外部から制御信号線１２に第１の制御クロック信
号および第２の制御クロック信号が入力した後、外部か
らアドレスバス１１に８ビットのアドレス信号が入力さ
れ、このアドレス信号によりテストの対象となるＲＯＭ
領域の先頭アドレス（本例では、アドレス信号の下位４
ビットが全て“０”となるアドレスが割り付けられ
る。）が指定され、さらに、外部から第２のデータバス
１４に所定の期待値データが入力される。

【００３０】上記第１の制御クロック信号により、第１
の検知回路２１はリセットされて“Ｈ”レベルを出力
し、第３の検知回路２４もリセットされて“Ｈ”レベル
を出力し、カウンタ回路２２１はリセットされて４ビッ
ト出力が“００００”になる。これにより、上記カウン
タ回路２２１の４ビット出力“００００”とアドレス信
号の下位４ビット“００００”とが一致するので、一致
回路２２２から“Ｈ”レベルが出力する。この場合、上
記アドレス信号に応じてＲＯＭ２のデータが第１のデー
タバス１３上に読み出されており、データ比較回路１５
は、第１のデータバス１３上のデータと第２のデータバ
ス１４上の期待値データとを比較し、一致した場合に
“Ｈ”レベルのデータ一致判定信号を発生する。これに
より、第１のアンドゲート２３の三入力とも“Ｈ”レベ
ルになり、第１のアンドゲート２３の出力が“Ｈ”レベ
ルになるが、第３の検知回路２４は“Ｈ”レベル入力に
は応答せずに“Ｈ”レベル出力状態を維持する。

【００３１】この後、アドレス信号の下位４ビットが上
記“００００”から“１１１１”まで連続的に１６アド
レス分変化するように制御され、このアドレス信号の変
化と同期して所定の期待値データが入力される。

【００３２】この場合、カウンタ回路２２１はアドレス
信号の変化と同期して入力する第２の制御クロック信号
をカウントし、アドレス信号の下位４ビットの“０００
０”から“１１１１”までの連続的な変化と同期してカ
ウンタ回路２２１の４ビット出力が“００００”から
“１１１１”まで連続的に変化するので、一致回路２２
２は“Ｈ”レベル出力状態を維持する。

【００３３】また、データ比較回路１５は、上記アドレ
ス信号の変化に応じてＲＯＭ２から第１のデータバス１
３上に順次読み出されたデータとアドレス信号の変化と
同期して第２のデータバス１４に順次入力した期待値デ
ータとを順次比較し、それぞれ一致した場合には“Ｈ”
レベル出力状態を維持する。

【００３４】また、上記したようにアドレス信号の下位
４ビットが上記“００００”から“１１１１”まで連続
的に変化する間、アドレス信号の上位４ビットは変化し
ないので、第１の検知回路２１はこの状態を検知して
“Ｈ”レベル出力状態を維持する。

【００３５】そして、前記アドレス信号の下位４ビット
が“１１１１”になった状態（カウンタ回路２２１の４
ビット出力が全て“１”に揃った状態）を第４の検知回
路２５が検知すると、その出力が“Ｈ”レベルになり、
第２のアンドゲート２６の二入力とも“Ｈ”レベルにな
り、第２のアンドゲート２６の出力が“Ｈ”レベルにな
る。

【００３６】この出力は、アドレス信号の上位４ビット
が一定で下位４ビットが“００００”から“１１１１”
まで連続的に変化する１６アドレス分のＲＯＭ読み出し
データと各アドレスの期待値データとが全て一致したこ
とを表わす連続データ一致判定出力である。

【００３７】上記実施例のメモリ内容テスト回路１０に
よれば、ＲＯＭ２の内容（例えばユーザープログラム）
を連続する１６ワード単位で１６個のブロック領域に分
割し、各ブロック領域毎に前記したような処理を繰り返
すことにより、ＲＯＭ２の内容を外部に出力させずにそ
の機密を保持しつつＲＯＭ２の内容の全てについてテス
トを実施することが可能になる。

【００３８】この場合、ＲＯＭ２の容量が大きくなった
場合でも、同じメモリ内容テスト回路１０を繰り返し使
用することによりテストを実施することができるので、
従来例では各ブロック領域毎の開始アドレスおよび終了
アドレスをそれぞれデコードするために多数のアドレス
デコーダを必要としたことに比べて、チップサイズの増
大分は少なくて済む。

【００３９】ここで、ＲＯＭ２の内容の不正読み出しを
試みる場合を考える。１ワードを構成する１６ビットは
６４Ｋ（＝２¹⁶）通りの組み合わせを持ち、８ビットの
アドレス信号の下位４ビットの連続的な変化（１６通
り）で指定される連続する１６ワードを構成する２５６
ビットは（２¹⁶）¹⁶＝２³²＝１．１６×１０⁷⁷通りの組
み合わせを持つ。

【００４０】従って、不正読み出しを試みる場合に最大
限で１．１６×１０⁷⁷通りのワードデータを入力する必
要があり、１ワードのデータを１回入力するのに仮に１
μｓを要するとすれば、３．６７×１０⁶³年要すること
になり、事実上、不正読み出しは不可能になる。

【００４１】なお、上記実施例において、連続アドレス
入力判定回路１６は、アドレス信号の所定の上位ビット
が変化しないことを検知する第１の検知回路２１と、ア
ドレス信号の下位ビットの内容が連続的に所定回数変化
したことを検知する第２の検知回路２２とを具備するの
で、ＲＯＭ２のアドレス数の整数分の１のメモリ領域を
単位として連続アドレス入力を容易に判定することが可
能になる。

【００４２】また、前記第２の検知回路２２は、アドレ
ス信号の下位の複数ビットが全て“０”の状態から全て
“１”の状態になるまで連続的に変化したことを検知す
るので、アドレス信号の変化毎に与えられる制御クロッ
ク信号をカウントするバイナリカウンタ回路２２１と、
このバイナリカウンタ回路２２１の出力ビットとアドレ
ス信号の下位ビットとが一致するか否かを検知する一致
回路２２２を用いた簡易な回路構成により実現すること
が可能になる。また、バイナリカウンタ回路２２１の出
力ビットが全て“１”に揃ったことを検知することによ
り、所定の連続アドレス入力が終了したことを容易に検
知することが可能になる。

【００４３】図４は、図１のシングルチップ・マイコン
のブロック構成をさらに詳しく示している。１はＣＰ
Ｕ、２はＲＯＭ、３は上記ＣＰＵおよびＲＯＭに接続さ
れているアドレス信号・データ信号転送用の内部バス、
４は周辺回路、５はアドレス・データ端子群、１０ａは
メモリ内容テスト回路である。

【００４４】４１はシングルチップ・マイコンの通常動
作モード／ＲＯＭのテストモードに応じて前記ＣＰＵ１
から出力したアドレス信号／前記アドレスバス１１に入
力されたアドレス信号を切り替えて前記ＲＯＭ２に供給
する第１のマルチプレクサ回路である。

【００４５】４２は通常動作モード／ＲＯＭのテストモ
ードに応じて前記ＣＰＵ１から出力した制御信号／前記
制御信号線１２に入力された制御信号を切り替えて前記
ＲＯＭ２に供給する第２のマルチプレクサ回路である。

【００４６】４３は、前記内部バス３の中間部に挿入さ
れたイネーブル制御機能付きの入力バッファ回路であ
り、通常動作モードでのデータ入力時にはアドレス・デ
ータ端子群５からのデータ入力が可能な状態、ＲＯＭの
テストモードに際しては非動作状態になるようにイネー
ブル制御信号ＴＥＳＴ／ＲＥＡＤにより制御される。

【００４７】４４は上記入力バッファ回路４１に並列に
接続され、通常動作モードでのデータ出力時にはアドレ
ス・データ端子群５へのデータ出力が可能な状態、ＲＯ
Ｍのテストモードに際しては非動作状態になるようにイ
ネーブル制御信号ＴＥＳＴ／ＷＲＩＴＥにより制御され
るイネーブル制御機能付きの出力バッファ回路である。

【００４８】上記入力バッファ回路４３／出力バッファ
回路４４は、ＲＯＭのテストモードに際して内部バス３
をＲＯＭ２側とアドレス・データ端子群５側とに２分割
し、ＲＯＭの読み出しデータを外部へ出力せず、外部か
らの期待値データの入力を可能としている。これによ
り、内部バス３のうちで、入力バッファ回路４３／出力
バッファ回路４４よりもＲＯＭ２側の部分は前記第１の
データバス１３を兼用し、入力バッファ回路４３／出力
バッファ回路４４よりもアドレス・データ端子群５側の
部分は前記第２のデータバス１４を兼用している。

【００４９】上記したようにシングルチップ・マイコン
の通常動作モード／ＲＯＭのテストモードに対応する構
成を有する図４のシングルチップ・マイコンにおいて
も、ＲＯＭのテストモードに際しては図３を参照して前
述したような動作が行われるので、前述したような効果
が得られる。

【００５０】

【発明の効果】上述したように本発明の半導体集積回路
に搭載されているメモリ内容テスト回路によれば、同一
チップ上に搭載されているＲＯＭの所定のアドレス領域
毎に所定数連続するアドレスのＲＯＭデータを外部に出
力せずに各アドレスに対応する期待値データと比較し、
全アドレスともデータが一致しているか否かの判定結果
を外部に出力することができる。

【００５１】従って、ＲＯＭ内容の機密性を保持しつつ
テストを行うことができ、ＲＯＭの内容を多数のブロッ
ク領域に分割してテストする場合でも、各ブロック領域
毎のテスト開始アドレスやテスト終了アドレスのような
特定のアドレスをデコードするためのアドレスデコーダ
をブロック領域毎に設ける必要がなくなり、チップサイ
ズの増大分は少なくて済む。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るシングルチップ・マ
イコンの一部を示すブロック図。

【図２】図１中の連続アドレス入力判定回路および連続
データ一致判定回路を取り出して一具体例を示す論理回
路図。

【図３】図１および図２のメモリ内容テスト回路の動作
例を示すタイミング図。

【図４】図１のシングルチップ・マイコンの構成をさら
に詳しく示すブロック図。

【符号の説明】

１…ＣＰＵ、２…ＲＯＭ、３…内部バス（アドレス・デ
ータバス）、５…アドレス・データ端子群、１０ａ…メ
モリ内容テスト回路、１１ａ…アドレス端子群、１１…
アドレスバス、１２ａ…制御信号端子群、１２…制御信
号線、１３…第１のデータバス、１４…第２のデータバ
ス、１５…データ比較回路、１６…連続アドレス入力判
定回路、１７…連続データ一致判定回路、４１…第１の
マルチプレクサ回路、４２…第２のマルチプレクサ回
路、４３…入力バッファ回路、４４…出力バッファ回
路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ１１Ｃ 29/00 ６７３ Ｇ１１Ｃ 29/00 ６７３Ｂ (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G06F 12/14 G06F 15/78 G11C 17/00 G11C 29/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 データを格納するための複数のブロック
   領域に分割されたＲＯＭと、 上記ＲＯＭのテストモードに際して外部から上記ＲＯＭ
   のアドレスを指定するアドレス信号および上記アドレス
   に対応する期待値データが入力し、上記ＲＯＭの読み出
   しデータを外部に出力させずに上記期待値データと比較
   して一致／不一致の判定結果を外部に出力するメモリ内
   容テスト回路とを具備し、 上記メモリ内容テスト回路は、前記アドレス信号に応じて前記ＲＯＭから読み出される
   データと、前記アドレス信号と同期して順次入力される
   所定の期待値データとを比較し、一致したか否かを判定
   するデータ比較回路と、 前記ＲＯＭの所定数連続するアドレスを順次指定するア
   ドレス信号が入力されたか否かを判定する連続アドレス
   入力判定回路と、 上記連続アドレス入力判定回路の判定出力および前記デ
   ータ比較回路の一致判定出力に基づいて、前記連続アド
   レスに応じて前記ＲＯＭから読み出されたデータと前記
   順次入力された期待値データとの対応するデータ同士が
   全て一致したか否かを判定して判定信号を出力する連続
   データ一致判定回路とを有し、 上記連続アドレス入力判定回路は、 前記アドレス信号の上位ビットの所定ビット数の信号が
   変化しないことを検知する第１の検知回路と、 前記アドレス信号の下位ビットの所定ビット数の信号に
   基づいて前記ＲＯＭの複数の各ブロック領域毎の開始ア
   ドレス及び各ブロック領域毎の終了アドレスを検知する
   第２の検知回路とを有し、 前記連続データ一致判定回路は、 前記第１の検知回路の検知出力、前記第２の検知回路に
   おける各ブロック領域毎の開始アドレスの検知出力およ
   び前記データ比較回路の一致判定出力が入力される第１
   の論理回路と、 上記第１の論理回路の出力が変化しないことを検知する
   第３の検知回路と、 前記第２の検知回路で前記各ブロック領域毎の終了アド
   レスが検知された際に 、上記第３の検知回路の検知出力
   を前記判定信号として出力する第２の論理回路とを有す
   ること を特徴とする半導体集積回路。
2. 【請求項２】 前記第２の検知回路は、前記アドレス信
   号の下位ビットの所定ビット数の信号が全て“０”の状
   態を検出して前記開始アドレスを検知し、全て“１”の
   状態を検出して前記終了アドレスを検知することを特徴
   とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記第２の検知回路は、第１の制御クロ
   ック信号を受けてリセットされた後、前記アドレス信号
   の変化毎に与えられる第２の制御クロック信号をカウン
   トするバイナリカウンタ回路をさらに有することを特徴
   とする請求項１記載の半導体集積回路。
4. 【請求項４】 前記第１、第２の論理回路がそれぞれア
   ンドゲートで構成されていることを特徴とする請求項１
   記載の半導体集積回路。