JP3224432B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、浅いＰ型導電型の拡散
層を、安定かつ再現性良く形成する半導体装置の製造方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device in which a shallow P-type diffusion layer is formed stably and with good reproducibility.

【０００２】[0002]

【従来の技術】従来、Ｐ型導電型の電界効果型トランジ
スタの拡散層となるＰ型拡散領域は、ボロン（¹¹Ｂ⁺ ）
をイオン注入して得ている。Conventionally, P type diffusion region which is a diffusion layer of a field-effect transistor of P-type conductivity type, boron ⁽¹¹ B ⁺⁾
Is obtained by ion implantation.

【０００３】しかし、電界効果型トランジスタのサブミ
クロンへの微細化に伴い、ソースドレインとなる浅い拡
散層形成が必要となってくるに従い、ボロンのイオン注
入による浅い拡散層形成が難しくなってきている。However, with the miniaturization of the field effect transistor to submicron, it becomes more difficult to form a shallow diffusion layer by boron ion implantation as a shallow diffusion layer serving as a source / drain becomes necessary. .

【０００４】それはボロンが軽元素であるために注入飛
程が大きく、さらにチャネリングの影響で浅い拡散層が
得られにくいためである。[0004] This is because boron is a light element, so that the implantation range is large, and a shallow diffusion layer is hardly obtained due to the effect of channeling.

【０００５】このチャネリングとは、イオンの入射方向
と、打ち込まれる側のシリコン基板の原子列で囲まれた
空洞の方向とが一致した場合、大きな散乱を受けずに結
晶中に深くイオンが侵入する現象である。[0005] This channeling means that when the incident direction of ions coincides with the direction of a cavity surrounded by an atomic row of a silicon substrate to be implanted, ions penetrate deeply into the crystal without receiving large scattering. It is a phenomenon.

【０００６】さらにボロンは、熱処理における拡散係数
が大きいために再拡散が起こりやすく、浅い拡散層の形
成が難しい。Further, boron has a large diffusion coefficient in the heat treatment, so that re-diffusion is likely to occur, and it is difficult to form a shallow diffusion layer.

【０００７】浅い拡散層形成のために、ボロン注入時の
エネルギーを減少させれば良いが、エネルギーを低下さ
せるとチャネリングの臨界角が大きくなり、従来の６〜
７度程度の注入角度ではチャネリングは抑えられない。To form a shallow diffusion layer, it is sufficient to reduce the energy at the time of boron implantation. However, when the energy is reduced, the critical angle of channeling becomes large.
Channeling cannot be suppressed at an injection angle of about 7 degrees.

【０００８】またボロンの代わりに、質量数の大きい⁴⁹
ＢＦ₂ ⁺ をイオン注入することで、注入深さを浅くする
方法も提案されている。Further, instead of boron, a material having a large mass number ⁴⁹
A method of reducing the implantation depth by ion implantation of BF ₂ ⁺ has also been proposed.

【０００９】ＢＦ₂ ⁺ は通常Ｂ⁺ よりビーム電流が大き
くとれ注入深さは同一の加速エネルギーとした場合、Ｂ
⁺ に比較して１／４程度の深さになることが知られてお
り、その結果、実効的に低加速注入となる。When BF ₂ ⁺ usually has a larger beam current than B ^{+ and the} implantation depth is the same, the B
It is known that the depth is about １ ／ of that of ⁺ , and as a result, low acceleration implantation is effectively achieved.

【００１０】しかしＢＦ₂ ⁺ は、温度９５０℃以下の熱
処理では、イオン注入されたフッ素がシリコン基板中に
残留するという現象が発生する。However, when BF ₂ ⁺ is heat-treated at a temperature of 950 ° C. or lower, a phenomenon that ion-implanted fluorine remains in a silicon substrate occurs.

【００１１】さらにＢＦ₂ ⁺ のイオン注入でもチャネリ
ングが発生し、浅いＰ型拡散層の形成は難しい。Further, channeling also occurs in the ion implantation of BF ₂ ⁺ , and it is difficult to form a shallow P-type diffusion layer.

【００１２】そこで現在、ボロン注入におけるチャネリ
ングの発生を抑制する従来技術の一例を図７の断面図に
示す。FIG. 7 is a cross-sectional view showing an example of a conventional technique for suppressing the occurrence of channeling in boron implantation.

【００１３】図７に示すように、単結晶シリコン基板１
にゲート電極２を形成後、ゲート電極２を形成したとき
のホトレジスト３をマスクにして、拡散層領域４の表面
にシリコンイオン５をイオン注入する。As shown in FIG. 7, a single crystal silicon substrate 1
After the formation of the gate electrode 2, silicon ions 5 are ion-implanted into the surface of the diffusion layer region 4 using the photoresist 3 when the gate electrode 2 was formed as a mask.

【００１４】このイオン注入により単結晶シリコン基板
１に非晶質層６を形成した後、Ｐ型導電型イオンを打ち
込む。After the amorphous layer 6 is formed on the single crystal silicon substrate 1 by this ion implantation, P-type conductivity type ions are implanted.

【００１５】この非晶質層６によりチャネリングの発生
を抑制して、電界効果型トランジスタのサブミクロンへ
の微細化に対応できるソースドレインとして、浅い拡散
層が得られる。The amorphous layer 6 suppresses the occurrence of channeling, so that a shallow diffusion layer can be obtained as a source / drain capable of coping with miniaturization of the field effect transistor to submicron.

【００１６】しかしながら、あるエネルギーを持つシリ
コンイオン５が、拡散層領域４の単結晶シリコン基板１
表面を破壊するため、非晶質層６と単結晶シリコン基板
１との界面付近に熱処理後においても、二次欠陥などの
発生により完全に結晶性は回復せず、それが接合耐圧を
低下させる原因になるという問題点がある。たとえば下
記の文献に記載されている。（Ｃ．Ｃａｒｔｅｒ ｅｔ
ａｌ．：Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ４
４，Ｎｏ．４ （１９８４） ４５９ページ）However, the silicon ions 5 having a certain energy are applied to the single crystal silicon substrate 1 in the diffusion layer region 4.
Since the surface is destroyed, even after the heat treatment near the interface between the amorphous layer 6 and the single-crystal silicon substrate 1, the crystallinity is not completely recovered due to the occurrence of secondary defects, which lowers the junction breakdown voltage. There is a problem that causes. For example, it is described in the following literature. (C. Carter et
al. : Appl. Phys. Lett. , Vol4
4, No. 4 (1984) p. 459)

【００１７】[0017]

【発明が解決しようとする課題】以上のように従来の方
法では、サブミクロンデバイスの、電界効果型トランジ
スタのソースドレインとなるＰ型導電型の浅い拡散層を
結晶欠陥なく、しかも再現性良く形成して、電界効果型
トランジスタを製造することは困難である。As described above, in the conventional method, a P-type shallow diffusion layer serving as a source / drain of a field-effect transistor of a submicron device is formed without crystal defects and with good reproducibility. Thus, it is difficult to manufacture a field effect transistor.

【００１８】本発明の目的は、上記課題を解決して、サ
ブミクロンデバイスとしてのＰ型導電型の浅い拡散層を
結晶欠陥なく、しかも再現性良く形成できる半導体装置
の製造方法を提供することにある。An object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a P-type conductive shallow diffusion layer as a submicron device without crystal defects and with good reproducibility by solving the above problems. is there.

【００１９】[0019]

【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置の製造方法は、下記記載の方法を採
用する。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention employs the following method.

【００２０】本発明の半導体装置の製造方法は、単結晶
シリコン基板にゲート絶縁膜とゲート電極を形成する工
程と、Ｐ型拡散層となる拡散層領域とゲート電極の上面
と側壁とを酸化してシリコン酸化膜を形成する工程と、
拡散層領域上のシリコン酸化膜を除去し、全面に非晶質
シリコン膜を形成し、Ｐ型導電型イオンを全面に打ち込
む工程と、ゲート電極上面の非晶質シリコン膜を除去す
る工程と、層間絶縁膜を形成し、熱処理を行う工程とを
含むことを特徴とする。According to the method of manufacturing a semiconductor device of the present invention, a step of forming a gate insulating film and a gate electrode on a single crystal silicon substrate, and a step of oxidizing a diffusion layer region to be a P-type diffusion layer, and the upper surface and side walls of the gate electrode are performed. Forming a silicon oxide film by
Removing the silicon oxide film on the diffusion layer region, forming an amorphous silicon film on the entire surface, implanting P-type conductive ions over the entire surface, and removing the amorphous silicon film on the upper surface of the gate electrode; Forming an interlayer insulating film and performing a heat treatment.

【００２１】[0021]

【実施例】以下に本発明の半導体装置の製造方法におけ
る実施例を、図１から図６の断面図を用いて具体的に説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing a semiconductor device according to the present invention will be specifically described below with reference to the cross-sectional views of FIGS.

【００２２】まず図１に示すように、単結晶シリコン基
板１にゲート絶縁膜１５を形成し、全面に多結晶シリコ
ン膜を形成する。その後、多結晶シリコン膜をホトエッ
チング処理して、ゲート電極２を形成する。First, as shown in FIG. 1, a gate insulating film 15 is formed on a single crystal silicon substrate 1, and a polycrystalline silicon film is formed on the entire surface. Thereafter, the gate electrode 2 is formed by photo-etching the polycrystalline silicon film.

【００２３】つぎに図２に示すように、単結晶シリコン
基板１の拡散層領域４と、ゲート電極２の上部と側壁と
を酸化するため、熱酸化炉を用いて、酸素／窒素雰囲気
下、温度１０００℃で時間１５分の酸化処理を行いシリ
コン酸化膜７を形成する。Next, as shown in FIG. 2, in order to oxidize the diffusion layer region 4 of the single crystal silicon substrate 1 and the upper and side walls of the gate electrode 2, a thermal oxidation furnace is used to oxidize the region under an oxygen / nitrogen atmosphere. An oxidation treatment is performed at a temperature of 1000 ° C. for 15 minutes to form a silicon oxide film 7.

【００２４】つぎに図３に示すように、拡散層領域４の
表面上のシリコン酸化膜７をフッ酸系水溶液で除去す
る。Next, as shown in FIG. 3, the silicon oxide film 7 on the surface of the diffusion layer region 4 is removed with a hydrofluoric acid-based aqueous solution.

【００２５】単結晶シリコン基板１に比べ多結晶シリコ
ン膜の方が酸化速度が大きいので、ゲート電極２を構成
する多結晶シリコン膜上部と側壁のシリコン酸化膜７の
厚さは、単結晶シリコン基板１の拡散層領域４表面の酸
化膜厚より厚い。Since the oxidation rate of the polycrystalline silicon film is higher than that of the single crystal silicon substrate 1, the thickness of the silicon oxide film 7 on the top and side walls of the polycrystalline silicon film forming the gate electrode 2 is smaller than that of the single crystal silicon substrate. The thickness is larger than the oxide film thickness on the surface of the first diffusion layer region 4.

【００２６】このため、シリコン酸化膜７をエッチング
して、拡散層領域４である単結晶シリコン基板１表面を
露出させても、ゲート電極２の上面と側壁のシリコン酸
化膜７は残る。For this reason, even if the silicon oxide film 7 is etched to expose the surface of the single crystal silicon substrate 1 which is the diffusion layer region 4, the silicon oxide film 7 on the upper surface and the side wall of the gate electrode 2 remains.

【００２７】ここでゲート電極２にタングステンやモリ
ブデンなどの高融点金属、またはそのシリサイドを用い
る場合は、拡散層領域４とゲート電極２上部と側壁とを
酸化して、シリコン酸化膜を形成後、ゲート電極２の上
部をホトレジストでマスキングしてから、拡散層領域４
の表面のシリコン酸化膜を除去すれば良い。When a high-melting point metal such as tungsten or molybdenum or a silicide thereof is used for the gate electrode 2, the diffusion layer region 4, the upper part of the gate electrode 2 and the side walls are oxidized to form a silicon oxide film. After masking the upper portion of the gate electrode 2 with photoresist, the diffusion layer region 4 is formed.
What is necessary is just to remove the silicon oxide film on the surface.

【００２８】つぎに１０^{- 7} 気圧以下の高真空中でのＡ
Ｃスパッタリング法にて、非晶質シリコン膜８を膜厚１
５０ｎｍ程度形成する。[0028] Then 10 ^{- 7} atmospheres following A in high vacuum
The amorphous silicon film 8 is formed to a thickness of 1 by the C sputtering method.
It is formed to a thickness of about 50 nm.

【００２９】その後、Ｐ型導電型イオン９として⁴⁹ＢＦ
₂ ⁺ を注入エネルギー４０ｋｅＶ、注入量３×１５ａｔ
ｏｍｓ／ｃｍ² の条件で非晶質シリコン膜８全面にイオ
ン打ち込みする。Thereafter, ⁴⁹ BF was used as the P-type conductive ion 9.
₂ ⁺ implantation energy 40 keV, implantation dose 3 × 15 at
Ions are implanted over the entire surface of the amorphous silicon film 8 under the condition of oms / cm ² .

【００３０】その結果、図４に示すように、単結晶シリ
コン基板１に電界効果型トランジスタのソースドレイン
となるＰ型イオン層１０を形成することができる。As a result, as shown in FIG. 4, a P-type ion layer 10 serving as a source / drain of a field effect transistor can be formed on the single crystal silicon substrate 1.

【００３１】なおＰ型導電型イオン９として、¹¹Ｂ⁺ を
イオン打ち込みする場合でも、非晶質シリコン膜８の膜
厚、およびＰ型導電型イオンの加速エネルギーを選択す
ることによっても実現できる。Note that, even when ¹¹ B ⁺ is ion-implanted as the P-type conductive ions 9, it can also be realized by selecting the film thickness of the amorphous silicon film 8 and the acceleration energy of the P-type conductive ions.

【００３２】その後さらに、図４に示すように、塗布絶
縁膜としてＳＯＧ（スピンオングラス）１１を全面に塗
布する。ＳＯＧ１１の流動性によって、ＳＯＧ１１は凹
部に厚く形成される。すなわち拡散層領域４上よりゲー
ト電極２上のＳＯＧ１１は、膜厚が薄くなる。Thereafter, as shown in FIG. 4, an SOG (spin-on-glass) 11 is applied on the entire surface as a coating insulating film. Due to the fluidity of the SOG 11, the SOG 11 is formed thick in the concave portion. That is, the thickness of the SOG 11 on the gate electrode 2 is smaller than that on the diffusion layer region 4.

【００３３】つぎに図５に示すように、ゲート電極２の
上部の非晶質シリコン膜８の表面が露出するまで、ＳＯ
Ｇ１１をドライエッチングして、ゲート電極２上部のＳ
ＯＧ１１を除去し、さらに拡散層領域４に残存するＳＯ
Ｇ１１をマスクにゲート電極２の上部の非晶質シリコン
膜８をエッチングして除去する。Next, as shown in FIG. 5, until the surface of the amorphous silicon film 8 above the gate electrode 2 is exposed, the SO
G11 is dry-etched to remove S
OG11 is removed, and SO remaining in diffusion layer region 4 is further removed.
The amorphous silicon film 8 on the gate electrode 2 is etched and removed using G11 as a mask.

【００３４】その後、拡散層領域４上のＳＯＧ１１をフ
ッ酸系の溶液でエッチングして除去する。Thereafter, the SOG 11 on the diffusion layer region 4 is removed by etching with a hydrofluoric acid-based solution.

【００３５】つぎに図６に示すようにＣＶＤ法により４
６０℃の温度下でシリコン系酸化膜である層間絶縁膜１
２を膜厚５５０ｎｍ形成し、窒素雰囲気中で温度８５０
℃、時間３０分の熱処理を行う。Next, as shown in FIG.
An interlayer insulating film 1 which is a silicon oxide film at a temperature of 60 ° C.
2 was formed to a thickness of 550 nm, and the temperature was 850 in a nitrogen atmosphere.
A heat treatment is performed at 30 ° C. for 30 minutes.

【００３６】これにより拡散層領域４のＰ型イオン層１
０は活性化され、電界効果型トランジスタのソースドレ
インとなるＰ型拡散層１３を得る。Thus, the P-type ion layer 1 in the diffusion layer region 4 is formed.
0 is activated to obtain a P-type diffusion layer 13 serving as a source / drain of a field-effect transistor.

【００３７】その後は通常の電界効果型トランジスタの
製造方法と同じくコンタクトホールを層間絶縁膜１２に
開口し、金属電極１４を形成する。Thereafter, a contact hole is opened in the interlayer insulating film 12 and a metal electrode 14 is formed in the same manner as in the usual method for manufacturing a field effect transistor.

【００３８】拡散層領域４上の非晶質シリコン膜８の抵
抗が高いときは、コンタクトホール形成前にＰ型導電型
のイオンをコンタクトホール領域に打ち込めば良い。When the resistance of the amorphous silicon film 8 on the diffusion layer region 4 is high, ions of P-type conductivity may be implanted into the contact hole region before forming the contact hole.

【００３９】なお、非晶質シリコン膜８の形成方法は、
スパッタリング法の他にＣＶＤ法などの別の方法を用い
ても良い。The method of forming the amorphous silicon film 8 is as follows.
Other than the sputtering method, another method such as a CVD method may be used.

【００４０】[0040]

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法においては、単結晶シリコン基板にゲート
絶縁膜とゲート電極を形成する工程と、Ｐ型拡散層とな
る拡散層領域とゲート電極の表面及び側壁を酸化する工
程と、拡散層領域上の酸化膜を除去する工程と、全面に
非晶質シリコンを形成する工程と、Ｐ型導電型イオンを
全面に打ち込む工程と、ゲート電極上の非晶質シリコン
を除去する工程と、層間絶縁膜を形成する工程と、その
後熱処理する工程とを含む。As described above, in the method of manufacturing a semiconductor device according to the present invention, a step of forming a gate insulating film and a gate electrode on a single crystal silicon substrate, a step of forming a diffusion layer region to be a P-type diffusion layer and a step of forming a gate are performed. A step of oxidizing the surface and the side wall of the electrode, a step of removing an oxide film on the diffusion layer region, a step of forming amorphous silicon on the entire surface, a step of implanting P-type conductive ions over the entire surface, The method includes a step of removing the upper amorphous silicon, a step of forming an interlayer insulating film, and a heat treatment step.

【００４１】この結果、電界効果型トランジスタのソー
スドレインとして、サブミクロンデバイスに適用可能な
深さ１００ｎｍ程度のＰ型導電型の拡散層を、結晶欠陥
なくしかも再現性良く形成することができる効果を有す
る。As a result, a P-type conductivity diffusion layer having a depth of about 100 nm applicable to submicron devices can be formed as a source / drain of a field effect transistor without crystal defects and with good reproducibility. Have.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体装置の製造方法を示す断面図で
ある。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device of the present invention.

【図２】本発明の半導体装置の製造方法を示す断面図で
ある。FIG. 2 is a cross-sectional view illustrating a method for manufacturing a semiconductor device of the present invention.

【図３】本発明の半導体装置の製造方法を示す断面図で
ある。FIG. 3 is a cross-sectional view illustrating a method for manufacturing a semiconductor device of the present invention.

【図４】本発明の半導体装置の製造方法を示す断面図で
ある。FIG. 4 is a cross-sectional view illustrating a method for manufacturing a semiconductor device of the present invention.

【図５】本発明の半導体装置の製造方法を示す断面図で
ある。FIG. 5 is a cross-sectional view illustrating a method for manufacturing a semiconductor device of the present invention.

【図６】本発明の半導体装置の製造方法を示す断面図で
ある。FIG. 6 is a cross-sectional view illustrating the method for manufacturing a semiconductor device of the present invention;

【図７】従来例の半導体装置の製造方法を示す断面図で
ある。FIG. 7 is a cross-sectional view illustrating a method of manufacturing a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

１ 単結晶シリコン基板 ２ ゲート電極 ４ 拡散層領域 ７ シリコン酸化膜 ８ 非晶質シリコン膜 ９ Ｐ型導電型イオン １３ Ｐ型拡散層 １５ ゲート絶縁膜 DESCRIPTION OF SYMBOLS 1 Single crystal silicon substrate 2 Gate electrode 4 Diffusion layer area 7 Silicon oxide film 8 Amorphous silicon film 9 P-type conductivity type ion 13 P-type diffusion layer 15 Gate insulating film

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 単結晶シリコン基板にゲート絶縁膜とゲ
ート電極を形成する工程と、 Ｐ型拡散層となる拡散層領域と、前記ゲート電極の上面
と側壁とを酸化してシリコン酸化膜を形成する工程と、前記 拡散層領域上の前記シリコン酸化膜を除去し、全面
に非晶質シリコン膜を形成し、Ｐ型導電型イオンを全面
に打ち込む工程と、前記拡散層領域上面より前記ゲート電極上面の膜厚が薄
くなるように塗布絶縁膜を形成し、前記塗布絶縁膜を前
記ゲート電極上面は除去し前記拡散層領域上面は残存さ
せるようにエッチングし、該残存させた塗布絶縁膜をエ
ッチングマスクとして前記 ゲート電極上面の非晶質シリ
コン膜を除去する工程と、 層間絶縁膜を形成し、その後熱処理を行う工程とを含む
ことを特徴とする半導体装置の製造方法。A step of forming a gate insulating film and a gate electrode on a single crystal silicon substrate; forming a silicon oxide film by oxidizing a diffusion layer region to be a P-type diffusion layer and an upper surface and side walls of the gate electrode; a step of the removing the silicon oxide film of the diffusion layer region, an amorphous silicon film is formed on the entire surface, a step of implanting P-type conductivity type ions over the entire surface, the gate electrode from the diffusion layer region upper surface Thin top surface
A coating insulating film so that the coating insulating film is
The upper surface of the gate electrode is removed and the upper surface of the diffusion layer region remains.
And etch the remaining applied insulating film.
A method of manufacturing a semiconductor device, comprising: a step of removing an amorphous silicon film on an upper surface of a gate electrode as a etching mask; and a step of forming an interlayer insulating film and then performing a heat treatment. 【請求項２】 前記塗布絶縁膜が、スピンオングラスで
ある ことを特徴とする請求項１記載の半導体装置の製造
方法。 2. The method according to claim 1, wherein the coating insulating film is formed by spin-on glass.
2. The manufacturing of a semiconductor device according to claim 1, wherein
Method.