JP3224075B2 - Chip inductor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、電子部品として電気回
路に使用されるチップインダクタに関し、とくに小形で
ある積層チップインダクタに関する。さらに具体的に
は、本発明は、積層チップインダクタの構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip inductor used for an electric circuit as an electronic component, and more particularly to a small-sized multilayer chip inductor. More specifically, the present invention relates to a structure of a multilayer chip inductor.

【０００２】[0002]

【従来の技術】従来、積層チップインダクタは電子部品
として広く知られており、図６の（Ａ）ならびに（Ｂ）
に示されるように、磁性体材料６３を用いた閉磁路タイ
プの積層チップインダクタ６１と、低透磁率の材料６４
を用いた開磁路タイプの積層チップインダクタ６２と
の、二種類がある。なお、図中の６５、６６はそれぞれ
コイル形の内部導体をしめし、６７、６８はそれぞれ磁
束を示している。2. Description of the Related Art Hitherto, multilayer chip inductors have been widely known as electronic components, and are shown in FIGS.
As shown in FIG. 7, a closed magnetic circuit type laminated chip inductor 61 using a magnetic material 63 and a material 64 having a low magnetic permeability
And an open-magnetic-path type multilayer chip inductor 62 using the same. In the figures, 65 and 66 indicate coil-shaped internal conductors, respectively, and 67 and 68 indicate magnetic fluxes, respectively.

【０００３】図６の（Ｂ）に示される、低透磁率材料６
４を用いた開磁路型の積層チップインダクタ６２は、イ
ンダクタンスが低く、安定しているため、高周波回路で
良く使用されている。しかしながら、開磁路型の積層チ
ップインダクタ６２は、図示されるように、磁束６８が
インダクタ本体である低透磁率材料６４の外に出るた
め、取り付けられた積層チップインダクタ６２の周囲に
ある物体質の影響を受けてしまうという問題点がある。A low magnetic permeability material 6 shown in FIG.
The open-circuit-type multilayer chip inductor 62 using No. 4 has a low inductance and is stable, and is therefore often used in high-frequency circuits. However, as shown in the figure, the magnetic flux 68 exits the low magnetic permeability material 64 that is the main body of the inductor, and therefore, the open magnetic circuit type multilayer chip inductor 62 has an object material around the attached multilayer chip inductor 62. There is a problem that it is affected by

【０００４】[0004]

【発明が解決しようとする課題】もともと電子部品であ
るチップインダクタは、回路基板の上に他の電子部品と
共に実装されて使用される。したがって、内部のコイル
パタ−ンの巻き周回方向が、回路基板に対して、水平で
あるか、垂直であるかによって、磁束に与える影響が異
なるため、結果として、チップインダクタのインダクタ
ンス値が変化するという問題点があった。このため従来
は、回路基板に対するコイルパタ−ンの周回方向が、一
定になるように、すなわち、通常は垂直になるようにし
ていた。A chip inductor, which is originally an electronic component, is used by being mounted on a circuit board together with other electronic components. Therefore, the influence on the magnetic flux differs depending on whether the winding direction of the internal coil pattern is horizontal or vertical with respect to the circuit board, and as a result, the inductance value of the chip inductor changes. There was a problem. For this reason, in the related art, the circling direction of the coil pattern with respect to the circuit board has been made constant, that is, usually perpendicular.

【０００５】そのための方法として、直方形の幅と厚み
の差によるチップの形状により、あるいは識別マ−クな
どを用いて、たとえば、テ−プ・アセンブリ方式のテ−
ピング時に、チップインダクタの方向が揃うようにして
いた。この方法により、テ−ピングされたチップインダ
クタのコイルパタ−ンの周回方向は、一定方向に揃えら
れて、実装時のインダクタンス値も安定化することがで
きた。[0005] As a method therefor, for example, a tape assembly type tape is used by using a chip shape due to a difference in width and thickness of a rectangular shape, or by using an identification mark.
At the time of ping, the directions of the chip inductors were aligned. According to this method, the circling direction of the coil pattern of the taped chip inductor is aligned in a fixed direction, and the inductance value at the time of mounting can be stabilized.

【０００６】しかしながら、電子回路の高性能化の進展
により、インダクタンス値の偏差値が狭い範囲内に求め
られるようになると、チップインダクタのコイルパタ−
ンの周回方向を揃えただけでは、インダクタンス値の偏
差が十分に抑えられないという事態が発生した。[0006] However, as the performance of electronic circuits has become higher and higher, the deviation value of the inductance value must be within a narrow range.
In some cases, the deviation of the inductance value cannot be sufficiently suppressed simply by aligning the winding directions.

【０００７】この原因を調査したところ、小形直方体で
あるチップインダクタの内部構造が、非対称であること
が判明した。言い換えると、チップインダクタによって
発生する磁束が、非対称になっていることが判明した。Investigation of the cause revealed that the internal structure of the chip inductor, which was a small rectangular parallelepiped, was asymmetric. In other words, it has been found that the magnetic flux generated by the chip inductor is asymmetric.

【０００８】このため、コイルパタ−ンの周回方向のみ
を等しくしても、直方体であるチップインダクタの取り
付け位置の、左右を入れ替えたり、あるいは上下を入れ
替えると、チップインダクタのインダクタンス値が変化
してしまい、インダクタンス値の偏差が大きくなってし
まうという欠点があった。For this reason, even if only the coil patterns are circulated in the same direction, if the mounting position of the rectangular parallelepiped chip inductor is switched left and right or upside down, the inductance value of the chip inductor changes. However, there is a disadvantage that the deviation of the inductance value becomes large.

【０００９】上述のことを、図４ならびに図５にもとづ
き、さらに具体的に説明する。図４の（Ａ）は従来例の
積層チップインダクタ４１の斜視図を示し、図４の
（Ｂ）は積層チップインダクタ４１の正面からの概略的
な断面図を示し、図４の（Ｃ）は積層チップインダクタ
４１の平面からの概略的な断面図を示している。図中の
４２は方向識別用のマ−ク、４３、４４はそれぞれ外部
電極である。また、図中の４５、４６はそれぞれ引き出
し用の内部導体であり、この内部導体４５、４６の間に
コイルパタ−ンの内部導体４９が形成されている。な
お、図中の４８は、コイルパタ−ンの内部導体４９によ
る磁束である。The above will be described more specifically with reference to FIGS. 4 and 5. 4A shows a perspective view of a conventional multilayer chip inductor 41, FIG. 4B shows a schematic cross-sectional view from the front of the multilayer chip inductor 41, and FIG. FIG. 2 shows a schematic cross-sectional view from a plane of the multilayer chip inductor 41. In the figure, reference numeral 42 denotes a mark for identifying the direction, and reference numerals 43 and 44 denote external electrodes. Also, reference numerals 45 and 46 in the drawing denote internal conductors for pulling out, respectively, and an internal conductor 49 of a coil pattern is formed between the internal conductors 45 and 46. Reference numeral 48 in the figure denotes a magnetic flux generated by the internal conductor 49 of the coil pattern.

【００１０】図５の（Ａ）は、積層チップインダクタ４
１が回路基板などに搭載された時の状態を概略的に示し
ている。この斜視図に於いては、たとえば、積層チップ
インダクタ４１の隣に他の電子部品５１が搭載されてい
る。なお、図中の５２、５３、５４はそれぞれ、回路基
板の導体パタ−ンである。FIG. 5A shows a multilayer chip inductor 4.
1 schematically shows a state in which 1 is mounted on a circuit board or the like. In this perspective view, for example, another electronic component 51 is mounted next to the multilayer chip inductor 41. In the figures, 52, 53 and 54 are conductor patterns of the circuit board, respectively.

【００１１】電子部品５１は、図４の磁束４８の流れに
影響を与える物質、例えば磁性体とか、金属とかを含む
もので構成されている。すなわち、電子部品５１の多く
は金属を含むから、ほとんどの電子部品５１が磁束４８
の流れに影響を与えると考えて良いことは、勿論であ
る。The electronic component 51 is made of a material that affects the flow of the magnetic flux 48 shown in FIG. 4, for example, a material containing a magnetic material or a metal. That is, since most of the electronic components 51 include metal, most of the electronic components 51
Of course can be considered as affecting the flow of the data.

【００１２】図５の（Ａ）のような配置で、積層チップ
インダクタ４１を搭載した場合、言い換えると、積層チ
ップインダクタ４１を基本位置にして搭載した場合、図
４（Ｂ）、（Ｃ）の断面図を考慮すると、引き出し用の
内部導体４５、４６が、他の電子部品５１から離れたサ
イドに位置していることになる。この基本位置にある積
層チップインダクタ４１のインダクタンス値は、２２．
０ｎＨであった。When the multilayer chip inductor 41 is mounted in an arrangement as shown in FIG. 5A, in other words, when the multilayer chip inductor 41 is mounted on the basic position, the multilayer chip inductor 41 shown in FIGS. Considering the cross-sectional view, the internal conductors 45 and 46 for extraction are located on the side distant from the other electronic components 51. The inductance value of the multilayer chip inductor 41 at this basic position is 22.
It was 0 nH.

【００１３】図５の（Ｂ）のような配置で、積層チップ
インダクタ４１を搭載した場合、言い換えると、図４の
（Ｃ）を紙面上の中心で１８０度回転した状態、すなわ
ち、図５（Ａ）の基本位置で左右を入れ替えた状態の場
合、引き出し用の内部導体４５、４６が、他の電子部品
５１のサイドに位置することになる。この時の、積層チ
ップインダクタ４１のインダクタンス値は、２２．８ｎ
Ｈであった。When the multilayer chip inductor 41 is mounted in an arrangement as shown in FIG. 5B, in other words, FIG. 4C is rotated by 180 degrees about the center of the paper, that is, FIG. In the case where the left and right sides are switched at the basic position of A), the internal conductors 45 and 46 for extraction are located on the sides of the other electronic components 51. At this time, the inductance value of the multilayer chip inductor 41 is 22.8 n
H.

【００１４】また、図示省略したが、図５の（Ａ）のよ
うな状態で、積層チップインダクタ４１を上下逆にした
場合、すなわち天地逆に搭載した場合、引き出し用の内
部導体４５、４６が、他の電子部品５１のサイドに位置
すると共に、導電パタ−ン５３、５４による影響が異な
ることになる。この場合の、積層チップインダクタ４１
のインダクタンス値は、２１．３ｎＨであった。Although not shown, when the multilayer chip inductor 41 is turned upside down in the state as shown in FIG. 5A, that is, when it is mounted upside down, the lead-out internal conductors 45 and 46 are not connected. Are located on the side of the other electronic component 51, and the effects of the conductive patterns 53 and 54 are different. In this case, the multilayer chip inductor 41
Was 21.3 nH.

【００１５】さらに図示省略したが、図５の（Ｂ）のよ
うな状態で、積層チップインダクタ４１を上下逆にした
場合、すなわち天地逆に搭載した場合、言い換えると、
引き出し用の内部導体４５、４６が、他の電子部品５１
から離れたサイドに位置すると共に、導電パタ−ン５
３、５４による影響が異なることになる。この状態の、
積層チップインダクタ４１のインダクタンス値は、２
２．２ｎＨであった。Although not shown, when the multilayer chip inductor 41 is turned upside down in the state as shown in FIG. 5B, that is, when it is mounted upside down, in other words,
The internal conductors 45 and 46 for extraction are connected to other electronic components 51.
And the conductive pattern 5
3, 54 will have different effects. In this state,
The inductance value of the multilayer chip inductor 41 is 2
2.2 nH.

【００１６】以上のことからも明らかなように、直方体
の積層チップインダクタを搭載する位置状態によって、
言い換えると、積層チップインダクタの取り付け姿勢に
よって、インダクタンス値の偏差値が大きくなるという
問題点があった。本発明は、直方体の積層チップインダ
クタの取り付け姿勢がどのようであっても、インダクタ
ンス値の偏差値が小になるようにする目的から開発され
たものである。As is apparent from the above, the position of the rectangular parallelepiped multilayer chip inductor is determined by
In other words, there is a problem that the deviation value of the inductance value increases depending on the mounting posture of the multilayer chip inductor. The present invention has been developed for the purpose of reducing the deviation value of the inductance value regardless of the mounting posture of the rectangular parallelepiped multilayer chip inductor.

【００１７】[0017]

【課題を解決するための手段】上述の諸問題を解消する
ため、本発明のチップインダクタは、小形直方体の中央
に一個のコイル形状の内部導体が形成され、この内部導
体の上下各端に、それぞれ外部電極への引き出し用内部
導体が形成されているチップインダクタにおいて、一対
になる前記引き出し用内部導体に対応して、一対になる
磁束補正用内部導体をそれぞれ形成し、前記チップイン
ダクタの内部構造を対称的にしたことを特徴としてい
る。In order to solve the above-mentioned problems, a chip inductor according to the present invention has one coil-shaped inner conductor formed at the center of a small rectangular parallelepiped. In a chip inductor in which an internal conductor for extraction to an external electrode is formed, a pair of internal conductors for magnetic flux correction are formed corresponding to the pair of internal conductors for extraction, respectively. Is symmetrical.

【００１８】さらに詳しく述べると、本発明のチップイ
ンダクタは、低い透磁率の材料からなる小形直方体の中
央に、一個のコイル形状の内部導体が形成され、この内
部導体の上下各端にそれぞれ、外部電極への引き出し用
内部導体が形成されているチップインダクタにおいて、
一対になる前記引き出し用内部導体に対応して、一対に
なる磁束補正用内部導体をそれぞれ形成し、前記チップ
インダクタの内部構造を対称的にしたことを特徴として
いる。More specifically, in the chip inductor of the present invention, a single coil-shaped inner conductor is formed at the center of a small rectangular parallelepiped made of a material having a low magnetic permeability. In a chip inductor in which an internal conductor for leading to an electrode is formed,
A pair of internal conductors for magnetic flux correction are formed corresponding to the pair of internal conductors for extraction, respectively, so that the internal structure of the chip inductor is symmetrical.

【００１９】[0019]

【作用】この結果、チップインダクタの磁束の対称性が
改善されることになって、チップインダクタの取り付け
方向によるインダクタンス値の変化を抑えられることに
なった。言い換えると、直方体であるチップインダクタ
の取り付け位置の姿勢について、左右を入れ替えたり、
あるいは上下を入れ替えても、チップインダクタのイン
ダクタンス値の変化がなくほぼ一定することになった。
すなわち、インダクタンス値の偏差が小さくなった。As a result, the symmetry of the magnetic flux of the chip inductor is improved, and the change in the inductance value due to the mounting direction of the chip inductor can be suppressed. In other words, the orientation of the mounting position of the rectangular parallelepiped chip inductor is switched between left and right,
Or, even if the upper and lower sides are exchanged, the inductance value of the chip inductor does not change and becomes almost constant.
That is, the deviation of the inductance value was reduced.

【００２０】[0020]

【実施例】以下に本発明を、その実施例について、添付
の図面を参照して説明する。図１の（Ａ）は、本発明に
よる積層チップインダクタの実施例を示す斜視図であ
り、図１の（Ｂ）は同上実施例を正面からみた概略的な
断面図であり、図１の（Ｃ）は同上実施例を平面からみ
た概略的な断面図である。BRIEF DESCRIPTION OF THE DRAWINGS The invention will now be described by way of example with reference to the accompanying drawings, in which: FIG. FIG. 1A is a perspective view showing an embodiment of the multilayer chip inductor according to the present invention, and FIG. 1B is a schematic sectional view of the embodiment as viewed from the front, and FIG. FIG. 3C is a schematic sectional view of the embodiment as viewed from above.

【００２１】図中の１は小形の直方体である積層チップ
インダクタ、２は方向識別用のマ−クで、積層チップイ
ンダクタ１の上面一端寄りに形成されている。３、４は
それぞれ外部電極で、積層チップインダクタ１の両端部
をそれぞれ覆って形成されている。また、図中の５、６
はそれぞれ引き出し用の内部導体で、これら一対の内部
導体５、６は一対になる外部電極３、４にそれぞれ接続
されている。９はコイル形状の内部導体で、積層チップ
インダクタ１の中央に形成され、その上下の両端は一対
になる内部導体５、６にそれぞれ接続されている。In the figure, reference numeral 1 denotes a laminated chip inductor, which is a small rectangular parallelepiped, and reference numeral 2 denotes a mark for identifying a direction, which is formed near one end of the upper surface of the laminated chip inductor 1. Reference numerals 3 and 4 denote external electrodes, respectively, which are formed to cover both end portions of the multilayer chip inductor 1, respectively. Also, 5, 6 in the figure
Is a drawing internal conductor, and the pair of internal conductors 5 and 6 are connected to a pair of external electrodes 3 and 4 respectively. Reference numeral 9 denotes a coil-shaped internal conductor, which is formed at the center of the multilayer chip inductor 1 and whose upper and lower ends are connected to a pair of internal conductors 5 and 6, respectively.

【００２２】７、１０は磁束補正用の内部導体で、引き
出し用の内部導体５、６の位置に対応して、内部導体
５、６の無い部分に形成されている。言い換えると、磁
束補正用の内部導体７、１０はダミ−であって、内部導
体５、６、７、１０を四個にすることにより、直方体で
ある積層チップインダクタ１の内部構造を改善してほぼ
対称性にするものである。なお、一対の磁束補正用の内
部導体７、１０はそれぞれ、一対の外部電極３、４にそ
れぞれ接続されている。また、図中の８はそれぞれ積層
チップインダクタ１によって形成される磁束を示してい
る。Reference numerals 7 and 10 denote internal conductors for compensating magnetic flux, which are formed in portions where the internal conductors 5 and 6 are not provided, corresponding to the positions of the internal conductors 5 and 6 for extraction. In other words, the internal conductors 7 and 10 for magnetic flux correction are dummy, and the internal structure of the rectangular parallelepiped laminated chip inductor 1 is improved by reducing the number of the internal conductors 5, 6, 7, and 10 to four. This is to make it almost symmetric. Note that the pair of internal conductors 7 and 10 for magnetic flux correction are connected to the pair of external electrodes 3 and 4, respectively. Also, 8 in the figure indicates the magnetic flux formed by the multilayer chip inductor 1.

【００２３】前述の従来例と比較するため、上述の磁束
補正用の内部導体を用いた積層チップインダクタを作
り、インダクタンス値を測定した。図５の（Ａ）のよう
な配置で、実施例の積層チップインダクタ１を搭載した
場合、この時の積層チップインダクタ１のインダクタン
ス値は、２２．０ｎＨであった。図５の（Ｂ）のような
配置状態で、積層チップインダクタ１を搭載した場合、
この時の積層チップインダクタ１のインダクタンス値
は、２２．１ｎＨであった。図５（Ａ）の基本位置を上
下逆に入れ替えた状態の場合、この時の積層チップイン
ダクタ１のインダクタンス値は、２１．９ｎＨであっ
た。図５（Ｂ）の基本位置を天地逆に入れ替えた状態の
場合、この時の積層チップインダクタ１のインダクタン
ス値は、２２．０ｎＨであった 以下に、実施例と従来例とのインダクタンス値を比較し
た表を、要約して記載する。For comparison with the above-mentioned conventional example, a laminated chip inductor using the above-described internal conductor for magnetic flux correction was manufactured, and the inductance value was measured. When the multilayer chip inductor 1 of the embodiment is mounted in the arrangement as shown in FIG. 5A, the inductance value of the multilayer chip inductor 1 at this time was 22.0 nH. When the multilayer chip inductor 1 is mounted in the arrangement state as shown in FIG.
At this time, the inductance value of the multilayer chip inductor 1 was 22.1 nH. In the case where the basic position in FIG. 5A is reversed, the inductance value of the multilayer chip inductor 1 at this time was 21.9 nH. In the state where the basic position of FIG. 5B is reversed, the inductance value of the multilayer chip inductor 1 at this time was 22.0 nH. The following table is summarized and described.

【００２４】[0024]

【表１】 [Table 1]

【００２５】この表１からも明らかなごとく、本発明に
よる実施例の積層チップインダクタは、磁束の対称性が
改善されており、積層チップインダクタの取り付け方向
が、どのような姿勢であっても、インダクタンスの値に
はほとんど変動が見られなく、安定したインダクタンス
値が示されている。As is clear from Table 1, the multilayer chip inductor of the embodiment according to the present invention has improved symmetry of magnetic flux, so that the mounting direction of the multilayer chip inductor is The value of the inductance hardly fluctuates, indicating a stable inductance value.

【００２６】ここでさらに、本発明による他の実施例を
説明する。図２の（Ａ）は本発明による第二の実施例を
正面から見た概略的な断面図であり、図２の（Ｂ）は同
じ実施例を平面から見た概略的な断面図である。図２の
実施例が、図１の実施例と異なるところは、対になる磁
束補正用の内部導体１７、２０の位置が隅部で対向して
いることにある。言い換えると、図２の実施例は、積層
チップインダクタ２１の中央部に形成される筒形状の内
部導体２９の上下両端の一方が、折り返されているた
め、図２の場合では内部導体２６が折り戻されているた
め、形成される四個の内部導体１７、２０、２５、２６
が、直方体である積層チップインダクタ２１の相対する
隅部に、それぞれが形成されている対称性の場合をしめ
す。A further embodiment according to the present invention will now be described. FIG. 2A is a schematic sectional view of a second embodiment of the present invention as viewed from the front, and FIG. 2B is a schematic sectional view of the same embodiment as viewed from above. . The embodiment of FIG. 2 is different from the embodiment of FIG. 1 in that the positions of the magnetic flux compensating inner conductors 17 and 20 are opposed at corners. In other words, in the embodiment of FIG. 2, since one of the upper and lower ends of the cylindrical internal conductor 29 formed at the center of the multilayer chip inductor 21 is folded, the internal conductor 26 is folded in the case of FIG. The four inner conductors 17, 20, 25, 26 formed
Shows the case of symmetry in which each is formed at opposing corners of the laminated chip inductor 21 which is a rectangular parallelepiped.

【００２７】図３の（Ａ）は本発明による第三の実施例
を正面から見た概略的な断面図であり、図３の（Ｂ）は
同じ実施例を平面から見た概略的な断面図である。図３
の実施例が、図１の実施例と異なるところは、対になる
磁束補正用の内部導体２７、３０の位置が、積層チップ
インダクタ３１の相対する端部中央で対向していること
にある。言い換えると、図３の実施例は、積層チップイ
ンダクタ３１の中央部に形成されるコイル形状の内部導
体３９の上下両端が、それぞれ折り曲げられているた
め、形成される四個の内部導体２７、３０、３５、３６
が、直方体である積層チップインダクタ３１の相対する
端部の中央上下に、それぞれ形成されている対称性の場
合をしめす。FIG. 3A is a schematic sectional view of a third embodiment of the present invention as viewed from the front, and FIG. 3B is a schematic sectional view of the same embodiment as viewed from above. FIG. FIG.
1 is different from the embodiment of FIG. 1 in that the positions of the pair of inner conductors 27 and 30 for magnetic flux correction are opposed to each other at the center of the opposite end of the multilayer chip inductor 31. In other words, in the embodiment of FIG. 3, since the upper and lower ends of the coil-shaped internal conductor 39 formed at the center of the multilayer chip inductor 31 are each bent, the four internal conductors 27 and 30 formed are formed. , 35, 36
Shows the case of symmetry being formed above and below the center of the opposing end of the laminated chip inductor 31 which is a rectangular parallelepiped.

【００２８】[0028]

【発明の効果】以上のごとくなる本発明は、直方体の中
央に一個のコイル形状になる内部導体が形成され、この
内部導体の上下各端に、それぞれ引き出し用の内部導体
が形成されているチップインダクタにおいて、一対にな
る前記引き出し用の内部導体に対応して、一対になる磁
束補正用の内部導体を形成し、前記チップインダクタの
内部構造を対称的にしたことを特徴とするから、チップ
インダクタの磁束の対称性が改善されることになって、
結果として、チップインダクタの取り付け方向によるイ
ンダクタンス値の変化が抑えられることになるという大
きな効果がある。As described above, the present invention provides a chip in which a single coil-shaped internal conductor is formed at the center of a rectangular parallelepiped, and a lead-out internal conductor is formed at each of the upper and lower ends of the internal conductor. In the inductor, a pair of internal conductors for magnetic flux correction are formed corresponding to the pair of lead internal conductors, and the internal structure of the chip inductor is symmetrical. The symmetry of the magnetic flux of
As a result, there is a great effect that a change in the inductance value due to the mounting direction of the chip inductor is suppressed.

【００２９】言い換えると、直方体であるチップインダ
クタの取り付け姿勢位置の左右を入れ替えたり、あるい
は取り付け姿勢位置の上下を入れ替えても、チップイン
ダクタのインダクタンス値の変化がほぼ一定になって、
インダクタンス値の偏差が小さくなり、高周波回路の高
性能化が可能になるという大きな効果が得られる。In other words, even if the mounting position of the rectangular parallelepiped chip inductor is switched left and right or the mounting position is switched up and down, the change in the inductance value of the chip inductor becomes substantially constant.
A large effect is obtained in that the deviation of the inductance value is reduced, and the performance of the high-frequency circuit can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】（Ａ）は本発明による第一の実施例を示す斜視
図、（Ｂ）は同じ実施例を正面からみた概略的な断面
図、（Ｃ）は同上実施例を平面からみた概略的な断面図
である。1A is a perspective view showing a first embodiment of the present invention, FIG. 1B is a schematic sectional view of the same embodiment as viewed from the front, and FIG. 1C is a schematic of the same embodiment as viewed from above. FIG.

【図２】（Ａ）は本発明による第二の実施例を正面から
見た概略的な断面図、（Ｂ）は同じ実施例を平面から見
た概略的な断面図である。FIG. 2A is a schematic cross-sectional view of a second embodiment of the present invention as viewed from the front, and FIG. 2B is a schematic cross-sectional view of the same embodiment as viewed from above.

【図３】（Ａ）は本発明による第三の実施例を正面から
見た概略的な断面図、（Ｂ）は同じ実施例を平面から見
た概略的な断面図である。FIG. 3A is a schematic cross-sectional view of a third embodiment of the present invention as viewed from the front, and FIG. 3B is a schematic cross-sectional view of the same embodiment as viewed from above.

【図４】（Ａ）は従来例をしめす斜視図、（Ｂ）は同じ
従来例を正面からみた概略的な断面図、（Ｃ）は同上従
来例を平面からみた概略的な断面図である。4A is a perspective view showing a conventional example, FIG. 4B is a schematic cross-sectional view of the same conventional example as viewed from the front, and FIG. 4C is a schematic cross-sectional view of the same conventional example as viewed from above. .

【図５】（Ａ）ならびに（Ｂ）はそれぞれ、従来例の使
用状態を説明するための斜視図である。FIGS. 5A and 5B are perspective views each illustrating a state of use of a conventional example.

【図６】（Ａ）ならびに（Ｂ）は、それぞれ従来例の説
明図である。FIGS. 6A and 6B are explanatory diagrams of a conventional example.

【符号の説明】[Explanation of symbols]

１ 積層チップインダクタ ２ 方向識別用のマ−ク ３、４ 外部電極 ５、６ 引き出し用の内部導体 ７、１０ 磁束補正用の内部導体 ９ コイルパタ−ンの内部導体 DESCRIPTION OF SYMBOLS 1 Multilayer chip inductor 2 Mark for direction identification 3, 4 External electrode 5, 6 Internal conductor for drawing out 7, 10 Internal conductor for magnetic flux correction 9 Inner conductor of coil pattern

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 小形直方体の中央に一個のコイル形状の
内部導体が形成され、この内部導体の上下各端に、それ
ぞれ外部電極への引き出し用内部導体が形成されている
チップインダクタにおいて、一対になる前記引き出し用
内部導体に対応して、一対になる磁束補正用内部導体を
それぞれ形成し、前記チップインダクタの内部構造を対
称的にしたことを特徴とするチップインダクタ。1. A chip inductor in which a single coil-shaped internal conductor is formed at the center of a small rectangular parallelepiped, and upper and lower ends of the internal conductor are provided with internal conductors for leading to external electrodes, respectively. A chip inductor, wherein a pair of magnetic flux compensating inner conductors are formed corresponding to the drawing inner conductors, respectively, so that the internal structure of the chip inductor is symmetrical. 【請求項２】 低い透磁率の材料からなる小形直方体の
中央に、一個のコイル形状の内部導体が形成され、この
内部導体の上下各端に、それぞれ外部電極への引き出し
用内部導体が形成されているチップインダクタにおい
て、一対になる前記引き出し用内部導体に対応して、一
対になる磁束補正用内部導体をそれぞれ形成し、前記チ
ップインダクタの内部構造を対称的にしたことを特徴と
するチップインダクタ。2. A small rectangular parallelepiped made of a material having a low magnetic permeability has a coil-shaped inner conductor formed at the center thereof, and an inner conductor for leading to an external electrode is formed at each of the upper and lower ends of the inner conductor. A chip inductor, wherein a pair of magnetic flux compensating inner conductors are respectively formed corresponding to the pair of lead-out inner conductors, and the internal structure of the chip inductor is symmetrical. .