JP3223510B2 - 電子システム - Google Patents
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- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- WABPQHHGFIMREM-RKEGKUSMSA-N lead-214 Chemical compound [214Pb] WABPQHHGFIMREM-RKEGKUSMSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、電子回路に関し、特に、大きなシステム内
で各信号を得る場所に関係なく、ほぼ同期する複数の信
号を得るための方法および構造に関する。
で各信号を得る場所に関係なく、ほぼ同期する複数の信
号を得るための方法および構造に関する。
第5図は、代表的な先行技術の高速コンピュータ・シ
ステムまたは高周波測定システムなどを示す図である。
システム100では、クロック信号などの信号がドライバ
ー101の入力端子99に加えられる。ドライバー101は、複
数の信号をリード線104−1〜104−8に供給しており、
これらのリード線は一般にプリント回路基板のトレース
またはワイヤ・バスとして形成される。もちろん、大部
分のシステムでは、ドライバー101とタイミング信号を
受信しなければならない受信機回路102−1〜102−8と
の間の最短距離は、異なる物理的長さ、静電容量などに
よる異なる伝播遅延を有している。第5図の先行技術例
では、すべてのリード線104−1〜104−8がほぼ同等な
伝播遅延を確実に有するように、リード線104−1〜104
−8のうちのあるものの物理的長さは、電気接続に要求
される最小長さよりも長くなるように調整されている。
ほぼ同時な伝播遅延をもたらすことにより、受信機102
−1〜102−8においてほとんど同等にタイミング・エ
ッジ(timing edges)が起こる。言い換えると、到達す
る信号がほぼ同期するように、ドライバー101によって
与えられる信号が、受信機102−1〜102−8の各々に同
時に到達する。
ステムまたは高周波測定システムなどを示す図である。
システム100では、クロック信号などの信号がドライバ
ー101の入力端子99に加えられる。ドライバー101は、複
数の信号をリード線104−1〜104−8に供給しており、
これらのリード線は一般にプリント回路基板のトレース
またはワイヤ・バスとして形成される。もちろん、大部
分のシステムでは、ドライバー101とタイミング信号を
受信しなければならない受信機回路102−1〜102−8と
の間の最短距離は、異なる物理的長さ、静電容量などに
よる異なる伝播遅延を有している。第5図の先行技術例
では、すべてのリード線104−1〜104−8がほぼ同等な
伝播遅延を確実に有するように、リード線104−1〜104
−8のうちのあるものの物理的長さは、電気接続に要求
される最小長さよりも長くなるように調整されている。
ほぼ同時な伝播遅延をもたらすことにより、受信機102
−1〜102−8においてほとんど同等にタイミング・エ
ッジ(timing edges)が起こる。言い換えると、到達す
る信号がほぼ同期するように、ドライバー101によって
与えられる信号が、受信機102−1〜102−8の各々に同
時に到達する。
あいにくと、リード線104−1〜104−8の物理的長さ
を調整することによる伝播遅延の調整は高くつき、プリ
ント回路基板上のスペースを余分に占め、幾分行きあた
りばったりのものである。さらに、このようにして伝播
遅延を調整するために要求される細心の注意および費用
は、システム構成を変える毎に繰り返さなければならな
い。
を調整することによる伝播遅延の調整は高くつき、プリ
ント回路基板上のスペースを余分に占め、幾分行きあた
りばったりのものである。さらに、このようにして伝播
遅延を調整するために要求される細心の注意および費用
は、システム構成を変える毎に繰り返さなければならな
い。
大きなシステム内の複数の受信回路でほとんど同時に
起こるエッジを有する信号を与えようと試みた別の先行
技術の手法では、第5図のシステムのリード線104−1
〜104−8などのような、特別な長さのシステム・リー
ド線以外の伝播遅延手段が含められている。該伝播遅延
手段はよく知られた技術であり、例えば、Gailbreathの
発明に関してUSP 4,795,985に記述され、本発明の出願
人であるカリフォルニア州パロ・アルトのヒューレット
・パッカード・カンパニーに譲渡された位相ロック・ル
ープ(PLL)遅延手段などがある。
起こるエッジを有する信号を与えようと試みた別の先行
技術の手法では、第5図のシステムのリード線104−1
〜104−8などのような、特別な長さのシステム・リー
ド線以外の伝播遅延手段が含められている。該伝播遅延
手段はよく知られた技術であり、例えば、Gailbreathの
発明に関してUSP 4,795,985に記述され、本発明の出願
人であるカリフォルニア州パロ・アルトのヒューレット
・パッカード・カンパニーに譲渡された位相ロック・ル
ープ(PLL)遅延手段などがある。
〔発明の目的〕 本発明は信号源からの信号を複数の任意の点に配置さ
れた受信機により受信する場合に、これらの受信機から
の出力を、ほぼ同期させるための装置を提供することを
目的とする。
れた受信機により受信する場合に、これらの受信機から
の出力を、ほぼ同期させるための装置を提供することを
目的とする。
本発明の教示に依ると、システム内の距離の離れた複
数のポイントにほぼ同時に複数の信号を与えるための方
法および構造を、違った観点からアプローチしている。
当該信号を伝えるあるリード線に、様々な遅延時間を加
えるための複数の遅延手段を用いるよりも、本発明の教
示に依れば、システム内に該信号の配線をするために2
つの個別のリード線が使用してある。受信回路は、互い
に逆順序で信号を伝える2本のリード線に接続される。
すなわち、第一リード線に接続された第一番目の受信機
は第二リード線に接続された最後の受信機となり、第一
リード線に接続された第二番目の受信機は第二リード線
に接続された最後から二番目の受信機となる、等々であ
る。このようにして、所与の受信機における第一および
第二リード線間の平均伝播遅延はほとんど同じになる。
局部的に得られる信号が、信号源から与えられる2つの
信号に基づいて各受信機ごとに発生される。局部的に発
生された各信号はほぼ同期している。
数のポイントにほぼ同時に複数の信号を与えるための方
法および構造を、違った観点からアプローチしている。
当該信号を伝えるあるリード線に、様々な遅延時間を加
えるための複数の遅延手段を用いるよりも、本発明の教
示に依れば、システム内に該信号の配線をするために2
つの個別のリード線が使用してある。受信回路は、互い
に逆順序で信号を伝える2本のリード線に接続される。
すなわち、第一リード線に接続された第一番目の受信機
は第二リード線に接続された最後の受信機となり、第一
リード線に接続された第二番目の受信機は第二リード線
に接続された最後から二番目の受信機となる、等々であ
る。このようにして、所与の受信機における第一および
第二リード線間の平均伝播遅延はほとんど同じになる。
局部的に得られる信号が、信号源から与えられる2つの
信号に基づいて各受信機ごとに発生される。局部的に発
生された各信号はほぼ同期している。
本発明の一実施例では、2つの位相検出器を用いる位
相ロック・ループを含んだ特定受信機に加えるための局
部信号を発生するために、新規の回路が使用され、位相
検出器の1つは、当該受信機の位置における信号源から
与えられた2つの信号の各々の位相を比較するために用
いられる。
相ロック・ループを含んだ特定受信機に加えるための局
部信号を発生するために、新規の回路が使用され、位相
検出器の1つは、当該受信機の位置における信号源から
与えられた2つの信号の各々の位相を比較するために用
いられる。
第1図は、本発明の教示に従って構築されたシステム
の一実施例を示す図である。第1図のシステム200に
は、局部的に発生されるタイミング信号が各受信機にお
いてほぼ同期するように、複数の受信機202−1〜202−
8に配給されるクロックすなわちタイミング信号などの
信号を出すための信号源201が備えられている。本発明
の教示に従って、2つの信号経路214および215が使用さ
れる。信号経路214は順方向経路と呼ばれ、信号源201か
らの信号出力を、終端251(一般に抵抗器)および順方
向経路214を通し、終端232を介して接地点に伝える。同
様に、逆方向経路215は、信号源201を終端252、逆方向
経路215を通し、終端242を介して接地点に伝える。
の一実施例を示す図である。第1図のシステム200に
は、局部的に発生されるタイミング信号が各受信機にお
いてほぼ同期するように、複数の受信機202−1〜202−
8に配給されるクロックすなわちタイミング信号などの
信号を出すための信号源201が備えられている。本発明
の教示に従って、2つの信号経路214および215が使用さ
れる。信号経路214は順方向経路と呼ばれ、信号源201か
らの信号出力を、終端251(一般に抵抗器)および順方
向経路214を通し、終端232を介して接地点に伝える。同
様に、逆方向経路215は、信号源201を終端252、逆方向
経路215を通し、終端242を介して接地点に伝える。
信号源201から与えられる信号は順方向経路214を通り
任意の位置Xまで進むとき、順方向信号は次の分だけ遅
れる。
任意の位置Xまで進むとき、順方向信号は次の分だけ遅
れる。
ここで、 tf=位置Xにおける順方向経路214での順方向信号の
伝播遅延、 x=信号源201の出力と位置Xとの間の順方向経路214
に沿う物理的距離、 c=光速、および εr=経路214および215に関連する素材(すなわち、
プリント回路基板の素材)の透磁率。
伝播遅延、 x=信号源201の出力と位置Xとの間の順方向経路214
に沿う物理的距離、 c=光速、および εr=経路214および215に関連する素材(すなわち、
プリント回路基板の素材)の透磁率。
同様に、位置Xにおいて順方向経路215を伝わる信号
源201からの同じ信号出力は、次の分だけ遅れる。
源201からの同じ信号出力は、次の分だけ遅れる。
ここで、 tb=位置Xにおける逆方向経路215での逆方向信号の
伝播遅延、および l=順方向経路214の物理的長さ。これは逆方向経路2
15の物理的長さに等しい。
伝播遅延、および l=順方向経路214の物理的長さ。これは逆方向経路2
15の物理的長さに等しい。
式(1)および(2)では、順方向経路214および逆
方向経路215の有効長さが、経路214および215に関連す
る素材の透磁率だけにより、物理的長さから調整される
と仮定されている。本発明の教示に照らして当業者が容
易に理解できるように、必要ならば適切な補正係数を式
(1)および(2)に加えて、静電容量、インダクタン
スなどの他の要因による、順方向経路214および逆方向
経路215における伝播遅延に及ぼす影響を補正すること
ができる。
方向経路215の有効長さが、経路214および215に関連す
る素材の透磁率だけにより、物理的長さから調整される
と仮定されている。本発明の教示に照らして当業者が容
易に理解できるように、必要ならば適切な補正係数を式
(1)および(2)に加えて、静電容量、インダクタン
スなどの他の要因による、順方向経路214および逆方向
経路215における伝播遅延に及ぼす影響を補正すること
ができる。
重要なことは、位置Xにおける平均伝播遅延(tavg)
が次と等しくなることである。
が次と等しくなることである。
式(1)および(2)からのtfおよびtbの値を式
(3)に代入すると、 したがって、平均伝播遅延tavgは、順方向経路214およ
び逆方向経路215により定められるトポロギーに沿う位
置であればどこでも一定であり、順方向経路214の長さ
の半分のポイントにおける順方向信号の伝播遅延に等し
く、同じポイント(すなわち、逆方向経路215の長さの
半分のポイント)における逆方向信号の伝播遅延とも等
しい。
(3)に代入すると、 したがって、平均伝播遅延tavgは、順方向経路214およ
び逆方向経路215により定められるトポロギーに沿う位
置であればどこでも一定であり、順方向経路214の長さ
の半分のポイントにおける順方向信号の伝播遅延に等し
く、同じポイント(すなわち、逆方向経路215の長さの
半分のポイント)における逆方向信号の伝播遅延とも等
しい。
第2図は、信号源201から与えられる信号と、順方向
経路214に沿う所与のポイントにおける順方向信号と、
逆方向経路215に沿う対応する位置における逆方向信号
との間のタイミング関係を示す。重要なことは、経路21
4および215に沿う位置が変わると、第2図に示す順方向
伝播遅延tfおよび逆方向伝播遅延tbが反対に変化する。
すなわち、tfが増加すると、tbが減少したり、その逆も
ある。しかし、特に重要なことは、tavgの値が第1図に
示すトポロギーに沿っていればどこでも一定のままであ
り、順方向伝播遅延tfだけ遅らせる位置Xにおける順方
向リード線214上の信号と、伝播遅延tbだけ遅れる位置
Xにおける逆方向経路215上の信号との中間にある。
経路214に沿う所与のポイントにおける順方向信号と、
逆方向経路215に沿う対応する位置における逆方向信号
との間のタイミング関係を示す。重要なことは、経路21
4および215に沿う位置が変わると、第2図に示す順方向
伝播遅延tfおよび逆方向伝播遅延tbが反対に変化する。
すなわち、tfが増加すると、tbが減少したり、その逆も
ある。しかし、特に重要なことは、tavgの値が第1図に
示すトポロギーに沿っていればどこでも一定のままであ
り、順方向伝播遅延tfだけ遅らせる位置Xにおける順方
向リード線214上の信号と、伝播遅延tbだけ遅れる位置
Xにおける逆方向経路215上の信号との中間にある。
第2図には、信号源201が方形波出力信号を出すとき
の第1図のシステム200内の信号間の関係を示すが、信
号源201が方形波以外の出力信号、例えば、正弦波、三
角波、のこぎり波、または非常に複雑なアナログまたは
デジタル・データ信号などをもたらすときにも、このタ
イミング関係は同等に当てはまる。
の第1図のシステム200内の信号間の関係を示すが、信
号源201が方形波以外の出力信号、例えば、正弦波、三
角波、のこぎり波、または非常に複雑なアナログまたは
デジタル・データ信号などをもたらすときにも、このタ
イミング関係は同等に当てはまる。
第3図は、本発明の教示に従って構築された回路の一
実施例の概略図であり、順方向信号および逆方向信号を
第1図の順方向経路214および逆方向経路215から取り出
す位置とは無関係に、その出力端子406上に、一定伝播
遅延tavgで、信号源201(第1図)の出力信号に対応す
る信号を与えるのに適している。第3図の実施例では位
相ロック・ループを用いているので、第1図の信号源20
1から与えられる信号は、第3図の回路を利用するため
に、位相ロックのできる信号でなければならない。しか
し、本発明の教示は、位相ロックのできない信号にも同
様に適用されるので、その場合には、信号源201から与
えられ一定遅延tavgを有する信号に対応する局部的に発
生される信号を与えるために、第3図に示す以外の回路
を用いなければならない。
実施例の概略図であり、順方向信号および逆方向信号を
第1図の順方向経路214および逆方向経路215から取り出
す位置とは無関係に、その出力端子406上に、一定伝播
遅延tavgで、信号源201(第1図)の出力信号に対応す
る信号を与えるのに適している。第3図の実施例では位
相ロック・ループを用いているので、第1図の信号源20
1から与えられる信号は、第3図の回路を利用するため
に、位相ロックのできる信号でなければならない。しか
し、本発明の教示は、位相ロックのできない信号にも同
様に適用されるので、その場合には、信号源201から与
えられ一定遅延tavgを有する信号に対応する局部的に発
生される信号を与えるために、第3図に示す以外の回路
を用いなければならない。
再び第3図を参照すると、回路400は、2つの位相検
出器401および402を含む位相ロック・ループとみなすこ
とができる。第3図に示す実施例では、位相検出器401
および402は排他的ORゲートとして示されている。位相
検出器401の1つの入力リード線は順方向経路信号214
(第1図)に接続され、位相検出器402の対応する入力
リード線は逆方向信号経路215に接続されている。位相
検出器401および402の他の入力リード線は一緒にされ、
フィードバック・リード線405を通して電圧制御発振器
(VCO)404の出力リード線に接続されている。位相検出
器401および402の出力リード線は総和増幅器および低域
通過フィルター403の入力リード線に接続され、その出
力信号はVCO 404の制御入力端子に加えられる。
出器401および402を含む位相ロック・ループとみなすこ
とができる。第3図に示す実施例では、位相検出器401
および402は排他的ORゲートとして示されている。位相
検出器401の1つの入力リード線は順方向経路信号214
(第1図)に接続され、位相検出器402の対応する入力
リード線は逆方向信号経路215に接続されている。位相
検出器401および402の他の入力リード線は一緒にされ、
フィードバック・リード線405を通して電圧制御発振器
(VCO)404の出力リード線に接続されている。位相検出
器401および402の出力リード線は総和増幅器および低域
通過フィルター403の入力リード線に接続され、その出
力信号はVCO 404の制御入力端子に加えられる。
回路400の動作を次に述べる。位相検出器401は、VCO
404の出力信号の位相と、順方向経路214の指定位置にお
ける順方向信号の位相とを比較する。同様に、位相検出
器402は、VCO 404の出力信号の位相と、逆方向リード線
215の、対応する位置における逆方向信号の位相とを比
較する。位相検出器401および402からの出力信号は、総
和増幅器により総和され低域通過フィルター403によっ
てろ波されて、VCO 404の出力周波数を制御する低周波
制御電圧を与える。この構成では、VCO 404が出力信号
を与え、該出力信号は仮想信号tavg(第2図)に関して
位相が90゜ずれてロックされる。
404の出力信号の位相と、順方向経路214の指定位置にお
ける順方向信号の位相とを比較する。同様に、位相検出
器402は、VCO 404の出力信号の位相と、逆方向リード線
215の、対応する位置における逆方向信号の位相とを比
較する。位相検出器401および402からの出力信号は、総
和増幅器により総和され低域通過フィルター403によっ
てろ波されて、VCO 404の出力周波数を制御する低周波
制御電圧を与える。この構成では、VCO 404が出力信号
を与え、該出力信号は仮想信号tavg(第2図)に関して
位相が90゜ずれてロックされる。
重要なことは、VCO 404からの出力信号が位相ロック
されて、トポロギー回路400内のどこに接続されている
かとは無関係に、信号源201の出力信号から一定伝播遅
延tavgを有する出力信号を与えることである。したがっ
て、再び第1図を参照すれば、複数の受信機202−1〜2
02−8の各々には対応する回路400(第3図)を含んで
おり、該回路は、ほぼ同期する、すなわち同じ伝播遅延
tavgを有する信号源201から与えられた信号に対応する
信号をもたらしている。
されて、トポロギー回路400内のどこに接続されている
かとは無関係に、信号源201の出力信号から一定伝播遅
延tavgを有する出力信号を与えることである。したがっ
て、再び第1図を参照すれば、複数の受信機202−1〜2
02−8の各々には対応する回路400(第3図)を含んで
おり、該回路は、ほぼ同期する、すなわち同じ伝播遅延
tavgを有する信号源201から与えられた信号に対応する
信号をもたらしている。
本発明の別の実施例では、位相検出器401および402は
さらに複雑な位相検出器にしてあり、例えば、入力信号
の周波数および位相をVCO 404からの出力信号に関して
検出する位相検出器になっている。そのような先行技術
の1つの位相検出器がモトローラMC14568Bデバイスの一
部として備えられている。
さらに複雑な位相検出器にしてあり、例えば、入力信号
の周波数および位相をVCO 404からの出力信号に関して
検出する位相検出器になっている。そのような先行技術
の1つの位相検出器がモトローラMC14568Bデバイスの一
部として備えられている。
第4図は、本発明の教示に従って構築されたシステム
の別の実施例を示す図である。第4図のシステム500に
は信号源501があり、該信号源は複数の受信機502−1〜
502−8に配給される信号を供給する。本発明の教示に
従って、単一の信号経路514が使用され、各受信機502−
1〜502−8は信号経路514上の2つの位置から入力信号
を受信する。このようにして、xを、信号源501と、受
信機502−1〜502−8の所与の1つの第一リード線との
間の距離とし、lを、信号源501から終端522までの経路
514の物理的長さであると仮定すると、式(1)および
(2)を第4図の実施例に対して当てはめることができ
る。したがって、導き出された式(3)および(4)も
第4図の実施例に適用される。このようにして、複数の
受信機502−1〜502−8に伝送するために単一の信号経
路514が使用され、該受信機は、信号源501から与えられ
るほぼ同期する信号の関数として局部的に得られる信号
を与えることができる。
の別の実施例を示す図である。第4図のシステム500に
は信号源501があり、該信号源は複数の受信機502−1〜
502−8に配給される信号を供給する。本発明の教示に
従って、単一の信号経路514が使用され、各受信機502−
1〜502−8は信号経路514上の2つの位置から入力信号
を受信する。このようにして、xを、信号源501と、受
信機502−1〜502−8の所与の1つの第一リード線との
間の距離とし、lを、信号源501から終端522までの経路
514の物理的長さであると仮定すると、式(1)および
(2)を第4図の実施例に対して当てはめることができ
る。したがって、導き出された式(3)および(4)も
第4図の実施例に適用される。このようにして、複数の
受信機502−1〜502−8に伝送するために単一の信号経
路514が使用され、該受信機は、信号源501から与えられ
るほぼ同期する信号の関数として局部的に得られる信号
を与えることができる。
以上説明したように、本発明を用いることにより、信
号源からの信号を複数の任意の点に配置された受信機に
より受信する場合、これらの受信機からの出力をほぼ同
期させることができる。
号源からの信号を複数の任意の点に配置された受信機に
より受信する場合、これらの受信機からの出力をほぼ同
期させることができる。
第1図は本発明の教示に従って構築された一実施例を示
す図である。 第2図は該一実施例の動作を説明するためのタイミング
図である。 第3図は第1図に示された各受信機内に備えられる回路
の一実施例を示すブロック図である。 第4図は本発明の教示に従って構築された別の実施例を
示す図である。 第5図はリード線長を調節することによって伝播遅延を
揃えるための従来例を示す図である。 201:信号源 201−1〜202−8:受信機 214:順方向経路、215:逆方向経路 232、242、251、252:終端
す図である。 第2図は該一実施例の動作を説明するためのタイミング
図である。 第3図は第1図に示された各受信機内に備えられる回路
の一実施例を示すブロック図である。 第4図は本発明の教示に従って構築された別の実施例を
示す図である。 第5図はリード線長を調節することによって伝播遅延を
揃えるための従来例を示す図である。 201:信号源 201−1〜202−8:受信機 214:順方向経路、215:逆方向経路 232、242、251、252:終端
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 13/42 350 G06F 1/10
Claims (2)
- 【請求項1】初期信号を発生する信号源と、 それぞれ、第1と第2の入力リード線を有する複数の受
信機であって、前記初期信号に対応し該初期信号から所
定の時間だけそれぞれ遅延した複数の局部発生信号のう
ち関連する1つの利用を必要とする複数の受信機と、 前記初期信号を受信する受信端を有する単一の信号経路
であって、前記複数の受信機の第1の入力リード線の各
々が、前記信号経路に沿った第1の複数の位置の関連す
る1つにおいて、該信号経路に接続されていて、前記受
信機の各々が、前記信号源と前記位置との間において、
関連する不等の第1の伝搬遅延を有するようになってお
り、前記複数の受信機の第2の入力リード線の各々が、
前記信号経路に沿った第2の複数の位置の関連する1つ
において、該信号経路に接続されていて、前記受信機の
各々が、前記信号源と前記位置との間において、関連す
る不等の第2の伝搬遅延を有するようになっている、前
記信号経路と、 それぞれ、前記受信機の1つと関連しており、前記第1
と第2の入力リード線における前記初期信号を組み合わ
せて、前記初期信号に対応し前記受信機に関連した前記
第1の伝搬遅延と前記第2の伝搬遅延との平均に等し
い、前記初期信号からの伝搬遅延を有する局部発生信号
を発生する複数の手段と、 を備えて成る電子システム。 - 【請求項2】各受信機に関して、前記信号源と前記受信
機に関連した前記第1および第2の位置との間の距離の
和が、他の各受信機に関連した該和とほぼ等しいことを
特徴とする、請求項(1)に記載の電子システム。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1301261C (en) * | 1988-04-27 | 1992-05-19 | Wayne D. Grover | Method and apparatus for clock distribution and for distributed clock synchronization |
IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
DE4345604B3 (de) * | 1992-03-06 | 2012-07-12 | Rambus Inc. | Vorrichtung zur Kommunikation mit einem DRAM |
JP3194314B2 (ja) * | 1993-04-28 | 2001-07-30 | ソニー株式会社 | 同期型回路 |
US5570054A (en) * | 1994-09-26 | 1996-10-29 | Hitachi Micro Systems, Inc. | Method and apparatus for adaptive clock deskewing |
US5570053A (en) * | 1994-09-26 | 1996-10-29 | Hitachi Micro Systems, Inc. | Method and apparatus for averaging clock skewing in clock distribution network |
US6046840A (en) | 1995-06-19 | 2000-04-04 | Reflectivity, Inc. | Double substrate reflective spatial light modulator with self-limiting micro-mechanical elements |
US5852640A (en) * | 1995-06-26 | 1998-12-22 | Kliza; Phillip S. | Clock distribution apparatus with current sensed skew cancelling |
US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
US5712882A (en) * | 1996-01-03 | 1998-01-27 | Credence Systems Corporation | Signal distribution system |
US5734685A (en) * | 1996-01-03 | 1998-03-31 | Credence Systems Corporation | Clock signal deskewing system |
US5892981A (en) * | 1996-10-10 | 1999-04-06 | Hewlett-Packard Company | Memory system and device |
KR100284741B1 (ko) * | 1998-12-18 | 2001-03-15 | 윤종용 | 로컬클럭 신호 발생회로 및 방법, 내부클럭신호 발생회로 및방법,이를 이용한 반도체 메모리 장치 |
US7035269B2 (en) * | 2000-02-02 | 2006-04-25 | Mcgill University | Method and apparatus for distributed synchronous clocking |
JP3498069B2 (ja) * | 2000-04-27 | 2004-02-16 | Necエレクトロニクス株式会社 | クロック制御回路および方法 |
US7099065B2 (en) * | 2000-08-03 | 2006-08-29 | Reflectivity, Inc. | Micromirrors with OFF-angle electrodes and stops |
US6563358B1 (en) | 2000-09-20 | 2003-05-13 | Nortel Networks Limited | Technique for distributing common phase clock signals |
US6898726B1 (en) | 2000-11-15 | 2005-05-24 | Micron Technology, Inc. | Memory system that sets a predetermined phase relationship between read and write clock signals at a bus midpoint for a plurality of spaced device locations |
US7405860B2 (en) * | 2002-11-26 | 2008-07-29 | Texas Instruments Incorporated | Spatial light modulators with light blocking/absorbing areas |
US20040232956A1 (en) * | 2003-05-22 | 2004-11-25 | Rambus Inc | Synchronized clocking |
US6861884B1 (en) * | 2003-08-04 | 2005-03-01 | Rambus Inc. | Phase synchronization for wide area integrated circuits |
US7787170B2 (en) * | 2004-06-15 | 2010-08-31 | Texas Instruments Incorporated | Micromirror array assembly with in-array pillars |
US7113322B2 (en) * | 2004-06-23 | 2006-09-26 | Reflectivity, Inc | Micromirror having offset addressing electrode |
US7324403B2 (en) * | 2004-09-24 | 2008-01-29 | Intel Corporation | Latency normalization by balancing early and late clocks |
US7092143B2 (en) * | 2004-10-19 | 2006-08-15 | Reflectivity, Inc | Micromirror array device and a method for making the same |
US7295363B2 (en) | 2005-04-08 | 2007-11-13 | Texas Instruments Incorporated | Optical coating on light transmissive substrates of micromirror devices |
US7233274B1 (en) | 2005-12-20 | 2007-06-19 | Impinj, Inc. | Capacitive level shifting for analog signal processing |
US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
CN103209154B (zh) | 2007-07-20 | 2016-12-28 | 蓝色多瑙河***公司 | 利用相位同步本地载波产生多点信号的方法和*** |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3876983A (en) * | 1974-04-29 | 1975-04-08 | Ibm | Synchronous disconnection and rearrangement |
US4541100A (en) * | 1981-05-15 | 1985-09-10 | Tektronix, Inc. | Apparatus including a programmable set-up and hold feature |
JPS6030898B2 (ja) * | 1981-05-15 | 1985-07-19 | テクトロニクス・インコ−ポレイテツド | ロジツク・アナライザの入力装置 |
AU549343B2 (en) * | 1981-06-08 | 1986-01-23 | British Telecommunications Public Limited Company | Phase locking |
FR2526250B1 (fr) * | 1982-04-30 | 1988-05-13 | Labo Electronique Physique | Procede de calage temporel automatique de stations dans un systeme de transmission par multiplex et de traitement de donnees |
US4604582A (en) * | 1985-01-04 | 1986-08-05 | Lockheed Electronics Company, Inc. | Digital phase correlator |
DE3578905D1 (de) * | 1985-04-23 | 1990-08-30 | Ibm | Nebenanschlussanordnung und verfahren zum stationsanschliessen fuer ein ringkommunikationssystem. |
CA1297171C (en) * | 1986-04-01 | 1992-03-10 | Samuel Howard Gailbreath Jr. | Digital phase lock loop |
US4795985A (en) * | 1986-04-01 | 1989-01-03 | Hewlett-Packard Company | Digital phase lock loop |
DE3629931A1 (de) * | 1986-09-03 | 1988-03-10 | Philips Patentverwaltung | Hierarchisches synchronisationsverfahren und schaltungsanordnung fuer vermittlungsstellen eines vermaschten fernmeldenetzes |
-
1989
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-
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