JP3222556B2 - 電極形成方法 - Google Patents
電極形成方法Info
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- JP3222556B2 JP3222556B2 JP18088392A JP18088392A JP3222556B2 JP 3222556 B2 JP3222556 B2 JP 3222556B2 JP 18088392 A JP18088392 A JP 18088392A JP 18088392 A JP18088392 A JP 18088392A JP 3222556 B2 JP3222556 B2 JP 3222556B2
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Description
【０００１】
【産業上の利用分野】本発明は電極形成方法に関する。
さらに詳しくは化合物半導体を使った、HighElectron M
obility Transistor（ＨＥＭＴ）のオーミック電極形成
方法に関する。
さらに詳しくは化合物半導体を使った、HighElectron M
obility Transistor（ＨＥＭＴ）のオーミック電極形成
方法に関する。
【０００２】
【従来の技術】従来のオーミック電極形成方法を、図２
に示す。図２において２１は半絶縁性ＩｎＰ基板、２２
はアンドープＩｎＧａＡｓ層（２００ｎｍ）、２３はア
ンドープＩｎＡｌＡｓスペーサー層（１０ｎｍ）、２４
はＳｉのドープ量が５×１０18ｉｏｎｓ／ｃｍ3のＩｎ
ＡｌＡｓドナー層（５０ｎｍ）、２５はアンドープＩｎ
ＡｌＡｓショットキー層（３００ｎｍ）、２６はＳｉの
ドープ量が５×１０18ｉｏｎｓ／ｃｍ3のＩｎＧａＡｓ
キャップ層（１０ｎｍ）であり、２２のアンドープＩｎ
ＧａＡｓ層が第１の半導体層２３、２４及び２５のＩｎ
ＡｌＡｓ層が第２の半導体層、２６のＳｉドープＩｎＧ
ａＡｓ層が第３の半導体層に相当する。
に示す。図２において２１は半絶縁性ＩｎＰ基板、２２
はアンドープＩｎＧａＡｓ層（２００ｎｍ）、２３はア
ンドープＩｎＡｌＡｓスペーサー層（１０ｎｍ）、２４
はＳｉのドープ量が５×１０18ｉｏｎｓ／ｃｍ3のＩｎ
ＡｌＡｓドナー層（５０ｎｍ）、２５はアンドープＩｎ
ＡｌＡｓショットキー層（３００ｎｍ）、２６はＳｉの
ドープ量が５×１０18ｉｏｎｓ／ｃｍ3のＩｎＧａＡｓ
キャップ層（１０ｎｍ）であり、２２のアンドープＩｎ
ＧａＡｓ層が第１の半導体層２３、２４及び２５のＩｎ
ＡｌＡｓ層が第２の半導体層、２６のＳｉドープＩｎＧ
ａＡｓ層が第３の半導体層に相当する。
【０００３】まず始めに図２−１のようにオーミック電
極形成用レジストパターン２９を通常のフォト工程にて
エピタキシャル成長基板上のＳｉＮ膜２７上に形成す
る。その後図２−２に示すようにこのレジストパターン
２９をエッチングマスクとしてＳｉＮ膜２７をエッチン
グする。この際、バッファードＨＦによるウエットエッ
チングを用いても、ＣＨ3、ＣＨＦ4等のガスによるドラ
イエッチングを用いてもよい。しかし、ドライエッチン
グの際そのエッチング断面形状が異方性をもつようなエ
ッチングを行った場合、エッチングダメージによりＳｉ
ドープＩｎＧａＡｓキャップ層２６表面が損傷を受けオ
ーミック電極のコンタクト抵抗が増加してしまうという
ような問題が生じるので、ドライエッチングを用いる場
合は、ダメージフリーの等方性エッチングの条件でエッ
チングする必要がある。
極形成用レジストパターン２９を通常のフォト工程にて
エピタキシャル成長基板上のＳｉＮ膜２７上に形成す
る。その後図２−２に示すようにこのレジストパターン
２９をエッチングマスクとしてＳｉＮ膜２７をエッチン
グする。この際、バッファードＨＦによるウエットエッ
チングを用いても、ＣＨ3、ＣＨＦ4等のガスによるドラ
イエッチングを用いてもよい。しかし、ドライエッチン
グの際そのエッチング断面形状が異方性をもつようなエ
ッチングを行った場合、エッチングダメージによりＳｉ
ドープＩｎＧａＡｓキャップ層２６表面が損傷を受けオ
ーミック電極のコンタクト抵抗が増加してしまうという
ような問題が生じるので、ドライエッチングを用いる場
合は、ダメージフリーの等方性エッチングの条件でエッ
チングする必要がある。
【０００４】その後図２−３に示すようにＡｕＧｅ（１
００ｎｍ）／Ｎｉ（１０ｎｍ）／Ａｕ（１００ｎｍ）２
８を抵抗加熱蒸着機を用いて連続蒸着する。この際Ａｕ
ＧｅのＧｅ重量％は１２％のものを用いた。その後図２
−４に示すようにアセトン等の有機溶剤を用いてリフト
オフを行い、かつＯ2プラズマアッシングをへてＳｉＮ
膜２７表面に残留しているレジストを完全に除去した。
００ｎｍ）／Ｎｉ（１０ｎｍ）／Ａｕ（１００ｎｍ）２
８を抵抗加熱蒸着機を用いて連続蒸着する。この際Ａｕ
ＧｅのＧｅ重量％は１２％のものを用いた。その後図２
−４に示すようにアセトン等の有機溶剤を用いてリフト
オフを行い、かつＯ2プラズマアッシングをへてＳｉＮ
膜２７表面に残留しているレジストを完全に除去した。
【０００５】その後ＳｉＮ膜３２を１００ｎｍ堆積し
（図２−５）、この状態で３００℃で１分のアロイ処理
を行い、２３、２４、２５及び２６の半導体層を介して
ＡｕＧｅ（１００ｎｍ）／Ｎｉ（１０ｎｍ）／Ａｕ（１
００ｎｍ）と２２のアンドープＩｎＧａＡｓ層中に形成
されている２次元電子とを電気的にオーミック接続させ
オーミック電極を得る。アロイ工程の前にＳｉＮ膜３２
を１００ｎｍ堆積するのは、オーミック電極端のエピタ
キシャル基板露出部分を保護することが目的である。図
４に従来技術で形成したオーミック電極のコンタクト抵
抗とアロイ温度との関係を示す。アロイ時間は総て１分
としＮ2雰囲気にてアロイを行った。図４にて示されて
いるように従来技術を用いた場合３００℃が最適アロイ
温度であり、その時のコンタクト抵抗としては０．３Ω
・ｍｍが得られている。
（図２−５）、この状態で３００℃で１分のアロイ処理
を行い、２３、２４、２５及び２６の半導体層を介して
ＡｕＧｅ（１００ｎｍ）／Ｎｉ（１０ｎｍ）／Ａｕ（１
００ｎｍ）と２２のアンドープＩｎＧａＡｓ層中に形成
されている２次元電子とを電気的にオーミック接続させ
オーミック電極を得る。アロイ工程の前にＳｉＮ膜３２
を１００ｎｍ堆積するのは、オーミック電極端のエピタ
キシャル基板露出部分を保護することが目的である。図
４に従来技術で形成したオーミック電極のコンタクト抵
抗とアロイ温度との関係を示す。アロイ時間は総て１分
としＮ2雰囲気にてアロイを行った。図４にて示されて
いるように従来技術を用いた場合３００℃が最適アロイ
温度であり、その時のコンタクト抵抗としては０．３Ω
・ｍｍが得られている。
【０００６】
【発明が解決しようとする課題】図２−１〜５に示され
ている従来の方法により形成されたオーミック電極には
以下のような問題がある。図２−２の工程の際そのＳｉ
Ｎ膜２７のエッチングに等方性エッチングを用いている
ため、オーミック電極２８とＳｉＮ膜２７との間に間隙
が生じてしまう。この間隙の幅は製造プロセスにもよる
が０．３〜０．５μｍ程度になってしまう。従ってこの
部分はＳｉドープＩｎＧａＡｓキャップ層２６の表面が
オーミックメタル蒸着後も露出してしまうことになる
（図２−３参照）。このような状態でリフトオフおよび
その後のＯ2プラズマアッシングを行わざるを得ず、こ
れらの工程の際ＳｉドープＩｎＧａＡｓキャップ層２６
の表面が表面酸化等のダメージを受け、オーミック電極
間の抵抗の増大につながっている。このような状態でオ
ーミック電極間のコンタクト抵抗を通常のTransumissio
n Line Method法（ＴＬＭ法）にて評価した場合、オー
ミック電極端の高抵抗層を介して評価することになり、
見掛け上オーミック電極のコンタクト抵抗の増加として
現れてくる。図４の結果はこのような状態で評価した結
果である。
ている従来の方法により形成されたオーミック電極には
以下のような問題がある。図２−２の工程の際そのＳｉ
Ｎ膜２７のエッチングに等方性エッチングを用いている
ため、オーミック電極２８とＳｉＮ膜２７との間に間隙
が生じてしまう。この間隙の幅は製造プロセスにもよる
が０．３〜０．５μｍ程度になってしまう。従ってこの
部分はＳｉドープＩｎＧａＡｓキャップ層２６の表面が
オーミックメタル蒸着後も露出してしまうことになる
（図２−３参照）。このような状態でリフトオフおよび
その後のＯ2プラズマアッシングを行わざるを得ず、こ
れらの工程の際ＳｉドープＩｎＧａＡｓキャップ層２６
の表面が表面酸化等のダメージを受け、オーミック電極
間の抵抗の増大につながっている。このような状態でオ
ーミック電極間のコンタクト抵抗を通常のTransumissio
n Line Method法（ＴＬＭ法）にて評価した場合、オー
ミック電極端の高抵抗層を介して評価することになり、
見掛け上オーミック電極のコンタクト抵抗の増加として
現れてくる。図４の結果はこのような状態で評価した結
果である。
【０００７】
【課題を解決するための手段】かくしてこの発明によれ
ば、半導体層を有する半導体基板上に絶縁膜を形成する
工程と、該絶縁膜上に第１のレジストパターンを形成す
る工程と、該第１のレジストパターンをエッチングマス
クとして、半導体層が露出しないようにエッチングを行
う工程と、前記第１のレジストパターンを除去し、次に
前記第１のレジストパターンの面積より小さくなるよう
に前記絶縁膜上に第２のレジストパターンを形成する工
程と、該第２のレジストパターンをエッチングマスクと
して、前記半導体層が露出するように等方性エッチング
を行い、前記第２のレジストパターンによる開口に対し
前記等方性エッチングによってできた前記絶縁膜の開口
の方を大きくする工程と、前記半導体層を露出させた領
域にオーミック電極を絶縁膜と重なるように形成する工
程と、リフトオフ法により、前記第２のレジストパター
ン上に形成された前記オーミック電極を除去する工程と
を、順次行うことを特徴とする電極形成方法が提供され
る。
ば、半導体層を有する半導体基板上に絶縁膜を形成する
工程と、該絶縁膜上に第１のレジストパターンを形成す
る工程と、該第１のレジストパターンをエッチングマス
クとして、半導体層が露出しないようにエッチングを行
う工程と、前記第１のレジストパターンを除去し、次に
前記第１のレジストパターンの面積より小さくなるよう
に前記絶縁膜上に第２のレジストパターンを形成する工
程と、該第２のレジストパターンをエッチングマスクと
して、前記半導体層が露出するように等方性エッチング
を行い、前記第２のレジストパターンによる開口に対し
前記等方性エッチングによってできた前記絶縁膜の開口
の方を大きくする工程と、前記半導体層を露出させた領
域にオーミック電極を絶縁膜と重なるように形成する工
程と、リフトオフ法により、前記第２のレジストパター
ン上に形成された前記オーミック電極を除去する工程と
を、順次行うことを特徴とする電極形成方法が提供され
る。
【０００８】本発明の半導体装置は基板上に低不純物濃
度の第１の半導体層と第１の半導体層上に形成された第
１の半導体層よりも電子親和力が小さくかつ禁制帯幅が
大きくその内部に高不純物濃度層を持つ第２の半導体層
と第２の半導体層上に形成された第３の半導体層及び第
１の半導体層内の第２の半導体層側のヘテロ接合界面に
２次元的に分布する電子に対し第２、第３の半導体層を
介しオーミック接合により対峙している電極から構成さ
れる。半導体基板としては、半絶縁性の基板が使用で
き、例えばＧａＡｓ、ＩｎＰ等が挙げられる。また使用
できる半導体層はＩｎＡｌＡｓ／ＩｎＧａＡｓ、ＡｌＧ
ａＡｓ／ＧａＡｓ、ＡｌＧａＡｓ／ＩｎＧａＡｓ、Ｉｎ
ＡｌＡｓ／ＩｎＰ等からなる組合せを用いることができ
る。
度の第１の半導体層と第１の半導体層上に形成された第
１の半導体層よりも電子親和力が小さくかつ禁制帯幅が
大きくその内部に高不純物濃度層を持つ第２の半導体層
と第２の半導体層上に形成された第３の半導体層及び第
１の半導体層内の第２の半導体層側のヘテロ接合界面に
２次元的に分布する電子に対し第２、第３の半導体層を
介しオーミック接合により対峙している電極から構成さ
れる。半導体基板としては、半絶縁性の基板が使用で
き、例えばＧａＡｓ、ＩｎＰ等が挙げられる。また使用
できる半導体層はＩｎＡｌＡｓ／ＩｎＧａＡｓ、ＡｌＧ
ａＡｓ／ＧａＡｓ、ＡｌＧａＡｓ／ＩｎＧａＡｓ、Ｉｎ
ＡｌＡｓ／ＩｎＰ等からなる組合せを用いることができ
る。
【０００９】このような半導体層上にプラズマＣＶＤ
法、ＣＶＤ法等を用いて絶縁膜を２００〜３００ｎｍ形
成する。絶縁膜としては窒化珪素膜、酸化珪素膜等が挙
げられる。次に、絶縁膜を積層した基板に、オーミック
電極を形成するために所望の領域に、通常のフォト工程
によって第１のレジストパターンを形成する。この第１
のレジストパターンに使用されるレジスト剤としては、
例えば東京応化製OFPR800が使用できる。さらに第１の
レジストパターンをマスクとしてエッチングするが、こ
のエッチングとしては、種々のエッチング方法例えばＣ
Ｆ4 による等方性ドライエッチング、ＨＦ等による等方
性ウエットエッチングが使用できるが、バッファードＨ
Ｆ等を用いての等方性ウエットエッチングが好ましい。
エッチング手順としては、最初のエッチングで約半分の
深さの絶縁膜を取り除く。この際のエッチングの深さの
制御はそれほど厳しくしなくても良く、バッファードＨ
Ｆを用いたウエットエッチングでも十分に制御可能であ
る。次に上記第１のレジストパターンを取り除き、２回
目のエッチングを行うために、新たに第２のレジストパ
ターンを形成する。この第２のレジストパターンに使用
されるレジスト剤としては、東京応化製OFPR800が使用
できる。この第２のレジストパターンは第１のレジスト
パターンよりも例えば０．２μｍ小さくする。この第２
のレジストパターンをマスクとして２回目のエッチング
で半導体層を露出させる。この２回目のエッチングとし
ては、種々のエッチング方法例えばＣＦ4 による等方性
ドライエッチング、ＨＦ等による等方性ウエットエッチ
ングが使用できるが、バッファードＨＦ等を用いての等
方性ウエットエッチングが好ましい。さらにこのとき２
回目のエッチングで取り除く絶縁膜の面積は、最初のエ
ッチングで取り除く絶縁膜の面積より大きくしなければ
ならない。この２回のエッチングによってレジストパタ
ーン端の絶縁膜が１部残った形状になる。
法、ＣＶＤ法等を用いて絶縁膜を２００〜３００ｎｍ形
成する。絶縁膜としては窒化珪素膜、酸化珪素膜等が挙
げられる。次に、絶縁膜を積層した基板に、オーミック
電極を形成するために所望の領域に、通常のフォト工程
によって第１のレジストパターンを形成する。この第１
のレジストパターンに使用されるレジスト剤としては、
例えば東京応化製OFPR800が使用できる。さらに第１の
レジストパターンをマスクとしてエッチングするが、こ
のエッチングとしては、種々のエッチング方法例えばＣ
Ｆ4 による等方性ドライエッチング、ＨＦ等による等方
性ウエットエッチングが使用できるが、バッファードＨ
Ｆ等を用いての等方性ウエットエッチングが好ましい。
エッチング手順としては、最初のエッチングで約半分の
深さの絶縁膜を取り除く。この際のエッチングの深さの
制御はそれほど厳しくしなくても良く、バッファードＨ
Ｆを用いたウエットエッチングでも十分に制御可能であ
る。次に上記第１のレジストパターンを取り除き、２回
目のエッチングを行うために、新たに第２のレジストパ
ターンを形成する。この第２のレジストパターンに使用
されるレジスト剤としては、東京応化製OFPR800が使用
できる。この第２のレジストパターンは第１のレジスト
パターンよりも例えば０．２μｍ小さくする。この第２
のレジストパターンをマスクとして２回目のエッチング
で半導体層を露出させる。この２回目のエッチングとし
ては、種々のエッチング方法例えばＣＦ4 による等方性
ドライエッチング、ＨＦ等による等方性ウエットエッチ
ングが使用できるが、バッファードＨＦ等を用いての等
方性ウエットエッチングが好ましい。さらにこのとき２
回目のエッチングで取り除く絶縁膜の面積は、最初のエ
ッチングで取り除く絶縁膜の面積より大きくしなければ
ならない。この２回のエッチングによってレジストパタ
ーン端の絶縁膜が１部残った形状になる。
【００１０】この後、オーミック電極を形成するため
に、蒸着法等によって電極を形成する物質を積層する。
この際エッチングされずに残った絶縁膜の１部と重なる
ように積層する。オーミック電極に使用される物質とし
て、ＡｕＧｅ／Ｎｉ／Ａｕ、ＡｕＧｅ／Ｎｉ／Ａｇ／Ａ
ｕ等が挙げられる。次にアセトン等の有機溶媒を用いて
リフトオフを行い、更に基板表面に残っているレジスト
残渣を完全に除去するために、Ｏ2プラズマアッシング
を行う。この後オーミック電極に用いる物質によっても
異なるが、３００〜４００℃でアロイ処理を行って合金
化させ、オーミック電極を得る。
に、蒸着法等によって電極を形成する物質を積層する。
この際エッチングされずに残った絶縁膜の１部と重なる
ように積層する。オーミック電極に使用される物質とし
て、ＡｕＧｅ／Ｎｉ／Ａｕ、ＡｕＧｅ／Ｎｉ／Ａｇ／Ａ
ｕ等が挙げられる。次にアセトン等の有機溶媒を用いて
リフトオフを行い、更に基板表面に残っているレジスト
残渣を完全に除去するために、Ｏ2プラズマアッシング
を行う。この後オーミック電極に用いる物質によっても
異なるが、３００〜４００℃でアロイ処理を行って合金
化させ、オーミック電極を得る。
【００１１】
【作用】本願発明の電極形成方法では、絶縁膜端上にオ
ーミック電極端が重なる形状なので、従来方法と違って
半導体基板が全く露出していない。このためこの後のＯ
2プラズマアッシング等の処理による半導体表面へのダ
メージが一切なくなることとなり、オーミック電極間の
抵抗が低減し、安定した半導体が得られることになる。
ーミック電極端が重なる形状なので、従来方法と違って
半導体基板が全く露出していない。このためこの後のＯ
2プラズマアッシング等の処理による半導体表面へのダ
メージが一切なくなることとなり、オーミック電極間の
抵抗が低減し、安定した半導体が得られることになる。
【００１２】
【実施例】以下に本発明の電極形成方法を図１を用いて
さらに詳しく説明する。まず半絶縁性基板ＩｎＰ１上
に、アンドープＩｎＧａＡｓ層２（２００ｎｍ積層）、
アンドープＩｎＡｌＡｓスペーサー層３（１０ｎｍ積
層）、Ｓｉのドープ量が５×１０18ｉｏｎｓ／ｃｍ3の
ＩｎＡｌＡｓドナー層（５０ｎｍ積層）４、アンドープ
ＩｎＡｌＡｓショットキー層（３００ｎｍ積層）５及び
Ｓｉのドープ量が５×１０18ｉｏｎｓ／ｃｍ3のＩｎＧ
ａＡｓキャップ層（１０ｎｍ積層）６をこの順番で形成
したエピタキシャル基板上に、プラズマＣＶＤ法を用い
てＳｉＮ膜を３００ｎｍ形成した。さらに通常のフォト
工程によって第１のレジストパターン１０を形成した
（図１−１）。
さらに詳しく説明する。まず半絶縁性基板ＩｎＰ１上
に、アンドープＩｎＧａＡｓ層２（２００ｎｍ積層）、
アンドープＩｎＡｌＡｓスペーサー層３（１０ｎｍ積
層）、Ｓｉのドープ量が５×１０18ｉｏｎｓ／ｃｍ3の
ＩｎＡｌＡｓドナー層（５０ｎｍ積層）４、アンドープ
ＩｎＡｌＡｓショットキー層（３００ｎｍ積層）５及び
Ｓｉのドープ量が５×１０18ｉｏｎｓ／ｃｍ3のＩｎＧ
ａＡｓキャップ層（１０ｎｍ積層）６をこの順番で形成
したエピタキシャル基板上に、プラズマＣＶＤ法を用い
てＳｉＮ膜を３００ｎｍ形成した。さらに通常のフォト
工程によって第１のレジストパターン１０を形成した
（図１−１）。
【００１３】次に第１のレジストパターン１０をエッチ
ングマスクとして、バッファードＨＦを用いてＳｉＮ膜
を１５０ｎｍの厚さで第１回目のエッチングを行った。
その後アセトン等で第１のレジストパターン１０を除去
し、Ｏ2プラズマアッシングによって基板表面に残って
いるレジスト残渣を完全に除去した（図１−２）。更に
第２のレジストパターン１１を第１のレジストパターン
１０よりもそのパターンエッジが０．２μｍ小さくなる
ようにして通常のフォト工程によって形成する（図１−
３）。
ングマスクとして、バッファードＨＦを用いてＳｉＮ膜
を１５０ｎｍの厚さで第１回目のエッチングを行った。
その後アセトン等で第１のレジストパターン１０を除去
し、Ｏ2プラズマアッシングによって基板表面に残って
いるレジスト残渣を完全に除去した（図１−２）。更に
第２のレジストパターン１１を第１のレジストパターン
１０よりもそのパターンエッジが０．２μｍ小さくなる
ようにして通常のフォト工程によって形成する（図１−
３）。
【００１４】次に第２のレジストパターン１１をエッチ
ングマスクとしてバッファードＨＦを用いて、ＳｉＮ膜
を１５０ｎｍの厚さで、第２回目のエッチングを行い、
ＳｉドープＩｎＧａＡｓキャップ層６を露出させた。こ
の際第２のレジストパターン１１端のＳｉＮ膜の１部は
エッチングされずに残っている（図１−４）。次に抵抗
加熱機を用いてＡｕＧｅ（１００ｎｍ）／Ｎｉ（１０ｎ
ｍ）／Ａｕ（１００ｎｍ）８を連続蒸着した。この際Ａ
ｕＧｅ中のＧｅの含有量は１２重量％のものを用いた
（図１−５）。
ングマスクとしてバッファードＨＦを用いて、ＳｉＮ膜
を１５０ｎｍの厚さで、第２回目のエッチングを行い、
ＳｉドープＩｎＧａＡｓキャップ層６を露出させた。こ
の際第２のレジストパターン１１端のＳｉＮ膜の１部は
エッチングされずに残っている（図１−４）。次に抵抗
加熱機を用いてＡｕＧｅ（１００ｎｍ）／Ｎｉ（１０ｎ
ｍ）／Ａｕ（１００ｎｍ）８を連続蒸着した。この際Ａ
ｕＧｅ中のＧｅの含有量は１２重量％のものを用いた
（図１−５）。
【００１５】その後アセトン等の有機溶剤を用いてリフ
トオフを行い、Ｏ2プラズマアッシングによって基板表
面に残っているレジスト残渣を完全に除去し、３５０
℃、１分のアロイ処理を行い、３、４、５及び６の半導
体層を介して、ＡｕＧｅ／Ｎｉ／ＡｕとアンドープＩｎ
ＧａＡｓ層２中に形成されている２次元電子とを電気的
にオーミック接合させオーミック電極を得た。
トオフを行い、Ｏ2プラズマアッシングによって基板表
面に残っているレジスト残渣を完全に除去し、３５０
℃、１分のアロイ処理を行い、３、４、５及び６の半導
体層を介して、ＡｕＧｅ／Ｎｉ／ＡｕとアンドープＩｎ
ＧａＡｓ層２中に形成されている２次元電子とを電気的
にオーミック接合させオーミック電極を得た。
【００１６】図３に上記実施例で形成した、オーミック
電極のコンタクト抵抗の種々のアロイ温度に対する依存
性を測定した結果を示した。
電極のコンタクト抵抗の種々のアロイ温度に対する依存
性を測定した結果を示した。
【００１７】
【発明の効果】図３に示した本発明のオーミック電極の
コンタクト抵抗の種々のアロイ温度に対する依存性と、
図４に示した従来技術のオーミック電極のコンタクト抵
抗の種々のアロイ温度に対する依存性を比較すると明ら
かにコンタクト抵抗が低減され、かつアロイ温度に対し
て安定していることがわかる。これは従来の電極形成方
法で形成されたオーミック電極が持つオーミック電極端
の高抵抗な領域が、本願発明のオーミック電極には存在
しないので、オーミック電極間の抵抗が大幅に安定する
ことになる。
コンタクト抵抗の種々のアロイ温度に対する依存性と、
図４に示した従来技術のオーミック電極のコンタクト抵
抗の種々のアロイ温度に対する依存性を比較すると明ら
かにコンタクト抵抗が低減され、かつアロイ温度に対し
て安定していることがわかる。これは従来の電極形成方
法で形成されたオーミック電極が持つオーミック電極端
の高抵抗な領域が、本願発明のオーミック電極には存在
しないので、オーミック電極間の抵抗が大幅に安定する
ことになる。
【図１】本発明のオーミック電極の形成工程を示す概略
説明図である。
説明図である。
【図２】従来のオーミック電極の形成工程を示す概略説
明図である。
明図である。
【図３】本発明の方法で形成されたオーミック電極のコ
ンタクト抵抗とアロイ温度との関係を示す図である。
ンタクト抵抗とアロイ温度との関係を示す図である。
【図４】従来の方法で形成されたオーミック電極のコン
タクト抵抗とアロイ温度との関係を示す図である。
タクト抵抗とアロイ温度との関係を示す図である。
１ 半絶縁性ＩｎＰ基板 ２ アンドープＩｎＧａＡｓ層 ３ アンドープＩｎＡｌＡｓスペーサー層 ４ ＳｉドープＩｎＡｌＡｓドナー層 ５ アンドープＩｎＡｌＡｓショットキー層 ６ ＳｉドープＩｎＧａＡｓキャップ層 ７ ＳｉＮ膜 ８ オーミック電極 ９ レジストパターン １０ レジストパターン １１ レジストパターン
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/027 H01L 29/778 H01L 29/812
Claims (2)
- 【請求項１】 半導体層を有する半導体基板上に絶縁膜
を形成する工程と、該絶縁膜上に第１のレジストパター
ンを形成する工程と、 該第１のレジストパターンをエッチングマスクとして、
半導体層が露出しないようにエッチングを行う工程と、 前記第１のレジストパターンを除去し、次に前記第１の
レジストパターンの面積より小さくなるように前記絶縁
膜上に第２のレジストパターンを形成する工程と、該第２のレジストパターンをエッチングマスクとして、
前記半導体層が露出するように等方性エッチングを行
い、前記第２のレジストパターンによる開口に対し前記
等方性エッチングによってできた前記絶縁膜の開口の方
を大きくする工程と、 前記半導体層を露出させた領域にオーミック電極を絶縁
膜と重なるように形成する工程と、 リフトオフ法により、前記第２のレジストパターン上に
形成された前記オーミック電極を除去する工程とを、順
次行うこと を特徴とする電極形成方法。 - 【請求項２】 前記オーミック電極は、露出させたInGa
As層上に形成されれていることを特徴とする請求項１に
記載の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18088392A JP3222556B2 (ja) | 1992-07-08 | 1992-07-08 | 電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18088392A JP3222556B2 (ja) | 1992-07-08 | 1992-07-08 | 電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629324A JPH0629324A (ja) | 1994-02-04 |
| JP3222556B2 true JP3222556B2 (ja) | 2001-10-29 |
Family
ID=16091007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18088392A Expired - Fee Related JP3222556B2 (ja) | 1992-07-08 | 1992-07-08 | 電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222556B2 (ja) |
-
1992
- 1992-07-08 JP JP18088392A patent/JP3222556B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0629324A (ja) | 1994-02-04 |
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