JP3218626B2 - 電圧検出回路 - Google Patents
電圧検出回路Info
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Description
【0001】
【産業上の利用分野】本発明は電圧検出回路に係り、特
に電源電圧の変動を検出する電圧検出回路に関する。
に電源電圧の変動を検出する電圧検出回路に関する。
【0002】
【従来の技術】従来より、CPUシステム等に於いて電
源電圧の変動を検出し、電源投入時にCPUを初期リセ
ットしたり、電源の瞬断時にCPUをリセットするため
の電圧検出回路が知られている。
源電圧の変動を検出し、電源投入時にCPUを初期リセ
ットしたり、電源の瞬断時にCPUをリセットするため
の電圧検出回路が知られている。
【0003】図7は従来の電圧検出回路の一例を適用し
たリセット回路の回路図である。同図において、VCCは
電圧源で、例えばCPU等の電源として使用されてい
る。電圧検出回路1は、トランジスタQ2 ,トランジス
タQ3 …Q7 からなる差動増幅器,及び抵抗R1 ,…R
7 により構成されている。電圧検出回路1には、抵抗R
12を介して電圧源VCCが供給されている。
たリセット回路の回路図である。同図において、VCCは
電圧源で、例えばCPU等の電源として使用されてい
る。電圧検出回路1は、トランジスタQ2 ,トランジス
タQ3 …Q7 からなる差動増幅器,及び抵抗R1 ,…R
7 により構成されている。電圧検出回路1には、抵抗R
12を介して電圧源VCCが供給されている。
【0004】駆動回路2は、トランジスタQ8 ,…
Q11,及び抵抗R8 ,…R11により構成されている。出
力回路3は出力トランジスタQ12,及び抵抗R11により
構成されている。出力トランジスタQ12のコレクタには
負荷抵抗RL が接続されている。駆動回路2は電圧検出
回路1の出力に応じて出力回路3の出力トランジスタQ
12を駆動する。
Q11,及び抵抗R8 ,…R11により構成されている。出
力回路3は出力トランジスタQ12,及び抵抗R11により
構成されている。出力トランジスタQ12のコレクタには
負荷抵抗RL が接続されている。駆動回路2は電圧検出
回路1の出力に応じて出力回路3の出力トランジスタQ
12を駆動する。
【0005】電圧検出回路1は、直列に接続された抵抗
R1 (第3の抵抗),R2 (第4の抵抗),R3 ,R4
(第2の抵抗),R5 (第1の抵抗)により抵抗R12を
介して供給される電源電圧VCCを分圧している。
R1 (第3の抵抗),R2 (第4の抵抗),R3 ,R4
(第2の抵抗),R5 (第1の抵抗)により抵抗R12を
介して供給される電源電圧VCCを分圧している。
【0006】抵抗R1 ,R2 の接続点B(第2の接続
点)はトランジスタQ5 (第3のトランジスタ)のべー
スに、抵抗R2 ,R3 の接続点Cは抵抗R6 (第5の抵
抗)を介してトランジスタQ6 (第4のトランジスタ)
のべースに夫々接続されている。トランジスタQ5 ,Q
6 は、エミッタを共通接続されて差動対トランジスタを
構成している。
点)はトランジスタQ5 (第3のトランジスタ)のべー
スに、抵抗R2 ,R3 の接続点Cは抵抗R6 (第5の抵
抗)を介してトランジスタQ6 (第4のトランジスタ)
のべースに夫々接続されている。トランジスタQ5 ,Q
6 は、エミッタを共通接続されて差動対トランジスタを
構成している。
【0007】差動対トランジスタQ5 ,Q6 はそのエミ
ッタ電流密度を不均一に設定されていて、夫々のべース
・エミッタ間順方向電圧がオフセット電圧ΔVBEを持つ
よう構成されている。
ッタ電流密度を不均一に設定されていて、夫々のべース
・エミッタ間順方向電圧がオフセット電圧ΔVBEを持つ
よう構成されている。
【0008】第2のトランジスタQ7 は、差動対トラン
ジスタQ5 ,Q6 の共通エミッタにコレクタを、抵抗R
4 ,R5 の接続点E(第1の接続点)にべースを接続さ
れている。トランジスタQ2 は、トランジスタQ7 のコ
レクタ電流iC7を定電流としている。
ジスタQ5 ,Q6 の共通エミッタにコレクタを、抵抗R
4 ,R5 の接続点E(第1の接続点)にべースを接続さ
れている。トランジスタQ2 は、トランジスタQ7 のコ
レクタ電流iC7を定電流としている。
【0009】図8は従来の電圧検出回路の一例を適用し
たリセット回路の要部の電圧を示す図、図9は従来の電
圧検出回路の一例を適用したリセット回路の要部の電流
を示す図である。図8及び図9において横軸は電源電圧
VCCを示している。縦軸は図8においては電圧、図9に
おいては電流を示している。
たリセット回路の要部の電圧を示す図、図9は従来の電
圧検出回路の一例を適用したリセット回路の要部の電流
を示す図である。図8及び図9において横軸は電源電圧
VCCを示している。縦軸は図8においては電圧、図9に
おいては電流を示している。
【0010】電源が投入されてVCCが0ボルトから約
1.2ボルトに上昇すると、図9に示す如くi
C2(V′),iC7(VI′)が流れてトランジスタ
Q2 ,Q7 がオンし、差動増幅器が動作し始める。
1.2ボルトに上昇すると、図9に示す如くi
C2(V′),iC7(VI′)が流れてトランジスタ
Q2 ,Q7 がオンし、差動増幅器が動作し始める。
【0011】これにより、駆動回路2のトランジスタQ
8 ,…Q11並びに出力回路3の出力トランジスタQ12が
オンしてローレベルのリセット信号を出力端子4に出力
し、CPUの初期リセットが行われる。この時のVCCの
電圧を動作限界電圧と称する。
8 ,…Q11並びに出力回路3の出力トランジスタQ12が
オンしてローレベルのリセット信号を出力端子4に出力
し、CPUの初期リセットが行われる。この時のVCCの
電圧を動作限界電圧と称する。
【0012】VCCが上昇し続けると、差動対トランジス
タQ5 ,Q6 の入力電圧の差がΔV BEに近づき、出力ト
ランジスタQ12の出力電流iC12 はIV′で示すように
増加する。更にVCCが上昇してVCC=VL となると、差
動対トランジスタQ5 ,Q6 のべース入力電圧の差がΔ
VBEとなる。
タQ5 ,Q6 の入力電圧の差がΔV BEに近づき、出力ト
ランジスタQ12の出力電流iC12 はIV′で示すように
増加する。更にVCCが上昇してVCC=VL となると、差
動対トランジスタQ5 ,Q6 のべース入力電圧の差がΔ
VBEとなる。
【0013】この時、差動増幅器の出力であるトランジ
スタQ6 の出力が反転してトランジスタQ8 がオフし、
トランジスタQ9,Q10,Q11及び出力回路3の出力ト
ランジスタQ12がオフする。出力電圧VO (I′)及び
D点の電圧VD (II′)は図8に示すとおり上昇し、
VCCは正規の電源電圧5Vに達する。
スタQ6 の出力が反転してトランジスタQ8 がオフし、
トランジスタQ9,Q10,Q11及び出力回路3の出力ト
ランジスタQ12がオフする。出力電圧VO (I′)及び
D点の電圧VD (II′)は図8に示すとおり上昇し、
VCCは正規の電源電圧5Vに達する。
【0014】一方、VCCが正規の電源電圧5Vから低下
していきVCC=VS になると、差動対トランジスタ
Q5 ,Q6 のべース入力電圧の差がΔVBEとなり、トラ
ンジスタQ6 の出力が反転する。
していきVCC=VS になると、差動対トランジスタ
Q5 ,Q6 のべース入力電圧の差がΔVBEとなり、トラ
ンジスタQ6 の出力が反転する。
【0015】これによりトランジスタQ8 がオンし、ト
ランジスタQ9 ,Q10,Q11及び出力トランジスタQ12
がオンしてローレベルのリセット信号を出力端子4に出
力する。iC12 及びVO は、図示の如くヒステリシス特
性を示している。
ランジスタQ9 ,Q10,Q11及び出力トランジスタQ12
がオンしてローレベルのリセット信号を出力端子4に出
力する。iC12 及びVO は、図示の如くヒステリシス特
性を示している。
【0016】このように、電源電圧の低下を電圧検出回
路1により検出してリセット信号を出力し、CPU等を
リセットしていた。従来の電圧検出回路の所謂動作限界
電圧VD(OP)1は、以下のようにして導かれる。
路1により検出してリセット信号を出力し、CPU等を
リセットしていた。従来の電圧検出回路の所謂動作限界
電圧VD(OP)1は、以下のようにして導かれる。
【0017】即ち、トランジスタQ2 のベースは抵抗R
4 ,R5 で分割されたコレクタに接続されているため、
iB2<<iC2,i4 とすると、 VO(OP)1≒VBE2 ×(1+R4 /R5 ) +(R1 +R2 +R3 )×(ic +iC2) (1) で表される。
4 ,R5 で分割されたコレクタに接続されているため、
iB2<<iC2,i4 とすると、 VO(OP)1≒VBE2 ×(1+R4 /R5 ) +(R1 +R2 +R3 )×(ic +iC2) (1) で表される。
【0018】また、VO(OP) 付近でのiC2とic12 との
関係は、トランジスタQ2 ,Q7 の電流比をkとし、R
8 ,R9 を無視すると、 ic12 =iC2×k×iC7×hFEQ7×hFEQ9×hFEQ11 ×hFEQ12 ∴iC2=ic12 /(k×iC7×hFEQ7×hFEQ9×hFEQ11 ×hFEQ12 ) となる。
関係は、トランジスタQ2 ,Q7 の電流比をkとし、R
8 ,R9 を無視すると、 ic12 =iC2×k×iC7×hFEQ7×hFEQ9×hFEQ11 ×hFEQ12 ∴iC2=ic12 /(k×iC7×hFEQ7×hFEQ9×hFEQ11 ×hFEQ12 ) となる。
【0019】また、k≒1,hFE>>10であるから、 iC2<<i4 となる。
【0020】よって、 VO(OP)1≒VBE2 ×(1+R4 /R5 ) +(R1 +R2 +R3 )×i4 (1)′ ここで、i4 =VBE2 /R5 であるから、 VO(OP)1=VBE2 ×{1+(R1 +R2 +R3 +R4 )/R5 }(1)” となる。
【0021】
【発明が解決しようとする課題】しかしながら従来の回
路では、動作限界電圧VO(OP)1が(1)”式で表される
とおり低電圧で設計することが難しかった。
路では、動作限界電圧VO(OP)1が(1)”式で表される
とおり低電圧で設計することが難しかった。
【0022】近年、CPU等を搭載した電子機器は、バ
ッテリーで動作するラップトップ型コンピュータ等のよ
うに、より低電圧低電流で動作し、より低消費電力であ
ることが要求されている。
ッテリーで動作するラップトップ型コンピュータ等のよ
うに、より低電圧低電流で動作し、より低消費電力であ
ることが要求されている。
【0023】上記の点に鑑み本発明では、低電圧、低電
流において電源電圧の変動を検出出来て低消費電力の電
圧検出回路を提供することを目的とする。
流において電源電圧の変動を検出出来て低消費電力の電
圧検出回路を提供することを目的とする。
【0024】
【課題を解決するための手段】 上記の問題を解決する
ために本発明では、電源の一端にエミッタが接続された
第1のトランジスタと第1のトランジスタのコレクタと
電源の他端の間に直列接続された複数の抵抗と、複数の
抵抗のうち一端を第1のトランジスタのコレクタに接続
された第1の抵抗と第1の抵抗に直列に接続された第2
の抵抗との第1の接続点にベースを接続された第2のト
ランジスタと、共通接続されたエミッタを該第2のトラ
ンジスタのコレクタに接続されたベース・エミッタ順方
向電圧が夫々異なる第3及び第4のトランジスタと、第
3及び第4のトランジスタの一方が導通するとき導通す
る電源の他端にエミッタが接続された第5のトランジス
タとを具備し、複数の直列抵抗のうち電源の他端に接続
された第3の抵抗と第3の抵抗に直列に接続された第4
の抵抗との第2の接続点に第3のトランジスタのベース
を接続し、第4の抵抗の第3の抵抗との接続点と反対側
の一端を第5の抵抗を介して第4のトランジスタのベー
スに接続し、第5のトランジスタのコレクタを1又は複
数の順方向に従続接続されたダイオードを介して第1の
トランジスタのベースに接続し、 第5のトランジスタが
前記第3又は第4のトランジスタの出力に応じて第1の
トランジスタのベースを駆動するよう構成した。
ために本発明では、電源の一端にエミッタが接続された
第1のトランジスタと第1のトランジスタのコレクタと
電源の他端の間に直列接続された複数の抵抗と、複数の
抵抗のうち一端を第1のトランジスタのコレクタに接続
された第1の抵抗と第1の抵抗に直列に接続された第2
の抵抗との第1の接続点にベースを接続された第2のト
ランジスタと、共通接続されたエミッタを該第2のトラ
ンジスタのコレクタに接続されたベース・エミッタ順方
向電圧が夫々異なる第3及び第4のトランジスタと、第
3及び第4のトランジスタの一方が導通するとき導通す
る電源の他端にエミッタが接続された第5のトランジス
タとを具備し、複数の直列抵抗のうち電源の他端に接続
された第3の抵抗と第3の抵抗に直列に接続された第4
の抵抗との第2の接続点に第3のトランジスタのベース
を接続し、第4の抵抗の第3の抵抗との接続点と反対側
の一端を第5の抵抗を介して第4のトランジスタのベー
スに接続し、第5のトランジスタのコレクタを1又は複
数の順方向に従続接続されたダイオードを介して第1の
トランジスタのベースに接続し、 第5のトランジスタが
前記第3又は第4のトランジスタの出力に応じて第1の
トランジスタのベースを駆動するよう構成した。
【0025】
【作用】上記構成の本発明によれば、電源電圧が第1の
トランジスタのべース・エミッタ順方向電圧に略等しく
なると第2のトランジスタがオンして第3及び第4のト
ランジスタにエミッタ電流を供給し、差動増幅器が動作
を開始するよう作用する。
トランジスタのべース・エミッタ順方向電圧に略等しく
なると第2のトランジスタがオンして第3及び第4のト
ランジスタにエミッタ電流を供給し、差動増幅器が動作
を開始するよう作用する。
【0026】また、電源電圧が、第4の抵抗の第1のト
ランジスタのコレクタ側の一端と第2の接続点との電位
差と第3及び第4のトランジスタのべース・エミッタ順
方向電圧の差とが等しくなる電圧となると、差動増幅器
の出力が反転する。第1のトランジスタは、この差動増
幅器の出力により駆動されてオンオフするよう作用す
る。
ランジスタのコレクタ側の一端と第2の接続点との電位
差と第3及び第4のトランジスタのべース・エミッタ順
方向電圧の差とが等しくなる電圧となると、差動増幅器
の出力が反転する。第1のトランジスタは、この差動増
幅器の出力により駆動されてオンオフするよう作用す
る。
【0027】
【実施例】図1は本発明の第1実施例を適用したリセッ
ト回路の回路図である。同図に示す回路は、図7に示し
た従来の電圧検出回路1にトランジスタQ1,Q13,及
びダイオードD1 が追加された本発明の第1実施例にな
る電圧検出回路1aと駆動回路2、出力回路3とにより
構成されている。
ト回路の回路図である。同図に示す回路は、図7に示し
た従来の電圧検出回路1にトランジスタQ1,Q13,及
びダイオードD1 が追加された本発明の第1実施例にな
る電圧検出回路1aと駆動回路2、出力回路3とにより
構成されている。
【0028】第1のトランジスタQ1 は、抵抗R5 にコ
レクタを接続され、エミッタは接地されている。PNP
トランジスタQ13は、べースをトランジスタQ5 の出力
に、エミッタを抵抗R12を介してVCCに、コレクタをダ
イオードD1 のアノードに接続されている。
レクタを接続され、エミッタは接地されている。PNP
トランジスタQ13は、べースをトランジスタQ5 の出力
に、エミッタを抵抗R12を介してVCCに、コレクタをダ
イオードD1 のアノードに接続されている。
【0029】ダイオードD1 のカソードはトランジスタ
Q1 のべースに接続されている。トランジスタQ13は、
トランジスタQ5 の出力に応じてトランジスタQ1 を駆
動する。
Q1 のべースに接続されている。トランジスタQ13は、
トランジスタQ5 の出力に応じてトランジスタQ1 を駆
動する。
【0030】図2は本発明の第1実施例を適用したリセ
ット回路の要部の電圧を示す図、図3は本発明の第1実
施例を適用したリセット回路の要部の電流を示す図であ
る。図2及び図3において横軸は電源電圧VCCを示して
いる。縦軸は図2においては電圧、図3においては電流
を示している。
ット回路の要部の電圧を示す図、図3は本発明の第1実
施例を適用したリセット回路の要部の電流を示す図であ
る。図2及び図3において横軸は電源電圧VCCを示して
いる。縦軸は図2においては電圧、図3においては電流
を示している。
【0031】本実施例では、電源が投入されて電源電圧
VCCが約0.7ボルト(トランジスタの順方向電圧)に
上昇すると、図3に示すようにiC2(V),iC7(V
I)が流れてトランジスタQ2 ,Q7 がオンし、差動増
幅器が動作し始める。このとき、トランジスタQ1 はま
だオフしている。
VCCが約0.7ボルト(トランジスタの順方向電圧)に
上昇すると、図3に示すようにiC2(V),iC7(V
I)が流れてトランジスタQ2 ,Q7 がオンし、差動増
幅器が動作し始める。このとき、トランジスタQ1 はま
だオフしている。
【0032】これにより、駆動回路2のトランジスタQ
8 ,…Q11並びに出力回路3の出力トランジスタQ12が
オンしてローレベルのリセット信号を出力端子4に出力
し、CPUの初期リセットが行われる。
8 ,…Q11並びに出力回路3の出力トランジスタQ12が
オンしてローレベルのリセット信号を出力端子4に出力
し、CPUの初期リセットが行われる。
【0033】VCCが更に上昇すると、差動対トランジス
タQ5 ,Q6 の入力電圧の差がΔV BEに近づき、出力ト
ランジスタQ12の出力電流iC12 はIVで示すように増
加する。
タQ5 ,Q6 の入力電圧の差がΔV BEに近づき、出力ト
ランジスタQ12の出力電流iC12 はIVで示すように増
加する。
【0034】VCCが約1.4ボルト(トランジスタの順
方向電圧の2倍の電圧)に上昇するとトランジスタQ13
がオンしてコレクタ電流が流れ、ダイオードD1 を介し
てトランジスタQ1 にiB1(VII)が流れてトランジ
スタQ1 がオンする。これにより、F点の電圧VF (I
II)は図2に示すように0ボルトとなり、D点の電圧
VD (II)は上昇する。
方向電圧の2倍の電圧)に上昇するとトランジスタQ13
がオンしてコレクタ電流が流れ、ダイオードD1 を介し
てトランジスタQ1 にiB1(VII)が流れてトランジ
スタQ1 がオンする。これにより、F点の電圧VF (I
II)は図2に示すように0ボルトとなり、D点の電圧
VD (II)は上昇する。
【0035】更にVCCが上昇してVCC=VL となり、差
動対トランジスタQ5 ,Q6 のべース入力電圧の差がΔ
VBEとなると、差動増幅器の出力が反転してトランジス
タQ 8 がオフし、駆動回路のトランジスタQ9 ,Q10,
Q11及び出力回路3の出力トランジスタQ12がオフす
る。出力端子4の出力電圧VO (I)及びD点の電圧V
D (II)は、図2に示すとおり上昇してVCCは正規の
電源電圧5Vに達する。
動対トランジスタQ5 ,Q6 のべース入力電圧の差がΔ
VBEとなると、差動増幅器の出力が反転してトランジス
タQ 8 がオフし、駆動回路のトランジスタQ9 ,Q10,
Q11及び出力回路3の出力トランジスタQ12がオフす
る。出力端子4の出力電圧VO (I)及びD点の電圧V
D (II)は、図2に示すとおり上昇してVCCは正規の
電源電圧5Vに達する。
【0036】一方、VCCが正規の電源電圧5Vから低下
していきVCC=VS となると、差動対トランジスタ
Q5 ,Q6 のべース入力電圧の差がΔVBEとなる。これ
により、差動増幅器の出力が反転してトランジスタQ8
がオンし、駆動回路のトランジスタQ9 ,Q10,Q11及
び出力トランジスタQ12がオンしてローレベルのリセッ
ト信号を出力端子4に出力する。iC12 及びVO は、図
示の如くヒステリシス特性を示している。
していきVCC=VS となると、差動対トランジスタ
Q5 ,Q6 のべース入力電圧の差がΔVBEとなる。これ
により、差動増幅器の出力が反転してトランジスタQ8
がオンし、駆動回路のトランジスタQ9 ,Q10,Q11及
び出力トランジスタQ12がオンしてローレベルのリセッ
ト信号を出力端子4に出力する。iC12 及びVO は、図
示の如くヒステリシス特性を示している。
【0037】このように電源電圧VCC=VS(VS:検出
電圧)にてVCCの低下を検出してリセット信号を出力
し、CPU等をリセットする。更にV CC が低下するとト
ランジスタQ 1 がオフとなり、更にV CC が低下するとト
ランジスタQ 2 がオフとなる。トランジスタQ 2 の動作限
界電圧V0(OP)2は、本実施例では以下のようにして導か
れる。
電圧)にてVCCの低下を検出してリセット信号を出力
し、CPU等をリセットする。更にV CC が低下するとト
ランジスタQ 1 がオフとなり、更にV CC が低下するとト
ランジスタQ 2 がオフとなる。トランジスタQ 2 の動作限
界電圧V0(OP)2は、本実施例では以下のようにして導か
れる。
【0038】即ち、V0(OP)2付近の電圧ではトランジス
タQ1はオフしているので、 V0(OP)2≒VBE2 (2) となる。但し、V BE2 はトランジスタQ 2 ベースエミッタ
間の導通時の順方向電圧である。
タQ1はオフしているので、 V0(OP)2≒VBE2 (2) となる。但し、V BE2 はトランジスタQ 2 ベースエミッタ
間の導通時の順方向電圧である。
【0039】したがって、本実施例による電圧検出回路
では、従来の電圧検出回路に比較すると、 ΔVO(OP) =VO(OP)1−VO(OP)2 (3) =VBE2 ×(R1 +R2 +R3 +R4 )/R5 (3)′ だけ低い電源電圧から動作可能である。
では、従来の電圧検出回路に比較すると、 ΔVO(OP) =VO(OP)1−VO(OP)2 (3) =VBE2 ×(R1 +R2 +R3 +R4 )/R5 (3)′ だけ低い電源電圧から動作可能である。
【0040】また、図1の検出電圧VS は、iB2<<i
4 ,iB4<<i1 ,iB <<i1,VCE(SAT)2=0とす
ると、 VS =VBE2 ×(1+R4 /R5 ) +ΔVBE×{1+(R1 +R3 )/R2 } (4) となる。
4 ,iB4<<i1 ,iB <<i1,VCE(SAT)2=0とす
ると、 VS =VBE2 ×(1+R4 /R5 ) +ΔVBE×{1+(R1 +R3 )/R2 } (4) となる。
【0041】図4は本発明の第2実施例を適用したリセ
ット回路の回路図である。同図に示す回路は、図1にお
ける第1実施例の電圧検出回路1aを、本発明の第2実
施例になる電圧検出回路1bに代えたものである。
ット回路の回路図である。同図に示す回路は、図1にお
ける第1実施例の電圧検出回路1aを、本発明の第2実
施例になる電圧検出回路1bに代えたものである。
【0042】電圧検出回路1bは、第1実施例からダイ
オードD1 を除去して抵抗R15を挿入し、トランジスタ
Q1 のべース・エミッタ間に抵抗R13を挿入した構成と
されている。これにより、トランジスタQ1 のオン電圧
はトランジスタQ13のコレクタ電流と抵抗R13,R15の
値により決めることが出来、動作限界電圧VO(OP) と検
出電圧VS との間に設定することが出来る。
オードD1 を除去して抵抗R15を挿入し、トランジスタ
Q1 のべース・エミッタ間に抵抗R13を挿入した構成と
されている。これにより、トランジスタQ1 のオン電圧
はトランジスタQ13のコレクタ電流と抵抗R13,R15の
値により決めることが出来、動作限界電圧VO(OP) と検
出電圧VS との間に設定することが出来る。
【0043】図5は本発明の第3実施例を適用したリセ
ット回路の回路図である。同図に示す回路は、図4にお
ける第2実施例の電圧検出回路1bを、本発明の第3実
施例になる電圧検出回路1cに代えたものである。
ット回路の回路図である。同図に示す回路は、図4にお
ける第2実施例の電圧検出回路1bを、本発明の第3実
施例になる電圧検出回路1cに代えたものである。
【0044】電圧検出回路1cでは、第2実施例の駆動
トランジスタQ13を、トランジスタQ6 の出力に接続さ
れたトランジスタQ15により駆動している。トランジス
タQ 14は定電流トランジスタである。
トランジスタQ13を、トランジスタQ6 の出力に接続さ
れたトランジスタQ15により駆動している。トランジス
タQ 14は定電流トランジスタである。
【0045】本実施例では、トランジスタQ6 の出力を
トランジスタQ15により反転し、トランジスタQ13,ト
ランジスタQ1 を駆動している。トランジスタQ1 のオ
ン電圧は、トランジスタQ8 ,Q15のカレントミラー比
と抵抗R13の値により設定され、動作限界電圧VO(OP)
と検出電圧VS との間とされる。
トランジスタQ15により反転し、トランジスタQ13,ト
ランジスタQ1 を駆動している。トランジスタQ1 のオ
ン電圧は、トランジスタQ8 ,Q15のカレントミラー比
と抵抗R13の値により設定され、動作限界電圧VO(OP)
と検出電圧VS との間とされる。
【0046】図6は本発明の第4実施例を適用したリセ
ット回路の回路図である。同図に示す回路は、図1にお
ける第1実施例の回路において、トランジスタとダイオ
ードの極性をすべて逆極性のトランジスタとダイオード
に代えたものである。
ット回路の回路図である。同図に示す回路は、図1にお
ける第1実施例の回路において、トランジスタとダイオ
ードの極性をすべて逆極性のトランジスタとダイオード
に代えたものである。
【0047】
【発明の効果】上述の如く本発明によれば、電源電圧の
変動を低電圧、低電流において検出することが出来るの
で、電源電圧を低電圧低消費電力のCPUシステム等に
使用すれば、低電圧で電源電圧の変動を検出してCPU
をリセットすることが出来る特長がある。
変動を低電圧、低電流において検出することが出来るの
で、電源電圧を低電圧低消費電力のCPUシステム等に
使用すれば、低電圧で電源電圧の変動を検出してCPU
をリセットすることが出来る特長がある。
【図1】本発明の第1実施例を適用したリセット回路の
回路図である。
回路図である。
【図2】本発明の第1実施例を適用したリセット回路の
要部の電圧を示す図である。
要部の電圧を示す図である。
【図3】本発明の第1実施例を適用したリセット回路の
要部の電流を示す図である。
要部の電流を示す図である。
【図4】本発明の第2実施例を適用したリセット回路の
回路図である。
回路図である。
【図5】本発明の第3実施例を適用したリセット回路の
回路図である。
回路図である。
【図6】本発明の第4実施例を適用したリセット回路の
回路図である。
回路図である。
【図7】従来の電圧検出回路の一例を適用したリセット
回路の回路図である。
回路の回路図である。
【図8】従来の電圧検出回路の一例を適用したリセット
回路の要部の電圧を示す図である。
回路の要部の電圧を示す図である。
【図9】従来の電圧検出回路の一例を適用したリセット
回路の要部の電流を示す図である。
回路の要部の電流を示す図である。
1,1a,1b,1c,11 電圧検出回路 B 第2の接続点 E 第1の接続点 Q1 ,Q21 トランジスタ(第1のトランジスタ) Q5 ,Q25,第3のトランジスタ Q6 ,Q26 第4のトランジスタ Q7 ,Q27 トランジスタ(第2のトランジスタ) R5 ,R25 第1の抵抗 R4 ,R24 第2の抵抗 R1 ,R21 第3の抵抗 R2 ,R22 第4の抵抗 R6 ,R26 第5の抵抗 VCC 電源電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H03K 17/22 G06F 1/00 351
Claims (1)
- 【請求項1】 電源の一端にエミッタが接続された第1
のトランジスタと、該第1のトランジスタのコレクタと
前記電源の他端の間に直列接続された複数の抵抗と、 該複数の抵抗のうち一端を該第1のトランジスタのコレ
クタに接続された第1の抵抗と該第1の抵抗に直列に接
続された第2の抵抗との第1の接続点にベースを接続さ
れた第2のトランジスタと、共通接続されたエミッタを
該第2のトランジスタのコレクタに接続されたベース・
エミッタ順方向電圧が夫々異なる第3及び第4のトラン
ジスタと、該第3及び第4のトランジスタの一方が導通
するとき導通する前記電源の他端にエミッタが接続され
た第5のトランジスタとを具備し、 該複数の直列抵抗のうち前記電源の他端に接続された第
3の抵抗と該第3の抵抗に直列に接続された第4の抵抗
との第2の接続点に前記第3のトランジスタのベースを
接続し、 該第4の抵抗の該第3の抵抗との接続点と反対側の一端
を第5の抵抗を介して前記第4のトランジスタのベース
に接続し、前記第5のトランジスタのコレクタを1又は複数の順方
向に従続接続されたダイオードを介して前記第1のトラ
ンジスタのベースに接続し、 前記第5のトランジスタが 前記第3又は第4のトランジ
スタの出力に応じて前記第1のトランジスタのベースを
駆動するよう構成したことを特徴とする電圧検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15691991A JP3218626B2 (ja) | 1991-06-27 | 1991-06-27 | 電圧検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15691991A JP3218626B2 (ja) | 1991-06-27 | 1991-06-27 | 電圧検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH055757A JPH055757A (ja) | 1993-01-14 |
JP3218626B2 true JP3218626B2 (ja) | 2001-10-15 |
Family
ID=15638245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15691991A Expired - Lifetime JP3218626B2 (ja) | 1991-06-27 | 1991-06-27 | 電圧検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3218626B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5002684B2 (ja) * | 2010-06-29 | 2012-08-15 | 株式会社東芝 | 画像処理装置、表示装置、および画像処理方法 |
-
1991
- 1991-06-27 JP JP15691991A patent/JP3218626B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH055757A (ja) | 1993-01-14 |
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