JP3218152B2 - パワーダウン制御方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パワーダウン制御端子
を有する回路のパワーダウン制御に適用されるパワーダ
ウン制御方式に係り、特に、たとえば複数の論理回路が
集積化されたLSI (Large Scale Integrated circuit)な
どの電子回路に適用されるパワーダウン制御方式に関す
るものである。

【０００２】

【従来の技術】近年、LSI の性能は高集積化ばかりでな
く、高速化、低電力化が図られて、その性能が飛躍的に
向上している。しかしながら、LSI 化された装置を所定
の場所にて恒常的に使用する場合、たとえば、通信用LS
I などを無人の中継局などにて使用する場合には、その
消費電力の増加は、わずかなものでも無視することはで
きない。したがって、そのようなLSI の主要な部分に
は、必要な場合にのみ電力を上げ、それ意外の場合には
消費電力を低減しておくパワーダウン制御が用いられる
場合がある。

【０００３】たとえば、図３にはパワーダウン制御端子
PDを有するRAM(random access memory) を制御する場合
の例が示されている。端子101 には、たとえば中央処理
装置などから他の回路と共通に一定の周期にてパルスが
発生される同期信号S0が供給される。この同期信号S0は
パワーダウン制御信号生成回路102 に供給され、そのパ
ルスに応動してパワーダウン制御信号生成回路102 から
パワーダウン制御信号S2がRAM 103 に供給される。つま
り、パワーダウン制御信号生成回路102 は、図４に示す
ように、通常は"High"となる制御信号S2を発生して、こ
れをRAM 103 のパワーダウン制御端子PDに供給してRAM
103 をパワーダウンさせている。この期間にはRAM 103
へのアクセスはなく、RAM 103 は低電力消費状態にてデ
ータ保持を行なっている。同期信号S0のパルスがパワー
ダウン制御信号生成回路102 に供給されると、パワーダ
ウン制御信号生成回路102 はパワーダウン制御信号S2を
所定の期間"Low" としてRAM 103 を通常の電力消費状態
に復帰させる。この期間にて、RAM 103 は通常の動作状
態となり、中央処理装置などからアクセスされてデータ
の書き込みまたは読み出しが実行される。

【０００４】このように同期信号S0に応動してRAM 103
のパワーダウンを繰り返すことにより、余分な電力消費
を軽減している。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、パワーダウン制御信号生成回路102
が故障した場合に、パワーダウン制御の効果がなくなる
問題があった。つまり、パワーダウン制御信号生成回路
102 が故障すると、同期信号S0が発生されているにもか
かわらずパワーダウン制御信号S2が"High"レベルのまま
になり、この状態でもRAM 103 は正常動作しているため
に故障を発見できない場合があり、消費電流が増大した
ままとなってしまい、装置の電力消費の軽減が図れなく
なる問題があった。

【０００６】本発明はこのような従来技術の欠点を解消
し、パワーダウン制御を確実に実行して消費電力の軽減
を有効に図ることができるパワーダウン制御方式を提供
することを目的とする。

【０００７】

【課題を解決するための手段】本発明によるパワーダウ
ン制御方式は上述の課題を解決するために、通常の電力
消費状態からその消費電力を低減するためのパワーダウ
ン制御端子を有する回路に、その制御端子に所定の間隔
にてパワーダウン制御信号を生成して供給するパワーダ
ウン制御方式において、この方式は、基準パルスを発生
する基準パルス発生手段と、基準パルスに基づいて上記
回路へのパワーダウン制御信号を生成するパワーダウン
制御信号生成手段と、パワーダウン制御信号生成手段か
ら上記回路にパワーダウン制御信号が正常に発生されて
いるか否かを監視する制御信号監視手段とを含み、制御
信号監視手段は、基準パルスとパワーダウン制御信号と
に基づいてパワーダウン制御信号の発生タイミングを検
出し、その発生タイミングにてパワーダウン制御信号が
正常に発生されていない場合に警報を発生するととも
に、強制的にパワーダウン制御信号を生成して上記回路
に供給することを特徴とする。

【０００８】この場合、基準パルス発生手段は、パワー
ダウン制御信号生成手段に供給する第１の基準パルス
と、これを分周した第２の基準パルスとを生成し、制御
信号監視手段は、基準パルス発生手段からの第２の基準
パルスに基づいてパワーダウン制御信号生成手段の出力
状態を検出してその検出状態を反転して出力し、かつ基
準パルス発生手段からの第１の基準パルスにて状態をセ
ットして出力するフリップフロップ回路を含み、このフ
リップフロップ回路の出力を警報信号とするとともに、
同出力をパワーダウン制御信号生成手段からのパワーダ
ウン制御信号が発生されない場合の上記回路へのパワー
ダウン制御信号として供給するとよい。

【０００９】また、パワーダウン制御信号が供給される
回路は、ランダムアクセスメモリであり、このメモリは
パワーダウンしている状態以外のときに定期的にアクセ
スされるものである。

【００１０】

【作用】本発明のパワーダウン制御方式によれば、パワ
ーダウン制御信号監視手段にて基準パルス発生部からの
基準パルスとパワーダウン制御信号生成手段からの出力
を受けて、パワーダウン制御信号の発生タイミングを検
出しておき、その発生タイミング時にパワーダウン制御
信号が発生しない場合には、警報を発生してその故障を
中央処理装置などを介して外部に報知し、その故障の期
間、監視手段はパワーダウン制御信号生成手段の代わり
にパワーダウン制御信号を生成して、該当の回路を強制
的にパワーダウンさせる。

【００１１】

【実施例】次に添付図面を参照して本発明によるパワー
ダウン制御方式の実施例を詳細に説明する。図１には本
発明によるパワーダウン制御方式が適用されるパワーダ
ウン制御回路の一実施例が示されている。本実施例で
は、たとえばCMOSにて構成されたRAM のパワーダウン制
御を例に挙げて説明する。なお、図１には、パワーダウ
ン制御回路の要部のみが図示されており、他の本発明に
直接関係ない部分はその図示が省略されている。

【００１２】本実施例におけるパワーダウン制御回路10
は、基準パルス発生回路301 と、パワーダウン制御信号
発生回路302 と、パワーダウン制御信号監視回路300 と
を含み、さらにパワーダウン制御信号監視回路300 は、
D-フリップフロップ304 と、OR回路305 とを含む。

【００１３】各部の詳細を説明すると、基準パルス発生
回路301 は、中央処理装置などから発生される同期信号
S0を入力端子101 から受けて、その同期信号S0に応動し
た第１の基準パルスS1と、この第１の基準パルスS1を２
分の１に分周した第２の基準パルスS3とを生成する信号
生成回路である。その出力は、第１の基準パルスS1がパ
ワーダウン制御信号生成回路302 およびパワーダウン制
御信号監視回路300 におけるD-フリップフロップ304 の
セット端子Ｓに供給され、第２の基準パルスS3が同様に
D-フリップフロップ304 のクロック端子CKに供給され
る。

【００１４】パワーダウン制御信号生成回路302 は、通
常の状態では"High"となる信号を出力し、第１の基準パ
ルスS1を受けると所定の期間"Low" となるパワーダウン
制御信号S2を生成する信号発生回路であり、その出力は
パワーダウン制御信号監視回路300 のOR回路305 を介し
てRAM 303 のパワーダウン制御端子PD に供給されると
ともに、D-フリップフロップ回路304 のディレイ端子Ｄ
に供給される。

【００１５】パワーダウン制御監視回路300 は、パワー
ダウン制御信号発生回路302 からパワーダウン制御信号
S1が正常に発生されているか否かを監視する回路であ
り、本実施例では上述したD-フリップフロップ304 と、
OR回路305 とにより形成されている。D-フリップフロッ
プ304 は、クロックCKに供給されるパルスS3の立ち上が
り時点でのディレイ端子Ｄに供給されるパワーダウン制
御信号S2の状態を検出して、その検出状態を反転させた
出力を反転端子Q2から出力し、さらにセット端子Ｓへの
第１の基準パルスS1にてその状態がセットされる。つま
り、通常は"High"となっているパワーレベル制御信号S2
を検出して、反転出力Q2から"Low" の状態を出力してい
るが、パワーレベル制御信号S2がクロックCKに供給され
る第２の基準パルスS3の発生間隔を越えて"Low" となっ
た場合に、これを検出して反転出力Q2から"High"の状態
の出力が発生される。この状態は、セット端子Ｓへの第
１の基準クロックに応動してセットされ、つまり、"Lo
w" レベル戻り、再び"Low" 状態の信号S2の検出がクロ
ックCKにて繰り返される。この反転出力Q2はOR回路305
を介してRAM303へ供給され、また、"High"状態の出力が
発生した場合にはパワーダウン制御監視回路300 の警報
出力として中央処理装置または警報回路などに供給され
る。

【００１６】OR回路305 は、パワーダウン制御回路302
の出力、およびD-フリップフロップ304 の反転端子Q2か
らの出力の論理和をとり、RAM 303 のパワーダウン制御
信号入力端子PDへ出力する信号供給回路である。

【００１７】次に本実施例によるパワーダウン制御回路
の動作を図２を参照して説明する。まず、時刻t1の前に
同期信号S0が発生していない時点ではパワーダウン制御
信号生成回路302 には基準パルス信号S1が供給されない
ので、パワーダウン制御信号S2は"High"レベルとなって
おり、この信号S2がOR回路305 を介してRAM 303 のパワ
ーダウン制御入力端子PDに供給される。これにより、RA
M303はパワーダウン状態となっている。

【００１８】次いで、時刻t1にて中央処理装置などから
端子101 に同期信号S0が供給されると、基準パルス生成
回路301 は同期信号S0に応動した第１の基準パルス信号
S1を出力し、かつ、これを２分の１に分周した第２の基
準パルスS3の始めのパルスを生成して出力する。この際
に、第２の基準パルスS3をクロック端子CKに受けたD-フ
リップフロップ304 は、その時点にてディレイ端子Ｄに
入力されるパワーダウン制御信号生成回路302 からのパ
ワーダウン制御信号S2を検出する。この時点ではパワー
ダウン制御信号S2は"High"であるので、その反転した状
態を反転出力Q2から出力する。なお、同時に第１の基準
パルスS1がセット端子Ｓに供給されるが出力が"Low" で
あるので、その状態はセットされたままとなる。これに
より、OR回路305 ではパワーダウン制御信号生成回路30
2 からの"High"レベルのパワーダウン制御信号S2と、フ
リップフロップ304 の反転出力Q2からの"Low" レベルの
出力との論理和がとられて、その出力S5が"High"レベル
となってRAM303の制御入力端子PDに供給される。この結
果、RAM 303 はパワーダウン状態が維持される。

【００１９】次に、第１の基準信号S1を受けたパワーダ
ウン制御信号生成回路302 は、時刻t2から時刻t3までパ
ワーダウン制御信号S2を"Low" レベルにして出力する。
この際に、フリップフロップ304 にはクロックCKに基準
パルスS3の入力がないので、その出力Q2は"LOW" レベル
のままである。これにより、"Low" 状態のパワーダウン
制御信号S2と反転出力Q2の出力S4を受けたOR回路305 の
出力S5は"Low" レベルとなり、RAM303の制御入力端子PD
への信号が解除される。この結果、RAM 303 は通常の動
作状態となり、たとえば中央処理装置からデータの読み
出し、または書き込みが行なわれる。

【００２０】次いで、時刻t3にて、パワーダウン制御信
号生成回路302 はパワーダウン制御信号S2を"High"レベ
ルにする。これにより、OR回路305 の出力S5が"High"レ
ベルとなって、RAM 303 の制御端子PDが再び"High"状態
になる。この結果、RAM 303は再びパワーダウン状態に
なる。

【００２１】次に、時刻t4にて基準パルス生成回路301
から分周された第２の基準パルス信号S2の第２のパルス
が生成されて、フリップフロップ304 のクロック端子CK
に供給される。この際に、パワーダウン制御信号生成回
路302 の出力は"High"レベルに戻っているので、これを
ディレイ端子Ｄに受けたフリップフロップ304 は、その
反転した状態の"Low" レベルの信号S5を反転出力Q2から
出力する。これによりOR回路305 の入力はパワーダウン
制御信号S2の"High"レベルの信号と、フリップフロップ
304 からの"Low" レベルの信号S4となり、その論理和を
とった"High"レベルの出力S5をRAM 303 に供給する。こ
の結果、RAM 303 はパワーダウン状態が維持される。

【００２２】次に、時刻t5にて端子101 に同期信号S0が
供給されると、時刻t1の場合と同様に、基準パルス生成
回路301 にて第１の基準パルスS1および第２の基準パル
スS3の始めのパルスが生成されて、それぞれパワーダウ
ン制御信号生成回路302 およびフリップフロップ304 に
供給される。この場合、時刻t1と同様にパワーダウン制
御信号S2が"High"であるので、フリップフロップ304 の
反転出力Q2は"Low" となってOR回路305 に供給される。
この結果、"High"レベルのパワーダウン制御信号S2を一
方の入力に受けているOR回路305 の出力は"High"状態を
維持し、これを受けたRAM303はパワーダウン状態を維持
する。

【００２３】次に、時刻t6からt7までは時刻t2からt3ま
でと同様に、パワーダウン制御信号S2が"Low" レベルと
なり、フロップフロップ304 の出力Q2も"Low" レベルと
なっているので、OR回路305 の出力S5が"Low" レベルに
変化する。したがって、上記と同様に、RAM303が動作状
態になり、アクセス可能状態となってデータの読み出し
および書き込みが実行される。

【００２４】次いで、時刻t7にてパワーダウン制御信号
S2が"High"に戻り、時刻t3のときと同様に、RAM 303 が
パワーダウン状態に復帰する。以降、時刻t8にて時刻t4
の場合と同様に第２の基準信号S3に応動してフリップフ
ロップ304 がパワーダウン制御信号S2の正常性を検出
し、異常がなければその出力Q2が"Low" 状態を維持し、
OR回路305 にて"High"レベルのパワーダウン制御信号S2
に応動してRAM 303 のパワーダウン状態が維持される。
時刻t9でも時刻t1および時刻t5と同様にしてRAM303 の
パワーダウン状態が維持される。

【００２５】次いで、時刻t10 にて時刻t9の際の第１の
基準パルスS1を受けたパワーダウン制御信号生成回路30
2 は時刻t2および時刻t6の場合と同様にパワーダウン制
御信号S2を"Low" レベルにして、これをOR回路305 を介
してRAM303に供給し、RAM303をパワーダウン解除状態と
する。この状態にてRAM 303 にアクセスが行なわれ、そ
の終了とともに時刻t11 にてパワーダウン制御信号生成
回路302 がパワーダウン制御信号S2を時刻t3および時刻
t7の場合と同様に"High"レベルに復帰させようとする。
しかし、この場合、パワーダウン制御信号生成回路302
に何らかの故障が発生して、その復帰ができず時刻t11
以降、パワーダウン制御信号S2が"Low"レベルのままと
なってしまったとする。当然、そのままの状態ではRAM
303 は活性化状態にある。

【００２６】この状態にて、時刻t12 になると、時刻t4
および時刻t8の場合と同様に、基準パルス発生回路301
から第２の基準パルスS3の分周した次のパルスが生成さ
れてフリップフロップ304 に供給される。このパルスを
クロック端子CKに受けたフリップフロップ304 は、その
ときのディレイ端子Ｄへのパワーダウン制御信号S2を検
出する。この場合、パワーダウン制御信号生成回路302
の故障のために制御信号S2は"Low" レベルの状態である
ので、フリップフロップ304 の反転出力Q2はパルスS3を
受けた時点にて"Low" から"High"に変化する。これによ
り、反転出力Q2の信号S4は警報信号ALとして中央処理装
置などに出力され、外部にパワーダウン制御信号302 の
故障が報知される。また、この際に、"High"となった信
号S4はOR回路305 にて"Low" となっているパワーダウン
制御信号S2との論理和がとられることにより、OR回路30
5 の出力を"High"とする。この結果、制御入力PDが"Hig
h"となったRAM 303 は再びパワーダウン状態に復帰し、
その消費電力が抑えられることになる。この状態は時刻
t13 まで続けられる。

【００２７】つまり、時刻t13 にて同期信号S0が入力端
子101 に供給され、基準パルス発生回路301 にて再び第
１の基準パルスS1と第２の基準パルスS3が生成される。
これにより、第１の基準パルスS1がフリップフロップ30
4 のセット端子Ｓに供給されると、"High"となっている
反転出力Q2がセットされて、その出力S4が"Low" とな
る。この結果、警報信号ALが一旦止まり、また、OR回路
305 の出力S5が"Low" となってRAM 303 が可動状態とな
る。したがって、この間に中央処理装置などからのRAM
303 へのアクセスが可能となって、データの書き込みお
よび読み出しなどが行なわれる。

【００２８】次いで、時刻t14 にて時刻t12 と同様に基
準パルス発生回路301 から第２の基準パルス信号S3の分
周した次のパルスが発生されると、フリップフロップ30
4 は時刻t12 と同様に"Low" レベルのままのパワーダウ
ン制御信号S2をディレイ端子Ｄに受けて、その反転出力
Q2を"High"とする。これにより、時刻t12 の場合と同様
に警報信号ALとして信号S4を発するとともに、OR回路30
5 を介してROM 303 をパワーダウン状態とする。以降、
パワーダウン制御信号生成回路302 が正常な状態に戻る
まで、第１の基準パルスS1に基づいて反転出力Q2のセッ
ト、および第２の基準パルス信号S3の２番目のパルスに
応動して反転出力Q2が"High"となることが繰り返され
る。これにより、フリップフロップ304 の反転出力Q2の
信号S4がRAM303のパワーダウン制御をパワーダウン制御
信号生成回路302 の制御信号S2に代わって実行すること
になり、また、その期間には信号S4が警報信号として出
力されて、外部にパワーダウン制御信号生成回路302 の
故障を知らせる。

【００２９】以上のように、パワーダウン制御信号S2が
正常である限り、その信号S2に基づいてRAM 303 がパワ
ーダウン制御され、パワーダウン制御信号生成回路302
が故障して制御信号S2が異常となった場合に、その異常
をパワーダウン制御信号監視回路300 にて検出して、異
常を外部に知らせるとともに制御信号S2に代わる制御信
号S4を生成してRAM303をパワーダウン制御することがで
きる。ゆえに、パワーダウン制御信号生成回路302 が故
障してもRAM 303 はある一定区間パワーダウンし、本来
のパワーダウン解除位置での"Low" レベルを必要とする
ところは、そのまま"Low" レベルとなるため、RAM 303
の動作には支障をきたさずに装置を運転することができ
る。

【００３０】したがって、本実施例によるパワーダウン
制御方式では、パワーダウン制御信号生成回路302 が故
障してRAM303のパワーダウンが働かなくなり消費電流が
増大するような状態になったとき、装置内監視異常の警
報を発生するとともにRAM の動作に支障をきたさないよ
うに強制的にパワーダウンを行ない、消費電流を抑える
ことができる。

【００３１】なお、上記実施例においてはパワーダウン
制御端子を有する回路としてRAM を例に挙げて説明した
が、本発明においては他の同様な電子回路をパワーダウ
ン制御させる場合に適用してもよい。

【００３２】また、上記実施例においては故障検出用の
回路としてD-フリップフロップ304を適用した場合を説
明したが、本発明においては、これに限ることなく信号
S2と信号S3を受けてパワーダウン制御信号の正常性を検
出可能なものであればよく、たとえば複数の論理素子を
組み合わせてD-フリップフロップと同様の検出回路を形
成してもよい。また、ディジタル回路への出力はOR回路
でなく、スイッチやセレクタなどにて切り替えるように
構成してもよい。

【００３３】

【発明の効果】このように本発明によれば、パワーダウ
ン制御信号を監視することで、パワーダウン制御信号生
成手段の故障を検出することができるとともに、強制的
にパワーダウンを行ない、被制御回路の消費電流を抑え
ることができる効果がある。

【図面の簡単な説明】

【図１】本発明によるパワーダウン制御方式が適用され
るパワーダウン制御回路の一実施例を示すブロック図で
ある。

【図２】図１の実施例によるパワーダウン制御回路の各
部の信号状態を示すタイムチャートである。

【図３】従来のパワーダウン制御回路の一例を示すブロ
ック図である。

【図４】図３の例における信号状態を示すタイムチャー
トである。

【符号の説明】

300 パワーダウン制御信号監視回路 301 基準パルス発生回路 302 パワーダウン制御信号生成回路 303 RAM 304 D-フリップフロップ 305 OR回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 通常の電力消費状態からその消費電力を
   低減するためのパワーダウン制御端子を有する回路に、
   その制御端子に所定の間隔にてパワーダウン制御信号を
   生成して供給するパワーダウン制御方式において、該方
   式は、 基準パルスを発生する基準パルス発生手段と、 該基準パルスに基づいて上記回路へのパワーダウン制御
   信号を生成するパワーダウン制御信号生成手段と、 該パワーダウン制御信号生成手段から上記回路にパワー
   ダウン制御信号が正常に発生されているか否かを監視す
   る制御信号監視手段とを含み、 前記制御信号監視手段は、前記基準パルスとパワーダウ
   ン制御信号とに基づいてパワーダウン制御信号の発生タ
   イミングを検出し、その発生タイミングにてパワーダウ
   ン制御信号が正常に発生されていない場合に警報を発生
   するとともに、強制的にパワーダウン制御信号を生成し
   て上記回路に供給することを特徴とするパワーダウン制
   御方式。
2. 【請求項２】 請求項１に記載のパワーダウン制御方式
   において、前記基準パルス発生手段は、前記パワーダウ
   ン制御信号生成手段に供給する第１の基準パルスと、こ
   れを分周した第２の基準パルスとを生成し、 前記制御信号監視手段は、前記基準パルス発生手段から
   の第２の基準パルスに基づいてパワーダウン制御信号生
   成手段の出力状態を検出してその検出状態を反転して出
   力し、かつ前記基準パルス発生手段からの第１の基準パ
   ルスにて状態をセットして出力するフリップフロップ回
   路を含み、該フリップフロップ回路の出力を警報信号と
   するとともに、同出力をパワーダウン制御信号生成手段
   からのパワーダウン制御信号が発生されない場合の上記
   回路へのパワーダウン制御信号として供給することを特
   徴とするパワーダウン制御方式。
3. 【請求項３】 請求項１に記載のパワーダウン制御方式
   において、パワーダウン制御信号が供給される回路は、
   ランダムアクセスメモリであり、該メモリはパワーダウ
   ンしている状態以外のときに定期的にアクセスされるこ
   とを特徴とするパワーダウン制御方式。