JP3213434B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- G11C11/5635—Erasing circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】本発明が対象とする不揮発性半導体記憶
装置に関わる従来技術が記載されている文献を以下に列
挙する。
装置に関わる従来技術が記載されている文献を以下に列
挙する。
【０００３】文献１；A 16Kb Electrically Erasable N
onvolatile Memory 1980 IEEEE ISSCC Dig.Tech.Pap. pp.152-153 271 1980 文献２；Analysis and Modeling of Floating-Gate EEP
ROM Cells IEEE Trans. Electron Devices 1986 June ED-33 No.6 pp.835-844 文献３；半導体ＭＯＳメモリとその使い方 pp.96-101 日刊工業新聞社刊 1990年 文献４；A NOVEL CELL STRUCTURE SUITABLE FOR A 3 VO
LT OPERATION,SECTOR ERASE FLASH MEMORY IEDM 92 pp.599-602 (1992) 文献５；FLASH EEPROM MEMORY SYSTEMS HAVING MULTIST
ATE STORAGE CELLS UNITED STATES PATENT NO. 5043940 (1991)
onvolatile Memory 1980 IEEEE ISSCC Dig.Tech.Pap. pp.152-153 271 1980 文献２；Analysis and Modeling of Floating-Gate EEP
ROM Cells IEEE Trans. Electron Devices 1986 June ED-33 No.6 pp.835-844 文献３；半導体ＭＯＳメモリとその使い方 pp.96-101 日刊工業新聞社刊 1990年 文献４；A NOVEL CELL STRUCTURE SUITABLE FOR A 3 VO
LT OPERATION,SECTOR ERASE FLASH MEMORY IEDM 92 pp.599-602 (1992) 文献５；FLASH EEPROM MEMORY SYSTEMS HAVING MULTIST
ATE STORAGE CELLS UNITED STATES PATENT NO. 5043940 (1991)
【０００４】電源を遮断しても半導体装置の記憶情報が
失われないという不揮発性を有する半導体記憶装置（Ｐ
ＲＯＭ）は、１９７０年代初頭より開発実用化されてい
る。更に１９８０年代より記憶情報を電気的に書き換え
可能でありかつ不揮発性を有する半導体記憶装置（以下
ＥＥＰＲＯＭと記す）が実用化されている（文献１参
照）。このＥＥＰＲＯＭのメモリセルの記憶方法として
は、フローティングゲートを有するトランジスタ構造の
メモリセルに薄い酸化絶縁膜を介し、ファラーノードハ
イムトンネル現象によって電荷の注入及び放出を行うこ
とにより、トランジスタの閾値電圧の制御を行う方法が
知られている（文献１及び文献２参照）。この場合、メ
モリセルの閾値電圧は、フローティングゲートに電子を
注入することによって高くなり、電子を放出して正孔を
注入することによって低くなる。
失われないという不揮発性を有する半導体記憶装置（Ｐ
ＲＯＭ）は、１９７０年代初頭より開発実用化されてい
る。更に１９８０年代より記憶情報を電気的に書き換え
可能でありかつ不揮発性を有する半導体記憶装置（以下
ＥＥＰＲＯＭと記す）が実用化されている（文献１参
照）。このＥＥＰＲＯＭのメモリセルの記憶方法として
は、フローティングゲートを有するトランジスタ構造の
メモリセルに薄い酸化絶縁膜を介し、ファラーノードハ
イムトンネル現象によって電荷の注入及び放出を行うこ
とにより、トランジスタの閾値電圧の制御を行う方法が
知られている（文献１及び文献２参照）。この場合、メ
モリセルの閾値電圧は、フローティングゲートに電子を
注入することによって高くなり、電子を放出して正孔を
注入することによって低くなる。
【０００５】このＥＥＰＲＯＭの機能回路ブロックは、
例えば文献３の図２に示されているが、本発明との対比
のために従来のＥＥＰＲＯＭの回路ブロックを図５に示
す。図５には、９ビットのデータの読み出し及びプログ
ラムを同時に行い得る４列・３６行の１４４個のメモリ
セルが示されている。この回路ブロックは、プログラ
ム、消去、及び読み出しを、１４４個のメモリセルに対
して選択的に行うためのデコーダ回路、マルチプレク
サ、アドレスバッファ、チップ制御回路、高電圧発生／
制御回路、プログラム回路、センス回路、データ入力バ
ッファ、及びデータ出力バッファを備えている。
例えば文献３の図２に示されているが、本発明との対比
のために従来のＥＥＰＲＯＭの回路ブロックを図５に示
す。図５には、９ビットのデータの読み出し及びプログ
ラムを同時に行い得る４列・３６行の１４４個のメモリ
セルが示されている。この回路ブロックは、プログラ
ム、消去、及び読み出しを、１４４個のメモリセルに対
して選択的に行うためのデコーダ回路、マルチプレク
サ、アドレスバッファ、チップ制御回路、高電圧発生／
制御回路、プログラム回路、センス回路、データ入力バ
ッファ、及びデータ出力バッファを備えている。
【０００６】図５に於て、５０１〜５０４は列線及び行
線で選択されるメモリセルの番地を入力するアドレス入
力端子であり、５０５〜５０７はＥＥＰＲＯＭの動作モ
ードを制御する制御信号が入力される制御入力端子であ
り、５０５にはチップ選択信号が、５０６には出力選択
信号が、５０７には書き込み信号が入力される。５０８
〜５１６はデータ入出力端子であり、読み出しモード時
には選択されたメモリセルの記憶データが出力され、書
き込みモード時にはメモリセルに記憶させるデータを入
力する。
線で選択されるメモリセルの番地を入力するアドレス入
力端子であり、５０５〜５０７はＥＥＰＲＯＭの動作モ
ードを制御する制御信号が入力される制御入力端子であ
り、５０５にはチップ選択信号が、５０６には出力選択
信号が、５０７には書き込み信号が入力される。５０８
〜５１６はデータ入出力端子であり、読み出しモード時
には選択されたメモリセルの記憶データが出力され、書
き込みモード時にはメモリセルに記憶させるデータを入
力する。
【０００７】５１７〜５２０はアドレスバッファであ
り、アドレス入力をバッファ出力する機能と、パワーダ
ウン信号を受けて入力部の消費電流を低減させる機能と
を有している。書き込みモードに於て、ラッチ信号を受
けてアドレス入力のラッチを行う機能をアドレスバッフ
ァに追加した従来技術も知られている（文献３参照）。
り、アドレス入力をバッファ出力する機能と、パワーダ
ウン信号を受けて入力部の消費電流を低減させる機能と
を有している。書き込みモードに於て、ラッチ信号を受
けてアドレス入力のラッチを行う機能をアドレスバッフ
ァに追加した従来技術も知られている（文献３参照）。
【０００８】５２１はチップ制御回路であり、制御入力
端子５０５〜５０７からの制御入力に応じて読み出しモ
ード、書き込みモード、パワーダウンモード（或いはス
タンバイモード）、及び出力非選択モードを作り出す。
チップ制御回路５２１は、消去モードやプログラムモー
ドを内部タイマによって自動終了させる機能をも含んで
いる。なお書き込みモードは、消去モードとプログラム
モードとの２つに分けられる。ここで消去モードとは、
メモリセルの記憶データの書き換えを行うために、選択
したメモリセルの属するバイト〜列線〜メモリブロック
のメモリセルを消去状態（メモリセルの閾値電圧が読み
出し時のゲート電圧よりも高く（或いは低く）なる状
態）にすることであり、プログラムモードとは、選択し
たメモリセルを入力データに応じてプログラム状態（メ
モリセルの閾値電圧が読み出し時のゲート電圧より低く
（或いは高く）なる状態）にすることである。メモリセ
ルのデータを書き換える場合、まず消去モードでメモリ
セルを消去状態にし、その後入力データに応じてメモリ
セルをプログラム状態にする。即ち、書き込みモード
は、消去モードとプログラムモードとを有している。
端子５０５〜５０７からの制御入力に応じて読み出しモ
ード、書き込みモード、パワーダウンモード（或いはス
タンバイモード）、及び出力非選択モードを作り出す。
チップ制御回路５２１は、消去モードやプログラムモー
ドを内部タイマによって自動終了させる機能をも含んで
いる。なお書き込みモードは、消去モードとプログラム
モードとの２つに分けられる。ここで消去モードとは、
メモリセルの記憶データの書き換えを行うために、選択
したメモリセルの属するバイト〜列線〜メモリブロック
のメモリセルを消去状態（メモリセルの閾値電圧が読み
出し時のゲート電圧よりも高く（或いは低く）なる状
態）にすることであり、プログラムモードとは、選択し
たメモリセルを入力データに応じてプログラム状態（メ
モリセルの閾値電圧が読み出し時のゲート電圧より低く
（或いは高く）なる状態）にすることである。メモリセ
ルのデータを書き換える場合、まず消去モードでメモリ
セルを消去状態にし、その後入力データに応じてメモリ
セルをプログラム状態にする。即ち、書き込みモード
は、消去モードとプログラムモードとを有している。
【０００９】５２２は列デコーダであり、アドレスバッ
ファ５１７、５１８の出力をデコードし、選択したメモ
リセルの列線（ワード線）のみにハイ（Ｈ）電圧を印加
し、非選択のメモリセルの列線にはロー電圧を印加する
ものである。選択時のハイ電圧は、読み出し時には電源
電圧近傍であるが、書き込み時には高電圧である。
ファ５１７、５１８の出力をデコードし、選択したメモ
リセルの列線（ワード線）のみにハイ（Ｈ）電圧を印加
し、非選択のメモリセルの列線にはロー電圧を印加する
ものである。選択時のハイ電圧は、読み出し時には電源
電圧近傍であるが、書き込み時には高電圧である。
【００１０】５２３は行デコーダであり、アドレスバッ
ファの出力をデコードし、選択する行線（ビット線）に
はハイ電圧を、非選択はロー電圧を、マルチプレクサ５
２９〜５３７に出力するものである。
ファの出力をデコードし、選択する行線（ビット線）に
はハイ電圧を、非選択はロー電圧を、マルチプレクサ５
２９〜５３７に出力するものである。
【００１１】５２４は高電圧発生／制御回路であり、書
き込み時にＥＥＰＲＯＭの電源電圧を昇圧して１０〜２
５Ｖ程度の高電圧を発生する回路（チャージポンプ回
路）と、消去モードやプログラムモードに応じて所望の
高電圧をＥＥＰＲＯＭ内部の各回路に供給する制御回路
とを有している。
き込み時にＥＥＰＲＯＭの電源電圧を昇圧して１０〜２
５Ｖ程度の高電圧を発生する回路（チャージポンプ回
路）と、消去モードやプログラムモードに応じて所望の
高電圧をＥＥＰＲＯＭ内部の各回路に供給する制御回路
とを有している。
【００１２】５２５はセンス回路であり、読み出しモー
ドに於て選択したメモリセルのデータが行線及びマルチ
プレクサ５２９〜５３７を経由しデータ線６１４に伝達
されるが、このデータ線６１４の電圧値の大小或いは電
流値の大小を検出して増幅し、データ出力バッファ５２
７に出力する。
ドに於て選択したメモリセルのデータが行線及びマルチ
プレクサ５２９〜５３７を経由しデータ線６１４に伝達
されるが、このデータ線６１４の電圧値の大小或いは電
流値の大小を検出して増幅し、データ出力バッファ５２
７に出力する。
【００１３】５２６はプログラム回路であり、プログラ
ムモードの信号及び高電圧を受けてデータ入力による高
電圧〜ロー電圧をデータ線６１４に出力する。この際、
従来のＥＥＰＲＯＭは、１つの高電圧値と１つのロー電
圧（通常０Ｖ）しか出力できない。
ムモードの信号及び高電圧を受けてデータ入力による高
電圧〜ロー電圧をデータ線６１４に出力する。この際、
従来のＥＥＰＲＯＭは、１つの高電圧値と１つのロー電
圧（通常０Ｖ）しか出力できない。
【００１４】データ出力バッファ５２７は、読み出しモ
ードに於てセンス回路５２５からのデータを出力端子に
出力する。更に、パワーダウンモード及び出力非選択モ
ードに於て出力を禁止する機能をも有している。
ードに於てセンス回路５２５からのデータを出力端子に
出力する。更に、パワーダウンモード及び出力非選択モ
ードに於て出力を禁止する機能をも有している。
【００１５】５２８はデータ入力バッファであり、書き
込みモードに於て入出力端子５１６のデータ入力をバッ
ファしてプログラム回路５２６にデータを出力する。な
お、書き込みモード時にラッチ信号を受けてデータ入力
をラッチする機能を有したデータ入力バッファもある。
込みモードに於て入出力端子５１６のデータ入力をバッ
ファしてプログラム回路５２６にデータを出力する。な
お、書き込みモード時にラッチ信号を受けてデータ入力
をラッチする機能を有したデータ入力バッファもある。
【００１６】マルチプレクサ５２９〜５３７は、行デコ
ーダ５２３の信号に応じて選択された行線とデータ線６
１４、６２９〜６３６とを接続させるものである。行デ
コーダ５２３の出力のハイ電圧は、読み出し時には電源
電圧近傍であり、書き込み時には高電圧である。
ーダ５２３の信号に応じて選択された行線とデータ線６
１４、６２９〜６３６とを接続させるものである。行デ
コーダ５２３の出力のハイ電圧は、読み出し時には電源
電圧近傍であり、書き込み時には高電圧である。
【００１７】６１７〜６２０は列線であり、６３７〜６
７２は行線であり、６２５〜６２８はメモリセンスプロ
グラム線であり、５４２〜５５７はメモリセルである
（メモリセル５４２〜５５７は、文献１の図２及び図３
に示す構造と結線をしている。文献１の図３のメモリセ
ルに於ては、列線はセレクトトランジスタのゲートに、
行線はセレクトトランジスタのドレインに、メモリセン
スプログラム線はメモリトランジスタのゲートに接続さ
れている。）。
７２は行線であり、６２５〜６２８はメモリセンスプロ
グラム線であり、５４２〜５５７はメモリセルである
（メモリセル５４２〜５５７は、文献１の図２及び図３
に示す構造と結線をしている。文献１の図３のメモリセ
ルに於ては、列線はセレクトトランジスタのゲートに、
行線はセレクトトランジスタのドレインに、メモリセン
スプログラム線はメモリトランジスタのゲートに接続さ
れている。）。
【００１８】ＭＡＲＹ１〜ＭＡＲＹ３は、共に同じトラ
ンジスタ及び結線を有する４行４列のメモリセルアレイ
ＭＡＲＹ01〜ＭＡＲＹ03からなり、各メモリセルアレイ
ＭＡＲＹ01〜ＭＡＲＹ03の列線６１７〜６２０、メモリ
センスプログラム線６２５〜６２８、メモリグラウンド
線６１０を互いに結線した１２行４列のメモリセルアレ
イである。
ンジスタ及び結線を有する４行４列のメモリセルアレイ
ＭＡＲＹ01〜ＭＡＲＹ03からなり、各メモリセルアレイ
ＭＡＲＹ01〜ＭＡＲＹ03の列線６１７〜６２０、メモリ
センスプログラム線６２５〜６２８、メモリグラウンド
線６１０を互いに結線した１２行４列のメモリセルアレ
イである。
【００１９】ＤＩＯ１は、プログラム回路、センス回
路、データ入力バッファ、及びデータ出力バッファから
構成される回路であり、これのデータ線は６１４、入出
力端子は５１６である。また６１５は、データ入力バッ
ファ５２８の出力かつプログラム回路５２６の入力であ
り、６１６はセンス回路５２５の出力かつデータ出力バ
ッファ５２７の入力である。そしてＤＩＯ２・・・ＤＩ
Ｏ９もＤＩＯ１と同じ構成の回路であり、それぞれのデ
ータ線は６２９〜６３６であり、入出力端子は５０８〜
５１５である。
路、データ入力バッファ、及びデータ出力バッファから
構成される回路であり、これのデータ線は６１４、入出
力端子は５１６である。また６１５は、データ入力バッ
ファ５２８の出力かつプログラム回路５２６の入力であ
り、６１６はセンス回路５２５の出力かつデータ出力バ
ッファ５２７の入力である。そしてＤＩＯ２・・・ＤＩ
Ｏ９もＤＩＯ１と同じ構成の回路であり、それぞれのデ
ータ線は６２９〜６３６であり、入出力端子は５０８〜
５１５である。
【００２０】６０１はアドレスバッファ５１７の出力か
つ列デコーダ５２２の入力であり、６０２はアドレスバ
ッファ５１８の出力かつ列デコーダ５２２の入力であ
り、６０３はアドレスバッファ５１９の出力かつ行デコ
ーダ５２３の入力であり、６０４はアドレスバッファ５
２０の出力かつ行デコーダ５２３の入力であり、６２１
〜６２４は行デコーダ５２３の出力かつマルチプレクサ
５２９〜５３７の入力である。
つ列デコーダ５２２の入力であり、６０２はアドレスバ
ッファ５１８の出力かつ列デコーダ５２２の入力であ
り、６０３はアドレスバッファ５１９の出力かつ行デコ
ーダ５２３の入力であり、６０４はアドレスバッファ５
２０の出力かつ行デコーダ５２３の入力であり、６２１
〜６２４は行デコーダ５２３の出力かつマルチプレクサ
５２９〜５３７の入力である。
【００２１】チップ制御回路５２１の６０５はパワーダ
ウン信号であり、アドレスバッファ５１７〜５２０の各
入力にそれぞれ接続されている。６０６は読み出しイネ
ーブル信号であり、ＤＩＯ１〜ＤＩＯ９のセンス回路５
２５を活性化したり非活性化したりする。６０７はプロ
グラム信号であり、プログラムモード時にＤＩＯ１〜Ｄ
ＩＯ９のプログラム回路５２６を活性化し、高電圧発生
／制御回路５２４に於て高電圧線６０８、６０９に高電
圧を出力させ、メモリセンス線６１１を０Ｖにさせる。
６７３は消去信号であり、消去モード時に高電圧発生／
制御回路５２４の出力６０８、６１１に高電圧を出力さ
せる。６１２はデータ入力イネーブル信号であり、書き
込みモードに於てＤＩＯ１〜ＤＩＯ９のデータ入力バッ
ファ５２８を活性化させる。６１３はデータ出力イネー
ブル信号であり、読み出しモードに於てＤＩＯ１〜ＤＩ
Ｏ９のデータ出力バッファ５２７を活性化させる。
ウン信号であり、アドレスバッファ５１７〜５２０の各
入力にそれぞれ接続されている。６０６は読み出しイネ
ーブル信号であり、ＤＩＯ１〜ＤＩＯ９のセンス回路５
２５を活性化したり非活性化したりする。６０７はプロ
グラム信号であり、プログラムモード時にＤＩＯ１〜Ｄ
ＩＯ９のプログラム回路５２６を活性化し、高電圧発生
／制御回路５２４に於て高電圧線６０８、６０９に高電
圧を出力させ、メモリセンス線６１１を０Ｖにさせる。
６７３は消去信号であり、消去モード時に高電圧発生／
制御回路５２４の出力６０８、６１１に高電圧を出力さ
せる。６１２はデータ入力イネーブル信号であり、書き
込みモードに於てＤＩＯ１〜ＤＩＯ９のデータ入力バッ
ファ５２８を活性化させる。６１３はデータ出力イネー
ブル信号であり、読み出しモードに於てＤＩＯ１〜ＤＩ
Ｏ９のデータ出力バッファ５２７を活性化させる。
【００２２】高電圧発生／制御回路５２４の６０８は第
１高電圧信号であり、書き込みモード時に列デコーダ５
２２並びに行デコーダ５２３に高電圧を供給する。６１
１はメモリセンス信号であり、プログラム時は０Ｖに、
消去時は高電圧に、読み出し時は０Ｖから電源電圧の間
の電圧になっている。６０９は第２高電圧信号であり、
プログラム時に高電圧になる。
１高電圧信号であり、書き込みモード時に列デコーダ５
２２並びに行デコーダ５２３に高電圧を供給する。６１
１はメモリセンス信号であり、プログラム時は０Ｖに、
消去時は高電圧に、読み出し時は０Ｖから電源電圧の間
の電圧になっている。６０９は第２高電圧信号であり、
プログラム時に高電圧になる。
【００２３】５３８〜５４１は、高電圧発生／制御回路
５２４のメモリセンス信号６１１を列線６１７〜６２０
の信号によってデコードし、メモリセンスプログラム線
６２５〜６２８からの出力を作り出す回路である。
５２４のメモリセンス信号６１１を列線６１７〜６２０
の信号によってデコードし、メモリセンスプログラム線
６２５〜６２８からの出力を作り出す回路である。
【００２４】次に、上記従来のＥＥＰＲＯＭの書き込み
動作及び読み出し動作を簡単に説明する。読み出し時に
於ては、まず各制御信号入力端子５０５〜５０７の制御
信号を読み出しモードにし、各アドレス入力端子５０１
〜５０４に選択したアドレスを入力する。入力アドレス
は、アドレスバッファ５１７〜５２０でバッファされ、
かつ列デコーダ５２２及び行デコーダ５２３でデコード
される。
動作及び読み出し動作を簡単に説明する。読み出し時に
於ては、まず各制御信号入力端子５０５〜５０７の制御
信号を読み出しモードにし、各アドレス入力端子５０１
〜５０４に選択したアドレスを入力する。入力アドレス
は、アドレスバッファ５１７〜５２０でバッファされ、
かつ列デコーダ５２２及び行デコーダ５２３でデコード
される。
【００２５】列デコーダ５２２の出力信号は４本であ
り、それぞれ列線６１７〜６２０に接続されるが、選択
された１本の列線がハイ電圧（通常電源電圧近傍）であ
り、その他の３本はロー電圧である。更に行デコーダ５
２３の出力６２１〜６２４とマルチプレクサ５２９とに
より、行線６３７〜６４０から１本の行線が選択され、
選択された１本の行線のみがデータ線６１４とローイン
ピーダンスで電気的に接続される。
り、それぞれ列線６１７〜６２０に接続されるが、選択
された１本の列線がハイ電圧（通常電源電圧近傍）であ
り、その他の３本はロー電圧である。更に行デコーダ５
２３の出力６２１〜６２４とマルチプレクサ５２９とに
より、行線６３７〜６４０から１本の行線が選択され、
選択された１本の行線のみがデータ線６１４とローイン
ピーダンスで電気的に接続される。
【００２６】同様にして、行デコーダ５２３の出力６２
１〜６２４とマルチプレクサ５３０とにより、同じく６
２１〜６２４と５３１とにより、・・・、同じく６２１
〜６２４と５３７とにより、それぞれ選択された行線が
データ線６２９〜６３６とローインピーダンスで電気的
に接続される。この時、メモリセンス線６１１にはメモ
リセルの閾値を検出する電圧、例えば２〜４Ｖが出力さ
れ、メモリセンスプログラム線選択回路５３８〜５４１
を経由して選択されたメモリセンスプログラム線のみに
閾値検出電圧が印加される。またメモリグラウンド線６
１０は接地状態である。
１〜６２４とマルチプレクサ５３０とにより、同じく６
２１〜６２４と５３１とにより、・・・、同じく６２１
〜６２４と５３７とにより、それぞれ選択された行線が
データ線６２９〜６３６とローインピーダンスで電気的
に接続される。この時、メモリセンス線６１１にはメモ
リセルの閾値を検出する電圧、例えば２〜４Ｖが出力さ
れ、メモリセンスプログラム線選択回路５３８〜５４１
を経由して選択されたメモリセンスプログラム線のみに
閾値検出電圧が印加される。またメモリグラウンド線６
１０は接地状態である。
【００２７】選択されたメモリセルの行線には、対応す
るセンス回路（例えばＤＩＯ１に於ける５２５）から電
圧が供給されるが、メモリセルの閾値電圧が前記閾値検
出電圧よりも低い場合には、メモリセルトランジスタが
導通状態となり、行線からメモリグラウンド線６１０に
電流が流れる。またメモリセルの閾値電圧が前記閾値検
出電圧も高い場合には、メモリセルトランジスタは非導
通状態であり、行線からメモリグラウンド線６１０への
電流は流れない。行線の電圧はセンス回路によって設定
され、読み出し時の行線への電流はセンス回路から供給
される。この電流の有無をセンス回路が検出して増幅す
ることにより、例えばＤＩＯ１に於ける６１６にはメモ
リセルの記憶データがハイ電圧或いはロー電圧の２値で
出力され、データ入力バッファ５２７を経由して外部に
読み出される。入出力端子５１６には、例えばメモリセ
ルの閾値が６Ｖと高い場合はハイ電圧が出力され、メモ
リセルの閾値が０Ｖと低い場合にはロー電圧が出力され
る。センス回路、データ入力バッファの機能はＤＩＯ２
〜ＤＩＯ９に於ても同様である。
るセンス回路（例えばＤＩＯ１に於ける５２５）から電
圧が供給されるが、メモリセルの閾値電圧が前記閾値検
出電圧よりも低い場合には、メモリセルトランジスタが
導通状態となり、行線からメモリグラウンド線６１０に
電流が流れる。またメモリセルの閾値電圧が前記閾値検
出電圧も高い場合には、メモリセルトランジスタは非導
通状態であり、行線からメモリグラウンド線６１０への
電流は流れない。行線の電圧はセンス回路によって設定
され、読み出し時の行線への電流はセンス回路から供給
される。この電流の有無をセンス回路が検出して増幅す
ることにより、例えばＤＩＯ１に於ける６１６にはメモ
リセルの記憶データがハイ電圧或いはロー電圧の２値で
出力され、データ入力バッファ５２７を経由して外部に
読み出される。入出力端子５１６には、例えばメモリセ
ルの閾値が６Ｖと高い場合はハイ電圧が出力され、メモ
リセルの閾値が０Ｖと低い場合にはロー電圧が出力され
る。センス回路、データ入力バッファの機能はＤＩＯ２
〜ＤＩＯ９に於ても同様である。
【００２８】書き込み動作の場合、まず、メモリセルの
消去から行う。本従来例の場合、消去は列線単位に行う
ようになっているが、バイト単位やブロック単位でもよ
く、特に限定されない。消去モードの入力は、本従来例
の場合、制御入力５０５〜５０７によるものとしたが、
制御入力に加えてデータ入力バッファ５２８への入力デ
ータによって消去モードを有効とする技術もある。消去
モードが入力されると、アドレス入力５０１、５０２に
よって列線が選択される。高電圧線６０８が高電圧とな
り、選択された列線は高電圧に、その他の列線は０Ｖと
なる。メモリセンス線６１１も高電圧となり、メモリセ
ンスプログラム線選択回路５３８〜５４１によって選択
された列線のメモリセンスプログラム線も高電圧とな
る。
消去から行う。本従来例の場合、消去は列線単位に行う
ようになっているが、バイト単位やブロック単位でもよ
く、特に限定されない。消去モードの入力は、本従来例
の場合、制御入力５０５〜５０７によるものとしたが、
制御入力に加えてデータ入力バッファ５２８への入力デ
ータによって消去モードを有効とする技術もある。消去
モードが入力されると、アドレス入力５０１、５０２に
よって列線が選択される。高電圧線６０８が高電圧とな
り、選択された列線は高電圧に、その他の列線は０Ｖと
なる。メモリセンス線６１１も高電圧となり、メモリセ
ンスプログラム線選択回路５３８〜５４１によって選択
された列線のメモリセンスプログラム線も高電圧とな
る。
【００２９】ＤＩＯ１〜ＤＩＯ９のセンス回路とプログ
ラム回路（例えばＤＩＯ１に於ける５２５、５２６）
は、消去時非活性化されており、各データ線６１４、６
２９〜６３６は０Ｖ或いはフローティングである。また
メモリグラウンド線６１０は消去時は接地状態である。
従って選択された列線のメモリセルはゲートに高電圧
（例えば２０Ｖ）が印加され、ドレイン及びソースが接
地された状態になる。この時、ファラーノードハイムト
ンネル現象がおき、ドレインからフローティングゲート
へ電子が注入され、メモリセルトランジスタの閾値は高
く（例えば５〜８Ｖ）なる。
ラム回路（例えばＤＩＯ１に於ける５２５、５２６）
は、消去時非活性化されており、各データ線６１４、６
２９〜６３６は０Ｖ或いはフローティングである。また
メモリグラウンド線６１０は消去時は接地状態である。
従って選択された列線のメモリセルはゲートに高電圧
（例えば２０Ｖ）が印加され、ドレイン及びソースが接
地された状態になる。この時、ファラーノードハイムト
ンネル現象がおき、ドレインからフローティングゲート
へ電子が注入され、メモリセルトランジスタの閾値は高
く（例えば５〜８Ｖ）なる。
【００３０】消去されたメモリセルをプログラムする場
合、プログラムモードを入力し、アドレス入力端子５０
１〜５０４にプログラムするアドレスを入力する。プロ
グラム時、高電圧線６０８は高電圧、メモリセンス線６
１１は０Ｖ、高電圧線６０９は高電圧、メモリグラウン
ド線６１０はフローティングとなる。また、列デコーダ
５２２、行デコーダ５２３、ＤＩＯ１〜ＤＩＯ９の各プ
ログラム回路及び各データ入力バッファは活性化されて
おり、各センス回路及び各データ出力バッファは非活性
化されている。例えば入出力端子５１６にデータ入力と
してロー電圧が入力されると、プログラム回路５２６は
データ線６１４に高電圧（例えば２０Ｖ）を出力し、入
出力端子５１６にハイ電圧が入力されると、データ線６
１４には０Ｖが出力される。そしてデータ線６１４が高
電圧の場合、６２１〜６２４の内、選択された信号も高
電圧であるので、選択された行線は高電圧（例えば２０
Ｖ）となる。また選択された列線も高電圧であり、メモ
リセンスプログラム線は０Ｖであるので、メモリセルト
ランジスタのゲートは０Ｖが、ドレインには高電圧（例
えば２０Ｖ）が印加される。この時、ファラーノードハ
イムトンネル現象により、フローティングゲートからド
レインへと電子が放出され、かつドレインからフローテ
ィングゲートへと正孔が注入され、メモリセルトランジ
スタの閾値電圧が、例えば０Ｖから−３Ｖに下がる。
合、プログラムモードを入力し、アドレス入力端子５０
１〜５０４にプログラムするアドレスを入力する。プロ
グラム時、高電圧線６０８は高電圧、メモリセンス線６
１１は０Ｖ、高電圧線６０９は高電圧、メモリグラウン
ド線６１０はフローティングとなる。また、列デコーダ
５２２、行デコーダ５２３、ＤＩＯ１〜ＤＩＯ９の各プ
ログラム回路及び各データ入力バッファは活性化されて
おり、各センス回路及び各データ出力バッファは非活性
化されている。例えば入出力端子５１６にデータ入力と
してロー電圧が入力されると、プログラム回路５２６は
データ線６１４に高電圧（例えば２０Ｖ）を出力し、入
出力端子５１６にハイ電圧が入力されると、データ線６
１４には０Ｖが出力される。そしてデータ線６１４が高
電圧の場合、６２１〜６２４の内、選択された信号も高
電圧であるので、選択された行線は高電圧（例えば２０
Ｖ）となる。また選択された列線も高電圧であり、メモ
リセンスプログラム線は０Ｖであるので、メモリセルト
ランジスタのゲートは０Ｖが、ドレインには高電圧（例
えば２０Ｖ）が印加される。この時、ファラーノードハ
イムトンネル現象により、フローティングゲートからド
レインへと電子が放出され、かつドレインからフローテ
ィングゲートへと正孔が注入され、メモリセルトランジ
スタの閾値電圧が、例えば０Ｖから−３Ｖに下がる。
【００３１】上記半導体記憶装置のデータの信頼性を向
上させるために、例えば図５の入出力端子５０８〜５１
６の内１つをパリティビットとすることにより、メモリ
セルに記憶された情報のエラーの有無の検出に利用する
という技術もある。
上させるために、例えば図５の入出力端子５０８〜５１
６の内１つをパリティビットとすることにより、メモリ
セルに記憶された情報のエラーの有無の検出に利用する
という技術もある。
【００３２】
【発明が解決しようとする課題】以上、従来のＥＥＰＲ
ＯＭの回路機能について述べたが、記憶原理としてのフ
ァラーノードハイムトンネル電流は、絶縁膜の両端に印
加される電界に比例するものであり（文献２参照）、こ
れによるメモリセルトランジスタの閾値の変化は、消去
時やプログラム時の高電圧値によって直線的に変化する
ものである（文献２参照）。従来のＥＥＰＲＯＭでは、
消去時やプログラム時に各々１つの高電圧値しか用い
ず、読み出し時に於ても、閾値が高いか低いかという２
値しか検出できなかった。
ＯＭの回路機能について述べたが、記憶原理としてのフ
ァラーノードハイムトンネル電流は、絶縁膜の両端に印
加される電界に比例するものであり（文献２参照）、こ
れによるメモリセルトランジスタの閾値の変化は、消去
時やプログラム時の高電圧値によって直線的に変化する
ものである（文献２参照）。従来のＥＥＰＲＯＭでは、
消去時やプログラム時に各々１つの高電圧値しか用い
ず、読み出し時に於ても、閾値が高いか低いかという２
値しか検出できなかった。
【００３３】このような従来技術の欠点に鑑み、本発明
の主な目的は、メモリの大容量化並びにデータの信頼性
向上を実現することの可能な不揮発性半導体記憶装置を
提供することにある。
の主な目的は、メモリの大容量化並びにデータの信頼性
向上を実現することの可能な不揮発性半導体記憶装置を
提供することにある。
【００３４】
【課題を解決するための手段】このような目的を達成す
るために本発明に於ては、ＥＥＰＲＯＭに対してプログ
ラム時に２つ以上のデータを入力し、２つ以上のデータ
の組み合わせに応じて４値以上のプログラム高電圧を作
り出し、４値以上の閾値をメモリセルに記憶させ、２ビ
ット以上の情報を記憶させるものとした。更に４値以上
の閾値を持つメモリセルから２ビット以上の情報を検出
するために、複数の閾値を有する３個以上のリファレン
スメモリセルを設け、選択したメモリセルと複数のリフ
ァレンスメモリセルとの比較を行うプログラム回路とセ
ンス回路とを設けた。加えて、メモリセルに２ビット以
上の情報を記憶させる半導体記憶装置に、データと共に
パリティビットを記憶させる方法を持たせるものとし
た。例えば、１個のメモリセルに３ビットの情報を記憶
させる場合、３個のメモリセルに記憶できる９ビットの
情報のうち１ビットをパリティビットにすることによ
り、１バイト（８ビット）につき１ビットのパリティビ
ットを設けるという方法である。更に、メモリセルに記
憶させるときの閾値電圧と入出力情報との対応を、１つ
上または１つ下の閾値電圧に移るときに入出力情報が１
ビットしか変化しないように対応付けを行うものとし
た。
るために本発明に於ては、ＥＥＰＲＯＭに対してプログ
ラム時に２つ以上のデータを入力し、２つ以上のデータ
の組み合わせに応じて４値以上のプログラム高電圧を作
り出し、４値以上の閾値をメモリセルに記憶させ、２ビ
ット以上の情報を記憶させるものとした。更に４値以上
の閾値を持つメモリセルから２ビット以上の情報を検出
するために、複数の閾値を有する３個以上のリファレン
スメモリセルを設け、選択したメモリセルと複数のリフ
ァレンスメモリセルとの比較を行うプログラム回路とセ
ンス回路とを設けた。加えて、メモリセルに２ビット以
上の情報を記憶させる半導体記憶装置に、データと共に
パリティビットを記憶させる方法を持たせるものとし
た。例えば、１個のメモリセルに３ビットの情報を記憶
させる場合、３個のメモリセルに記憶できる９ビットの
情報のうち１ビットをパリティビットにすることによ
り、１バイト（８ビット）につき１ビットのパリティビ
ットを設けるという方法である。更に、メモリセルに記
憶させるときの閾値電圧と入出力情報との対応を、１つ
上または１つ下の閾値電圧に移るときに入出力情報が１
ビットしか変化しないように対応付けを行うものとし
た。
【００３５】
【作用】本発明によれば、複数値のプログラム高電圧を
作り、入力データに応じてメモリセルに所定の高電圧を
印加することにより、メモリセルの閾値を２値のみでな
く複数値設けることができる。例えば３ビットのデータ
入力があったとき、８つの高電圧値を設けることによ
り、データ入力の組み合わせ（００１）、（０００）、
（０１０）、（０１１）、（１１１）、（１０１）、
（１００）、（１１０）に対応させる。これにより、プ
ログラム電圧値に比例してメモリセルの閾値を変化させ
る。例えば、（００１）の入力に対してプログラム電圧
を２２Ｖとし、以下同様に（０００）に対して２０Ｖ、
・・・とすると、プログラム電圧とメモリセルの閾値と
の間には比例関係が存在するので、プログラム電圧２２
Ｖに対して閾値を−１．５Ｖ、以下同様に２０Ｖに対し
て−０．５Ｖ、・・・のように設定することができる。
作り、入力データに応じてメモリセルに所定の高電圧を
印加することにより、メモリセルの閾値を２値のみでな
く複数値設けることができる。例えば３ビットのデータ
入力があったとき、８つの高電圧値を設けることによ
り、データ入力の組み合わせ（００１）、（０００）、
（０１０）、（０１１）、（１１１）、（１０１）、
（１００）、（１１０）に対応させる。これにより、プ
ログラム電圧値に比例してメモリセルの閾値を変化させ
る。例えば、（００１）の入力に対してプログラム電圧
を２２Ｖとし、以下同様に（０００）に対して２０Ｖ、
・・・とすると、プログラム電圧とメモリセルの閾値と
の間には比例関係が存在するので、プログラム電圧２２
Ｖに対して閾値を−１．５Ｖ、以下同様に２０Ｖに対し
て−０．５Ｖ、・・・のように設定することができる。
【００３６】メモリセルの閾値に応じた読み出しを行う
ために、メモリセルの閾値に対応したリファレンス用メ
モリセルを設け、センス回路に於てメモリセルとの比較
照合を行い、データ入力値に対応した、例えば３ビット
のデータを復元する。更に、パリティを設けることによ
り、メモリセルに２ビット以上の情報を記憶し得る半導
体記憶装置に於けるデータ信頼性の向上が実現できる。
ために、メモリセルの閾値に対応したリファレンス用メ
モリセルを設け、センス回路に於てメモリセルとの比較
照合を行い、データ入力値に対応した、例えば３ビット
のデータを復元する。更に、パリティを設けることによ
り、メモリセルに２ビット以上の情報を記憶し得る半導
体記憶装置に於けるデータ信頼性の向上が実現できる。
【００３７】
【実施例】以下に添付の図面を参照して本発明の一実施
例について詳細に説明する。
例について詳細に説明する。
【００３８】図１は本発明のＥＥＰＲＯＭ、図２は図１
中のプログラム回路、図３は図１中のセンス回路を示し
ている。図１に於て、１０１〜１０６はアドレス入力端
子、１０７〜１０９は制御入力端子、１１１〜１１９は
データ入出力端子、１２０〜１２５はアドレスバッフ
ァ、１２６はチップ制御回路、１２７は高電圧発生／制
御回路、１２８は列デコーダ、１２９は行デコーダ、１
４７〜１６２はメモリセル、ＭＡＲＹ01〜ＭＡＲＹ03は
４行４列のメモリセルアレイ、ＭＡＲＹ１〜ＭＡＲＹ３
は、ＭＡＲＹ01〜ＭＡＲＹ03の列線、メモリセンスプロ
グラム線、及びメモリグラウンド線を互いに接続した１
２行４列のメモリセルアレイ、１４３〜１４６はメモリ
センスプログラム線選択回路、１３１〜１３３はマルチ
プレクサ、１４１はプログラム回路、１４２はセンス回
路、１３４〜１３６はデータ入力バッファ、１３７〜１
３９はデータ出力バッファ、ＤＩＯ１〜ＤＩＯ３は、プ
ログラム回路、センス回路、３個のデータ入力バッフ
ァ、及び３個のデータ出力バッファで構成される回路で
ある。なお、メモリセルは、薄い絶縁膜を介してフロー
ティングゲートに電荷の注入を行うものであるが、形状
は特に限定しない。
中のプログラム回路、図３は図１中のセンス回路を示し
ている。図１に於て、１０１〜１０６はアドレス入力端
子、１０７〜１０９は制御入力端子、１１１〜１１９は
データ入出力端子、１２０〜１２５はアドレスバッフ
ァ、１２６はチップ制御回路、１２７は高電圧発生／制
御回路、１２８は列デコーダ、１２９は行デコーダ、１
４７〜１６２はメモリセル、ＭＡＲＹ01〜ＭＡＲＹ03は
４行４列のメモリセルアレイ、ＭＡＲＹ１〜ＭＡＲＹ３
は、ＭＡＲＹ01〜ＭＡＲＹ03の列線、メモリセンスプロ
グラム線、及びメモリグラウンド線を互いに接続した１
２行４列のメモリセルアレイ、１４３〜１４６はメモリ
センスプログラム線選択回路、１３１〜１３３はマルチ
プレクサ、１４１はプログラム回路、１４２はセンス回
路、１３４〜１３６はデータ入力バッファ、１３７〜１
３９はデータ出力バッファ、ＤＩＯ１〜ＤＩＯ３は、プ
ログラム回路、センス回路、３個のデータ入力バッフ
ァ、及び３個のデータ出力バッファで構成される回路で
ある。なお、メモリセルは、薄い絶縁膜を介してフロー
ティングゲートに電荷の注入を行うものであるが、形状
は特に限定しない。
【００３９】図１の結線関係は、２０１はアドレスバッ
ファ１２０の出力と列デコーダ１２８の入力とを、２０
２はアドレスバッファ１２１の出力と列デコーダ１２８
の入力とを、２０３はアドレスバッファ１２２の出力と
行デコーダ１２９の入力とを、２０４はアドレスバッフ
ァ１２３の出力と行デコーダ１２９の入力とを、２０５
はアドレスバッファ１２４の出力と行デコーダ１２９の
入力とを、２０６はアドレスバッファ１２５の出力と行
デコーダ１２９の入力とを、それぞれ接続する。
ファ１２０の出力と列デコーダ１２８の入力とを、２０
２はアドレスバッファ１２１の出力と列デコーダ１２８
の入力とを、２０３はアドレスバッファ１２２の出力と
行デコーダ１２９の入力とを、２０４はアドレスバッフ
ァ１２３の出力と行デコーダ１２９の入力とを、２０５
はアドレスバッファ１２４の出力と行デコーダ１２９の
入力とを、２０６はアドレスバッファ１２５の出力と行
デコーダ１２９の入力とを、それぞれ接続する。
【００４０】２２２〜２２５は列線（ワード線）であ
り、それぞれが各メモリセルアレイＭＡＲＹ01〜ＭＡＲ
Ｙ03の選択ゲート及びメモリセンスプログラム線選択回
路１４３〜１４６に列デコーダ１２８の出力として接続
される。２２６〜２３７は行デコーダ１２９の出力とマ
ルチプレクサ１３１〜１３３の入力とを接続する。２４
６〜２８１は行線（ビット線）であり、各メモリセルア
レイＭＡＲＹ01〜ＭＡＲＹ03のドレインと各マルチプレ
クサ１３１〜１３３とを接続する。
り、それぞれが各メモリセルアレイＭＡＲＹ01〜ＭＡＲ
Ｙ03の選択ゲート及びメモリセンスプログラム線選択回
路１４３〜１４６に列デコーダ１２８の出力として接続
される。２２６〜２３７は行デコーダ１２９の出力とマ
ルチプレクサ１３１〜１３３の入力とを接続する。２４
６〜２８１は行線（ビット線）であり、各メモリセルア
レイＭＡＲＹ01〜ＭＡＲＹ03のドレインと各マルチプレ
クサ１３１〜１３３とを接続する。
【００４１】２０７はパワーダウン信号であり、チップ
制御回路１２６の出力と各アドレスバッファ１２０〜１
２５の入力とを接続する。２０８は読み出しイネーブル
信号であり、チップ制御回路１２６の出力とＤＩＯ１〜
ＤＩＯ３の各センス回路の入力とを接続する。２０９は
プログラムイネーブル信号であり、チップ制御回路１２
６の出力とＤＩＯ１〜ＤＩＯ３の各プログラム回路及び
高電発生／制御回路１２７の入力とを接続する。２１０
は消去信号であり、チップ制御回路１２６の出力と高電
発生／制御回路１２７の入力とを接続する。２１１はデ
ータ入力イネーブル信号であり、チップ制御回路１２６
の出力とＤＩＯ１〜ＤＩＯ３の各データ入力バッファの
入力とを接続する。２１２はデータ出力イネーブル信号
であり、チップ制御回路１２６の出力とＤＩＯ１〜ＤＩ
Ｏ３の各データ出力バッファの入力とを接続する。
制御回路１２６の出力と各アドレスバッファ１２０〜１
２５の入力とを接続する。２０８は読み出しイネーブル
信号であり、チップ制御回路１２６の出力とＤＩＯ１〜
ＤＩＯ３の各センス回路の入力とを接続する。２０９は
プログラムイネーブル信号であり、チップ制御回路１２
６の出力とＤＩＯ１〜ＤＩＯ３の各プログラム回路及び
高電発生／制御回路１２７の入力とを接続する。２１０
は消去信号であり、チップ制御回路１２６の出力と高電
発生／制御回路１２７の入力とを接続する。２１１はデ
ータ入力イネーブル信号であり、チップ制御回路１２６
の出力とＤＩＯ１〜ＤＩＯ３の各データ入力バッファの
入力とを接続する。２１２はデータ出力イネーブル信号
であり、チップ制御回路１２６の出力とＤＩＯ１〜ＤＩ
Ｏ３の各データ出力バッファの入力とを接続する。
【００４２】２１５、２４４、２４５はデータ線であ
り、マルチプレクサ１３１〜１３３の入出力とＤＩＯ１
〜ＤＩＯ３の入出力とを接続している。尚、ＤＩＯ１に
於て、２１６〜２１８は、それぞれデータ入力バッファ
１３４〜１３８の出力とプログラム回路１４１の入力と
を接続し、２１９〜２２１は、センス回路１４２の出力
とデータ出力バッファ１３７〜１３９の入力とを接続す
る。
り、マルチプレクサ１３１〜１３３の入出力とＤＩＯ１
〜ＤＩＯ３の入出力とを接続している。尚、ＤＩＯ１に
於て、２１６〜２１８は、それぞれデータ入力バッファ
１３４〜１３８の出力とプログラム回路１４１の入力と
を接続し、２１９〜２２１は、センス回路１４２の出力
とデータ出力バッファ１３７〜１３９の入力とを接続す
る。
【００４３】２３８は高電圧線であり、高電圧発生／制
御回路１２７の出力と列デコーダ１２８及び行デコーダ
１２９の入力とを接続する。２１４はメモリセンス電圧
線であり、高電圧発生／制御回路１２７の出力とメモリ
センスプログラム線選択回路１４３〜１４６の入力とを
接続する。２１３はプログラム高電圧線であり、高電圧
発生／制御回路１２７の出力とＤＩＯ１〜ＤＩＯ３の各
プログラム回路の入力とを接続する。２３９はメモリグ
ラウンド線であり、高電圧発生／制御回路１２７の出力
と各メモリセルアレイＭＡＲＹ１〜ＭＡＲＹ３のソース
端子とを接続する。またアドレス入力端子１０１〜１０
６は、各アドレスバッファ１２０〜１２５の入力に接続
され、制御入力端子１０７〜１０９は、チップ制御回路
１２６の入力に接続され、データ入出力端子１１７〜１
１９は、それぞれＤＩＯ１のデータ入力バッファ１３４
〜１３６の入力及びデータ出力バッファ１３７〜１３９
の出力とに接続され、データ入出力端子１１４〜１１６
はＤＩＯ２のデータ入力バッファ及びデータ出力バッフ
ァに接続され、データ入出力端子１１１〜１１３はＤＩ
Ｏ３のデータ入力バッファ及びデータ出力バッファに接
続される。
御回路１２７の出力と列デコーダ１２８及び行デコーダ
１２９の入力とを接続する。２１４はメモリセンス電圧
線であり、高電圧発生／制御回路１２７の出力とメモリ
センスプログラム線選択回路１４３〜１４６の入力とを
接続する。２１３はプログラム高電圧線であり、高電圧
発生／制御回路１２７の出力とＤＩＯ１〜ＤＩＯ３の各
プログラム回路の入力とを接続する。２３９はメモリグ
ラウンド線であり、高電圧発生／制御回路１２７の出力
と各メモリセルアレイＭＡＲＹ１〜ＭＡＲＹ３のソース
端子とを接続する。またアドレス入力端子１０１〜１０
６は、各アドレスバッファ１２０〜１２５の入力に接続
され、制御入力端子１０７〜１０９は、チップ制御回路
１２６の入力に接続され、データ入出力端子１１７〜１
１９は、それぞれＤＩＯ１のデータ入力バッファ１３４
〜１３６の入力及びデータ出力バッファ１３７〜１３９
の出力とに接続され、データ入出力端子１１４〜１１６
はＤＩＯ２のデータ入力バッファ及びデータ出力バッフ
ァに接続され、データ入出力端子１１１〜１１３はＤＩ
Ｏ３のデータ入力バッファ及びデータ出力バッファに接
続される。
【００４４】図１のＥＥＰＲＯＭは、動作モードとして
少なくとも読み出しモード、書き込みモード、パワーダ
ウンモード（或いはスタンバイモード）、及び出力非選
択モードを有している。書き込みモードは、更に消去モ
ードとプログラムモードとに分けられる。
少なくとも読み出しモード、書き込みモード、パワーダ
ウンモード（或いはスタンバイモード）、及び出力非選
択モードを有している。書き込みモードは、更に消去モ
ードとプログラムモードとに分けられる。
【００４５】読み出しモードでの本ＥＥＰＲＯＭの動作
は、まず制御入力端子１０７〜１０９の入力を読み出し
モードに設定し、アドレス入力端子１０１〜１０６に読
み出したいアドレスを入力する。入力アドレスは、アド
レスバッファ１２０〜１２５によってバッファされ、２
つのアドレスバッファ１２０、１２１の出力は、列デコ
ーダ１２８によって列線２２２〜２２５の４本にデコー
ドされ、これら４本中の１本がハイ電圧に、他の３本が
ロー電圧になる。そして４つのアドレスバッファ１２２
〜１２５の出力は、行デコーダ１２９によって行線２２
６〜２３７の１２本にデコードされ、マルチプレクサ１
３１〜１３３により、１２本の行線につき１本がそれぞ
れデータ線２１５、２４４、２４５と導通状態にされ
る。列線及び行線のデコードによってメモリセルの内３
個（例えばＭＡＲＹ１に於て２２２と２４６との交点の
メモリセル１５０と、ＭＡＲＹ２、ＭＡＲＹ３に於てＭ
ＡＲＹ１のメモリセル１５０の位置に相当するメモリセ
ル）が選択される。
は、まず制御入力端子１０７〜１０９の入力を読み出し
モードに設定し、アドレス入力端子１０１〜１０６に読
み出したいアドレスを入力する。入力アドレスは、アド
レスバッファ１２０〜１２５によってバッファされ、２
つのアドレスバッファ１２０、１２１の出力は、列デコ
ーダ１２８によって列線２２２〜２２５の４本にデコー
ドされ、これら４本中の１本がハイ電圧に、他の３本が
ロー電圧になる。そして４つのアドレスバッファ１２２
〜１２５の出力は、行デコーダ１２９によって行線２２
６〜２３７の１２本にデコードされ、マルチプレクサ１
３１〜１３３により、１２本の行線につき１本がそれぞ
れデータ線２１５、２４４、２４５と導通状態にされ
る。列線及び行線のデコードによってメモリセルの内３
個（例えばＭＡＲＹ１に於て２２２と２４６との交点の
メモリセル１５０と、ＭＡＲＹ２、ＭＡＲＹ３に於てＭ
ＡＲＹ１のメモリセル１５０の位置に相当するメモリセ
ル）が選択される。
【００４６】制御信号２０７〜２１２により、高電圧発
生／制御回路１２７及びＤＩＯ１〜ＤＩＯ３の各プログ
ラム回路及びデータ入力バッファはそれぞれ非活性化さ
れ、２３８は例えば電源電圧近傍になり、２１４は例え
ば３Ｖになり、２１３は例えばロー電圧になり、２３９
は接地電圧になり、ＤＩＯ１〜ＤＩＯ３に於ける各デー
タ入力バッファの出力でありかつ各プログラム回路の入
力はロー電圧になる。ここでＤＩＯ１〜ＤＩＯ３の各セ
ンス回路は、チップ制御回路１２６の２０８が例えばハ
イ電圧となることによって活性化され、データ線に現れ
た行線の電圧の増幅と比較検出とデータ復元とを行って
各データ出力バッファに出力する。データ出力バッファ
はセンス回路の出力をバッファし、データ入出力端子１
１１〜１１９にメモリセルの記憶データを出力する。
生／制御回路１２７及びＤＩＯ１〜ＤＩＯ３の各プログ
ラム回路及びデータ入力バッファはそれぞれ非活性化さ
れ、２３８は例えば電源電圧近傍になり、２１４は例え
ば３Ｖになり、２１３は例えばロー電圧になり、２３９
は接地電圧になり、ＤＩＯ１〜ＤＩＯ３に於ける各デー
タ入力バッファの出力でありかつ各プログラム回路の入
力はロー電圧になる。ここでＤＩＯ１〜ＤＩＯ３の各セ
ンス回路は、チップ制御回路１２６の２０８が例えばハ
イ電圧となることによって活性化され、データ線に現れ
た行線の電圧の増幅と比較検出とデータ復元とを行って
各データ出力バッファに出力する。データ出力バッファ
はセンス回路の出力をバッファし、データ入出力端子１
１１〜１１９にメモリセルの記憶データを出力する。
【００４７】消去モードでは、まず制御入力端子１０７
〜１０９で消去モードを設定し、アドレス入力端子１０
１、１０２に消去する列線アドレスを入力する。チップ
制御回路１２６の出力信号は、例えば、２０７がロー電
圧になり、２０８がロー電圧になり、２０９がロー電圧
になり、２１０がハイ電圧になり、２１１がロー電圧に
なり、２１２がロー電圧になり、１２７が活性化され、
ＤＩＯ１〜ＤＩＯ３のプログラム回路、センス回路、及
びデータ出力バッファが非活性化される。高電圧発生／
制御回路１２７の出力２３８は高電圧（例えば２０Ｖ）
になり、２１４は高電圧（例えば２０Ｖ）になり、２１
３はロー電圧ないし電源電圧近傍になり、２３９は接地
電圧になる。その結果、列デコーダ１２８の出力２２２
〜２２５の内の１本（例えば２２２）が高電圧（例えば
２０Ｖ）になる。またメモリセンスプログラム線２４０
〜２４３の内の１本（例えば２４０）も高電圧（例えば
２０Ｖ）になる。従って、選択された列線のフローティ
ングゲートを有するメモリセルトランジスタのゲートが
２０Ｖになり、ソースが接地電圧になり、ドレインが接
地電圧（メモリセルトランジスタがゲート電圧により導
通状態となるため）になり、ファラーノードハイムトン
ネル現象が起き、閾値電圧は例えば４Ｖと高くなる。
〜１０９で消去モードを設定し、アドレス入力端子１０
１、１０２に消去する列線アドレスを入力する。チップ
制御回路１２６の出力信号は、例えば、２０７がロー電
圧になり、２０８がロー電圧になり、２０９がロー電圧
になり、２１０がハイ電圧になり、２１１がロー電圧に
なり、２１２がロー電圧になり、１２７が活性化され、
ＤＩＯ１〜ＤＩＯ３のプログラム回路、センス回路、及
びデータ出力バッファが非活性化される。高電圧発生／
制御回路１２７の出力２３８は高電圧（例えば２０Ｖ）
になり、２１４は高電圧（例えば２０Ｖ）になり、２１
３はロー電圧ないし電源電圧近傍になり、２３９は接地
電圧になる。その結果、列デコーダ１２８の出力２２２
〜２２５の内の１本（例えば２２２）が高電圧（例えば
２０Ｖ）になる。またメモリセンスプログラム線２４０
〜２４３の内の１本（例えば２４０）も高電圧（例えば
２０Ｖ）になる。従って、選択された列線のフローティ
ングゲートを有するメモリセルトランジスタのゲートが
２０Ｖになり、ソースが接地電圧になり、ドレインが接
地電圧（メモリセルトランジスタがゲート電圧により導
通状態となるため）になり、ファラーノードハイムトン
ネル現象が起き、閾値電圧は例えば４Ｖと高くなる。
【００４８】プログラムモードでは、まず制御入力端子
１０７〜１０９でプログラムモードを設定し、アドレス
入力端子１０１〜１０６にプログラムを行うアドレスを
入力する。チップ制御回路１２６の出力信号は、例えば
２０７及び２０８がロー電圧になり、２０９がハイ電圧
になり、２１０がロー電圧になり、２１１がハイ電圧に
なり、２１２がロー電圧になり、高電圧発生／制御回路
１２７及びＤＩＯ１〜ＤＩＯ３のプログラム回路とデー
タ入力バッファとが活性化し、ＤＩＯ１〜ＤＩＯ３のセ
ンス回路とデータ出力バッファとが非活性化される。そ
して高電圧発生／制御回路１２７の出力２３８は高電圧
（例えば２３Ｖ）になり、２１４は接地電圧になり、２
１３は高電圧（例えば２３Ｖ）になり、２３９はハイイ
ンピーダンス状態になる。その結果、列デコーダ１２８
の出力２２２〜２２５の内の１本（例えば２２２）が高
電圧（例えば２３Ｖ）になり、行デコーダ１２９の出力
２２６〜２３７の内の１本が高電圧（例えば２３Ｖ）に
なり、選択されたマルチプレクサの部分は強いオン状態
になり、行線とデータ線とを導通させる。
１０７〜１０９でプログラムモードを設定し、アドレス
入力端子１０１〜１０６にプログラムを行うアドレスを
入力する。チップ制御回路１２６の出力信号は、例えば
２０７及び２０８がロー電圧になり、２０９がハイ電圧
になり、２１０がロー電圧になり、２１１がハイ電圧に
なり、２１２がロー電圧になり、高電圧発生／制御回路
１２７及びＤＩＯ１〜ＤＩＯ３のプログラム回路とデー
タ入力バッファとが活性化し、ＤＩＯ１〜ＤＩＯ３のセ
ンス回路とデータ出力バッファとが非活性化される。そ
して高電圧発生／制御回路１２７の出力２３８は高電圧
（例えば２３Ｖ）になり、２１４は接地電圧になり、２
１３は高電圧（例えば２３Ｖ）になり、２３９はハイイ
ンピーダンス状態になる。その結果、列デコーダ１２８
の出力２２２〜２２５の内の１本（例えば２２２）が高
電圧（例えば２３Ｖ）になり、行デコーダ１２９の出力
２２６〜２３７の内の１本が高電圧（例えば２３Ｖ）に
なり、選択されたマルチプレクサの部分は強いオン状態
になり、行線とデータ線とを導通させる。
【００４９】プログラム時の入力データは、データ入出
力端子１１１〜１１９からアドレスと略同時に入力さ
れ、データ入力バッファでバッファされてプログラム回
路に送られる。プログラム回路に於て、入力データはプ
ログラム電圧に変換され、データ線に所定の入力データ
に対応した所定のプログラム電圧を出力する。本実施例
の場合、プログラム電圧値は互いに異なる８つの電圧値
（例えば２２Ｖ、２１Ｖ、２０Ｖ、・・・、１５Ｖ）の
内の１つが選択される。尚、プログラム電圧値は、４つ
若しくは８つ以上あってもよい。例えば、列線２２２と
行線２４６とが選択された場合、行線２４６はマルチプ
レクサ１３１を経由してプログラム電圧（例えば２０
Ｖ）になる。２１４は接地電圧であり、２２２は２３Ｖ
であるので、メモリセンスプログラム線２４０はメモリ
センスプログラム線選択回路１４３を経由して接地電圧
になる。従ってメモリセル１５０のドレインには２０Ｖ
が印加され、かつゲートには接地電圧が印加されるた
め、消去時とは逆に、メモリセルの閾値は例えば−０．
５Ｖと低くなる。メモリセルの閾値はプログラム電圧値
と比例関係をもって変化する。
力端子１１１〜１１９からアドレスと略同時に入力さ
れ、データ入力バッファでバッファされてプログラム回
路に送られる。プログラム回路に於て、入力データはプ
ログラム電圧に変換され、データ線に所定の入力データ
に対応した所定のプログラム電圧を出力する。本実施例
の場合、プログラム電圧値は互いに異なる８つの電圧値
（例えば２２Ｖ、２１Ｖ、２０Ｖ、・・・、１５Ｖ）の
内の１つが選択される。尚、プログラム電圧値は、４つ
若しくは８つ以上あってもよい。例えば、列線２２２と
行線２４６とが選択された場合、行線２４６はマルチプ
レクサ１３１を経由してプログラム電圧（例えば２０
Ｖ）になる。２１４は接地電圧であり、２２２は２３Ｖ
であるので、メモリセンスプログラム線２４０はメモリ
センスプログラム線選択回路１４３を経由して接地電圧
になる。従ってメモリセル１５０のドレインには２０Ｖ
が印加され、かつゲートには接地電圧が印加されるた
め、消去時とは逆に、メモリセルの閾値は例えば−０．
５Ｖと低くなる。メモリセルの閾値はプログラム電圧値
と比例関係をもって変化する。
【００５０】尚、本実施例に於ては、消去モード、プロ
グラムモード、及び他のモードの設定の方法として、制
御入力端子１０７〜１０９の入力のみとしたが、特にこ
れに限定するものでない。また、消去時のメモリセルの
選択単位を列線単位としたが、バイト単位やブロック単
位でもよく、特に限定するものではない。
グラムモード、及び他のモードの設定の方法として、制
御入力端子１０７〜１０９の入力のみとしたが、特にこ
れに限定するものでない。また、消去時のメモリセルの
選択単位を列線単位としたが、バイト単位やブロック単
位でもよく、特に限定するものではない。
【００５１】図２は、図１のプログラム回路についてよ
り詳細に示したものである。図２に於て、ＤＩ１は第１
のデータ入力、ＤＩ２は第２のデータ入力、ＤＩ３は第
３のデータ入力、ＶＰＰＸは高電圧入力、ＰＲＧは入力
でプログラムイネーブル信号、ＶＰＲＧは出力でプログ
ラム電圧である。そしてＩＶ１〜ＩＶ３はインバータ回
路、ＨＶＳＷは高電圧スイッチ、Ｃ１〜Ｃ５はキャパシ
タンス、ＭＮ２０〜ＭＮ２５はＮチャンネルエンハンス
メント型のＭＯＳトランジスタ、ＭＰ２０〜ＭＰ２３は
Ｐチャンネルエンハンスメント型のＭＯＳトランジスタ
である。またＡＮＤ１〜ＡＮＤ９はＭＯＳトランジスタ
で構成された２入力または３入力の論理積回路（ＡＮＤ
回路）、ＯＲ１〜ＯＲ３はＭＯＳトランジスタで構成さ
れた３入力の論理和回路（ＯＲ回路）である。
り詳細に示したものである。図２に於て、ＤＩ１は第１
のデータ入力、ＤＩ２は第２のデータ入力、ＤＩ３は第
３のデータ入力、ＶＰＰＸは高電圧入力、ＰＲＧは入力
でプログラムイネーブル信号、ＶＰＲＧは出力でプログ
ラム電圧である。そしてＩＶ１〜ＩＶ３はインバータ回
路、ＨＶＳＷは高電圧スイッチ、Ｃ１〜Ｃ５はキャパシ
タンス、ＭＮ２０〜ＭＮ２５はＮチャンネルエンハンス
メント型のＭＯＳトランジスタ、ＭＰ２０〜ＭＰ２３は
Ｐチャンネルエンハンスメント型のＭＯＳトランジスタ
である。またＡＮＤ１〜ＡＮＤ９はＭＯＳトランジスタ
で構成された２入力または３入力の論理積回路（ＡＮＤ
回路）、ＯＲ１〜ＯＲ３はＭＯＳトランジスタで構成さ
れた３入力の論理和回路（ＯＲ回路）である。
【００５２】Ｎ１はＯＲ回路ＯＲ１の出力であり、トラ
ンジスタＭＰ２０及びＭＮ２０のゲートに接続されてい
る。Ｎ２はＯＲ回路ＯＲ２の出力であり、トランジスタ
ＭＰ２１及びＭＮ２１のゲートに接続されている。Ｎ３
はＯＲ回路ＯＲ３の出力であり、トランジスタＭＰ２２
及びＭＮ２２のゲートに接続されている。Ｎ５は接地ノ
ードであり、インバータ回路の接地電位及びキャパシタ
ンスＣ２の一端及びトランジスタＭＮ２０〜ＭＮ２３の
ソースに接続されている。Ｎ７は、トランジスタＭＮ２
３及びＭＰ２０〜ＭＰ２３のドレインと、トランジスタ
ＭＰ２３及びＭＮ２３のゲートとに接続されている。Ｎ
８はキャパシタンスＣ３の一端とトランジスタＭＰ２０
のソース及びトランジスタＭＮ２０のドレインとに接続
され、Ｎ９はキャパシタンスＣ４の一端とトランジスタ
ＭＰ２１のソース及びトランジスタＭＮ２１のドレイン
とに接続されている。Ｎ１０はキャパシタンスＣ５の一
端とトランジスタＭＰ２２のソース及びトランジスタＭ
Ｎ２２のドレインとに接続されている。Ｎ６はキャパシ
タンスＣ１の一端とキャパシタンスＣ２〜Ｃ５の各他端
及びトランジスタＭＮ２５のゲートとに接続されてい
る。Ｎ１１はトランジスタＭＮ２４のソースとトランジ
スタＭＮ２５のドレインとに接続されている。Ｎ１２は
高電圧スイッチＨＶＳＷの出力であり、トランジスタＭ
Ｎ２４のゲートに接続されている。Ｎ４は電源ノードで
あり、トランジスタＭＰ２３のソース及びインバータ回
路、ＡＮＤ回路、ＯＲ回路の電源に接続されている。ま
た、高電圧入力ＶＰＰＸはキャパシタンスＣ１の他端、
トランジスタＭＮ２４のドレイン及び高電圧スイッチＨ
ＶＳＷの入力に、プログラムイネーブル信号ＰＲＧは高
電圧スイッチＨＶＳＷの制御入力に、各データ入力ＤＩ
１〜ＤＩ３は各インバータ回路ＩＶ１〜ＩＶ３及び各Ａ
ＮＤ回路の入力に、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ９の出
力は各ＯＲ回路ＯＲ１〜ＯＲ３の入力に、プログラム電
圧ＶＰＲＧはトランジスタＭＮ２５のソースに、それぞ
れ接続されている。
ンジスタＭＰ２０及びＭＮ２０のゲートに接続されてい
る。Ｎ２はＯＲ回路ＯＲ２の出力であり、トランジスタ
ＭＰ２１及びＭＮ２１のゲートに接続されている。Ｎ３
はＯＲ回路ＯＲ３の出力であり、トランジスタＭＰ２２
及びＭＮ２２のゲートに接続されている。Ｎ５は接地ノ
ードであり、インバータ回路の接地電位及びキャパシタ
ンスＣ２の一端及びトランジスタＭＮ２０〜ＭＮ２３の
ソースに接続されている。Ｎ７は、トランジスタＭＮ２
３及びＭＰ２０〜ＭＰ２３のドレインと、トランジスタ
ＭＰ２３及びＭＮ２３のゲートとに接続されている。Ｎ
８はキャパシタンスＣ３の一端とトランジスタＭＰ２０
のソース及びトランジスタＭＮ２０のドレインとに接続
され、Ｎ９はキャパシタンスＣ４の一端とトランジスタ
ＭＰ２１のソース及びトランジスタＭＮ２１のドレイン
とに接続されている。Ｎ１０はキャパシタンスＣ５の一
端とトランジスタＭＰ２２のソース及びトランジスタＭ
Ｎ２２のドレインとに接続されている。Ｎ６はキャパシ
タンスＣ１の一端とキャパシタンスＣ２〜Ｃ５の各他端
及びトランジスタＭＮ２５のゲートとに接続されてい
る。Ｎ１１はトランジスタＭＮ２４のソースとトランジ
スタＭＮ２５のドレインとに接続されている。Ｎ１２は
高電圧スイッチＨＶＳＷの出力であり、トランジスタＭ
Ｎ２４のゲートに接続されている。Ｎ４は電源ノードで
あり、トランジスタＭＰ２３のソース及びインバータ回
路、ＡＮＤ回路、ＯＲ回路の電源に接続されている。ま
た、高電圧入力ＶＰＰＸはキャパシタンスＣ１の他端、
トランジスタＭＮ２４のドレイン及び高電圧スイッチＨ
ＶＳＷの入力に、プログラムイネーブル信号ＰＲＧは高
電圧スイッチＨＶＳＷの制御入力に、各データ入力ＤＩ
１〜ＤＩ３は各インバータ回路ＩＶ１〜ＩＶ３及び各Ａ
ＮＤ回路の入力に、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ９の出
力は各ＯＲ回路ＯＲ１〜ＯＲ３の入力に、プログラム電
圧ＶＰＲＧはトランジスタＭＮ２５のソースに、それぞ
れ接続されている。
【００５３】図２に於ける第１のデータ入力ＤＩ１は、
図１に於けるＤＩＯ１の２１６に、同じく第２のデータ
入力ＤＩ２は２１７に、同じく第３のデータ入力ＤＩ３
は２１８に、同じく高電圧入力ＶＰＰＸは２１３に、同
じくプログラムイネーブル信号ＰＲＧは２０９に、同じ
くプログラム電圧ＶＰＲＧは図１に於けるＤＩＯ１の２
１５に、それぞれ対応している。
図１に於けるＤＩＯ１の２１６に、同じく第２のデータ
入力ＤＩ２は２１７に、同じく第３のデータ入力ＤＩ３
は２１８に、同じく高電圧入力ＶＰＰＸは２１３に、同
じくプログラムイネーブル信号ＰＲＧは２０９に、同じ
くプログラム電圧ＶＰＲＧは図１に於けるＤＩＯ１の２
１５に、それぞれ対応している。
【００５４】図２に示した回路は、３ビットのデジタル
データからアナログデータへの変換回路であり、高電圧
入力ＶＰＰＸに高電圧（例えば２４Ｖ）が印加されてプ
ログラムイネーブル信号ＰＲＧがハイ電圧になると、Ｎ
６の電圧値は、以下のようにキャパシタンスＣ１〜Ｃ５
及びＮ７の電圧で決定される値となる。 Ｎ６の電圧＝（ＶＰＰＸの電圧・Ｃ１の値＋Ｎ８の電圧
・Ｃ３の値＋Ｎ９の電圧・Ｃ４の値＋Ｎ１０の電圧・Ｃ
５の値）／ＣＴ 但し、ＣＴ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５
データからアナログデータへの変換回路であり、高電圧
入力ＶＰＰＸに高電圧（例えば２４Ｖ）が印加されてプ
ログラムイネーブル信号ＰＲＧがハイ電圧になると、Ｎ
６の電圧値は、以下のようにキャパシタンスＣ１〜Ｃ５
及びＮ７の電圧で決定される値となる。 Ｎ６の電圧＝（ＶＰＰＸの電圧・Ｃ１の値＋Ｎ８の電圧
・Ｃ３の値＋Ｎ９の電圧・Ｃ４の値＋Ｎ１０の電圧・Ｃ
５の値）／ＣＴ 但し、ＣＴ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５
【００５５】本回路に於ては、Ｎ８、Ｎ９及びＮ１０の
電圧を入力データ値によって接地電圧とＮ７の電圧（例
えば３Ｖ程度の低電圧）とで切り換えることにより、Ｎ
６の電圧を各データ入力ＤＩ１、ＤＩ２、ＤＩ３の値に
よって可変できるようにした。更に、キャパシタンスＣ
３、Ｃ４、Ｃ５の値を互いに異ならせる（例えばＣ３＜
Ｃ４＜Ｃ５とする）ことによってデータの重み付けを行
い、Ｎ６の電圧値は８値で比例関係を持たせることがで
きる。
電圧を入力データ値によって接地電圧とＮ７の電圧（例
えば３Ｖ程度の低電圧）とで切り換えることにより、Ｎ
６の電圧を各データ入力ＤＩ１、ＤＩ２、ＤＩ３の値に
よって可変できるようにした。更に、キャパシタンスＣ
３、Ｃ４、Ｃ５の値を互いに異ならせる（例えばＣ３＜
Ｃ４＜Ｃ５とする）ことによってデータの重み付けを行
い、Ｎ６の電圧値は８値で比例関係を持たせることがで
きる。
【００５６】プログラムイネーブル信号ＰＲＧの電圧が
ハイの場合、高電圧スイッチＨＶＳＷの出力Ｎ１２は高
電圧となり、トランジスタＭＮ２４はオン状態となり、
プログラム電圧ＶＰＲＧはＮ６の電圧からトランジスタ
ＭＮ２５の閾値を引いた値となる。Ｎ６の電圧が例えば
２１Ｖの場合、プログラム電圧ＶＰＲＧは例えば２０Ｖ
となる。図２の実施例の場合、第１及び第２のデータ入
力ＤＩ１、ＤＩ２がハイ電圧で第３のデータ入力ＤＩ３
がロー電圧の時にプログラム電圧ＶＰＲＧが最も低く
（例えば１５Ｖ）なり、第１及び第２のデータ入力ＤＩ
１、ＤＩ２がロー電圧で第３のデータ入力ＤＩ３がハイ
電圧の時にプログラム電圧ＶＰＲＧが最も高く（例えば
２２Ｖ）なる。またプログラムイネーブル信号ＰＲＧが
ロー電圧の場合は、Ｎ１２もロー電圧となってトランジ
スタＭＮ２４がオフとなり、プログラム電圧ＶＰＲＧは
フローティングとなる。
ハイの場合、高電圧スイッチＨＶＳＷの出力Ｎ１２は高
電圧となり、トランジスタＭＮ２４はオン状態となり、
プログラム電圧ＶＰＲＧはＮ６の電圧からトランジスタ
ＭＮ２５の閾値を引いた値となる。Ｎ６の電圧が例えば
２１Ｖの場合、プログラム電圧ＶＰＲＧは例えば２０Ｖ
となる。図２の実施例の場合、第１及び第２のデータ入
力ＤＩ１、ＤＩ２がハイ電圧で第３のデータ入力ＤＩ３
がロー電圧の時にプログラム電圧ＶＰＲＧが最も低く
（例えば１５Ｖ）なり、第１及び第２のデータ入力ＤＩ
１、ＤＩ２がロー電圧で第３のデータ入力ＤＩ３がハイ
電圧の時にプログラム電圧ＶＰＲＧが最も高く（例えば
２２Ｖ）なる。またプログラムイネーブル信号ＰＲＧが
ロー電圧の場合は、Ｎ１２もロー電圧となってトランジ
スタＭＮ２４がオフとなり、プログラム電圧ＶＰＲＧは
フローティングとなる。
【００５７】図３は、図１に於けるセンス回路の詳細図
である。図３に於て、ＲＤは読み出し信号、ＤＯ１は第
１のデータ出力、ＤＯ２は第２のデータ出力、ＤＯ３は
第３のデータ出力、ＤＢＵＳはメモリ読み出しデータ入
力である。ＩＶ01〜ＩＶ09はＭＯＳトランジスタで構成
されたインバータ回路、ＡＮＤ01〜ＡＮＤ04はＭＯＳト
ランジスタで構成された５入力及び７入力の論理積回路
（ＡＮＤ回路）、ＯＲ01、ＯＲ02はＭＯＳトランジスタ
で構成された２入力の論理和回路（ＯＲ回路）である。
ＭＰ01〜ＭＰ06はＰチャンネルエンハンスメント型ＭＯ
Ｓトランジスタであり、ＭＮ01〜ＭＮ10はＮチャンネル
エンハンスメント型ＭＯＳトランジスタであり、ＲＣＥ
Ｌ１〜ＲＣＥＬ７はリファレンス用メモリセルである。
である。図３に於て、ＲＤは読み出し信号、ＤＯ１は第
１のデータ出力、ＤＯ２は第２のデータ出力、ＤＯ３は
第３のデータ出力、ＤＢＵＳはメモリ読み出しデータ入
力である。ＩＶ01〜ＩＶ09はＭＯＳトランジスタで構成
されたインバータ回路、ＡＮＤ01〜ＡＮＤ04はＭＯＳト
ランジスタで構成された５入力及び７入力の論理積回路
（ＡＮＤ回路）、ＯＲ01、ＯＲ02はＭＯＳトランジスタ
で構成された２入力の論理和回路（ＯＲ回路）である。
ＭＰ01〜ＭＰ06はＰチャンネルエンハンスメント型ＭＯ
Ｓトランジスタであり、ＭＮ01〜ＭＮ10はＮチャンネル
エンハンスメント型ＭＯＳトランジスタであり、ＲＣＥ
Ｌ１〜ＲＣＥＬ７はリファレンス用メモリセルである。
【００５８】Ｎ２０はトランジスタＭＰ01、ＭＮ01、Ｍ
Ｎ02のドレイン及びＭＮ03のゲートに接続され、Ｎ２１
はトランジスタＭＰ02のドレイン及びゲートと、ＭＮ03
のドレインと、ＭＮ05のゲートとに接続され、Ｎ２３は
トランジスタＭＰ03のドレインと、ＭＮ05のドレイン
と、インバータ回路ＩＶ02の入力とに接続され、Ｎ２２
はトランジスタＭＰ05のドレイン及びゲートと、ＭＮ07
のドレインと、ＭＮ06のゲートとに接続され、Ｎ２６は
トランジスタＭＰ06のドレインと、ＭＮ09及びＭＮ10の
ドレインと、ＭＮ０７のゲートとに接続され、Ｎ２７は
トランジスタＭＰ07のソースと、ＭＰ08のドレインと、
ＭＮ09のゲートとに接続されている。
Ｎ02のドレイン及びＭＮ03のゲートに接続され、Ｎ２１
はトランジスタＭＰ02のドレイン及びゲートと、ＭＮ03
のドレインと、ＭＮ05のゲートとに接続され、Ｎ２３は
トランジスタＭＰ03のドレインと、ＭＮ05のドレイン
と、インバータ回路ＩＶ02の入力とに接続され、Ｎ２２
はトランジスタＭＰ05のドレイン及びゲートと、ＭＮ07
のドレインと、ＭＮ06のゲートとに接続され、Ｎ２６は
トランジスタＭＰ06のドレインと、ＭＮ09及びＭＮ10の
ドレインと、ＭＮ０７のゲートとに接続され、Ｎ２７は
トランジスタＭＰ07のソースと、ＭＰ08のドレインと、
ＭＮ09のゲートとに接続されている。
【００５９】ＤＡＭＰ１は、トランジスタＭＰ03〜ＭＮ
10及びインバータ回路ＩＶ02を含む回路であり、ＤＡＭ
Ｐ２〜ＤＡＭＰ７はＤＡＭＰ１と同様なトランジスタ及
び結線を有する回路である。
10及びインバータ回路ＩＶ02を含む回路であり、ＤＡＭ
Ｐ２〜ＤＡＭＰ７はＤＡＭＰ１と同様なトランジスタ及
び結線を有する回路である。
【００６０】読み出し信号ＲＤは、インバータ回路ＩＶ
01の入力及びＤＡＭＰ１〜ＤＡＭＰ７に於けるトランジ
スタＭＮ04のゲートに相当する位置に接続され、インバ
ータ回路ＩＶ01の出力ＲＤＶはトランジスタＭＰ01及び
ＭＮ01のゲートとＤＡＭＰ１〜ＤＡＭＰ７に於けるトラ
ンジスタＭＮ06及びＭＮ10のゲートに相当する位置に接
続されている。
01の入力及びＤＡＭＰ１〜ＤＡＭＰ７に於けるトランジ
スタＭＮ04のゲートに相当する位置に接続され、インバ
ータ回路ＩＶ01の出力ＲＤＶはトランジスタＭＰ01及び
ＭＮ01のゲートとＤＡＭＰ１〜ＤＡＭＰ７に於けるトラ
ンジスタＭＮ06及びＭＮ10のゲートに相当する位置に接
続されている。
【００６１】メモリ読み出しデータ入力ＤＢＵＳは、ト
ランジスタＭＮ02のゲート及びＭＮ03のソースに接続さ
れ、第１のデータ出力ＤＯ１はＳＯ１に接続され、第２
のデータ出力ＤＯ２はＯＲ回路ＯＲ01の出力に接続さ
れ、第３のデータ出力ＤＯ３はＯＲ回路ＯＲ02の出力に
接続されている。ＳＯ１はＤＡＭＰ01のインバータ回路
ＩＶ02の出力であり、インバータ回路ＩＶ03及びＡＮＤ
回路の入力となっており、ＳＯ２〜ＳＯ７はＤＡＭＰ２
〜ＤＡＭＰ７でインバータ回路ＩＶ02に対応した出力で
あり、ＳＯ１と同様にインバータ回路及びＡＮＤ回路の
入力となっている。
ランジスタＭＮ02のゲート及びＭＮ03のソースに接続さ
れ、第１のデータ出力ＤＯ１はＳＯ１に接続され、第２
のデータ出力ＤＯ２はＯＲ回路ＯＲ01の出力に接続さ
れ、第３のデータ出力ＤＯ３はＯＲ回路ＯＲ02の出力に
接続されている。ＳＯ１はＤＡＭＰ01のインバータ回路
ＩＶ02の出力であり、インバータ回路ＩＶ03及びＡＮＤ
回路の入力となっており、ＳＯ２〜ＳＯ７はＤＡＭＰ２
〜ＤＡＭＰ７でインバータ回路ＩＶ02に対応した出力で
あり、ＳＯ１と同様にインバータ回路及びＡＮＤ回路の
入力となっている。
【００６２】インバータ回路ＩＶ03〜ＩＶ09の出力はＡ
ＮＤ回路に接続され、ＡＮＤ回路の出力はＯＲ回路ＯＲ
01、ＯＲ02に接続されている。ＲＥＦ１はＤＡＭＰ１の
トランジスタＭＮ08のソースとリファレンス用メモリセ
ルＲＣＥＬＬ１のドレイン部分に接続され、ＲＥＦ２〜
ＲＥＦ７は、ＤＡＭＰ２〜ＤＡＭＰ７に於てトランジス
タＭＮ08のソースに相当する部分とリファレンス用メモ
リセルＲＣＥＬ２〜ＲＣＥＬ７のドレイン部分に接続さ
れている。
ＮＤ回路に接続され、ＡＮＤ回路の出力はＯＲ回路ＯＲ
01、ＯＲ02に接続されている。ＲＥＦ１はＤＡＭＰ１の
トランジスタＭＮ08のソースとリファレンス用メモリセ
ルＲＣＥＬＬ１のドレイン部分に接続され、ＲＥＦ２〜
ＲＥＦ７は、ＤＡＭＰ２〜ＤＡＭＰ７に於てトランジス
タＭＮ08のソースに相当する部分とリファレンス用メモ
リセルＲＣＥＬ２〜ＲＣＥＬ７のドレイン部分に接続さ
れている。
【００６３】Ｎ３０は接地ノードであり、インバータ回
路、ＡＮＤ回路及びＯＲ回路の接地ノードと、各トラン
ジスタＭＮ01、ＭＮ02、ＭＮ04、ＭＮ09、ＭＮ10のソー
ス端子とリファレンス用メモリセルＲＣＥＬ１〜ＲＣＥ
Ｌ７のソース部分に接続されている。Ｎ３１は電源ノー
ドであり、インバータ回路、ＡＮＤ回路及びＯＲ回路の
電源ノードと各トランジスタＭＰ01〜ＭＰ06のソース及
びＭＮ08のゲートに接続されている。
路、ＡＮＤ回路及びＯＲ回路の接地ノードと、各トラン
ジスタＭＮ01、ＭＮ02、ＭＮ04、ＭＮ09、ＭＮ10のソー
ス端子とリファレンス用メモリセルＲＣＥＬ１〜ＲＣＥ
Ｌ７のソース部分に接続されている。Ｎ３１は電源ノー
ドであり、インバータ回路、ＡＮＤ回路及びＯＲ回路の
電源ノードと各トランジスタＭＰ01〜ＭＰ06のソース及
びＭＮ08のゲートに接続されている。
【００６４】図３に於ける読み出し信号ＲＤは図１の２
０８に、同じくメモリ読み出しデータ入力ＤＢＵＳは図
１の例えばＤＩＯ１の２１５に、同じくデータ出力ＤＯ
１、ＤＯ２、ＤＯ３は図１の例えばＤＩＯ１の１１７、
１１８、１１９に、それぞれ対応する。
０８に、同じくメモリ読み出しデータ入力ＤＢＵＳは図
１の例えばＤＩＯ１の２１５に、同じくデータ出力ＤＯ
１、ＤＯ２、ＤＯ３は図１の例えばＤＩＯ１の１１７、
１１８、１１９に、それぞれ対応する。
【００６５】読み出しモードになると読み出し信号ＲＤ
はハイ電圧になり、メモリ読み出しデータ入力ＤＢＵＳ
は選択したメモリセルの行線と同一電位になる。出力Ｒ
ＤＶはロー電圧になるので、トランジスタＭＰ01はオン
状態となってＭＮ01はオフ状態となり、Ｎ２０の電圧は
０Ｖから上昇する。Ｎ２０の電圧が上昇するとトランジ
スタＭＮ03がオン状態となり、メモリ読み出しデータ入
力ＤＢＵＳはＮ２０からＭＮ03の閾値を引いた電圧とな
る。しかしながら、メモリ読み出しデータ入力ＤＢＵＳ
の電圧がトランジスタＭＮ02の閾値より高くなるとＭＮ
02がオン状態となり、ＤＢＵＳの電位上昇を抑制する。
従って、読み出し信号ＲＤがハイになることによってメ
モリ読み出しデータ入力ＤＢＵＳは０Ｖと電源電圧との
中間値近傍（例えば２Ｖ）になる。この時、読み出すメ
モリセルがオン状態であれば、メモリ読み出しデータ入
力ＤＢＵＳからメモリセルのソースに向けて電流が流
れ、ＤＢＵＳの電位は若干下がる（例えば１．８Ｖ）。
このための電流供給はトランジスタＭＰ02を経由して行
われるので、ＭＰ02のトランジスタサイズを適切に選ぶ
ことにより、Ｎ２１の電圧はメモリ読み出しデータ入力
ＤＢＵＳに比べ大きく低下する（例えば４．２Ｖから
３．５Ｖになる）。また、Ｎ２１の電圧は、当然メモリ
セルが流す電流量の大きさにも比例するので、各トラン
ジスタＭＰ01、ＭＰ02、ＭＮ02、ＭＮ03は、メモリ読み
出しデータ入力ＤＢＵＳの電位変動を増幅していること
になる。トランジスタＭＰ03、ＭＰ04、ＭＮ04、ＭＮ0
5、ＭＮ06は差動増幅器であり、Ｎ２１及びＮ２２が差
動入力である。またＭＰ05、ＭＰ06、ＭＮ07、ＭＮ09、
ＭＮ10は、ＭＰ01、ＭＰ02、ＭＮ01、ＭＮ02、ＭＮ03と
相似の回路であり、ＲＥＦ１に対してＤＢＵＳと同様な
動きをする。
はハイ電圧になり、メモリ読み出しデータ入力ＤＢＵＳ
は選択したメモリセルの行線と同一電位になる。出力Ｒ
ＤＶはロー電圧になるので、トランジスタＭＰ01はオン
状態となってＭＮ01はオフ状態となり、Ｎ２０の電圧は
０Ｖから上昇する。Ｎ２０の電圧が上昇するとトランジ
スタＭＮ03がオン状態となり、メモリ読み出しデータ入
力ＤＢＵＳはＮ２０からＭＮ03の閾値を引いた電圧とな
る。しかしながら、メモリ読み出しデータ入力ＤＢＵＳ
の電圧がトランジスタＭＮ02の閾値より高くなるとＭＮ
02がオン状態となり、ＤＢＵＳの電位上昇を抑制する。
従って、読み出し信号ＲＤがハイになることによってメ
モリ読み出しデータ入力ＤＢＵＳは０Ｖと電源電圧との
中間値近傍（例えば２Ｖ）になる。この時、読み出すメ
モリセルがオン状態であれば、メモリ読み出しデータ入
力ＤＢＵＳからメモリセルのソースに向けて電流が流
れ、ＤＢＵＳの電位は若干下がる（例えば１．８Ｖ）。
このための電流供給はトランジスタＭＰ02を経由して行
われるので、ＭＰ02のトランジスタサイズを適切に選ぶ
ことにより、Ｎ２１の電圧はメモリ読み出しデータ入力
ＤＢＵＳに比べ大きく低下する（例えば４．２Ｖから
３．５Ｖになる）。また、Ｎ２１の電圧は、当然メモリ
セルが流す電流量の大きさにも比例するので、各トラン
ジスタＭＰ01、ＭＰ02、ＭＮ02、ＭＮ03は、メモリ読み
出しデータ入力ＤＢＵＳの電位変動を増幅していること
になる。トランジスタＭＰ03、ＭＰ04、ＭＮ04、ＭＮ0
5、ＭＮ06は差動増幅器であり、Ｎ２１及びＮ２２が差
動入力である。またＭＰ05、ＭＰ06、ＭＮ07、ＭＮ09、
ＭＮ10は、ＭＰ01、ＭＰ02、ＭＮ01、ＭＮ02、ＭＮ03と
相似の回路であり、ＲＥＦ１に対してＤＢＵＳと同様な
動きをする。
【００６６】読み出すメモリセルの閾値が例えば４Ｖで
あり、リファレンス用メモリセルＲＣＥＬ１〜ＲＣＥＬ
７の閾値が例えば４．５Ｖ、３．５Ｖ、２．５Ｖ、１．
５Ｖ、０．５Ｖ、−０．５Ｖ、−１．５Ｖであるとした
場合、各電圧の関係は、ＲＥＦ７の電圧＜・・・＜ＲＥ
Ｆ２の電圧＜ＤＢＵＳの電圧＜ＲＥＦ１の電圧となり、
ＳＯ１はロー電圧に、ＳＯ２〜ＳＯ７はハイ電圧にな
る。尚、リファレンス用メモリセルの閾値は予めテスト
モード等で設定しておくものとし、本実施例では詳述し
ない。この結果、ＤＯ１はハイ電圧に、ＤＯ２及びＤＯ
３はロー電圧になる。以上のようにして、メモリセルの
記憶情報を首尾よく読み出すことができる。
あり、リファレンス用メモリセルＲＣＥＬ１〜ＲＣＥＬ
７の閾値が例えば４．５Ｖ、３．５Ｖ、２．５Ｖ、１．
５Ｖ、０．５Ｖ、−０．５Ｖ、−１．５Ｖであるとした
場合、各電圧の関係は、ＲＥＦ７の電圧＜・・・＜ＲＥ
Ｆ２の電圧＜ＤＢＵＳの電圧＜ＲＥＦ１の電圧となり、
ＳＯ１はロー電圧に、ＳＯ２〜ＳＯ７はハイ電圧にな
る。尚、リファレンス用メモリセルの閾値は予めテスト
モード等で設定しておくものとし、本実施例では詳述し
ない。この結果、ＤＯ１はハイ電圧に、ＤＯ２及びＤＯ
３はロー電圧になる。以上のようにして、メモリセルの
記憶情報を首尾よく読み出すことができる。
【００６７】図４は、１個のメモリセルに３ビットの情
報を記憶させる時の入出力端子（例えば図１に於けるＤ
ＩＯ１の１１７〜１１９）から読み書きする３ビットの
データ（Ｄ１〜Ｄ３またはＤ１１〜Ｄ１３）と、この３
ビットのデータがメモリセルに記憶される閾値電圧との
対応を示している。上にあるものほど閾値が高いときに
対応し、下にあるものほど閾値が低いときに対応する。
本図を参照してメモリセルの閾値電圧の変化によるデー
タの変化と、パリティによるデータエラーの検出につい
て説明する。
報を記憶させる時の入出力端子（例えば図１に於けるＤ
ＩＯ１の１１７〜１１９）から読み書きする３ビットの
データ（Ｄ１〜Ｄ３またはＤ１１〜Ｄ１３）と、この３
ビットのデータがメモリセルに記憶される閾値電圧との
対応を示している。上にあるものほど閾値が高いときに
対応し、下にあるものほど閾値が低いときに対応する。
本図を参照してメモリセルの閾値電圧の変化によるデー
タの変化と、パリティによるデータエラーの検出につい
て説明する。
【００６８】本実施例に於けるプログラム回路及びセン
ス回路は、入出力データとメモリセルの閾値との対応を
Ｄ１１、Ｄ１２、Ｄ１３のパターンになるようにした
（図４−ａ参照）。これは閾値が１つ上、または１つ下
のレベルに移る時、Ｄ１１〜Ｄ１３の内の１ビットしか
データが変化しないようにするためである。よって図４
−ａの例では、メモリセルの閾値電圧が１つ上か１つ下
のレベルに移るデータのエラーの有無は、パリティビッ
トを設けることによって検出可能である。
ス回路は、入出力データとメモリセルの閾値との対応を
Ｄ１１、Ｄ１２、Ｄ１３のパターンになるようにした
（図４−ａ参照）。これは閾値が１つ上、または１つ下
のレベルに移る時、Ｄ１１〜Ｄ１３の内の１ビットしか
データが変化しないようにするためである。よって図４
−ａの例では、メモリセルの閾値電圧が１つ上か１つ下
のレベルに移るデータのエラーの有無は、パリティビッ
トを設けることによって検出可能である。
【００６９】例えば、（Ｄ１１、Ｄ１２、Ｄ１３）が、
電荷の抜けによってメモリセルの閾値が下がり、（１１
０）から（１００）に対応するレベルになったとき、
「１」の個数が２個から１個に変化するためにパリティ
エラーとなり、データのエラーの検出が可能である。逆
にデータが（１００）から（１１０）に変化したときも
同様にエラーの検出が可能である。（１００）と（１０
１）、（１０１）と（１１１）、・・・、（０００）と
（００１）との間のデータの変化も、同様にエラーの検
出が可能である。
電荷の抜けによってメモリセルの閾値が下がり、（１１
０）から（１００）に対応するレベルになったとき、
「１」の個数が２個から１個に変化するためにパリティ
エラーとなり、データのエラーの検出が可能である。逆
にデータが（１００）から（１１０）に変化したときも
同様にエラーの検出が可能である。（１００）と（１０
１）、（１０１）と（１１１）、・・・、（０００）と
（００１）との間のデータの変化も、同様にエラーの検
出が可能である。
【００７０】これに対し、入出力データとメモリセルの
閾値とを（Ｄ１、Ｄ２、Ｄ３）のように対応させると、
例えば（１１０）と（１０１）、（０１０）と（００
１）の間でのデータの変化はパリティエラーとならない
ため、エラーの検出ができない（図４−ｂ、＊の箇所参
照）。
閾値とを（Ｄ１、Ｄ２、Ｄ３）のように対応させると、
例えば（１１０）と（１０１）、（０１０）と（００
１）の間でのデータの変化はパリティエラーとならない
ため、エラーの検出ができない（図４−ｂ、＊の箇所参
照）。
【００７１】以上のことから、本実施例に於ては、メモ
リセルに記憶させる時のメモリセルの閾値と入出力デー
タとの対応を、（Ｄ１１、Ｄ１２、Ｄ１３）のようにす
ることにより、少なくともメモリセルの閾値が１つ上ま
たは１つ下のレベルに変化するエラーはパリティエラー
として検出できるようになる。
リセルに記憶させる時のメモリセルの閾値と入出力デー
タとの対応を、（Ｄ１１、Ｄ１２、Ｄ１３）のようにす
ることにより、少なくともメモリセルの閾値が１つ上ま
たは１つ下のレベルに変化するエラーはパリティエラー
として検出できるようになる。
【００７２】以上本発明の一実施例について詳しく説明
したが、本発明の主旨から逸脱しない範囲で他の実施例
も容易に考え得る。例えば、本実施例に於ては、プログ
ラム時のプログラム電圧値をプログラム回路で発生させ
るものとしたが、これを高電圧／発生制御回路やその他
の回路に含ませてもよい。
したが、本発明の主旨から逸脱しない範囲で他の実施例
も容易に考え得る。例えば、本実施例に於ては、プログ
ラム時のプログラム電圧値をプログラム回路で発生させ
るものとしたが、これを高電圧／発生制御回路やその他
の回路に含ませてもよい。
【００７３】また本実施例に於ては、プログラム時にプ
ログラム電圧値を変化させるものとしたが、入出力情報
に応じた閾値をメモリセルに持たせることができる手段
であれば、プログラム電圧の時間幅またはプログラム電
圧の印加回数を変化させてもよい。
ログラム電圧値を変化させるものとしたが、入出力情報
に応じた閾値をメモリセルに持たせることができる手段
であれば、プログラム電圧の時間幅またはプログラム電
圧の印加回数を変化させてもよい。
【００７４】また本実施例に於ては、リファレンス用メ
モリセルをセンス回路に含ませるものとしたが、これを
メモリセルアレイ部分に含ませても何ら問題はない。
モリセルをセンス回路に含ませるものとしたが、これを
メモリセルアレイ部分に含ませても何ら問題はない。
【００７５】また本実施例に於ては、説明の便宜上メモ
リセルに８値の閾値を持たせるものとしたが、無論これ
以上であってもよい。
リセルに８値の閾値を持たせるものとしたが、無論これ
以上であってもよい。
【００７６】また本実施例に於けるＥＥＰＲＯＭの機能
は説明の便宜上簡略化したが、これに他の機能が加わっ
ても本発明の有効性は失われない。例えば、プログラム
後のベリファイモード等を容易に追加することもでき
る。
は説明の便宜上簡略化したが、これに他の機能が加わっ
ても本発明の有効性は失われない。例えば、プログラム
後のベリファイモード等を容易に追加することもでき
る。
【００７７】また本実施例でのメモリセルは、フローテ
ィングゲートを有するトランジスタとセレクトトランジ
スタとを含んでいるが、これに限定されるものではな
く、プログラム時にプログラム電圧によってメモリセル
の閾値を比例関係をもって可変できる構成であればよい
（文献４、文献５に記載のメモリセル参照）。
ィングゲートを有するトランジスタとセレクトトランジ
スタとを含んでいるが、これに限定されるものではな
く、プログラム時にプログラム電圧によってメモリセル
の閾値を比例関係をもって可変できる構成であればよい
（文献４、文献５に記載のメモリセル参照）。
【００７８】また本実施例の半導体記憶装置に於ては、
パリティを１バイト（８ビット）につき１ビット設けた
が、データとパリティビットとの個数の割合は、これ以
上でもこれ以下でもよい。
パリティを１バイト（８ビット）につき１ビット設けた
が、データとパリティビットとの個数の割合は、これ以
上でもこれ以下でもよい。
【００７９】また本実施例に於ては、１つのメモリセル
にデータとパリティビットとを一緒に記憶させるものと
したが、データを記憶するメモリセルとパリティビット
を記憶するメモリセルとを別々に設けてもよい。
にデータとパリティビットとを一緒に記憶させるものと
したが、データを記憶するメモリセルとパリティビット
を記憶するメモリセルとを別々に設けてもよい。
【００８０】
【発明の効果】以上説明したように、図５の従来例と図
１の本発明の実施例とを比較することにより、本発明の
効果は明確である。図５の従来例では、メモリセル１４
４個に対して４本のアドレス入力と９本の出力となって
いるが、図１の本発明の実施例では、メモリセル１４４
個に対して６本のアドレス入力と９本の出力となってい
る。即ち、本発明によれば、従来と同一のメモリセル個
数に対して２倍以上（本実施例では３倍）のデータを記
憶させてそれを読み出すことができ、半導体記憶装置の
容量を従来技術に比して飛躍的に増大させることができ
る。換言すれば、同一記憶量で比べると、本発明のメモ
リセル数は従来技術に比して半分以下にできるため、集
積回路化したときのチップ面積が半分程度と大幅に小さ
くなり、コスト低減の効果が顕著である。また、本発明
の半導体記憶装置にデータと共にパリティビットを記憶
させることにより、データエラーの有無が検出可能とな
り、データの信頼性の向上を実現できる。例えば、８ビ
ットのデータにつき１ビットのパリティを設けるとき、
従来は８ビットのデータ及び１ビットのパリティがそれ
ぞれ１個ずつのメモリセルに記憶されるが、本発明によ
れば、８ビットのデータ及び１ビットのパリティビット
を３ビットずつ、３個のメモリセルに記憶するので、メ
モリの大容量化を損なうことなくデータの信頼性を向上
し得る。
１の本発明の実施例とを比較することにより、本発明の
効果は明確である。図５の従来例では、メモリセル１４
４個に対して４本のアドレス入力と９本の出力となって
いるが、図１の本発明の実施例では、メモリセル１４４
個に対して６本のアドレス入力と９本の出力となってい
る。即ち、本発明によれば、従来と同一のメモリセル個
数に対して２倍以上（本実施例では３倍）のデータを記
憶させてそれを読み出すことができ、半導体記憶装置の
容量を従来技術に比して飛躍的に増大させることができ
る。換言すれば、同一記憶量で比べると、本発明のメモ
リセル数は従来技術に比して半分以下にできるため、集
積回路化したときのチップ面積が半分程度と大幅に小さ
くなり、コスト低減の効果が顕著である。また、本発明
の半導体記憶装置にデータと共にパリティビットを記憶
させることにより、データエラーの有無が検出可能とな
り、データの信頼性の向上を実現できる。例えば、８ビ
ットのデータにつき１ビットのパリティを設けるとき、
従来は８ビットのデータ及び１ビットのパリティがそれ
ぞれ１個ずつのメモリセルに記憶されるが、本発明によ
れば、８ビットのデータ及び１ビットのパリティビット
を３ビットずつ、３個のメモリセルに記憶するので、メ
モリの大容量化を損なうことなくデータの信頼性を向上
し得る。
【００８１】また、本発明に於ては、メモリセルに書き
込むデータの値とメモリセルの閾値電圧値との関係、或
いはメモリセルの閾値電圧値とメモリセルから読み出さ
れるデータの値との関係を、互いに隣接する閾値電圧値
に対応する書き込みデータ或いは読み出しデータの値の
差が１ビットであるように定めることにより、メモリセ
ルの閾値が隣接するレベルに変化するエラーはパリティ
エラーとして検出できるため、データの信頼性を向上し
得る。
込むデータの値とメモリセルの閾値電圧値との関係、或
いはメモリセルの閾値電圧値とメモリセルから読み出さ
れるデータの値との関係を、互いに隣接する閾値電圧値
に対応する書き込みデータ或いは読み出しデータの値の
差が１ビットであるように定めることにより、メモリセ
ルの閾値が隣接するレベルに変化するエラーはパリティ
エラーとして検出できるため、データの信頼性を向上し
得る。
【００８２】更に本発明では、上記効果を実現しつつ、
外部接続端子は従来のＥＥＰＲＯＭとの互換性を有して
おり、従来技術に対する機能の削減や、本発明を盛り込
むための新たな端子の追加が不要という利点がある。こ
れは本発明では、プログラム回路及びセンス回路に複数
のデータ入出力端子から並行にデータをアクセスできる
よう構成してあるためである。
外部接続端子は従来のＥＥＰＲＯＭとの互換性を有して
おり、従来技術に対する機能の削減や、本発明を盛り込
むための新たな端子の追加が不要という利点がある。こ
れは本発明では、プログラム回路及びセンス回路に複数
のデータ入出力端子から並行にデータをアクセスできる
よう構成してあるためである。
【００８３】これに加えて本発明のセンス回路は、複数
でかつ閾値の異なるリファレンス用メモリセルを備え、
リファレンス用メモリセルと読み出すメモリセルとの比
較を行うことにより、精度の高い読み出しを実現でき
る。例えば、他のセンス方式として、メモリセルに流れ
る電流の絶対値を負荷トランジスタ等で検出する方法が
考えられるが、この方式の場合、製造ばらつきによって
メモリセルの電流が不安定となる場合にはうまく検出で
きないことが予想される。これに対して本発明のセンス
回路は、電流の絶対値による比較は行わず、リファレン
スメモリセルとの相対値で比較するので、前記した問題
はなく結果的に検知精度を高くすることができる。
でかつ閾値の異なるリファレンス用メモリセルを備え、
リファレンス用メモリセルと読み出すメモリセルとの比
較を行うことにより、精度の高い読み出しを実現でき
る。例えば、他のセンス方式として、メモリセルに流れ
る電流の絶対値を負荷トランジスタ等で検出する方法が
考えられるが、この方式の場合、製造ばらつきによって
メモリセルの電流が不安定となる場合にはうまく検出で
きないことが予想される。これに対して本発明のセンス
回路は、電流の絶対値による比較は行わず、リファレン
スメモリセルとの相対値で比較するので、前記した問題
はなく結果的に検知精度を高くすることができる。
【図１】本発明の実施例を示す回路図。
【図２】本発明の実施例のプログラム回路。
【図３】本発明の実施例のセンス回路。
【図４】エラーチェック方法の説明図。
【図５】従来技術を示す回路図。
１０１〜１０６ アドレス入力 １０７〜１０９ 制御入力 １１１〜１１９ データ入出力 １２０〜１２５ アドレスバッファ １２６ チップ制御入力 １２７ 高電圧発生／制御回路 １２８ 列デコーダ １２９ 行デコーダ ２２２〜２２５ 列線 ２２６〜２３７ 行線 １４７〜１６２ メモリセル １３１〜１３３ マルチプレクサ １４１ プログラム回路 １４２ センス回路 １３４〜１３６ データ入力バッファ １３７〜１３９ データ出力バッファ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/02 G11C 29/00 631 H01L 27/10 421 H01L 29/792
Claims (1)
- 【請求項１】 複数の列線及び複数の行線にマトリクス
状に接続された電気的プログラムが可能な複数のメモリ
セルと、プログラム時に当該半導体記憶装置に入力され
る２ビット以上のプログラムデータ値に応じて前記複数
のメモリセルの内の選択されたメモリセルに対して４種
類以上の電圧を印加可能なプログラム回路と、前記選択
したメモリセルに前記４種類以上の電圧の印加に対応し
て設けられた４種類以上の互いに異なる閾値電圧と、前
記４種類以上の互いに異なる閾値電圧の読み出し時に２
ビット以上の読み出しデータとして取り出すセンス回路
とを有し、プログラム時に前記メモリセルに書き込むデ
ータと共に該データのパリティの情報も前記メモリセル
に記憶させ、前記読み出し時に、前記書き込みデータと
共に前記パリティの情報を読み出すべく集積化された不
揮発性半導体記憶装置であって、 プログラム時に於ける前記メモリセルに書き込むデータ
の値と前記プログラム回路の出力電圧値に応じて変化す
る前記メモリセルの閾値電圧との関係並びに読み出し時
に於ける前記メモリセルの閾値電圧と前記メモリセルか
ら読み出されるデータの値との関係を、前記４つ以上の
互いに異なる閾値電圧の互いに隣接する閾値電圧に対応
する前記書き込みデータ並びに前記読み出しデータの値
の差が１ビットとなるようにしてなる ことを特徴とする
不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09257193A JP3213434B2 (ja) | 1993-03-25 | 1993-03-25 | 不揮発性半導体記憶装置 |
| US08/216,874 US5450341A (en) | 1992-08-31 | 1994-03-23 | Non-volatile semiconductor memory device having memory cells, each for at least three different data writable thereinto selectively and a method of using the same |
| US08/232,996 US5450354A (en) | 1992-08-31 | 1994-04-25 | Non-volatile semiconductor memory device detachable deterioration of memory cells |
| US08/307,252 US5490110A (en) | 1992-08-31 | 1994-09-16 | Non-volatile semiconductor memory device having disturb verify function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09257193A JP3213434B2 (ja) | 1993-03-25 | 1993-03-25 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06282992A JPH06282992A (ja) | 1994-10-07 |
| JP3213434B2 true JP3213434B2 (ja) | 2001-10-02 |
Family
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