JP3213434B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
置に関するものである。
装置に関わる従来技術が記載されている文献を以下に列
挙する。
onvolatile Memory 1980 IEEEE ISSCC Dig.Tech.Pap. pp.152-153 271 1980 文献2;Analysis and Modeling of Floating-Gate EEP
ROM Cells IEEE Trans. Electron Devices 1986 June ED-33 No.6 pp.835-844 文献3;半導体MOSメモリとその使い方 pp.96-101 日刊工業新聞社刊 1990年 文献4;A NOVEL CELL STRUCTURE SUITABLE FOR A 3 VO
LT OPERATION,SECTOR ERASE FLASH MEMORY IEDM 92 pp.599-602 (1992) 文献5;FLASH EEPROM MEMORY SYSTEMS HAVING MULTIST
ATE STORAGE CELLS UNITED STATES PATENT NO. 5043940 (1991)
失われないという不揮発性を有する半導体記憶装置(P
ROM)は、1970年代初頭より開発実用化されてい
る。更に1980年代より記憶情報を電気的に書き換え
可能でありかつ不揮発性を有する半導体記憶装置(以下
EEPROMと記す)が実用化されている(文献1参
照)。このEEPROMのメモリセルの記憶方法として
は、フローティングゲートを有するトランジスタ構造の
メモリセルに薄い酸化絶縁膜を介し、ファラーノードハ
イムトンネル現象によって電荷の注入及び放出を行うこ
とにより、トランジスタの閾値電圧の制御を行う方法が
知られている(文献1及び文献2参照)。この場合、メ
モリセルの閾値電圧は、フローティングゲートに電子を
注入することによって高くなり、電子を放出して正孔を
注入することによって低くなる。
例えば文献3の図2に示されているが、本発明との対比
のために従来のEEPROMの回路ブロックを図5に示
す。図5には、9ビットのデータの読み出し及びプログ
ラムを同時に行い得る4列・36行の144個のメモリ
セルが示されている。この回路ブロックは、プログラ
ム、消去、及び読み出しを、144個のメモリセルに対
して選択的に行うためのデコーダ回路、マルチプレク
サ、アドレスバッファ、チップ制御回路、高電圧発生/
制御回路、プログラム回路、センス回路、データ入力バ
ッファ、及びデータ出力バッファを備えている。
線で選択されるメモリセルの番地を入力するアドレス入
力端子であり、505〜507はEEPROMの動作モ
ードを制御する制御信号が入力される制御入力端子であ
り、505にはチップ選択信号が、506には出力選択
信号が、507には書き込み信号が入力される。508
〜516はデータ入出力端子であり、読み出しモード時
には選択されたメモリセルの記憶データが出力され、書
き込みモード時にはメモリセルに記憶させるデータを入
力する。
り、アドレス入力をバッファ出力する機能と、パワーダ
ウン信号を受けて入力部の消費電流を低減させる機能と
を有している。書き込みモードに於て、ラッチ信号を受
けてアドレス入力のラッチを行う機能をアドレスバッフ
ァに追加した従来技術も知られている(文献3参照)。
端子505〜507からの制御入力に応じて読み出しモ
ード、書き込みモード、パワーダウンモード(或いはス
タンバイモード)、及び出力非選択モードを作り出す。
チップ制御回路521は、消去モードやプログラムモー
ドを内部タイマによって自動終了させる機能をも含んで
いる。なお書き込みモードは、消去モードとプログラム
モードとの2つに分けられる。ここで消去モードとは、
メモリセルの記憶データの書き換えを行うために、選択
したメモリセルの属するバイト〜列線〜メモリブロック
のメモリセルを消去状態(メモリセルの閾値電圧が読み
出し時のゲート電圧よりも高く(或いは低く)なる状
態)にすることであり、プログラムモードとは、選択し
たメモリセルを入力データに応じてプログラム状態(メ
モリセルの閾値電圧が読み出し時のゲート電圧より低く
(或いは高く)なる状態)にすることである。メモリセ
ルのデータを書き換える場合、まず消去モードでメモリ
セルを消去状態にし、その後入力データに応じてメモリ
セルをプログラム状態にする。即ち、書き込みモード
は、消去モードとプログラムモードとを有している。
ファ517、518の出力をデコードし、選択したメモ
リセルの列線(ワード線)のみにハイ(H)電圧を印加
し、非選択のメモリセルの列線にはロー電圧を印加する
ものである。選択時のハイ電圧は、読み出し時には電源
電圧近傍であるが、書き込み時には高電圧である。
ファの出力をデコードし、選択する行線(ビット線)に
はハイ電圧を、非選択はロー電圧を、マルチプレクサ5
29〜537に出力するものである。
き込み時にEEPROMの電源電圧を昇圧して10〜2
5V程度の高電圧を発生する回路(チャージポンプ回
路)と、消去モードやプログラムモードに応じて所望の
高電圧をEEPROM内部の各回路に供給する制御回路
とを有している。
ドに於て選択したメモリセルのデータが行線及びマルチ
プレクサ529〜537を経由しデータ線614に伝達
されるが、このデータ線614の電圧値の大小或いは電
流値の大小を検出して増幅し、データ出力バッファ52
7に出力する。
ムモードの信号及び高電圧を受けてデータ入力による高
電圧〜ロー電圧をデータ線614に出力する。この際、
従来のEEPROMは、1つの高電圧値と1つのロー電
圧(通常0V)しか出力できない。
ードに於てセンス回路525からのデータを出力端子に
出力する。更に、パワーダウンモード及び出力非選択モ
ードに於て出力を禁止する機能をも有している。
込みモードに於て入出力端子516のデータ入力をバッ
ファしてプログラム回路526にデータを出力する。な
お、書き込みモード時にラッチ信号を受けてデータ入力
をラッチする機能を有したデータ入力バッファもある。
ーダ523の信号に応じて選択された行線とデータ線6
14、629〜636とを接続させるものである。行デ
コーダ523の出力のハイ電圧は、読み出し時には電源
電圧近傍であり、書き込み時には高電圧である。
72は行線であり、625〜628はメモリセンスプロ
グラム線であり、542〜557はメモリセルである
(メモリセル542〜557は、文献1の図2及び図3
に示す構造と結線をしている。文献1の図3のメモリセ
ルに於ては、列線はセレクトトランジスタのゲートに、
行線はセレクトトランジスタのドレインに、メモリセン
スプログラム線はメモリトランジスタのゲートに接続さ
れている。)。
ンジスタ及び結線を有する4行4列のメモリセルアレイ
MARY01〜MARY03からなり、各メモリセルアレイ
MARY01〜MARY03の列線617〜620、メモリ
センスプログラム線625〜628、メモリグラウンド
線610を互いに結線した12行4列のメモリセルアレ
イである。
路、データ入力バッファ、及びデータ出力バッファから
構成される回路であり、これのデータ線は614、入出
力端子は516である。また615は、データ入力バッ
ファ528の出力かつプログラム回路526の入力であ
り、616はセンス回路525の出力かつデータ出力バ
ッファ527の入力である。そしてDIO2・・・DI
O9もDIO1と同じ構成の回路であり、それぞれのデ
ータ線は629〜636であり、入出力端子は508〜
515である。
つ列デコーダ522の入力であり、602はアドレスバ
ッファ518の出力かつ列デコーダ522の入力であ
り、603はアドレスバッファ519の出力かつ行デコ
ーダ523の入力であり、604はアドレスバッファ5
20の出力かつ行デコーダ523の入力であり、621
〜624は行デコーダ523の出力かつマルチプレクサ
529〜537の入力である。
ウン信号であり、アドレスバッファ517〜520の各
入力にそれぞれ接続されている。606は読み出しイネ
ーブル信号であり、DIO1〜DIO9のセンス回路5
25を活性化したり非活性化したりする。607はプロ
グラム信号であり、プログラムモード時にDIO1〜D
IO9のプログラム回路526を活性化し、高電圧発生
/制御回路524に於て高電圧線608、609に高電
圧を出力させ、メモリセンス線611を0Vにさせる。
673は消去信号であり、消去モード時に高電圧発生/
制御回路524の出力608、611に高電圧を出力さ
せる。612はデータ入力イネーブル信号であり、書き
込みモードに於てDIO1〜DIO9のデータ入力バッ
ファ528を活性化させる。613はデータ出力イネー
ブル信号であり、読み出しモードに於てDIO1〜DI
O9のデータ出力バッファ527を活性化させる。
1高電圧信号であり、書き込みモード時に列デコーダ5
22並びに行デコーダ523に高電圧を供給する。61
1はメモリセンス信号であり、プログラム時は0Vに、
消去時は高電圧に、読み出し時は0Vから電源電圧の間
の電圧になっている。609は第2高電圧信号であり、
プログラム時に高電圧になる。
524のメモリセンス信号611を列線617〜620
の信号によってデコードし、メモリセンスプログラム線
625〜628からの出力を作り出す回路である。
動作及び読み出し動作を簡単に説明する。読み出し時に
於ては、まず各制御信号入力端子505〜507の制御
信号を読み出しモードにし、各アドレス入力端子501
〜504に選択したアドレスを入力する。入力アドレス
は、アドレスバッファ517〜520でバッファされ、
かつ列デコーダ522及び行デコーダ523でデコード
される。
り、それぞれ列線617〜620に接続されるが、選択
された1本の列線がハイ電圧(通常電源電圧近傍)であ
り、その他の3本はロー電圧である。更に行デコーダ5
23の出力621〜624とマルチプレクサ529とに
より、行線637〜640から1本の行線が選択され、
選択された1本の行線のみがデータ線614とローイン
ピーダンスで電気的に接続される。
1〜624とマルチプレクサ530とにより、同じく6
21〜624と531とにより、・・・、同じく621
〜624と537とにより、それぞれ選択された行線が
データ線629〜636とローインピーダンスで電気的
に接続される。この時、メモリセンス線611にはメモ
リセルの閾値を検出する電圧、例えば2〜4Vが出力さ
れ、メモリセンスプログラム線選択回路538〜541
を経由して選択されたメモリセンスプログラム線のみに
閾値検出電圧が印加される。またメモリグラウンド線6
10は接地状態である。
るセンス回路(例えばDIO1に於ける525)から電
圧が供給されるが、メモリセルの閾値電圧が前記閾値検
出電圧よりも低い場合には、メモリセルトランジスタが
導通状態となり、行線からメモリグラウンド線610に
電流が流れる。またメモリセルの閾値電圧が前記閾値検
出電圧も高い場合には、メモリセルトランジスタは非導
通状態であり、行線からメモリグラウンド線610への
電流は流れない。行線の電圧はセンス回路によって設定
され、読み出し時の行線への電流はセンス回路から供給
される。この電流の有無をセンス回路が検出して増幅す
ることにより、例えばDIO1に於ける616にはメモ
リセルの記憶データがハイ電圧或いはロー電圧の2値で
出力され、データ入力バッファ527を経由して外部に
読み出される。入出力端子516には、例えばメモリセ
ルの閾値が6Vと高い場合はハイ電圧が出力され、メモ
リセルの閾値が0Vと低い場合にはロー電圧が出力され
る。センス回路、データ入力バッファの機能はDIO2
〜DIO9に於ても同様である。
消去から行う。本従来例の場合、消去は列線単位に行う
ようになっているが、バイト単位やブロック単位でもよ
く、特に限定されない。消去モードの入力は、本従来例
の場合、制御入力505〜507によるものとしたが、
制御入力に加えてデータ入力バッファ528への入力デ
ータによって消去モードを有効とする技術もある。消去
モードが入力されると、アドレス入力501、502に
よって列線が選択される。高電圧線608が高電圧とな
り、選択された列線は高電圧に、その他の列線は0Vと
なる。メモリセンス線611も高電圧となり、メモリセ
ンスプログラム線選択回路538〜541によって選択
された列線のメモリセンスプログラム線も高電圧とな
る。
ラム回路(例えばDIO1に於ける525、526)
は、消去時非活性化されており、各データ線614、6
29〜636は0V或いはフローティングである。また
メモリグラウンド線610は消去時は接地状態である。
従って選択された列線のメモリセルはゲートに高電圧
(例えば20V)が印加され、ドレイン及びソースが接
地された状態になる。この時、ファラーノードハイムト
ンネル現象がおき、ドレインからフローティングゲート
へ電子が注入され、メモリセルトランジスタの閾値は高
く(例えば5〜8V)なる。
合、プログラムモードを入力し、アドレス入力端子50
1〜504にプログラムするアドレスを入力する。プロ
グラム時、高電圧線608は高電圧、メモリセンス線6
11は0V、高電圧線609は高電圧、メモリグラウン
ド線610はフローティングとなる。また、列デコーダ
522、行デコーダ523、DIO1〜DIO9の各プ
ログラム回路及び各データ入力バッファは活性化されて
おり、各センス回路及び各データ出力バッファは非活性
化されている。例えば入出力端子516にデータ入力と
してロー電圧が入力されると、プログラム回路526は
データ線614に高電圧(例えば20V)を出力し、入
出力端子516にハイ電圧が入力されると、データ線6
14には0Vが出力される。そしてデータ線614が高
電圧の場合、621〜624の内、選択された信号も高
電圧であるので、選択された行線は高電圧(例えば20
V)となる。また選択された列線も高電圧であり、メモ
リセンスプログラム線は0Vであるので、メモリセルト
ランジスタのゲートは0Vが、ドレインには高電圧(例
えば20V)が印加される。この時、ファラーノードハ
イムトンネル現象により、フローティングゲートからド
レインへと電子が放出され、かつドレインからフローテ
ィングゲートへと正孔が注入され、メモリセルトランジ
スタの閾値電圧が、例えば0Vから−3Vに下がる。
上させるために、例えば図5の入出力端子508〜51
6の内1つをパリティビットとすることにより、メモリ
セルに記憶された情報のエラーの有無の検出に利用する
という技術もある。
OMの回路機能について述べたが、記憶原理としてのフ
ァラーノードハイムトンネル電流は、絶縁膜の両端に印
加される電界に比例するものであり(文献2参照)、こ
れによるメモリセルトランジスタの閾値の変化は、消去
時やプログラム時の高電圧値によって直線的に変化する
ものである(文献2参照)。従来のEEPROMでは、
消去時やプログラム時に各々1つの高電圧値しか用い
ず、読み出し時に於ても、閾値が高いか低いかという2
値しか検出できなかった。
の主な目的は、メモリの大容量化並びにデータの信頼性
向上を実現することの可能な不揮発性半導体記憶装置を
提供することにある。
るために本発明に於ては、EEPROMに対してプログ
ラム時に2つ以上のデータを入力し、2つ以上のデータ
の組み合わせに応じて4値以上のプログラム高電圧を作
り出し、4値以上の閾値をメモリセルに記憶させ、2ビ
ット以上の情報を記憶させるものとした。更に4値以上
の閾値を持つメモリセルから2ビット以上の情報を検出
するために、複数の閾値を有する3個以上のリファレン
スメモリセルを設け、選択したメモリセルと複数のリフ
ァレンスメモリセルとの比較を行うプログラム回路とセ
ンス回路とを設けた。加えて、メモリセルに2ビット以
上の情報を記憶させる半導体記憶装置に、データと共に
パリティビットを記憶させる方法を持たせるものとし
た。例えば、1個のメモリセルに3ビットの情報を記憶
させる場合、3個のメモリセルに記憶できる9ビットの
情報のうち1ビットをパリティビットにすることによ
り、1バイト(8ビット)につき1ビットのパリティビ
ットを設けるという方法である。更に、メモリセルに記
憶させるときの閾値電圧と入出力情報との対応を、1つ
上または1つ下の閾値電圧に移るときに入出力情報が1
ビットしか変化しないように対応付けを行うものとし
た。
作り、入力データに応じてメモリセルに所定の高電圧を
印加することにより、メモリセルの閾値を2値のみでな
く複数値設けることができる。例えば3ビットのデータ
入力があったとき、8つの高電圧値を設けることによ
り、データ入力の組み合わせ(001)、(000)、
(010)、(011)、(111)、(101)、
(100)、(110)に対応させる。これにより、プ
ログラム電圧値に比例してメモリセルの閾値を変化させ
る。例えば、(001)の入力に対してプログラム電圧
を22Vとし、以下同様に(000)に対して20V、
・・・とすると、プログラム電圧とメモリセルの閾値と
の間には比例関係が存在するので、プログラム電圧22
Vに対して閾値を−1.5V、以下同様に20Vに対し
て−0.5V、・・・のように設定することができる。
ために、メモリセルの閾値に対応したリファレンス用メ
モリセルを設け、センス回路に於てメモリセルとの比較
照合を行い、データ入力値に対応した、例えば3ビット
のデータを復元する。更に、パリティを設けることによ
り、メモリセルに2ビット以上の情報を記憶し得る半導
体記憶装置に於けるデータ信頼性の向上が実現できる。
例について詳細に説明する。
中のプログラム回路、図3は図1中のセンス回路を示し
ている。図1に於て、101〜106はアドレス入力端
子、107〜109は制御入力端子、111〜119は
データ入出力端子、120〜125はアドレスバッフ
ァ、126はチップ制御回路、127は高電圧発生/制
御回路、128は列デコーダ、129は行デコーダ、1
47〜162はメモリセル、MARY01〜MARY03は
4行4列のメモリセルアレイ、MARY1〜MARY3
は、MARY01〜MARY03の列線、メモリセンスプロ
グラム線、及びメモリグラウンド線を互いに接続した1
2行4列のメモリセルアレイ、143〜146はメモリ
センスプログラム線選択回路、131〜133はマルチ
プレクサ、141はプログラム回路、142はセンス回
路、134〜136はデータ入力バッファ、137〜1
39はデータ出力バッファ、DIO1〜DIO3は、プ
ログラム回路、センス回路、3個のデータ入力バッフ
ァ、及び3個のデータ出力バッファで構成される回路で
ある。なお、メモリセルは、薄い絶縁膜を介してフロー
ティングゲートに電荷の注入を行うものであるが、形状
は特に限定しない。
ファ120の出力と列デコーダ128の入力とを、20
2はアドレスバッファ121の出力と列デコーダ128
の入力とを、203はアドレスバッファ122の出力と
行デコーダ129の入力とを、204はアドレスバッフ
ァ123の出力と行デコーダ129の入力とを、205
はアドレスバッファ124の出力と行デコーダ129の
入力とを、206はアドレスバッファ125の出力と行
デコーダ129の入力とを、それぞれ接続する。
り、それぞれが各メモリセルアレイMARY01〜MAR
Y03の選択ゲート及びメモリセンスプログラム線選択回
路143〜146に列デコーダ128の出力として接続
される。226〜237は行デコーダ129の出力とマ
ルチプレクサ131〜133の入力とを接続する。24
6〜281は行線(ビット線)であり、各メモリセルア
レイMARY01〜MARY03のドレインと各マルチプレ
クサ131〜133とを接続する。
制御回路126の出力と各アドレスバッファ120〜1
25の入力とを接続する。208は読み出しイネーブル
信号であり、チップ制御回路126の出力とDIO1〜
DIO3の各センス回路の入力とを接続する。209は
プログラムイネーブル信号であり、チップ制御回路12
6の出力とDIO1〜DIO3の各プログラム回路及び
高電発生/制御回路127の入力とを接続する。210
は消去信号であり、チップ制御回路126の出力と高電
発生/制御回路127の入力とを接続する。211はデ
ータ入力イネーブル信号であり、チップ制御回路126
の出力とDIO1〜DIO3の各データ入力バッファの
入力とを接続する。212はデータ出力イネーブル信号
であり、チップ制御回路126の出力とDIO1〜DI
O3の各データ出力バッファの入力とを接続する。
り、マルチプレクサ131〜133の入出力とDIO1
〜DIO3の入出力とを接続している。尚、DIO1に
於て、216〜218は、それぞれデータ入力バッファ
134〜138の出力とプログラム回路141の入力と
を接続し、219〜221は、センス回路142の出力
とデータ出力バッファ137〜139の入力とを接続す
る。
御回路127の出力と列デコーダ128及び行デコーダ
129の入力とを接続する。214はメモリセンス電圧
線であり、高電圧発生/制御回路127の出力とメモリ
センスプログラム線選択回路143〜146の入力とを
接続する。213はプログラム高電圧線であり、高電圧
発生/制御回路127の出力とDIO1〜DIO3の各
プログラム回路の入力とを接続する。239はメモリグ
ラウンド線であり、高電圧発生/制御回路127の出力
と各メモリセルアレイMARY1〜MARY3のソース
端子とを接続する。またアドレス入力端子101〜10
6は、各アドレスバッファ120〜125の入力に接続
され、制御入力端子107〜109は、チップ制御回路
126の入力に接続され、データ入出力端子117〜1
19は、それぞれDIO1のデータ入力バッファ134
〜136の入力及びデータ出力バッファ137〜139
の出力とに接続され、データ入出力端子114〜116
はDIO2のデータ入力バッファ及びデータ出力バッフ
ァに接続され、データ入出力端子111〜113はDI
O3のデータ入力バッファ及びデータ出力バッファに接
続される。
少なくとも読み出しモード、書き込みモード、パワーダ
ウンモード(或いはスタンバイモード)、及び出力非選
択モードを有している。書き込みモードは、更に消去モ
ードとプログラムモードとに分けられる。
は、まず制御入力端子107〜109の入力を読み出し
モードに設定し、アドレス入力端子101〜106に読
み出したいアドレスを入力する。入力アドレスは、アド
レスバッファ120〜125によってバッファされ、2
つのアドレスバッファ120、121の出力は、列デコ
ーダ128によって列線222〜225の4本にデコー
ドされ、これら4本中の1本がハイ電圧に、他の3本が
ロー電圧になる。そして4つのアドレスバッファ122
〜125の出力は、行デコーダ129によって行線22
6〜237の12本にデコードされ、マルチプレクサ1
31〜133により、12本の行線につき1本がそれぞ
れデータ線215、244、245と導通状態にされ
る。列線及び行線のデコードによってメモリセルの内3
個(例えばMARY1に於て222と246との交点の
メモリセル150と、MARY2、MARY3に於てM
ARY1のメモリセル150の位置に相当するメモリセ
ル)が選択される。
生/制御回路127及びDIO1〜DIO3の各プログ
ラム回路及びデータ入力バッファはそれぞれ非活性化さ
れ、238は例えば電源電圧近傍になり、214は例え
ば3Vになり、213は例えばロー電圧になり、239
は接地電圧になり、DIO1〜DIO3に於ける各デー
タ入力バッファの出力でありかつ各プログラム回路の入
力はロー電圧になる。ここでDIO1〜DIO3の各セ
ンス回路は、チップ制御回路126の208が例えばハ
イ電圧となることによって活性化され、データ線に現れ
た行線の電圧の増幅と比較検出とデータ復元とを行って
各データ出力バッファに出力する。データ出力バッファ
はセンス回路の出力をバッファし、データ入出力端子1
11〜119にメモリセルの記憶データを出力する。
〜109で消去モードを設定し、アドレス入力端子10
1、102に消去する列線アドレスを入力する。チップ
制御回路126の出力信号は、例えば、207がロー電
圧になり、208がロー電圧になり、209がロー電圧
になり、210がハイ電圧になり、211がロー電圧に
なり、212がロー電圧になり、127が活性化され、
DIO1〜DIO3のプログラム回路、センス回路、及
びデータ出力バッファが非活性化される。高電圧発生/
制御回路127の出力238は高電圧(例えば20V)
になり、214は高電圧(例えば20V)になり、21
3はロー電圧ないし電源電圧近傍になり、239は接地
電圧になる。その結果、列デコーダ128の出力222
〜225の内の1本(例えば222)が高電圧(例えば
20V)になる。またメモリセンスプログラム線240
〜243の内の1本(例えば240)も高電圧(例えば
20V)になる。従って、選択された列線のフローティ
ングゲートを有するメモリセルトランジスタのゲートが
20Vになり、ソースが接地電圧になり、ドレインが接
地電圧(メモリセルトランジスタがゲート電圧により導
通状態となるため)になり、ファラーノードハイムトン
ネル現象が起き、閾値電圧は例えば4Vと高くなる。
107〜109でプログラムモードを設定し、アドレス
入力端子101〜106にプログラムを行うアドレスを
入力する。チップ制御回路126の出力信号は、例えば
207及び208がロー電圧になり、209がハイ電圧
になり、210がロー電圧になり、211がハイ電圧に
なり、212がロー電圧になり、高電圧発生/制御回路
127及びDIO1〜DIO3のプログラム回路とデー
タ入力バッファとが活性化し、DIO1〜DIO3のセ
ンス回路とデータ出力バッファとが非活性化される。そ
して高電圧発生/制御回路127の出力238は高電圧
(例えば23V)になり、214は接地電圧になり、2
13は高電圧(例えば23V)になり、239はハイイ
ンピーダンス状態になる。その結果、列デコーダ128
の出力222〜225の内の1本(例えば222)が高
電圧(例えば23V)になり、行デコーダ129の出力
226〜237の内の1本が高電圧(例えば23V)に
なり、選択されたマルチプレクサの部分は強いオン状態
になり、行線とデータ線とを導通させる。
力端子111〜119からアドレスと略同時に入力さ
れ、データ入力バッファでバッファされてプログラム回
路に送られる。プログラム回路に於て、入力データはプ
ログラム電圧に変換され、データ線に所定の入力データ
に対応した所定のプログラム電圧を出力する。本実施例
の場合、プログラム電圧値は互いに異なる8つの電圧値
(例えば22V、21V、20V、・・・、15V)の
内の1つが選択される。尚、プログラム電圧値は、4つ
若しくは8つ以上あってもよい。例えば、列線222と
行線246とが選択された場合、行線246はマルチプ
レクサ131を経由してプログラム電圧(例えば20
V)になる。214は接地電圧であり、222は23V
であるので、メモリセンスプログラム線240はメモリ
センスプログラム線選択回路143を経由して接地電圧
になる。従ってメモリセル150のドレインには20V
が印加され、かつゲートには接地電圧が印加されるた
め、消去時とは逆に、メモリセルの閾値は例えば−0.
5Vと低くなる。メモリセルの閾値はプログラム電圧値
と比例関係をもって変化する。
グラムモード、及び他のモードの設定の方法として、制
御入力端子107〜109の入力のみとしたが、特にこ
れに限定するものでない。また、消去時のメモリセルの
選択単位を列線単位としたが、バイト単位やブロック単
位でもよく、特に限定するものではない。
り詳細に示したものである。図2に於て、DI1は第1
のデータ入力、DI2は第2のデータ入力、DI3は第
3のデータ入力、VPPXは高電圧入力、PRGは入力
でプログラムイネーブル信号、VPRGは出力でプログ
ラム電圧である。そしてIV1〜IV3はインバータ回
路、HVSWは高電圧スイッチ、C1〜C5はキャパシ
タンス、MN20〜MN25はNチャンネルエンハンス
メント型のMOSトランジスタ、MP20〜MP23は
Pチャンネルエンハンスメント型のMOSトランジスタ
である。またAND1〜AND9はMOSトランジスタ
で構成された2入力または3入力の論理積回路(AND
回路)、OR1〜OR3はMOSトランジスタで構成さ
れた3入力の論理和回路(OR回路)である。
ンジスタMP20及びMN20のゲートに接続されてい
る。N2はOR回路OR2の出力であり、トランジスタ
MP21及びMN21のゲートに接続されている。N3
はOR回路OR3の出力であり、トランジスタMP22
及びMN22のゲートに接続されている。N5は接地ノ
ードであり、インバータ回路の接地電位及びキャパシタ
ンスC2の一端及びトランジスタMN20〜MN23の
ソースに接続されている。N7は、トランジスタMN2
3及びMP20〜MP23のドレインと、トランジスタ
MP23及びMN23のゲートとに接続されている。N
8はキャパシタンスC3の一端とトランジスタMP20
のソース及びトランジスタMN20のドレインとに接続
され、N9はキャパシタンスC4の一端とトランジスタ
MP21のソース及びトランジスタMN21のドレイン
とに接続されている。N10はキャパシタンスC5の一
端とトランジスタMP22のソース及びトランジスタM
N22のドレインとに接続されている。N6はキャパシ
タンスC1の一端とキャパシタンスC2〜C5の各他端
及びトランジスタMN25のゲートとに接続されてい
る。N11はトランジスタMN24のソースとトランジ
スタMN25のドレインとに接続されている。N12は
高電圧スイッチHVSWの出力であり、トランジスタM
N24のゲートに接続されている。N4は電源ノードで
あり、トランジスタMP23のソース及びインバータ回
路、AND回路、OR回路の電源に接続されている。ま
た、高電圧入力VPPXはキャパシタンスC1の他端、
トランジスタMN24のドレイン及び高電圧スイッチH
VSWの入力に、プログラムイネーブル信号PRGは高
電圧スイッチHVSWの制御入力に、各データ入力DI
1〜DI3は各インバータ回路IV1〜IV3及び各A
ND回路の入力に、AND回路AND1〜AND9の出
力は各OR回路OR1〜OR3の入力に、プログラム電
圧VPRGはトランジスタMN25のソースに、それぞ
れ接続されている。
図1に於けるDIO1の216に、同じく第2のデータ
入力DI2は217に、同じく第3のデータ入力DI3
は218に、同じく高電圧入力VPPXは213に、同
じくプログラムイネーブル信号PRGは209に、同じ
くプログラム電圧VPRGは図1に於けるDIO1の2
15に、それぞれ対応している。
データからアナログデータへの変換回路であり、高電圧
入力VPPXに高電圧(例えば24V)が印加されてプ
ログラムイネーブル信号PRGがハイ電圧になると、N
6の電圧値は、以下のようにキャパシタンスC1〜C5
及びN7の電圧で決定される値となる。 N6の電圧=(VPPXの電圧・C1の値+N8の電圧
・C3の値+N9の電圧・C4の値+N10の電圧・C
5の値)/CT 但し、CT=C1+C2+C3+C4+C5
電圧を入力データ値によって接地電圧とN7の電圧(例
えば3V程度の低電圧)とで切り換えることにより、N
6の電圧を各データ入力DI1、DI2、DI3の値に
よって可変できるようにした。更に、キャパシタンスC
3、C4、C5の値を互いに異ならせる(例えばC3<
C4<C5とする)ことによってデータの重み付けを行
い、N6の電圧値は8値で比例関係を持たせることがで
きる。
ハイの場合、高電圧スイッチHVSWの出力N12は高
電圧となり、トランジスタMN24はオン状態となり、
プログラム電圧VPRGはN6の電圧からトランジスタ
MN25の閾値を引いた値となる。N6の電圧が例えば
21Vの場合、プログラム電圧VPRGは例えば20V
となる。図2の実施例の場合、第1及び第2のデータ入
力DI1、DI2がハイ電圧で第3のデータ入力DI3
がロー電圧の時にプログラム電圧VPRGが最も低く
(例えば15V)なり、第1及び第2のデータ入力DI
1、DI2がロー電圧で第3のデータ入力DI3がハイ
電圧の時にプログラム電圧VPRGが最も高く(例えば
22V)なる。またプログラムイネーブル信号PRGが
ロー電圧の場合は、N12もロー電圧となってトランジ
スタMN24がオフとなり、プログラム電圧VPRGは
フローティングとなる。
である。図3に於て、RDは読み出し信号、DO1は第
1のデータ出力、DO2は第2のデータ出力、DO3は
第3のデータ出力、DBUSはメモリ読み出しデータ入
力である。IV01〜IV09はMOSトランジスタで構成
されたインバータ回路、AND01〜AND04はMOSト
ランジスタで構成された5入力及び7入力の論理積回路
(AND回路)、OR01、OR02はMOSトランジスタ
で構成された2入力の論理和回路(OR回路)である。
MP01〜MP06はPチャンネルエンハンスメント型MO
Sトランジスタであり、MN01〜MN10はNチャンネル
エンハンスメント型MOSトランジスタであり、RCE
L1〜RCEL7はリファレンス用メモリセルである。
N02のドレイン及びMN03のゲートに接続され、N21
はトランジスタMP02のドレイン及びゲートと、MN03
のドレインと、MN05のゲートとに接続され、N23は
トランジスタMP03のドレインと、MN05のドレイン
と、インバータ回路IV02の入力とに接続され、N22
はトランジスタMP05のドレイン及びゲートと、MN07
のドレインと、MN06のゲートとに接続され、N26は
トランジスタMP06のドレインと、MN09及びMN10の
ドレインと、MN07のゲートとに接続され、N27は
トランジスタMP07のソースと、MP08のドレインと、
MN09のゲートとに接続されている。
10及びインバータ回路IV02を含む回路であり、DAM
P2〜DAMP7はDAMP1と同様なトランジスタ及
び結線を有する回路である。
01の入力及びDAMP1〜DAMP7に於けるトランジ
スタMN04のゲートに相当する位置に接続され、インバ
ータ回路IV01の出力RDVはトランジスタMP01及び
MN01のゲートとDAMP1〜DAMP7に於けるトラ
ンジスタMN06及びMN10のゲートに相当する位置に接
続されている。
ランジスタMN02のゲート及びMN03のソースに接続さ
れ、第1のデータ出力DO1はSO1に接続され、第2
のデータ出力DO2はOR回路OR01の出力に接続さ
れ、第3のデータ出力DO3はOR回路OR02の出力に
接続されている。SO1はDAMP01のインバータ回路
IV02の出力であり、インバータ回路IV03及びAND
回路の入力となっており、SO2〜SO7はDAMP2
〜DAMP7でインバータ回路IV02に対応した出力で
あり、SO1と同様にインバータ回路及びAND回路の
入力となっている。
ND回路に接続され、AND回路の出力はOR回路OR
01、OR02に接続されている。REF1はDAMP1の
トランジスタMN08のソースとリファレンス用メモリセ
ルRCELL1のドレイン部分に接続され、REF2〜
REF7は、DAMP2〜DAMP7に於てトランジス
タMN08のソースに相当する部分とリファレンス用メモ
リセルRCEL2〜RCEL7のドレイン部分に接続さ
れている。
路、AND回路及びOR回路の接地ノードと、各トラン
ジスタMN01、MN02、MN04、MN09、MN10のソー
ス端子とリファレンス用メモリセルRCEL1〜RCE
L7のソース部分に接続されている。N31は電源ノー
ドであり、インバータ回路、AND回路及びOR回路の
電源ノードと各トランジスタMP01〜MP06のソース及
びMN08のゲートに接続されている。
08に、同じくメモリ読み出しデータ入力DBUSは図
1の例えばDIO1の215に、同じくデータ出力DO
1、DO2、DO3は図1の例えばDIO1の117、
118、119に、それぞれ対応する。
はハイ電圧になり、メモリ読み出しデータ入力DBUS
は選択したメモリセルの行線と同一電位になる。出力R
DVはロー電圧になるので、トランジスタMP01はオン
状態となってMN01はオフ状態となり、N20の電圧は
0Vから上昇する。N20の電圧が上昇するとトランジ
スタMN03がオン状態となり、メモリ読み出しデータ入
力DBUSはN20からMN03の閾値を引いた電圧とな
る。しかしながら、メモリ読み出しデータ入力DBUS
の電圧がトランジスタMN02の閾値より高くなるとMN
02がオン状態となり、DBUSの電位上昇を抑制する。
従って、読み出し信号RDがハイになることによってメ
モリ読み出しデータ入力DBUSは0Vと電源電圧との
中間値近傍(例えば2V)になる。この時、読み出すメ
モリセルがオン状態であれば、メモリ読み出しデータ入
力DBUSからメモリセルのソースに向けて電流が流
れ、DBUSの電位は若干下がる(例えば1.8V)。
このための電流供給はトランジスタMP02を経由して行
われるので、MP02のトランジスタサイズを適切に選ぶ
ことにより、N21の電圧はメモリ読み出しデータ入力
DBUSに比べ大きく低下する(例えば4.2Vから
3.5Vになる)。また、N21の電圧は、当然メモリ
セルが流す電流量の大きさにも比例するので、各トラン
ジスタMP01、MP02、MN02、MN03は、メモリ読み
出しデータ入力DBUSの電位変動を増幅していること
になる。トランジスタMP03、MP04、MN04、MN0
5、MN06は差動増幅器であり、N21及びN22が差
動入力である。またMP05、MP06、MN07、MN09、
MN10は、MP01、MP02、MN01、MN02、MN03と
相似の回路であり、REF1に対してDBUSと同様な
動きをする。
あり、リファレンス用メモリセルRCEL1〜RCEL
7の閾値が例えば4.5V、3.5V、2.5V、1.
5V、0.5V、−0.5V、−1.5Vであるとした
場合、各電圧の関係は、REF7の電圧<・・・<RE
F2の電圧<DBUSの電圧<REF1の電圧となり、
SO1はロー電圧に、SO2〜SO7はハイ電圧にな
る。尚、リファレンス用メモリセルの閾値は予めテスト
モード等で設定しておくものとし、本実施例では詳述し
ない。この結果、DO1はハイ電圧に、DO2及びDO
3はロー電圧になる。以上のようにして、メモリセルの
記憶情報を首尾よく読み出すことができる。
報を記憶させる時の入出力端子(例えば図1に於けるD
IO1の117〜119)から読み書きする3ビットの
データ(D1〜D3またはD11〜D13)と、この3
ビットのデータがメモリセルに記憶される閾値電圧との
対応を示している。上にあるものほど閾値が高いときに
対応し、下にあるものほど閾値が低いときに対応する。
本図を参照してメモリセルの閾値電圧の変化によるデー
タの変化と、パリティによるデータエラーの検出につい
て説明する。
ス回路は、入出力データとメモリセルの閾値との対応を
D11、D12、D13のパターンになるようにした
(図4−a参照)。これは閾値が1つ上、または1つ下
のレベルに移る時、D11〜D13の内の1ビットしか
データが変化しないようにするためである。よって図4
−aの例では、メモリセルの閾値電圧が1つ上か1つ下
のレベルに移るデータのエラーの有無は、パリティビッ
トを設けることによって検出可能である。
電荷の抜けによってメモリセルの閾値が下がり、(11
0)から(100)に対応するレベルになったとき、
「1」の個数が2個から1個に変化するためにパリティ
エラーとなり、データのエラーの検出が可能である。逆
にデータが(100)から(110)に変化したときも
同様にエラーの検出が可能である。(100)と(10
1)、(101)と(111)、・・・、(000)と
(001)との間のデータの変化も、同様にエラーの検
出が可能である。
閾値とを(D1、D2、D3)のように対応させると、
例えば(110)と(101)、(010)と(00
1)の間でのデータの変化はパリティエラーとならない
ため、エラーの検出ができない(図4−b、*の箇所参
照)。
リセルに記憶させる時のメモリセルの閾値と入出力デー
タとの対応を、(D11、D12、D13)のようにす
ることにより、少なくともメモリセルの閾値が1つ上ま
たは1つ下のレベルに変化するエラーはパリティエラー
として検出できるようになる。
したが、本発明の主旨から逸脱しない範囲で他の実施例
も容易に考え得る。例えば、本実施例に於ては、プログ
ラム時のプログラム電圧値をプログラム回路で発生させ
るものとしたが、これを高電圧/発生制御回路やその他
の回路に含ませてもよい。
ログラム電圧値を変化させるものとしたが、入出力情報
に応じた閾値をメモリセルに持たせることができる手段
であれば、プログラム電圧の時間幅またはプログラム電
圧の印加回数を変化させてもよい。
モリセルをセンス回路に含ませるものとしたが、これを
メモリセルアレイ部分に含ませても何ら問題はない。
リセルに8値の閾値を持たせるものとしたが、無論これ
以上であってもよい。
は説明の便宜上簡略化したが、これに他の機能が加わっ
ても本発明の有効性は失われない。例えば、プログラム
後のベリファイモード等を容易に追加することもでき
る。
ィングゲートを有するトランジスタとセレクトトランジ
スタとを含んでいるが、これに限定されるものではな
く、プログラム時にプログラム電圧によってメモリセル
の閾値を比例関係をもって可変できる構成であればよい
(文献4、文献5に記載のメモリセル参照)。
パリティを1バイト(8ビット)につき1ビット設けた
が、データとパリティビットとの個数の割合は、これ以
上でもこれ以下でもよい。
にデータとパリティビットとを一緒に記憶させるものと
したが、データを記憶するメモリセルとパリティビット
を記憶するメモリセルとを別々に設けてもよい。
1の本発明の実施例とを比較することにより、本発明の
効果は明確である。図5の従来例では、メモリセル14
4個に対して4本のアドレス入力と9本の出力となって
いるが、図1の本発明の実施例では、メモリセル144
個に対して6本のアドレス入力と9本の出力となってい
る。即ち、本発明によれば、従来と同一のメモリセル個
数に対して2倍以上(本実施例では3倍)のデータを記
憶させてそれを読み出すことができ、半導体記憶装置の
容量を従来技術に比して飛躍的に増大させることができ
る。換言すれば、同一記憶量で比べると、本発明のメモ
リセル数は従来技術に比して半分以下にできるため、集
積回路化したときのチップ面積が半分程度と大幅に小さ
くなり、コスト低減の効果が顕著である。また、本発明
の半導体記憶装置にデータと共にパリティビットを記憶
させることにより、データエラーの有無が検出可能とな
り、データの信頼性の向上を実現できる。例えば、8ビ
ットのデータにつき1ビットのパリティを設けるとき、
従来は8ビットのデータ及び1ビットのパリティがそれ
ぞれ1個ずつのメモリセルに記憶されるが、本発明によ
れば、8ビットのデータ及び1ビットのパリティビット
を3ビットずつ、3個のメモリセルに記憶するので、メ
モリの大容量化を損なうことなくデータの信頼性を向上
し得る。
込むデータの値とメモリセルの閾値電圧値との関係、或
いはメモリセルの閾値電圧値とメモリセルから読み出さ
れるデータの値との関係を、互いに隣接する閾値電圧値
に対応する書き込みデータ或いは読み出しデータの値の
差が1ビットであるように定めることにより、メモリセ
ルの閾値が隣接するレベルに変化するエラーはパリティ
エラーとして検出できるため、データの信頼性を向上し
得る。
外部接続端子は従来のEEPROMとの互換性を有して
おり、従来技術に対する機能の削減や、本発明を盛り込
むための新たな端子の追加が不要という利点がある。こ
れは本発明では、プログラム回路及びセンス回路に複数
のデータ入出力端子から並行にデータをアクセスできる
よう構成してあるためである。
でかつ閾値の異なるリファレンス用メモリセルを備え、
リファレンス用メモリセルと読み出すメモリセルとの比
較を行うことにより、精度の高い読み出しを実現でき
る。例えば、他のセンス方式として、メモリセルに流れ
る電流の絶対値を負荷トランジスタ等で検出する方法が
考えられるが、この方式の場合、製造ばらつきによって
メモリセルの電流が不安定となる場合にはうまく検出で
きないことが予想される。これに対して本発明のセンス
回路は、電流の絶対値による比較は行わず、リファレン
スメモリセルとの相対値で比較するので、前記した問題
はなく結果的に検知精度を高くすることができる。
Claims (1)
- 【請求項1】 複数の列線及び複数の行線にマトリクス
状に接続された電気的プログラムが可能な複数のメモリ
セルと、プログラム時に当該半導体記憶装置に入力され
る2ビット以上のプログラムデータ値に応じて前記複数
のメモリセルの内の選択されたメモリセルに対して4種
類以上の電圧を印加可能なプログラム回路と、前記選択
したメモリセルに前記4種類以上の電圧の印加に対応し
て設けられた4種類以上の互いに異なる閾値電圧と、前
記4種類以上の互いに異なる閾値電圧の読み出し時に2
ビット以上の読み出しデータとして取り出すセンス回路
とを有し、プログラム時に前記メモリセルに書き込むデ
ータと共に該データのパリティの情報も前記メモリセル
に記憶させ、前記読み出し時に、前記書き込みデータと
共に前記パリティの情報を読み出すべく集積化された不
揮発性半導体記憶装置であって、 プログラム時に於ける前記メモリセルに書き込むデータ
の値と前記プログラム回路の出力電圧値に応じて変化す
る前記メモリセルの閾値電圧との関係並びに読み出し時
に於ける前記メモリセルの閾値電圧と前記メモリセルか
ら読み出されるデータの値との関係を、前記4つ以上の
互いに異なる閾値電圧の互いに隣接する閾値電圧に対応
する前記書き込みデータ並びに前記読み出しデータの値
の差が1ビットとなるようにしてなる ことを特徴とする
不揮発性半導体記憶装置。
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