JP3198180B2 - Abnormal load status detection circuit - Google Patents
Abnormal load status detection circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、負荷異常状態検知回路
に関し、さらに詳しくは負荷のオープン状態あるいはシ
ョート状態を検知する負荷異常状態検知回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an abnormal load state detecting circuit, and more particularly to an abnormal load state detecting circuit for detecting an open state or a short state of a load.
【０００２】[0002]
【従来の技術】たとえば、自動車の各種アクチュエータ
やモータなどの負荷は、負荷と直列に接続される駆動ス
イッチの導通／遮断によって駆動される。通常これらの
負荷は車内配線であるワイヤハーネスを介して相互に接
続されるが、配線区間が長いことに加え振動や温度など
のストレスが加わり、前記配線も含めて負荷がオープン
状態となり、事故に結び付くトラブルに発展することが
ある。したがってこのようなトラブルを未然に防止する
ために、負荷がオープン状態となったことを検知する負
荷異常状態検知回路が設けられている。2. Description of the Related Art For example, loads such as various actuators and motors of an automobile are driven by turning on / off a drive switch connected in series with the load. Normally, these loads are connected to each other via a wiring harness, which is the wiring inside the vehicle.However, the wiring section is long, and stresses such as vibration and temperature are applied. It can lead to connected troubles. Therefore, in order to prevent such troubles beforehand, a load abnormal state detection circuit for detecting that the load has become open is provided.
【０００３】典型的な先行技術は図８に示されている。
検知対象であるアクチュエータなどの負荷５１と駆動ス
イッチ５２とから成る直列回路が、電源ラインＬ５１と
接地ラインＬ５２との間に接続されている。電源ライン
Ｌ５１はイグニッションスイッチＩＧＳＷを介して車載
バッテリＢＡＴの正極に接続され、負極は接地ラインＬ
５２に接続されている。負荷５１と駆動スイッチ５２と
の接続点には、検知ラインＬ５３が接続され、検知ライ
ンＬ５３は、負荷異常状態検知回路６１の検知入力端子
Ａを介して負荷異常状態検知回路（以下検知回路とい
う）６１を構成するコンパレータ６２の反転入力端子に
接続されている。検知回路６１の電源端子Ｂには前記電
源ラインＬ５１が接続され、接地端子Ｇには前記接地ラ
イン５２が接続されており、検知回路６１は前記バッテ
リＢＡＴから端子Ｂ，Ｇを介して供給される電源電圧Ｖ
ｂによって電力付勢されている。A typical prior art is shown in FIG.
A series circuit including a load 51 such as an actuator to be detected and a drive switch 52 is connected between the power supply line L51 and the ground line L52. The power supply line L51 is connected to the positive terminal of the vehicle-mounted battery BAT via an ignition switch IGSW, and the negative terminal is connected to the ground line L.
52. A detection line L53 is connected to a connection point between the load 51 and the drive switch 52, and the detection line L53 is connected to a load abnormality state detection circuit (hereinafter, referred to as a detection circuit) via a detection input terminal A of the load abnormality state detection circuit 61. The comparator 61 is connected to an inverting input terminal of the comparator 62. The power supply terminal B of the detection circuit 61 is connected to the power supply line L51, the ground terminal G is connected to the ground line 52, and the detection circuit 61 is supplied from the battery BAT via the terminals B and G. Power supply voltage V
b is energized.
【０００４】検知ラインＬ５３と接地ラインＬ５２間に
は、検知抵抗Ｒが接続されている。検知抵抗Ｒは駆動ス
イッチ５３の遮断時に負荷５１と直列に接続されるの
で、電源電圧Ｖｂは負荷５１と検知抵抗Ｒとによって電
圧Ｖ５１，Ｖ５２に分圧される。コンパレータ６２の反
転入力端子に前記電圧Ｖ５１が入力され、非反転入力端
子には基準電圧Ｖｒｅｆが印加される。基準電圧Ｖｒｅ
ｆは前記電圧Ｖ５１を弁別するためのスレッショルドレ
ベルであり、たとえば図示しない抵抗と定電流回路など
で実現される。駆動スイッチ５２が遮断状態のとき、負
荷５１が正常であれば、正常時のＶ５１をＶ５１（Ｎ）
とすると[0004] A detection resistor R is connected between the detection line L53 and the ground line L52. Since the detection resistor R is connected in series with the load 51 when the drive switch 53 is shut off, the power supply voltage Vb is divided into the voltages V51 and V52 by the load 51 and the detection resistor R. The voltage V51 is input to the inverting input terminal of the comparator 62, and the reference voltage Vref is applied to the non-inverting input terminal. Reference voltage Vre
f is a threshold level for discriminating the voltage V51, and is realized by, for example, a resistor and a constant current circuit (not shown). If the load 51 is normal when the drive switch 52 is in the cutoff state, the normal V51 is changed to V51 (N).
Then
【０００５】[0005]
【数１】 (Equation 1)
【０００６】一定である。一般に検知抵抗Ｒは負荷５１
の抵抗値をＲＬとするとＲ≫ＲＬに設定されるため、 Ｖ５１（Ｎ）≒０ …（２） である。[0006] It is constant. Generally, the detection resistor R is a load 51
If the resistance value of R is set to RL, then R≫RL, so that V51 (N) ≒ 0 (2).
【０００７】ここで前記基準電圧Ｖｒｅｆを、予め異常
と判別したい値（Ｖｒｅｆ＞Ｖ５１（Ｎ））に設定すれ
ば、負荷５１の正常時には差動増幅器５２の出力は０レ
ベルで、これにより負荷５１は正常と判断される。一
方、負荷５１がなんらかの原因でオープン状態となった
り、高抵抗状態になったりすると、Ｖ５１＞Ｖｒｅｆと
なり、差動入力回路６２からはハイレベルの検知出力Ｖ
ｏｕｔが導出される。これにより負荷５１のオープン状
態が検知される。If the reference voltage Vref is previously set to a value (Vref> V51 (N)) to be determined to be abnormal, the output of the differential amplifier 52 is at the 0 level when the load 51 is normal. Is determined to be normal. On the other hand, if the load 51 is in an open state or a high resistance state for some reason, V51> Vref, and the differential input circuit 62 outputs a high-level detection output V.
out is derived. Thus, the open state of the load 51 is detected.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら前述の先
行技術による検知回路６１では、検知ラインＬ５３が負
荷５１から直接に検知回路６１に接続されるために、電
源ラインＬ５１や検知ラインＬ５３を介してサージノイ
ズが侵入し、集積回路素子や半導体素子が破壊されると
いう問題点がある。また負荷にはソレノイドやモータと
いった誘導性負荷が多く、しかも負荷と駆動スイッチと
は一般に離れて配置され、その間には多数の配線束から
成るワイヤハーネスなどが長区間に亙って介在するた
め、配線路は誘導性となっており、負荷の開閉にともな
いロードダンプやフィールドディケィといった正負のサ
ージノイズが発生しやすく、発生したサージは減衰する
ことなく容易に検知回路６１に侵入し、耐圧の低い回路
素子を破壊する。このようなサージ障害を防止するため
に、電源ラインにツェナーダイオードなどのサージ吸収
素子を接続する方法などがとられているけれども、それ
にはパワーツェナーダイオードのような大電力用素子を
必要とし、コストアップや構成が大形化するなどの不具
合を生じている。However, in the above-described detection circuit 61 according to the prior art, since the detection line L53 is directly connected from the load 51 to the detection circuit 61, a surge occurs via the power supply line L51 and the detection line L53. There is a problem that noise enters and an integrated circuit element or a semiconductor element is destroyed. In addition, there are many inductive loads such as solenoids and motors in the load, and the load and the drive switch are generally located apart from each other, and a wire harness consisting of a large number of wiring bundles is interposed between them over a long section. The wiring path is inductive, and positive and negative surge noises such as load dump and field decay are likely to occur with the opening and closing of the load. The generated surge easily enters the detection circuit 61 without attenuating, and the withstand voltage increases. Destroy low circuit elements. In order to prevent such a surge failure, a method of connecting a surge absorbing element such as a zener diode to a power supply line has been adopted.However, this requires a high-power element such as a power zener diode, and costs are reduced. Failures such as an increase in the size or size of the configuration have occurred.
【０００９】本発明は、上述の問題点に鑑みてなされた
ものであって、その目的はサージによる障害を防止し、
負荷のオープン状態を検知することできる負荷異常状態
検知回路を新規な構成によって実現し、提供することで
ある。The present invention has been made in view of the above-mentioned problems, and has as its object to prevent a failure due to a surge,
An object of the present invention is to provide and provide a load abnormal state detection circuit capable of detecting an open state of a load with a novel configuration.
【００１０】[0010]
【課題を解決するための手段】本発明は、一端が電源の
一端に接続され、他端がスイッチング手段を介して電源
の他端に接続されて成る負荷の異常状態を検知するため
の回路において、 負荷の一端にその一端が接続される
第１抵抗と、負荷の他端にその一端が接続される第２抵
抗と、前記第１抵抗の他端にエミッタが接続され、ベー
スが予め定める第１電位に設定される第１トランジスタ
と、前記第２抵抗の他端にエミッタが接続され、ベース
が予め定める基準電圧だけ前記第１電位とは異なる第２
電位に設定される第２トランジスタとを含み、前記スイ
ッチング手段の遮断時に前記負荷の両端の電圧が前記基
準電圧以上になることによって、前記負荷の異常状態を
検知することを特徴とする負荷異常状態検知回路であ
る。According to the present invention, there is provided a circuit for detecting an abnormal state of a load having one end connected to one end of a power supply and the other end connected to the other end of the power supply via switching means. A first resistor having one end connected to one end of the load, a second resistor having one end connected to the other end of the load, an emitter connected to the other end of the first resistor, and a base having a predetermined base. A first transistor set to one potential, an emitter connected to the other end of the second resistor, and a second base having a base different from the first potential by a predetermined reference voltage.
A second transistor set to a potential, wherein the abnormal state of the load is detected when the voltage across the load becomes equal to or higher than the reference voltage when the switching means is cut off. It is a detection circuit.
【００１１】また本発明は、一端が電源の一端に接続さ
れ、他端がスイッチング手段を介して電源の他端に接続
されて成る負荷の異常状態を検知するための回路におい
て、前記負荷の一端にその一端が接続される第１抵抗
と、負荷の他端にその一端が接続される第２抵抗と、一
端が前記第１抵抗の他端に接続される第３抵抗と、一方
の入力が前記第３抵抗の他端に接続され、他方の入力が
前記第２抵抗に接続され、前記第１抵抗を介して電力付
勢される差動入力回路と、前記第３抵抗および前記差動
入力回路の一方の入力接続点と、前記電源の他端との間
に接続される第１定電流回路と、前記第２抵抗および差
動入力回路の他方入力の接続点と、前記電源の他端との
間に接続される第２定電流回路とを含み、前記スイッチ
ング手段の遮断時に、前記第３抵抗の抵抗値と、前記第
１定電流回路の電流値との積を基準電圧として、負荷の
両端電位が前記基準電圧以上になることによって負荷の
異常状態を検知することを特徴とする負荷異常状態検知
回路である。The present invention also provides a circuit for detecting an abnormal state of a load, one end of which is connected to one end of a power supply and the other end of which is connected to the other end of the power supply via switching means. A first resistor having one end connected to the other end of the first resistor, a second resistor having one end connected to the other end of the load, a third resistor having one end connected to the other end of the first resistor, and one input connected to one end. A differential input circuit connected to the other end of the third resistor, the other input of which is connected to the second resistor, and which is powered through the first resistor; A first constant current circuit connected between one input connection point of the circuit and the other end of the power supply; a connection point of the other input of the second resistor and the differential input circuit; And a second constant current circuit connected between the switching means and Using the product of the resistance value of the third resistor and the current value of the first constant current circuit as a reference voltage, detecting an abnormal state of the load when the potential at both ends of the load becomes equal to or higher than the reference voltage. This is a load abnormal state detection circuit.
【００１２】また本発明は、スイッチング手段の導通時
に、第２定電流回路を切離す切離し手段と、前記第２抵
抗の他端と前記差動入力回路の他方入力との接続点の電
位を、予め定める基準電位と比較し、前記接続点の電位
が前記基準電位以上となることによって前記負荷の異常
状態を検知する比較手段とを含むことを特徴とする。The present invention also provides a disconnecting means for disconnecting the second constant current circuit when the switching means is conductive, and a potential at a connection point between the other end of the second resistor and the other input of the differential input circuit. A comparing means for detecting an abnormal state of the load when the potential of the connection point is equal to or higher than the reference potential, by comparing with a predetermined reference potential.
【００１３】[0013]
【作用】本発明による負荷異常状態検知回路は、一端が
電源の一端に接続され、他端がスイッチング手段を介し
て電源の他端に接続される負荷の異常を検知する検知回
路である。検知回路を一対のトランジスタで形成し、負
荷と検知回路の間に第１抵抗と第２抵抗を介在させる。
第１抵抗は、その両端が負荷の一端と第１トランジスタ
のエミッタに、第２抵抗はその両端が負荷の他端と第２
トランジスタのエミッタに、それぞれ接続される。第１
トランジスタのベース電位を予め定められた第１電位に
設定し、第２トランジスタのベース電位を第１トランジ
スタのベース電位よりも予め定められた基準電圧だけ異
なる第２電位に設定する。スイッチング手段の遮断時に
負荷の両端の電圧が基準電圧以上となるとき、当該負荷
がオープンして異常状態となることを検知する。したが
って検知対象である負荷と検知回路の間に介在する第１
抵抗、第２抵抗によって、侵入するサージを減衰させ、
また第１トランジスタ、第２トランジスタのエミッタ電
位が固定されることにより、侵入サージをクランプする
ことができる。The load abnormality state detection circuit according to the present invention is a detection circuit for detecting an abnormality in a load having one end connected to one end of a power supply and the other end connected to the other end of the power supply via switching means. The detection circuit is formed by a pair of transistors, and a first resistor and a second resistor are interposed between the load and the detection circuit.
The first resistor has both ends connected to one end of the load and the emitter of the first transistor, and the second resistor has both ends connected to the other end of the load and the second end.
Each is connected to the emitter of the transistor. First
The base potential of the transistor is set to a predetermined first potential, and the base potential of the second transistor is set to a second potential different from the base potential of the first transistor by a predetermined reference voltage. When the voltage at both ends of the load becomes equal to or higher than the reference voltage when the switching means is cut off, it is detected that the load is opened and an abnormal state is caused. Therefore, the first intervening between the load to be detected and the detection circuit
The invading surge is attenuated by the resistor and the second resistor,
In addition, since the emitter potentials of the first transistor and the second transistor are fixed, intrusion surge can be clamped.
【００１４】また本発明による負荷異常状態検知回路
は、検知回路を差動入力回路で形成し、検知回路と負荷
との間に第１抵抗と第２抵抗とを介在させ、各抵抗の一
端を負荷の各一端に個別に接続し、第１抵抗の他端は第
３抵抗を介して差動入力回路の一方の入力端子に接続
し、第２抵抗の他端は差動入力回路の他方の入力端子に
接続する。さらに第１定電流回路による第１定電流を前
記第１抵抗を経て第３抵抗に流して生成される電圧を、
基準電圧として差動入力回路の前記一方の入力端子に印
加する。第２定電流回路による第２定電流を負荷を経て
第２抵抗に流し、生成される電圧を前記他方の入力端子
に印加する。負荷が正常でスイッチング手段の遮断時に
は両入力端子に印加される電位が等しく保たれる。負荷
の両端の電圧が差動入力回路の前記一方の入力端子の電
位以上となることによって負荷のオープンによる異常状
態を検知する。負荷と検知回路間に介在する第１抵抗と
第２抵抗とは侵入サージに対する減衰抵抗となり、検知
回路のサージ吸収手段を小容量のものとすることができ
る。Further, in the load abnormal condition detecting circuit according to the present invention, the detecting circuit is formed by a differential input circuit, a first resistor and a second resistor are interposed between the detecting circuit and the load, and one end of each resistor is connected. The other end of the first resistor is connected to one end of the differential input circuit via a third resistor, and the other end of the second resistor is connected to the other end of the differential input circuit. Connect to input terminal. Further, a voltage generated by flowing the first constant current by the first constant current circuit to the third resistor via the first resistor is
The reference voltage is applied to the one input terminal of the differential input circuit. The second constant current by the second constant current circuit flows through the load to the second resistor, and the generated voltage is applied to the other input terminal. When the load is normal and the switching means is cut off, the potential applied to both input terminals is kept equal. When the voltage at both ends of the load becomes equal to or higher than the potential of the one input terminal of the differential input circuit, an abnormal state due to the open load is detected. The first resistance and the second resistance interposed between the load and the detection circuit serve as attenuation resistances against an intrusion surge, so that the surge absorbing means of the detection circuit can have a small capacity.
【００１５】さらに本発明によれば、スイッチング手段
の導通時に第２抵抗の他端と差動入力回路の他方の入力
端子との接続点の電位を、予め定める基準電位と比較
し、接続点の電位が基準電位以上となることによって負
荷の異常状態を検知する比較手段を設けたので、負荷の
ショートによる異常状態もオープンによる異常状態とあ
わせて検知することができる。さらにまた切離し手段を
設けて第２定電流回路を切離すようにしたので、異常状
態検知の際の検知精度を向上させることができる。Further, according to the present invention, when the switching means is turned on, the potential at the connection point between the other end of the second resistor and the other input terminal of the differential input circuit is compared with a predetermined reference potential, and the potential at the connection point is determined. Since the comparing means for detecting the abnormal state of the load when the electric potential becomes equal to or higher than the reference electric potential is provided, the abnormal state due to the short circuit of the load can be detected together with the abnormal state due to the open state. Furthermore, since the disconnecting means is provided to disconnect the second constant current circuit, the detection accuracy in detecting an abnormal state can be improved.
【００１６】[0016]
【実施例】図１は、本発明の一実施例の、負荷異常状態
検知回路の構成を示す回路図である。図示しない車載バ
ッテリの電源電圧Ｖｂａｔが電源ラインＬ０と接地ライ
ンＬ８との間に印加される。負荷２は一端が前記電源ラ
インＬ０に、他端がスイッチング手段である駆動スイッ
チ３に接続され、駆動スイッチ３が導通されることによ
って電力付勢される。負荷２の両端には、抵抗値が等し
い第１抵抗Ｒ１および第２抵抗Ｒ２の一端がそれぞれが
接続されている。第１抵抗Ｒ１および第２抵抗Ｒ２の他
端は、負荷異常状態検知回路１の第１検知入力端子Ｔ１
および第２検知入力端子Ｔ２を介して第１検知ラインＬ
１および第２検知ラインＬ２に個別的に接続されてい
る。第１検知ラインＬ１は、ＰＮＰ型で特性が等しく、
対をなす一方の第１トランジスタＱ１のエミッタに接続
され、第２検知ラインＬ２は他方の第２トランジスタＱ
２のエミッタにそれぞれ接続される。検知ラインＬ１，
Ｌ２に接続されている一対の入力クランプ回路８，８に
ついては後述する。FIG. 1 is a circuit diagram showing a configuration of a load abnormal state detecting circuit according to an embodiment of the present invention. A power supply voltage Vbat of a vehicle battery (not shown) is applied between the power supply line L0 and the ground line L8. The load 2 has one end connected to the power supply line L0 and the other end connected to a drive switch 3 serving as switching means, and is energized when the drive switch 3 is turned on. One end of a first resistor R1 and one end of a second resistor R2 having the same resistance value are connected to both ends of the load 2, respectively. The other ends of the first resistor R1 and the second resistor R2 are connected to a first detection input terminal T1 of the load abnormal state detection circuit 1.
And the first detection line L via the second detection input terminal T2.
It is individually connected to the first and second detection lines L2. The first detection line L1 is a PNP type and has the same characteristics,
The second sensing line L2 is connected to the emitter of one of the paired first transistors Q1 and the other is connected to the other second transistor Q1.
2 emitters respectively. Detection line L1,
The pair of input clamp circuits 8, 8 connected to L2 will be described later.
【００１７】図示しない定電圧回路や分圧回路などで実
現されるバイアス電源Ｅａの正極側にはラインＬ３を介
して第１トランジスタＱ１のベースが接続され、予め定
める第１電位である電圧Ｖａが印加されている。バイア
ス電源Ｅａの両極間には抵抗Ｒ３と定電流回路４との直
列回路が接続され、定電流Ｉ３によって抵抗Ｒ３の両端
には一定の電圧降下Ｒ３・Ｉ３が生じている。図１にも
明らかなように、抵抗Ｒ３は第１トランジスタＱ１と第
２トランジスタＱ２のベース間に接続されているので、
第２トランジスタＱ２のベースには、第１トランジスタ
Ｑ１のベース電圧Ｖａより Ｖ３＝Ｖａ−Ｒ３・Ｉ３ …（３） だけ異なる第２電位であるベース電圧Ｖ３が印加される
ことになる。The base of a first transistor Q1 is connected via a line L3 to the positive side of a bias power supply Ea realized by a constant voltage circuit or a voltage dividing circuit (not shown), and a voltage Va as a predetermined first potential is applied. Has been applied. A series circuit of a resistor R3 and a constant current circuit 4 is connected between both poles of the bias power source Ea, and a constant voltage drop R3 · I3 is generated across the resistor R3 by the constant current I3. As is clear from FIG. 1, since the resistor R3 is connected between the bases of the first transistor Q1 and the second transistor Q2,
A base voltage V3 which is a second potential different from the base voltage Va of the first transistor Q1 by V3 = Va−R3 · I3 (3) is applied to the base of the second transistor Q2.
【００１８】第１トランジスタＱ１のコレクタと第２ト
ランジスタＱ２のコレクタには、一対のＮＰＮ型トラン
ジスタＱ３，Ｑ４によるカレントミラー回路５が接続さ
れており、第２トランジスタＱ２側のトランジスタＱ４
がダイオード接続となっているので、トランジスタＱ３
のコレクタ電流は第２トランジスタＱ２を流れるコレク
タ電流Ｉ２に追随する。A current mirror circuit 5 including a pair of NPN transistors Q3 and Q4 is connected to the collector of the first transistor Q1 and the collector of the second transistor Q2, and the transistor Q4 on the side of the second transistor Q2 is connected.
Are diode-connected, the transistor Q3
Collector current follows the collector current I2 flowing through the second transistor Q2.
【００１９】第１トランジスタＱ１のコレクタは、ライ
ンＬ４を介して増幅回路６の初段トランジスタＱ５のベ
ースに接続される。前記電源電圧Ｖｂから図示しないレ
ギュレータなどを介して生成され供給される第２電源電
圧Ｖｃｃによって電力付勢される後段の出力トランジス
タＱ６のコレクタは、出力ラインＬ５を介して検知出力
端子Ｔ３に接続されている。The collector of the first transistor Q1 is connected to the base of the first transistor Q5 of the amplifier circuit 6 via the line L4. The collector of the output transistor Q6 at the subsequent stage, which is energized by the second power supply voltage Vcc generated and supplied from the power supply voltage Vb via a regulator (not shown) or the like, is connected to the detection output terminal T3 via the output line L5. ing.
【００２０】以上のように構成された本実施例の負荷異
常状態検知回路１は、負荷２のオープン状態検知回路
（以下、オープン検知回路という）を形成しており、次
にその動作を説明する。負荷２がオープン状態でなく正
常であれば、第２トランジスタＱ２のエミッタには、前
記第２抵抗Ｒ２から第２検知ラインＬ２を介して次式で
示される第２電流Ｉ２が流入する。The load abnormal state detecting circuit 1 of the present embodiment configured as described above forms an open state detecting circuit of the load 2 (hereinafter, referred to as an open detecting circuit), and its operation will be described next. . If the load 2 is not open but normal, a second current I2 represented by the following equation flows into the emitter of the second transistor Q2 from the second resistor R2 via the second detection line L2.
【００２１】 Ｉ２＝｛Ｖｂ−ＶＬ−(Ｖａ−Ｒ３・Ｉ３＋Ｖｂｅ)｝／Ｒ２ …（４） ここにＶｂｅはトランジスタＱ２のベース−エミッタ間
電圧である。ＶＬは負荷２の正常時に、第２電流Ｉ２に
よりその両端に生じる電圧である。第２電流Ｉ２はトラ
ンジスタＱ４に流れ、前記カレントミラー回路５によっ
て、トランジスタＱ３のコレクタには、第２電流Ｉ２と
同じ電流が流れる。一方、第１検知ラインＬ１には第１
電流Ｉ１が第１抵抗Ｒ１を介して流入する。第１電流Ｉ
１は Ｉ１＝｛Ｖｂ−(Ｖａ＋Ｖｂｅ)｝／Ｒ１ …（５） 本検知回路が異常を検知し、検知出力論理が反転するの
はＩ１＝Ｉ２となる時であるから、（４），（５）より ＶＬ＝Ｒ３・Ｉ３ …（６） すなわち、負荷両端電圧ＶＬが基準電圧Ｒ３・Ｉ３以上
になった時、出力がハイレベルとなる。I2 = {Vb−VL− (Va−R3 · I3 + Vbe)} / R2 (4) where Vbe is a base-emitter voltage of the transistor Q2. VL is a voltage generated at both ends by the second current I2 when the load 2 is normal. The second current I2 flows through the transistor Q4, and the current mirror circuit 5 causes the same current as the second current I2 to flow through the collector of the transistor Q3. On the other hand, the first detection line L1 has the first
The current I1 flows through the first resistor R1. First current I
1 is I1 = {Vb- (Va + Vbe)} / R1 (5) Since the detection circuit detects an abnormality and the detection output logic is inverted when I1 = I2, (4), (5) ) = VL = R3 · I3 (6) That is, when the voltage VL across the load exceeds the reference voltage R3 · I3, the output goes high.
【００２２】ここで負荷２にオープン状態が生じると、
第２検知ラインのレベルＶ２は低下するから、電圧ＶＬ
は上昇してＶＬ＞Ｒ３・Ｉ３となる。このときの検知回
路１の動作は、負荷２がオープン状態になると、第２電
流Ｉ２が断たれてカレントミラー回路５を形成するトラ
ンジスタＱ３が遮断され、トランジスタＱ３のコレクタ
に接続されたラインＬ４のレベルが上昇して増幅回路７
の初段のトランジスタＱ５が導通し、次段の出力トラン
ジスタＱ６は遮断される。したがって負荷オープン検知
出力端子Ｔ３には、トランジスタＱ６のコレクタから検
知出力ラインＬ６を介して、ハイレベルの負荷オープン
検知出力Ｖｏｕｔが出力され、負荷２がオープン状態に
なっていることが検知される。Here, when an open state occurs in the load 2,
Since the level V2 of the second detection line decreases, the voltage VL
Rises and becomes VL> R3 · I3. At this time, the operation of the detection circuit 1 is such that when the load 2 is opened, the second current I2 is cut off, the transistor Q3 forming the current mirror circuit 5 is cut off, and the line L4 connected to the collector of the transistor Q3 is turned off. The level rises and the amplifier circuit 7
Of the first stage is turned on, and the output transistor Q6 of the next stage is cut off. Therefore, a high-level load open detection output Vout is output from the collector of the transistor Q6 to the load open detection output terminal T3 via the detection output line L6, and it is detected that the load 2 is open.
【００２３】また電源ラインのサージによりＶｂが上昇
すると、（４），（５）よりＩ１，Ｉ２は増加する。こ
のサージ電流Ｉ１（Ｓ），Ｉ２（Ｓ）は、抵抗Ｒ１，Ｒ
２を大きくすることにより、小さくおさえることがで
き、サージ吸収を兼ねるトランジスタＱ１，Ｑ２は大容
量なものにする必要はない。When Vb rises due to a surge in the power supply line, I1 and I2 increase from (4) and (5). The surge currents I1 (S) and I2 (S) are connected to the resistors R1 and R2.
By increasing the value of 2, the transistors Q1 and Q2, which also serve as a surge absorber, need not have a large capacity.
【００２４】本実施例は、負荷２との間に第１抵抗Ｒ１
と第２抵抗Ｒ２を介在させ、検知レベルＶ１，Ｖ２のレ
ベル差を基準電圧Ｒ３・Ｉ３と比較するという新規な方
法を用いることにより、抵抗Ｒ１，Ｒ２をトランジスタ
Ｑ１，Ｑ２の動作に支障のない範囲で、侵入サージを減
衰させることのできる高い値に設定できる。侵入サージ
は第１抵抗Ｒ１および第２抵抗Ｒ２によって減衰させら
れ、しかも侵入したサージのうち、正サージは第１検知
ラインＬ１、第２検知ラインＬ２のレベルが前述のよう
に固定されているから、第１トランジスタＱ１と第２ト
ランジスタＱ２で吸収させることができる。一方、負サ
ージは第１および第２検知ラインＬ２，Ｌ３に挿入され
た入力クランプ回路８の負入力クランプ回路により吸収
するが、その容量を可及的に小とすることができるので
ある。In this embodiment, the first resistor R1
And the second resistor R2, and a new method of comparing the level difference between the detection levels V1 and V2 with the reference voltages R3 and I3 is used, so that the resistors R1 and R2 do not hinder the operation of the transistors Q1 and Q2. Within this range, it can be set to a high value that can attenuate intrusion surges. The intruding surge is attenuated by the first resistor R1 and the second resistor R2, and among the surges that have entered, the positive surge is because the levels of the first detection line L1 and the second detection line L2 are fixed as described above. , Can be absorbed by the first transistor Q1 and the second transistor Q2. On the other hand, the negative surge is absorbed by the negative input clamp circuit of the input clamp circuit 8 inserted in the first and second detection lines L2 and L3, but the capacitance can be made as small as possible.
【００２５】図２は、本実施例に用いられる入力クラン
プ回路８のうち、負入力クランプ回路８ａの構成を示す
回路図である。図２において図１に対応する部分には同
一の参照符を付す。トランジスタＱ１１は、負入力クラ
ンプ用トランジスタであり、コレクタが第２電源Ｖｃｃ
に、エミッタが第１検知入力ラインＬ１に接続され、ベ
ースには図示しない分圧回路などにより形成されるバイ
アス電源Ｅｘから、たとえば０．７Ｖに設定されたバイ
アス電圧Ｖ４が印加されている。負サージが進入して第
１検知ラインＬ１のレベルが負側に振れると、トランジ
スタＱ１１は導通してサージレベルをクランプし、負サ
ージによる回路破壊を防止する。図２では第１トランジ
スタＱ１側の負入力クランプ回路８ａを示しているが、
第２トランジスタＱ２側にも同一回路を挿入するように
してもよく、これにより、クランプ機能を強化すること
ができる。本実施例では、負入力クランプ回路８ａは図
１に示される第１抵抗Ｒ１と第２抵抗Ｒ２によって減衰
されるサージレベルに対応すればよいので、クランプ用
トランジスタＱ１１などは小容量のものでよく、コスト
ダウンと小型化を図ることができる。FIG. 2 is a circuit diagram showing the configuration of the negative input clamp circuit 8a of the input clamp circuit 8 used in the present embodiment. In FIG. 2, parts corresponding to FIG. 1 are denoted by the same reference numerals. The transistor Q11 is a transistor for clamping a negative input, and has a collector connected to the second power supply Vcc.
An emitter is connected to the first detection input line L1, and a bias voltage V4 set to, for example, 0.7 V is applied to the base from a bias power supply Ex formed by a voltage dividing circuit (not shown). When a negative surge enters and the level of the first detection line L1 shifts to the negative side, the transistor Q11 conducts and clamps the surge level, thereby preventing circuit breakdown due to the negative surge. FIG. 2 shows the negative input clamp circuit 8a on the first transistor Q1 side,
The same circuit may be inserted also on the second transistor Q2 side, whereby the clamping function can be strengthened. In this embodiment, since the negative input clamp circuit 8a only needs to correspond to the surge level attenuated by the first resistor R1 and the second resistor R2 shown in FIG. 1, the clamp transistor Q11 and the like may have a small capacity. Thus, cost reduction and size reduction can be achieved.
【００２６】図３は、入力クランプ回路８のうちの正入
力クランプ回路８ｂの構成を示す回路図である。前述し
たように、第１抵抗Ｒ１と第２抵抗Ｒ２による減衰作用
と、第１、第２トランジスタＱ１，Ｑ２によるクランプ
作用により正サージは吸収できるが、図示するように複
数のツェナーダイオードＺｄを直列接続したものを第２
検知ラインＬ２と接地ラインＬ８間に挿入し、合成ツェ
ナー電圧Ｖｚを適宜設定することにより、電圧Ｖｚを越
える正サージがクランプされ、半導体素子などの破壊が
防止される。この場合にも、使用されるツェナーダイオ
ードは大容量のものは必要ないので、前述の負入力クラ
ンプ回路８ａと同様に、コストダウンと小型化を図るこ
とができる。図３では第２トランジスタＱ２側に接続し
た例が示されているが、第１トランジスタＱ１側にも挿
入するようにしてもよい。なお、図１の実施例では、正
入力クランプ回路８ｂを、第１および第２トランジスタ
Ｑ１，Ｑ２で代用して用いないようにすることもでき
る。FIG. 3 is a circuit diagram showing a configuration of the positive input clamp circuit 8b of the input clamp circuit 8. As described above, the positive surge can be absorbed by the damping action by the first resistor R1 and the second resistor R2 and the clamping action by the first and second transistors Q1 and Q2. However, as shown, a plurality of Zener diodes Zd are connected in series. Connect the second
By inserting between the detection line L2 and the ground line L8 and appropriately setting the combined Zener voltage Vz, a positive surge exceeding the voltage Vz is clamped, and destruction of a semiconductor element or the like is prevented. Also in this case, since a large-capacity Zener diode is not required, the cost can be reduced and the size can be reduced as in the case of the negative input clamp circuit 8a. FIG. 3 shows an example in which it is connected to the second transistor Q2 side, but it may be inserted also to the first transistor Q1 side. In the embodiment shown in FIG. 1, the positive input clamp circuit 8b may not be used instead of the first and second transistors Q1 and Q2.
【００２７】図４は、本発明の他の実施例の負荷異常状
態検知回路の回路構成を示すブロック図である。図４に
おいて、前述の図１と対応する部分には同一参照符を付
してある。検知対象である負荷２の両端には、第１抵抗
Ｒ１と第２抵抗Ｒ２の一端がそれぞれ接続され、他端は
第１検知入力端子Ｔ１、第２検知入力端子Ｔ２を介して
第１検知ラインＬ１、第２検知ラインＬ２にそれぞれ接
続されている。第１および第２抵抗Ｒ１，Ｒ２の抵抗値
は等しくなくてもよい。第１検知ラインＬ１と第２検知
ラインＬ２には、前述の入力クランプ回路８，８が接続
され、侵入するサージの吸収が図られている。図４の回
路では、図２および図３に示す両方のクランプ回路８
ａ，８ｂが必要となる。FIG. 4 is a block diagram showing a circuit configuration of a load abnormal state detecting circuit according to another embodiment of the present invention. 4, parts corresponding to those in FIG. 1 described above are denoted by the same reference numerals. One end of a first resistor R1 and one end of a second resistor R2 are respectively connected to both ends of the load 2 to be detected, and the other end is connected to a first detection line via a first detection input terminal T1 and a second detection input terminal T2. L1 and the second detection line L2. The resistance values of the first and second resistors R1 and R2 do not have to be equal. The above-mentioned input clamp circuits 8, 8 are connected to the first detection line L1 and the second detection line L2 so as to absorb an intruding surge. In the circuit of FIG. 4, both clamp circuits 8 shown in FIGS.
a and 8b are required.
【００２８】本実施例で注目すべきは、オープン検知回
路１１を差動入力回路１４を用いて構成したことであ
る。差動入力回路１４の２つの入力端子のうち、非反転
入力端子は、第３抵抗Ｒ１３を介して第１検知ラインＬ
１に接続され、反転入力端子は第２検知ラインＬ２に接
続されている。これを負荷２と第１抵抗Ｒ１の接続点Ｐ
からみると、差動入力回路１４の非反転入力端子には第
１抵抗Ｒ１と第３抵抗Ｒ１３の直列回路が接続され、非
反転入力端子には負荷２と第２抵抗Ｒ２の直列回路が接
続されていることになる。It should be noted in this embodiment that the open detection circuit 11 is constituted by using the differential input circuit 14. The non-inverting input terminal of the two input terminals of the differential input circuit 14 is connected to the first detection line L via the third resistor R13.
1 and the inverting input terminal is connected to the second detection line L2. This is connected to the connection point P between the load 2 and the first resistor R1.
As seen from the above, the non-inverting input terminal of the differential input circuit 14 is connected to a series circuit of the first resistor R1 and the third resistor R13, and the non-inverting input terminal is connected to a series circuit of the load 2 and the second resistor R2. It will be.
【００２９】第１検知ラインＬ１は第３抵抗Ｒ１３と第
３定電流回路１５に接続されている。第３定電流回路１
５は、差動入力回路１４を電力付勢するための第３定電
流Ｉ１４を流出する。第３抵抗Ｒ１３は第１定電流回路
１３と直列に接続され、ここに流れる第１定電流Ｉ１３
との積で生じる電圧Ｒ１３・Ｉ１３を検知動作に必要な
基準電圧とし、差動入力回路１４の非反転入力端子に与
えている。また他方の第２検知ラインＬ２には、第２定
電流回路１２が接続され、第２定電流Ｉ１２を接地ライ
ンＬ８に流出させている。これにより第１検知ラインＬ
１には第１定電流Ｉ１３と第３定電流Ｉ１４との和（Ｉ
１３＋Ｉ１４）の電流が電源ラインＬ０→第１抵抗Ｒ１
の経路で流入し、第２検知ラインＬ２には第２定電流Ｉ
１２が電源ラインＬ０→負荷２→第２抵抗Ｒ２の経路で
流入する。ここで前記第２定電流回路１２は、第１抵抗
Ｒ１と第２抵抗Ｒ２とにおける電圧降下を両者等しくす
るために設けられたもので Ｒ２・Ｉ１２＝Ｒ１・（Ｉ１３＋Ｉ１４） …（７） となるように設定される。The first detection line L1 is connected to the third resistor R13 and the third constant current circuit 15. Third constant current circuit 1
5 flows out the third constant current I14 for energizing the differential input circuit 14. The third resistor R13 is connected in series with the first constant current circuit 13, and a first constant current I13 flowing therethrough.
The voltage R13 · I13 generated by the product of the above is used as a reference voltage necessary for the detection operation, and is supplied to the non-inverting input terminal of the differential input circuit 14. Further, the second constant current circuit 12 is connected to the other second detection line L2, and the second constant current I12 flows out to the ground line L8. Thereby, the first detection line L
1 has the sum of the first constant current I13 and the third constant current I14 (I
13 + I14) is supplied from the power supply line L0 to the first resistor R1.
And the second constant current I flows through the second detection line L2.
12 flows in the path of the power supply line L0 → the load 2 → the second resistor R2. Here, the second constant current circuit 12 is provided for equalizing the voltage drop between the first resistor R1 and the second resistor R2. R2 · I12 = R1 · (I13 + I14) (7) It is set as follows.
【００３０】次に本実施例の動作を説明する。差動入力
回路１４の非反転入力端子には前記第１定電流Ｉ１３、
第３定電流Ｉ１４により Ｖ１１＝Ｖｂａｔ−Ｒ１（Ｉ１３＋Ｉ１４）−Ｒ１３・Ｉ１３ …（８） の第１検知レベルＶ１１が印加され、また反転入力端子
には前記第２定電流Ｉ１２により Ｖ１２＝Ｖｂａｔ−ＶＬ−Ｒ２・Ｉ１２ …（９） で表される第２検知レベルＶ１２が印加される。Ｖｂａ
ｔは図示しない車載バッテリなどによって電源ラインＬ
０と接地ラインＬ８間に印加される電源電圧である。差
動入力回路１４の２つの入力端子間のレベルは Ｖ１１−Ｖ１２＝ＶＬ＋Ｒ２・Ｉ１２ −Ｒ１(Ｉ１３＋Ｉ１４)−Ｒ１３・Ｉ１３ …（10） となる。Next, the operation of this embodiment will be described. The non-inverting input terminal of the differential input circuit 14 has the first constant current I13,
A first detection level V11 of V11 = Vbat−R1 (I13 + I14) −R13 · I13 (8) is applied by the third constant current I14, and V12 = Vbat−VL by the second constant current I12 to the inverting input terminal. −R2 · I12 (9) The second detection level V12 represented by the following equation is applied. Vba
t is a power supply line L by an unillustrated vehicle battery or the like.
This is a power supply voltage applied between 0 and the ground line L8. The level between the two input terminals of the differential input circuit 14 is as follows: V11−V12 = VL + R2 · I12−R1 (I13 + I14) −R13 · I13 (10)
【００３１】第２検知ラインＬ２には第２定電流回路１
２が接続されるので、右辺のＲ２・Ｉ１２とＲ１(Ｉ１
３＋Ｉ１４)が消去され Ｖ１１−Ｖ１２＝ＶＬ−Ｒ１３・Ｉ１３ …（11） となる。Ｖ１１＝Ｖ１２となった時、差動入力回路１４
が反転するから、検知レベルは ＶＬ＝Ｒ１３・Ｉ１３ …（12） となる。ここで負荷２がオープン状態となると、第２検
知レベルＶ１２は低下し、Ｖ１１＞Ｖ１２となって差動
入力回路１４からはハイレベルのオープン検知信号Ｖ１
３がラインＬ４に導出され、増幅回路１５を介してオー
プン検知出力ラインＬ５にハイレベルの負荷オープン検
知出力Ｖｏｕｔが出力される。A second constant current circuit 1 is connected to the second detection line L2.
2 are connected, R2 · I12 and R1 (I1
3 + I14) is erased, and V11−V12 = VL−R13 · I13 (11) When V11 = V12, the differential input circuit 14
Is inverted, the detection level is VL = R13 · I13 (12) Here, when the load 2 enters the open state, the second detection level V12 decreases, and V11> V12, and the high-level open detection signal V1 is output from the differential input circuit 14.
3 is output to a line L4, and a high-level load open detection output Vout is output to the open detection output line L5 via the amplifier circuit 15.
【００３２】本実施例では、負荷２のオープン状態を検
知するために、この電位差Ｒ１３・Ｉ１３を基準電圧と
して生成される第１検知レベルＶ１１と第２検知レベル
Ｖ１２とを比較する。負荷２がオープン状態になれば、
第２検知レベルＶ１２が下がり、負荷２の両端の電圧Ｖ
Ｌは基準電圧Ｒ１３・Ｉ１３のレベル以上となることに
より負荷２のオープン状態を検知するようにしたのであ
る。In this embodiment, in order to detect the open state of the load 2, the first detection level V11 and the second detection level V12 generated using the potential difference R13 · I13 as a reference voltage are compared. If load 2 is open,
The second detection level V12 decreases, and the voltage V across the load 2
The open state of the load 2 is detected when L exceeds the level of the reference voltages R13 and I13.
【００３３】このように本実施例では、負荷２とオープ
ン検知回路１１間に介在する第１抵抗Ｒ１および第２抵
抗Ｒ２の抵抗値をサージを減衰させるのに効果的な値に
することができる。As described above, in this embodiment, the resistance values of the first resistor R1 and the second resistor R2 interposed between the load 2 and the open detection circuit 11 can be set to values effective for attenuating surge. .
【００３４】本実施例では、増幅回路１６を電力付勢す
るために、電源ラインＬ０に電圧レギュレータＰＳを接
続し、電源電圧Ｖｂａｔを降圧して第２電源電圧Ｖｃｃ
（本実施例ではたとえば５Ｖである）を生成し、ライン
Ｌ７を介して増幅回路１６に供給している。このように
増幅回路１６の電源を前記差動入力回路１４とは別回路
から得るようにしているので、第１検知ラインＬ１に流
れる電流は、前述したように第１定電流Ｉ１３と差動入
力回路１４を付勢する電流Ｉ１４のみとなる。もし増幅
回路１６の電源も第１検知ラインＬ１から供給するよう
にすれば、第１抵抗Ｒ１を流れる電流が増え、第１抵抗
Ｒ１における電圧降下が大となり、電圧降下を抑えるた
めには第１抵抗Ｒ１の抵抗値を低くせざるを得ない。第
１抵抗Ｒ１の抵抗値を低くすればサージ耐量が低下し、
第１検知入力端子Ｂに進入するサージ電流が増加し、こ
れに対処するためには大容量の入力クランプ回路が必要
となる。本実施例ではこのため増幅回路１６の電源をレ
ギュレータＰＳから供給するようにして、入力クランプ
回路８の小容量化を図ったのである。In this embodiment, in order to energize the amplifier circuit 16, a voltage regulator PS is connected to the power supply line L0, the power supply voltage Vbat is reduced, and the second power supply voltage Vcc is reduced.
(In this embodiment, for example, 5 V) and supplies it to the amplifier circuit 16 via the line L7. Since the power supply of the amplifier circuit 16 is obtained from a circuit different from the differential input circuit 14, the current flowing through the first detection line L1 is different from the first constant current I13 and the differential input Only the current I14 for energizing the circuit 14 is provided. If the power of the amplifier circuit 16 is also supplied from the first detection line L1, the current flowing through the first resistor R1 increases, and the voltage drop in the first resistor R1 increases. The resistance of the resistor R1 must be reduced. If the resistance value of the first resistor R1 is reduced, the surge withstand capability is reduced,
A surge current entering the first detection input terminal B increases, and a large-capacity input clamp circuit is required to cope with the increase. In this embodiment, therefore, the power of the amplifier circuit 16 is supplied from the regulator PS, and the capacity of the input clamp circuit 8 is reduced.
【００３５】図５は、本発明のさらに他の実施例の、負
荷異常状態検知回路２１の回路構成を示すブロック図で
ある。図５は図４に類似し、対応する部分には同一の参
照符を付し、入力クランプ回路と電圧レギュレータは図
示を省略している。本実施例で注目すべきは、図４と同
一構成のオープン検知回路２２のほかに、負荷２のショ
ート状態を検知する負荷ショート状態検知回路（以下、
ショート検知回路という）２３を設けたことである。FIG. 5 is a block diagram showing a circuit configuration of a load abnormal state detecting circuit 21 according to still another embodiment of the present invention. FIG. 5 is similar to FIG. 4 and corresponding parts are denoted by the same reference numerals, and the input clamp circuit and the voltage regulator are not shown. It should be noted in the present embodiment that, besides the open detection circuit 22 having the same configuration as that of FIG.
23 is provided.
【００３６】本実施例では、第２検知ラインＬ２を、第
１差動入力回路１４と第２差動入力回路２６の反転入力
端子に共通に接続し、第１差動入力回路１４でオープン
検知を、第２差動入力回路２６でショート検知を行わせ
るようにしている。以下、オープン検知出力をＶｏｕｔ
１、ショート検知出力をＶｏｕｔ２と表して区別し、ま
たショート検知に関連する参照符には末尾に小文字ｓを
添え、オープン検知に関連するものには末尾に小文字ｏ
を添えて区別する。オープン検知回路２２については図
４で説明したので省略し、次に本実施例の要旨であるシ
ョート検知回路２３について述べる。In this embodiment, the second detection line L2 is commonly connected to the inverting input terminals of the first differential input circuit 14 and the second differential input circuit 26, and the first differential input circuit 14 detects the open state. Are detected by the second differential input circuit 26. Hereinafter, the open detection output is set to Vout
1. The short detection output is distinguished by expressing it as Vout2, and reference signs related to short detection are appended with a small letter s at the end, and those related to open detection are appended with a small letter o at the end.
To distinguish them. The open detection circuit 22 has been described with reference to FIG. 4 and will not be described, and the short detection circuit 23 according to the present embodiment will be described.
【００３７】ショート検知回路２３を形成する第２差動
入力回路２６の反転端子は、前述のように第２検知ライ
ンＬ２に接続され、非反転端子には図示しない分圧回路
と定電圧素子などにより実現される基準電源Ｅｒが接続
され、基準電圧Ｖｒが印加されている。基準電圧Ｖｒ
は、Ｖｒ＞ＶＳに予め設定されている。ＶＳは駆動スイ
ッチ３の導通時に負荷２が正常状態の時にスイッチに流
れる電流によって駆動スイッチ３の両端に生じる電圧で
ある。このように負荷２のショート検知は、オープン検
知とは逆に、駆動スイッチ３の導通時に行われ、駆動ス
イッチ両端の電圧ＶＳを前記基準電圧Ｖｒと比較するの
である。The inversion terminal of the second differential input circuit 26 forming the short detection circuit 23 is connected to the second detection line L2 as described above, and the non-inversion terminal includes a voltage dividing circuit and a constant voltage element (not shown). Is connected, and a reference voltage Vr is applied. Reference voltage Vr
Is set in advance to Vr> VS. VS is a voltage generated across the drive switch 3 by a current flowing through the switch when the load 2 is in a normal state when the drive switch 3 is conducting. As described above, the short-circuit detection of the load 2 is performed when the drive switch 3 is turned on, as opposed to the open detection, and the voltage VS across the drive switch is compared with the reference voltage Vr.
【００３８】図５において、負荷２が正常であれば、駆
動スイッチ３の導通時にその両端には生じる電圧はほと
んど０で、第２検知ラインＬ２に導出される第２検知レ
ベルＶ１２ｓは、前記基準電圧Ｖｒより低く、Ｖｒ＞Ｖ
１２ｓとなる。したがってこの場合には第２差動入力回
路２６の出力Ｖ２４はハイレベルに保たれる。これに対
して負荷２がショート状態となると、大きい短絡電流の
ために駆動スイッチ３の両端に電圧ＶＳが生じて第２検
知ラインＬ２に導出され、第２検知レベルＶ１２ｓが上
昇し、Ｖｒ＜Ｖ１２ｓとなると、第２差動入力回路２６
からラインＬ９に導出される出力Ｖ２４はローレベルに
反転する。第２増幅回路１７は差動入力回路２６の出力
に対応して、ローレベルのショート検知出力Ｖｏｕｔ２
をショート検知出力端子Ｔ４に導出する。これにより負
荷２がショート状態となったことが検知される。In FIG. 5, when the load 2 is normal, the voltage generated at both ends of the drive switch 3 when the drive switch 3 is conducting is almost 0, and the second detection level V12s led out to the second detection line L2 is equal to the reference level. Lower than voltage Vr, Vr> V
12 s. Therefore, in this case, the output V24 of the second differential input circuit 26 is kept at the high level. On the other hand, when the load 2 is short-circuited, a voltage VS is generated at both ends of the drive switch 3 due to a large short-circuit current and is led out to the second detection line L2, and the second detection level V12s increases, and Vr <V12s , The second differential input circuit 26
Is output to the line L9, and the output V24 is inverted to the low level. The second amplifier circuit 17 responds to the output of the differential input circuit 26 and outputs a low-level short detection output Vout2.
To the short detection output terminal T4. Thereby, it is detected that the load 2 is in the short-circuit state.
【００３９】このように本実施例では、負荷２のオープ
ン状態の検知は駆動スイッチ３の遮断時に行われ、負荷
２がオープン状態であることを検知すると、ハイレベル
のオープン検知出力Ｖｏｕｔ１がオープン検知出力端子
Ｔ３に出力される。またショート状態の検知は駆動スイ
ッチ３の導通時に行われ、負荷２がショート状態である
ことが検知されると、ローレベルのショート検知出力Ｖ
ｏｕｔ２がショート検知出力端子Ｔ４に出力されるので
ある。As described above, in this embodiment, the open state of the load 2 is detected when the drive switch 3 is cut off. When the load 2 is detected to be in the open state, the high-level open detection output Vout1 is detected. Output to the output terminal T3. The detection of the short-circuit state is performed when the drive switch 3 is turned on. When the short-circuit state of the load 2 is detected, the low-level short-circuit detection output V is detected.
out2 is output to the short detection output terminal T4.
【００４０】しかしながら、図５に示された本実施例で
は、負荷２のショート状態検知の際に、第２検知ライン
Ｌ２に接続された第２定電流回路１２への分流Ｉ１２ｓ
によって、第２抵抗Ｒ２で電圧降下Ｒ２・Ｉ１２よる誤
差が生じ、ショート検知精度が低下するという不具合が
生じる。第２定電流回路１２が無ければこのような不具
合は生じない。このため本件発明者は、図５に示す回路
にさらに改良を加え、オープン状態とショート状態を個
別に検知でき、しかもショート検知の際の前述のような
誤差を除去するようにした負荷異常状態検知回路を実現
した。以下、これを図６に示す実施例について説明す
る。However, in the present embodiment shown in FIG. 5, when the short-circuit state of the load 2 is detected, the shunt I12s to the second constant current circuit 12 connected to the second detection line L2.
As a result, an error occurs in the second resistor R2 due to the voltage drop R2 · I12, and a short-circuit detection accuracy decreases. If the second constant current circuit 12 is not provided, such a problem does not occur. For this reason, the present inventor has further improved the circuit shown in FIG. 5 so that the open state and the short state can be individually detected, and furthermore, the load abnormal state detection that removes the above-described error in the short circuit detection is performed. The circuit was realized. Hereinafter, this will be described with reference to the embodiment shown in FIG.
【００４１】図６は、本発明の他の実施例の負荷異常状
態検知回路３１の回路構成を示すブロック図である。図
６は図５に類似し、対応する部分には同一の参照符を付
している。図５の回路では第２定電流回路１２が存在す
るために、ショート検知の際に誤差が生じるというもの
であった。発明者は、第２定電流回路１２が負荷２のオ
ープン検知には必要であるがショート検知には不要であ
ること、オープン検知とショート検知とでは駆動スイッ
チ３の動作態様が反対であることに着目し、駆動スイッ
チ３の動作に対応して動作する切離し手段である切換ス
イッチ１７を設け、駆動スイッチ３の動作と同時に切換
スイッチ１７を動作させ、ショート検知の際は前記第２
定電流回路１２を第２検知ラインＬ２から切離すように
したのである。FIG. 6 is a block diagram showing a circuit configuration of an abnormal load state detection circuit 31 according to another embodiment of the present invention. FIG. 6 is similar to FIG. 5 and corresponding parts are denoted by the same reference numerals. In the circuit of FIG. 5, the presence of the second constant current circuit 12 causes an error when detecting a short circuit. The inventor has found that the second constant current circuit 12 is necessary for open detection of the load 2 but is not necessary for short detection, and that the operation mode of the drive switch 3 is opposite between open detection and short detection. Focusing attention, a changeover switch 17 which is a disconnecting means that operates in response to the operation of the drive switch 3 is provided, and the changeover switch 17 is operated at the same time as the operation of the drive switch 3.
That is, the constant current circuit 12 is separated from the second detection line L2.
【００４２】具体的には、ラインＬ１１を介して入力さ
れるスイッチ切換信号Ｓｗにより、駆動スイッチ３とと
もに切換スイッチ１７を作動させるために、ラインＬ１
１を延長し、切換スイッチ１７の駆動端子Ｔ６に接続す
る。これにより駆動スイッチ３と切換スイッチ１７とが
スイッチ切換信号Ｓｗによって同時に作動する。ただし
図６では、駆動スイッチ３と切換スイッチ１７とは、表
１に示されるように動作が反対となる。More specifically, in order to operate the drive switch 3 and the changeover switch 17 in response to the switch changeover signal Sw input through the line L11, the line L1
1 is extended and connected to the drive terminal T6 of the changeover switch 17. As a result, the drive switch 3 and the changeover switch 17 are simultaneously operated by the switch changeover signal Sw. However, in FIG. 6, the operations of the drive switch 3 and the changeover switch 17 are reversed as shown in Table 1.
【００４３】[0043]
【表１】 [Table 1]
【００４４】このように負荷２のオープン検知またはシ
ョート検知の動作に対応して第２定電流回路１２を第２
検知ラインＬ２に接続し、または切離すようにしたの
で、ショート検知の際には、前記第２定電流回路１２が
切離され、駆動スイッチ３の両端に生じる電圧ＶＳが誤
差なく伝送されてるので、ショート検知精度を向上させ
ることができる。次に図６に示す実施例に基づいて実現
される負荷異常状態検知回路を図７によって説明する。As described above, the second constant current circuit 12 is connected to the second constant current circuit 12 in response to the operation of detecting the open or short of the load 2.
Since the second constant current circuit 12 is connected or disconnected from the detection line L2 during short-circuit detection, the voltage VS generated at both ends of the drive switch 3 is transmitted without error. , It is possible to improve the short detection accuracy. Next, an abnormal load state detection circuit realized based on the embodiment shown in FIG. 6 will be described with reference to FIG.
【００４５】図７は、本発明の他の実施例による負荷異
常状態検知回路の構成を示す回路図である。図７は図６
に示された実施例のブロックの内容を具体的に示したも
のであり、対応する部分には同一の参照符を付す。負荷
異常状態検知回路３１は、オープン検知回路２２、ショ
ート検知回路２３、入力クランプ回路８の各ブロックか
ら成り、図示しない車載バッテリーなどからの電源電圧
Ｖｂａｔが電源ラインＬ０と接地ラインＬ８間に印加さ
れ、電圧レギュレータＰＳによって降圧された第２電源
電圧Ｖｃｃが、第２電源ラインＬ７と接地ラインＬ８間
に印加されている。FIG. 7 is a circuit diagram showing a configuration of an abnormal load state detection circuit according to another embodiment of the present invention. FIG. 7 shows FIG.
3 specifically shows the contents of the blocks of the embodiment shown in FIG. 1, and corresponding parts are denoted by the same reference numerals. The load abnormal state detection circuit 31 is composed of blocks of an open detection circuit 22, a short detection circuit 23, and an input clamp circuit 8, and a power supply voltage Vbat from a vehicle battery (not shown) is applied between the power supply line L0 and the ground line L8. The second power supply voltage Vcc stepped down by the voltage regulator PS is applied between the second power supply line L7 and the ground line L8.
【００４６】アクチュェータなどの負荷２の両端には、
第１抵抗Ｒ１と第２抵抗Ｒ２の一端がそれぞれ接続さ
れ、他端はそれぞれ第１検知入力端子Ｔ１と第２検知入
力端子Ｔ２とを介して第１検知ラインＬ１と第２検知ラ
インＬ２とに個別的に接続されている。第２検知ライン
Ｌ２には負入力クランプ回路８ａと正入力クランプ回路
から成る入力クランプ回路８が接続され、侵入サージの
吸収が図られている。第２検知入力端子Ｔ２に接続され
ている第２検知ラインＬ２は、オープン検知用の第２検
知ラインＬ２ｏと、ショート検知用の第２検知ラインＬ
２ｓとに２分される。第２検知ラインＬ２の前記２分点
に設けられたＰＮＰトランジスタＱ１２は、第１検知ラ
インＬ１側に挿入されているＰＮＰトランジスタＱ２３
の電圧降下に等しい電圧降下を第２検知ラインＬ２ｏ側
でも生じさせるためのものである。オープン検知回路２
２は、第１差動入力回路１４と第１カレントミラー回路
３２から形成されている。第１差動入力回路１４は、一
対のＰＮＰトランジスタＱ２１，Ｑ２２から成る差動対
を含み、トランジスタＱ２１のベースを非反転入力端
子、トランジスタＱ２２のベースを反転入力端子とする
差動増幅器が形成されている。第１検知ラインＬ１は第
３抵抗Ｒ１３を介して前記トランジスタＱ２１のベース
に接続され、第２検知ラインＬ１２ｏは前記トランジス
タＱ２２のベースに接続されている。第１検知回路Ｌ１
に接続されている第１カレントミラー回路３２の一方の
トランジスタＱ２３からは、第１定電流回路１３によっ
て予め定められた第１定電流Ｉ１３が流出し、第３抵抗
Ｒ１３との積により電位差Ｒ１３・Ｉ１３が生じてい
る。本実施例ではこの電位差Ｒ１３・Ｉ１３を基準電圧
として第１検知レベルＶ１１を生成し、第２検知レベル
Ｖ１２ｏと比較することにより、負荷２のオープン状態
を検知するのである。At both ends of the load 2 such as an actuator,
One end of each of the first resistor R1 and the second resistor R2 is connected, and the other end is connected to the first detection line L1 and the second detection line L2 via the first detection input terminal T1 and the second detection input terminal T2, respectively. Individually connected. An input clamp circuit 8 composed of a negative input clamp circuit 8a and a positive input clamp circuit is connected to the second detection line L2 to absorb intrusion surge. The second detection line L2 connected to the second detection input terminal T2 includes a second detection line L2o for open detection and a second detection line L for short detection.
2s. The PNP transistor Q12 provided at the two-divided point of the second detection line L2 is a PNP transistor Q23 inserted on the first detection line L1 side.
This is for causing a voltage drop equal to the voltage drop of the second detection line L2o to also occur. Open detection circuit 2
2 is formed from the first differential input circuit 14 and the first current mirror circuit 32. The first differential input circuit 14 includes a differential pair including a pair of PNP transistors Q21 and Q22, and forms a differential amplifier having the base of the transistor Q21 as a non-inverting input terminal and the base of the transistor Q22 as an inverting input terminal. ing. The first detection line L1 is connected to the base of the transistor Q21 via a third resistor R13, and the second detection line L12o is connected to the base of the transistor Q22. First detection circuit L1
A first constant current I13 predetermined by the first constant current circuit 13 flows out from one transistor Q23 of the first current mirror circuit 32 connected to the first current mirror circuit 32, and a potential difference R13 · I13 has occurred. In the present embodiment, the open state of the load 2 is detected by generating the first detection level V11 using the potential difference R13 · I13 as a reference voltage and comparing it with the second detection level V12o.
【００４７】第１カレントミラー回路３２の他方のトラ
ンジスタＱ２４により第３定電流回路１５が形成され、
前記第１定電流Ｉ１３に対応する第３定電流Ｉ１４が流
出して第１差動入力回路１４を電力付勢する。前記２つ
の定電流Ｉ１３，Ｉ１４によって第１検知ラインＬ１側
の第１抵抗Ｒ１には、電圧降下Ｒ１（Ｉ１３＋Ｉ１４）
が生じるが、これと等しい電圧降下を第２抵抗Ｒ２にも
生じさせるために、第２検知ラインＬ２ｏ側には第２定
電流回路１２が設けられ、前記第１定電流Ｉ１３と第３
定電流Ｉ１４の和に等しくなるように設定された第２定
電流Ｉ１２ｏが接地ラインＬ８に流出する。本実施例で
はこの第２定電流回路１２を、第２カレントミラー回路
３３によって形成し、第２電源ラインＬ７に接続された
定電流源３４から、前記第２定電流Ｉ１２ｏに等しい電
流Ｉｏを第２カレントミラー回路３３のＮＰＮトランジ
スタＱ２５に流し、これによって対向するＮＰＮトラン
ジスタＱ２６から第２定電流Ｉ１２ｏを流出させるよう
にしている。なお前記トランジスタＱ２５に並列に接続
されているＮＰＮトランジスタＱ３１は、後述するショ
ート検知の際に第２定電流回路１２を遮断するための切
換スイッチ１７を形成し、本来はショート検知回路２３
に含まれるものであるが、作図の都合上この位置に画か
れている。A third constant current circuit 15 is formed by the other transistor Q24 of the first current mirror circuit 32,
A third constant current I14 corresponding to the first constant current I13 flows out to energize the first differential input circuit 14. Due to the two constant currents I13 and I14, a voltage drop R1 (I13 + I14) is applied to the first resistor R1 on the first detection line L1 side.
The second constant current circuit 12 is provided on the side of the second detection line L2o in order to cause the same voltage drop also in the second resistor R2, and the first constant current I13 and the third constant current
A second constant current I12o set to be equal to the sum of the constant currents I14 flows out to the ground line L8. In this embodiment, the second constant current circuit 12 is formed by a second current mirror circuit 33, and a current Io equal to the second constant current I12o is supplied from a constant current source 34 connected to the second power supply line L7. The current flows through the NPN transistor Q25 of the two current mirror circuit 33, whereby the second constant current I12o flows out of the opposing NPN transistor Q26. The NPN transistor Q31 connected in parallel with the transistor Q25 forms a changeover switch 17 for cutting off the second constant current circuit 12 when a short circuit is detected, which will be described later.
, But are drawn at this position for the sake of drawing.
【００４８】このようにして、負荷が正常で負荷の両端
電圧が基準電圧Ｒ１３・Ｉ１３より小さい場合には、第
１差動入力回路１４の出力ラインＬ４のレベルはローレ
ベルであるが、負荷２がオープン状態となると、前記出
力ラインＬ４のレベルがハイレベルに反転し、後段の第
１増幅回路１６によって検知出力ラインＬ５を介して、
ハイレベルの負荷オープン検知出力Ｖｏｕｔ１がオープ
ン検知出力端子Ｔ３に導出される。このように駆動スイ
ッチ３の遮断時には、負荷オープン検知出力端子Ｔ３に
導出される出力Ｖｏｕｔ１がローからハイに反転するこ
とにより、負荷２がオープン状態になったことが検知さ
れる。As described above, when the load is normal and the voltage across the load is smaller than the reference voltage R13 · I13, the level of the output line L4 of the first differential input circuit 14 is low, but the load 2 Is in the open state, the level of the output line L4 is inverted to the high level, and the first amplifier circuit 16 at the subsequent stage outputs the detection signal via the detection output line L5.
A high-level load open detection output Vout1 is led to the open detection output terminal T3. As described above, when the drive switch 3 is shut off, the output Vout1 led to the load open detection output terminal T3 is inverted from low to high, so that it is detected that the load 2 is in the open state.
【００４９】ショート検知回路２３は、比較手段である
第２差動入力回路２６と、第２増幅回路２７と、切離し
手段である切換スイッチ１７により構成されている。駆
動スイッチ３が導通した時の両端の電圧ＶＳは、負荷２
が正常な時にはほとんど０レベルであるが、負荷２がシ
ョートすれば大きい短絡電流のために上昇する。この駆
動スイッチ３の両端の電圧ＶＳをショート検知時の第２
検知ラインＬ２ｓに導き、第２差動入力回路２６によっ
て予め設定された基準電圧Ｖｒと比較し、負荷２のショ
ート状態を検知するのである。ショート検知動作はこの
ように駆動スイッチ３の導通時に行われるものであり、
以下の説明では特に断らない限りショート検知時には駆
動スイッチ３の接点間は閉成され導通されているものと
する。The short detection circuit 23 comprises a second differential input circuit 26 as a comparison means, a second amplification circuit 27, and a changeover switch 17 as a separation means. When the drive switch 3 is turned on, the voltage VS at both ends is equal to the load 2
Is almost zero when normal, but rises when the load 2 is short-circuited due to a large short-circuit current. The voltage VS across the drive switch 3 is set to the second
It is led to the detection line L2s and compared with a reference voltage Vr preset by the second differential input circuit 26 to detect a short-circuit state of the load 2. The short detection operation is performed when the drive switch 3 is turned on in this way.
In the following description, unless otherwise specified, it is assumed that the contacts of the drive switch 3 are closed and conducting when a short circuit is detected.
【００５０】ショート検知回路２２を形成する第２差動
入力回路２６は、一対のＰＮＰトランジスタＱ３２，Ｑ
３３などから成る差動対を含んで差動増幅器を形成し、
第２電源ラインＬ７から定電流源３６を介して電力付勢
されている。第２差動入力回路２６の一方のトランジス
タＱ３３のベースには、基準電源Ｅｒによる基準電圧Ｖ
ｒが印加されている。基準電圧Ｖｒのレベルは、負荷２
が正常状態の時に、スイッチ３に流れる電流によってス
イッチ両端に生じる電圧より高めに予め設定されてい
る。負荷２がショートしてその両端の電圧ＶＳが上昇
し、第２検知レベルＶ２ｓが前記基準電圧Ｖｒのレベル
以上となると、第２差動入力回路２６の出力ラインＬ９
のレベルがハイからローに反転して第２増幅回路２７に
入力され、これによって出力トランジスタＱ３５のコレ
クタからは、ローレベルの負荷ショート検知出力Ｖｏｕ
ｔ２が、ショート検知出力ラインＬ１０を介して第２出
力端子Ｔ３に導出される。このように駆動スイッチ３の
導通時には、負荷ショート検知出力端子Ｔ４に導出され
る出力Ｖｏｕｔ２がハイからローに反転することによ
り、負荷２がショート状態になったことが検知される。The second differential input circuit 26 forming the short detection circuit 22 includes a pair of PNP transistors Q32 and Q32.
33 to form a differential amplifier including a differential pair comprising
Power is supplied from the second power supply line L7 via the constant current source 36. The base of one transistor Q33 of the second differential input circuit 26 has a reference voltage V
r is applied. The level of the reference voltage Vr is the load 2
Is in a normal state, the voltage is preset to be higher than the voltage generated across the switch due to the current flowing through the switch 3. When the load 2 is short-circuited and the voltage VS at both ends thereof rises and the second detection level V2s becomes higher than the level of the reference voltage Vr, the output line L9 of the second differential input circuit 26
Is inverted from high to low and input to the second amplifier circuit 27, whereby the collector of the output transistor Q35 outputs a low-level load short detection output Vou.
t2 is led out to the second output terminal T3 via the short detection output line L10. As described above, when the drive switch 3 is conducting, the output Vout2 led to the load short detection output terminal T4 is inverted from high to low, so that the short circuit of the load 2 is detected.
【００５１】ショート検知時には、駆動スイッチ３の導
通遮断を制御するスイッチ切換信号Ｓｗが、切換端子Ｔ
６からラインＬ１１を介して、スイッチング素子のＮＰ
ＮトランジスタＱ３１と、複数の抵抗から成る分圧回路
Ｒ３１とによって形成される切換スイッチ１７に入力さ
れる。切換スイッチ１７を形成する前記トランジスタＱ
３１は、前記スイッチ切換信号Ｓｗによって駆動スイッ
チ３の導通と同時に導通し、並列に接続されている第２
カレントミラー回路３３の一方のトランジスタＱ２５の
コレクタ−エミッタ間を短絡して、第２カレントミラー
回路３３を非能動化する。したがって第２定電流回路１
２は第２検知ラインＬ２から切離され、ショート検知時
の誤差要因が除去される。本実施例では駆動スイッチ３
をスイッチ切換信号Ｓｗによって制御するようにしたけ
れども、駆動スイッチ自体の動作により切換スイッチ１
７の導通遮断が制御されるようにしてもよい。When a short circuit is detected, a switch switching signal Sw for controlling conduction and interruption of the drive switch 3 is transmitted to the switching terminal T.
6 through the line L11, the switching element NP
The signal is input to a changeover switch 17 formed by an N transistor Q31 and a voltage dividing circuit R31 including a plurality of resistors. The transistor Q forming the changeover switch 17
A second switch 31 is connected in parallel with the drive switch 3 by the switch switching signal Sw, and is connected in parallel.
The second current mirror circuit 33 is deactivated by short-circuiting between the collector and the emitter of one transistor Q25 of the current mirror circuit 33. Therefore, the second constant current circuit 1
2 is disconnected from the second detection line L2, and an error factor at the time of short-circuit detection is removed. In this embodiment, the driving switch 3
Is controlled by the switch switching signal Sw, but the operation of the drive switch itself causes the changeover switch 1 to be controlled.
7 may be controlled to be interrupted.
【００５２】入力クランプ回路８は、負入力クランプ回
路８ａと、正入力クランプ回路８ｂから形成される。負
入力クランプ回路８ａは、ＮＰＮトランジスタＱ１１
と、ダイオードＤ１１，Ｄ１２と、抵抗Ｒ１１と、複数
のダイオードによるダイオードドロッパＤ１３とから形
成されている。トランジスタＱ１１は、逆流防止用ダイ
オードＤ１１を介してコレクタが第２電源ラインＬ７
に、エミッタが第２検知ラインＬ２に接続されている。
ダイオードドロッパＤ１３によりたとえばＶｄ１≒１．
４Ｖのレベルが得られ、このレベルＶｄ１がダイオード
Ｄ１２を介してトランジスタＱ１１のベースに印加され
る。したがってトランジスタＱ１１のベースにはダイオ
ードＤ１２の接合電圧Ｖｄ２を差し引いたレベルが与え
られており、負サージによって第２検知ラインＬ２のレ
ベルが負側に振れると、トランジスタＱ１１は導通して
クランプ作用によってサージを吸収する。正入力クラン
プ回路８ｂは、たとえば複数のツェナーダイオードの直
列接続によるツェナーダイオード列Ｚｄで実現され、ツ
ェナー電圧Ｖｚを使用半導体素子の耐圧レベルよりも低
く設定することにって侵入サージをクランプする。前述
したように、電源ラインＬ０を通って第１検知ラインＬ
１と第２検知ラインＬ２に侵入するサージは、第１抵抗
Ｒ１と第２抵抗Ｒ２によって減衰させられ、減衰された
サージはさらに第１差動入力回路１４で第１検知ライン
Ｌ１および第２検知ラインＬ２のレベルが固定されてい
ることによって吸収されるので、ツェナーダイオード列
Ｚｄには大容量のものは不要となり、コストダウンと小
型化を図ることができる。なお、図７では第１検知ライ
ンＬ１側の入力クランプ回路は図示が省略されている
が、同一構成のものを接続し、サージ吸収機能を一層向
上させているものである。本実施例では複数のツェナー
ダイオードを用いているが、他のサージ吸収素子を用い
るようにしてもよく、個数も限定されるものではないこ
とはもちろんである。The input clamp circuit 8 includes a negative input clamp circuit 8a and a positive input clamp circuit 8b. The negative input clamp circuit 8a includes an NPN transistor Q11
, Diodes D11 and D12, a resistor R11, and a diode dropper D13 including a plurality of diodes. The transistor Q11 has a collector connected to the second power supply line L7 via a backflow prevention diode D11.
In addition, the emitter is connected to the second detection line L2.
For example, Vd1 ≒ 1.
A level of 4 V is obtained, and this level Vd1 is applied to the base of the transistor Q11 via the diode D12. Therefore, the level obtained by subtracting the junction voltage Vd2 of the diode D12 is applied to the base of the transistor Q11. When the level of the second detection line L2 swings to the negative side due to the negative surge, the transistor Q11 conducts and the surge occurs due to the clamping action. Absorb. The positive input clamp circuit 8b is realized by, for example, a Zener diode array Zd formed by connecting a plurality of Zener diodes in series, and clamps an intrusion surge by setting a Zener voltage Vz lower than a withstand voltage level of a used semiconductor element. As described above, the first detection line L
1 and the surge that enters the second detection line L2 are attenuated by the first resistor R1 and the second resistor R2, and the attenuated surge is further input to the first differential input circuit 14 by the first and second detection lines L1 and L2. Since the level of the line L2 is absorbed by being fixed, the Zener diode array Zd does not need to have a large capacity, and cost reduction and size reduction can be achieved. Although the input clamp circuit on the first detection line L1 side is not shown in FIG. 7, the same configuration is connected to further improve the surge absorbing function. Although a plurality of Zener diodes are used in this embodiment, other surge absorbing elements may be used, and the number is not limited.
【００５３】[0053]
【発明の効果】以上のように本発明による負荷異常状態
検知回路は、一端が電源の一端に接続され、他端がスイ
ッチング手段を介して電源の他端に接続される負荷の異
常を検知する検知回路であって、検知回路を一対のトラ
ンジスタで形成し、負荷と検知回路の間に第１抵抗と第
２抵抗を介在させ、第１抵抗は負荷の一端と第１トラン
ジスタのエミッタに、第２抵抗は負荷の他端と第２トラ
ンジスタのエミッタにそれぞれ接続し、第１トランジス
タのベース電位を予め定められた第１電位に設定し、第
２トランジスタのベース電位を第１トランジスタのベー
ス電位よりも予め定められた基準電圧だけ異なる第２電
位に設定することにより、スイッチング手段の遮断時に
負荷の両端の電圧が基準電圧以上となったとき、当該負
荷がオープンして異常状態となったことを検知するよう
にした。したがって負荷と検知回路の間に介在する第１
抵抗、第２抵抗により、侵入するサージを減衰させ、ま
た第１トランジスタ、第２トランジスタのエミッタ電位
が固定されることにより、侵入サージをクランプするこ
とができるので、サージ吸収回路の容量を可及的に小さ
くすることができ、コストダウンと小型化を容易に実現
できる。As described above, the load abnormality detecting circuit according to the present invention detects an abnormality in a load having one end connected to one end of a power supply and the other end connected to the other end of the power supply via switching means. A sensing circuit, wherein the sensing circuit is formed by a pair of transistors, a first resistor and a second resistor are interposed between the load and the sensing circuit, and the first resistor is connected to one end of the load and an emitter of the first transistor. The two resistors are connected to the other end of the load and the emitter of the second transistor, respectively, to set the base potential of the first transistor to a predetermined first potential, and to set the base potential of the second transistor from the base potential of the first transistor. Is also set to a second potential that differs by a predetermined reference voltage, so that when the voltage across the load becomes equal to or higher than the reference voltage when the switching means is turned off, the load is opened. It was to detect that it has become a normal state. Therefore, the first intervening between the load and the detection circuit
The invading surge is attenuated by the resistor and the second resistor, and the invading surge can be clamped by fixing the emitter potentials of the first transistor and the second transistor, so that the capacity of the surge absorbing circuit can be increased. Therefore, cost reduction and downsizing can be easily realized.
【００５４】また本発明によれば、検知回路を差動入力
回路で形成し、検知回路と負荷との間に介在する第１抵
抗と第２抵抗の各一端を負荷の各一端に個別に接続し、
第１抵抗の他端は第３抵抗を介して差動入力回路の一方
の入力端子に接続し、第２抵抗の他端は差動入力回路の
他方の入力端子に接続すし、さらに第１定電流回路によ
る第１定電流を第１抵抗を経て第３抵抗に流して生成さ
れる電圧を基準電圧として差動入力回路の前記一方の入
力端子に印加し、第２定電流回路による第２定電流を負
荷を経て第２抵抗に流して生成される電圧を前記他方の
入力端子に印加することにより、負荷の両端の電圧が基
準電圧以上となることにより負荷のオープンによる異常
状態を検知するようにしたので、負荷と検知回路間に介
在する第１抵抗と第２抵抗は侵入サージに対する減衰抵
抗となり、小容量のサージ吸収手段によりサージを吸収
して、半導体素子などの破壊を防止することができる。According to the present invention, the detection circuit is formed by a differential input circuit, and each end of the first resistor and the second resistor interposed between the detection circuit and the load is individually connected to each end of the load. And
The other end of the first resistor is connected to one input terminal of the differential input circuit via a third resistor, the other end of the second resistor is connected to the other input terminal of the differential input circuit, A voltage generated by flowing a first constant current by a current circuit to a third resistor through a first resistor is applied as a reference voltage to the one input terminal of the differential input circuit, and a second constant current by a second constant current circuit is applied. By applying a voltage generated by flowing a current through the second resistor through the load to the other input terminal, the voltage at both ends of the load becomes equal to or higher than the reference voltage, thereby detecting an abnormal state due to the opening of the load. Therefore, the first resistor and the second resistor interposed between the load and the detection circuit serve as attenuation resistors for intrusion surge, and the surge can be absorbed by the small-capacity surge absorbing means to prevent the destruction of the semiconductor element or the like. it can.
【００５５】また本発明によれば、スイッチング手段の
導通時に第２抵抗の他端と差動入力回路の他方の入力端
子との接続点の電位を、予め定める基準電位と比較し、
接続点の電位が基準電位以上となることを検知する比較
手段を設けたので、負荷のショート状態もあわせて検知
することができ、切離し手段を設けてショート検知時に
は第２定電流回路を切離すようにしたので、ショートに
よる異常状態検知の際の検知精度を向上させることがで
きる。According to the present invention, when the switching means is turned on, the potential at the connection point between the other end of the second resistor and the other input terminal of the differential input circuit is compared with a predetermined reference potential,
Since the comparison means for detecting that the potential of the connection point is equal to or higher than the reference potential is provided, the short-circuit state of the load can also be detected, and the disconnection means is provided to disconnect the second constant current circuit when the short-circuit is detected. With this configuration, it is possible to improve detection accuracy in detecting an abnormal state due to a short circuit.
【００５６】このように本発明によれば、検知回路と負
荷間に抵抗を介在させて電源などから侵入するサージを
減衰させるようにしたので、回路素子の破壊が防止さ
れ、また大容量のサージ吸収手段が不要となるので、コ
ストダウンと小型化を図ることができるなど、その産業
的効果は大きいものである。As described above, according to the present invention, since a surge invading from a power supply or the like is attenuated by interposing a resistor between the detection circuit and the load, destruction of circuit elements is prevented and a large capacity surge is prevented. Since the absorbing means becomes unnecessary, the industrial effect is great, such as cost reduction and size reduction.
【図１】本発明の一実施例の負荷異常状態検知回路の構
成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of an abnormal load state detection circuit according to an embodiment of the present invention.
【図２】本発明の実施例に使用される負入力クランプ回
路の回路図である。FIG. 2 is a circuit diagram of a negative input clamp circuit used in an embodiment of the present invention.
【図３】本発明の実施例に使用される正入力クランプ回
路の回路図である。FIG. 3 is a circuit diagram of a positive input clamp circuit used in an embodiment of the present invention.
【図４】本発明の他の実施例による負荷異常状態検知回
路の回路構成を示すブロツク図である。FIG. 4 is a block diagram showing a circuit configuration of a load abnormal state detection circuit according to another embodiment of the present invention.
【図５】図４図示の回路を改良した実施例による回路構
成を示すブロツク図である。FIG. 5 is a block diagram showing a circuit configuration according to an embodiment in which the circuit shown in FIG. 4 is improved.
【図６】本発明のさらに他の実施例の回路構成を示すブ
ロツク図である。FIG. 6 is a block diagram showing a circuit configuration of still another embodiment of the present invention.
【図７】図６図示の実施例の回路図である。FIG. 7 is a circuit diagram of the embodiment shown in FIG. 6;
【図８】従来技術による負荷異常状態検知回路の回路構
成を示すブロツク図である。FIG. 8 is a block diagram showing a circuit configuration of a load abnormal state detection circuit according to the related art.
１，２１，３１ 負荷異常状態検知回路 ２ 負荷 ３ 駆動スイッチ ４，２２ 負荷オープン状態検知回路 ８ 入力クランプ回路 ８ａ 負入力クランプ回路 ８ｂ 正入力クランプ回路 １２ 第２定電流回路 １３ 第１定電流回路 １４ 第１差動入力回路 １６ 第１増幅回路 １７ 切換スイッチ ２３ 負荷ショート状態検知回路 ２６ 第２定電流回路 ２７ 第２増幅回路 Ｉ１２ 第２定電流 Ｉ１３ 第１定電流 Ｉ１４ 第３定電流 Ｌ１ 第１検知ライン Ｌ２ 第２検知ライン Ｌ２ｏ オープン検知用第２検知ライン Ｌ２ｓ ショート検知用第２検知ライン Ｒ１ 第１抵抗 Ｒ２ 第２抵抗 Ｒ３，Ｒ１３ 第３抵抗 Ｓｗ スイッチ切換信号 Ｔ１，Ｔ２ 検知入力端子 Ｔ３，Ｔ４ 負荷異常状態検知出力端子 Ｖ１１ 第１検知レベル Ｖ１２ 第２検知レベル Ｖ１２ｏ オープン検知用第２検知レベル Ｖ１２ｓ ショート検知用第２検知レベル Ｚｄ ツェナーダイオード列 Ｅｒ 基準電源 1, 21, 31 Load abnormal state detection circuit 2 Load 3 Drive switch 4, 22 Load open state detection circuit 8 Input clamp circuit 8a Negative input clamp circuit 8b Positive input clamp circuit 12 Second constant current circuit 13 First constant current circuit 14 1st differential input circuit 16 1st amplifying circuit 17 changeover switch 23 load short state detecting circuit 26 2nd constant current circuit 27 2nd amplifying circuit I12 2nd constant current I13 1st constant current I14 3rd constant current L1 1st detection Line L2 Second detection line L2o Second detection line for open detection L2s Second detection line for short detection R1 First resistor R2 Second resistor R3, R13 Third resistor Sw Switch switching signal T1, T2 Detection input terminals T3, T4 Load Abnormal state detection output terminal V11 First detection level V12 Second detection level V12o Open Second detection level for detection V12s Second detection level for short detection Zd Zener diode array Er Reference power supply
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/02 - 31/06 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) G01R 31/02-31/06
Claims (3)
イッチング手段を介して電源の他端に接続されて成る負
荷の異常状態を検知するための回路において、 負荷の一端にその一端が接続される第１抵抗と、 負荷の他端にその一端が接続される第２抵抗と、 前記第１抵抗の他端にエミッタが接続され、ベースが予
め定める第１電位に設定される第１トランジスタと、 前記第２抵抗の他端にエミッタが接続され、ベースが予
め定める基準電圧だけ前記第１電位とは異なる第２電位
に設定される第２トランジスタとを含み、 前記スイッチング手段の遮断時に前記負荷の両端の電圧
が前記基準電圧以上になることによって、前記負荷の異
常状態を検知することを特徴とする負荷異常状態検知回
路。1. A circuit for detecting an abnormal state of a load, one end of which is connected to one end of a power supply and the other end of which is connected to the other end of the power supply via switching means. A first resistor connected to the other end of the load, a second resistor having one end connected to the other end of the load, an emitter connected to the other end of the first resistor, and a base set to a predetermined first potential. A second transistor having an emitter connected to the other end of the second resistor and having a base set to a second potential different from the first potential by a predetermined reference voltage; and An abnormal state detection circuit for a load, wherein an abnormal state of the load is detected when a voltage between both ends of the load becomes equal to or higher than the reference voltage.
イッチング手段を介して電源の他端に接続されて成る負
荷の異常状態を検知するための回路において、 前記負荷の一端にその一端が接続される第１抵抗と、 負荷の他端にその一端が接続される第２抵抗と、 一端が前記第１抵抗の他端に接続される第３抵抗と、 一方の入力が前記第３抵抗の他端に接続され、他方の入
力が前記第２抵抗に接続され、前記第１抵抗を介して電
力付勢される差動入力回路と、 前記第３抵抗および前記差動入力回路の一方の入力接続
点と、前記電源の他端との間に接続される第１定電流回
路と、 前記第２抵抗および差動入力回路の他方入力の接続点
と、前記電源の他端との間に接続される第２定電流回路
とを含み、 前記スイッチング手段の遮断時に、前記第３抵抗の抵抗
値と、前記第１定電流回路の電流値との積を基準電圧と
して、負荷の両端電位が前記基準電圧以上になることに
よって負荷の異常状態を検知することを特徴とする負荷
異常状態検知回路。2. A circuit for detecting an abnormal state of a load, one end of which is connected to one end of a power supply and the other end of which is connected to the other end of the power supply via switching means, wherein one end of the load is connected to one end of the load. A first resistor connected at one end to the other end of the load, a third resistor connected at one end to the other end of the first resistor, and one input connected to the third A differential input circuit connected to the other end of the resistor, the other input connected to the second resistor, and energized via the first resistor; and one of the third resistor and the differential input circuit A first constant current circuit connected between the input connection point of the power supply and the other end of the power supply; and a connection point between the other input of the second resistor and the differential input circuit and the other end of the power supply. And a second constant current circuit connected to the switching means. A load abnormality, wherein an abnormal state of the load is detected when a potential at both ends of the load becomes equal to or higher than the reference voltage, using a product of a resistance value of a resistor and a current value of the first constant current circuit as a reference voltage. State detection circuit.
流回路を切離す切離し手段と、 前記第２抵抗の他端と前記差動入力回路の他方入力との
接続点の電位を、予め定める基準電位と比較し、前記接
続点の電位が前記基準電位以上となることによって前記
負荷の異常状態を検知する比較手段とを含むことを特徴
とする請求項２記載の負荷異常状態検知回路。3. A reference which determines a potential at a connection point between the other end of the second resistor and the other input of the differential input circuit, when the switching means is turned on. 3. The abnormal load state detection circuit according to claim 2, further comprising: a comparing unit configured to detect an abnormal state of the load by comparing an electric potential with the electric potential of the connection point to be equal to or higher than the reference electric potential.
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|---|---|---|---|
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|---|---|---|---|
| JP01202093A JP3198180B2 (en) | 1993-01-27 | 1993-01-27 | Abnormal load status detection circuit |
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