JP3197119B2 - Nonvolatile semiconductor memory device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、電荷蓄積層（浮遊ゲー
ト）と制御ゲートを有する電気的書替え可能なメモリセ
ルを用いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に
係わり、特にＮＡＮＤセル構成のメモリセルアレイを有
するＥＥＰＲＯＭに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device (EEPROM) using an electrically rewritable memory cell having a charge storage layer (floating gate) and a control gate. The present invention relates to an EEPROM having a cell array.

【０００２】[0002]

【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース・ドレインを
隣接するもの同士で共用する形で直列接続し、一単位と
してビット線に接続するものである。メモリセルは通
常、浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板又はｎ型
基板に形成されたｐ型ウェル内に集積形成される。ＮＡ
ＮＤセルのドレイン側は選択ゲートを介してビット線に
接続され、ソース側はやはり選択ゲートを介してソース
線（基準電位配線）に接続される。メモリセルの制御ゲ
ートは、行方向に連続的に配設されてワード線となる。2. Description of the Related Art As one type of EEPROM, a NAND cell type EEPROM capable of high integration is known. In this method, a plurality of memory cells are connected in series in such a manner that their sources and drains are shared by adjacent ones, and connected to a bit line as one unit. A memory cell is usually a FETMOS with a floating gate and a control gate stacked.
Having a structure. The memory cell array is integrally formed in a p-type well formed on a p-type substrate or an n-type substrate. NA
The drain side of the ND cell is connected to a bit line via a selection gate, and the source side is also connected to a source line (reference potential wiring) via a selection gate. The control gates of the memory cells are arranged continuously in the row direction to form word lines.

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書込みの動作は、ビット線
から最も離れた位置のメモリセルから順に行う。選択さ
れたメモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ
程度）を印加し、それよりビット線側にあるメモリセル
の制御ゲート及び選択ゲートには中間電圧ＶppM （＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
又は中間電位を与える。ビット線に０Ｖが与えられた
時、その電位は選択メモリセルのドレインまで伝達され
て、ドレインから浮遊ゲートに電子注入が生じる。これ
により、その選択されたメモリセルのしきい値は正方向
にシフトする。この状態を例えば“１”とする。ビット
線の中間電位が与えられたときは電子注入が起こらず、
従ってしきい値は変化せず、負に止まる。この状態は
“０”である。The operation of this NAND cell type EEPROM is as follows. The data write operation is performed in order from the memory cell located farthest from the bit line. A high voltage Vpp (= 20 V) is applied to the control gate of the selected memory cell.
), And an intermediate voltage VppM (= 1) is applied to the control gate and the selection gate of the memory cell on the bit line side from that.
0V) and apply 0V to the bit line according to the data.
Alternatively, an intermediate potential is applied. When 0 V is applied to the bit line, the potential is transmitted to the drain of the selected memory cell, and electrons are injected from the drain to the floating gate. As a result, the threshold value of the selected memory cell shifts in the positive direction. This state is, for example, “1”. When the intermediate potential of the bit line is applied, electron injection does not occur,
Therefore, the threshold value does not change and remains negative. This state is "0".

【０００４】データ消去は、ＮＡＮＤセル内の全てメモ
リセルに対して同時に行われる。即ち、全ての制御ゲー
ト，選択ゲートを０Ｖとし、ビット線及びソース線を浮
遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
を印加する。これにより、全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェルに放出され、しきい値は負方向に
シフトする。[0004] Data erasure is performed simultaneously on all memory cells in a NAND cell. That is, all control gates and select gates are set to 0 V, the bit lines and source lines are set in a floating state, and a high voltage of 20 V is applied to the p-type well and the n-type substrate.
Is applied. As a result, in all the memory cells, electrons of the floating gate are emitted to the p-type well, and the threshold value shifts in the negative direction.

【０００５】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。In a data read operation, the control gate of the selected memory cell is set to 0 V, the control gates and select gates of the other memory cells are set to the power supply potential Vcc (= 5 V), and whether a current flows in the selected memory cell is determined. This is done by detecting

【０００６】以上のような動作を行うＮＡＮＤセル型Ｅ
ＥＰＲＯＭでは、書込動作時にメモリセルの制御ゲート
に高電圧Ｖppを印加するため、制御ゲート方向に沿って
フィールド領域で寄生ＭＯＳトランジスタが形成され、
隣接メモリセル間にリーク電流が発生するという問題が
ある。しかも、チップサイズを小さくするためには素子
分離の幅をあまり大きくできないため、益々リーク電流
を無くすことが難しくなる。また、同様に隣接ビット線
コンタクト間のリーク電流も大きな問題となっている。The NAND cell type E performing the above operation
In the EPROM, a parasitic MOS transistor is formed in a field region along a control gate direction in order to apply a high voltage Vpp to a control gate of a memory cell during a write operation.
There is a problem that a leak current is generated between adjacent memory cells. In addition, since the width of element isolation cannot be increased so much to reduce the chip size, it becomes more difficult to eliminate the leak current. Similarly, a leak current between adjacent bit line contacts is also a serious problem.

【０００７】この問題の解決策として、メモリセルが形
成されているｐ型基板若しくはｐ型ウェルに、制御ゲー
トに印加される高電圧と逆極性の電圧、つまり負電圧を
印加することにより、寄生トランジスタにバックバイア
スを印加し、寄生トランジスタがオンすることを防ぐ、
という提案がある（特開平１−２２５４５号公報）。こ
の提案を用いると、隣接ビット線コンタクト間のリーク
電流も減少させることができる。この提案を用いた場合
の書込み動作を図１４に示す。以下に図１４を用いて従
来の動作をＣＧ１〜８のうちＣＧ１が選択された場合を
例にとって説明する。[0007] As a solution to this problem, a parasitic voltage is applied to the p-type substrate or p-well in which the memory cell is formed by applying a voltage having a polarity opposite to the high voltage applied to the control gate, that is, a negative voltage. Apply a back bias to the transistor to prevent the parasitic transistor from turning on.
(Japanese Patent Application Laid-Open No. 1-25455). By using this proposal, the leak current between adjacent bit line contacts can be reduced. FIG. 14 shows a write operation using this proposal. Hereinafter, the conventional operation will be described with reference to FIG. 14 taking a case where CG1 is selected from CG1 to CG8 as an example.

【０００８】書込み動作に入るとまず、ｐウェル（Cell
-p-well:メモリセルが構成されているｐ型基板又はｐ型
ウェル）のＶss→Ｖ_N （Ｖ_N ＜０）という充電動作が開
始する。また、選択ブロック内のＣＧ１〜８，ＳＧ１、
全てのビット線ＢＬがＶss→Ｖccとなる。続いて、全て
のビット線がＶcc→ＶppM （中間電位）となり、さらに
選択ブロック内のＣＧ１〜８がＶcc→ＶppM となる。続
いて、ｐウェルがＶ_N電位に充電完了するまで待った
後、ビット線のうち“１”データを書込むメモリセルに
接続されたものがＶppM →Ｖssとなる。続いて、選択ブ
ロック内のＣＧ１がＶppM →Ｖppとなり、メモリセルへ
のデータ書込みが始まる。When a write operation starts, first, a p-well (Cell
-p-well: The charging operation of Vss → V _N (V _N <0) of the p-type substrate or p-type well in which the memory cell is formed starts. Further, CG1 to CG8, SG1 in the selected block,
All the bit lines BL change from Vss to Vcc. Subsequently, all the bit lines are changed from Vcc to VppM (intermediate potential), and the CGs 1 to 8 in the selected block are changed from Vcc to VppM. Subsequently, after the p-well waited until completion of charging to V _N potential of the bit line "1" those connection data to the writing memory cell is vppm → Vss. Subsequently, CG1 in the selected block changes from VppM to Vpp, and data writing to the memory cell starts.

【０００９】この状態をしばらく保った後、選択ブロッ
ク内のＣＧ１がＶpp→Ｖss、ＣＧ１〜８，ＳＧ１がＶpp
→Ｖssとなり、メモリセルへのデータの書込みが終わ
る。続いて、ビット線のうちＶppM 電位にあるものがＶ
ppM →Ｖssとなる。また、ｐウェルがＶ_N →Ｖssとな
り、書込み動作が終了する。After maintaining this state for a while, CG1 in the selected block is changed from Vpp to Vss, CG1 to 8 and SG1 are set to Vpp.
→ Vss, and the writing of data to the memory cell ends. Subsequently, the bit line at VppM potential is
ppM → Vss. Also, p-well V _N → Vss, and the write operation is completed.

【００１０】図１４において、選択ブロック内のＣＧ１
がＶppにあるときの各ブロック内のＣＧ１〜ＣＧ８，Ｓ
Ｇ１，ＳＧ２の電圧を図１５に示す。図１４の動作で
は、負電圧Ｖ_N にｐウェルを充電する際の負荷容量は選
択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐウェル間の
容量、非選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐ
ウェル間の容量、ビット線とｐウェル間の容量、ソース
線(Cell-Source）とｐウェル間の容量等があり、これら
の中で非選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐ
ウェル間の容量が支配的である。In FIG. 14, CG1 in the selected block
CG1 to CG8, S in each block when is at Vpp
FIG. 15 shows the voltages of G1 and SG2. In the operation of FIG. 14, CG1～8 load capacity in the selected block in charging the p-well to a negative voltage V _N, the capacitance between SG1~2 and p-well, in the unselected block CG1~8, SG1~ 2 and p
There are a capacity between wells, a capacity between a bit line and a p-well, a capacity between a source line (Cell-Source) and a p-well, and the like.
The volume between wells is dominant.

【００１１】図１４の場合、非選択ブロック内のＣＧ１
〜８，ＳＧ１〜２は全てＶssに固定されているため、ｐ
ウェルをＶss→Ｖ_N とする際に、ＣＧ１〜８，ＳＧ１〜
２の１０本の配線とｐウェルの間の容量を全て充電せね
ばならず、従って、負荷容量が大きいため、図１４中の
Ｔａのように充電所要時間が長くなり、図１４中のＴｂ
のような充電完了までの待ち時間が必要となる。In the case of FIG. 14, CG1 in the non-selected block
-8 and SG1-2 are all fixed at Vss.
The well when the Vss → V _N, CG1~8, SG1~
14, the capacity between the ten wirings and the p-well must be fully charged. Therefore, since the load capacity is large, the required charging time becomes longer as shown by Ta in FIG.
Such a waiting time until the completion of charging is required.

【００１２】上記の図１４のように、書込み動作時に非
選択ブロック内のＣＧ１〜８，ＳＧ１，ＳＧ２をＶssに
固定する方式では、負電圧の充電の負荷容量が大きいた
め、図中のＴｂのような待ち時間が必要となり、書込み
動作の高速化を実現することが困難である。また、高速
化を実現するために負電圧発生回路の電流供給能力を高
めようとすると、大寸法のキャパシタやトランジスタが
必要となり、パターン面積が増大するという問題があっ
た。In the method of fixing CG1-8, SG1 and SG2 in the non-selected block to Vss at the time of the write operation as shown in FIG. 14, since the load capacity of the negative voltage charging is large, the Tb of FIG. Such a waiting time is required, and it is difficult to realize a high-speed writing operation. Also, if the current supply capability of the negative voltage generation circuit is to be increased to realize a high speed operation, a large-sized capacitor or transistor is required, and the pattern area is increased.

【００１３】[0013]

【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、負電圧の充電の負荷容
量が大きいことから書込み動作の所要時間を短くするこ
とが難しく、これを解決するために負電圧発生回路の電
流供給能力を高めるとパターン面積が増大してしまうと
いう問題があった。As described above, the conventional N
In the AND cell type EEPROM, it is difficult to shorten the time required for the write operation because of the large load capacity for negative voltage charging. To solve this problem, increasing the current supply capability of the negative voltage generating circuit increases the pattern area. There was a problem of doing it.

【００１４】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、パターン面積の増大を
伴うことなく書込み動作の所要時間を短くすることを可
能としたＮＡＮＤセル型ＥＥＰＲＯＭを提供することに
ある。The present invention has been made in consideration of the above circumstances, and has as its object to reduce the time required for a write operation without increasing the pattern area. Is to provide.

【００１５】[0015]

【課題を解決するための手段】上記課題を解決するため
に本発明では、次のような構成を採用している。In order to solve the above problems, the present invention employs the following configuration.

【００１６】即ち本発明は、チャネル領域上に電荷蓄積
層と制御ゲートが積層され、電荷蓄積層と基板間の電荷
の授受によりデータ書込み及び消去を行うメモリセルを
複数配列して構成された不揮発性半導体記憶装置におい
て、メモリセルを、第１導電型基板又は第２導電型基板
に形成された第１導電型ウェルに設け、かつ選択ブロッ
ク内の制御ゲートに選択的に高電位を印加するデータ書
込み動作時に、第１導電型基板又はウェルと共に非選択
ブロック内の制御ゲートに、選択ブロック内の制御ゲー
トに印加する電位と逆極性の電位を印加することを特徴
としている。That is, according to the present invention, there is provided a nonvolatile memory in which a charge storage layer and a control gate are stacked on a channel region and a plurality of memory cells for writing and erasing data by transferring charges between the charge storage layer and the substrate are arranged. In a nonvolatile semiconductor memory device, a memory cell is provided in a first conductivity type well formed on a first conductivity type substrate or a second conductivity type substrate, and data for selectively applying a high potential to a control gate in a selected block. During a write operation, a potential having a polarity opposite to a potential applied to the control gate in the selected block is applied to the control gate in the non-selected block together with the first conductivity type substrate or well.

【００１７】また本発明は、チャネル領域上に電荷蓄積
層と制御ゲートが積層され、電荷蓄積層と基板間の電荷
の授受によりデータ書込み及び消去を行うメモリセルを
複数配列して構成された不揮発性半導体記憶装置におい
て、メモリセルを、第１導電型基板又は第２導電型基板
に形成された第１導電型ウェルに設け、かつ選択ブロッ
ク内の選択ゲートに高電位を印加するデータ読出し動作
時に、第１導電型基板又はウェルと共に非選択ブロック
内の制御ゲートに、選択ブロック内の制御ゲートに印加
する電位と逆極性の電位を印加することを特徴としてい
る。According to the present invention, there is provided a nonvolatile memory comprising a charge storage layer and a control gate stacked on a channel region, and a plurality of memory cells for writing and erasing data by transferring charges between the charge storage layer and the substrate. In a nonvolatile semiconductor memory device, a memory cell is provided in a first conductivity type well formed on a first conductivity type substrate or a second conductivity type substrate, and during a data read operation in which a high potential is applied to a selection gate in a selection block. In addition, a potential opposite in polarity to a potential applied to the control gate in the selected block is applied to the control gate in the non-selected block together with the first conductivity type substrate or well.

【００１８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。Here, preferred embodiments of the present invention include the following.

【００１９】(1) メモリセルの複数個が直列接続されて
ＮＡＮＤセルを構成し、ＮＡＮＤセルの複数個からブロ
ックが構成されること。(1) A plurality of memory cells are connected in series to form a NAND cell, and a block is formed from the plurality of NAND cells.

【００２０】(2) データ書込み動作時に、選択ブロック
内の一方の選択ゲートに高電位を印加すること。(2) Applying a high potential to one of the select gates in the selected block during a data write operation.

【００２１】(3) データ書込み動作時に、選択ブロック
内の一方の選択ゲートに高電位を印加し、他方の選択ゲ
ートに逆極性の電位を印加すること。(3) At the time of data write operation, a high potential is applied to one select gate in the selected block and a potential of the opposite polarity is applied to the other select gate.

【００２２】(4) 逆極性の電位を、非選択ブロック内の
一部若しくは全部の選択ゲートに印加すること。(4) Applying a potential of the opposite polarity to some or all of the selection gates in the non-selected block.

【００２３】(5) 逆極性の電位を、メモリセルのソース
線に印加すること。(5) Applying a potential of the opposite polarity to the source line of the memory cell.

【００２４】[0024]

【作用】本発明においては、書込み動作開始前に、第１
導電型基板又はウェル（ｐウェル）を負電圧に充電する
時に、同時に非選択ブロック内の制御ゲートを負電圧に
充電している。従って、非選択ブロック内の制御ゲート
と第１導電型基板又はウェル間の容量を負電圧充電の負
荷容量から除くことができ、負電圧充電の負荷容量を減
少させることができる。このことにより、パターン面積
をあまり増加せずに、書込み動作等の、メモリセルが形
成される第１導電型基板又はウェルを負の電圧に充電す
る動作を含む動作の所要時間を短くすることが可能とな
る。In the present invention, the first operation is performed before the start of the write operation.
When charging the conductivity type substrate or well (p-well) to a negative voltage, the control gate in the non-selected block is charged to the negative voltage at the same time. Therefore, the capacitance between the control gate and the first conductivity type substrate or well in the unselected block can be excluded from the load capacitance for negative voltage charging, and the load capacitance for negative voltage charging can be reduced. As a result, it is possible to shorten the time required for the operation including the operation of charging the first conductivity type substrate or the well where the memory cell is formed, to a negative voltage, such as a write operation, without increasing the pattern area much. It becomes possible.

【００２５】[0025]

【実施例】以下、本発明の実施例を図面を参照して説明
する。Embodiments of the present invention will be described below with reference to the drawings.

【００２６】図１は、本発明の第１の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図
である。メモリセルアレイ１に対して、データ書込み，
読出し，再書込み及びベリファイ読出しを行うためにビ
ット線制御回路２が設けられている。このビット線制御
回路２はデータ入出力バッファ６につながり、アドレス
バッファ４からのアドレス信号を受けるカラムデコーダ
３の出力を入力として受ける。また、メモリセルアレイ
１に対して制御ゲート及び選択ゲートを制御するために
ロウ・デコーダ５が設けられ、メモリセルアレイ１が形
成されるｐ基板（又はｐ型ウェル）の電位を制御するた
めの基板電位制御回路７が設けられている。FIG. 1 is a block diagram showing a first embodiment of the present invention.
FIG. 2 is a block diagram illustrating a schematic configuration of an AND cell type EEPROM. Write data to the memory cell array 1
A bit line control circuit 2 is provided for performing read, rewrite, and verify read. This bit line control circuit 2 is connected to a data input / output buffer 6 and receives as an input the output of a column decoder 3 that receives an address signal from an address buffer 4. A row decoder 5 is provided for controlling a control gate and a selection gate for the memory cell array 1, and a substrate potential for controlling a potential of a p substrate (or a p-type well) on which the memory cell array 1 is formed. A control circuit 7 is provided.

【００２７】ビット線制御回路２は主にＣＭＯＳフリッ
プフロップから成り、書き込むためのデータのラッチや
ビット線の電位を読むためのセンス動作、また書込み後
のベリファイ読出しのためのセンス動作、さらに再書込
みデータのラッチを行う。The bit line control circuit 2 is mainly composed of a CMOS flip-flop, and latches data for writing, senses the potential of a bit line, senses a verify read after writing, and rewrites. Latch data.

【００２８】図２（ａ）（ｂ）は、メモリセルアレイの
１つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）の矢視Ａ−Ａ′
及びＢ−Ｂ′断面図である。素子分離酸化膜１２で囲ま
れたｐ型シリコン基板（又はｐ型ウェル）１１に複数の
ＮＡＮＤセルからなるメモリセルアレイが形成されてい
る。FIGS. 2A and 2B are a plan view and an equivalent circuit diagram of one NAND cell part of the memory cell array.
FIGS. 3A and 3B are views taken along the line AA 'in FIG.
And BB 'sectional drawing. A memory cell array including a plurality of NAND cells is formed on a p-type silicon substrate (or p-type well) 11 surrounded by an element isolation oxide film 12.

【００２９】１つのＮＡＮＤセルに着目して説明すると
この実施例では、８個のメモリセルＭ1 〜Ｍ8 が直列接
続されて１つのＮＡＮＤセルを構成している。メモリセ
ルはそれぞれ、基板１１にゲート絶縁膜１３を介して浮
遊ゲート１４（１４₁ ，１４₂ ，…，１４₈ ）が形成さ
れ、この上に層間絶縁膜１５を介して制御ゲート１６
（１６₁ ，１６₂ ，…，１６₈ ）が形成されて、構成さ
れている。これらのメモリセルのソース・ドレインであ
るｎ型拡散層１９は隣接するもの同士共用する形で、メ
モリセルが直列接続されている。In this embodiment, eight memory cells M1 to M8 are connected in series to form one NAND cell. In each of the memory cells, a floating gate 14 (14 ₁ , 14 ₂ ,..., 14 ₈ ) is formed on a substrate 11 with a gate insulating film 13 interposed therebetween, and a control gate 16 with an interlayer insulating film 15 formed thereon.
(16 ₁ , 16 ₂ ,..., 16 ₈ ) are formed and configured. The memory cells are connected in series so that adjacent n-type diffusion layers 19, which are the source / drain of these memory cells, are commonly used.

【００３０】ＮＡＮＤセルのドレイン側，ソース側には
夫々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された選択ゲート１４₉ ，１６₉ 及び１４₁₀，１６₁₀
が設けられている。素子形成された基板上はＣＶＤ酸化
膜１７により覆われ、この上にビット線１８が配設され
ている。ビット線１８はＮＡＮＤセルの一端のドレイン
側拡散層１９にコンタクトさせている。行方向に並ぶＮ
ＡＮＤセルの制御ゲート１４は、共通に制御ゲート線Ｃ
Ｇ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。これ
ら制御ゲート線はワード線となる。選択ゲート１４₉ ，
１６₉ 及び１４₁₀，１６₁₀もそれぞれ行方向に連続的に
選択ゲート線ＳＧ１，ＳＧ２として配設されている。The drain side of the NAND cell, respectively to the source side, a floating gate, selected simultaneously formed with the control gate gate 14 ₉ of the memory cells, 16 ₉ and 14 _10, 16 ₁₀
Is provided. The substrate on which the elements are formed is covered with a CVD oxide film 17, on which a bit line 18 is provided. The bit line 18 is in contact with the drain-side diffusion layer 19 at one end of the NAND cell. N lined up in the row direction
The control gate 14 of the AND cell is commonly connected to the control gate line C
G1, CG2,..., CG8. These control gate lines become word lines. Select gate 14 ₉ ,
16 ₉ and 14 _10, 16 ₁₀ are also arranged in each row direction successively selected gate lines SG1, SG2.

【００３１】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。FIG. 4 shows an equivalent circuit of a memory cell array in which such NAND cells are arranged in a matrix.

【００３２】以下に、本実施例の動作を図５を用いて説
明する。図５は、書込み動作時のメモリセル内の各部分
の動作タイミングを示している。以下では、ＣＧ１〜８
のうちＣＧ１が選択された場合を例にとって説明を行う
ことにする。The operation of this embodiment will be described below with reference to FIG. FIG. 5 shows the operation timing of each part in the memory cell at the time of the write operation. Below, CG1-8
The description will be made by taking as an example the case where CG1 is selected.

【００３３】書込み動作に入るとまず、選択ブロック内
のＳＧ２、非選択ブロック内のＣＧ１〜８，ＳＧ１，Ｓ
Ｇ２及びｐウェル（メモリセルが構成されているｐ型基
板又はｐ型ウェル）、さらにはソース（メモリセルのソ
ース線であり、全てのＮＡＮＤセルで共通電位）のＶss
→Ｖ_N （Ｖ_N ＜０、例えば−１Ｖ）という充電動作が開
始する。また、選択ブロック内のＣＧ１〜８，ＳＧ１、
全てのビット線ＢＬがＶss→Ｖccとなる。At the start of the write operation, first, SG2 in the selected block, CG1-8, SG1, S1 in the non-selected block.
V2 of G2 and p-well (p-type substrate or p-type well in which memory cells are formed), and source (source line of memory cells, common potential for all NAND cells)
→ The charging operation of V _N (V _N <0, for example, −1 V) starts. Further, CG1 to CG8, SG1 in the selected block,
All the bit lines BL change from Vss to Vcc.

【００３４】次いで、全てのビット線がＶcc→ＶppM
（Ｖccより高い電圧、例えば１０Ｖ）となる。続いて、
選択ブロック内のＣＧ１〜８がＶcc→ＶppM となる。こ
のＶcc→ＶppM の充電動作中（或いは充電動作後）に、
ビット線のうち“１”データを書込むメモリセルに接続
されたものがＶppM →Ｖssとなる。このとき、後述する
ように本実施例では負電圧の負荷容量が従来よりも大幅
に小さいので、ｐウェルはもう既に負電圧Ｖ_N の充電を
完了しており、従来例のような充電完了までの待ち時間
（図１４中のＴｂ）が必要ない。Next, all the bit lines are changed from Vcc to VppM.
(Voltage higher than Vcc, for example, 10 V). continue,
CG1 to CG8 in the selected block change from Vcc to VppM. During (or after) the charging operation of Vcc → VppM,
The bit line connected to the memory cell to which "1" data is written becomes VppM → Vss. At this time, the load capacity of the negative voltage in the present embodiment as described below is much smaller than the conventional, p-well it has completed already charging of the negative voltage V _N, complete charging as in the prior art (Tb in FIG. 14) is not required.

【００３５】次いで、選択ブロック内のＣＧ１がＶppM
→Ｖpp（ＶppM より高い電圧、例えば２０Ｖ）となり、
メモリセルへのデータの書込みが始まる。この状態をし
ばらく保った後、選択ブロック内のＣＧ１がＶpp→Ｖs
s，ＣＧ２〜８及びＳＧ１がＶppM →Ｖssとなり、メモ
リセルへのデータの書込みが終わる。続いて、ビット線
のうちＶppM 電位にあるものがＶppM →Ｖssとなる。ま
た、Ｖ_N 電位にある部分がＶ_N →Ｖssとなり、書込み動
作が終了する。Next, CG1 in the selected block is set to VppM
→ Vpp (voltage higher than VppM, for example, 20 V)
Writing of data to the memory cell starts. After keeping this state for a while, CG1 in the selected block is changed from Vpp → Vs
s, CG2 to 8 and SG1 change from VppM to Vss, and the data writing to the memory cell ends. Subsequently, the bit line at VppM potential becomes VppM → Vss. Further, the portion at the potential V _N becomes V _N → Vss, and the write operation ends.

【００３６】図５において選択ブロック内のＣＧ１がＶ
ppにあるときの各ブロック内のＣＧ１〜８，ＳＧ１，Ｓ
Ｇ２の電圧を図６に示す。図５に示した動作方式を用い
ることにより、以下に説明する理由で、パターン面積を
あまり増大させないで図５中の☆の部分の所要時間、つ
まりｐウェルをＶss→Ｖ_N とする時間を大幅に短縮化で
き、電圧Ｖ_N の充電完了までの待ち時間（図１４中のＴ
ｂ）が必要なくなるため、書込み動作の高速化を実現す
ることができる。In FIG. 5, CG1 in the selected block is V
CG1-8, SG1, S1 in each block when at pp
FIG. 6 shows the voltage of G2. By using the operation method shown in FIG. 5, for reasons explained below, the time required for ☆ portion in FIG. 5 without so much increasing the pattern area, i.e. significantly the time for a p-well and Vss → V _N can shorten the, T in latency (Fig. 14 complete charging voltage V _N
Since b) becomes unnecessary, it is possible to realize a high-speed write operation.

【００３７】次に、図５中のＴｃの部分が短縮化できる
理由を説明する。ｐウェルを負の電圧Ｖ_N に充電する際
の負荷容量は、図３より分かるように、選択ブロック内
のＣＧ１〜８，ＳＧ１〜２とｐウェル間の容量、非選択
ブロック内のＣＧ１〜８、ＳＧ１〜２とｐウェル間の容
量、ビット線とｐウェル間の容量、ソース線とｐウェル
間の容量がある。また、メモリセルがｎ型基板に形成さ
れたｐ型ウェル内に集積形成されている場合には、ｎ型
基板とｐウェル間の容量も加わる。Next, the reason why the portion of Tc in FIG. 5 can be shortened will be described. Load capacity in charging the p-well to a negative voltage V _N, as can be seen from FIG. 3, the capacitance between CG1~8, SG1~2 a p-well in the selected block, CG1～8 in the unselected block , SG1-2 and the p-well, the capacitance between the bit line and the p-well, and the capacitance between the source line and the p-well. Further, when the memory cells are integrally formed in the p-type well formed on the n-type substrate, the capacitance between the n-type substrate and the p-well is also added.

【００３８】これらの容量の中で支配的なものはＣＧ１
〜８，ＳＧ１〜２とｐウェル間の容量であり、特に通常
の書込み動作では選択ブロックは１個、残りは非選択ブ
ロックなので（図６参照）、非選択ブロック内のＣＧ１
〜８，ＳＧ１〜２とｐウェル間の容量が支配的である。
とりわけ、メモリセルのデータが全て“１”である場合
には、メモリセルとｐ型ウェル若しくはｐ型基板の表面
が電荷蓄積状態（accumulation region ）にあるので、
非選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐウェル
間の容量が最大値をとり、従ってｐウェルの負荷容量は
最大となる。The dominant of these capacitances is CG1
-8, SG1 and SG2, and the capacitance between the p-well. Particularly, in a normal write operation, there is one selected block and the rest are unselected blocks (see FIG. 6).
-8, the capacitance between SG1-2 and the p-well is dominant.
In particular, when the data of the memory cell is all "1", the memory cell and the surface of the p-type well or the p-type substrate are in a charge accumulation state (accumulation region).
The capacitance between the CGs 1 to 8 and SGs 1 and 2 in the non-selected blocks and the p-well takes the maximum value, and therefore the load capacitance of the p-well becomes maximum.

【００３９】従来方式のように、非選択ブロック内のＣ
Ｇ１〜８，ＳＧ１〜２を書込み動作時にＶss電位に固定
すると、ｐウェルをＶss→Ｖ_N とする際に非選択ブロッ
ク内のＣＧ１〜８，ＳＧ１〜２とｐウェルの間の全ての
容量を充電せねばならず、負電圧Ｖ_N の負荷容量が大き
くなる。大容量を充電するには供給能力の高い負電圧発
生回路が必要となるが、負電圧発生回路の供給能力を高
めるためには大寸法のキャパシタ，トランジスタが必要
となり、パターン面積が大きくなるという問題がある。As in the conventional method, C in the non-selected block
G1～8, when fixed at the potential Vss during a write operation the SG1~2, CG1~8 unselected blocks the p-well in the Vss → V _N, the total capacity of between SG1～2 and p-well must take into charging, load capacity of the negative voltage V _N becomes larger. To charge a large capacity, a negative voltage generating circuit having a high supply capability is required. However, in order to increase the supply capability of the negative voltage generating circuit, large-sized capacitors and transistors are required, and the pattern area is increased. There is.

【００４０】本実施例では、書込み動作時に非選択ブロ
ック内のＣＧ１〜８，ＳＧ１〜２をｐウェルと同時にＶ
ss→Ｖ_N とするため、前に述べた支配的な容量である非
選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐウェル間
の容量を充電する必要がなくなり、負電圧Ｖ_N の負荷容
量を小さくすることができる。また、本方式を用いる
と、図１中のロウデコーダを介して負電圧を転送するた
め、ロウデコーダの形成されるｐウェルを負電圧とせね
ばならないが、ロウデコーダのｐウェルの容量はｐウェ
ルに比べると十分に小さく、また本方式を用いることに
よる周辺回路の増大も従来方式による増大に比べると、
格段に少ない。従って本実施例によれば、比較的に供給
能力の小さい負電圧発生回路を用いても、つまりパター
ン面積を小さく押えたまま書込みの大幅な高速化を実現
できる。In this embodiment, during the write operation, CG1 to CG8 and SG1 to SG2 in the non-selected block are set to
Since ss → V _N , there is no need to charge the capacitance between the CGs 1 to 8 and SGs 1 and 2 in the non-selected block and the p-well, which is the dominant capacitance described above, and the load capacitance of the negative voltage V _N Can be reduced. When this method is used, a negative voltage is transferred through the row decoder in FIG. 1, so that the p-well in which the row decoder is formed must have a negative voltage. It is sufficiently small compared to, and the increase in peripheral circuits by using this method is also
Significantly less. Therefore, according to the present embodiment, even if a negative voltage generating circuit having a relatively small supply capability is used, that is, it is possible to realize a drastic increase in writing speed while keeping the pattern area small.

【００４１】また本実施例では、選択ブロック内のＳＧ
２やソースもｐウェルと同じようにＶss→Ｖ_N としてい
るので、選択ブロック内のＳＧ２やソースとｐウェルの
間の容量もＶ_N の負荷容量に加わらないようになる。こ
のため、ソースや選択ブロック内のＳＧ２をＶssに固定
する場合に比べて、負電圧Ｖ_N の負荷容量をさらに小さ
くできる利点がある。In this embodiment, SG in the selected block
Since even 2 or sources are the same as Vss → V _N and p-well, even so not applied to the load capacitance of V _N capacitance between SG2 and source and p-well in the selected block. Therefore, as compared with the case of fixing the SG2 in the source and the selected block to Vss, it can be advantageously further reduced load capacity of the negative voltage V _N.

【００４２】図７は、本発明の第２の実施例を説明する
ためのタイミング図である。装置構成及び基本的な動作
は第１の実施例と同様であるが、この実施例ではデータ
書込み動作時におけるソース線の電位を一定としてい
る。FIG. 7 is a timing chart for explaining the second embodiment of the present invention. Although the device configuration and the basic operation are the same as those of the first embodiment, in this embodiment, the potential of the source line during the data write operation is kept constant.

【００４３】この場合、書込み動作中にＶss→Ｖ_N →Ｖ
ssとなる部分を減少させるためｐウェルの負荷容量が増
えるが、それでもｐウェルの負荷容量に加わるのはソー
スとｐウェル間の容量のみであり、これはｐウェルの負
荷容量の従来方式における支配的な部分ではないので、
ｐウェルの負荷容量は従来方式に比べて大幅に小さくす
ることができる。また、周辺回路中のソース線電位制御
回路において負電位を扱う必要がなくなるため、ソース
線電位制御回路ない荷おいて負電圧切換え回路等の余分
な回路が不要となり、周辺回路のパターン面積を小さく
できる利点がある。In this case, during the write operation, Vss → V _N → V
Although the load capacity of the p-well is increased to reduce the ss portion, only the capacity between the source and the p-well is added to the load capacity of the p-well. Is not a typical part,
The load capacity of the p-well can be significantly reduced as compared with the conventional method. In addition, since it is not necessary to treat a negative potential in the source line potential control circuit in the peripheral circuit, an extra circuit such as a negative voltage switching circuit is unnecessary when the source line potential control circuit is not provided, and the pattern area of the peripheral circuit is reduced. There are advantages that can be done.

【００４４】図８は、本発明の第３の実施例を説明する
ためのタイミング図である。装置構成及び基本的な動作
は第１の実施例と同様であるが、この実施例ではデータ
書込み動作時におけるソース線の電位と、選択ブロック
の選択ゲートＳＧ２の電位を一定としている。FIG. 8 is a timing chart for explaining the third embodiment of the present invention. Although the device configuration and the basic operation are the same as those of the first embodiment, in this embodiment, the potential of the source line and the potential of the selection gate SG2 of the selected block during the data writing operation are fixed.

【００４５】この場合、第２の実施例と同様に、書込み
動作中にＶss→Ｖ_N →Ｖssとなる部分を減少させるため
ｐウェルの負荷容量が増えるが、それでもｐウェルの負
荷容量に加わるのはソースとｐウェル間の容量及び選択
ブロック内のＳＧ２の２つの容量のみであり、これらは
ｐウェルの負荷容量の従来方式における支配的な部分で
はないので、ｐウェルの負荷容量は従来方式に比べて大
幅に小さくすることができる。また、第２の実施例と同
様に、周辺回路中のソース線電位制御回路及びＳＧ２電
位制御回路において負電位を扱う必要がなくなるため、
ソース線・ＳＧ２電位制御回路中において負電圧切換え
回路等の余分な回路が不要となり、周辺回路の面積を小
さくできる利点がある。[0045] In this case, as in the second embodiment, the load capacitance of the p-well to reduce the portion serving as during a write operation Vss → V _N → Vss increases still join the load capacity of the p-well Is the capacitance between the source and the p-well and the two capacitances SG2 in the selected block, which are not the dominant parts of the load capacitance of the p-well in the conventional method. It can be greatly reduced in comparison. Further, similarly to the second embodiment, there is no need to treat a negative potential in the source line potential control circuit and the SG2 potential control circuit in the peripheral circuit.
An extra circuit such as a negative voltage switching circuit is not required in the source line / SG2 potential control circuit, and there is an advantage that the area of the peripheral circuit can be reduced.

【００４６】図９は、本発明の第４の実施例を説明する
ためのタイミング図である。この実施例は、第２，第３
の実施例で説明したソース線，選択ブロックの選択ゲー
トＳＧ２に加えて、非選択ブロックの選択ゲートＳＧ２
の電位もデータ書込み動作時に一定としたものである。FIG. 9 is a timing chart for explaining the fourth embodiment of the present invention. In this embodiment, the second and third
In addition to the source line and the selection gate SG2 of the selected block described in the embodiment, the selection gate SG2 of the non-selected block
Is constant during the data write operation.

【００４７】この実施例の場合、非選択ブロック内のＳ
Ｇ２の部分とｐウェルの間の容量がｐウェルの負荷容量
に加わるが、非選択ブロック内にはＣＧ１〜８，ＳＧ１
〜２の１０本の配線があり、このうちの１本とｐウェル
間の容量がｐウェルの負荷容量として加わっても従来方
式に比べると、ｐウェルの負荷容量が１／１０程度で済
むため、従来方式に比べて書込み動作の大幅な高速化が
可能である。また、第２，第３の実施例と同様に、周辺
回路において負電圧を扱う部分が減るため、一部の負電
圧切換え回路等の余分な回路が不要となり、周辺回路の
面積を小さくできる利点がある。In the case of this embodiment, S in the non-selected block
The capacitance between the portion of G2 and the p-well adds to the load capacitance of the p-well, but CG1-8, SG1
Since there are 10 wirings of ~ 2, even if the capacitance between one of them and the p-well is added as the load capacitance of the p-well, the load capacitance of the p-well can be reduced to about 1/10 as compared with the conventional method. In addition, the writing operation can be significantly speeded up as compared with the conventional method. Further, similar to the second and third embodiments, the number of parts for handling the negative voltage in the peripheral circuit is reduced, so that an extra circuit such as a partial negative voltage switching circuit is not required, and the area of the peripheral circuit can be reduced. There is.

【００４８】また、図５，図７，図９のように選択ブロ
ック内と非選択ブロック内でＳＧ２の電位が同じ場合に
は、全てのＮＡＮＤセル内のＳＧ２の電位が同一なの
で、ＳＧ２の電位をデコード（選択ブロック内と非選択
ブロック内で電圧を異なるように切り換える）する必要
がなく、ロウデコーダ部分のパターン面積を小さくする
ことができる。When the potential of SG2 is the same in the selected block and the non-selected block as shown in FIGS. 5, 7, and 9, the potential of SG2 in all NAND cells is the same. Need not be decoded (the voltage is switched differently between the selected block and the non-selected block), and the pattern area of the row decoder portion can be reduced.

【００４９】なお、前記実施例中ではＣＧ１〜８のうち
ＣＧ１が選択された場合を例にとって説明を行ったが、
ＣＧ１の代わりにＣＧ２〜８のいずれかが選択された場
合にも、ＣＧ２〜８のうちの選択されたもののタイミン
グを前記実施例中のＣＧ１と入れかえてやれば同様に書
込み動作が行える。さらに、前記実施例中ではＮＡＮＤ
セル中の選択ゲートＳＧ１とＳＧ２の間のメモリセルの
数が８個の場合の動作の説明を行ったが、ＳＧ１とＳＧ
２の間のメモリセル数が４，１６，３２個等のように異
なる場合においても同様の動作が可能である。In the above embodiment, the case where CG1 is selected from CG1 to CG8 has been described as an example.
Even when any of CG2 to CG8 is selected instead of CG1, the write operation can be performed in the same manner if the timing of the selected one of CG2 to CG8 is replaced with CG1 in the above embodiment. Further, in the above embodiment, the NAND
The operation when the number of memory cells between the select gates SG1 and SG2 in the cell is eight has been described.
The same operation can be performed even when the number of memory cells between the two is different, such as 4, 16, 32 or the like.

【００５０】また、前記実施例中では、書込み動作にお
いてｐウェルを負電圧に充電する場合に負電圧の負荷容
量を小さくする方法について述べたが、本発明は書込み
動作に限られるものではなく他の動作、例えば読出し動
作等においてｐウェルを負電圧に充電する場合において
も有効である。以下、読出し動作に適用した実施例をつ
いて説明する。Further, in the above-described embodiment, the method of reducing the load capacitance of the negative voltage when the p-well is charged to the negative voltage in the write operation has been described. However, the present invention is not limited to the write operation. , For example, when the p-well is charged to a negative voltage in a read operation or the like. Hereinafter, an embodiment applied to a read operation will be described.

【００５１】図１０は本発明の第５の実施例を説明する
ためのタイミング図、図１１は同実施例における各ブロ
ック内のゲートに印加される電圧を示す図である。本実
施例は、データ読出し動作時に選択ブロック内のＣＧ全
てに０Ｖを印加する場合であり、ｐウェルに負電圧を印
加、つまりメモリセルにバックバイアスを印加した状態
でＮＡＮＤ内のメモリセルのしきい値電圧が全て負にな
っているかどうかを調べる動作であり、消去動作後にメ
モリセルのしきい値電圧を検証する際に有効な動作であ
る。FIG. 10 is a timing chart for explaining the fifth embodiment of the present invention, and FIG. 11 is a diagram showing voltages applied to the gates in each block in the fifth embodiment. This embodiment is a case where 0 V is applied to all CGs in the selected block at the time of data read operation, and a negative voltage is applied to the p-well, that is, a state in which a back bias is applied to the memory cell, and a voltage is applied to the memory cell in the NAND. This is an operation for checking whether or not all threshold voltages are negative, and is an effective operation when verifying the threshold voltage of a memory cell after an erase operation.

【００５２】非選択ブロック内のＣＧ，ＳＧをｐウェル
と同じ負電圧にすることにより、書込み動作の場合と同
様に負電圧の負荷容量を低下させることができる。ま
た、読出し動作において、図１０中のＲの部分のＣＧ
（ＣＧ１〜８）を０Ｖの代わりに負電圧とする場合にお
いても本発明が有効であることは言うまでもない。By setting CG and SG in the unselected block to the same negative voltage as the p-well, the load capacitance of the negative voltage can be reduced as in the case of the write operation. Also, in the read operation, the CG of the R portion in FIG.
It goes without saying that the present invention is also effective when (CG1-8) is set to a negative voltage instead of 0V.

【００５３】図１２は本発明の第６の実施例を説明する
ためのタイミング図、図１３は同実施例における各ブロ
ック内のゲートに印加される電圧を示す図である。本実
施例は、読出し動作時に選択ブロック内のＣＧのうち選
択された１本のみに０Ｖを印加する場合であり、ｐウェ
ルに負電圧を印加、つまりメモリセルにバックバイアス
を印加した状態で選択されたメモリセルのしきい値電圧
が負になっているかどうかを調べる動作であり、選択さ
れたメモリセルのしきい値電圧を調べるのに有効であ
る。FIG. 12 is a timing chart for explaining the sixth embodiment of the present invention, and FIG. 13 is a diagram showing voltages applied to gates in each block in the sixth embodiment. This embodiment is a case where 0 V is applied to only one selected CG in the selected block at the time of a read operation, and is selected in a state where a negative voltage is applied to the p-well, that is, a back bias is applied to the memory cell. This is an operation for checking whether the threshold voltage of the selected memory cell is negative, and is effective for checking the threshold voltage of the selected memory cell.

【００５４】この実施例においても、非選択ブロック内
のＣＧ，ＳＧをｐウェルと同じ負電圧にすることによ
り、書込み動作の場合と同様に負電圧の負荷容量を低下
させることができる。また、読出し動作において、図１
２中のＲの部分のＣＧ（ＣＧ１のみ）を０Ｖの代わりに
負電圧とする場合においても本発明が有効であることは
言うまでもない。Also in this embodiment, by setting CG and SG in the unselected block to the same negative voltage as the p-well, the load capacity of the negative voltage can be reduced as in the case of the write operation. In the read operation, FIG.
Needless to say, the present invention is also effective when the CG (only CG1) of the R portion in 2 is set to a negative voltage instead of 0V.

【００５５】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ＮＡＮＤセル型ＥＥＰ
ＲＯＭに適用した場合についてのみ説明したが、本発明
はＮＡＮＤセル型ＥＥＰＲＯＭに限られるものではな
く、他の構造のメモリにおいても有効である。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施す
ることができる。The present invention is not limited to the above embodiments. In the embodiment, the NAND cell type EEP
Although only the case where the present invention is applied to a ROM has been described, the present invention is not limited to the NAND cell type EEPROM, but is also effective for memories having other structures. Others
Various modifications can be made without departing from the scope of the present invention.

【００５６】[0056]

【発明の効果】以上述べたように本発明によれば、書込
み動作等でメモリセルが形成されるｐ型基板、若しくは
ｐ型ウェルに負の電圧を充電する際に、負電圧の負荷容
量を小さくすることができる。従って、パターン面積を
あまり増加させずに、メモリセルが形成されるｐ型基板
若しくはｐ型ウェルを負の電圧に充電する動作を含む書
込み動作等の動作の高速化を実現したＥＥＰＲＯＭを得
ることができる。As described above, according to the present invention, when a negative voltage is charged to a p-type substrate or a p-type well on which a memory cell is formed by a write operation or the like, the load capacitance of the negative voltage is reduced. Can be smaller. Therefore, it is possible to obtain an EEPROM that realizes a high-speed operation such as a write operation including an operation of charging a p-type substrate or a p-type well on which a memory cell is formed to a negative voltage without increasing the pattern area much. it can.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの構成を示すブロック図。FIG. 1 is a NAND cell type EEPROM according to a first embodiment;
FIG. 2 is a block diagram illustrating a configuration of an OM.

【図２】第１の実施例におけるＮＡＮＤセル構成を示す
平面図と等価回路図。FIG. 2 is a plan view and an equivalent circuit diagram showing a NAND cell configuration in the first embodiment.

【図３】図２（ａ）の矢視Ａ−Ａ′及びＢ−Ｂ′断面
図。FIG. 3 is a sectional view taken along arrows AA ′ and BB ′ in FIG.

【図４】第１の実施例におけるメモリセルアレイの等価
回路図。FIG. 4 is an equivalent circuit diagram of the memory cell array in the first embodiment.

【図５】第１の実施例の動作を説明するためのタイミン
グ図。FIG. 5 is a timing chart for explaining the operation of the first embodiment.

【図６】第１の実施例において各ブロック内のゲートに
印加される電圧を示す図。FIG. 6 is a diagram showing a voltage applied to a gate in each block in the first embodiment.

【図７】第２の実施例の動作を説明するためのタイミン
グ図。FIG. 7 is a timing chart for explaining the operation of the second embodiment.

【図８】第３の実施例の動作を説明するためのタイミン
グ図。FIG. 8 is a timing chart for explaining the operation of the third embodiment.

【図９】第４の実施例の動作を説明するためのタイミン
グ図。FIG. 9 is a timing chart for explaining the operation of the fourth embodiment.

【図１０】第５の実施例の動作を説明するためのタイミ
ング図。FIG. 10 is a timing chart for explaining the operation of the fifth embodiment.

【図１１】第５の実施例において各ブロック内のゲート
に印加される電圧を示す図。FIG. 11 is a diagram showing a voltage applied to a gate in each block in the fifth embodiment.

【図１２】第６の実施例の動作を説明するためのタイミ
ング図。FIG. 12 is a timing chart for explaining the operation of the sixth embodiment.

【図１３】第６の実施例において各ブロック内のゲート
に印加される電圧を示す図。FIG. 13 is a diagram showing a voltage applied to a gate in each block in the sixth embodiment.

【図１４】従来のＥＥＰＲＯＭの動作を説明するための
タイミング図。FIG. 14 is a timing chart for explaining the operation of a conventional EEPROM.

【図１５】従来例において各ブロック内のゲートに印加
される電圧を示す図。FIG. 15 is a diagram showing a voltage applied to a gate in each block in a conventional example.

【符号の説明】[Explanation of symbols]

１…メモリセルアレイ ２…ビット線制御回路 ３…カラムデコーダ ４…アドレスバッファ ５…ロウデコーダ ６…データ入出力バッファ ７…基板バッファ回路 １４…浮遊ゲート（電荷蓄積層） １６…制御ゲート １８…ビット線 ２０…ＮＡＮＤセルブロック。 REFERENCE SIGNS LIST 1 memory cell array 2 bit line control circuit 3 column decoder 4 address buffer 5 row decoder 6 data input / output buffer 7 substrate buffer circuit 14 floating gate (charge storage layer) 16 control gate 18 bit line 20 ... NAND cell block.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平４−276389（ＪＰ，Ａ) 特開 平３−88199（ＪＰ，Ａ) 特開 昭62−26697（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 G11C 16/02 H01L 27/115 H01L 29/788 H01L 29/792 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Masaki Mochitomi 1 Toshiba-cho, Komukai, Kawasaki-shi, Kanagawa Prefecture Inside the Toshiba R & D Center (72) Inventor Hideko Ohira Toshiba, Komukai-shi, Kawasaki-shi, Kanagawa No. 1, Toshiba Research and Development Center Co., Ltd. (56) References JP-A-4-276389 (JP, A) JP-A-3-88199 (JP, A) JP-A-62-26697 (JP, A) (58) ) Surveyed field (Int.Cl. ⁷ , DB name) H01L 21/8247 G11C 16/02 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】チャネル領域上に電荷蓄積層と制御ゲート
が積層され、電荷蓄積層と基板間の電荷の授受によりデ
ータ書込み及び消去を行うメモリセルを複数配列して構
成された不揮発性半導体記憶装置において、 前記メモリセルは、第１導電型基板又は第２導電型基板
に形成された第１導電型ウェルに設けられ、選択ブロッ
ク内の制御ゲートに選択的に高電位を印加するデータ書
込み動作時に、前記第１導電型基板又はウェルと共に非
選択ブロック内の制御ゲートに、前記選択ブロック内の
制御ゲートに印加する電位と逆極性の電位を印加するよ
うにしたことを特徴とする不揮発性半導体記憶装置。A nonvolatile semiconductor memory in which a charge storage layer and a control gate are stacked on a channel region, and a plurality of memory cells for writing and erasing data by transferring charges between the charge storage layer and the substrate are arranged. In the device, the memory cell is provided in a first conductivity type well formed on a first conductivity type substrate or a second conductivity type substrate, and a data write operation for selectively applying a high potential to a control gate in a selected block. A non-volatile semiconductor, wherein a potential having a polarity opposite to a potential applied to the control gate in the selected block is applied to the control gate in the non-selected block together with the first conductivity type substrate or well. Storage device. 【請求項２】チャネル領域上に電荷蓄積層と制御ゲート
が積層され、電荷蓄積層と基板間の電荷の授受によりデ
ータ書込み及び消去を行うメモリセルを複数配列して構
成された不揮発性半導体記憶装置において、 前記メモリセルは、第１導電型基板又は第２導電型基板
に形成された第１導電型ウェルに設けられ、選択ブロッ
ク内の選択ゲートに高電位を印加するデータ読出し動作
時に、前記第１導電型基板又はウェルと共に非選択ブロ
ック内の制御ゲートに、前記選択ブロック内の制御ゲー
トに印加する電位と逆極性の電位を印加するようにした
ことを特徴とする不揮発性半導体記憶装置。2. A nonvolatile semiconductor memory in which a charge storage layer and a control gate are stacked on a channel region, and a plurality of memory cells for writing and erasing data by transferring charges between the charge storage layer and the substrate are arranged. In the device, the memory cell is provided in a first conductivity type well formed on a first conductivity type substrate or a second conductivity type substrate, and performs a data read operation for applying a high potential to a selection gate in a selection block. A nonvolatile semiconductor memory device wherein a potential having a polarity opposite to a potential applied to a control gate in a selected block is applied to a control gate in a non-selected block together with a first conductivity type substrate or well.