JP3196746B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は通電電流の増大を抑
制する機能を有する半導体装置に関する。 【０００２】 【従来の技術】従来、ＭＯＳＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor）として、図３に
示すようなプレーナ型のＭＯＳＦＥＴや、特開昭６２−
１２１６７号公報に開示されたような溝部を有するＭＯ
ＳＦＥＴがある。 【０００３】両者の内、図３を用いて説明すると、ＭＯ
ＳＦＥＴの構造は不純物濃度が高濃度であるＮ+ 型シリ
コン基体１ｂの上面に、不純物濃度が低濃度であるＮ-
型シリコン基体１ａを積層し、Ｎ+ 型シリコン基体１ｂ
裏面にドレイン電極を接続している。そしてＮ- 型シリ
コン基体１ａ中の所定領域に所定間隔でＰ型領域２（ベ
ース領域）が形成され、このＰ型領域２内に不純物濃度
が比較的高濃度であるＮ+ 型領域３（ソース領域）が形
成されている。Ｎ+ 型領域３の形成されないＰ型領域２
表面付近の一部をチャネル部４として、少なくともその
上にＳｉＯ2 等からなる絶縁膜５を介して多結晶シリコ
ン等からなるゲート電極６が形成される。ゲート電極６
を絶縁膜１１で覆い、さらにその全体を層間絶縁膜９で
覆う。そして、Ｎ+ 型領域３及びＰ型領域２に接続する
アルミニウム膜等からなるソース電極７が形成されてい
る。一般的に、図３に示されたＭＯＳＦＥＴが数百〜数
千個並列接続されて、大電流のスイッチングをしてい
る。 【０００４】上記のようなＭＯＳＦＥＴにおいて、通電
電流（ＭＯＳＦＥＴのソース電極とドレイン電極との間
を流れる電流）を検出する手段として、特開昭６０−９
４７７２号公報に示されたように、複数のＭＯＳＦＥＴ
のうちの一部を分離して電流検出部とし、その電流検出
部に流れる電流を検出することで、複数のＭＯＳＦＥＴ
のうちの他部のＭＯＳＦＥＴ（以下、主電流部という）
に流れる電流を検出する手段が知られている。これは、
ソース領域及びベース領域に接続するソース電極の一部
を分離し、分離されたソース電極とドレイン電極との間
に流れる電流を検出するものである。 【０００５】そして、上記半導体装置の用途として、電
流検出部で検出された電流に基づき、主電流部の通電電
流が異常上昇することを抑制する構成が考えられる。 【０００６】一方、特開昭６０−９４７７２号公報のよ
うに複数のＭＯＳＦＥＴのうちの一部を分離して電流検
出部とし、その電流検出部の電位を検出することで、主
電流部に流れる電流を検出する手段も考えられ、その場
合にも、電流検出部で検出された電位に基づき、主電流
部の通電電流が異常上昇することを抑制する構成が考え
られる。 【０００７】 【発明が解決しようとする課題】しかしながら、特開昭
６０−９４７７２号公報に示されたＭＯＳＦＥＴにおい
ては、電流検出部を構成するソース電極だけでなくベー
ス領域も、主電流部を構成するベース領域と分離される
ことになる。ここで、電流検出部に接続される電流検出
回路と、主電流部に接続される外部回路（例えば、モー
タ等）とは独立に作動しているため、それらの各電位が
変動する可能性がある。そして各電位の変動により、電
流検出部のソース電極と主電流部のソース電極との電位
差が変動する。このソース電極間の変動に伴い、結果と
して電流検出部のベース領域と主電流部のベース領域の
電位差も変動することになる。この場合、電流検出部の
ゲート電極・ベース領域の電位差と、主電流部のゲート
電極・ベース領域の電位差との関係が変動する。ゲート
電極・ベース領域の電位差の変動は、チャネルの形成を
変動させるため、そのチャネルでの抵抗、すなわちオン
抵抗を変動させる。従って、電流検出部のチャネルでの
オン抵抗と主電流部のチャネルでのオン抵抗の関係も変
動する。この各オン抵抗の変動により、電流検出部で検
出される主電流部電流の検出精度が低下する。この結
果、例えば、電流検出部で検出された電流に基づいて主
電流部の通電電流が異常上昇することを抑制する構成を
採った場合、その通電電流の異常上昇が精度良く検出で
きないという問題がある。 【０００８】一方、電流検出部の電位を検出することで
主電流部に流れる電流を検出するものにおいても、電流
検出部のベース領域と主電流部のベース領域の電位差の
変動により、電流検出部での検出電位の精度が低下し、
結果、電流検出部で検出される主電流部電流の検出精度
が低下するという問題がある。この結果、同様に、電流
検出部で検出された電位に基づいて主電流部の通電電流
が異常上昇することを抑制する構成を採った場合、その
通電電流の異常上昇が精度良く検出できないという問題
がある。 【０００９】本願は上記問題に鑑みてなされたもので、
その目的は、複数のＭＯＳＦＥＴのうちの一部を分離し
て電流検出部とし、その電流検出部からの電気信号を検
出することで主電流部の通電電流の異常上昇を抑制可能
な半導体装置において、その通電電流の異常上昇を精度
良く検出できる半導体装置を得ることである。 【００１０】 【課題を解決するための手段】上記の目的を達成する為
に構成された特許請求の範囲第１項記載の発明は、ドレ
インに接続された基板（１ａ、１ｂ）に形成され、該基
板の表面側にゲート（６ａ）、チャネルを形成する第１
のベース領域（２）、及び該第１のベース領域に形成さ
れたソース（３）を有する第１のＭＯＳＦＥＴ素子と、
前記基板の表面側にゲート（６ａ）、チャネルを形成す
る第２のベース領域（１３）、該第２のベース領域に形
成されたソース（１０）、及び該ソースに接続された信
号取り出し電極（８ａ）を有し、前記第１のＭＯＳＦＥ
Ｔ素子に流れる通電電流に応じた電気信号を前記信号取
り出し電極から取り出し可能な第２のＭＯＳＦＥＴ素子
と、前記信号取り出し電極に接続され、前記通電電流が
所定値より大きい旨の電気信号が検出されると、前記第
１のＭＯＳＦＥＴ素子の前記ゲートに印加されるゲート
電圧を小さくして、前記通電電流の増大を抑制する抑制
回路（２２２、２２３、２２４）とを備え、更に前記第
１のベース領域（２）の電位に対する前記第２のベース
領域（１３）の電位を固定する電位設定手段（７ａ、１
５）を備えることを特徴としている。 【００１１】特許請求の範囲第１項記載の本発明によれ
ば、主電流部としての第１のＭＯＳＦＥＴ素子における
第１のベース領域（２）の電位に対する、電流検出部と
しての第２のＭＯＳＦＥＴ素子における第２のベース領
域（１３）の電位を固定する電位設定手段（７ａ、１
５）を備えているため、第１のベース領域と第２のベー
ス領域間での電位差の変動をなくすことができる。この
結果、通電電流が所定値より大きい旨の電気信号を精度
良く検出することができ、主電流部としての第１のＭＯ
ＳＦＥＴ素子の通電電流の増大を精度良く抑制できる。 【００１２】特許請求の範囲第２項記載の発明によれ
ば、抑制回路は、前記信号取り出し電極（Ｐ）と前記第
１のＭＯＳＦＥＴ素子の前記ソース（Ｓ）との間に接続
された抵抗手段（２２４）を備え、該抵抗手段の両端の
電位差が所定値（Ｖｒｅｆ）よりも大きい場合、前記通
電電流が所定値より大きいと判断して前記第１のＭＯＳ
ＦＥＴ素子の前記ゲートに印加されるゲート電圧を小さ
くすることを特徴としている。これにより、通電電流の
増大を更に精度良く抑制できる。 【００１３】 【００１４】 【００１５】 【実施例】以下、本発明を図面に示す参考例及び実施例
により詳細に説明する。 【００１６】図１、図２、図７、図８において本発明の
参考例を示し、図４ないし図６、図９ないし図１２にお
いて本発明の実施例を示す。 【００１７】（参考例）図１に本発明を縦型のＭＯＳＦ
ＥＴに採用した参考例の断面図を示す。図において、図
３に示したＭＯＳＦＥＴと同一構成部分には同一符号を
付してその説明は省略する。そうでない符号において、
１０はＮ- 型シリコン基体１ａの不純物濃度より高濃度
の不純物濃度を有し、Ｐ型領域２間のＮ- 型シリコン基
板１ａ内、又は、素子周辺部のＮ- 型シリコン基板１ａ
内（図は前者）に所定の拡散深さで拡散されるプローブ
領域である。そして、このプローブ領域１０と電気接続
してアルミニウム膜等から成るプローブ電極８が形成さ
れている。 【００１８】従って、この両者が形成されている為に主
表面上の構成が図３とは異なっており、ゲート電極６ａ
は少なくともチャネル部４の上でプローブ領域１０の上
にかからない部分に絶縁膜５ａを介して形成されてお
り、絶縁膜１１ａ及び層間絶縁膜９ａもその部分のみを
覆っている。そして、ソース電極７ａはプローブ電極８
と電気的に絶縁されるように形成されている。尚、プロ
ーブ領域１０が形成されていなくても、プローブ電極８
が形成されておれば効果のあるものであるが、プローブ
領域１０を形成する事によってプローブ電極８の接触性
が向上する。 【００１９】次に、上記構成のＭＯＳＦＥＴによりドレ
イン電流を検出する様子を図４及び図５を用いて説明す
る。図４に上記のＭＯＳＦＥＴを用いた電気回路図を示
す。図において、５９は本参考例のＭＯＳＦＥＴを示す
シンボルであり、ドレインＤ、ゲートＧ、ソースＳに新
たにプローブＰを追加した４端子となっており、このプ
ローブＰは前記プローブ電極８を意味する。 【００２０】次に、図４における電気回路の作動を図５
に示す波形図により説明する。時刻ｔ0 においてスイッ
チ５１がＯＦＦ→ＯＮに変化すると、図５(1)に示すゲ
ート印加電圧ＶG は０→Ｖ10に変化する。ここで、Ｖ10
はＭＯＳＦＥＴ５９をＯＮさせるのに充分高く設定され
た電圧であり、時刻ｔ0 においてＭＯＳＦＥＴ５９はＯ
ＦＦ→ＯＮに変化する。図５(2)に示すドレイン電流Ｉ
D は時刻ｔ0 以降、時間の経過とともに０から単調増加
する。本実施例において、ＭＯＳＦＥＴ５９はＮチャネ
ル型であるから、該ドレイン電流ＩD のキャリアは電子
であり、電子はソース端子Ｓからドレイン端子Ｄの方向
に流れる。 【００２１】この電子の流れに注目すると、図１におい
て、Ｎ+ 型領域３からチャネル部４に流入した電子はプ
ローブ領域１０の近傍を通過してＮ- 型シリコン基体１
ａ、Ｎ+ シリコン基体１ｂを通りドレインＤに達する。
ここで、チャネル部４を電子が通過する時に生じる電圧
降下がプローブ領域１０とＮ+ 型領域３の電位差ＶPSと
して現われる。すなわち、チャネル抵抗Ｒch、ドレイン
電流ＩD を用いてプローブ・ソース間電圧ＶPSは次式で
表される。 【００２２】 【数１】ＶPS＝ＩD ×Ｒch チャネル抵抗Ｒchは一定なので、数１式よりＶPSはＩD
に比例し、図５(2)，(4)に示すように、ＭＯＳＦＥＴ５
９のオン（例えば、ｔ0 〜ｔ1 ）の期間はＶPSとＩD の
波形は相似形になる。従って、プローブ・ソース間電圧
ＶPSを計測すれば数１式を用いてドレイン電流ＩD を検
知することができる。 【００２３】時刻ｔ1 においてスイッチ５１がＯＮ→Ｏ
ＦＦに変化すると、図５(1)に示すゲート印加電圧ＶG
はＶ10→０に変化する。本実施例ではＭＯＳＦＥＴ５９
はエンハンスメント型に設定されており、ＶG ＝０の時
はＯＦＦするため、時刻ｔ1においてＭＯＳＦＥＴ５９
はＯＮ→ＯＦＦに変化する。この結果、図５(2)に示す
ドレイン電流ＩD は時刻ｔ1 において最大値Ｉ10をとっ
た後、０まで急激減少する。 【００２４】またこの時、図５(3)に示すドレイン・ソ
ース間電圧ＶDSはＶ20から急上昇し、フライバックパル
スＶP が発生した後、直流電源５５の電圧Ｖ21まで低下
して安定する。すなわち、時刻ｔ1 以降はドレイン・ソ
ース間電圧ＶDSは高い電圧値になっているが、この時図
１に示すように、Ｎ- 型シリコン基体１ａとＰ型領域２
との間のＰＮ接合に生じる空乏層１２がＮ- 型シリコン
基体１ａ内に主に広がっており、この空乏層１２により
プローブ領域１０が周囲から電気的に絶縁される。 【００２５】従って、例えばｔ1 〜ｔ2 の期間は図５
(4)に示すプローブ・ソース間電圧ＶP Sは０になる。こ
こで、空乏層１２がプローブ領域１０を完全に覆う事が
できるように、Ｎ- 型シリコン基体１ａの不純物は十分
低濃度にした方がよく、又、他の配慮として、Ｐ型領域
２の間隔を狭くしてもよい。 【００２６】以上説明した如く、参考例によれば、プロ
ーブ・ソース間電圧ＶPSは忠実にドレイン電流ＩD に比
例した電圧になり、ドレイン電流ＩD が０の時はドレイ
ン・ソース間電圧ＶDSが０でない時でも空乏層１２の絶
縁効果によりプローブ・ソース間電圧ＶPSが０になり、
正確なドレイン電流ＩD の検出ができるという効果があ
る。 【００２７】（第１実施例）次に、本発明の第１実施例
の断面図を図６に示す。 【００２８】本実施例は、複数のＭＯＳＦＥＴのうちの
一部を分離して電流検出部とし、その電流検出部からの
電気信号を検出することで主電流部に流れる電流を検出
するものであり、電気信号として電位信号を検出するも
のである。以下に詳細を説明する。 【００２９】図６において、ＭＯＳＦＥＴの構造は不純
物濃度が高濃度であるＮ+ 型シリコン基体１ｂの上面
に、不純物濃度が低濃度であるＮ- 型シリコン基体１ａ
を積層して半導体基板（半導体基板）を構成し、Ｎ+ 型
シリコン基体１ｂ裏面にドレイン電極（Ｄ）（ドレイ
ン）を接続している。 【００３０】そして、主電流部（第１のＭＯＳＦＥＴ素
子）として、Ｎ- 型シリコン基体１ａ中の所定領域に所
定間隔でＰ型領域２（第１のベース領域）が形成され、
このＰ型領域２内に不純物濃度が比較的高濃度であるＮ
+ 型領域３（第１のＭＯＳＦＥＴ素子におけるソース）
が形成されている。Ｎ+ 型領域３の形成されないＰ型領
域２表面付近の一部をチャネル部４として、少なくとも
その上にＳｉＯ2 等からなる絶縁膜５を介して多結晶シ
リコン等からなるゲート電極６（ゲート）が形成され
る。ゲート電極６を絶縁膜１１で覆い、さらにその全体
を層間絶縁膜９で覆う。そして、Ｎ+ 型領域３及びＰ型
領域２に接続するアルミニウム膜等からなるソース電極
７ａ（第１のＭＯＳＦＥＴ素子におけるソース）が形成
されている。 【００３１】また、電流検出部（第２のＭＯＳＦＥＴ素
子）として、Ｎ- 型シリコン基体１ａの表面上でＰ型領
域２間に離間した位置にＰ型シールド領域１３（第２の
ベース領域）を拡散し、このＰ型シールド領域１３内に
プローブ領域１０（第２のＭＯＳＦＥＴ素子におけるソ
ース）を形成する。そして、プローブ領域１０の形成さ
れないＰ型シールド領域１３表面付近の一部をプローブ
チャネル部１４として、その上にＳｉＯ2 等からなる絶
縁膜５ａを介して多結晶シリコン等からなるゲート電極
６ａをチャネル部４上からプローブチャネル部１４上ま
で延長する。 【００３２】また、Ｐ型シールド領域１３の表面上にア
ルミニウム膜等からなるシールド電極１５（電位設定電
極）を設け、プローブ領域１０の表面上にアルミニウム
膜等からなるプローブ電極８ａ（信号取り出し電極）を
その両者の電極が電気的に絶縁されるように設けた構造
をしており、シールド電極１５はソース電極７ａに電気
接続されている。本実施例では、プローブ電極８ａはプ
ローブ領域１０とのみ接続されている。尚、Ｐ型シール
ド領域１３はＰ型領域２と同時に、同じ拡散工程で形成
可能である。 【００３３】ここで、シールド電極１５（電位設定電
極）は、ソース電極７ａを介して、Ｐ型シールド領域１
３（第２のベース領域）の電位とＰ型領域２（第１のベ
ース領域）の電位を所定の関係（本実施例では等電位）
に設定するものである。 【００３４】この第１実施例によっても、上記の参考例
と同様の効果が得られる。その内容を図４乃至図６を用
いて説明する。ただし、図４に図示のＭＯＳＦＥＴ５９
は図６に図示の第１実施例のＭＯＳＦＥＴとする。ま
た、図４、図５の説明において、前述した参考例と重複
する部分は省略して説明する。 【００３５】参考例と同様に、時刻ｔ0 でスイッチ５１
がＯＦＦ→ＯＮに変化すると、ゲート電極６ａに電圧Ｖ
1 ０が印加されてＭＯＳＦＥＴ５９はＯＮし、チャネル
部４に導電路が形成されてドレイン電流ＩD が流れ始め
る。図６に示すＭＯＳＦＥＴ５９においてドレイン電流
ＩD のキャリアは電子であり、この電子はＮ+ 型領域３
からチャネル部４に流入し、このチャネル部４を通過し
てＮ- 型シリコン基体１ａに達すると、ゲート電極６ａ
直下で流れの向きをＮ+ 型シリコン基体１ｂの方向へ変
えて、Ｎ- 型シリコン基体１ａ、Ｎ+ 型シリコン基体１
ｂを順次通過してドレインＤに達する。 【００３６】ここで、ゲート電極６ａに電圧Ｖ10が印加
されると、ゲート電極６ａはチャネル４だけでなく、プ
ローブチャネル部１４もＯＮさせる。これにより、Ｎ-
型シリコン基体１ａのゲート電極６ａ直下の部分の電位
を、プローブ領域１０及びプローブチャネル部１４を経
由して検知することができる。すなわち、チャネル４か
らＮ- 型シリコン基体１ａに流入した電子の電位がプロ
ーブ領域１０で検知できるものであり、前述した参考例
と同様に、チャネル４を電子が通過する時に生じる電圧
降下がプローブ領域１０とＮ+ 型領域３の電位差ＶPSと
して現われ、Ｖ PSからドレイン電流ＩD が検知できる。 【００３７】次に、時刻ｔ1 においてスイッチ５１がＯ
Ｎ→ＯＦＦに変化すると、ゲート電極６ａに印加される
電圧が０になり、ＭＯＳＦＥＴ５９はＯＦＦし、チャネ
ル部４の導電路を消滅させて通電しなくするので、ドレ
イン電流ＩD は急減少し０に至る。そして時刻ｔ1 以降
（ｔ1 〜ｔ2 ）はドレイン電流ＩD は０である。 【００３８】ここで、ゲート電極６ａの印加電圧が０に
なるとゲート電極６ａはチャネル部４のみならず、プロ
ーブチャネル部１４も共に導電路を消滅させて通電しな
くなる。すなわち、ｔ1 〜ｔ2 の期間はプローブ領域１
０はＮ- 型シリコン基体１ａと電気的に接続する導電路
を失い、ソース電極７ａ（Ｎ+ 型領域３）に電気的接続
されたシールド電極１５（Ｐ型シールド領域１３）によ
り周囲から電気的に絶縁される。この結果、ｔ1 〜ｔ2
の期間においてプローブ領域１０とＮ+ 型領域３の電位
差ＶPSは、図５(4)に示すよう０になる。 【００３９】ここで、プローブ領域１０は空乏層１２と
Ｐ型シールド領域１３にてドレインＤに対して二重に絶
縁されており、前述した参考例における空乏層１２のみ
による絶縁に比較して第１実施例の方がより確実に絶縁
することができ、ｔ1 〜ｔ2におけるＶPSを正確に０に
することができる。 【００４０】以上説明した如く、第１実施例によれば、
プローブ・ソース間電圧ＶPSは忠実にドレイン電流ＩD
に比例した電圧になり、ドレイン電流ＩD が０の時はド
レイン・ソース間電圧ＶDSが０でない時でも空乏層１２
とＰ型シールド領域１３の絶縁効果によりＶPSが０にな
り、より正確なドレイン電流ＩD の検出ができるという
効果がある。 【００４１】又、第１実施例ではシールド電極１５は接
地電位であるソース電極７ａに電気接続されているの
で、リーク電流、Ｐ型シールド領域１３とドレインＤと
の間に存在する漂遊容量（Stray Capacitor ）によるド
レイン電位の影響はその電気的経路によりバイパスさ
れ、プローブ電極８ａには影響を及ぼさない。従ってハ
イ・インピーダンス（High−Impedance ）における使用
も良好であり高感度の検出ができる。また非通電時に
は、電流通過経路となるＮ- 型シリコン基体１ａとプロ
ーブ領域１０とを遮断するため、ソース電極７ａまたは
ドレイン電極Ｄからフライバックパルスが発生した場合
においても電位検出回路（図示せず）を保護することが
できる。 【００４２】シールド電極１５（電位設定電極）によ
り、Ｐ型シールド領域１３（第２のベース領域）の電位
とＰ型領域２（第１のベース領域）の電位が所定の関係
（本実施例では等電位）に設定されているため、Ｐ型シ
ールド領域１３（第２のベース領域）とＰ型領域２（第
１のベース領域）との電位差の変動をなくすことができ
る。この結果、プローブ電極８ａからの電位信号（電気
信号）に基づき、ソース電極７ａ・ドレイン電極Ｄ間に
流れる電流（通電電流）を検出する際、その検出精度が
低下することを防止できる。 【００４３】更に、チャネル部４とプローブチャネル部
１４とが対向していることで、実際に電流が通過してい
るチャネル部４の近傍のＮ- 型シリコン基体１ａの電位
を、プローブチャネル部１４を介して精度良く検出する
ことができる。尚、第１実施例において、Ｐ型シールド
領域１３はＰ型領域２と同じ拡散工程にて形成すれば同
一寸法に形成可能であるが、その寸法は何ら限定される
事はない。 【００４４】（他の参考例）図２は、本発明を縦型のバ
イポーラトランジスタ（以下「ＢＰＴ」という）に採用
した他の参考例の断面図である。 【００４５】図において、本実施例ではＮ- 型及びＮ+
型シリコン基体１ａ，１ｂをコレクタとしており、Ｎ-
シリコン基体１ａ中の所定領域に所定間隔で、ベース電
極６ｂに電気接続するＰ型領域２ａを拡散してベースと
し、このＰ型領域２内にエミッタ電極７ｂに電気接続
し、その不純物濃度が比較的高濃度であるＮ+ 型領域３
ａを拡散してエミッタとしている。ここでＰ型領域２ａ
の表面付近４ａの厚さｄ′は後述する理由から底部付近
の厚さｄ以下となっている。 【００４６】そして、Ｐ型領域２ａ間Ｎ- 型シリコン基
体１ａ内、又は素子周辺部のＮ- 型シリコン基体１ａ内
（図は前者）に所定の拡散深さで拡散され、Ｎ- 型シリ
コン基体１ａの不純物濃度より高濃度の不純物濃度でプ
ローブ領域１０を形成する。又、アルミニウム膜等から
なるプローブ電極８をそのプローブ領域１０に電気接続
する。尚、５ｂはＳｉ酸化膜等の絶縁膜である。 【００４７】次に、本参考例によりコレクタ電流（本発
明でいう通電電流）を検出する様子を図７および図８を
用いて説明する。図７は本参考例のＢＰＴを適用した電
気回路図であり、ＢＰＴを６０で示すシンボルで表す。
すなわち、コレクタＣ、ベースＢ、エミッタＥと新たに
プローブＰが追加された４端子を備えた半導体装置のシ
ンボルであり、このプローブＰは前記プローブ電極８を
意味する。図７に示す電気回路の構成は、前述した図４
に図示の参考例の電気回路の構成とほとんど同じであ
り、図４と対応する部分は図４と同一符号を付してあ
り、その説明は省略する。対応しない部分は図４のＭＯ
ＳＦＥＴ５９が本参考例のＢＰＴ６０に変更されたこと
と、ベース入力抵抗６１が追加されたことのみである。 【００４８】上記構成における各部波形図を図８に示
す。図８も前述した参考例の各部波形図の図５と同様で
あり、異なる点は半導体装置がＭＯＳＦＥＴ５９からＢ
ＰＴ６０に変更になったことに伴って、端子名称が変更
になったことと、ＭＯＳＦＥＴ５９においてはゲート印
加電圧ＶG で制御するのに対してＢＰＴ６０においては
ベース電流Ibで制御することが異なる点である。図７、
図８の説明において、前述した参考例と重視する部分は
省略し、とくにＢＰＴ６０のプローブ・エミッタ間電圧
ＶPEが図８(4)に示す波形になり、図８(2)に示すコレク
タ電流ＩC の波形と相似であり、プローブ・エミッタ間
電圧ＶPEよりコレクタ電流ＩC が検知できることを次に
説明する。 【００４９】図２に図示のＢＰＴ６０において、キャリ
アである電子はＮ+ 型領域３ａからＰ型領域２ａに注入
し、そしてＮ- 型およびＮ+ 型シリコン基体１ａ、１ｂ
に達する。ここで、Ｐ型領域２ａの表面付近４ａの厚さ
ｄ′は電流が表面付近４ａを流れ易くする為に底部付近
の厚さｄ以下となっている。又、底部付近の厚さｄはＢ
ＰＴの特性を良くする為に薄く設計されている。これは
表面付近４ａを流れた電子がプローブ領域１０の近傍を
通過するようにする為である。 【００５０】そして、表面付近４ａの導電抵抗ＲC （前
記参考例におけるチャネル抵抗Ｒchに相当）による電圧
降下をプローブ・エミッタ間電圧ＶPEとして検出する事
によって、このプローブ・エミッタ間電圧ＶPEが参考例
の数１式と同様の関係（本参考例の場合、ＶPE＝ＩC ×
ＲC ）に従うため、プローブ・エミッタ間電圧ＶPEから
コレクタ電流ＩC が検出できる。また、ＢＰＴ６０がＯ
ＦＦ時は参考例と同様に図２に示すように空乏層１２が
成長してプローブ領域１０を周囲から電気的に絶縁する
ため、プローブ・エミッタ間電圧ＶPEは０になる。 【００５１】以上説明した如く、本参考例によれば、プ
ローブ・エミッタ間電圧ＶPEはコレクタ電流ＩC に比例
した電圧になり、コレクタ電流ＩC が０のときはコレク
タ・エミッタ間電圧ＶCEが０でない時でも空乏層１２の
絶縁効果によりＶPEが０になり、正確なコレクタ電流Ｉ
C が検出できるという効果がある。 【００５２】尚、本参考例において、プローブ領域１０
を第１実施例で示したようなＰ型シールド領域で周囲か
ら電気的に絶縁すれば、さらにより正確なコレクタ電流
検出が可能になる。すなわち、本発明は第１実施例で説
明したＭＯＳＦＥＴに限られたものではなく、他の参考
例に示したようなＢＰＴにも適用可能である。 【００５３】次に、本発明の電流検出機能付半導体装置
を採用したパワートランジスタ（例えば、パワーＭＯＳ
ＦＥＴ）と、その信号処理回路の具体的な構成を図９乃
至図１２を用いて説明する。 【００５４】図９及び図１０はその一例であり、電流検
出した信号をオペアンプにて増幅して出力する機能を組
込んだ例である。そして、図９は本例の各々の素子の具
体的な配置を表わす上面図、図１０はその等価回路図で
ある。 【００５５】図に示すように、同一半導体基板１００上
にパワーＭＯＳＦＥＴが形成される電力制御部１１０
と、その信号を増幅処理する信号処理部１２０が配置さ
れる。そして、前述の図１あるいは図６に示すような構
成のプローブ電極１１３と、ソース電極１１１との間に
発生した電気信号は負荷抵抗１２２を経て、オペアンプ
１２１に入力され、抵抗１２７，１２８により決定され
る増幅率で増幅されて出力端子１２９から出力される。 【００５６】図１１及び図１２は他の例であり、電流検
出した信号をオペアンプで増幅して出力すると同時に、
コンパレータで設定値と比較し、その信号が設定値より
大きい時は素子の破壊防止のために自己遮断する機能を
組込んだ例である。そして、図１１は本例の各々の素子
の具体的な配置を表わす平面図、図１２はその等価回路
である。 【００５７】図に示すように、同一半導体基板２００上
に電力制御部２１０と、その信号を増幅、比較等の処理
を行なう信号処理部２２０が配置される。 【００５８】そして、プローブ電極２１３とソース電極
２１１との間に発生した電気信号は負荷抵抗２２４を経
て、オペアンプ２２１とコンパレータ２２２にそれぞれ
入力される。 【００５９】オペアンプ２２１では上記の例と同様に抵
抗２２７，２２８により決定される増幅率で増幅され、
出力端子２２９から出力される。一方、コンパレータ２
２２では比較電圧Ｖref により設定された電流値よりも
大きいと判断したときはそのコンパレータ２２２の出力
がローレベルからハイレベルに変化してＭＯＳトランジ
スタ２２３がＯＮ状態となり、電力制御部２１０のゲー
ト電極２１２を接地電位にしてその作動を強制的に停止
させ、破壊防止を行なう。尚、図９乃至図１２におい
て、１１２はゲート電極、１１４，２１４は半導体基板
の裏面に形成されるドレイン電極である。 【００６０】以上、本発明を実施例に基づき具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば、参考例、第１実施例にお
いてはＮチャネル型であるが、Ｐチャネル型にも適用可
能であり、又、絶縁膜５ａは酸化物（Oxide ）でなくと
もＳｉ3 Ｎ4 等の他の絶縁物（Insulator ）から成る膜
であってもよい。また、プレーナ型のＭＯＳＦＥＴだけ
でなく、特開昭６２−１２１６７号公報に開示されたよ
うな溝部を有するＭＯＳＦＥＴにも適用可能である。他
の参考例においてはＮＰＮ型であるが、ＰＮＰ型にも適
用可能である。又、Ｎ+ 型シリコン基板１ｂをＰ型のシ
リコン基体に変更した導電変調型ＭＯＳＦＥＴ（特開昭
６０−１９６９７４号公報）等にも本発明は適用可能で
ある。 【００６１】 【発明の効果】主電流部としての第１のＭＯＳＦＥＴ素
子における第１のベース領域（２）と、電流検出部とし
ての第２のＭＯＳＦＥＴ素子における第２のベース領域
（１３）とが電気的に接続されているため、第１のベー
ス領域と第２のベース領域との間での電位差の変動をな
くすことができる。この結果、信号取り出し電極からの
電気信号に基づき、第１のＭＯＳＦＥＴ素子に流れる通
電電流を検出する際、その検出精度が低下することを防
止できる。
制する機能を有する半導体装置に関する。 【０００２】 【従来の技術】従来、ＭＯＳＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor）として、図３に
示すようなプレーナ型のＭＯＳＦＥＴや、特開昭６２−
１２１６７号公報に開示されたような溝部を有するＭＯ
ＳＦＥＴがある。 【０００３】両者の内、図３を用いて説明すると、ＭＯ
ＳＦＥＴの構造は不純物濃度が高濃度であるＮ+ 型シリ
コン基体１ｂの上面に、不純物濃度が低濃度であるＮ-
型シリコン基体１ａを積層し、Ｎ+ 型シリコン基体１ｂ
裏面にドレイン電極を接続している。そしてＮ- 型シリ
コン基体１ａ中の所定領域に所定間隔でＰ型領域２（ベ
ース領域）が形成され、このＰ型領域２内に不純物濃度
が比較的高濃度であるＮ+ 型領域３（ソース領域）が形
成されている。Ｎ+ 型領域３の形成されないＰ型領域２
表面付近の一部をチャネル部４として、少なくともその
上にＳｉＯ2 等からなる絶縁膜５を介して多結晶シリコ
ン等からなるゲート電極６が形成される。ゲート電極６
を絶縁膜１１で覆い、さらにその全体を層間絶縁膜９で
覆う。そして、Ｎ+ 型領域３及びＰ型領域２に接続する
アルミニウム膜等からなるソース電極７が形成されてい
る。一般的に、図３に示されたＭＯＳＦＥＴが数百〜数
千個並列接続されて、大電流のスイッチングをしてい
る。 【０００４】上記のようなＭＯＳＦＥＴにおいて、通電
電流（ＭＯＳＦＥＴのソース電極とドレイン電極との間
を流れる電流）を検出する手段として、特開昭６０−９
４７７２号公報に示されたように、複数のＭＯＳＦＥＴ
のうちの一部を分離して電流検出部とし、その電流検出
部に流れる電流を検出することで、複数のＭＯＳＦＥＴ
のうちの他部のＭＯＳＦＥＴ（以下、主電流部という）
に流れる電流を検出する手段が知られている。これは、
ソース領域及びベース領域に接続するソース電極の一部
を分離し、分離されたソース電極とドレイン電極との間
に流れる電流を検出するものである。 【０００５】そして、上記半導体装置の用途として、電
流検出部で検出された電流に基づき、主電流部の通電電
流が異常上昇することを抑制する構成が考えられる。 【０００６】一方、特開昭６０−９４７７２号公報のよ
うに複数のＭＯＳＦＥＴのうちの一部を分離して電流検
出部とし、その電流検出部の電位を検出することで、主
電流部に流れる電流を検出する手段も考えられ、その場
合にも、電流検出部で検出された電位に基づき、主電流
部の通電電流が異常上昇することを抑制する構成が考え
られる。 【０００７】 【発明が解決しようとする課題】しかしながら、特開昭
６０−９４７７２号公報に示されたＭＯＳＦＥＴにおい
ては、電流検出部を構成するソース電極だけでなくベー
ス領域も、主電流部を構成するベース領域と分離される
ことになる。ここで、電流検出部に接続される電流検出
回路と、主電流部に接続される外部回路（例えば、モー
タ等）とは独立に作動しているため、それらの各電位が
変動する可能性がある。そして各電位の変動により、電
流検出部のソース電極と主電流部のソース電極との電位
差が変動する。このソース電極間の変動に伴い、結果と
して電流検出部のベース領域と主電流部のベース領域の
電位差も変動することになる。この場合、電流検出部の
ゲート電極・ベース領域の電位差と、主電流部のゲート
電極・ベース領域の電位差との関係が変動する。ゲート
電極・ベース領域の電位差の変動は、チャネルの形成を
変動させるため、そのチャネルでの抵抗、すなわちオン
抵抗を変動させる。従って、電流検出部のチャネルでの
オン抵抗と主電流部のチャネルでのオン抵抗の関係も変
動する。この各オン抵抗の変動により、電流検出部で検
出される主電流部電流の検出精度が低下する。この結
果、例えば、電流検出部で検出された電流に基づいて主
電流部の通電電流が異常上昇することを抑制する構成を
採った場合、その通電電流の異常上昇が精度良く検出で
きないという問題がある。 【０００８】一方、電流検出部の電位を検出することで
主電流部に流れる電流を検出するものにおいても、電流
検出部のベース領域と主電流部のベース領域の電位差の
変動により、電流検出部での検出電位の精度が低下し、
結果、電流検出部で検出される主電流部電流の検出精度
が低下するという問題がある。この結果、同様に、電流
検出部で検出された電位に基づいて主電流部の通電電流
が異常上昇することを抑制する構成を採った場合、その
通電電流の異常上昇が精度良く検出できないという問題
がある。 【０００９】本願は上記問題に鑑みてなされたもので、
その目的は、複数のＭＯＳＦＥＴのうちの一部を分離し
て電流検出部とし、その電流検出部からの電気信号を検
出することで主電流部の通電電流の異常上昇を抑制可能
な半導体装置において、その通電電流の異常上昇を精度
良く検出できる半導体装置を得ることである。 【００１０】 【課題を解決するための手段】上記の目的を達成する為
に構成された特許請求の範囲第１項記載の発明は、ドレ
インに接続された基板（１ａ、１ｂ）に形成され、該基
板の表面側にゲート（６ａ）、チャネルを形成する第１
のベース領域（２）、及び該第１のベース領域に形成さ
れたソース（３）を有する第１のＭＯＳＦＥＴ素子と、
前記基板の表面側にゲート（６ａ）、チャネルを形成す
る第２のベース領域（１３）、該第２のベース領域に形
成されたソース（１０）、及び該ソースに接続された信
号取り出し電極（８ａ）を有し、前記第１のＭＯＳＦＥ
Ｔ素子に流れる通電電流に応じた電気信号を前記信号取
り出し電極から取り出し可能な第２のＭＯＳＦＥＴ素子
と、前記信号取り出し電極に接続され、前記通電電流が
所定値より大きい旨の電気信号が検出されると、前記第
１のＭＯＳＦＥＴ素子の前記ゲートに印加されるゲート
電圧を小さくして、前記通電電流の増大を抑制する抑制
回路（２２２、２２３、２２４）とを備え、更に前記第
１のベース領域（２）の電位に対する前記第２のベース
領域（１３）の電位を固定する電位設定手段（７ａ、１
５）を備えることを特徴としている。 【００１１】特許請求の範囲第１項記載の本発明によれ
ば、主電流部としての第１のＭＯＳＦＥＴ素子における
第１のベース領域（２）の電位に対する、電流検出部と
しての第２のＭＯＳＦＥＴ素子における第２のベース領
域（１３）の電位を固定する電位設定手段（７ａ、１
５）を備えているため、第１のベース領域と第２のベー
ス領域間での電位差の変動をなくすことができる。この
結果、通電電流が所定値より大きい旨の電気信号を精度
良く検出することができ、主電流部としての第１のＭＯ
ＳＦＥＴ素子の通電電流の増大を精度良く抑制できる。 【００１２】特許請求の範囲第２項記載の発明によれ
ば、抑制回路は、前記信号取り出し電極（Ｐ）と前記第
１のＭＯＳＦＥＴ素子の前記ソース（Ｓ）との間に接続
された抵抗手段（２２４）を備え、該抵抗手段の両端の
電位差が所定値（Ｖｒｅｆ）よりも大きい場合、前記通
電電流が所定値より大きいと判断して前記第１のＭＯＳ
ＦＥＴ素子の前記ゲートに印加されるゲート電圧を小さ
くすることを特徴としている。これにより、通電電流の
増大を更に精度良く抑制できる。 【００１３】 【００１４】 【００１５】 【実施例】以下、本発明を図面に示す参考例及び実施例
により詳細に説明する。 【００１６】図１、図２、図７、図８において本発明の
参考例を示し、図４ないし図６、図９ないし図１２にお
いて本発明の実施例を示す。 【００１７】（参考例）図１に本発明を縦型のＭＯＳＦ
ＥＴに採用した参考例の断面図を示す。図において、図
３に示したＭＯＳＦＥＴと同一構成部分には同一符号を
付してその説明は省略する。そうでない符号において、
１０はＮ- 型シリコン基体１ａの不純物濃度より高濃度
の不純物濃度を有し、Ｐ型領域２間のＮ- 型シリコン基
板１ａ内、又は、素子周辺部のＮ- 型シリコン基板１ａ
内（図は前者）に所定の拡散深さで拡散されるプローブ
領域である。そして、このプローブ領域１０と電気接続
してアルミニウム膜等から成るプローブ電極８が形成さ
れている。 【００１８】従って、この両者が形成されている為に主
表面上の構成が図３とは異なっており、ゲート電極６ａ
は少なくともチャネル部４の上でプローブ領域１０の上
にかからない部分に絶縁膜５ａを介して形成されてお
り、絶縁膜１１ａ及び層間絶縁膜９ａもその部分のみを
覆っている。そして、ソース電極７ａはプローブ電極８
と電気的に絶縁されるように形成されている。尚、プロ
ーブ領域１０が形成されていなくても、プローブ電極８
が形成されておれば効果のあるものであるが、プローブ
領域１０を形成する事によってプローブ電極８の接触性
が向上する。 【００１９】次に、上記構成のＭＯＳＦＥＴによりドレ
イン電流を検出する様子を図４及び図５を用いて説明す
る。図４に上記のＭＯＳＦＥＴを用いた電気回路図を示
す。図において、５９は本参考例のＭＯＳＦＥＴを示す
シンボルであり、ドレインＤ、ゲートＧ、ソースＳに新
たにプローブＰを追加した４端子となっており、このプ
ローブＰは前記プローブ電極８を意味する。 【００２０】次に、図４における電気回路の作動を図５
に示す波形図により説明する。時刻ｔ0 においてスイッ
チ５１がＯＦＦ→ＯＮに変化すると、図５(1)に示すゲ
ート印加電圧ＶG は０→Ｖ10に変化する。ここで、Ｖ10
はＭＯＳＦＥＴ５９をＯＮさせるのに充分高く設定され
た電圧であり、時刻ｔ0 においてＭＯＳＦＥＴ５９はＯ
ＦＦ→ＯＮに変化する。図５(2)に示すドレイン電流Ｉ
D は時刻ｔ0 以降、時間の経過とともに０から単調増加
する。本実施例において、ＭＯＳＦＥＴ５９はＮチャネ
ル型であるから、該ドレイン電流ＩD のキャリアは電子
であり、電子はソース端子Ｓからドレイン端子Ｄの方向
に流れる。 【００２１】この電子の流れに注目すると、図１におい
て、Ｎ+ 型領域３からチャネル部４に流入した電子はプ
ローブ領域１０の近傍を通過してＮ- 型シリコン基体１
ａ、Ｎ+ シリコン基体１ｂを通りドレインＤに達する。
ここで、チャネル部４を電子が通過する時に生じる電圧
降下がプローブ領域１０とＮ+ 型領域３の電位差ＶPSと
して現われる。すなわち、チャネル抵抗Ｒch、ドレイン
電流ＩD を用いてプローブ・ソース間電圧ＶPSは次式で
表される。 【００２２】 【数１】ＶPS＝ＩD ×Ｒch チャネル抵抗Ｒchは一定なので、数１式よりＶPSはＩD
に比例し、図５(2)，(4)に示すように、ＭＯＳＦＥＴ５
９のオン（例えば、ｔ0 〜ｔ1 ）の期間はＶPSとＩD の
波形は相似形になる。従って、プローブ・ソース間電圧
ＶPSを計測すれば数１式を用いてドレイン電流ＩD を検
知することができる。 【００２３】時刻ｔ1 においてスイッチ５１がＯＮ→Ｏ
ＦＦに変化すると、図５(1)に示すゲート印加電圧ＶG
はＶ10→０に変化する。本実施例ではＭＯＳＦＥＴ５９
はエンハンスメント型に設定されており、ＶG ＝０の時
はＯＦＦするため、時刻ｔ1においてＭＯＳＦＥＴ５９
はＯＮ→ＯＦＦに変化する。この結果、図５(2)に示す
ドレイン電流ＩD は時刻ｔ1 において最大値Ｉ10をとっ
た後、０まで急激減少する。 【００２４】またこの時、図５(3)に示すドレイン・ソ
ース間電圧ＶDSはＶ20から急上昇し、フライバックパル
スＶP が発生した後、直流電源５５の電圧Ｖ21まで低下
して安定する。すなわち、時刻ｔ1 以降はドレイン・ソ
ース間電圧ＶDSは高い電圧値になっているが、この時図
１に示すように、Ｎ- 型シリコン基体１ａとＰ型領域２
との間のＰＮ接合に生じる空乏層１２がＮ- 型シリコン
基体１ａ内に主に広がっており、この空乏層１２により
プローブ領域１０が周囲から電気的に絶縁される。 【００２５】従って、例えばｔ1 〜ｔ2 の期間は図５
(4)に示すプローブ・ソース間電圧ＶP Sは０になる。こ
こで、空乏層１２がプローブ領域１０を完全に覆う事が
できるように、Ｎ- 型シリコン基体１ａの不純物は十分
低濃度にした方がよく、又、他の配慮として、Ｐ型領域
２の間隔を狭くしてもよい。 【００２６】以上説明した如く、参考例によれば、プロ
ーブ・ソース間電圧ＶPSは忠実にドレイン電流ＩD に比
例した電圧になり、ドレイン電流ＩD が０の時はドレイ
ン・ソース間電圧ＶDSが０でない時でも空乏層１２の絶
縁効果によりプローブ・ソース間電圧ＶPSが０になり、
正確なドレイン電流ＩD の検出ができるという効果があ
る。 【００２７】（第１実施例）次に、本発明の第１実施例
の断面図を図６に示す。 【００２８】本実施例は、複数のＭＯＳＦＥＴのうちの
一部を分離して電流検出部とし、その電流検出部からの
電気信号を検出することで主電流部に流れる電流を検出
するものであり、電気信号として電位信号を検出するも
のである。以下に詳細を説明する。 【００２９】図６において、ＭＯＳＦＥＴの構造は不純
物濃度が高濃度であるＮ+ 型シリコン基体１ｂの上面
に、不純物濃度が低濃度であるＮ- 型シリコン基体１ａ
を積層して半導体基板（半導体基板）を構成し、Ｎ+ 型
シリコン基体１ｂ裏面にドレイン電極（Ｄ）（ドレイ
ン）を接続している。 【００３０】そして、主電流部（第１のＭＯＳＦＥＴ素
子）として、Ｎ- 型シリコン基体１ａ中の所定領域に所
定間隔でＰ型領域２（第１のベース領域）が形成され、
このＰ型領域２内に不純物濃度が比較的高濃度であるＮ
+ 型領域３（第１のＭＯＳＦＥＴ素子におけるソース）
が形成されている。Ｎ+ 型領域３の形成されないＰ型領
域２表面付近の一部をチャネル部４として、少なくとも
その上にＳｉＯ2 等からなる絶縁膜５を介して多結晶シ
リコン等からなるゲート電極６（ゲート）が形成され
る。ゲート電極６を絶縁膜１１で覆い、さらにその全体
を層間絶縁膜９で覆う。そして、Ｎ+ 型領域３及びＰ型
領域２に接続するアルミニウム膜等からなるソース電極
７ａ（第１のＭＯＳＦＥＴ素子におけるソース）が形成
されている。 【００３１】また、電流検出部（第２のＭＯＳＦＥＴ素
子）として、Ｎ- 型シリコン基体１ａの表面上でＰ型領
域２間に離間した位置にＰ型シールド領域１３（第２の
ベース領域）を拡散し、このＰ型シールド領域１３内に
プローブ領域１０（第２のＭＯＳＦＥＴ素子におけるソ
ース）を形成する。そして、プローブ領域１０の形成さ
れないＰ型シールド領域１３表面付近の一部をプローブ
チャネル部１４として、その上にＳｉＯ2 等からなる絶
縁膜５ａを介して多結晶シリコン等からなるゲート電極
６ａをチャネル部４上からプローブチャネル部１４上ま
で延長する。 【００３２】また、Ｐ型シールド領域１３の表面上にア
ルミニウム膜等からなるシールド電極１５（電位設定電
極）を設け、プローブ領域１０の表面上にアルミニウム
膜等からなるプローブ電極８ａ（信号取り出し電極）を
その両者の電極が電気的に絶縁されるように設けた構造
をしており、シールド電極１５はソース電極７ａに電気
接続されている。本実施例では、プローブ電極８ａはプ
ローブ領域１０とのみ接続されている。尚、Ｐ型シール
ド領域１３はＰ型領域２と同時に、同じ拡散工程で形成
可能である。 【００３３】ここで、シールド電極１５（電位設定電
極）は、ソース電極７ａを介して、Ｐ型シールド領域１
３（第２のベース領域）の電位とＰ型領域２（第１のベ
ース領域）の電位を所定の関係（本実施例では等電位）
に設定するものである。 【００３４】この第１実施例によっても、上記の参考例
と同様の効果が得られる。その内容を図４乃至図６を用
いて説明する。ただし、図４に図示のＭＯＳＦＥＴ５９
は図６に図示の第１実施例のＭＯＳＦＥＴとする。ま
た、図４、図５の説明において、前述した参考例と重複
する部分は省略して説明する。 【００３５】参考例と同様に、時刻ｔ0 でスイッチ５１
がＯＦＦ→ＯＮに変化すると、ゲート電極６ａに電圧Ｖ
1 ０が印加されてＭＯＳＦＥＴ５９はＯＮし、チャネル
部４に導電路が形成されてドレイン電流ＩD が流れ始め
る。図６に示すＭＯＳＦＥＴ５９においてドレイン電流
ＩD のキャリアは電子であり、この電子はＮ+ 型領域３
からチャネル部４に流入し、このチャネル部４を通過し
てＮ- 型シリコン基体１ａに達すると、ゲート電極６ａ
直下で流れの向きをＮ+ 型シリコン基体１ｂの方向へ変
えて、Ｎ- 型シリコン基体１ａ、Ｎ+ 型シリコン基体１
ｂを順次通過してドレインＤに達する。 【００３６】ここで、ゲート電極６ａに電圧Ｖ10が印加
されると、ゲート電極６ａはチャネル４だけでなく、プ
ローブチャネル部１４もＯＮさせる。これにより、Ｎ-
型シリコン基体１ａのゲート電極６ａ直下の部分の電位
を、プローブ領域１０及びプローブチャネル部１４を経
由して検知することができる。すなわち、チャネル４か
らＮ- 型シリコン基体１ａに流入した電子の電位がプロ
ーブ領域１０で検知できるものであり、前述した参考例
と同様に、チャネル４を電子が通過する時に生じる電圧
降下がプローブ領域１０とＮ+ 型領域３の電位差ＶPSと
して現われ、Ｖ PSからドレイン電流ＩD が検知できる。 【００３７】次に、時刻ｔ1 においてスイッチ５１がＯ
Ｎ→ＯＦＦに変化すると、ゲート電極６ａに印加される
電圧が０になり、ＭＯＳＦＥＴ５９はＯＦＦし、チャネ
ル部４の導電路を消滅させて通電しなくするので、ドレ
イン電流ＩD は急減少し０に至る。そして時刻ｔ1 以降
（ｔ1 〜ｔ2 ）はドレイン電流ＩD は０である。 【００３８】ここで、ゲート電極６ａの印加電圧が０に
なるとゲート電極６ａはチャネル部４のみならず、プロ
ーブチャネル部１４も共に導電路を消滅させて通電しな
くなる。すなわち、ｔ1 〜ｔ2 の期間はプローブ領域１
０はＮ- 型シリコン基体１ａと電気的に接続する導電路
を失い、ソース電極７ａ（Ｎ+ 型領域３）に電気的接続
されたシールド電極１５（Ｐ型シールド領域１３）によ
り周囲から電気的に絶縁される。この結果、ｔ1 〜ｔ2
の期間においてプローブ領域１０とＮ+ 型領域３の電位
差ＶPSは、図５(4)に示すよう０になる。 【００３９】ここで、プローブ領域１０は空乏層１２と
Ｐ型シールド領域１３にてドレインＤに対して二重に絶
縁されており、前述した参考例における空乏層１２のみ
による絶縁に比較して第１実施例の方がより確実に絶縁
することができ、ｔ1 〜ｔ2におけるＶPSを正確に０に
することができる。 【００４０】以上説明した如く、第１実施例によれば、
プローブ・ソース間電圧ＶPSは忠実にドレイン電流ＩD
に比例した電圧になり、ドレイン電流ＩD が０の時はド
レイン・ソース間電圧ＶDSが０でない時でも空乏層１２
とＰ型シールド領域１３の絶縁効果によりＶPSが０にな
り、より正確なドレイン電流ＩD の検出ができるという
効果がある。 【００４１】又、第１実施例ではシールド電極１５は接
地電位であるソース電極７ａに電気接続されているの
で、リーク電流、Ｐ型シールド領域１３とドレインＤと
の間に存在する漂遊容量（Stray Capacitor ）によるド
レイン電位の影響はその電気的経路によりバイパスさ
れ、プローブ電極８ａには影響を及ぼさない。従ってハ
イ・インピーダンス（High−Impedance ）における使用
も良好であり高感度の検出ができる。また非通電時に
は、電流通過経路となるＮ- 型シリコン基体１ａとプロ
ーブ領域１０とを遮断するため、ソース電極７ａまたは
ドレイン電極Ｄからフライバックパルスが発生した場合
においても電位検出回路（図示せず）を保護することが
できる。 【００４２】シールド電極１５（電位設定電極）によ
り、Ｐ型シールド領域１３（第２のベース領域）の電位
とＰ型領域２（第１のベース領域）の電位が所定の関係
（本実施例では等電位）に設定されているため、Ｐ型シ
ールド領域１３（第２のベース領域）とＰ型領域２（第
１のベース領域）との電位差の変動をなくすことができ
る。この結果、プローブ電極８ａからの電位信号（電気
信号）に基づき、ソース電極７ａ・ドレイン電極Ｄ間に
流れる電流（通電電流）を検出する際、その検出精度が
低下することを防止できる。 【００４３】更に、チャネル部４とプローブチャネル部
１４とが対向していることで、実際に電流が通過してい
るチャネル部４の近傍のＮ- 型シリコン基体１ａの電位
を、プローブチャネル部１４を介して精度良く検出する
ことができる。尚、第１実施例において、Ｐ型シールド
領域１３はＰ型領域２と同じ拡散工程にて形成すれば同
一寸法に形成可能であるが、その寸法は何ら限定される
事はない。 【００４４】（他の参考例）図２は、本発明を縦型のバ
イポーラトランジスタ（以下「ＢＰＴ」という）に採用
した他の参考例の断面図である。 【００４５】図において、本実施例ではＮ- 型及びＮ+
型シリコン基体１ａ，１ｂをコレクタとしており、Ｎ-
シリコン基体１ａ中の所定領域に所定間隔で、ベース電
極６ｂに電気接続するＰ型領域２ａを拡散してベースと
し、このＰ型領域２内にエミッタ電極７ｂに電気接続
し、その不純物濃度が比較的高濃度であるＮ+ 型領域３
ａを拡散してエミッタとしている。ここでＰ型領域２ａ
の表面付近４ａの厚さｄ′は後述する理由から底部付近
の厚さｄ以下となっている。 【００４６】そして、Ｐ型領域２ａ間Ｎ- 型シリコン基
体１ａ内、又は素子周辺部のＮ- 型シリコン基体１ａ内
（図は前者）に所定の拡散深さで拡散され、Ｎ- 型シリ
コン基体１ａの不純物濃度より高濃度の不純物濃度でプ
ローブ領域１０を形成する。又、アルミニウム膜等から
なるプローブ電極８をそのプローブ領域１０に電気接続
する。尚、５ｂはＳｉ酸化膜等の絶縁膜である。 【００４７】次に、本参考例によりコレクタ電流（本発
明でいう通電電流）を検出する様子を図７および図８を
用いて説明する。図７は本参考例のＢＰＴを適用した電
気回路図であり、ＢＰＴを６０で示すシンボルで表す。
すなわち、コレクタＣ、ベースＢ、エミッタＥと新たに
プローブＰが追加された４端子を備えた半導体装置のシ
ンボルであり、このプローブＰは前記プローブ電極８を
意味する。図７に示す電気回路の構成は、前述した図４
に図示の参考例の電気回路の構成とほとんど同じであ
り、図４と対応する部分は図４と同一符号を付してあ
り、その説明は省略する。対応しない部分は図４のＭＯ
ＳＦＥＴ５９が本参考例のＢＰＴ６０に変更されたこと
と、ベース入力抵抗６１が追加されたことのみである。 【００４８】上記構成における各部波形図を図８に示
す。図８も前述した参考例の各部波形図の図５と同様で
あり、異なる点は半導体装置がＭＯＳＦＥＴ５９からＢ
ＰＴ６０に変更になったことに伴って、端子名称が変更
になったことと、ＭＯＳＦＥＴ５９においてはゲート印
加電圧ＶG で制御するのに対してＢＰＴ６０においては
ベース電流Ibで制御することが異なる点である。図７、
図８の説明において、前述した参考例と重視する部分は
省略し、とくにＢＰＴ６０のプローブ・エミッタ間電圧
ＶPEが図８(4)に示す波形になり、図８(2)に示すコレク
タ電流ＩC の波形と相似であり、プローブ・エミッタ間
電圧ＶPEよりコレクタ電流ＩC が検知できることを次に
説明する。 【００４９】図２に図示のＢＰＴ６０において、キャリ
アである電子はＮ+ 型領域３ａからＰ型領域２ａに注入
し、そしてＮ- 型およびＮ+ 型シリコン基体１ａ、１ｂ
に達する。ここで、Ｐ型領域２ａの表面付近４ａの厚さ
ｄ′は電流が表面付近４ａを流れ易くする為に底部付近
の厚さｄ以下となっている。又、底部付近の厚さｄはＢ
ＰＴの特性を良くする為に薄く設計されている。これは
表面付近４ａを流れた電子がプローブ領域１０の近傍を
通過するようにする為である。 【００５０】そして、表面付近４ａの導電抵抗ＲC （前
記参考例におけるチャネル抵抗Ｒchに相当）による電圧
降下をプローブ・エミッタ間電圧ＶPEとして検出する事
によって、このプローブ・エミッタ間電圧ＶPEが参考例
の数１式と同様の関係（本参考例の場合、ＶPE＝ＩC ×
ＲC ）に従うため、プローブ・エミッタ間電圧ＶPEから
コレクタ電流ＩC が検出できる。また、ＢＰＴ６０がＯ
ＦＦ時は参考例と同様に図２に示すように空乏層１２が
成長してプローブ領域１０を周囲から電気的に絶縁する
ため、プローブ・エミッタ間電圧ＶPEは０になる。 【００５１】以上説明した如く、本参考例によれば、プ
ローブ・エミッタ間電圧ＶPEはコレクタ電流ＩC に比例
した電圧になり、コレクタ電流ＩC が０のときはコレク
タ・エミッタ間電圧ＶCEが０でない時でも空乏層１２の
絶縁効果によりＶPEが０になり、正確なコレクタ電流Ｉ
C が検出できるという効果がある。 【００５２】尚、本参考例において、プローブ領域１０
を第１実施例で示したようなＰ型シールド領域で周囲か
ら電気的に絶縁すれば、さらにより正確なコレクタ電流
検出が可能になる。すなわち、本発明は第１実施例で説
明したＭＯＳＦＥＴに限られたものではなく、他の参考
例に示したようなＢＰＴにも適用可能である。 【００５３】次に、本発明の電流検出機能付半導体装置
を採用したパワートランジスタ（例えば、パワーＭＯＳ
ＦＥＴ）と、その信号処理回路の具体的な構成を図９乃
至図１２を用いて説明する。 【００５４】図９及び図１０はその一例であり、電流検
出した信号をオペアンプにて増幅して出力する機能を組
込んだ例である。そして、図９は本例の各々の素子の具
体的な配置を表わす上面図、図１０はその等価回路図で
ある。 【００５５】図に示すように、同一半導体基板１００上
にパワーＭＯＳＦＥＴが形成される電力制御部１１０
と、その信号を増幅処理する信号処理部１２０が配置さ
れる。そして、前述の図１あるいは図６に示すような構
成のプローブ電極１１３と、ソース電極１１１との間に
発生した電気信号は負荷抵抗１２２を経て、オペアンプ
１２１に入力され、抵抗１２７，１２８により決定され
る増幅率で増幅されて出力端子１２９から出力される。 【００５６】図１１及び図１２は他の例であり、電流検
出した信号をオペアンプで増幅して出力すると同時に、
コンパレータで設定値と比較し、その信号が設定値より
大きい時は素子の破壊防止のために自己遮断する機能を
組込んだ例である。そして、図１１は本例の各々の素子
の具体的な配置を表わす平面図、図１２はその等価回路
である。 【００５７】図に示すように、同一半導体基板２００上
に電力制御部２１０と、その信号を増幅、比較等の処理
を行なう信号処理部２２０が配置される。 【００５８】そして、プローブ電極２１３とソース電極
２１１との間に発生した電気信号は負荷抵抗２２４を経
て、オペアンプ２２１とコンパレータ２２２にそれぞれ
入力される。 【００５９】オペアンプ２２１では上記の例と同様に抵
抗２２７，２２８により決定される増幅率で増幅され、
出力端子２２９から出力される。一方、コンパレータ２
２２では比較電圧Ｖref により設定された電流値よりも
大きいと判断したときはそのコンパレータ２２２の出力
がローレベルからハイレベルに変化してＭＯＳトランジ
スタ２２３がＯＮ状態となり、電力制御部２１０のゲー
ト電極２１２を接地電位にしてその作動を強制的に停止
させ、破壊防止を行なう。尚、図９乃至図１２におい
て、１１２はゲート電極、１１４，２１４は半導体基板
の裏面に形成されるドレイン電極である。 【００６０】以上、本発明を実施例に基づき具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば、参考例、第１実施例にお
いてはＮチャネル型であるが、Ｐチャネル型にも適用可
能であり、又、絶縁膜５ａは酸化物（Oxide ）でなくと
もＳｉ3 Ｎ4 等の他の絶縁物（Insulator ）から成る膜
であってもよい。また、プレーナ型のＭＯＳＦＥＴだけ
でなく、特開昭６２−１２１６７号公報に開示されたよ
うな溝部を有するＭＯＳＦＥＴにも適用可能である。他
の参考例においてはＮＰＮ型であるが、ＰＮＰ型にも適
用可能である。又、Ｎ+ 型シリコン基板１ｂをＰ型のシ
リコン基体に変更した導電変調型ＭＯＳＦＥＴ（特開昭
６０−１９６９７４号公報）等にも本発明は適用可能で
ある。 【００６１】 【発明の効果】主電流部としての第１のＭＯＳＦＥＴ素
子における第１のベース領域（２）と、電流検出部とし
ての第２のＭＯＳＦＥＴ素子における第２のベース領域
（１３）とが電気的に接続されているため、第１のベー
ス領域と第２のベース領域との間での電位差の変動をな
くすことができる。この結果、信号取り出し電極からの
電気信号に基づき、第１のＭＯＳＦＥＴ素子に流れる通
電電流を検出する際、その検出精度が低下することを防
止できる。
【図面の簡単な説明】
【図１】参考例である縦型のＭＯＳＦＥＴの断面図であ
る。 【図２】他の参考例である縦型のバイポーラトランジス
タの断面図である。 【図３】従来の縦型のＭＯＳＦＥＴの断面図である。 【図４】図１および図６におけるＭＯＳＦＥＴを用いる
電気回路図である。 【図５】図４における電気回路の作動を説明する波形図
である。 【図６】第１実施例における縦型のＭＯＳＦＥＴの断面
図である。 【図７】図２におけるバイポーラトランジスタを用いた
電気回路図である。 【図８】図７における電気回路の作動を説明する波形図
である。 【図９】パワートランジスタとその信号処理回路の具体
的な構成の一例の上面図である。 【図１０】図９における等価回路図である。 【図１１】パワートランジスタとその信号処理回路の具
体的な構成の他の例の上面図である。 【図１２】図１１における等価回路図である。 【符号の説明】 １ａ……Ｎ- 型シリコン基体，１ｂ……Ｎ+ 型シリコン
基体，２……Ｐ型領域，３……Ｎ+ 型領域，４……チャ
ネル部，５……絶縁膜，６ａ……ゲート電極，６ｂ……
ベース電極，７ａ……ソース電極，７ｂ……エミッタ電
極，８……プローブ電極，１０……プローブ領域，１２
……空乏層，１３……Ｐ型シールド領域，１４……プロ
ーブチャネル部，１５……シールド電極。
る。 【図２】他の参考例である縦型のバイポーラトランジス
タの断面図である。 【図３】従来の縦型のＭＯＳＦＥＴの断面図である。 【図４】図１および図６におけるＭＯＳＦＥＴを用いる
電気回路図である。 【図５】図４における電気回路の作動を説明する波形図
である。 【図６】第１実施例における縦型のＭＯＳＦＥＴの断面
図である。 【図７】図２におけるバイポーラトランジスタを用いた
電気回路図である。 【図８】図７における電気回路の作動を説明する波形図
である。 【図９】パワートランジスタとその信号処理回路の具体
的な構成の一例の上面図である。 【図１０】図９における等価回路図である。 【図１１】パワートランジスタとその信号処理回路の具
体的な構成の他の例の上面図である。 【図１２】図１１における等価回路図である。 【符号の説明】 １ａ……Ｎ- 型シリコン基体，１ｂ……Ｎ+ 型シリコン
基体，２……Ｐ型領域，３……Ｎ+ 型領域，４……チャ
ネル部，５……絶縁膜，６ａ……ゲート電極，６ｂ……
ベース電極，７ａ……ソース電極，７ｂ……エミッタ電
極，８……プローブ電極，１０……プローブ領域，１２
……空乏層，１３……Ｐ型シールド領域，１４……プロ
ーブチャネル部，１５……シールド電極。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 斉藤 博彦
愛知県刈谷市昭和町１丁目１番地 株式
会社デンソー内
(72)発明者 原 邦彦
愛知県刈谷市昭和町１丁目１番地 株式
会社デンソー内
(56)参考文献 特許2917960（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/8234
H01L 27/088
Claims (1)
- (57)【特許請求の範囲】 （１） ドレインに接続された基板（１ａ、１ｂ）に形
成され、該基板の表面側にゲート（６ａ）、チャネルを
形成する第１のベース領域（２）、及び該第１のベース
領域に形成されたソース（３）を有する第１のＭＯＳＦ
ＥＴ素子と、 前記基板の表面側にゲート（６ａ）、チャネルを形成す
る第２のベース領域（１３）、該第２のベース領域に形
成されたソース（１０）、及び該ソースに接続された信
号取り出し電極（８ａ）を有し、前記第１のＭＯＳＦＥ
Ｔ素子に流れる通電電流に応じた電気信号を前記信号取
り出し電極から取り出し可能な第２のＭＯＳＦＥＴ素子
と、 前記信号取り出し電極に接続され、前記通電電流が所定
値より大きい旨の電気信号が検出されると、前記第１の
ＭＯＳＦＥＴ素子の前記ゲートに印加されるゲート電圧
を小さくして、前記通電電流の増大を抑制する抑制回路
（２２２、２２３、２２４）とを備え、更に前記第１の
ベース領域（２）の電位に対する前記第２のベース領域
（１３）の電位を固定する電位設定手段（７ａ、１５）
を備えることを特徴とする半導体装置。 （２） 前記抑制回路は、前記信号取り出し電極（Ｐ）
と前記第１のＭＯＳＦＥＴ素子の前記ソース（Ｓ）との
間に接続された抵抗手段（２２４）を備え、該抵抗手段
の両端の電位差が所定値（Ｖｒｅｆ）よりも大きい場
合、前記通電電流が所定値より大きいと判断して前記第
１のＭＯＳＦＥＴ素子の前記ゲートに印加されるゲート
電圧を小さくすることを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35921798A JP3196746B2 (ja) | 1986-03-21 | 1998-12-17 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-64511 | 1986-03-21 | ||
| JP6451186 | 1986-03-21 | ||
| JP35921798A JP3196746B2 (ja) | 1986-03-21 | 1998-12-17 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10159997A Division JP2917960B2 (ja) | 1986-03-21 | 1997-04-18 | 電流検出機能付半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11243202A JPH11243202A (ja) | 1999-09-07 |
| JP3196746B2 true JP3196746B2 (ja) | 2001-08-06 |
Family
ID=26405616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35921798A Expired - Lifetime JP3196746B2 (ja) | 1986-03-21 | 1998-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196746B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4852876B2 (ja) * | 2005-04-27 | 2012-01-11 | トヨタ自動車株式会社 | 半導体装置 |
-
1998
- 1998-12-17 JP JP35921798A patent/JP3196746B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11243202A (ja) | 1999-09-07 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010508 |
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