JP3196746B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は通電電流の増大を抑
制する機能を有する半導体装置に関する。 【0002】 【従来の技術】従来、MOSFET(Metal Oxide Semi
conductor Field Effect Transistor)として、図3に
示すようなプレーナ型のMOSFETや、特開昭62−
12167号公報に開示されたような溝部を有するMO
SFETがある。 【0003】両者の内、図3を用いて説明すると、MO
SFETの構造は不純物濃度が高濃度であるN+ 型シリ
コン基体1bの上面に、不純物濃度が低濃度であるN-
型シリコン基体1aを積層し、N+ 型シリコン基体1b
裏面にドレイン電極を接続している。そしてN- 型シリ
コン基体1a中の所定領域に所定間隔でP型領域2(ベ
ース領域)が形成され、このP型領域2内に不純物濃度
が比較的高濃度であるN+ 型領域3(ソース領域)が形
成されている。N+ 型領域3の形成されないP型領域2
表面付近の一部をチャネル部4として、少なくともその
上にSiO2 等からなる絶縁膜5を介して多結晶シリコ
ン等からなるゲート電極6が形成される。ゲート電極6
を絶縁膜11で覆い、さらにその全体を層間絶縁膜9で
覆う。そして、N+ 型領域3及びP型領域2に接続する
アルミニウム膜等からなるソース電極7が形成されてい
る。一般的に、図3に示されたMOSFETが数百〜数
千個並列接続されて、大電流のスイッチングをしてい
る。 【0004】上記のようなMOSFETにおいて、通電
電流(MOSFETのソース電極とドレイン電極との間
を流れる電流)を検出する手段として、特開昭60−9
4772号公報に示されたように、複数のMOSFET
のうちの一部を分離して電流検出部とし、その電流検出
部に流れる電流を検出することで、複数のMOSFET
のうちの他部のMOSFET(以下、主電流部という)
に流れる電流を検出する手段が知られている。これは、
ソース領域及びベース領域に接続するソース電極の一部
を分離し、分離されたソース電極とドレイン電極との間
に流れる電流を検出するものである。 【0005】そして、上記半導体装置の用途として、電
流検出部で検出された電流に基づき、主電流部の通電電
流が異常上昇することを抑制する構成が考えられる。 【0006】一方、特開昭60−94772号公報のよ
うに複数のMOSFETのうちの一部を分離して電流検
出部とし、その電流検出部の電位を検出することで、主
電流部に流れる電流を検出する手段も考えられ、その場
合にも、電流検出部で検出された電位に基づき、主電流
部の通電電流が異常上昇することを抑制する構成が考え
られる。 【0007】 【発明が解決しようとする課題】しかしながら、特開昭
60−94772号公報に示されたMOSFETにおい
ては、電流検出部を構成するソース電極だけでなくベー
ス領域も、主電流部を構成するベース領域と分離される
ことになる。ここで、電流検出部に接続される電流検出
回路と、主電流部に接続される外部回路(例えば、モー
タ等)とは独立に作動しているため、それらの各電位が
変動する可能性がある。そして各電位の変動により、電
流検出部のソース電極と主電流部のソース電極との電位
差が変動する。このソース電極間の変動に伴い、結果と
して電流検出部のベース領域と主電流部のベース領域の
電位差も変動することになる。この場合、電流検出部の
ゲート電極・ベース領域の電位差と、主電流部のゲート
電極・ベース領域の電位差との関係が変動する。ゲート
電極・ベース領域の電位差の変動は、チャネルの形成を
変動させるため、そのチャネルでの抵抗、すなわちオン
抵抗を変動させる。従って、電流検出部のチャネルでの
オン抵抗と主電流部のチャネルでのオン抵抗の関係も変
動する。この各オン抵抗の変動により、電流検出部で検
出される主電流部電流の検出精度が低下する。この結
果、例えば、電流検出部で検出された電流に基づいて主
電流部の通電電流が異常上昇することを抑制する構成を
採った場合、その通電電流の異常上昇が精度良く検出で
きないという問題がある。 【0008】一方、電流検出部の電位を検出することで
主電流部に流れる電流を検出するものにおいても、電流
検出部のベース領域と主電流部のベース領域の電位差の
変動により、電流検出部での検出電位の精度が低下し、
結果、電流検出部で検出される主電流部電流の検出精度
が低下するという問題がある。この結果、同様に、電流
検出部で検出された電位に基づいて主電流部の通電電流
が異常上昇することを抑制する構成を採った場合、その
通電電流の異常上昇が精度良く検出できないという問題
がある。 【0009】本願は上記問題に鑑みてなされたもので、
その目的は、複数のMOSFETのうちの一部を分離し
て電流検出部とし、その電流検出部からの電気信号を検
出することで主電流部の通電電流の異常上昇を抑制可能
な半導体装置において、その通電電流の異常上昇を精度
良く検出できる半導体装置を得ることである。 【0010】 【課題を解決するための手段】上記の目的を達成する為
に構成された特許請求の範囲第1項記載の発明は、ドレ
インに接続された基板(1a、1b)に形成され、該基
板の表面側にゲート(6a)、チャネルを形成する第1
のベース領域(2)、及び該第1のベース領域に形成さ
れたソース(3)を有する第1のMOSFET素子と、
前記基板の表面側にゲート(6a)、チャネルを形成す
る第2のベース領域(13)、該第2のベース領域に形
成されたソース(10)、及び該ソースに接続された信
号取り出し電極(8a)を有し、前記第1のMOSFE
T素子に流れる通電電流に応じた電気信号を前記信号取
り出し電極から取り出し可能な第2のMOSFET素子
と、前記信号取り出し電極に接続され、前記通電電流が
所定値より大きい旨の電気信号が検出されると、前記第
1のMOSFET素子の前記ゲートに印加されるゲート
電圧を小さくして、前記通電電流の増大を抑制する抑制
回路(222、223、224)とを備え、更に前記第
1のベース領域(2)の電位に対する前記第2のベース
領域(13)の電位を固定する電位設定手段(7a、1
5)を備えることを特徴としている。 【0011】特許請求の範囲第1項記載の本発明によれ
ば、主電流部としての第1のMOSFET素子における
第1のベース領域(2)の電位に対する、電流検出部と
しての第2のMOSFET素子における第2のベース領
域(13)の電位を固定する電位設定手段(7a、1
5)を備えているため、第1のベース領域と第2のベー
ス領域間での電位差の変動をなくすことができる。この
結果、通電電流が所定値より大きい旨の電気信号を精度
良く検出することができ、主電流部としての第1のMO
SFET素子の通電電流の増大を精度良く抑制できる。 【0012】特許請求の範囲第2項記載の発明によれ
ば、抑制回路は、前記信号取り出し電極(P)と前記第
1のMOSFET素子の前記ソース(S)との間に接続
された抵抗手段(224)を備え、該抵抗手段の両端の
電位差が所定値(Vref)よりも大きい場合、前記通
電電流が所定値より大きいと判断して前記第1のMOS
FET素子の前記ゲートに印加されるゲート電圧を小さ
くすることを特徴としている。これにより、通電電流の
増大を更に精度良く抑制できる。 【0013】 【0014】 【0015】 【実施例】以下、本発明を図面に示す参考例及び実施例
により詳細に説明する。 【0016】図1、図2、図7、図8において本発明の
参考例を示し、図4ないし図6、図9ないし図12にお
いて本発明の実施例を示す。 【0017】(参考例)図1に本発明を縦型のMOSF
ETに採用した参考例の断面図を示す。図において、図
3に示したMOSFETと同一構成部分には同一符号を
付してその説明は省略する。そうでない符号において、
10はN- 型シリコン基体1aの不純物濃度より高濃度
の不純物濃度を有し、P型領域2間のN- 型シリコン基
板1a内、又は、素子周辺部のN- 型シリコン基板1a
内(図は前者)に所定の拡散深さで拡散されるプローブ
領域である。そして、このプローブ領域10と電気接続
してアルミニウム膜等から成るプローブ電極8が形成さ
れている。 【0018】従って、この両者が形成されている為に主
表面上の構成が図3とは異なっており、ゲート電極6a
は少なくともチャネル部4の上でプローブ領域10の上
にかからない部分に絶縁膜5aを介して形成されてお
り、絶縁膜11a及び層間絶縁膜9aもその部分のみを
覆っている。そして、ソース電極7aはプローブ電極8
と電気的に絶縁されるように形成されている。尚、プロ
ーブ領域10が形成されていなくても、プローブ電極8
が形成されておれば効果のあるものであるが、プローブ
領域10を形成する事によってプローブ電極8の接触性
が向上する。 【0019】次に、上記構成のMOSFETによりドレ
イン電流を検出する様子を図4及び図5を用いて説明す
る。図4に上記のMOSFETを用いた電気回路図を示
す。図において、59は本参考例のMOSFETを示す
シンボルであり、ドレインD、ゲートG、ソースSに新
たにプローブPを追加した4端子となっており、このプ
ローブPは前記プローブ電極8を意味する。 【0020】次に、図4における電気回路の作動を図5
に示す波形図により説明する。時刻t0 においてスイッ
チ51がOFF→ONに変化すると、図5(1)に示すゲ
ート印加電圧VG は0→V10に変化する。ここで、V10
はMOSFET59をONさせるのに充分高く設定され
た電圧であり、時刻t0 においてMOSFET59はO
FF→ONに変化する。図5(2)に示すドレイン電流I
D は時刻t0 以降、時間の経過とともに0から単調増加
する。本実施例において、MOSFET59はNチャネ
ル型であるから、該ドレイン電流ID のキャリアは電子
であり、電子はソース端子Sからドレイン端子Dの方向
に流れる。 【0021】この電子の流れに注目すると、図1におい
て、N+ 型領域3からチャネル部4に流入した電子はプ
ローブ領域10の近傍を通過してN- 型シリコン基体1
a、N+ シリコン基体1bを通りドレインDに達する。
ここで、チャネル部4を電子が通過する時に生じる電圧
降下がプローブ領域10とN+ 型領域3の電位差VPSと
して現われる。すなわち、チャネル抵抗Rch、ドレイン
電流ID を用いてプローブ・ソース間電圧VPSは次式で
表される。 【0022】 【数1】VPS=ID ×Rch チャネル抵抗Rchは一定なので、数1式よりVPSはID
に比例し、図5(2),(4)に示すように、MOSFET5
9のオン(例えば、t0 〜t1 )の期間はVPSとID の
波形は相似形になる。従って、プローブ・ソース間電圧
VPSを計測すれば数1式を用いてドレイン電流ID を検
知することができる。 【0023】時刻t1 においてスイッチ51がON→O
FFに変化すると、図5(1)に示すゲート印加電圧VG
はV10→0に変化する。本実施例ではMOSFET59
はエンハンスメント型に設定されており、VG =0の時
はOFFするため、時刻t1においてMOSFET59
はON→OFFに変化する。この結果、図5(2)に示す
ドレイン電流ID は時刻t1 において最大値I10をとっ
た後、0まで急激減少する。 【0024】またこの時、図5(3)に示すドレイン・ソ
ース間電圧VDSはV20から急上昇し、フライバックパル
スVP が発生した後、直流電源55の電圧V21まで低下
して安定する。すなわち、時刻t1 以降はドレイン・ソ
ース間電圧VDSは高い電圧値になっているが、この時図
1に示すように、N- 型シリコン基体1aとP型領域2
との間のPN接合に生じる空乏層12がN- 型シリコン
基体1a内に主に広がっており、この空乏層12により
プローブ領域10が周囲から電気的に絶縁される。 【0025】従って、例えばt1 〜t2 の期間は図5
(4)に示すプローブ・ソース間電圧VP Sは0になる。こ
こで、空乏層12がプローブ領域10を完全に覆う事が
できるように、N- 型シリコン基体1aの不純物は十分
低濃度にした方がよく、又、他の配慮として、P型領域
2の間隔を狭くしてもよい。 【0026】以上説明した如く、参考例によれば、プロ
ーブ・ソース間電圧VPSは忠実にドレイン電流ID に比
例した電圧になり、ドレイン電流ID が0の時はドレイ
ン・ソース間電圧VDSが0でない時でも空乏層12の絶
縁効果によりプローブ・ソース間電圧VPSが0になり、
正確なドレイン電流ID の検出ができるという効果があ
る。 【0027】(第1実施例)次に、本発明の第1実施例
の断面図を図6に示す。 【0028】本実施例は、複数のMOSFETのうちの
一部を分離して電流検出部とし、その電流検出部からの
電気信号を検出することで主電流部に流れる電流を検出
するものであり、電気信号として電位信号を検出するも
のである。以下に詳細を説明する。 【0029】図6において、MOSFETの構造は不純
物濃度が高濃度であるN+ 型シリコン基体1bの上面
に、不純物濃度が低濃度であるN- 型シリコン基体1a
を積層して半導体基板(半導体基板)を構成し、N+ 型
シリコン基体1b裏面にドレイン電極(D)(ドレイ
ン)を接続している。 【0030】そして、主電流部(第1のMOSFET素
子)として、N- 型シリコン基体1a中の所定領域に所
定間隔でP型領域2(第1のベース領域)が形成され、
このP型領域2内に不純物濃度が比較的高濃度であるN
+ 型領域3(第1のMOSFET素子におけるソース)
が形成されている。N+ 型領域3の形成されないP型領
域2表面付近の一部をチャネル部4として、少なくとも
その上にSiO2 等からなる絶縁膜5を介して多結晶シ
リコン等からなるゲート電極6(ゲート)が形成され
る。ゲート電極6を絶縁膜11で覆い、さらにその全体
を層間絶縁膜9で覆う。そして、N+ 型領域3及びP型
領域2に接続するアルミニウム膜等からなるソース電極
7a(第1のMOSFET素子におけるソース)が形成
されている。 【0031】また、電流検出部(第2のMOSFET素
子)として、N- 型シリコン基体1aの表面上でP型領
域2間に離間した位置にP型シールド領域13(第2の
ベース領域)を拡散し、このP型シールド領域13内に
プローブ領域10(第2のMOSFET素子におけるソ
ース)を形成する。そして、プローブ領域10の形成さ
れないP型シールド領域13表面付近の一部をプローブ
チャネル部14として、その上にSiO2 等からなる絶
縁膜5aを介して多結晶シリコン等からなるゲート電極
6aをチャネル部4上からプローブチャネル部14上ま
で延長する。 【0032】また、P型シールド領域13の表面上にア
ルミニウム膜等からなるシールド電極15(電位設定電
極)を設け、プローブ領域10の表面上にアルミニウム
膜等からなるプローブ電極8a(信号取り出し電極)を
その両者の電極が電気的に絶縁されるように設けた構造
をしており、シールド電極15はソース電極7aに電気
接続されている。本実施例では、プローブ電極8aはプ
ローブ領域10とのみ接続されている。尚、P型シール
ド領域13はP型領域2と同時に、同じ拡散工程で形成
可能である。 【0033】ここで、シールド電極15(電位設定電
極)は、ソース電極7aを介して、P型シールド領域1
3(第2のベース領域)の電位とP型領域2(第1のベ
ース領域)の電位を所定の関係(本実施例では等電位)
に設定するものである。 【0034】この第1実施例によっても、上記の参考例
と同様の効果が得られる。その内容を図4乃至図6を用
いて説明する。ただし、図4に図示のMOSFET59
は図6に図示の第1実施例のMOSFETとする。ま
た、図4、図5の説明において、前述した参考例と重複
する部分は省略して説明する。 【0035】参考例と同様に、時刻t0 でスイッチ51
がOFF→ONに変化すると、ゲート電極6aに電圧V
1 0が印加されてMOSFET59はONし、チャネル
部4に導電路が形成されてドレイン電流ID が流れ始め
る。図6に示すMOSFET59においてドレイン電流
ID のキャリアは電子であり、この電子はN+ 型領域3
からチャネル部4に流入し、このチャネル部4を通過し
てN- 型シリコン基体1aに達すると、ゲート電極6a
直下で流れの向きをN+ 型シリコン基体1bの方向へ変
えて、N- 型シリコン基体1a、N+ 型シリコン基体1
bを順次通過してドレインDに達する。 【0036】ここで、ゲート電極6aに電圧V10が印加
されると、ゲート電極6aはチャネル4だけでなく、プ
ローブチャネル部14もONさせる。これにより、N-
型シリコン基体1aのゲート電極6a直下の部分の電位
を、プローブ領域10及びプローブチャネル部14を経
由して検知することができる。すなわち、チャネル4か
らN- 型シリコン基体1aに流入した電子の電位がプロ
ーブ領域10で検知できるものであり、前述した参考例
と同様に、チャネル4を電子が通過する時に生じる電圧
降下がプローブ領域10とN+ 型領域3の電位差VPSと
して現われ、V PSからドレイン電流ID が検知できる。 【0037】次に、時刻t1 においてスイッチ51がO
N→OFFに変化すると、ゲート電極6aに印加される
電圧が0になり、MOSFET59はOFFし、チャネ
ル部4の導電路を消滅させて通電しなくするので、ドレ
イン電流ID は急減少し0に至る。そして時刻t1 以降
(t1 〜t2 )はドレイン電流ID は0である。 【0038】ここで、ゲート電極6aの印加電圧が0に
なるとゲート電極6aはチャネル部4のみならず、プロ
ーブチャネル部14も共に導電路を消滅させて通電しな
くなる。すなわち、t1 〜t2 の期間はプローブ領域1
0はN- 型シリコン基体1aと電気的に接続する導電路
を失い、ソース電極7a(N+ 型領域3)に電気的接続
されたシールド電極15(P型シールド領域13)によ
り周囲から電気的に絶縁される。この結果、t1 〜t2
の期間においてプローブ領域10とN+ 型領域3の電位
差VPSは、図5(4)に示すよう0になる。 【0039】ここで、プローブ領域10は空乏層12と
P型シールド領域13にてドレインDに対して二重に絶
縁されており、前述した参考例における空乏層12のみ
による絶縁に比較して第1実施例の方がより確実に絶縁
することができ、t1 〜t2におけるVPSを正確に0に
することができる。 【0040】以上説明した如く、第1実施例によれば、
プローブ・ソース間電圧VPSは忠実にドレイン電流ID
に比例した電圧になり、ドレイン電流ID が0の時はド
レイン・ソース間電圧VDSが0でない時でも空乏層12
とP型シールド領域13の絶縁効果によりVPSが0にな
り、より正確なドレイン電流ID の検出ができるという
効果がある。 【0041】又、第1実施例ではシールド電極15は接
地電位であるソース電極7aに電気接続されているの
で、リーク電流、P型シールド領域13とドレインDと
の間に存在する漂遊容量(Stray Capacitor )によるド
レイン電位の影響はその電気的経路によりバイパスさ
れ、プローブ電極8aには影響を及ぼさない。従ってハ
イ・インピーダンス(High−Impedance )における使用
も良好であり高感度の検出ができる。また非通電時に
は、電流通過経路となるN- 型シリコン基体1aとプロ
ーブ領域10とを遮断するため、ソース電極7aまたは
ドレイン電極Dからフライバックパルスが発生した場合
においても電位検出回路(図示せず)を保護することが
できる。 【0042】シールド電極15(電位設定電極)によ
り、P型シールド領域13(第2のベース領域)の電位
とP型領域2(第1のベース領域)の電位が所定の関係
(本実施例では等電位)に設定されているため、P型シ
ールド領域13(第2のベース領域)とP型領域2(第
1のベース領域)との電位差の変動をなくすことができ
る。この結果、プローブ電極8aからの電位信号(電気
信号)に基づき、ソース電極7a・ドレイン電極D間に
流れる電流(通電電流)を検出する際、その検出精度が
低下することを防止できる。 【0043】更に、チャネル部4とプローブチャネル部
14とが対向していることで、実際に電流が通過してい
るチャネル部4の近傍のN- 型シリコン基体1aの電位
を、プローブチャネル部14を介して精度良く検出する
ことができる。尚、第1実施例において、P型シールド
領域13はP型領域2と同じ拡散工程にて形成すれば同
一寸法に形成可能であるが、その寸法は何ら限定される
事はない。 【0044】(他の参考例)図2は、本発明を縦型のバ
イポーラトランジスタ(以下「BPT」という)に採用
した他の参考例の断面図である。 【0045】図において、本実施例ではN- 型及びN+
型シリコン基体1a,1bをコレクタとしており、N-
シリコン基体1a中の所定領域に所定間隔で、ベース電
極6bに電気接続するP型領域2aを拡散してベースと
し、このP型領域2内にエミッタ電極7bに電気接続
し、その不純物濃度が比較的高濃度であるN+ 型領域3
aを拡散してエミッタとしている。ここでP型領域2a
の表面付近4aの厚さd′は後述する理由から底部付近
の厚さd以下となっている。 【0046】そして、P型領域2a間N- 型シリコン基
体1a内、又は素子周辺部のN- 型シリコン基体1a内
(図は前者)に所定の拡散深さで拡散され、N- 型シリ
コン基体1aの不純物濃度より高濃度の不純物濃度でプ
ローブ領域10を形成する。又、アルミニウム膜等から
なるプローブ電極8をそのプローブ領域10に電気接続
する。尚、5bはSi酸化膜等の絶縁膜である。 【0047】次に、本参考例によりコレクタ電流(本発
明でいう通電電流)を検出する様子を図7および図8を
用いて説明する。図7は本参考例のBPTを適用した電
気回路図であり、BPTを60で示すシンボルで表す。
すなわち、コレクタC、ベースB、エミッタEと新たに
プローブPが追加された4端子を備えた半導体装置のシ
ンボルであり、このプローブPは前記プローブ電極8を
意味する。図7に示す電気回路の構成は、前述した図4
に図示の参考例の電気回路の構成とほとんど同じであ
り、図4と対応する部分は図4と同一符号を付してあ
り、その説明は省略する。対応しない部分は図4のMO
SFET59が本参考例のBPT60に変更されたこと
と、ベース入力抵抗61が追加されたことのみである。 【0048】上記構成における各部波形図を図8に示
す。図8も前述した参考例の各部波形図の図5と同様で
あり、異なる点は半導体装置がMOSFET59からB
PT60に変更になったことに伴って、端子名称が変更
になったことと、MOSFET59においてはゲート印
加電圧VG で制御するのに対してBPT60においては
ベース電流Ibで制御することが異なる点である。図7、
図8の説明において、前述した参考例と重視する部分は
省略し、とくにBPT60のプローブ・エミッタ間電圧
VPEが図8(4)に示す波形になり、図8(2)に示すコレク
タ電流IC の波形と相似であり、プローブ・エミッタ間
電圧VPEよりコレクタ電流IC が検知できることを次に
説明する。 【0049】図2に図示のBPT60において、キャリ
アである電子はN+ 型領域3aからP型領域2aに注入
し、そしてN- 型およびN+ 型シリコン基体1a、1b
に達する。ここで、P型領域2aの表面付近4aの厚さ
d′は電流が表面付近4aを流れ易くする為に底部付近
の厚さd以下となっている。又、底部付近の厚さdはB
PTの特性を良くする為に薄く設計されている。これは
表面付近4aを流れた電子がプローブ領域10の近傍を
通過するようにする為である。 【0050】そして、表面付近4aの導電抵抗RC (前
記参考例におけるチャネル抵抗Rchに相当)による電圧
降下をプローブ・エミッタ間電圧VPEとして検出する事
によって、このプローブ・エミッタ間電圧VPEが参考例
の数1式と同様の関係(本参考例の場合、VPE=IC ×
RC )に従うため、プローブ・エミッタ間電圧VPEから
コレクタ電流IC が検出できる。また、BPT60がO
FF時は参考例と同様に図2に示すように空乏層12が
成長してプローブ領域10を周囲から電気的に絶縁する
ため、プローブ・エミッタ間電圧VPEは0になる。 【0051】以上説明した如く、本参考例によれば、プ
ローブ・エミッタ間電圧VPEはコレクタ電流IC に比例
した電圧になり、コレクタ電流IC が0のときはコレク
タ・エミッタ間電圧VCEが0でない時でも空乏層12の
絶縁効果によりVPEが0になり、正確なコレクタ電流I
C が検出できるという効果がある。 【0052】尚、本参考例において、プローブ領域10
を第1実施例で示したようなP型シールド領域で周囲か
ら電気的に絶縁すれば、さらにより正確なコレクタ電流
検出が可能になる。すなわち、本発明は第1実施例で説
明したMOSFETに限られたものではなく、他の参考
例に示したようなBPTにも適用可能である。 【0053】次に、本発明の電流検出機能付半導体装置
を採用したパワートランジスタ(例えば、パワーMOS
FET)と、その信号処理回路の具体的な構成を図9乃
至図12を用いて説明する。 【0054】図9及び図10はその一例であり、電流検
出した信号をオペアンプにて増幅して出力する機能を組
込んだ例である。そして、図9は本例の各々の素子の具
体的な配置を表わす上面図、図10はその等価回路図で
ある。 【0055】図に示すように、同一半導体基板100上
にパワーMOSFETが形成される電力制御部110
と、その信号を増幅処理する信号処理部120が配置さ
れる。そして、前述の図1あるいは図6に示すような構
成のプローブ電極113と、ソース電極111との間に
発生した電気信号は負荷抵抗122を経て、オペアンプ
121に入力され、抵抗127,128により決定され
る増幅率で増幅されて出力端子129から出力される。 【0056】図11及び図12は他の例であり、電流検
出した信号をオペアンプで増幅して出力すると同時に、
コンパレータで設定値と比較し、その信号が設定値より
大きい時は素子の破壊防止のために自己遮断する機能を
組込んだ例である。そして、図11は本例の各々の素子
の具体的な配置を表わす平面図、図12はその等価回路
である。 【0057】図に示すように、同一半導体基板200上
に電力制御部210と、その信号を増幅、比較等の処理
を行なう信号処理部220が配置される。 【0058】そして、プローブ電極213とソース電極
211との間に発生した電気信号は負荷抵抗224を経
て、オペアンプ221とコンパレータ222にそれぞれ
入力される。 【0059】オペアンプ221では上記の例と同様に抵
抗227,228により決定される増幅率で増幅され、
出力端子229から出力される。一方、コンパレータ2
22では比較電圧Vref により設定された電流値よりも
大きいと判断したときはそのコンパレータ222の出力
がローレベルからハイレベルに変化してMOSトランジ
スタ223がON状態となり、電力制御部210のゲー
ト電極212を接地電位にしてその作動を強制的に停止
させ、破壊防止を行なう。尚、図9乃至図12におい
て、112はゲート電極、114,214は半導体基板
の裏面に形成されるドレイン電極である。 【0060】以上、本発明を実施例に基づき具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば、参考例、第1実施例にお
いてはNチャネル型であるが、Pチャネル型にも適用可
能であり、又、絶縁膜5aは酸化物(Oxide )でなくと
もSi3 N4 等の他の絶縁物(Insulator )から成る膜
であってもよい。また、プレーナ型のMOSFETだけ
でなく、特開昭62−12167号公報に開示されたよ
うな溝部を有するMOSFETにも適用可能である。他
の参考例においてはNPN型であるが、PNP型にも適
用可能である。又、N+ 型シリコン基板1bをP型のシ
リコン基体に変更した導電変調型MOSFET(特開昭
60−196974号公報)等にも本発明は適用可能で
ある。 【0061】 【発明の効果】主電流部としての第1のMOSFET素
子における第1のベース領域(2)と、電流検出部とし
ての第2のMOSFET素子における第2のベース領域
(13)とが電気的に接続されているため、第1のベー
ス領域と第2のベース領域との間での電位差の変動をな
くすことができる。この結果、信号取り出し電極からの
電気信号に基づき、第1のMOSFET素子に流れる通
電電流を検出する際、その検出精度が低下することを防
止できる。
制する機能を有する半導体装置に関する。 【0002】 【従来の技術】従来、MOSFET(Metal Oxide Semi
conductor Field Effect Transistor)として、図3に
示すようなプレーナ型のMOSFETや、特開昭62−
12167号公報に開示されたような溝部を有するMO
SFETがある。 【0003】両者の内、図3を用いて説明すると、MO
SFETの構造は不純物濃度が高濃度であるN+ 型シリ
コン基体1bの上面に、不純物濃度が低濃度であるN-
型シリコン基体1aを積層し、N+ 型シリコン基体1b
裏面にドレイン電極を接続している。そしてN- 型シリ
コン基体1a中の所定領域に所定間隔でP型領域2(ベ
ース領域)が形成され、このP型領域2内に不純物濃度
が比較的高濃度であるN+ 型領域3(ソース領域)が形
成されている。N+ 型領域3の形成されないP型領域2
表面付近の一部をチャネル部4として、少なくともその
上にSiO2 等からなる絶縁膜5を介して多結晶シリコ
ン等からなるゲート電極6が形成される。ゲート電極6
を絶縁膜11で覆い、さらにその全体を層間絶縁膜9で
覆う。そして、N+ 型領域3及びP型領域2に接続する
アルミニウム膜等からなるソース電極7が形成されてい
る。一般的に、図3に示されたMOSFETが数百〜数
千個並列接続されて、大電流のスイッチングをしてい
る。 【0004】上記のようなMOSFETにおいて、通電
電流(MOSFETのソース電極とドレイン電極との間
を流れる電流)を検出する手段として、特開昭60−9
4772号公報に示されたように、複数のMOSFET
のうちの一部を分離して電流検出部とし、その電流検出
部に流れる電流を検出することで、複数のMOSFET
のうちの他部のMOSFET(以下、主電流部という)
に流れる電流を検出する手段が知られている。これは、
ソース領域及びベース領域に接続するソース電極の一部
を分離し、分離されたソース電極とドレイン電極との間
に流れる電流を検出するものである。 【0005】そして、上記半導体装置の用途として、電
流検出部で検出された電流に基づき、主電流部の通電電
流が異常上昇することを抑制する構成が考えられる。 【0006】一方、特開昭60−94772号公報のよ
うに複数のMOSFETのうちの一部を分離して電流検
出部とし、その電流検出部の電位を検出することで、主
電流部に流れる電流を検出する手段も考えられ、その場
合にも、電流検出部で検出された電位に基づき、主電流
部の通電電流が異常上昇することを抑制する構成が考え
られる。 【0007】 【発明が解決しようとする課題】しかしながら、特開昭
60−94772号公報に示されたMOSFETにおい
ては、電流検出部を構成するソース電極だけでなくベー
ス領域も、主電流部を構成するベース領域と分離される
ことになる。ここで、電流検出部に接続される電流検出
回路と、主電流部に接続される外部回路(例えば、モー
タ等)とは独立に作動しているため、それらの各電位が
変動する可能性がある。そして各電位の変動により、電
流検出部のソース電極と主電流部のソース電極との電位
差が変動する。このソース電極間の変動に伴い、結果と
して電流検出部のベース領域と主電流部のベース領域の
電位差も変動することになる。この場合、電流検出部の
ゲート電極・ベース領域の電位差と、主電流部のゲート
電極・ベース領域の電位差との関係が変動する。ゲート
電極・ベース領域の電位差の変動は、チャネルの形成を
変動させるため、そのチャネルでの抵抗、すなわちオン
抵抗を変動させる。従って、電流検出部のチャネルでの
オン抵抗と主電流部のチャネルでのオン抵抗の関係も変
動する。この各オン抵抗の変動により、電流検出部で検
出される主電流部電流の検出精度が低下する。この結
果、例えば、電流検出部で検出された電流に基づいて主
電流部の通電電流が異常上昇することを抑制する構成を
採った場合、その通電電流の異常上昇が精度良く検出で
きないという問題がある。 【0008】一方、電流検出部の電位を検出することで
主電流部に流れる電流を検出するものにおいても、電流
検出部のベース領域と主電流部のベース領域の電位差の
変動により、電流検出部での検出電位の精度が低下し、
結果、電流検出部で検出される主電流部電流の検出精度
が低下するという問題がある。この結果、同様に、電流
検出部で検出された電位に基づいて主電流部の通電電流
が異常上昇することを抑制する構成を採った場合、その
通電電流の異常上昇が精度良く検出できないという問題
がある。 【0009】本願は上記問題に鑑みてなされたもので、
その目的は、複数のMOSFETのうちの一部を分離し
て電流検出部とし、その電流検出部からの電気信号を検
出することで主電流部の通電電流の異常上昇を抑制可能
な半導体装置において、その通電電流の異常上昇を精度
良く検出できる半導体装置を得ることである。 【0010】 【課題を解決するための手段】上記の目的を達成する為
に構成された特許請求の範囲第1項記載の発明は、ドレ
インに接続された基板(1a、1b)に形成され、該基
板の表面側にゲート(6a)、チャネルを形成する第1
のベース領域(2)、及び該第1のベース領域に形成さ
れたソース(3)を有する第1のMOSFET素子と、
前記基板の表面側にゲート(6a)、チャネルを形成す
る第2のベース領域(13)、該第2のベース領域に形
成されたソース(10)、及び該ソースに接続された信
号取り出し電極(8a)を有し、前記第1のMOSFE
T素子に流れる通電電流に応じた電気信号を前記信号取
り出し電極から取り出し可能な第2のMOSFET素子
と、前記信号取り出し電極に接続され、前記通電電流が
所定値より大きい旨の電気信号が検出されると、前記第
1のMOSFET素子の前記ゲートに印加されるゲート
電圧を小さくして、前記通電電流の増大を抑制する抑制
回路(222、223、224)とを備え、更に前記第
1のベース領域(2)の電位に対する前記第2のベース
領域(13)の電位を固定する電位設定手段(7a、1
5)を備えることを特徴としている。 【0011】特許請求の範囲第1項記載の本発明によれ
ば、主電流部としての第1のMOSFET素子における
第1のベース領域(2)の電位に対する、電流検出部と
しての第2のMOSFET素子における第2のベース領
域(13)の電位を固定する電位設定手段(7a、1
5)を備えているため、第1のベース領域と第2のベー
ス領域間での電位差の変動をなくすことができる。この
結果、通電電流が所定値より大きい旨の電気信号を精度
良く検出することができ、主電流部としての第1のMO
SFET素子の通電電流の増大を精度良く抑制できる。 【0012】特許請求の範囲第2項記載の発明によれ
ば、抑制回路は、前記信号取り出し電極(P)と前記第
1のMOSFET素子の前記ソース(S)との間に接続
された抵抗手段(224)を備え、該抵抗手段の両端の
電位差が所定値(Vref)よりも大きい場合、前記通
電電流が所定値より大きいと判断して前記第1のMOS
FET素子の前記ゲートに印加されるゲート電圧を小さ
くすることを特徴としている。これにより、通電電流の
増大を更に精度良く抑制できる。 【0013】 【0014】 【0015】 【実施例】以下、本発明を図面に示す参考例及び実施例
により詳細に説明する。 【0016】図1、図2、図7、図8において本発明の
参考例を示し、図4ないし図6、図9ないし図12にお
いて本発明の実施例を示す。 【0017】(参考例)図1に本発明を縦型のMOSF
ETに採用した参考例の断面図を示す。図において、図
3に示したMOSFETと同一構成部分には同一符号を
付してその説明は省略する。そうでない符号において、
10はN- 型シリコン基体1aの不純物濃度より高濃度
の不純物濃度を有し、P型領域2間のN- 型シリコン基
板1a内、又は、素子周辺部のN- 型シリコン基板1a
内(図は前者)に所定の拡散深さで拡散されるプローブ
領域である。そして、このプローブ領域10と電気接続
してアルミニウム膜等から成るプローブ電極8が形成さ
れている。 【0018】従って、この両者が形成されている為に主
表面上の構成が図3とは異なっており、ゲート電極6a
は少なくともチャネル部4の上でプローブ領域10の上
にかからない部分に絶縁膜5aを介して形成されてお
り、絶縁膜11a及び層間絶縁膜9aもその部分のみを
覆っている。そして、ソース電極7aはプローブ電極8
と電気的に絶縁されるように形成されている。尚、プロ
ーブ領域10が形成されていなくても、プローブ電極8
が形成されておれば効果のあるものであるが、プローブ
領域10を形成する事によってプローブ電極8の接触性
が向上する。 【0019】次に、上記構成のMOSFETによりドレ
イン電流を検出する様子を図4及び図5を用いて説明す
る。図4に上記のMOSFETを用いた電気回路図を示
す。図において、59は本参考例のMOSFETを示す
シンボルであり、ドレインD、ゲートG、ソースSに新
たにプローブPを追加した4端子となっており、このプ
ローブPは前記プローブ電極8を意味する。 【0020】次に、図4における電気回路の作動を図5
に示す波形図により説明する。時刻t0 においてスイッ
チ51がOFF→ONに変化すると、図5(1)に示すゲ
ート印加電圧VG は0→V10に変化する。ここで、V10
はMOSFET59をONさせるのに充分高く設定され
た電圧であり、時刻t0 においてMOSFET59はO
FF→ONに変化する。図5(2)に示すドレイン電流I
D は時刻t0 以降、時間の経過とともに0から単調増加
する。本実施例において、MOSFET59はNチャネ
ル型であるから、該ドレイン電流ID のキャリアは電子
であり、電子はソース端子Sからドレイン端子Dの方向
に流れる。 【0021】この電子の流れに注目すると、図1におい
て、N+ 型領域3からチャネル部4に流入した電子はプ
ローブ領域10の近傍を通過してN- 型シリコン基体1
a、N+ シリコン基体1bを通りドレインDに達する。
ここで、チャネル部4を電子が通過する時に生じる電圧
降下がプローブ領域10とN+ 型領域3の電位差VPSと
して現われる。すなわち、チャネル抵抗Rch、ドレイン
電流ID を用いてプローブ・ソース間電圧VPSは次式で
表される。 【0022】 【数1】VPS=ID ×Rch チャネル抵抗Rchは一定なので、数1式よりVPSはID
に比例し、図5(2),(4)に示すように、MOSFET5
9のオン(例えば、t0 〜t1 )の期間はVPSとID の
波形は相似形になる。従って、プローブ・ソース間電圧
VPSを計測すれば数1式を用いてドレイン電流ID を検
知することができる。 【0023】時刻t1 においてスイッチ51がON→O
FFに変化すると、図5(1)に示すゲート印加電圧VG
はV10→0に変化する。本実施例ではMOSFET59
はエンハンスメント型に設定されており、VG =0の時
はOFFするため、時刻t1においてMOSFET59
はON→OFFに変化する。この結果、図5(2)に示す
ドレイン電流ID は時刻t1 において最大値I10をとっ
た後、0まで急激減少する。 【0024】またこの時、図5(3)に示すドレイン・ソ
ース間電圧VDSはV20から急上昇し、フライバックパル
スVP が発生した後、直流電源55の電圧V21まで低下
して安定する。すなわち、時刻t1 以降はドレイン・ソ
ース間電圧VDSは高い電圧値になっているが、この時図
1に示すように、N- 型シリコン基体1aとP型領域2
との間のPN接合に生じる空乏層12がN- 型シリコン
基体1a内に主に広がっており、この空乏層12により
プローブ領域10が周囲から電気的に絶縁される。 【0025】従って、例えばt1 〜t2 の期間は図5
(4)に示すプローブ・ソース間電圧VP Sは0になる。こ
こで、空乏層12がプローブ領域10を完全に覆う事が
できるように、N- 型シリコン基体1aの不純物は十分
低濃度にした方がよく、又、他の配慮として、P型領域
2の間隔を狭くしてもよい。 【0026】以上説明した如く、参考例によれば、プロ
ーブ・ソース間電圧VPSは忠実にドレイン電流ID に比
例した電圧になり、ドレイン電流ID が0の時はドレイ
ン・ソース間電圧VDSが0でない時でも空乏層12の絶
縁効果によりプローブ・ソース間電圧VPSが0になり、
正確なドレイン電流ID の検出ができるという効果があ
る。 【0027】(第1実施例)次に、本発明の第1実施例
の断面図を図6に示す。 【0028】本実施例は、複数のMOSFETのうちの
一部を分離して電流検出部とし、その電流検出部からの
電気信号を検出することで主電流部に流れる電流を検出
するものであり、電気信号として電位信号を検出するも
のである。以下に詳細を説明する。 【0029】図6において、MOSFETの構造は不純
物濃度が高濃度であるN+ 型シリコン基体1bの上面
に、不純物濃度が低濃度であるN- 型シリコン基体1a
を積層して半導体基板(半導体基板)を構成し、N+ 型
シリコン基体1b裏面にドレイン電極(D)(ドレイ
ン)を接続している。 【0030】そして、主電流部(第1のMOSFET素
子)として、N- 型シリコン基体1a中の所定領域に所
定間隔でP型領域2(第1のベース領域)が形成され、
このP型領域2内に不純物濃度が比較的高濃度であるN
+ 型領域3(第1のMOSFET素子におけるソース)
が形成されている。N+ 型領域3の形成されないP型領
域2表面付近の一部をチャネル部4として、少なくとも
その上にSiO2 等からなる絶縁膜5を介して多結晶シ
リコン等からなるゲート電極6(ゲート)が形成され
る。ゲート電極6を絶縁膜11で覆い、さらにその全体
を層間絶縁膜9で覆う。そして、N+ 型領域3及びP型
領域2に接続するアルミニウム膜等からなるソース電極
7a(第1のMOSFET素子におけるソース)が形成
されている。 【0031】また、電流検出部(第2のMOSFET素
子)として、N- 型シリコン基体1aの表面上でP型領
域2間に離間した位置にP型シールド領域13(第2の
ベース領域)を拡散し、このP型シールド領域13内に
プローブ領域10(第2のMOSFET素子におけるソ
ース)を形成する。そして、プローブ領域10の形成さ
れないP型シールド領域13表面付近の一部をプローブ
チャネル部14として、その上にSiO2 等からなる絶
縁膜5aを介して多結晶シリコン等からなるゲート電極
6aをチャネル部4上からプローブチャネル部14上ま
で延長する。 【0032】また、P型シールド領域13の表面上にア
ルミニウム膜等からなるシールド電極15(電位設定電
極)を設け、プローブ領域10の表面上にアルミニウム
膜等からなるプローブ電極8a(信号取り出し電極)を
その両者の電極が電気的に絶縁されるように設けた構造
をしており、シールド電極15はソース電極7aに電気
接続されている。本実施例では、プローブ電極8aはプ
ローブ領域10とのみ接続されている。尚、P型シール
ド領域13はP型領域2と同時に、同じ拡散工程で形成
可能である。 【0033】ここで、シールド電極15(電位設定電
極)は、ソース電極7aを介して、P型シールド領域1
3(第2のベース領域)の電位とP型領域2(第1のベ
ース領域)の電位を所定の関係(本実施例では等電位)
に設定するものである。 【0034】この第1実施例によっても、上記の参考例
と同様の効果が得られる。その内容を図4乃至図6を用
いて説明する。ただし、図4に図示のMOSFET59
は図6に図示の第1実施例のMOSFETとする。ま
た、図4、図5の説明において、前述した参考例と重複
する部分は省略して説明する。 【0035】参考例と同様に、時刻t0 でスイッチ51
がOFF→ONに変化すると、ゲート電極6aに電圧V
1 0が印加されてMOSFET59はONし、チャネル
部4に導電路が形成されてドレイン電流ID が流れ始め
る。図6に示すMOSFET59においてドレイン電流
ID のキャリアは電子であり、この電子はN+ 型領域3
からチャネル部4に流入し、このチャネル部4を通過し
てN- 型シリコン基体1aに達すると、ゲート電極6a
直下で流れの向きをN+ 型シリコン基体1bの方向へ変
えて、N- 型シリコン基体1a、N+ 型シリコン基体1
bを順次通過してドレインDに達する。 【0036】ここで、ゲート電極6aに電圧V10が印加
されると、ゲート電極6aはチャネル4だけでなく、プ
ローブチャネル部14もONさせる。これにより、N-
型シリコン基体1aのゲート電極6a直下の部分の電位
を、プローブ領域10及びプローブチャネル部14を経
由して検知することができる。すなわち、チャネル4か
らN- 型シリコン基体1aに流入した電子の電位がプロ
ーブ領域10で検知できるものであり、前述した参考例
と同様に、チャネル4を電子が通過する時に生じる電圧
降下がプローブ領域10とN+ 型領域3の電位差VPSと
して現われ、V PSからドレイン電流ID が検知できる。 【0037】次に、時刻t1 においてスイッチ51がO
N→OFFに変化すると、ゲート電極6aに印加される
電圧が0になり、MOSFET59はOFFし、チャネ
ル部4の導電路を消滅させて通電しなくするので、ドレ
イン電流ID は急減少し0に至る。そして時刻t1 以降
(t1 〜t2 )はドレイン電流ID は0である。 【0038】ここで、ゲート電極6aの印加電圧が0に
なるとゲート電極6aはチャネル部4のみならず、プロ
ーブチャネル部14も共に導電路を消滅させて通電しな
くなる。すなわち、t1 〜t2 の期間はプローブ領域1
0はN- 型シリコン基体1aと電気的に接続する導電路
を失い、ソース電極7a(N+ 型領域3)に電気的接続
されたシールド電極15(P型シールド領域13)によ
り周囲から電気的に絶縁される。この結果、t1 〜t2
の期間においてプローブ領域10とN+ 型領域3の電位
差VPSは、図5(4)に示すよう0になる。 【0039】ここで、プローブ領域10は空乏層12と
P型シールド領域13にてドレインDに対して二重に絶
縁されており、前述した参考例における空乏層12のみ
による絶縁に比較して第1実施例の方がより確実に絶縁
することができ、t1 〜t2におけるVPSを正確に0に
することができる。 【0040】以上説明した如く、第1実施例によれば、
プローブ・ソース間電圧VPSは忠実にドレイン電流ID
に比例した電圧になり、ドレイン電流ID が0の時はド
レイン・ソース間電圧VDSが0でない時でも空乏層12
とP型シールド領域13の絶縁効果によりVPSが0にな
り、より正確なドレイン電流ID の検出ができるという
効果がある。 【0041】又、第1実施例ではシールド電極15は接
地電位であるソース電極7aに電気接続されているの
で、リーク電流、P型シールド領域13とドレインDと
の間に存在する漂遊容量(Stray Capacitor )によるド
レイン電位の影響はその電気的経路によりバイパスさ
れ、プローブ電極8aには影響を及ぼさない。従ってハ
イ・インピーダンス(High−Impedance )における使用
も良好であり高感度の検出ができる。また非通電時に
は、電流通過経路となるN- 型シリコン基体1aとプロ
ーブ領域10とを遮断するため、ソース電極7aまたは
ドレイン電極Dからフライバックパルスが発生した場合
においても電位検出回路(図示せず)を保護することが
できる。 【0042】シールド電極15(電位設定電極)によ
り、P型シールド領域13(第2のベース領域)の電位
とP型領域2(第1のベース領域)の電位が所定の関係
(本実施例では等電位)に設定されているため、P型シ
ールド領域13(第2のベース領域)とP型領域2(第
1のベース領域)との電位差の変動をなくすことができ
る。この結果、プローブ電極8aからの電位信号(電気
信号)に基づき、ソース電極7a・ドレイン電極D間に
流れる電流(通電電流)を検出する際、その検出精度が
低下することを防止できる。 【0043】更に、チャネル部4とプローブチャネル部
14とが対向していることで、実際に電流が通過してい
るチャネル部4の近傍のN- 型シリコン基体1aの電位
を、プローブチャネル部14を介して精度良く検出する
ことができる。尚、第1実施例において、P型シールド
領域13はP型領域2と同じ拡散工程にて形成すれば同
一寸法に形成可能であるが、その寸法は何ら限定される
事はない。 【0044】(他の参考例)図2は、本発明を縦型のバ
イポーラトランジスタ(以下「BPT」という)に採用
した他の参考例の断面図である。 【0045】図において、本実施例ではN- 型及びN+
型シリコン基体1a,1bをコレクタとしており、N-
シリコン基体1a中の所定領域に所定間隔で、ベース電
極6bに電気接続するP型領域2aを拡散してベースと
し、このP型領域2内にエミッタ電極7bに電気接続
し、その不純物濃度が比較的高濃度であるN+ 型領域3
aを拡散してエミッタとしている。ここでP型領域2a
の表面付近4aの厚さd′は後述する理由から底部付近
の厚さd以下となっている。 【0046】そして、P型領域2a間N- 型シリコン基
体1a内、又は素子周辺部のN- 型シリコン基体1a内
(図は前者)に所定の拡散深さで拡散され、N- 型シリ
コン基体1aの不純物濃度より高濃度の不純物濃度でプ
ローブ領域10を形成する。又、アルミニウム膜等から
なるプローブ電極8をそのプローブ領域10に電気接続
する。尚、5bはSi酸化膜等の絶縁膜である。 【0047】次に、本参考例によりコレクタ電流(本発
明でいう通電電流)を検出する様子を図7および図8を
用いて説明する。図7は本参考例のBPTを適用した電
気回路図であり、BPTを60で示すシンボルで表す。
すなわち、コレクタC、ベースB、エミッタEと新たに
プローブPが追加された4端子を備えた半導体装置のシ
ンボルであり、このプローブPは前記プローブ電極8を
意味する。図7に示す電気回路の構成は、前述した図4
に図示の参考例の電気回路の構成とほとんど同じであ
り、図4と対応する部分は図4と同一符号を付してあ
り、その説明は省略する。対応しない部分は図4のMO
SFET59が本参考例のBPT60に変更されたこと
と、ベース入力抵抗61が追加されたことのみである。 【0048】上記構成における各部波形図を図8に示
す。図8も前述した参考例の各部波形図の図5と同様で
あり、異なる点は半導体装置がMOSFET59からB
PT60に変更になったことに伴って、端子名称が変更
になったことと、MOSFET59においてはゲート印
加電圧VG で制御するのに対してBPT60においては
ベース電流Ibで制御することが異なる点である。図7、
図8の説明において、前述した参考例と重視する部分は
省略し、とくにBPT60のプローブ・エミッタ間電圧
VPEが図8(4)に示す波形になり、図8(2)に示すコレク
タ電流IC の波形と相似であり、プローブ・エミッタ間
電圧VPEよりコレクタ電流IC が検知できることを次に
説明する。 【0049】図2に図示のBPT60において、キャリ
アである電子はN+ 型領域3aからP型領域2aに注入
し、そしてN- 型およびN+ 型シリコン基体1a、1b
に達する。ここで、P型領域2aの表面付近4aの厚さ
d′は電流が表面付近4aを流れ易くする為に底部付近
の厚さd以下となっている。又、底部付近の厚さdはB
PTの特性を良くする為に薄く設計されている。これは
表面付近4aを流れた電子がプローブ領域10の近傍を
通過するようにする為である。 【0050】そして、表面付近4aの導電抵抗RC (前
記参考例におけるチャネル抵抗Rchに相当)による電圧
降下をプローブ・エミッタ間電圧VPEとして検出する事
によって、このプローブ・エミッタ間電圧VPEが参考例
の数1式と同様の関係(本参考例の場合、VPE=IC ×
RC )に従うため、プローブ・エミッタ間電圧VPEから
コレクタ電流IC が検出できる。また、BPT60がO
FF時は参考例と同様に図2に示すように空乏層12が
成長してプローブ領域10を周囲から電気的に絶縁する
ため、プローブ・エミッタ間電圧VPEは0になる。 【0051】以上説明した如く、本参考例によれば、プ
ローブ・エミッタ間電圧VPEはコレクタ電流IC に比例
した電圧になり、コレクタ電流IC が0のときはコレク
タ・エミッタ間電圧VCEが0でない時でも空乏層12の
絶縁効果によりVPEが0になり、正確なコレクタ電流I
C が検出できるという効果がある。 【0052】尚、本参考例において、プローブ領域10
を第1実施例で示したようなP型シールド領域で周囲か
ら電気的に絶縁すれば、さらにより正確なコレクタ電流
検出が可能になる。すなわち、本発明は第1実施例で説
明したMOSFETに限られたものではなく、他の参考
例に示したようなBPTにも適用可能である。 【0053】次に、本発明の電流検出機能付半導体装置
を採用したパワートランジスタ(例えば、パワーMOS
FET)と、その信号処理回路の具体的な構成を図9乃
至図12を用いて説明する。 【0054】図9及び図10はその一例であり、電流検
出した信号をオペアンプにて増幅して出力する機能を組
込んだ例である。そして、図9は本例の各々の素子の具
体的な配置を表わす上面図、図10はその等価回路図で
ある。 【0055】図に示すように、同一半導体基板100上
にパワーMOSFETが形成される電力制御部110
と、その信号を増幅処理する信号処理部120が配置さ
れる。そして、前述の図1あるいは図6に示すような構
成のプローブ電極113と、ソース電極111との間に
発生した電気信号は負荷抵抗122を経て、オペアンプ
121に入力され、抵抗127,128により決定され
る増幅率で増幅されて出力端子129から出力される。 【0056】図11及び図12は他の例であり、電流検
出した信号をオペアンプで増幅して出力すると同時に、
コンパレータで設定値と比較し、その信号が設定値より
大きい時は素子の破壊防止のために自己遮断する機能を
組込んだ例である。そして、図11は本例の各々の素子
の具体的な配置を表わす平面図、図12はその等価回路
である。 【0057】図に示すように、同一半導体基板200上
に電力制御部210と、その信号を増幅、比較等の処理
を行なう信号処理部220が配置される。 【0058】そして、プローブ電極213とソース電極
211との間に発生した電気信号は負荷抵抗224を経
て、オペアンプ221とコンパレータ222にそれぞれ
入力される。 【0059】オペアンプ221では上記の例と同様に抵
抗227,228により決定される増幅率で増幅され、
出力端子229から出力される。一方、コンパレータ2
22では比較電圧Vref により設定された電流値よりも
大きいと判断したときはそのコンパレータ222の出力
がローレベルからハイレベルに変化してMOSトランジ
スタ223がON状態となり、電力制御部210のゲー
ト電極212を接地電位にしてその作動を強制的に停止
させ、破壊防止を行なう。尚、図9乃至図12におい
て、112はゲート電極、114,214は半導体基板
の裏面に形成されるドレイン電極である。 【0060】以上、本発明を実施例に基づき具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば、参考例、第1実施例にお
いてはNチャネル型であるが、Pチャネル型にも適用可
能であり、又、絶縁膜5aは酸化物(Oxide )でなくと
もSi3 N4 等の他の絶縁物(Insulator )から成る膜
であってもよい。また、プレーナ型のMOSFETだけ
でなく、特開昭62−12167号公報に開示されたよ
うな溝部を有するMOSFETにも適用可能である。他
の参考例においてはNPN型であるが、PNP型にも適
用可能である。又、N+ 型シリコン基板1bをP型のシ
リコン基体に変更した導電変調型MOSFET(特開昭
60−196974号公報)等にも本発明は適用可能で
ある。 【0061】 【発明の効果】主電流部としての第1のMOSFET素
子における第1のベース領域(2)と、電流検出部とし
ての第2のMOSFET素子における第2のベース領域
(13)とが電気的に接続されているため、第1のベー
ス領域と第2のベース領域との間での電位差の変動をな
くすことができる。この結果、信号取り出し電極からの
電気信号に基づき、第1のMOSFET素子に流れる通
電電流を検出する際、その検出精度が低下することを防
止できる。
【図面の簡単な説明】
【図1】参考例である縦型のMOSFETの断面図であ
る。 【図2】他の参考例である縦型のバイポーラトランジス
タの断面図である。 【図3】従来の縦型のMOSFETの断面図である。 【図4】図1および図6におけるMOSFETを用いる
電気回路図である。 【図5】図4における電気回路の作動を説明する波形図
である。 【図6】第1実施例における縦型のMOSFETの断面
図である。 【図7】図2におけるバイポーラトランジスタを用いた
電気回路図である。 【図8】図7における電気回路の作動を説明する波形図
である。 【図9】パワートランジスタとその信号処理回路の具体
的な構成の一例の上面図である。 【図10】図9における等価回路図である。 【図11】パワートランジスタとその信号処理回路の具
体的な構成の他の例の上面図である。 【図12】図11における等価回路図である。 【符号の説明】 1a……N- 型シリコン基体,1b……N+ 型シリコン
基体,2……P型領域,3……N+ 型領域,4……チャ
ネル部,5……絶縁膜,6a……ゲート電極,6b……
ベース電極,7a……ソース電極,7b……エミッタ電
極,8……プローブ電極,10……プローブ領域,12
……空乏層,13……P型シールド領域,14……プロ
ーブチャネル部,15……シールド電極。
る。 【図2】他の参考例である縦型のバイポーラトランジス
タの断面図である。 【図3】従来の縦型のMOSFETの断面図である。 【図4】図1および図6におけるMOSFETを用いる
電気回路図である。 【図5】図4における電気回路の作動を説明する波形図
である。 【図6】第1実施例における縦型のMOSFETの断面
図である。 【図7】図2におけるバイポーラトランジスタを用いた
電気回路図である。 【図8】図7における電気回路の作動を説明する波形図
である。 【図9】パワートランジスタとその信号処理回路の具体
的な構成の一例の上面図である。 【図10】図9における等価回路図である。 【図11】パワートランジスタとその信号処理回路の具
体的な構成の他の例の上面図である。 【図12】図11における等価回路図である。 【符号の説明】 1a……N- 型シリコン基体,1b……N+ 型シリコン
基体,2……P型領域,3……N+ 型領域,4……チャ
ネル部,5……絶縁膜,6a……ゲート電極,6b……
ベース電極,7a……ソース電極,7b……エミッタ電
極,8……プローブ電極,10……プローブ領域,12
……空乏層,13……P型シールド領域,14……プロ
ーブチャネル部,15……シールド電極。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 斉藤 博彦
愛知県刈谷市昭和町1丁目1番地 株式
会社デンソー内
(72)発明者 原 邦彦
愛知県刈谷市昭和町1丁目1番地 株式
会社デンソー内
(56)参考文献 特許2917960(JP,B2)
(58)調査した分野(Int.Cl.7,DB名)
H01L 29/78
H01L 21/8234
H01L 27/088
Claims (1)
- (57)【特許請求の範囲】 (1) ドレインに接続された基板(1a、1b)に形
成され、該基板の表面側にゲート(6a)、チャネルを
形成する第1のベース領域(2)、及び該第1のベース
領域に形成されたソース(3)を有する第1のMOSF
ET素子と、 前記基板の表面側にゲート(6a)、チャネルを形成す
る第2のベース領域(13)、該第2のベース領域に形
成されたソース(10)、及び該ソースに接続された信
号取り出し電極(8a)を有し、前記第1のMOSFE
T素子に流れる通電電流に応じた電気信号を前記信号取
り出し電極から取り出し可能な第2のMOSFET素子
と、 前記信号取り出し電極に接続され、前記通電電流が所定
値より大きい旨の電気信号が検出されると、前記第1の
MOSFET素子の前記ゲートに印加されるゲート電圧
を小さくして、前記通電電流の増大を抑制する抑制回路
(222、223、224)とを備え、更に前記第1の
ベース領域(2)の電位に対する前記第2のベース領域
(13)の電位を固定する電位設定手段(7a、15)
を備えることを特徴とする半導体装置。 (2) 前記抑制回路は、前記信号取り出し電極(P)
と前記第1のMOSFET素子の前記ソース(S)との
間に接続された抵抗手段(224)を備え、該抵抗手段
の両端の電位差が所定値(Vref)よりも大きい場
合、前記通電電流が所定値より大きいと判断して前記第
1のMOSFET素子の前記ゲートに印加されるゲート
電圧を小さくすることを特徴とする特許請求の範囲第1
項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35921798A JP3196746B2 (ja) | 1986-03-21 | 1998-12-17 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61-64511 | 1986-03-21 | ||
JP6451186 | 1986-03-21 | ||
JP35921798A JP3196746B2 (ja) | 1986-03-21 | 1998-12-17 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10159997A Division JP2917960B2 (ja) | 1986-03-21 | 1997-04-18 | 電流検出機能付半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11243202A JPH11243202A (ja) | 1999-09-07 |
JP3196746B2 true JP3196746B2 (ja) | 2001-08-06 |
Family
ID=26405616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35921798A Expired - Lifetime JP3196746B2 (ja) | 1986-03-21 | 1998-12-17 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3196746B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4852876B2 (ja) * | 2005-04-27 | 2012-01-11 | トヨタ自動車株式会社 | 半導体装置 |
-
1998
- 1998-12-17 JP JP35921798A patent/JP3196746B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH11243202A (ja) | 1999-09-07 |
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