JP3194404U - 半導体装置 - Google Patents
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Abstract
Description
ーMOSFETや絶縁ゲートバイポーラトランジスタ(Insulated Gate
Bipolar Transistor:IGBT)等が使用されている。こうしたスイ
ッチング素子においては、半導体基板に形成された溝(トレンチ)中に酸化膜及びゲート
電極を形成したトレンチゲート型のものが用いられる。
の一例を示す断面図である。図9において、この半導体基板80においては、ドレイン層
となるn+層81の上に、n−層82、p−層83が順次形成されている。半導体基板8
0の表面側には、p−層83を貫通する溝(トレンチ)85が形成されている。溝85は
、図9における紙面と垂直方向に延伸して平行に複数(図示された範囲では4つ)形成さ
れている。各々の溝85の内面には酸化膜86が一様に形成された上で、ゲート電極87
が溝85を埋め込むように形成されている。
88が形成されている。半導体基板80の表面には、ソース電極(第1の主電極)89が
形成されている。一方、半導体基板80の裏面全面には、n+層(ドレイン層)81と接
触してドレイン電極(第2の主電極)90が形成されている。一方、半導体基板80の表
面側においては層間絶縁層91が溝85を覆うように形成されているため、ソース電極8
9は、n+層88とp−層83の両方に接触し、ゲート電極87とは絶縁される。図9に
示された範囲外の表面側において、例えば溝85の延伸方向(紙面垂直方向)の端部側で
全てのゲート電極87は接続され、共通のゲート配線に接続される。また、 図9に示さ
れた範囲内ではソース電極89は表面全面に形成されているが、表面側では、このゲート
配線とソース電極89とは分離して形成される。このため、各溝85毎に、ゲート配線(
ゲート電極87)に印加された電圧によって溝85の側面におけるp−層83でチャネル
が形成され、n−層82とn+層88の間でn型のMOSFETとして動作し、このMO
SFETがオンとされる。すなわち、ゲート電極87に印加する電圧によって、ソース電
極(第1の主電極)89とドレイン電極(第2の主電極)90との間の電流のスイッチン
グ制御をすることができる。各溝85毎に形成されたMOSFETは全て並列に接続され
ているために、ソース電極89・ドレイン電極90間に大電流を流すことができる。
様の構造を適用することができる。この場合、例えば、n+層81をp+層(コレクタ層
)に置き換え、ソース電極89をエミッタ電極、ドレイン電極90をコレクタ電極に置き
換えた構造とすることができる。
sとを小さくする必要がある。図9の構造においては、帰還容量Crssはゲート電極8
7・ドレイン電極90間の容量となり、入力容量Cissは、ゲート電極87・ソース電
極89間の容量と帰還容量Crssとの和となる。ここで、図9の構造においては、トレ
ンチ85底部の酸化膜86を介した容量が存在するため、ゲート電極87・ドレイン電極
90間の容量Crssを小さくすることが困難である。酸化膜86を厚くすることによっ
てCrssを小さくすることができることは明らかであるが、動作速度以外のMOSFE
Tの特性も酸化膜86の厚さに大きく依存するため、酸化膜86の厚さは、通常は動作速
度以外において所望の特性が得られるように設定される。このため、層間絶縁層91とは
異なり、酸化膜86は、半導体層(p−層83等)との間の界面特性が特に良好となる熱
酸化によって薄く形成される。この場合、Crssを低減することは困難である。
膜86を特に厚くする構造が記載されている。また、特許文献2には、溝85の底部にゲ
ート電極87、酸化膜86とそれぞれ同様の構成をもつ第1半導体層、第1酸化膜を設け
、その上に上記のゲート電極87、酸化膜86を形成した構成が記載されている。
構造では、MOSFETにおけるチャネルが形成される部分である溝85の側面における
p−層83上(側面)の酸化膜86を薄くされるため、動作速度以外においても良好な特
性のパワーMOSFETを得ることができる。
め、溝の側面の酸化膜を薄く保ったままで溝の底面においてのみ局所的に厚い酸化膜を形
成することは実際には困難である。このため、局所的に厚い酸化膜を形成するためには、
例えば、形成された酸化膜を局所的に残存させるエッチングを行い、その後で再度熱酸化
を行うという工程、あるいは更にこうした工程を複数回繰り返すことが必要となり、その
製造工程が複雑となった。
た上に周知のトレンチゲート構造を有する構造は、溝内の構造を形成するための工程が別
途必要となり、やはりその製造工程が複雑となった。
トで製造することは困難であった。すなわち、帰還容量Crssが低減されたトレンチゲ
ート型のスイッチング素子(パワーMOSFET、IGBT)を安価に製造することは困
難であった。
本考案の半導体装置は、半導体基板の表面側において溝が形成され、当該溝の内面に形
成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第
1の主電極と前記半導体基板の裏面側に形成された第2の主電極との間に流れる動作電流
が前記ゲート電極に印加された電圧によってスイッチング制御され、前記ゲート電極が設
けられた前記溝を複数具備する半導体装置であって、前記ゲート電極は、前記溝の内部に
おいて、前記溝の両側面に分断されて形成され、かつ前記第1の主電極は、前記ゲート電
極の上に形成された層間絶縁層を介して複数の前記溝を覆って形成され、前記溝の底面に
おいて前記ゲート電極が形成されない部分の前記酸化膜上に、前記ゲート電極と分断され
前記第1の主電極と電気的に接続された底面電極を具備し、ボンディングワイヤが接続さ
れるボンディングパッドが、複数の前記溝が形成された領域において前記第1の主電極の
上に形成されたことを特徴とする。
本考案の半導体装置は、前記溝の幅が前記溝の深さよりも大きいことを特徴とする。
本考案の半導体装置において、平面視における前記溝の中央部と、平面視において隣接
する2つの前記溝の間の部分とにおいて、前記第1の主電極の表面には凹部が形成された
ことを特徴とする。
本考案の半導体装置において、平面視における前記溝の中央部における前記凹部は、平
面視において隣接する2つの前記溝の間の部分における前記凹部よりも深く形成されたこ
とを特徴とする。
減されたトレンチゲート型のスイッチング素子(パワーMOSFET、IGBT)を得る
ことができる。
ート電圧によってチャネルのオン・オフが制御されて電流のスイッチング制御がなされる
トレンチゲート型のパワーMOSFETである。ゲート電極は、半導体基板の表面に平行
に形成された複数の溝(トレンチ)中に形成され、各ゲート電極は並列に接続される。各
ゲート電極は、溝の中の表面に酸化膜が形成された上で、溝の内部に形成される。
半導体装置10は、半導体基板20中に形成された溝(トレンチ)中にゲート電極が形成
された構成を具備するトレンチゲート型の素子である。図1において、この半導体基板2
0においては、ドレイン層となるn+層21の上に、n−層22、p−層23が順次形成
されている。半導体基板20の表面側には、p−層23を貫通する溝(トレンチ)25が
形成されている。溝25は、図1における紙面と垂直方向に延伸して並行に複数(図1に
おいては2つ)形成されている。溝25の内面(側面及び底面)には酸化膜26が一様に
形成されている。ただし、特許文献1に記載の技術と同様に、酸化膜26を側面で薄く、
底面で厚くしてもよい。
半導体基板20の裏面全面には、n+層(ドレイン層)21と電気的に接続されるドレイ
ン電極(第2の主電極)40が形成されている。
1においては、溝25が2つ並んだ構造が示されており、以下では、単一の溝25に対応
した構造について説明する。この半導体装置10においては、特に溝25内の構造が図9
に示された半導体装置110と異なっている。
れており、溝25の底面で左右に分離されて形成されている。ただし、左右のゲート電極
28の各々は図示の範囲外(例えば溝25の長手方向の端部)で接続されている。ゲート
電極28は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。
ように左右のゲート電極28の間において、左右のゲート電極28と分離(絶縁)された
底面電極29が形成されている。溝25の底面においても酸化膜26は形成されているた
め、底面電極29はその下のn−層22とも絶縁される。この状態で、左右のゲート電極
28を覆い、かつ底面電極29とその両側のゲート電極28とを分離するように、層間絶
縁層30が溝25内に形成されている。
形成されている。上記の構成により、ソース電極35は、図9の構成の半導体装置80と
同様に半導体基板20の表面においてp−層23、n+層27と接続されると共に、層間
絶縁層30中に設けられた貫通孔によって、溝25の底面における底面電極29とも接続
される。層間絶縁層30により、ソース電極35とゲート電極28とは絶縁される。
の延伸方向端部側で共通のゲート配線と接続される。このゲート配線とソース電極35と
は分離されている。このため、ソース電極(第1の主電極)35、ドレイン電極(第2の
主電極)40、ゲート配線(ゲート電極28)の電位を各々制御し、ゲート配線に印加し
た電圧によってソース電極35、ドレイン電極40間の電流のスイッチング制御をするこ
とができる。
たことで、ゲート電極28・ドレイン電極40間容量Crssが低減される。更に、底面
電極29がソース電極35と同電位(接地電位)とされるために、ゲート電極28・ドレ
イン電極40間の容量Crss(帰還容量)が低減される。
が1〜20μmの場合)、溝25の底部側における空乏層が広がりにくくなるために、こ
の部分で耐圧が低くなり、この部分で素子全体の耐圧が低下する場合が多い。これに対し
て、上記のように左右のゲート電極28の間に底面電極29を設けることによって、溝2
5の幅が広い場合でも、溝25の底部側における空乏層が良好に広がるために、耐圧を向
上させることが可能である。また、上記の構造を具備するIGBTの場合においては、特
に、1〜20μm、より好ましくは3〜15μmの広い溝の場合には、正孔が溝の底部に
蓄積されるため、これによってオン電圧を低下させることができるため、特に好ましい。
め、1回の熱酸化工程によって酸化膜26を形成することができる。また、同一の多結晶
シリコン層をパターニングすることによって、ゲート電極28と底面電極29とを同時に
形成することができる。
(n)は、この半導体装置10の製造工程を示す工程断面図である。ここでは、一つの溝
25に関わる構造のみについて示す。
次形成された半導体基板20における溝25が形成されるべき箇所の表面(p−層23中
)に、溝25よりも広い幅とされたn+層27をイオン注入によって形成する。
る(溝形成工程)。溝25は、例えばフォトレジストをマスクとして半導体基板20をド
ライエッチングすることによって形成することができる。溝25は、p−層23を貫通し
、n−層22に達する深さとされる。
表面全体に酸化膜26を形成する(酸化工程)。その後に、溝25から離れた領域におけ
る酸化膜26をエッチング除去する。これによって、図2(c)に示されるように、酸化
膜26は、溝25の内部(底面、側面)及びその周囲にのみ残存する。ここで、酸化膜2
6の厚さは溝25内で一様とした場合、1回の熱酸化で酸化膜26を形成することができ
る。
)50をCVD法によって表面全面に成膜する(ゲート電極成膜工程)。この際、図2(
d)に示されるように、溝25の内部が多結晶シリコン50で埋め込まれず、多結晶シリ
コン50の厚さが溝25の側面及び底面において略均一に覆われるような成膜条件で多結
晶シリコン50の成膜は行われる。
グ工程)。図2(e)〜(h)はこの工程を詳細に説明する図である。まず、図2(e)
に示されるように、フォトレジスト層100を全面に塗布形成した後に、マスクを用いた
露光・現像を行い、図2(f)に示されるように、フォトレジスト層100をパターニン
グする。ここで、段差部を含んで形成されたフォトレジスト層100を露光・現像して段
差の上下を通じて高精度でパターニングすることは、露光の際の焦点深度の制限があるた
めに、一般には容易ではない。しかしながら、図示されるように、ここでパターニングさ
れるのは、溝25の内部のみであるため、露光の際の焦点を溝25の底面に合わせること
によって、図2(f)に示されるパターニングを容易に行うことができる。
性エッチング)することにより、特に溝25内での多結晶シリコン50を選択的に除去し
、ゲート電極28と底面電極29とを分離して形成する。その後、図2(h)に示される
ように、フォトレジスト層100を除去する。これによって、図1におけるゲート電極2
8、底面電極29が形成される。なお、多結晶シリコン50は、図示の範囲外(例えば溝
25の延伸方向の端部側等)でも、配線材料として一部残存するようにパターニングされ
る。
面全面に成膜する(層間絶縁層成膜工程)。この際、多結晶シリコン50と同様に、溝2
5の内部に絶縁層60が形成される。
。図3(j)〜(m)はこの工程を詳細に説明する図である。まず、図3(j)に示され
るように、図2(d)と同様にフォトレジスト層100を塗布形成する。その後に、図3
(k)に示されるように、溝25の外側、及び溝25内における底面電極29上で絶縁層
60が露出するように、フォトレジスト層100を同様にパターニングする。この場合の
パターンにおいても、加工線幅の小さな箇所は溝25の内部となるため、露光の際の焦点
を溝25の底面に合わせて行うことにより、容易にこのパターニングを行うことができる
。
に、絶縁層60は、層間絶縁層30として残存する。その後、図3(m)に示されるよう
にフォトレジスト100を除去する。
0を形成する(電極形成工程)ことにより、図1の半導体装置10が製造される。なお、
図3(n)に示された領域においては表面全面にソース電極35が形成されているが、実
際には、ドレイン電極40とは異なり、ソース電極35は半導体装置10の表面全面には
形成されない。実際には溝25は図2、3における紙面と垂直方向に延伸しており、その
端部においてゲート電極28は、ソース電極35と接さないように表面側において引き出
されるようにパターニングされる。これによって、ゲート電極28、ソース電極35、ド
レイン電極40のそれぞれが電極端子として機能する。
面電極29はソース電極35と同電位とされた。ここで、実際には底面電極29は溝25
の延伸方向において溝25と同様に延伸しているが、底面電極29自身は電流の経路とは
ならない。このため、ソース電極35と細長い底面電極29とが溝25の延伸方向におい
て一様に接している必要はなく、これらの接触部分は適宜設定することが可能である。
ス電極35、層間絶縁層30の記載を省略し、底面電極29上における層間絶縁層30の
開口部301が記載されている。図4(a)におけるA−A方向の断面図が図4(b)で
あり、B−B方向の断面図が図4(c)である。この例では開口部301(すなわち、ソ
ース電極35と底面電極29との接続箇所)が千鳥配列とされているが、例えば、チップ
の中央部分では開口部301を設けず、チップの端部にのみ開口部301を設けてもよい
。こうした設定は、層間絶縁層パターニング工程(図3(k))におけるマスクパターン
によって行うことができる。層間絶縁層30(絶縁層60)の形状は、ゲート電極28と
底面電極29とが絶縁できる限りにおいて、適宜設定することができる。
て、溝25の底面におけるゲート電極28と底面電極29の間の位置関係は、半導体装置
10の特性に影響を及ぼす。図5は、溝25の内部構造を拡大した図であり、ゲート電極
28と底面電極29の間隔がD、溝25内におけるゲート電極28の底面電極29側への
突き出し量がXである。
29側で狭くなり、ソース電極35、ドレイン電極40間の耐圧が低下する。このため、
この耐圧はゲート電極28と底面電極29の間隔Dで制御できる。
このため、突き出し量XによってCrssを調整することができる。
2(f))のフォトレジスト層100のパターン(リソグラフィのマスクパターン)で定
まる。例えば、一般にパワーMOSFETにおいては、素子の保護のために、ソース電極
35、ドレイン電極40間のブレークダウンが発生する場合には、この箇所はチップ上の
特定の領域で発生するように定められる。この場合、この特定の箇所においてDが広くさ
れたマスクパターンを用いることにより、チップ上における活性領域(セル領域)の耐圧
を低下させることを容易に行うことができる。一方、Dを小さくすることで、Crssを
低減することもできる。すなわち、チップの面内における耐圧やCrssの分布の制御を
、ゲート電極パターニング工程におけるリソグラフィのマスクパターンのみによって行う
ことができる。図2(f)におけるリソグラフィにおいては、露光の際の焦点を溝25の
底面に合わせることにより、D、Xを高精度で制御することができる。これに対して、特
許文献1に記載の構造において同様の制御を行う場合には、酸化膜の厚さ等をチップ内で
変える必要があるため、更にその製造工程が複雑となる。
形状は、ドライエッチング条件によって制御できる。これにより、例えば底面電極29を
順テーパー形状(下側で広がる形状)とした場合には、層間絶縁層30をゲート電極28
と底面電極29の間に埋め込みやすくなり、これらの間の絶縁性を良好にすることができ
る。逆に、底面電極29を逆テーパー形状(上側で広がる形状)とした場合には、ソース
電極35と底面電極29との間の接触面積を大きくすることができ、これらの間のコンタ
クト抵抗を低減することができる。
板20の表面)で配線として残存する箇所も存在するが、この配線パターンは、D、Xと
比べて太いため、露光の際の焦点を溝25の底面に合わせた場合でも、この配線パターン
のパターニングは容易である。すなわち、上記のように高精度でD、Xを制御する場合で
も、この半導体装置10における多結晶シリコン(ゲート電極材料)50のパターニング
を容易に行うことができる。なお、層間絶縁層パターニング工程においても、実際には溝
25以外の箇所においても絶縁層60が残存する箇所が存在するが、この箇所におけるパ
ターンは溝25内のパターン(開口部301)と比べて太いため、同様にそのパターニン
グは容易である。
制御も、リソグラフィの際のマスクパターンによって行うことができる。
は広いことが好ましい。このため、溝25の幅はその深さよりも大きくすることが好まし
い。
底面電極29が形成されたが、底面電極29が形成されない場合でも、帰還容量Crss
が低減されることは明らかである。こうした場合でも、ゲート電極パターニング工程にお
けるリソグラフィのマスクパターンを変更する以外においては、上記と同様の製造方法を
適用することができる。
Crssを小さくすることができるという効果を奏する。実際の半導体装置においては、
図9の構造と同様に、図1の構造が複数並列に形成されている。図1の構造においては、
このようにこの構造が複数並列に形成された場合において、特に信頼性を高めることがで
きる。この点について以下に説明する。
上にチップ外への配線が接続される。図6(a)は、図1と同様の構造を並列に4つ具備
する半導体装置(IGBT)120の断面図である。ここでは、図1の半導体装置(パワ
ーMOSFET)におけるn+層21の代わりに、コレクタ層となるp+層71が設けら
れた半導体基板70が用いられる。また、表面のソース電極35がエミッタ電極(第1の
主電極)72、裏面のドレイン電極40がコレクタ電極(第2の主電極)73とされてい
る。この半導体装置120が実装される際には、半導体装置120が形成されたチップは
リードフレームや基板に接合され、コレクタ電極73は、チップの裏面側でリードフレー
ムや基板に対して電気的に接続される。一方、エミッタ電極72はチップの表面側におい
て電気的に接続される。このため、図6(a)に示されるように、エミッタ電極72の上
には金属材料で構成されたボンディングパッド74が部分的に形成される。図6(b)に
示されるように、実装の際にはワイヤ状のボンディングワイヤ75の一端がこのボンディ
ングパッド74に接合される。ボンディングワイヤ75の他端は、チップ外の端子に接続
される。
ボンディングパッド74に接合される。この圧着時にボンディングパッド74の直下の半
導体基板20に悪影響を与えないために、ボンディングパッド74は厚い金属(Al等)
層で構成され、ボンディングワイヤ75は、AlやAuの細線で構成される。このため、
半導体装置120の信頼性を高めるためには、ボンディングパッド74とエミッタ電極7
2、ボンディングパッド74とボンディングワイヤ75との間に剥離が生じにくいことが
必要である。
は図3(m)に示された形状と同様である。ここでは、溝25の両側に局所的に層間絶縁
層30が残されているために、溝25の中央部は下側に大きく凹形状となり、溝25の両
側で上側に凸形状となっている。このため、エミッタ電極72を形成する下地の凹凸は激
しくなり、エミッタ電極72の表面にもこの凹凸が反映され、細かい凹凸が多く形成され
る。この凹凸によって、ボンディングパッド74がエミッタ電極72にピン留めされる効
果が生ずる。同様に、ボンディングパッド74の表面にもエミッタ電極72の凹凸を反映
した凹凸が形成され、この凹凸によって、ボンディングワイヤ75がボンディングパッド
74にピン留めされる効果も生ずる。
その上にボンディングワイヤ75が接続された場合の断面図を図7に示す。この構造にお
いては、ゲート電極87が溝85を埋め込んで形成されるために、ソース電極89(エミ
ッタ電極72に対応)の下地には、層間絶縁層91に起因する凹凸しか存在しない。この
ため、図6の構造と比べて、水平方向における凹凸の間隔は長く凹凸の密度が小さくなり
、かつ凹凸の深さも浅くなり、上記のピン留め効果は小さくなる。このため、ボンディン
グパッド74、ボンディングワイヤ75には剥離が発生しやすくなる。
ては、高い信頼性が得られる。
の凹凸は、エミッタ電極72が形成される直前の下地の表面形状によって定まるため、溝
25の中央部分で大きく下側に凹形状とされ、溝25の両側で上側に凸形状となる。この
ため、エミッタ電極72は、隣接する溝25の中間部分で下側に窪み、溝25の中央部分
で大きく下側に窪む。エミッタ電極72が最も高くなるのは層間絶縁層30が残された溝
25の両側であり、図8においては、この部分を基準とした窪み量は、隣接する溝25の
中間部分でa、溝25の中央部分でbとして示されている。この半導体装置120におい
ては、窪み量がaの凹部と窪み量がbの凹部が共に形成されるのに対して、図7の従来の
構造では、窪み量が小さな凹部(図8における窪み量がaの凹部に相当)のみが形成され
る。すなわち、図8の構造では、凹部の数を多く、かつより深くすることができる。
電極72を構成する金属材料の主成分(例えばアルミニウム)の熱膨張係数は大きく異な
る。このため、この半導体装置120を製造する際におけるチップ毎の分断前のウェハの
状態、あるいは分断後のチップ状態において、これらの熱膨張係数の差に起因する反りあ
るいは応力が図6の構造で発生する。製造工程においてウェハに反りが発生した場合には
、製造装置におけるウェハの吸着による固定が困難となる場合があり、チップ毎に分断さ
れ製品として使用された状態で反りや応力が発生した場合には、リードフレームからのチ
ップの剥離や特性の劣化等の問題が生ずる。
5の中央部分ではエミッタ電極72に特に深い溝が形成される。この溝によって金属材料
で構成されたエミッタ電極72は水平方向に変形(伸縮)しやすくなる。このため、熱膨
張の際にエミッタ電極72は半導体基板70の熱膨張に従って伸縮しやすくなり、上記の
反りや応力の発生が緩和される。
発生する反りや応力を抑制することができ、高い信頼性を得ることができる。
ことは明らかである。半導体基板、ゲート電極等を構成する材料によらずに、上記の構造
、製造方法を実現することができ、同様の効果を奏することも明らかである。
20、70,80 半導体基板
21、27、81、88 n+層
22、82 n−層
23、83 p−層
25、85 溝(トレンチ)
26、86 酸化膜
28、87 ゲート電極
29 底面電極
30、91 層間絶縁層
35、89 ソース電極(第1の主電極)
40、90 ドレイン電極(第2の主電極)
50 多結晶シリコン(ゲート電極材料)
60 絶縁層(SiO2)
71 p+層
72 エミッタ電極(第1の主電極)
73 コレクタ電極(第2の主電極)
74 ボンディングパッド
75 ボンディングワイヤ
100 フォトレジスト層
120 半導体装置(IGBT)
301 開口部
Claims (8)
- 半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第1の主電極と前記半導体基板の裏面側に形成された第2の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御され、前記ゲート電極が設けられた前記溝を複数具備する半導体装置であって、
前記ゲート電極は、前記溝の内部において、前記溝の両側面に分断されて形成され、かつ前記第1の主電極は、前記ゲート電極の上に形成された層間絶縁層を介して複数の前記溝を覆って形成され、
前記溝の底面において前記ゲート電極が形成されない部分の前記酸化膜上に、前記ゲート電極と分断され前記第1の主電極と電気的に接続された底面電極を具備し、
ボンディングワイヤが接続されるボンディングパッドが、複数の前記溝が形成された領域において前記第1の主電極の上に形成されたことを特徴とする半導体装置。 - 前記溝の幅が前記溝の深さよりも大きいことを特徴とする請求項1に記載の半導体装置。
- 平面視における前記溝の中央部と、平面視において隣接する2つの前記溝の間の部分とにおいて、前記第1の主電極の表面には凹部が形成されたことを特徴とする請求項1又は2に記載の半導体装置。
- 平面視における前記溝の中央部における前記凹部は、平面視において隣接する2つの前記溝の間の部分における前記凹部よりも深く形成されたことを特徴とする請求項3に記載の半導体装置。
- 半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第1の主電極と前記半導体基板の裏面側に形成された第2の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御され、前記ゲート電極が設けられた前記溝を複数具備する半導体装置であって、
前記第1の主電極は、前記ゲート電極の上に形成された層間絶縁層を介して複数の前記溝を覆って形成され、前記第1の主電極の表面には、前記半導体基板の表面側に形成された前記溝に対向する溝が設けられていることを特徴とする半導体装置。 - 半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第1の主電極と前記半導体基板の裏面側に形成された第2の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御され、前記ゲート電極が設けられた前記溝を複数具備する半導体装置であって、 ボンディングワイヤが接続されるボンディングパッドが、複数の前記溝が形成された領域において前記第1の主電極の上に形成され、前記ボンディングパッドの表面には溝が設けられていることを特徴とする半導体装置。
- 前記溝は前記半導体基板の表面に複数並列して形成されており、平面視における前記溝の幅は、平面視において隣接する2つの前記溝の間の前記半導体基板の幅よりも大きいことを特徴とする請求項5又は請求項6に記載の半導体装置。
- 前記溝の幅が前記溝の深さよりも大きいことを特徴とする請求項5又は請求項6に記載の半導体装置。
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