JP3189952B2 - トライステートロジックイネーブル制御回路 - Google Patents
トライステートロジックイネーブル制御回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、トライステートロ
ジックイネーブル制御回路に関し、特に、複数のトライ
ステートロジックによる共通バスのアクセスによるバス
ファイトを回避する機能を有するトライステートロジッ
クイネーブル制御回路に関する。
ジックイネーブル制御回路に関し、特に、複数のトライ
ステートロジックによる共通バスのアクセスによるバス
ファイトを回避する機能を有するトライステートロジッ
クイネーブル制御回路に関する。
【０００２】
【従来の技術】従来、イネーブル制御回路を有する３ス
テートロジックを複数個、バス方式で共通のバスに接続
して使用する場合、上位の装置のバスイネーブル制御回
路によって生成されるイネーブル制御信号によって、複
数の３ステートロジックがイネーブル状態になり、共通
のバス上でデータが衝突することがないように、装置タ
イミング設計が行われていた。即ち、任意の時刻で、複
数の３ステートロジックのうちの１つだけが、出力イネ
ーブル状態になるよう設計されていた。
テートロジックを複数個、バス方式で共通のバスに接続
して使用する場合、上位の装置のバスイネーブル制御回
路によって生成されるイネーブル制御信号によって、複
数の３ステートロジックがイネーブル状態になり、共通
のバス上でデータが衝突することがないように、装置タ
イミング設計が行われていた。即ち、任意の時刻で、複
数の３ステートロジックのうちの１つだけが、出力イネ
ーブル状態になるよう設計されていた。
【０００３】
【発明が解決しようとする課題】このようなマルチバス
形式の装置においては、装置の動作速度が高速になれば
なるほど、複数のトライステートロジックの中の１つの
みをイネーブル状態にする装置タイミング設計が困難と
なる。その結果、共通バス上で複数のトライステートロ
ジックが同時にイネーブル状態となり、異なるトライス
テートロジックから出力されたデータが共通のバス上で
衝突するバスコンテンション（バスファイト）と呼ばれ
る現象が生じる場合がある課題があった。そのため、装
置誤動作、トライステートロジックの破損等の原因とな
っていた。
形式の装置においては、装置の動作速度が高速になれば
なるほど、複数のトライステートロジックの中の１つの
みをイネーブル状態にする装置タイミング設計が困難と
なる。その結果、共通バス上で複数のトライステートロ
ジックが同時にイネーブル状態となり、異なるトライス
テートロジックから出力されたデータが共通のバス上で
衝突するバスコンテンション（バスファイト）と呼ばれ
る現象が生じる場合がある課題があった。そのため、装
置誤動作、トライステートロジックの破損等の原因とな
っていた。
【０００４】本発明はこのような状況に鑑みてなされた
ものであり、共通バス上での複数の３ステートロジック
の出力によるバスファイトを回避することができるよう
にするものである。
ものであり、共通バス上での複数の３ステートロジック
の出力によるバスファイトを回避することができるよう
にするものである。
【０００５】
【課題を解決するための手段】請求項１に記載のトライ
ステートロジックイネーブル制御回路は、マルチバス形
式で同一のバスに接続された複数のトライステートロジ
ックの各々を、イネーブル制御信号によって出力制御す
る制御回路であって、第２の論理レベルのイネーブル制
御信号によってトライステートロジックを出力イネーブ
ルにし、第１の論理レベルのイネーブル制御信号によっ
てトライステートロジックの出力をハイインピーダンス
状態にするトライステートロジックイネーブル制御回路
において、バスの使用を指示するイネーブル信号と、イ
ネーブル制御信号を入力とし、その論理積を生成する論
理積生成手段と、バスの論理状態に対応するバスレベル
信号を入力し、論理積生成手段の出力が第１の論理レベ
ルのとき、バスレベル信号を出力し、論理積生成手段の
出力が、第２の論理レベルのとき、バスレベル信号の伝
送を遮断するトランスファゲート手段と、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する反転論理積生成手段とを備え、反転論理
積生成手段の出力は、論理積生成手段、およびイネーブ
ル制御信号としてトライステートロジックのイネーブル
端子に供給されることを特徴とする。請求項２に記載の
トライステートロジックイネーブル制御回路は、マルチ
バス形式で同一のバスに接続された複数のトライステー
トロジックの各々を、イネーブル制御信号によって出力
制御する制御回路であって、第２の論理レベルのイネー
ブル制御信号によってトライステートロジックを出力イ
ネーブルにし、第１の論理レベルのイネーブル制御信号
によってトライステートロジックの出力をハイインピー
ダンス状態にするトライステートロジックイネーブル制
御回路において、バスの使用を指示するイネーブル信号
を反転する反転手段と、反転手段によって反転されたイ
ネーブル信号と、イネーブル制御信号を入力とし、その
論理積を生成する論理積生成手段と、バスの論理状態に
対応するバスレベル信号を入力し、論理積生成手段の出
力が第１の論理レベルのとき、バスレベル信号を出力
し、論理積生成手段の出力が、第２の論理レベルのと
き、バスレベル信号の伝送を遮断するトランスファゲー
ト手段と、反転手段によって反転されたイネーブル信号
と、トランスファゲート手段の出力を入力し、反転論理
積を生成する反転論理積生成手段とを備え、反転論理積
生成手段の出力は、論理積生成手段、およびイネーブル
制御信号としてトライステートロジックのイネーブル端
子に供給されることを特徴とする。また、トランスファ
ゲート手段は、トライステートロジックの入力が第１の
論理レベルのときオフ状態となり、トライステートロジ
ックの入力が第２の論理レベルのときオン状態となるよ
うにすることができる。また、トランスファゲート手段
は、反転論理積生成手段の出力と、イネーブル信号から
論理積を生成する論理積生成手段の出力により、オン状
態からオフ状態に移行するようにすることができる。ま
た、トランスファゲート手段は、反転論理積生成手段の
出力と、反転手段によるイネーブル信号の反転出力から
論理積を生成する論理積生成手段の出力により、オン状
態からオフ状態に移行するようにすることができる。ま
た、論理積生成手段は、論理積ゲート回路を有し、反転
論理積生成手段は、反転論理積ゲート回路を有している
ようにすることができる。本発明に係るトライステート
ロジックイネーブル制御回路においては、論理積生成手
段が、バスの使用を指示するイネーブル信号と、イネー
ブル制御信号を入力とし、その論理積を生成し、トラン
スファゲート手段が、バスの論理状態に対応するバスレ
ベル信号を入力し、論理積生成手段の出力が第１の論理
レベルのとき、バスレベル信号を出力し、論理積生成手
段の出力が、第２の論理レベルのとき、バスレベル信号
の伝送を遮断し、反転論理積生成手段が、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する。そして、反転論理積生成手段の出力
は、論理積生成手段、およびイネーブル制御信号として
トライステートロジックのイネーブル端子に供給され
る。
ステートロジックイネーブル制御回路は、マルチバス形
式で同一のバスに接続された複数のトライステートロジ
ックの各々を、イネーブル制御信号によって出力制御す
る制御回路であって、第２の論理レベルのイネーブル制
御信号によってトライステートロジックを出力イネーブ
ルにし、第１の論理レベルのイネーブル制御信号によっ
てトライステートロジックの出力をハイインピーダンス
状態にするトライステートロジックイネーブル制御回路
において、バスの使用を指示するイネーブル信号と、イ
ネーブル制御信号を入力とし、その論理積を生成する論
理積生成手段と、バスの論理状態に対応するバスレベル
信号を入力し、論理積生成手段の出力が第１の論理レベ
ルのとき、バスレベル信号を出力し、論理積生成手段の
出力が、第２の論理レベルのとき、バスレベル信号の伝
送を遮断するトランスファゲート手段と、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する反転論理積生成手段とを備え、反転論理
積生成手段の出力は、論理積生成手段、およびイネーブ
ル制御信号としてトライステートロジックのイネーブル
端子に供給されることを特徴とする。請求項２に記載の
トライステートロジックイネーブル制御回路は、マルチ
バス形式で同一のバスに接続された複数のトライステー
トロジックの各々を、イネーブル制御信号によって出力
制御する制御回路であって、第２の論理レベルのイネー
ブル制御信号によってトライステートロジックを出力イ
ネーブルにし、第１の論理レベルのイネーブル制御信号
によってトライステートロジックの出力をハイインピー
ダンス状態にするトライステートロジックイネーブル制
御回路において、バスの使用を指示するイネーブル信号
を反転する反転手段と、反転手段によって反転されたイ
ネーブル信号と、イネーブル制御信号を入力とし、その
論理積を生成する論理積生成手段と、バスの論理状態に
対応するバスレベル信号を入力し、論理積生成手段の出
力が第１の論理レベルのとき、バスレベル信号を出力
し、論理積生成手段の出力が、第２の論理レベルのと
き、バスレベル信号の伝送を遮断するトランスファゲー
ト手段と、反転手段によって反転されたイネーブル信号
と、トランスファゲート手段の出力を入力し、反転論理
積を生成する反転論理積生成手段とを備え、反転論理積
生成手段の出力は、論理積生成手段、およびイネーブル
制御信号としてトライステートロジックのイネーブル端
子に供給されることを特徴とする。また、トランスファ
ゲート手段は、トライステートロジックの入力が第１の
論理レベルのときオフ状態となり、トライステートロジ
ックの入力が第２の論理レベルのときオン状態となるよ
うにすることができる。また、トランスファゲート手段
は、反転論理積生成手段の出力と、イネーブル信号から
論理積を生成する論理積生成手段の出力により、オン状
態からオフ状態に移行するようにすることができる。ま
た、トランスファゲート手段は、反転論理積生成手段の
出力と、反転手段によるイネーブル信号の反転出力から
論理積を生成する論理積生成手段の出力により、オン状
態からオフ状態に移行するようにすることができる。ま
た、論理積生成手段は、論理積ゲート回路を有し、反転
論理積生成手段は、反転論理積ゲート回路を有している
ようにすることができる。本発明に係るトライステート
ロジックイネーブル制御回路においては、論理積生成手
段が、バスの使用を指示するイネーブル信号と、イネー
ブル制御信号を入力とし、その論理積を生成し、トラン
スファゲート手段が、バスの論理状態に対応するバスレ
ベル信号を入力し、論理積生成手段の出力が第１の論理
レベルのとき、バスレベル信号を出力し、論理積生成手
段の出力が、第２の論理レベルのとき、バスレベル信号
の伝送を遮断し、反転論理積生成手段が、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する。そして、反転論理積生成手段の出力
は、論理積生成手段、およびイネーブル制御信号として
トライステートロジックのイネーブル端子に供給され
る。
【０００６】
【発明の実施の形態】図１は、本発明のトライステート
ロジック（３ステートロジック）イネーブル制御回路の
一実施の形態の回路図である。
ロジック（３ステートロジック）イネーブル制御回路の
一実施の形態の回路図である。
【０００７】同図に示すように、３ステートロジック１
は、イネーブル端子４がロウレベルのとき、入力端子２
の信号電位を出力端子３へ出力し、イネーブル端子４が
ハイレベルのとき、出力端子３がハイインピーダンス状
態となる回路となっている。
は、イネーブル端子４がロウレベルのとき、入力端子２
の信号電位を出力端子３へ出力し、イネーブル端子４が
ハイレベルのとき、出力端子３がハイインピーダンス状
態となる回路となっている。
【０００８】イネーブル制御生成回路５は、イネーブル
信号入力端子６から入力されるイネーブル信号を反転し
て出力する反転回路７と、反転回路７の出力信号を第１
の入力とし、トランスファゲート９の出力信号を第２の
入力とし、これらの２つの入力信号の反転論理積を生成
するＮＡＮＤ回路１０とを有し、ＮＡＮＤ回路１０の出
力信号がイネーブル制御信号として、３ステートロジッ
ク１のイネーブル端子４へ供給されるようになされてい
る。
信号入力端子６から入力されるイネーブル信号を反転し
て出力する反転回路７と、反転回路７の出力信号を第１
の入力とし、トランスファゲート９の出力信号を第２の
入力とし、これらの２つの入力信号の反転論理積を生成
するＮＡＮＤ回路１０とを有し、ＮＡＮＤ回路１０の出
力信号がイネーブル制御信号として、３ステートロジッ
ク１のイネーブル端子４へ供給されるようになされてい
る。
【０００９】イネーブル制御生成回路５のトランスファ
ゲート９の入力は、３ステートロジック１の出力端子３
と接続され、その電位を検出するようになされている。
イネーブル制御生成回路５のトランスファゲート９のゲ
ートには、上記反転回路７の出力信号を第１の入力と
し、上記ＮＡＮＤ回路１０の出力信号を第２の入力とし
て、これらの２つの入力信号の論理積を生成するＡＮＤ
回路８の出力端子が接続されている。
ゲート９の入力は、３ステートロジック１の出力端子３
と接続され、その電位を検出するようになされている。
イネーブル制御生成回路５のトランスファゲート９のゲ
ートには、上記反転回路７の出力信号を第１の入力と
し、上記ＮＡＮＤ回路１０の出力信号を第２の入力とし
て、これらの２つの入力信号の論理積を生成するＡＮＤ
回路８の出力端子が接続されている。
【００１０】トランスファゲート９は、そのゲートの電
位によりオン・オフ制御される。例えば、ＡＮＤ回路８
の出力がハイレベルのとき、トランスファゲート９はオ
ン状態となる。これにより、トランスファゲート９の入
力信号、即ち、３ステートロジック１の出力端子３の電
位が、トランスファゲート９の出力端子へ伝達される。
一方、ＡＮＤ回路８の出力がロウレベルのとき、トラン
スファゲート９はオフ状態となり、トランスファゲート
９の出力はハイレベルとなる。
位によりオン・オフ制御される。例えば、ＡＮＤ回路８
の出力がハイレベルのとき、トランスファゲート９はオ
ン状態となる。これにより、トランスファゲート９の入
力信号、即ち、３ステートロジック１の出力端子３の電
位が、トランスファゲート９の出力端子へ伝達される。
一方、ＡＮＤ回路８の出力がロウレベルのとき、トラン
スファゲート９はオフ状態となり、トランスファゲート
９の出力はハイレベルとなる。
【００１１】次に、図１に示した実施の形態の動作につ
いて説明する。まず、最初に、３ステートロジック１が
出力ディセーブル時、イネーブル信号入力端子６はハイ
レベルとなり、反転回路７の出力はロウレベルとなる。
このとき、ＡＮＤ回路８の出力、及びトランスファゲー
ト９のゲートはロウレベルであり、ＮＡＮＤ回路１０の
出力はハイレベルとなっている。
いて説明する。まず、最初に、３ステートロジック１が
出力ディセーブル時、イネーブル信号入力端子６はハイ
レベルとなり、反転回路７の出力はロウレベルとなる。
このとき、ＡＮＤ回路８の出力、及びトランスファゲー
ト９のゲートはロウレベルであり、ＮＡＮＤ回路１０の
出力はハイレベルとなっている。
【００１２】この状態では、３ステートロジック１の出
力端子３は、ハイインピーダンス状態となり、入力端子
２より入力された信号を出力端子３に伝達することがで
きない。また、トランスファゲート９もオフ状態とな
る。
力端子３は、ハイインピーダンス状態となり、入力端子
２より入力された信号を出力端子３に伝達することがで
きない。また、トランスファゲート９もオフ状態とな
る。
【００１３】次に、３ステートロジック１が出力イネー
ブル時、イネーブル信号入力端子６はロウレベルとな
り、反転回路７の出力はハイレベルとなる。従って、Ａ
ＮＤ回路８の入力は２入力共にハイレベルとなり、ＡＮ
Ｄ回路８の出力、及びトランスファゲート９のゲートは
ハイレベルとなる。その結果、トランスファゲート９は
オン状態となる。
ブル時、イネーブル信号入力端子６はロウレベルとな
り、反転回路７の出力はハイレベルとなる。従って、Ａ
ＮＤ回路８の入力は２入力共にハイレベルとなり、ＡＮ
Ｄ回路８の出力、及びトランスファゲート９のゲートは
ハイレベルとなる。その結果、トランスファゲート９は
オン状態となる。
【００１４】この時、３ステートロジック１をバス方式
で使用し、共通のバスに複数個の３ステートロジック１
を接続し、その内の１つがオン状態であり、ロウレベル
をバスに出力しているとき、出力イネーブル状態にした
い他の３ステートロジック１に接続されているイネーブ
ル制御生成回路５のトランスファゲート９の出力にはロ
ウレベルが伝達され、ＮＡＮＤ回路１０の出力はハイレ
ベルとなる。従って、イネーブル端子４に入力されるイ
ネーブル制御信号はハイレベルのままであり、イネーブ
ル信号入力端子６をロウレベルにした３ステートロジッ
ク１のイネーブル端子４には、アクティブロウのイネー
ブル制御信号は印加されず、出力ディセーブル状態を維
持する。
で使用し、共通のバスに複数個の３ステートロジック１
を接続し、その内の１つがオン状態であり、ロウレベル
をバスに出力しているとき、出力イネーブル状態にした
い他の３ステートロジック１に接続されているイネーブ
ル制御生成回路５のトランスファゲート９の出力にはロ
ウレベルが伝達され、ＮＡＮＤ回路１０の出力はハイレ
ベルとなる。従って、イネーブル端子４に入力されるイ
ネーブル制御信号はハイレベルのままであり、イネーブ
ル信号入力端子６をロウレベルにした３ステートロジッ
ク１のイネーブル端子４には、アクティブロウのイネー
ブル制御信号は印加されず、出力ディセーブル状態を維
持する。
【００１５】上記バス方式の使用で、バスに接続されて
いる複数の３ステートロジック１が、出力ディセーブル
状態で、出力がハイインピーダンス状態となっていると
き、イネーブル信号（ロウレベル）をイネーブル信号入
力端子６に印加されたイネーブル制御生成回路５のＮＡ
ＮＤ回路１０の出力はロウレベルとなり、このイネーブ
ル制御生成回路５の出力端子が接続された３ステートロ
ジック１のイネーブル端子４に、アクティブロウの信号
が印加される。これにより、３ステートロジック１は、
アクティブ状態となる。
いる複数の３ステートロジック１が、出力ディセーブル
状態で、出力がハイインピーダンス状態となっていると
き、イネーブル信号（ロウレベル）をイネーブル信号入
力端子６に印加されたイネーブル制御生成回路５のＮＡ
ＮＤ回路１０の出力はロウレベルとなり、このイネーブ
ル制御生成回路５の出力端子が接続された３ステートロ
ジック１のイネーブル端子４に、アクティブロウの信号
が印加される。これにより、３ステートロジック１は、
アクティブ状態となる。
【００１６】同時に、イネーブル制御生成回路５のＡＮ
Ｄ回路８の出力はロウレベルとなり、イネーブル制御生
成回路５のトランスファゲート９はオフ状態に移行し、
バス（３ステートロジック１の出力端子３）の電位の検
出を中止する。
Ｄ回路８の出力はロウレベルとなり、イネーブル制御生
成回路５のトランスファゲート９はオフ状態に移行し、
バス（３ステートロジック１の出力端子３）の電位の検
出を中止する。
【００１７】これにより、イネーブル制御生成回路５の
イネーブル信号入力端子６に印加されている電圧がロウ
レベルの期間だけ、３ステートロジック１をイネーブル
状態に維持することができる。
イネーブル信号入力端子６に印加されている電圧がロウ
レベルの期間だけ、３ステートロジック１をイネーブル
状態に維持することができる。
【００１８】以上説明したように、上記実施の形態にお
いては、３ステートロジック１の出力イネーブル機能
を、イネーブル制御生成回路５によって制御することに
より、３ステートロジック１を複数個、バス方式で共通
のバスに接続して使用する場合において、その内の１つ
の３ステートロジック１がオン状態で、ロウレベルをバ
スに出力しているとき、他の３ステートロジック１をデ
ィセーブル状態に維持し、複数の３ステートロジック１
が同時に共通バスにアクセスすることを防ぐことができ
る。これにより、複数の３ステートロジック１の出力の
オン状態とオフ状態が共存するバスコンテンション（バ
スファイト）と呼ばれる現象を回避することができる。
いては、３ステートロジック１の出力イネーブル機能
を、イネーブル制御生成回路５によって制御することに
より、３ステートロジック１を複数個、バス方式で共通
のバスに接続して使用する場合において、その内の１つ
の３ステートロジック１がオン状態で、ロウレベルをバ
スに出力しているとき、他の３ステートロジック１をデ
ィセーブル状態に維持し、複数の３ステートロジック１
が同時に共通バスにアクセスすることを防ぐことができ
る。これにより、複数の３ステートロジック１の出力の
オン状態とオフ状態が共存するバスコンテンション（バ
スファイト）と呼ばれる現象を回避することができる。
【００１９】
【発明の効果】以上の如く、本発明に係るトライステー
トロジックイネーブル制御回路によれば、論理積生成手
段が、バスの使用を指示するイネーブル信号と、イネー
ブル制御信号を入力とし、その論理積を生成し、トラン
スファゲート手段が、バスの論理状態に対応するバスレ
ベル信号を入力し、論理積生成手段の出力が第１の論理
レベルのとき、バスレベル信号を出力し、論理積生成手
段の出力が、第２の論理レベルのとき、バスレベル信号
の伝送を遮断し、反転論理積生成手段が、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する。そして、反転論理積生成手段の出力
は、論理積生成手段、およびイネーブル制御信号として
トライステートロジックのイネーブル端子に供給される
ようにしたので、複数のトライステートロジックの出力
のオン状態とオフ状態が共通のバス上で衝突するバスコ
ンテンション（バスファイト）の発生を回避することが
できる。
トロジックイネーブル制御回路によれば、論理積生成手
段が、バスの使用を指示するイネーブル信号と、イネー
ブル制御信号を入力とし、その論理積を生成し、トラン
スファゲート手段が、バスの論理状態に対応するバスレ
ベル信号を入力し、論理積生成手段の出力が第１の論理
レベルのとき、バスレベル信号を出力し、論理積生成手
段の出力が、第２の論理レベルのとき、バスレベル信号
の伝送を遮断し、反転論理積生成手段が、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する。そして、反転論理積生成手段の出力
は、論理積生成手段、およびイネーブル制御信号として
トライステートロジックのイネーブル端子に供給される
ようにしたので、複数のトライステートロジックの出力
のオン状態とオフ状態が共通のバス上で衝突するバスコ
ンテンション（バスファイト）の発生を回避することが
できる。
【図１】本発明のトライステートロジックイネーブル制
御回路の一実施の形態の回路図である。
御回路の一実施の形態の回路図である。
１ ３ステートロジック ２ 入力端子 ３ 出力端子 ４ イネーブル端子 ５ イネーブル制御生成回路 ６ イネーブル信号入力端子 ７ 反転回路 ８ ＡＮＤ回路 ９ トランスファゲート １０ ＮＡＮＤ回路
Claims (6)
- 【請求項１】 マルチバス形式で同一のバスに接続され
た複数のトライステートロジックの各々を、イネーブル
制御信号によって出力制御する制御回路であって、第２
の論理レベルのイネーブル制御信号によってトライステ
ートロジックを出力イネーブルにし、第１の論理レベル
のイネーブル制御信号によってトライステートロジック
の出力をハイインピーダンス状態にするトライステート
ロジックイネーブル制御回路において、 バスの使用を指示するイネーブル信号と、イネーブル制
御信号を入力とし、その論理積を生成する論理積生成手
段と、 バスの論理状態に対応するバスレベル信号を入力し、前
記論理積生成手段の出力が前記第１の論理レベルのと
き、前記バスレベル信号を出力し、前記論理積生成手段
の出力が、前記第２の論理レベルのとき、前記バスレベ
ル信号の伝送を遮断するトランスファゲート手段と、 前記イネーブル信号と、前記トランスファゲート手段の
出力を入力し、反転論理積を生成する反転論理積生成手
段とを備え、 前記反転論理積生成手段の出力は、前記論理積生成手
段、および前記イネーブル制御信号として前記トライス
テートロジックのイネーブル端子に供給されることを特
徴とするトライステートロジックイネーブル制御回路。 - 【請求項２】 マルチバス形式で同一のバスに接続され
た複数のトライステートロジックの各々を、イネーブル
制御信号によって出力制御する制御回路であって、第２
の論理レベルのイネーブル制御信号によってトライステ
ートロジックを出力イネーブルにし、第１の論理レベル
のイネーブル制御信号によってトライステートロジック
の出力をハイインピーダンス状態にするトライステート
ロジックイネーブル制御回路において、 バスの使用を指示するイネーブル信号を反転する反転手
段と、 前記反転手段によって反転された前記イネーブル信号
と、前記イネーブル制御信号を入力とし、その論理積を
生成する論理積生成手段と、 バスの論理状態に対応するバスレベル信号を入力し、前
記論理積生成手段の出力が前記第１の論理レベルのと
き、前記バスレベル信号を出力し、前記論理積生成手段
の出力が、前記第２の論理レベルのとき、前記バスレベ
ル信号の伝送を遮断するトランスファゲート手段と、 前記反転手段によって反転された前記イネーブル信号
と、前記トランスファゲート手段の出力を入力し、反転
論理積を生成する反転論理積生成手段とを備え、 前記反転論理積生成手段の出力は、前記論理積生成手
段、および前記イネーブル制御信号として前記トライス
テートロジックのイネーブル端子に供給されることを特
徴とするトライステートロジックイネーブル制御回路。 - 【請求項３】 前記トランスファゲート手段は、前記ト
ライステートロジックの入力が前記第１の論理レベルの
ときオフ状態となり、前記トライステートロジックの入
力が前記第２の論理レベルのときオン状態となることを
特徴とする請求項１または２に記載のトライステートロ
ジックイネーブル制御回路。 - 【請求項４】 前記トランスファゲート手段は、前記反
転論理積生成手段の出力と、前記イネーブル信号から論
理積を生成する前記論理積生成手段の出力により、オン
状態からオフ状態に移行することを特徴とする請求項１
に記載のトライステートロジックイネーブル制御回路。 - 【請求項５】 前記トランスファゲート手段は、前記反
転論理積生成手段の出力と、前記反転手段による前記イ
ネーブル信号の反転出力から論理積を生成する前記論理
積生成手段の出力により、オン状態からオフ状態に移行
することを特徴とする請求項２に記載のトライステート
ロジックイネーブル制御回路。 - 【請求項６】 前記論理積生成手段は、論理積ゲート回
路を有し、前記反転論理積生成手段は、反転論理積ゲー
ト回路を有していることを特徴とする請求項１に記載の
トライステートロジックイネーブル制御回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19514698A JP3189952B2 (ja) | 1998-06-26 | 1998-06-26 | トライステートロジックイネーブル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19514698A JP3189952B2 (ja) | 1998-06-26 | 1998-06-26 | トライステートロジックイネーブル制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000020191A JP2000020191A (ja) | 2000-01-21 |
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ID=16336212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19514698A Expired - Fee Related JP3189952B2 (ja) | 1998-06-26 | 1998-06-26 | トライステートロジックイネーブル制御回路 |
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| Country | Link |
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| JP (1) | JP3189952B2 (ja) |
-
1998
- 1998-06-26 JP JP19514698A patent/JP3189952B2/ja not_active Expired - Fee Related
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| JP2000020191A (ja) | 2000-01-21 |
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