JP3189952B2 - トライステートロジックイネーブル制御回路 - Google Patents
トライステートロジックイネーブル制御回路Info
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Description
【0001】
【発明の属する技術分野】本発明は、トライステートロ
ジックイネーブル制御回路に関し、特に、複数のトライ
ステートロジックによる共通バスのアクセスによるバス
ファイトを回避する機能を有するトライステートロジッ
クイネーブル制御回路に関する。
ジックイネーブル制御回路に関し、特に、複数のトライ
ステートロジックによる共通バスのアクセスによるバス
ファイトを回避する機能を有するトライステートロジッ
クイネーブル制御回路に関する。
【0002】
【従来の技術】従来、イネーブル制御回路を有する3ス
テートロジックを複数個、バス方式で共通のバスに接続
して使用する場合、上位の装置のバスイネーブル制御回
路によって生成されるイネーブル制御信号によって、複
数の3ステートロジックがイネーブル状態になり、共通
のバス上でデータが衝突することがないように、装置タ
イミング設計が行われていた。即ち、任意の時刻で、複
数の3ステートロジックのうちの1つだけが、出力イネ
ーブル状態になるよう設計されていた。
テートロジックを複数個、バス方式で共通のバスに接続
して使用する場合、上位の装置のバスイネーブル制御回
路によって生成されるイネーブル制御信号によって、複
数の3ステートロジックがイネーブル状態になり、共通
のバス上でデータが衝突することがないように、装置タ
イミング設計が行われていた。即ち、任意の時刻で、複
数の3ステートロジックのうちの1つだけが、出力イネ
ーブル状態になるよう設計されていた。
【0003】
【発明が解決しようとする課題】このようなマルチバス
形式の装置においては、装置の動作速度が高速になれば
なるほど、複数のトライステートロジックの中の1つの
みをイネーブル状態にする装置タイミング設計が困難と
なる。その結果、共通バス上で複数のトライステートロ
ジックが同時にイネーブル状態となり、異なるトライス
テートロジックから出力されたデータが共通のバス上で
衝突するバスコンテンション(バスファイト)と呼ばれ
る現象が生じる場合がある課題があった。そのため、装
置誤動作、トライステートロジックの破損等の原因とな
っていた。
形式の装置においては、装置の動作速度が高速になれば
なるほど、複数のトライステートロジックの中の1つの
みをイネーブル状態にする装置タイミング設計が困難と
なる。その結果、共通バス上で複数のトライステートロ
ジックが同時にイネーブル状態となり、異なるトライス
テートロジックから出力されたデータが共通のバス上で
衝突するバスコンテンション(バスファイト)と呼ばれ
る現象が生じる場合がある課題があった。そのため、装
置誤動作、トライステートロジックの破損等の原因とな
っていた。
【0004】本発明はこのような状況に鑑みてなされた
ものであり、共通バス上での複数の3ステートロジック
の出力によるバスファイトを回避することができるよう
にするものである。
ものであり、共通バス上での複数の3ステートロジック
の出力によるバスファイトを回避することができるよう
にするものである。
【0005】
【課題を解決するための手段】請求項1に記載のトライ
ステートロジックイネーブル制御回路は、マルチバス形
式で同一のバスに接続された複数のトライステートロジ
ックの各々を、イネーブル制御信号によって出力制御す
る制御回路であって、第2の論理レベルのイネーブル制
御信号によってトライステートロジックを出力イネーブ
ルにし、第1の論理レベルのイネーブル制御信号によっ
てトライステートロジックの出力をハイインピーダンス
状態にするトライステートロジックイネーブル制御回路
において、バスの使用を指示するイネーブル信号と、イ
ネーブル制御信号を入力とし、その論理積を生成する論
理積生成手段と、バスの論理状態に対応するバスレベル
信号を入力し、論理積生成手段の出力が第1の論理レベ
ルのとき、バスレベル信号を出力し、論理積生成手段の
出力が、第2の論理レベルのとき、バスレベル信号の伝
送を遮断するトランスファゲート手段と、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する反転論理積生成手段とを備え、反転論理
積生成手段の出力は、論理積生成手段、およびイネーブ
ル制御信号としてトライステートロジックのイネーブル
端子に供給されることを特徴とする。請求項2に記載の
トライステートロジックイネーブル制御回路は、マルチ
バス形式で同一のバスに接続された複数のトライステー
トロジックの各々を、イネーブル制御信号によって出力
制御する制御回路であって、第2の論理レベルのイネー
ブル制御信号によってトライステートロジックを出力イ
ネーブルにし、第1の論理レベルのイネーブル制御信号
によってトライステートロジックの出力をハイインピー
ダンス状態にするトライステートロジックイネーブル制
御回路において、バスの使用を指示するイネーブル信号
を反転する反転手段と、反転手段によって反転されたイ
ネーブル信号と、イネーブル制御信号を入力とし、その
論理積を生成する論理積生成手段と、バスの論理状態に
対応するバスレベル信号を入力し、論理積生成手段の出
力が第1の論理レベルのとき、バスレベル信号を出力
し、論理積生成手段の出力が、第2の論理レベルのと
き、バスレベル信号の伝送を遮断するトランスファゲー
ト手段と、反転手段によって反転されたイネーブル信号
と、トランスファゲート手段の出力を入力し、反転論理
積を生成する反転論理積生成手段とを備え、反転論理積
生成手段の出力は、論理積生成手段、およびイネーブル
制御信号としてトライステートロジックのイネーブル端
子に供給されることを特徴とする。また、トランスファ
ゲート手段は、トライステートロジックの入力が第1の
論理レベルのときオフ状態となり、トライステートロジ
ックの入力が第2の論理レベルのときオン状態となるよ
うにすることができる。また、トランスファゲート手段
は、反転論理積生成手段の出力と、イネーブル信号から
論理積を生成する論理積生成手段の出力により、オン状
態からオフ状態に移行するようにすることができる。ま
た、トランスファゲート手段は、反転論理積生成手段の
出力と、反転手段によるイネーブル信号の反転出力から
論理積を生成する論理積生成手段の出力により、オン状
態からオフ状態に移行するようにすることができる。ま
た、論理積生成手段は、論理積ゲート回路を有し、反転
論理積生成手段は、反転論理積ゲート回路を有している
ようにすることができる。本発明に係るトライステート
ロジックイネーブル制御回路においては、論理積生成手
段が、バスの使用を指示するイネーブル信号と、イネー
ブル制御信号を入力とし、その論理積を生成し、トラン
スファゲート手段が、バスの論理状態に対応するバスレ
ベル信号を入力し、論理積生成手段の出力が第1の論理
レベルのとき、バスレベル信号を出力し、論理積生成手
段の出力が、第2の論理レベルのとき、バスレベル信号
の伝送を遮断し、反転論理積生成手段が、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する。そして、反転論理積生成手段の出力
は、論理積生成手段、およびイネーブル制御信号として
トライステートロジックのイネーブル端子に供給され
る。
ステートロジックイネーブル制御回路は、マルチバス形
式で同一のバスに接続された複数のトライステートロジ
ックの各々を、イネーブル制御信号によって出力制御す
る制御回路であって、第2の論理レベルのイネーブル制
御信号によってトライステートロジックを出力イネーブ
ルにし、第1の論理レベルのイネーブル制御信号によっ
てトライステートロジックの出力をハイインピーダンス
状態にするトライステートロジックイネーブル制御回路
において、バスの使用を指示するイネーブル信号と、イ
ネーブル制御信号を入力とし、その論理積を生成する論
理積生成手段と、バスの論理状態に対応するバスレベル
信号を入力し、論理積生成手段の出力が第1の論理レベ
ルのとき、バスレベル信号を出力し、論理積生成手段の
出力が、第2の論理レベルのとき、バスレベル信号の伝
送を遮断するトランスファゲート手段と、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する反転論理積生成手段とを備え、反転論理
積生成手段の出力は、論理積生成手段、およびイネーブ
ル制御信号としてトライステートロジックのイネーブル
端子に供給されることを特徴とする。請求項2に記載の
トライステートロジックイネーブル制御回路は、マルチ
バス形式で同一のバスに接続された複数のトライステー
トロジックの各々を、イネーブル制御信号によって出力
制御する制御回路であって、第2の論理レベルのイネー
ブル制御信号によってトライステートロジックを出力イ
ネーブルにし、第1の論理レベルのイネーブル制御信号
によってトライステートロジックの出力をハイインピー
ダンス状態にするトライステートロジックイネーブル制
御回路において、バスの使用を指示するイネーブル信号
を反転する反転手段と、反転手段によって反転されたイ
ネーブル信号と、イネーブル制御信号を入力とし、その
論理積を生成する論理積生成手段と、バスの論理状態に
対応するバスレベル信号を入力し、論理積生成手段の出
力が第1の論理レベルのとき、バスレベル信号を出力
し、論理積生成手段の出力が、第2の論理レベルのと
き、バスレベル信号の伝送を遮断するトランスファゲー
ト手段と、反転手段によって反転されたイネーブル信号
と、トランスファゲート手段の出力を入力し、反転論理
積を生成する反転論理積生成手段とを備え、反転論理積
生成手段の出力は、論理積生成手段、およびイネーブル
制御信号としてトライステートロジックのイネーブル端
子に供給されることを特徴とする。また、トランスファ
ゲート手段は、トライステートロジックの入力が第1の
論理レベルのときオフ状態となり、トライステートロジ
ックの入力が第2の論理レベルのときオン状態となるよ
うにすることができる。また、トランスファゲート手段
は、反転論理積生成手段の出力と、イネーブル信号から
論理積を生成する論理積生成手段の出力により、オン状
態からオフ状態に移行するようにすることができる。ま
た、トランスファゲート手段は、反転論理積生成手段の
出力と、反転手段によるイネーブル信号の反転出力から
論理積を生成する論理積生成手段の出力により、オン状
態からオフ状態に移行するようにすることができる。ま
た、論理積生成手段は、論理積ゲート回路を有し、反転
論理積生成手段は、反転論理積ゲート回路を有している
ようにすることができる。本発明に係るトライステート
ロジックイネーブル制御回路においては、論理積生成手
段が、バスの使用を指示するイネーブル信号と、イネー
ブル制御信号を入力とし、その論理積を生成し、トラン
スファゲート手段が、バスの論理状態に対応するバスレ
ベル信号を入力し、論理積生成手段の出力が第1の論理
レベルのとき、バスレベル信号を出力し、論理積生成手
段の出力が、第2の論理レベルのとき、バスレベル信号
の伝送を遮断し、反転論理積生成手段が、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する。そして、反転論理積生成手段の出力
は、論理積生成手段、およびイネーブル制御信号として
トライステートロジックのイネーブル端子に供給され
る。
【0006】
【発明の実施の形態】図1は、本発明のトライステート
ロジック(3ステートロジック)イネーブル制御回路の
一実施の形態の回路図である。
ロジック(3ステートロジック)イネーブル制御回路の
一実施の形態の回路図である。
【0007】同図に示すように、3ステートロジック1
は、イネーブル端子4がロウレベルのとき、入力端子2
の信号電位を出力端子3へ出力し、イネーブル端子4が
ハイレベルのとき、出力端子3がハイインピーダンス状
態となる回路となっている。
は、イネーブル端子4がロウレベルのとき、入力端子2
の信号電位を出力端子3へ出力し、イネーブル端子4が
ハイレベルのとき、出力端子3がハイインピーダンス状
態となる回路となっている。
【0008】イネーブル制御生成回路5は、イネーブル
信号入力端子6から入力されるイネーブル信号を反転し
て出力する反転回路7と、反転回路7の出力信号を第1
の入力とし、トランスファゲート9の出力信号を第2の
入力とし、これらの2つの入力信号の反転論理積を生成
するNAND回路10とを有し、NAND回路10の出
力信号がイネーブル制御信号として、3ステートロジッ
ク1のイネーブル端子4へ供給されるようになされてい
る。
信号入力端子6から入力されるイネーブル信号を反転し
て出力する反転回路7と、反転回路7の出力信号を第1
の入力とし、トランスファゲート9の出力信号を第2の
入力とし、これらの2つの入力信号の反転論理積を生成
するNAND回路10とを有し、NAND回路10の出
力信号がイネーブル制御信号として、3ステートロジッ
ク1のイネーブル端子4へ供給されるようになされてい
る。
【0009】イネーブル制御生成回路5のトランスファ
ゲート9の入力は、3ステートロジック1の出力端子3
と接続され、その電位を検出するようになされている。
イネーブル制御生成回路5のトランスファゲート9のゲ
ートには、上記反転回路7の出力信号を第1の入力と
し、上記NAND回路10の出力信号を第2の入力とし
て、これらの2つの入力信号の論理積を生成するAND
回路8の出力端子が接続されている。
ゲート9の入力は、3ステートロジック1の出力端子3
と接続され、その電位を検出するようになされている。
イネーブル制御生成回路5のトランスファゲート9のゲ
ートには、上記反転回路7の出力信号を第1の入力と
し、上記NAND回路10の出力信号を第2の入力とし
て、これらの2つの入力信号の論理積を生成するAND
回路8の出力端子が接続されている。
【0010】トランスファゲート9は、そのゲートの電
位によりオン・オフ制御される。例えば、AND回路8
の出力がハイレベルのとき、トランスファゲート9はオ
ン状態となる。これにより、トランスファゲート9の入
力信号、即ち、3ステートロジック1の出力端子3の電
位が、トランスファゲート9の出力端子へ伝達される。
一方、AND回路8の出力がロウレベルのとき、トラン
スファゲート9はオフ状態となり、トランスファゲート
9の出力はハイレベルとなる。
位によりオン・オフ制御される。例えば、AND回路8
の出力がハイレベルのとき、トランスファゲート9はオ
ン状態となる。これにより、トランスファゲート9の入
力信号、即ち、3ステートロジック1の出力端子3の電
位が、トランスファゲート9の出力端子へ伝達される。
一方、AND回路8の出力がロウレベルのとき、トラン
スファゲート9はオフ状態となり、トランスファゲート
9の出力はハイレベルとなる。
【0011】次に、図1に示した実施の形態の動作につ
いて説明する。まず、最初に、3ステートロジック1が
出力ディセーブル時、イネーブル信号入力端子6はハイ
レベルとなり、反転回路7の出力はロウレベルとなる。
このとき、AND回路8の出力、及びトランスファゲー
ト9のゲートはロウレベルであり、NAND回路10の
出力はハイレベルとなっている。
いて説明する。まず、最初に、3ステートロジック1が
出力ディセーブル時、イネーブル信号入力端子6はハイ
レベルとなり、反転回路7の出力はロウレベルとなる。
このとき、AND回路8の出力、及びトランスファゲー
ト9のゲートはロウレベルであり、NAND回路10の
出力はハイレベルとなっている。
【0012】この状態では、3ステートロジック1の出
力端子3は、ハイインピーダンス状態となり、入力端子
2より入力された信号を出力端子3に伝達することがで
きない。また、トランスファゲート9もオフ状態とな
る。
力端子3は、ハイインピーダンス状態となり、入力端子
2より入力された信号を出力端子3に伝達することがで
きない。また、トランスファゲート9もオフ状態とな
る。
【0013】次に、3ステートロジック1が出力イネー
ブル時、イネーブル信号入力端子6はロウレベルとな
り、反転回路7の出力はハイレベルとなる。従って、A
ND回路8の入力は2入力共にハイレベルとなり、AN
D回路8の出力、及びトランスファゲート9のゲートは
ハイレベルとなる。その結果、トランスファゲート9は
オン状態となる。
ブル時、イネーブル信号入力端子6はロウレベルとな
り、反転回路7の出力はハイレベルとなる。従って、A
ND回路8の入力は2入力共にハイレベルとなり、AN
D回路8の出力、及びトランスファゲート9のゲートは
ハイレベルとなる。その結果、トランスファゲート9は
オン状態となる。
【0014】この時、3ステートロジック1をバス方式
で使用し、共通のバスに複数個の3ステートロジック1
を接続し、その内の1つがオン状態であり、ロウレベル
をバスに出力しているとき、出力イネーブル状態にした
い他の3ステートロジック1に接続されているイネーブ
ル制御生成回路5のトランスファゲート9の出力にはロ
ウレベルが伝達され、NAND回路10の出力はハイレ
ベルとなる。従って、イネーブル端子4に入力されるイ
ネーブル制御信号はハイレベルのままであり、イネーブ
ル信号入力端子6をロウレベルにした3ステートロジッ
ク1のイネーブル端子4には、アクティブロウのイネー
ブル制御信号は印加されず、出力ディセーブル状態を維
持する。
で使用し、共通のバスに複数個の3ステートロジック1
を接続し、その内の1つがオン状態であり、ロウレベル
をバスに出力しているとき、出力イネーブル状態にした
い他の3ステートロジック1に接続されているイネーブ
ル制御生成回路5のトランスファゲート9の出力にはロ
ウレベルが伝達され、NAND回路10の出力はハイレ
ベルとなる。従って、イネーブル端子4に入力されるイ
ネーブル制御信号はハイレベルのままであり、イネーブ
ル信号入力端子6をロウレベルにした3ステートロジッ
ク1のイネーブル端子4には、アクティブロウのイネー
ブル制御信号は印加されず、出力ディセーブル状態を維
持する。
【0015】上記バス方式の使用で、バスに接続されて
いる複数の3ステートロジック1が、出力ディセーブル
状態で、出力がハイインピーダンス状態となっていると
き、イネーブル信号(ロウレベル)をイネーブル信号入
力端子6に印加されたイネーブル制御生成回路5のNA
ND回路10の出力はロウレベルとなり、このイネーブ
ル制御生成回路5の出力端子が接続された3ステートロ
ジック1のイネーブル端子4に、アクティブロウの信号
が印加される。これにより、3ステートロジック1は、
アクティブ状態となる。
いる複数の3ステートロジック1が、出力ディセーブル
状態で、出力がハイインピーダンス状態となっていると
き、イネーブル信号(ロウレベル)をイネーブル信号入
力端子6に印加されたイネーブル制御生成回路5のNA
ND回路10の出力はロウレベルとなり、このイネーブ
ル制御生成回路5の出力端子が接続された3ステートロ
ジック1のイネーブル端子4に、アクティブロウの信号
が印加される。これにより、3ステートロジック1は、
アクティブ状態となる。
【0016】同時に、イネーブル制御生成回路5のAN
D回路8の出力はロウレベルとなり、イネーブル制御生
成回路5のトランスファゲート9はオフ状態に移行し、
バス(3ステートロジック1の出力端子3)の電位の検
出を中止する。
D回路8の出力はロウレベルとなり、イネーブル制御生
成回路5のトランスファゲート9はオフ状態に移行し、
バス(3ステートロジック1の出力端子3)の電位の検
出を中止する。
【0017】これにより、イネーブル制御生成回路5の
イネーブル信号入力端子6に印加されている電圧がロウ
レベルの期間だけ、3ステートロジック1をイネーブル
状態に維持することができる。
イネーブル信号入力端子6に印加されている電圧がロウ
レベルの期間だけ、3ステートロジック1をイネーブル
状態に維持することができる。
【0018】以上説明したように、上記実施の形態にお
いては、3ステートロジック1の出力イネーブル機能
を、イネーブル制御生成回路5によって制御することに
より、3ステートロジック1を複数個、バス方式で共通
のバスに接続して使用する場合において、その内の1つ
の3ステートロジック1がオン状態で、ロウレベルをバ
スに出力しているとき、他の3ステートロジック1をデ
ィセーブル状態に維持し、複数の3ステートロジック1
が同時に共通バスにアクセスすることを防ぐことができ
る。これにより、複数の3ステートロジック1の出力の
オン状態とオフ状態が共存するバスコンテンション(バ
スファイト)と呼ばれる現象を回避することができる。
いては、3ステートロジック1の出力イネーブル機能
を、イネーブル制御生成回路5によって制御することに
より、3ステートロジック1を複数個、バス方式で共通
のバスに接続して使用する場合において、その内の1つ
の3ステートロジック1がオン状態で、ロウレベルをバ
スに出力しているとき、他の3ステートロジック1をデ
ィセーブル状態に維持し、複数の3ステートロジック1
が同時に共通バスにアクセスすることを防ぐことができ
る。これにより、複数の3ステートロジック1の出力の
オン状態とオフ状態が共存するバスコンテンション(バ
スファイト)と呼ばれる現象を回避することができる。
【0019】
【発明の効果】以上の如く、本発明に係るトライステー
トロジックイネーブル制御回路によれば、論理積生成手
段が、バスの使用を指示するイネーブル信号と、イネー
ブル制御信号を入力とし、その論理積を生成し、トラン
スファゲート手段が、バスの論理状態に対応するバスレ
ベル信号を入力し、論理積生成手段の出力が第1の論理
レベルのとき、バスレベル信号を出力し、論理積生成手
段の出力が、第2の論理レベルのとき、バスレベル信号
の伝送を遮断し、反転論理積生成手段が、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する。そして、反転論理積生成手段の出力
は、論理積生成手段、およびイネーブル制御信号として
トライステートロジックのイネーブル端子に供給される
ようにしたので、複数のトライステートロジックの出力
のオン状態とオフ状態が共通のバス上で衝突するバスコ
ンテンション(バスファイト)の発生を回避することが
できる。
トロジックイネーブル制御回路によれば、論理積生成手
段が、バスの使用を指示するイネーブル信号と、イネー
ブル制御信号を入力とし、その論理積を生成し、トラン
スファゲート手段が、バスの論理状態に対応するバスレ
ベル信号を入力し、論理積生成手段の出力が第1の論理
レベルのとき、バスレベル信号を出力し、論理積生成手
段の出力が、第2の論理レベルのとき、バスレベル信号
の伝送を遮断し、反転論理積生成手段が、イネーブル信
号と、トランスファゲート手段の出力を入力し、反転論
理積を生成する。そして、反転論理積生成手段の出力
は、論理積生成手段、およびイネーブル制御信号として
トライステートロジックのイネーブル端子に供給される
ようにしたので、複数のトライステートロジックの出力
のオン状態とオフ状態が共通のバス上で衝突するバスコ
ンテンション(バスファイト)の発生を回避することが
できる。
【図1】本発明のトライステートロジックイネーブル制
御回路の一実施の形態の回路図である。
御回路の一実施の形態の回路図である。
1 3ステートロジック 2 入力端子 3 出力端子 4 イネーブル端子 5 イネーブル制御生成回路 6 イネーブル信号入力端子 7 反転回路 8 AND回路 9 トランスファゲート 10 NAND回路
Claims (6)
- 【請求項1】 マルチバス形式で同一のバスに接続され
た複数のトライステートロジックの各々を、イネーブル
制御信号によって出力制御する制御回路であって、第2
の論理レベルのイネーブル制御信号によってトライステ
ートロジックを出力イネーブルにし、第1の論理レベル
のイネーブル制御信号によってトライステートロジック
の出力をハイインピーダンス状態にするトライステート
ロジックイネーブル制御回路において、 バスの使用を指示するイネーブル信号と、イネーブル制
御信号を入力とし、その論理積を生成する論理積生成手
段と、 バスの論理状態に対応するバスレベル信号を入力し、前
記論理積生成手段の出力が前記第1の論理レベルのと
き、前記バスレベル信号を出力し、前記論理積生成手段
の出力が、前記第2の論理レベルのとき、前記バスレベ
ル信号の伝送を遮断するトランスファゲート手段と、 前記イネーブル信号と、前記トランスファゲート手段の
出力を入力し、反転論理積を生成する反転論理積生成手
段とを備え、 前記反転論理積生成手段の出力は、前記論理積生成手
段、および前記イネーブル制御信号として前記トライス
テートロジックのイネーブル端子に供給されることを特
徴とするトライステートロジックイネーブル制御回路。 - 【請求項2】 マルチバス形式で同一のバスに接続され
た複数のトライステートロジックの各々を、イネーブル
制御信号によって出力制御する制御回路であって、第2
の論理レベルのイネーブル制御信号によってトライステ
ートロジックを出力イネーブルにし、第1の論理レベル
のイネーブル制御信号によってトライステートロジック
の出力をハイインピーダンス状態にするトライステート
ロジックイネーブル制御回路において、 バスの使用を指示するイネーブル信号を反転する反転手
段と、 前記反転手段によって反転された前記イネーブル信号
と、前記イネーブル制御信号を入力とし、その論理積を
生成する論理積生成手段と、 バスの論理状態に対応するバスレベル信号を入力し、前
記論理積生成手段の出力が前記第1の論理レベルのと
き、前記バスレベル信号を出力し、前記論理積生成手段
の出力が、前記第2の論理レベルのとき、前記バスレベ
ル信号の伝送を遮断するトランスファゲート手段と、 前記反転手段によって反転された前記イネーブル信号
と、前記トランスファゲート手段の出力を入力し、反転
論理積を生成する反転論理積生成手段とを備え、 前記反転論理積生成手段の出力は、前記論理積生成手
段、および前記イネーブル制御信号として前記トライス
テートロジックのイネーブル端子に供給されることを特
徴とするトライステートロジックイネーブル制御回路。 - 【請求項3】 前記トランスファゲート手段は、前記ト
ライステートロジックの入力が前記第1の論理レベルの
ときオフ状態となり、前記トライステートロジックの入
力が前記第2の論理レベルのときオン状態となることを
特徴とする請求項1または2に記載のトライステートロ
ジックイネーブル制御回路。 - 【請求項4】 前記トランスファゲート手段は、前記反
転論理積生成手段の出力と、前記イネーブル信号から論
理積を生成する前記論理積生成手段の出力により、オン
状態からオフ状態に移行することを特徴とする請求項1
に記載のトライステートロジックイネーブル制御回路。 - 【請求項5】 前記トランスファゲート手段は、前記反
転論理積生成手段の出力と、前記反転手段による前記イ
ネーブル信号の反転出力から論理積を生成する前記論理
積生成手段の出力により、オン状態からオフ状態に移行
することを特徴とする請求項2に記載のトライステート
ロジックイネーブル制御回路。 - 【請求項6】 前記論理積生成手段は、論理積ゲート回
路を有し、前記反転論理積生成手段は、反転論理積ゲー
ト回路を有していることを特徴とする請求項1に記載の
トライステートロジックイネーブル制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP19514698A JP3189952B2 (ja) | 1998-06-26 | 1998-06-26 | トライステートロジックイネーブル制御回路 |
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Application Number | Priority Date | Filing Date | Title |
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JP19514698A JP3189952B2 (ja) | 1998-06-26 | 1998-06-26 | トライステートロジックイネーブル制御回路 |
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JP (1) | JP3189952B2 (ja) |
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- 1998-06-26 JP JP19514698A patent/JP3189952B2/ja not_active Expired - Fee Related
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